WO2023067924A1 - 撮像装置および電子機器 - Google Patents

撮像装置および電子機器 Download PDF

Info

Publication number
WO2023067924A1
WO2023067924A1 PCT/JP2022/033344 JP2022033344W WO2023067924A1 WO 2023067924 A1 WO2023067924 A1 WO 2023067924A1 JP 2022033344 W JP2022033344 W JP 2022033344W WO 2023067924 A1 WO2023067924 A1 WO 2023067924A1
Authority
WO
WIPO (PCT)
Prior art keywords
switch element
transistor
input transistor
preamplifier
gate
Prior art date
Application number
PCT/JP2022/033344
Other languages
English (en)
French (fr)
Inventor
大揮 佐久間
慎一郎 江藤
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202280061354.XA priority Critical patent/CN117941372A/zh
Publication of WO2023067924A1 publication Critical patent/WO2023067924A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • the present disclosure relates to imaging devices and electronic devices.
  • Imaging devices may be equipped with, for example, a successive approximation resistor (SAR) type AD converter as an AD converter that digitally converts analog pixel signals output from pixels.
  • a successive approximation AD converter is provided with a preamplifier that amplifies an input voltage and a comparator that compares the voltages amplified by the preamplifier.
  • the offset of the preamplifier and comparator tends to increase depending on the temperature. If this offset becomes large, vertical streaks may appear in the image, degrading the image quality.
  • the present disclosure provides an imaging device and an electronic device capable of improving image quality degradation caused by the offset of the successive approximation AD converter.
  • the imaging device of the present disclosure includes pixels that photoelectrically convert incident light, and a successive approximation AD converter that performs digital conversion processing multiple times on analog signals generated based on the photoelectric conversion of the pixels.
  • a successive approximation AD converter includes a preamplifier that amplifies voltages input to an inverting input terminal and a non-inverting input terminal, respectively, and a comparator that compares voltages input from a pair of output terminals of the preamplifier.
  • the preamp includes a first input transistor with an inverting input terminal connected to the gate, a second input transistor with a non-inverting input terminal connected to the gate, and a first input transistor and a second input transistor before the first digital conversion process.
  • An auto-zero switch element that resets the gate potential of the transistor, a cancellation capacitor that charges a charge corresponding to the offset at the time of resetting the first input transistor and the second input transistor, and a comparator that reduces the gain of the preamplifier more than at the time of resetting. and a reset switch element for resetting the potential of the pair of output terminals each time the comparison by the comparator is completed.
  • the preamplifier further comprising a first load transistor connected in series with the first input transistor and a second load transistor connected in series with the second input transistor; a first autozero switch element and a second autozero switch element, wherein the autozero switch element is connected in series between the gate of the first input transistor and the gate of the second input transistor; and the first load transistor. a third autozero switch element provided between the gate and drain of the second load transistor; and a fourth autozero switch element provided between the gate and drain of the second load transistor;
  • the canceling capacitor includes a first canceling capacitor provided between the gate and source of the first load transistor and a second canceling capacitor provided between the gate and source of the second load transistor. , including a first feedback capacitor provided between the gate of the first load transistor and the drain of the second input transistor; and the gate of the second load transistor and the drain of the first input transistor. and a second feedback capacitor provided between and.
  • the reset switch element may include a first reset switch element and a second reset switch element connected in series between the pair of output terminals.
  • the reset switch element includes a first reset switch element provided between one of the pair of output terminals and a power supply line, and a second reset switch element provided between the other of the pair of output terminals and the power supply line. and a reset switch element.
  • the reset switch element includes a first reset switch element provided between one of the pair of output terminals and a ground line, and a second reset switch element provided between the other of the pair of output terminals and the ground line. and a reset switch element.
  • the potential of the connecting portion of the first reset switch element and the second reset switch element may be held at any potential between the power supply voltage and the ground potential.
  • the first input transistor and the second input transistor are N-channel MOS transistors;
  • the first load transistor and the second load transistor may be P-channel MOS transistors.
  • the first input transistor and the second input transistor are P-channel MOS transistors;
  • the first load transistor and the second load transistor may be N-channel MOS transistors.
  • the reset switch element is set to the potentials of the pair of output terminals. may be reset.
  • the reset switch element may not reset the potentials of the pair of output terminals.
  • the reset switch element may start resetting the potentials of the pair of output terminals at the same time when the comparison by the comparator ends.
  • the imaging device of the present disclosure is An electronic device comprising an imaging device having pixels that photoelectrically convert incident light and a successive approximation AD converter that performs a plurality of digital conversion processes on analog signals generated based on the photoelectric conversion of the pixels,
  • the successive approximation AD converter includes a preamplifier that amplifies voltages respectively input to an inverting input terminal and a non-inverting input terminal, and a comparator that compares voltages input from a pair of output terminals of the preamplifier.
  • the preamplifier a first input transistor having a gate connected to the inverting input terminal; a second input transistor having a gate connected to the non-inverting input terminal; an auto-zero switch element that resets the gate potentials of the first input transistor and the second input transistor before the first digital conversion process; a cancellation capacitor that charges an electric charge corresponding to an offset at the time of resetting the first input transistor and the second input transistor; a feedback capacitor that increases the gain of the preamplifier when compared by the comparator, compared to when the reset is performed; and a reset switch element for resetting potentials of the pair of output terminals each time comparison by the comparator is completed.
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to a first embodiment
  • FIG. 2 is a circuit diagram showing an example of a pixel configuration
  • FIG. FIG. 2 is a plan view schematically showing an outline of a flat-type semiconductor chip structure of an imaging device
  • 1 is an exploded perspective view schematically showing an outline of a laminated chip structure of an imaging device
  • FIG. 3 is a circuit diagram showing a schematic configuration of a column signal processing system
  • FIG. 3 is a diagram showing circuit configurations of a preamplifier and a comparator according to the first embodiment
  • FIG. 4 is a timing chart for explaining the operation of the successive approximation AD converter according to the first embodiment
  • FIG. 10 is a diagram showing a circuit configuration of a preamplifier according to a first modified example
  • FIG. 10 is a diagram showing a circuit configuration of a preamplifier according to a second modified example
  • FIG. 11 is a diagram showing a circuit configuration of a preamplifier according to a third modified example
  • FIG. 11 is a diagram showing a circuit configuration of a preamplifier according to a fourth modified example
  • FIG. 16 is a timing chart for explaining the operation of the successive approximation AD converter according to the fifth modified example
  • FIG. FIG. 11 is a block diagram showing an example of a system configuration of an indirect TOF range image sensor according to a second embodiment
  • FIG. 10 is a circuit diagram showing an example of the circuit configuration of a pixel according to the second embodiment
  • FIG. 11 is a block diagram showing a configuration example of an electronic device according to a third embodiment
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • CMOS Complementary Metal Oxide Semiconductor
  • FIG. 1 is a block diagram showing a schematic configuration of an imaging device according to the first embodiment.
  • the imaging device 10 according to this embodiment has a pixel array section 11 and a peripheral circuit section of the pixel array section 11 .
  • the pixel array section 11 is formed by two-dimensionally arranging pixels (pixel circuits) 20 including photoelectric conversion elements in row and column directions, that is, in a matrix.
  • the row direction refers to the arrangement direction of the pixels 20 in the pixel row
  • the column direction refers to the arrangement direction of the pixels 20 in the pixel column.
  • the pixels 20 perform photoelectric conversion to generate and store photocharges corresponding to the amount of received light.
  • the peripheral circuit section of the pixel array section 11 includes, for example, a row selection section 12, a constant current source section 13, a column amplifier section 14, an analog-digital conversion section 15, a horizontal transfer scanning section 16, a signal processing section 17, and a timing control section 18. , and the capacitor 19 and the like.
  • pixel control lines 31 (31 1 to 31 m ) are wired along the row direction for each pixel row with respect to the matrix-like pixel arrangement. Further, signal lines 32 (32 1 to 32 n ) are wired along the column direction for each pixel column.
  • the pixel control line 31 transmits a drive signal for driving when reading a signal from the pixel 20 .
  • the pixel control line 31 is illustrated as one wiring, but the number is not limited to one.
  • One end of the pixel control line 31 is connected to an output terminal corresponding to each row of the row selection section 12 .
  • the row selection unit 12 is composed of a shift register, an address decoder, and the like, and controls pixel row scanning and pixel row addressing when selecting each pixel 20 of the pixel array unit 11 .
  • the specific configuration of the row selection unit 12 is omitted from the drawing, it generally has two scanning systems, a readout scanning system and a discharge scanning system.
  • the readout scanning system In order to read out pixel signals from the pixels 20, the readout scanning system sequentially selectively scans the pixels 20 of the pixel array section 11 row by row. A pixel signal read out from the pixel 20 is an analog signal.
  • the sweep-scanning system performs sweep-scanning ahead of the read-out scanning by the shutter speed for the read-out rows to be read-scanned by the read-out scanning system.
  • a so-called electronic shutter operation is performed by sweeping out (resetting) unnecessary charges by this sweeping scanning system.
  • the electronic shutter operation refers to an operation of discarding the photocharges of the photoelectric conversion element and newly starting exposure (starting accumulation of photocharges).
  • the constant current source unit 13 includes a plurality of load current sources I (see FIG. 2) made up of, for example, MOS transistors connected to each of the signal lines 32 1 to 32 n for each pixel column. A bias current is supplied through each of the signal lines 32 1 to 32 n to each pixel 20 in the pixel row selected and scanned by .
  • the column amplifier section 14 is composed of a plurality of column amplifiers 140 (not shown in FIG. 1) provided corresponding to each of the signal lines 32 1 to 32 n for each pixel column.
  • the column amplifier unit 14 performs a process (CDS process) of obtaining a difference between a signal component (so-called D phase) input from each pixel 20 of the pixel array unit 11 through the signal line 32 and a reset component (so-called P phase). and outputs the difference as a pixel signal.
  • a capacitance section 19 is provided in the subsequent stage of the column amplifier section 14 .
  • the capacitive section 19 holds the pixel signal input from the column amplifier section 14, for example, by sampling with a switched capacitor.
  • An analog-to-digital converter 15 is provided after the capacitor 19 .
  • the analog-to-digital conversion unit 15 includes a plurality of successive approximation (SAR) type successive approximation AD converters 150 (for example, provided for each pixel column) provided corresponding to the pixel columns of the pixel array unit 11 (FIG. 1 (not shown).
  • the successive approximation AD converter 150 converts analog pixel signals input from the capacitor section 19 into digital pixel signals. Since the successive approximation AD converter performs binary search, it is, in principle, more efficient than a single slope AD converter that performs sweep.
  • the CDS processing which was performed by two analog-to-digital conversions in the conventional AD converter, is performed by the column amplifier unit 14 of the analog circuit system, so that the number of analog-to-digital conversions can be halved. Furthermore, by introducing switching capacitor sampling, the potential VSL of the signal line does not have to wait for analog-to-digital conversion, and since sampling is always performed simultaneously regardless of the potential VSL of the signal line 32, interference due to switching is minimized. is also small.
  • the horizontal transfer scanning unit 16 is composed of a shift register, an address decoder, and the like, and controls the scanning of pixel rows and the addressing of pixel rows when reading out signals from the pixels 20 of the pixel array unit 11 . Under the control of the horizontal transfer scanning unit 16, the pixel signals converted into digital signals by the analog-digital converter 15 are read out to the horizontal transfer lines L in units of pixel columns.
  • the signal processing unit 17 performs predetermined signal processing on digital pixel signals supplied through the horizontal transfer line L to generate two-dimensional image data. For example, the signal processing unit 17 performs digital signal processing such as correction of vertical line defects and point defects, parallel-serial conversion, compression, encoding, addition, averaging, and intermittent operation. The signal processing unit 17 outputs the generated image data to a subsequent device as an output signal of the imaging device 10 .
  • the timing control unit 18 generates various timing signals, clock signals, control signals, etc. Based on these generated signals, the row selection unit 12, the constant current source unit 13, the column amplifier unit 14, the analog-digital Drive control of the conversion unit 15, the horizontal transfer scanning unit 16, the signal processing unit 17, and the like is performed.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the pixel 20.
  • the pixel 20 has a photoelectric conversion element 21 , a transfer transistor 22 , a reset transistor 23 , an amplification transistor 24 and a selection transistor 25 .
  • the transfer transistor 22, reset transistor 23, amplification transistor 24, and selection transistor 25 are, for example, N-channel MOS field effect transistors (FETs).
  • FETs field effect transistors
  • the combination of the conductivity types of these four transistors is merely an example, and is not limited to these combinations.
  • a plurality of pixel control lines 31 described above are commonly wired for each pixel 20 in the same pixel row. These pixel control lines 31 are connected to the output terminals corresponding to the respective pixel rows of the row selection section 12 in units of pixel rows.
  • the row selection unit 12 appropriately outputs a transfer signal TRG, a reset signal RST, and a selection signal SEL to a plurality of pixel control lines.
  • the photoelectric conversion element 21 is composed of, for example, a photodiode that photoelectrically converts incident light.
  • the anode of the photoelectric conversion element 21 is connected to a low-potential power source (for example, ground), photoelectrically converts the received light into photocharges (here, photoelectrons) corresponding to the amount of light, and converts the photocharges. accumulate.
  • a cathode of the photoelectric conversion element 21 is electrically connected to a gate of the amplification transistor 24 via the transfer transistor 22 .
  • the region to which the gate of the amplification transistor 24 is electrically connected is a floating diffusion (floating diffusion region/impurity diffusion region) FD.
  • the floating diffusion FD is a charge-voltage converter that converts charge into voltage.
  • the gate of the transfer transistor 22 is supplied from the row selection section 12 with a transfer signal TRG in which a high level (for example, VDD level) is active.
  • the transfer transistor 22 becomes conductive in response to the transfer signal TRG, thereby photoelectrically converting the photoelectric conversion element 21 and transferring the photoelectric charge accumulated in the photoelectric conversion element 21 to the floating diffusion FD.
  • the reset transistor 23 is connected between the node of the high potential side power supply voltage V DD and the floating diffusion FD.
  • a gate of the reset transistor 23 is supplied with a reset signal RST from the row selection unit 12 that is active at a high level.
  • the reset transistor 23 becomes conductive in response to the reset signal RST, and resets the floating diffusion FD by dumping the charge of the floating diffusion FD to the voltage VDD node.
  • the amplifying transistor 24 has a gate connected to the floating diffusion FD and a drain connected to the node of the high-potential power supply voltage VDD .
  • the amplification transistor 24 serves as an input portion of a source follower that reads out a signal obtained by photoelectric conversion in the photoelectric conversion element 21 . That is, the amplification transistor 24 has its source connected to the signal line 32 via the selection transistor 25 .
  • the amplifier transistor 24 and the load current source I connected to one end of the signal line 32 constitute a source follower that converts the voltage of the floating diffusion FD to the potential of the signal line 32 .
  • the selection transistor 25 has a drain connected to the source of the amplification transistor 24 and a source connected to the signal line 32 .
  • the gate of the selection transistor 25 is supplied with a selection signal SEL from the row selection section 12 whose high level is active.
  • the selection transistor 25 becomes conductive in response to the selection signal SEL, thereby transmitting the signal output from the amplification transistor 24 to the signal line 32 with the pixel 20 in the selected state.
  • the circuit configuration of the pixel 20 is composed of the transfer transistor 22, the reset transistor 23, the amplification transistor 24, and the selection transistor 25, that is, a configuration composed of four transistors.
  • the selection transistor 25 may be omitted and the amplification transistor 24 may have the function of the selection transistor 25.
  • the circuit may have an increased number of transistors, if necessary.
  • a flat-type semiconductor chip structure and a stacked-type semiconductor chip structure can be exemplified.
  • the substrate surface on which the wiring layer is arranged is the front surface (front) of the pixel 20
  • the back-illuminated type and the front surface are used. Illuminated structures can be applied.
  • the back-illuminated type is a pixel structure that takes in light irradiated from the back side opposite to the front side.
  • the surface irradiation type is a pixel structure that takes in light irradiated from the surface side.
  • FIG. 3 is a plan view schematically showing the outline of the flat-type semiconductor chip structure of the imaging device 10.
  • a circuit portion around the pixel array portion 11 is formed on the same semiconductor chip (semiconductor substrate) 41 as the pixel array portion 11 in which the pixels 20 are arranged in a matrix. It has a structure that forms Specifically, on the same semiconductor chip 41 as the pixel array section 11, the row selection section 12, the constant current source section 13, the column amplifier section 14, the capacitor section 19, the analog-digital conversion section 15, the horizontal transfer scanning section 16, A signal processing unit 17, a timing control unit 18, and the like are formed.
  • FIG. 4 is an exploded perspective view schematically showing the outline of the laminated chip structure of the imaging device 10.
  • the stacked semiconductor chip structure has a structure in which at least two semiconductor chips (semiconductor substrates), a first layer semiconductor chip 42 and a second layer semiconductor chip 43, are stacked.
  • the pixel array section 11 is formed on the semiconductor chip 42 of the first layer.
  • Circuit portions such as the row selection unit 12, the constant current source unit 13, the column amplifier unit 14, the capacitor unit 19, the analog-digital conversion unit 15, the horizontal transfer scanning unit 16, the signal processing unit 17, and the timing control unit 18 are , are formed on the semiconductor chip 43 of the second layer.
  • the semiconductor chip 42 in the first layer and the semiconductor chip 43 in the second layer are electrically connected through connecting portions (VIAs) 44A and 44B such as Cu--Cu connections.
  • VIPs connecting portions
  • the size (area) of the semiconductor chip 42 of the first layer is enough to form the pixel array section 11, so the size (area) of the semiconductor chip 42 of the first layer is sufficient. , and thus the size of the entire chip can be reduced. Furthermore, a process suitable for manufacturing the pixels 20 can be applied to the semiconductor chip 42 of the first layer, and a process suitable for manufacturing the circuit portion can be applied to the semiconductor chip 43 of the second layer. There is also the advantage of being able to optimize the process. In particular, it becomes possible to apply advanced processes in the fabrication of the circuit portion.
  • the laminated structure is not limited to the two-layer structure. , three or more layers.
  • a row selection section 12, a constant current source section 13, a column amplifier section 14, a capacitor section 19, an analog-digital conversion section 15, a horizontal transfer scanning section 16, a signal processing section 17, and Circuit portions such as the timing control unit 18 can be formed in a dispersed manner in semiconductor chips in the second and subsequent layers.
  • FIG. 5 is a circuit diagram showing a schematic configuration of a column signal processing system provided in the imaging device 10.
  • This column signal processing system includes a column amplifier 140 provided in the column amplifier section 14, a capacitance multiplexer 190 provided in the capacitance section 19, a successive approximation AD converter 150 provided in the analog-digital conversion section 15, and a reference It has a voltage generator 160 .
  • Column amplifier 140 has amplifier 141 , first switch 142 , second switch 143 , third switch 144 , first capacitor 145 and second capacitor 146 .
  • the first capacitor 145 has a capacitance value C F and the second capacitor 146 has a capacitance value C S .
  • the amplifier 141 inputs the potential VSL (VSL 0 to VSL 7 ) of the signal line 32 to the non-inverting input terminal (+).
  • the first switch 142 has one end connected to the output terminal of the amplifier 141 and the other end connected to the inverting input terminal (-) of the amplifier 141, and the voltage level (high level/low level) of the switch control signal Sp On (closed)/off (open) operation is performed according to .
  • the second switch 143 has one end connected to the output terminal of the amplifier 141 .
  • the first capacitor 145 has one end connected to the other end of the second switch 143 and the other end connected to the other end of the first switch 142 and the inverting input terminal of the amplifier 141 .
  • a second capacitor 146 is connected between the other end of the first capacitor 145 and the output terminal of the amplifier 141 and a node of a reference potential (for example, ground).
  • the second switch 143 performs on/off operation according to the voltage level of the switch control signal S D .
  • the second switch 143, the first capacitor 145, and the second capacitor 146 are connected in series between the output terminal of the amplifier 141 and the reference potential (for example, ground) node in that order.
  • a common connection node N1 between the first capacitor 145 and the second capacitor 146 and the other end of the first switch 142 are electrically connected.
  • the third switch 144 has one end connected to a common connection node N2 between the second switch 143 and the first capacitor 145, and performs ON/OFF operation according to the voltage level of the switch control signal SVR .
  • a local reference voltage VR that defines the zero voltage of the output of the column amplifier 140 is applied to the other end of the third switch 144 . That is, the third switch 144 selectively applies the local reference voltage VR to the common connection node N 2 between the second switch 143 and the first capacitor 145 .
  • the capacitive multiplexer 190 has switches 191 to 194 and a capacitor 195, and is configured to perform sampling using switched capacitors.
  • Capacitor 195 has a capacitance value C IN .
  • the switch 191 has one end connected to the output terminal of the column amplifier 140, that is, the output terminal of the amplifier 141, and performs ON/OFF operation according to the voltage level of the switch control signal SIN .
  • the switch 192 has one end connected to the other end of the switch 191, and performs on/off operation according to the voltage level of the switch control signal SVMI0 .
  • a specific reference voltage VX is applied to the other end of the switch 192 .
  • a local reference voltage VR may be used as the specific reference voltage VX.
  • the switch 193 has one end connected to the other end of the capacitor 195, and performs on/off operation according to the voltage level of the switch control signal SVM .
  • the other end of the switch 193 is applied with an intermediate voltage VM used when resetting the capacitance array section (C DAC ) 155 of the successive approximation AD converter 150 .
  • the switch 194 has one end connected to the other end of the capacitor 195 and one end of the switch 193, and performs ON/OFF operation according to the voltage level of the switch control signal SSUM0 .
  • the other end of the switch 194 is commonly connected among the plurality of capacitance multiplexers 190 corresponding to the potentials VSL 0 to VSL 7 of the signal line 32 and serves as the output end of the capacitance multiplexer 190 .
  • the successive approximation AD converter 150 has a preamplifier 151 , a comparator 152 , a SAR logic section 153 , a digital-analog converter (DAC) 154 and a capacitor array section (C DAC ) 155 .
  • the preamplifier 151 amplifies voltages respectively input to the inverting input terminal (-) and the non-inverting input terminal (+). An analog voltage is supplied from the capacitive multiplexer 190 to the inverting input terminal (-), and an output common mode reference voltage V CM is input to the non-inverting input terminal (+).
  • the circuit configuration of the preamplifier 151 will be described later.
  • the comparator 152 compares the magnitude of the output voltage of the preamplifier 151 and the comparison reference voltage in synchronization with the comparator clock CKI, and supplies the comparison result to the SAR logic unit 153 .
  • the circuit configuration of the comparator 152 will also be described later.
  • the SAR logic unit 153 is composed of, for example, an N-bit successive approximation register, stores the comparison result of the comparator 152 for each bit in synchronization with the clock CK, and converts the analog-to-digital converted N-bit digital signal value D Output as OUT .
  • the digital-analog converter 154 and the capacitor array section 155 constitute an N-bit capacitive digital-analog converter. Then, in this capacitive digital-analog converter, the N-bit digital signal value D OUT output from the SAR logic unit 153 is converted into an analog voltage, and the converted voltage is input to the inverting input terminal (-) of the preamplifier 151. do.
  • the reference voltage generating section 160 has a first amplifier section 161 , a second amplifier section 162 and a third amplifier section 163 .
  • the first amplifier section 161 generates a local reference voltage VR that defines the zero voltage of the output of the column amplifier 140 .
  • Local reference voltage VR is supplied to column amplifier 140 through voltage line L1 .
  • the second amplifier section 162 supplies the output common mode reference voltage V CM of the preamplifier 151 to the capacitance multiplexer 190 through the voltage line L2 .
  • the output common mode reference voltage V CM is also supplied to the successive approximation AD converter 150 through the voltage line L3 .
  • a third amplifier section 163 generates a high voltage VH, an intermediate voltage VM, and a low voltage VL used in the capacitor array section (C DAC ) 155 .
  • a high voltage VH, an intermediate voltage VM, and a low voltage VL are supplied to the capacitor array section 155 through voltage lines L 4 , L 5 , and L 6 .
  • the reference voltage generator 160 charges the first capacitor 145 of the column amplifier 140 with the local reference voltage VR during the P phase, and inputs the local reference voltage VR to the negative side of the capacitance multiplexer 190 during the D phase.
  • the capacitive multiplexer 190 is configured differentially. Switches 192_A , 192_B , and 192_C on the input side short the differentials during comparison by the comparator 152 and are not connected to the common node. By doing so, the input side of the capacitance multiplexer 190 is completely separated when the comparator 152 compares, so that the settling of the capacitance array section 155 in the successive approximation AD converter 150 can be accelerated.
  • the switches 193_AP , 193_AM , the switches 193_BP , 193_BM , and the switches 193_CP , 193_CM on the output side of the capacitive multiplexer 190 are connected to the voltage line L2 that transmits the output common mode reference voltage VCM . , is turned on during sampling.
  • the output common mode reference voltage V CM becomes the same voltage as the input operating potential of preamplifier 151 .
  • the high voltage VH, intermediate voltage VM, and low voltage VL generated by the third amplifier section 163 are reference voltages for the capacitor array section 155 . Since the capacitor array unit 155 operates at high speed during comparison by the comparator 152, it is required that the high voltage VH and the low voltage VL can respond quickly and have low impedance.
  • the specifications of the power supply voltage are assumed to be 2.8 V (V DD —H) and 0.8 V (V DD —L), for example.
  • 2.8V is the same voltage used in the pixel 20 and is used for the high voltage transistor circuit.
  • 0.8V is assumed to be the voltage used in logic circuits. Since the potential VSL of the signal line 32 is 2 V or more at maximum, it cannot be handled by a low-voltage transistor. Therefore, the column amplifier 140 needs to be composed of high voltage transistors. Since the successive approximation AD converter 150 requires a high-speed comparison operation, it is preferably configured with low-voltage transistors. However, attention must be paid to the large leak current of the low-voltage transistor.
  • the high voltage VH/low voltage VL are set to 0.8 V (V DD — L) and the same voltage as the ground, respectively, in order to apply a sufficient gate voltage to the switches forming the capacitor array section 155 . Since the voltage of the output of the column amplifier 140 is high, the switches constituting the capacitance multiplexer 190 are all constructed of high-voltage transistors.
  • FIG. 6 is a diagram showing circuit configurations of the preamplifier 151 and the comparator 152 according to the first embodiment.
  • the preamplifier 151 includes a first input transistor Q11, a second input transistor Q12, a first load transistor Q13, a second load transistor Q14, a bias transistor Q15, a first cancellation capacitor C11, a second cancellation capacitor, C12, a first feedback capacitor C21, a second feedback capacitor C22, a first autozero switch element S11 to a fourth autozero switch element S14, a first reset switch element S15, and a second reset switch element S16.
  • the first input transistor Q11, the second input transistor Q12, and the bias transistor Q15 are composed of N-channel MOS transistors.
  • the first load transistor Q13 and the second load transistor Q14 are composed of P-channel MOS transistors.
  • the gate of the first input transistor Q11 is connected to the inverting input terminal (-) of the preamplifier 151.
  • the drain is connected to the output terminal out- corresponding to the inverting input terminal (-) and the first load transistor Q13.
  • the source is connected to bias transistor Q15.
  • the gate of the second input transistor Q12 is connected to the non-inverting input terminal (+) of the preamplifier 151.
  • the drain corresponds to the non-inverting input terminal (+) and is connected to the output terminal out-, the pair of output terminals out+, and the second load transistor Q14.
  • the source is connected to the bias transistor Q15 in common with the source of the first input transistor Q11.
  • the gate of the first load transistor Q13 is connected to the first cancellation capacitor C11 and the first feedback capacitor C21.
  • the source is connected to the power supply line of the power supply voltage VDD .
  • the drain is connected to the drain of the first input transistor Q11.
  • the gate of the second load transistor Q14 is connected to the second cancellation capacitor C12 and the second feedback capacitor C22.
  • the source is connected to the power supply line of the power supply voltage VDD .
  • the drain is connected to the drain of the second input transistor Q12.
  • a bias signal Bias is input to the gate of the bias transistor Q15.
  • the drain is commonly connected to the sources of the first input transistor Q11 and the second input transistor Q12.
  • the source is connected to the ground line.
  • the bias transistor Q15 functions as a current source that supplies the preamplifier 151 with a current corresponding to the voltage level of the bias signal Bias input to the gate.
  • the first cancellation capacitor C11 is provided between the gate and source of the first load transistor Q13.
  • the second cancel capacitor C12 is provided between the gate and source of the second load transistor Q14.
  • the first canceling capacitor C11 and the second canceling capacitor C12 function as capacitors that cancel the offset voltage of the first input transistor Q11 and the second input transistor Q12.
  • the first feedback capacitor C21 is provided between the gate of the first load transistor Q13 and the drain of the second input transistor Q12.
  • a second feedback capacitor C22 is provided between the gate of the second load transistor Q14 and the drain of the first input transistor Q11.
  • the first feedback capacitor C21 and the second feedback capacitor C22 connect the voltage input from the inverting input terminal (-) to the gate of the first input transistor Q11 and the non-inverting input terminal (+) to the gate of the second input transistor Q12. It functions as a positive feedback capacitor that increases the gain when amplifying the input voltage.
  • the first autozero switch element S11 and the second autozero switch element S12 are connected in series between the gate of the first input transistor Q11 and the gate of the second input transistor Q12.
  • the first auto-zero switching element S11 and the second auto-zero switching element S12 are turned on and off at the same timing according to the voltage level of the auto-zero signal AZ.
  • the gate voltages of the first input transistor Q11 and the second input transistor Q12 are reset to the intermediate voltage VM. That is, the inverting input terminal (-) and the non-inverting input terminal (+) of the successive approximation AD converter 150 are reset to the intermediate voltage VM.
  • the third autozero switch element S13 is provided between the gate and drain of the first load transistor Q13.
  • the fourth autozero switch element S14 is provided between the gate and drain of the second load transistor Q14.
  • the third auto-zero switching element S13 and the fourth auto-zero switching element S14 are also turned on and off at the same timing according to the voltage level of the auto-zero signal AZ.
  • the third auto-zero switching element S13 and the fourth auto-zero switching element S14 are turned on, the offsets of the second input transistor Q12 and the first input transistor Q11 are charged into the second feedback capacitor C22 and the first feedback capacitor C21, respectively.
  • the third autozero switching element S13 and the fourth autozero switching element S14 are turned off, the first load transistor Q13 and the second load transistor Q14 are turned on.
  • the first reset switch element S15 and the second reset switch element S16 are connected in series between the drain of the first input transistor Q11 and the drain of the second input transistor Q12.
  • the first reset switch element S15 and the second reset switch element S16 are turned on and off at the same timing according to the voltage level of the reset signal SHRT.
  • the drain voltages of the first input transistor Q11 and the second input transistor Q12 are reset. That is, the output terminal of the successive approximation AD converter 150 is reset.
  • the comparator 152 has a latch circuit 1521 and a buffer circuit 1522 as shown in FIG. Each circuit will be described below.
  • the latch circuit 1521 has a first latch transistor Q21 and a second latch transistor Q22.
  • the first latch transistor Q21 and the second latch transistor Q22 are composed of, for example, N-channel MOS transistors.
  • the gate of the first latch transistor Q21 is connected to the output terminal corresponding to the inverting input terminal (-) of the successive approximation AD converter 150.
  • a gate of the second latch transistor Q22 is connected to an output terminal corresponding to the non-inverting input terminal (+) of the successive approximation AD converter 150 .
  • the drains of the first latch transistor Q21 and the second latch transistor Q22 are connected to the buffer circuit 1522 . Further, the sources of the first latch transistor Q21 and the second latch transistor Q22 are connected to the ground line.
  • the buffer circuit 1522 has a first buffer transistor Q31 to an eighth buffer transistor Q38 and a first switch element S21 to a sixth switch element S26.
  • the first buffer transistor Q31, the third buffer transistor Q33, the fifth buffer transistor Q35, and the seventh buffer transistor Q37 are composed of P-channel MOS transistors.
  • the second buffer transistor Q32, the fourth buffer transistor Q34, the sixth buffer transistor Q36, and the eighth buffer transistor Q38 are composed of N-channel MOS transistors.
  • the first buffer transistor Q31 and the second buffer transistor Q32 constitute a first inverter circuit. Specifically, the gates of the first buffer transistor Q31 and the second buffer transistor Q32 are connected to each other. Each drain is also connected to each other. The source of the first buffer transistor Q31 is connected to the power supply line. The source of the second buffer transistor Q32 is connected to the drain of the second latch transistor Q22 via the first switch element S21.
  • the third buffer transistor Q33 and the fourth buffer transistor Q34 constitute a second inverter circuit provided after the first inverter circuit.
  • the gates of the third buffer transistor Q33 and the fourth buffer transistor Q34 are commonly connected to the drains of the first buffer transistor Q31 and the second buffer transistor Q32. Each drain is commonly connected to the gates of the first buffer transistor Q31 and the second buffer transistor Q32.
  • the source of the third buffer transistor Q33 is connected to the power supply line.
  • the source of the fourth buffer transistor Q34 is connected to the drain of the first latch transistor Q21 via the second switch element S22.
  • the fifth buffer transistor Q35 and the sixth buffer transistor Q36 constitute a third inverter circuit provided after the second inverter circuit. Specifically, the gates of the fifth buffer transistor Q35 and the sixth buffer transistor Q36 are commonly connected to the drains of the third buffer transistor Q33 and the fourth buffer transistor Q34. Each drain is connected to each other and also connected to one of the pair of output terminals of the comparator 152 in common.
  • the source of the fifth buffer transistor Q35 is connected to the power supply line.
  • the source of the sixth buffer transistor Q36 is connected to the ground line.
  • the seventh buffer transistor Q37 and the eighth buffer transistor Q38 constitute a fourth inverter circuit provided after the third inverter circuit. Specifically, the gates of the seventh buffer transistor Q37 and the eighth buffer transistor Q38 are commonly connected to the gates of the third buffer transistor Q33 and the fourth buffer transistor Q34. Each drain is commonly connected to the other of the pair of output terminals of the comparator 152 .
  • the source of the seventh buffer transistor Q37 is connected to the power supply line.
  • the source of the eighth buffer transistor Q38 is connected to the ground line.
  • the first switch element S21 is provided between the source of the fourth buffer transistor Q34 and the drain of the first latch transistor Q21.
  • the second switch element S22 is provided between the source of the second buffer transistor Q32 and the drain of the second latch transistor Q22.
  • the first switch element S21 and the second switch element S22 perform ON/OFF operations at the same timing according to the voltage level of the first clock signal CMCK.
  • the third switch element S23 is provided between the source of the second buffer transistor Q32 and the power supply line.
  • the fourth switch element S24 is provided between the source of the fourth buffer transistor Q34 and the power supply line.
  • the third switch element S23 and the fourth switch element S24 perform on/off operations at the same timing according to the voltage level of the second clock signal XCMCK.
  • the fifth switch element S25 is provided between the gate of each of the fifth buffer transistor Q35 and the sixth buffer transistor Q36 and the power supply line.
  • the sixth switch element S26 is provided between the gate of each of the seventh buffer transistor Q37 and the eighth buffer transistor Q38 and the power supply line.
  • the fifth switch element S25 and the sixth switch element S26 also perform ON/OFF operations at the same timing according to the voltage level of the second clock signal XCMCK.
  • FIG. 7 is a timing chart for explaining the operation of the successive approximation AD converter 150 according to the first embodiment.
  • the operation of the successive approximation AD converter 150 will be described below with reference to FIG.
  • operations of the preamplifier 151 and comparator 152 described above will be described.
  • FIG. 7 shows the auto-zero signal AZ, the reset signal SHRT, and the first clock signal CMCK.
  • the high-level auto-zero signal AZ is applied to the first auto-zero switch element S11 and the second auto-zero switch element S12 of the preamplifier 151. are entered respectively.
  • the first input transistor Q11 and the second input transistor Q12 are turned off, and the gate potentials of the first input transistor Q11 and the second input transistor Q12, that is, the inverting input terminal (-) of the preamplifier 151 and the non-inverting input terminal (-) The potential of the input terminal (+) is reset.
  • the high-level auto-zero signal AZ is also input to the third auto-zero switch element S13 and the fourth auto-zero switch element S14.
  • the first load transistor Q13 and the second load transistor Q14 are turned off.
  • charges corresponding to the offset between the first input transistor Q11 and the second input transistor Q12 are charged in the first cancel capacitor C11 and the second cancel capacitor C12.
  • the reset signal SHRT is held at a low level during the auto-zero period. That is, the pair of output terminals of the preamplifier 151 is not short-circuited during the auto-zero period. If the pair of output terminals of the preamplifier 151 are short-circuited during the auto-zero period, the first canceling capacitor C11 and the second canceling capacitor C12 cannot accurately hold the offset charges generated on the output side of the preamplifier 151. It is from.
  • a high-level first clock signal CMCK is input to each of the first switch element S21 and the second switch element S22 during the comparison period from timing T2 to timing T3 after a certain period of time has passed since the auto-zero period.
  • latch circuit 1521 and buffer circuit 1522 are connected in comparator 152 .
  • the voltages held by the first latch transistor Q21 and the second latch transistor Q22 of the latch circuit 1521 are amplified by the buffer circuit 1522 and compared.
  • the first feedback capacitor C21 and the second feedback capacitor C22 of the preamplifier 151 function as positive feedback, the gain can be increased compared to the auto-zero period. Therefore, the offset is compressed.
  • the high level reset signal SHRT is applied to the first reset switch element S15 and the second reset switch element S15. They are respectively input to the reset switch element S16.
  • the potentials of the pair of output terminals of the preamplifier 151 are reset. That is, the first reset switch element S15 and the second reset switch element S16 start resetting the potentials of the pair of output terminals of the preamplifier 151 at the same time when the comparison by the comparator 152 ends.
  • analog-digital conversion processing is performed multiple times.
  • analog-to-digital conversion processing is performed 14 times.
  • the number of analog-to-digital conversion processes performed by the comparator 152 is not limited to 14, and can be appropriately set according to the number of bits of the digital signal value D OUT output from the SAR logic unit 153.
  • charges corresponding to the offsets of the first input transistor Q11 and the second input transistor Q12 are charged in the first cancel capacitor C11 and the second cancel capacitor C12 during the auto-zero period.
  • the first feedback capacitor C21 and the second feedback capacitor C22 function as positive feedback capacitors that increase the gain of the preamplifier 151, so the offset is compressed.
  • the offset of the first latch transistor Q21 and the second latch transistor Q22 of the comparator 152 that holds the signal (voltage) amplified by the preamplifier 151 is also compressed.
  • it is possible to avoid the appearance of vertical streaks in the image so that it is possible to improve the degradation of image quality caused by the offset of the successive approximation AD converter 150 .
  • the pair of output terminals of the preamplifier 151 are short-circuited using the reset signal SHRT.
  • SHRT reset signal
  • the pair of output terminals of the preamplifier 151 is not short-circuited by holding the reset signal SHRT at a low level during the auto-zero period. Therefore, it becomes possible for the first cancel capacitor C11 and the second cancel capacitor C12 to accurately hold the electric charge corresponding to the offset generated on the output side of the preamplifier 151 .
  • FIG. 8 is a diagram showing the circuit configuration of the preamplifier according to the first modified example.
  • the same reference numerals are given to the same components as in the above-described first embodiment, and detailed description thereof will be omitted.
  • the preamplifier 151a shown in FIG. 8 differs from the first embodiment in the arrangement of the first reset switch element S15 and the second reset switch element S16.
  • the first reset switch element S15 is arranged between one of the pair of output terminals of the preamplifier 151a and the power supply line.
  • the second reset switch element S16 is arranged between the other of the pair of output terminals of the preamplifier 151a and the power line.
  • the first reset switch element S15 and the second reset switch element S16 perform on/off operations according to the voltage level of the reset signal SHRT, as in the first embodiment.
  • the high-level reset signal SHRT is applied to the first reset switch element S15 during the reset period after the comparison period (period from timing T3 to timing T4 shown in FIG. 7). and the second reset switch element S16, respectively.
  • the first reset switch element S15 and the second reset switch element S16 are turned on, and the potential of the output terminal of the preamplifier 151a is reset to the power supply voltage VDD .
  • FIG. 9 is a diagram showing the circuit configuration of the preamplifier according to the second modified example.
  • the same reference numerals are given to the same components as in the above-described first embodiment, and detailed description thereof will be omitted.
  • the preamplifier 151b shown in FIG. 9 differs from the first embodiment in the arrangement of the first reset switch element S15 and the second reset switch element S16.
  • the first reset switch element S15 is arranged between one of the pair of output terminals of the preamplifier 151a and the ground line.
  • the second reset switch element S16 is arranged between the other of the pair of output terminals of the preamplifier 151a and the ground line.
  • the first reset switch element S15 and the second reset switch element S16 perform on/off operations according to the voltage level of the reset signal SHRT, as in the first embodiment.
  • the high-level reset signal SHRT is applied to the first reset switch element S15 during the reset period after the comparison period (period from timing T3 to timing T4 shown in FIG. 7). and the second reset switch element S16, respectively.
  • the first reset switch element S15 and the second reset switch element S16 are turned on, and the potential of the output terminal of the preamplifier 151b is reset to the ground potential GND.
  • FIG. 10 is a diagram showing the circuit configuration of the preamplifier according to the third modified example.
  • the same reference numerals are given to the same components as in the above-described first embodiment, and detailed description thereof will be omitted.
  • the first reset switch element S15 and the second reset switch element S16 are connected in series between a pair of output terminals as in the first embodiment. However, the potential of the connecting portion of the first reset switch element S15 and the second reset switch element S16 is held at the same output common mode reference voltage V CM as that of the non-inverting input terminal (+).
  • the high-level reset signal SHRT is applied to the first reset switch element S15 during the reset period after the comparison period (period from timing T3 to timing T4 shown in FIG. 7). and the second reset switch element S16, respectively.
  • the first reset switch element S15 and the second reset switch element S16 are turned on, and the potential of the output terminal of the preamplifier 151b is reset to the output common mode reference voltage V CM .
  • the reset potential of the output terminal of the preamplifier 151b is not limited to the output common mode reference voltage VCM , and may be any potential between the power supply voltage V DD and the ground potential.
  • FIG. 11 is a diagram showing the circuit configuration of the preamplifier according to the third modified example.
  • the same reference numerals are given to the same constituent elements as in the above-described first embodiment, and detailed description thereof will be omitted.
  • the conductivity type of each transistor is opposite to that of the first embodiment.
  • the first input transistor Q11, the second input transistor Q12, and the bias transistor Q15 are composed of P-channel MOS transistors.
  • the first load transistor Q13 and the second load transistor Q14 are composed of N-channel MOS transistors.
  • the charge corresponding to the offset of the first input transistor Q11 and the second input transistor Q12 is transferred to the first cancel capacitor C11 during the auto-zero period. and the second cancel capacitor C12 is charged. Also, during the comparison period, the offset is compressed because the first feedback capacitor C21 and the second feedback capacitor C22 function as positive feedback capacitors. As a result, the appearance of vertical streaks in the image can be avoided, and the image quality can be improved.
  • the operation of the successive approximation AD converter 150 differs from that of the first embodiment.
  • the initial amplification period P1 of the preamplifier 151 is from the timing T1 when the auto-zero period ends to the timing T2 when the first clock signal CMCK is input for the first time.
  • the period from timing T4 when the reset signal SHRT changes from high level to low level to next timing T2 is the amplification period P2 of the preamplifier 151 for the second and subsequent times.
  • the amplification period P1 is longer than the amplification period P2.
  • FIG. 12 is a timing chart for explaining the operation of the successive approximation AD converter 150 according to the fifth modification.
  • the high level reset signal SHRT is applied to the first reset switch element S15 and the second reset switch element S15. They are respectively input to the reset switch element S16.
  • the first amplification period P1 of the preamplifier 151 is a period from timing T12 when the reset signal SHRT changes from high level to low level to timing T2 when the first clock signal CMCK is first input.
  • the first amplification period P1 has the same length as the second and subsequent amplification periods P2. Therefore, according to this modification, between the first analog-digital conversion process and the second and subsequent analog-digital conversion processes of the successive approximation AD converter 150, the short-circuit of the pair of output terminals of the preamplifier 151 causes It becomes possible to make the influences the same.
  • the second embodiment is an example in which the imaging apparatus described above is applied to an indirect TOF (Indirect-Time of Flight) range image sensor.
  • Indirect TOF range image sensors reflect light emitted from a light source on an object to be measured (subject), and measure the light flight time based on the detection of the arrival phase difference of the reflected light. It is a sensor that measures the distance between
  • FIG. 13 is a block diagram showing an example of the system configuration of an indirect TOF range image sensor according to the second embodiment.
  • the indirect TOF range image sensor 50 has a laminated structure including a sensor chip 51 and a circuit chip 52 laminated on the sensor chip 51 .
  • the sensor chip 51 and the circuit chip 52 are electrically connected through connecting portions (not shown) such as vias (VIAs) and Cu--Cu connections.
  • FIG. 13 illustrates a state in which the wiring of the sensor chip 51 and the wiring of the circuit chip 52 are electrically connected via the connection portion described above.
  • a pixel array section 53 is formed on the sensor chip 51 .
  • the pixel array section 53 includes a plurality of pixels 54 arranged in a matrix (array) in a two-dimensional grid pattern on the sensor chip 51 .
  • each of the plurality of pixels 54 receives incident light (for example, near-infrared light), performs photoelectric conversion, and outputs an analog pixel signal.
  • Two signal lines VSL 1 and VSL 2 are wired in the pixel array section 53 for each pixel column. Assuming that the number of pixel columns in the pixel array section 53 is M (M is an integer), a total of (2 ⁇ M) signal lines VSL are wired in the pixel array section 53 .
  • Each of the plurality of pixels 54 has first and second taps A and B (details of which will be described later).
  • the signal line VSL 1 outputs an analog pixel signal AIN P1 based on the charges of the first taps A of the pixels 54 in the corresponding pixel column.
  • an analog pixel signal AIN P2 based on the charges of the second taps B of the pixels 54 in the corresponding pixel column is output to the signal line VSL 2 .
  • the analog pixel signals AIN P1 and AIN P2 will be described later.
  • a row selection unit 55 , a column signal processing unit 56 , an output circuit unit 57 and a timing control unit 58 are arranged on the circuit chip 52 .
  • the row selection unit 55 drives each pixel 54 of the pixel array unit 53 in units of pixel rows to output pixel signals AIN P1 and AIN P2 .
  • the analog pixel signals AIN P1 and AIN P2 output from the pixels 54 in the selected row are supplied to the column signal processing unit 56 through two signal lines VSL 1 and VSL 2 under the driving of the row selection unit 55. .
  • the column signal processing section 56 has a configuration including a plurality of AD converters (ADC) 59 provided corresponding to the pixel columns of the pixel array section 53 (for example, for each pixel column).
  • the AD converter 59 performs analog-to-digital conversion processing on the analog pixel signals AIN P1 and AIN P2 supplied through the signal lines VSL 1 and VSL 2 and outputs them to the output circuit section 57 .
  • the output circuit section 57 performs predetermined signal processing on the digitized pixel signals AIN P1 and AIN P2 output from the column signal processing section 56 and outputs them to the outside of the circuit chip 52 .
  • the timing control unit 58 generates various timing signals, clock signals, control signals, etc., and drives the row selection unit 55, the column signal processing unit 56, the output circuit unit 57, etc. based on these signals. control.
  • FIG. 14 is a circuit diagram showing an example of the circuit configuration of the pixel 54 according to the second embodiment.
  • the pixel 54 has, for example, a photodiode 541 as a photoelectric conversion element.
  • the pixel 54 includes an overflow transistor 542, two transfer transistors 543 and 544, two reset transistors 545 and 546, two floating diffusion layers 547 and 548, two amplification transistors 549 and 550, and 2 It has a configuration having two selection transistors 551 and 552 .
  • the two floating diffusion layers 547 and 548 correspond to the first and second taps A and B (hereinafter sometimes simply referred to as "taps A and B") shown in FIG.
  • the photodiode 541 photoelectrically converts the received light to generate electric charges.
  • the photodiode 541 can have, for example, a back-illuminated pixel structure.
  • the structure is not limited to the backside irradiation type structure, and a front side irradiation type structure that takes in the light irradiated from the substrate surface side can also be used.
  • the overflow transistor 542 is connected between the cathode of the photodiode 541 and the power supply line of the power supply voltage VDD , and has the function of resetting the photodiode 541 . Specifically, the overflow transistor 542 becomes conductive in response to the overflow gate signal TRG supplied from the row selection unit 55, thereby transferring the charge generated by the photodiode 541 to the floating diffusion layers 547 and 548. Each is transferred sequentially.
  • Floating diffusion layers 547 and 548 corresponding to the first and second taps A and B accumulate the charge transferred from the photodiode 541, convert it into a voltage signal having a voltage value corresponding to the charge amount, and convert it into a pixel signal.
  • AIN P1 and AIN P2 are generated.
  • the two reset transistors 545 and 546 are connected between the two floating diffusion layers 547 and 548 respectively and the power supply line of the power supply voltage VDD .
  • the reset transistors 545 and 546 become conductive in response to the reset signal RST supplied from the row selection unit 55, thereby extracting charges from the floating diffusion layers 347 and 348, respectively, and initializing the charge amounts. do.
  • the two amplification transistors 549 and 550 are connected between the power supply line of the power supply voltage V DD and the two selection transistors 551 and 552, respectively, and charge is converted into voltage in the floating diffusion layers 547 and 548, respectively. amplifies each voltage signal.
  • the two selection transistors 551, 552 are connected between the two amplification transistors 549, 550, respectively, and the signal lines VSL1 , VSL2, respectively.
  • the selection transistors 551 and 552 become conductive in response to the selection signal SEL supplied from the row selection section 55, thereby converting the voltage signals amplified by the amplification transistors 549 and 550 into analog pixel signals.
  • AIN P1 and AIN P2 are output to two signal lines VSL 1 and VSL 2 .
  • the two signal lines VSL 1 and VSL 2 are connected to the input end of one AD converter 59 in the column signal processing unit 56 for each pixel column, and the analog signals output from the pixels 54 for each pixel column of pixel signals AIN P1 and AIN P2 are transmitted to the AD converter 59 .
  • circuit configuration of the pixel 54 is not limited to the circuit configuration illustrated in FIG. 14 as long as it can generate analog pixel signals AIN P1 and AIN P2 by photoelectric conversion.
  • the AD converter 59 can be applied with the technology according to the first embodiment and each modified example described above. More specifically, the AD converter 59 can be applied to the successive approximation AD converter 150 described in the first embodiment and each modified example.
  • FIG. 15 is a block diagram showing a configuration example of an electronic device according to the third embodiment.
  • the electronic device 100 includes an imaging optical system 101 including a lens group and the like, an imaging unit 102, a DSP (Digital Signal Processor) circuit 103, a frame memory 104, a display device 105, and a recording device. 106, an operation system 107, a power supply system 108, and the like.
  • a DSP circuit 103 , a frame memory 104 , a display device 105 , a recording device 106 , an operation system 107 and a power supply system 108 are interconnected via a bus line 109 .
  • the imaging optical system 101 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging unit 102 .
  • the imaging unit 102 converts the amount of incident light imaged on the imaging surface by the imaging optical system 101 into an electric signal for each pixel, and outputs the electric signal as a pixel signal.
  • the DSP circuit 103 performs general camera signal processing such as white balance processing, demosaicing processing, and gamma correction processing.
  • the frame memory 104 is used to store data as appropriate during signal processing in the DSP circuit 103 .
  • the display device 105 is a panel-type display device such as a liquid crystal display device or an organic EL (electro luminescence) display device, and displays moving images or still images captured by the imaging unit 102 .
  • a recording device 106 records a moving image or a still image captured by the imaging unit 102 in a recording medium such as a portable semiconductor memory, an optical disc, or a HDD (Hard Disk Drive).
  • the operation system 107 issues operation commands for various functions of the electronic device 100 under the user's operation.
  • the power supply system 108 appropriately supplies various power supplies as operating power supplies for the DSP circuit 103, the frame memory 104, the display device 105, the recording device 106, and the operation system 107 to these supply targets.
  • the imaging device according to the first embodiment described above can be used as the imaging unit 102 .
  • the successive approximation AD converter 150 is particularly excellent in power efficiency. Therefore, by applying the imaging device to the imaging unit 102, the power consumption of the electronic device 100 can be reduced. can contribute to
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 16 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • a microcomputer 12051 , an audio/image output unit 12052 , and an in-vehicle network I/F (Interface) 12053 are illustrated as the functional configuration of the integrated control unit 12050 .
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, etc. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation of vehicles, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 17 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose, side mirrors, rear bumper, back door, and windshield of the vehicle 12100, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 17 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging range 1211212113 indicates the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors
  • the imaging range 12114 indicates the imaging range of the rear bumper or
  • the imaging range of the imaging unit 12104 provided in the back door is shown.
  • a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the traveling path of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured ahead of the preceding vehicle in advance, and perform automatic braking control (including follow-up cutoff control) and automatic acceleration control (including follow-start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle autonomously travels without depending on the operation of the driver.
  • automatic braking control including follow-up cutoff control
  • automatic acceleration control including follow-start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging units 7910, 7912, 7914, 7916, and 7918 and the vehicle exterior information detection units 7920, 7922, 7924, 7926, 7928, and 7930 among the configurations described above.
  • the successive approximation AD converter 150 is excellent in power efficiency, application of the technology according to the present disclosure can contribute to reduction in power consumption of the vehicle control system.
  • this technique can take the following structures. (1) a pixel that photoelectrically converts incident light; a successive approximation AD converter that performs a plurality of times digital conversion processing of analog signals generated based on photoelectric conversion of the pixels,
  • the successive approximation AD converter includes a preamplifier that amplifies voltages respectively input to an inverting input terminal and a non-inverting input terminal, and a comparator that compares voltages input from a pair of output terminals of the preamplifier.
  • the preamplifier a first input transistor having a gate connected to the inverting input terminal; a second input transistor having a gate connected to the non-inverting input terminal; an auto-zero switch element that resets the gate potentials of the first input transistor and the second input transistor before the first digital conversion process; a cancellation capacitor that charges an electric charge corresponding to an offset at the time of resetting the first input transistor and the second input transistor; a feedback capacitor that increases the gain of the preamplifier when compared by the comparator, compared to when the reset is performed; and a reset switch element that resets potentials of the pair of output terminals each time comparison by the comparator is completed.
  • the preamplifier further includes a first load transistor connected in series with the first input transistor and a second load transistor connected in series with the second input transistor; a first autozero switch element and a second autozero switch element, wherein the autozero switch element is connected in series between the gate of the first input transistor and the gate of the second input transistor; and the first load transistor.
  • a third autozero switch element provided between the gate and drain of the second load transistor; and a fourth autozero switch element provided between the gate and drain of the second load transistor;
  • the canceling capacitor includes a first canceling capacitor provided between the gate and source of the first load transistor and a second canceling capacitor provided between the gate and source of the second load transistor.
  • the imaging device according to (1) including a first feedback capacitor provided between the gate of the first load transistor and the drain of the second input transistor; and the gate of the second load transistor and the drain of the first input transistor. and a second feedback capacitor provided between the imaging device according to (1).
  • the reset switch element includes a first reset switch element and a second reset switch element connected in series between the pair of output terminals.
  • the reset switch element is provided between a first reset switch element provided between one of the pair of output terminals and a power supply line, and a first reset switch element provided between the other of the pair of output terminals and the power supply line. and a second reset switch element.
  • the reset switch element is provided between a first reset switch element provided between one of the pair of output terminals and a ground line, and a first reset switch element provided between the other of the pair of output terminals and the ground line. and a second reset switch element.
  • the first input transistor and the second input transistor are N-channel MOS transistors;
  • the imaging device according to any one of (2) to (6), wherein the first load transistor and the second load transistor are P-channel MOS transistors.
  • the first input transistor and the second input transistor are P-channel MOS transistors;
  • the reset switch element is set to the pair of outputs.
  • the reset switch element does not reset the potentials of the pair of output terminals; ).
  • An electronic device comprising an imaging device having pixels that photoelectrically convert incident light, and successive approximation AD converters that perform multiple digital conversion processing of analog signals generated based on the photoelectric conversion of the pixels.
  • the successive approximation AD converter includes a preamplifier that amplifies voltages respectively input to an inverting input terminal and a non-inverting input terminal, and a comparator that compares voltages input from a pair of output terminals of the preamplifier.
  • the preamplifier a first input transistor having a gate connected to the inverting input terminal; a second input transistor having a gate connected to the non-inverting input terminal; an auto-zero switch element that resets the gate potentials of the first input transistor and the second input transistor before the first digital conversion process; a cancellation capacitor that charges an electric charge corresponding to an offset at the time of resetting the first input transistor and the second input transistor; a feedback capacitor that increases the gain of the preamplifier when compared by the comparator, compared to when the reset is performed; and a reset switch element that resets potentials of the pair of output terminals each time comparison by the comparator is completed.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Analogue/Digital Conversion (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

［課題］逐次比較型ＡＤ変換器のオフセットに起因する画質の低下を改善することが可能な撮像装置を提供する。 ［解決手段］本開示の撮像装置は、画素と逐次比較型ＡＤ変換器を備える。逐次比較型ＡＤ変換器が、プリアンプとコンパレータを含む。プリアンプは、第１入力トランジスタと、第２入力トランジスタと、初回のデジタル変換処理の前に第１入力トランジスタおよび第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、第１入力トランジスタおよび第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、コンパレータによる比較時に、リセット時よりもプリアンプの利得を大きくするフィードバックコンデンサと、コンパレータによる比較が終わるたびに、一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する。

Description

撮像装置および電子機器
　本開示は、撮像装置および電子機器に関する。
　撮像装置には、画素から出力されるアナログの画素信号をデジタル変換するＡＤ変換器として、例えば逐次比較（ＳＡＲ：Successive Approximation Resistor）型ＡＤ変換器が搭載される場合がある。逐次比較型ＡＤ変換器には、入力電圧を増幅するプリアンプと、プリアンプで増幅された電圧を比較するコンパレータとが、設けられている。
特開２０１９－０９２１４３号公報
　逐次比較型ＡＤ変換器では、プリアンプおよびコンパレータのオフセットは、温度に依存して大きくなる傾向がある。このオフセットが大きくなると、縦筋が画像に出現して画質が低下する場合がある。
　そこで、本開示は、逐次比較型ＡＤ変換器のオフセットに起因する画質の低下を改善することが可能な撮像装置、および電子機器を提供する。
　本開示の撮像装置は、入射光を光電変換する画素と、画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を備える。逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含む。プリアンプは、反転入力端子がゲートに接続された第１入力トランジスタと、非反転入力端子がゲートに接続された第２入力トランジスタと、初回のデジタル変換処理の前に第１入力トランジスタおよび第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、第１入力トランジスタおよび第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、コンパレータによる比較時に、リセット時よりもプリアンプの利得を大きくするフィードバックコンデンサと、コンパレータによる比較が終わるたびに、一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する。
　前記プリアンプが、前記第１入力トランジスタに直列に接続される第１負荷トランジスタと、前記第２入力トランジスタに直列に接続された第２負荷トランジスタと、をさらに有し、
　前記オートゼロスイッチ素子が、前記第１入力トランジスタの前記ゲートと前記第２入力トランジスタの前記ゲートとの間に直列に接続された第１オートゼロスイッチ素子および第２オートゼロスイッチ素子と、前記第１負荷トランジスタのゲートとドレインとの間に設けられた第３オートゼロスイッチ素子と、前記第２負荷トランジスタのゲートとドレインとの間に設けられた第４オートゼロスイッチ素子と、を含み、
　前記キャンセルコンデンサが、前記第１負荷トランジスタの前記ゲートとソースとの間に設けられた第１キャンセルコンデンサと、前記第２負荷トランジスタの前記ゲートとソースとの間に設けられた第２キャンセルコンデンサと、を含み、
　前記フィードバックコンデンサが、前記第１負荷トランジスタの前記ゲートと前記第２入力トランジスタのドレインとの間に設けられた第１フィードバックコンデンサと、前記第２負荷トランジスタの前記ゲートと前記第１入力トランジスタのドレインとの間に設けられた第２フィードバックコンデンサと、を含んでいてもよい。
　前記リセットスイッチ素子が、前記一対の出力端子間に直列に接続された第１リセットスイッチ素子および第２リセットスイッチ素子を含んでいてもよい。
　前記リセットスイッチ素子が、前記一対の出力端子の一方と電源ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記電源ラインとの間に設けられた第２リセットスイッチ素子と、を含んでいてもよい。
　前記リセットスイッチ素子が、前記一対の出力端子の一方と接地ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記接地ラインとの間に設けられた第２リセットスイッチ素子と、を含んでいてもよい。
　前記第１リセットスイッチ素子および前記第２リセットスイッチ素子の接続部分の電位が、電源電圧と接地電位との間におけるいずれかの電位に保持されてもよい。
　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｎチャネル型のＭＯＳトランジスタであり、
　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｐチャネル型ＭＯＳトランジスタであってもよい。
　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｐチャネル型のＭＯＳトランジスタであり、
　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｎチャネル型ＭＯＳトランジスタであってもよい。
　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロ期間と、前記コンパレータによる初回の比較期間との間に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットしてもよい。
　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするときに、前記リセットスイッチ素子は前記一対の出力端子の電位をリセットしなくてもよい。
　前記コンパレータによる比較が終了すると同時に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットし始めてもよい。
　本開示の撮像装置は、
　入射光を光電変換する画素と、前記画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を有する撮像装置を備える電子機器であって、
　前記逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、前記プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含み、
　前記プリアンプは、
　前記反転入力端子がゲートに接続された第１入力トランジスタと、
　前記非反転入力端子がゲートに接続された第２入力トランジスタと、
　初回のデジタル変換処理の前に前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、
　前記第１入力トランジスタおよび前記第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、
　前記コンパレータによる比較時に、前記リセット時よりも前記プリアンプの利得を大きくするフィードバックコンデンサと、
　前記コンパレータによる比較が終わるたびに、前記一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する。
第１実施形態に係る撮像装置の概略的な構成を示すブロック図である。 画素の構成の一例を示す回路図である。 撮像装置の平置型の半導体チップ構造の概略を模式的に示す平面図である。 撮像装置の積層型のチップ構造の概略を模式的に示す分解斜視図である。 カラム信号処理系の概略的な構成を示す回路図である。 第１実施形態に係るプリアンプおよびコンパレータの回路構成を示す図である。 第１実施形態に係る逐次比較型ＡＤ変換器の動作を説明するためのタイミングチャートである。 第１変形例に係るプリアンプの回路構成を示す図である。 第２変形例に係るプリアンプの回路構成を示す図である。 第３変形例に係るプリアンプの回路構成を示す図である。 第４変形例に係るプリアンプの回路構成を示す図である。 第５変形例に係る逐次比較型ＡＤ変換器の動作を説明するためのタイミングチャートである。 第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。 第２実施形態に画素の回路構成の一例を示す回路図である。 第３実施形態に係る電子機器の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部および撮像部の設置位置の一例を示す説明図である。
　本開示に係る技術が適用される撮像装置の基本的な構成について説明する。ここでは、撮像装置として、Ｘ－Ｙアドレス方式のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを例に挙げて説明する。ＣＭＯＳイメージセンサは、ＣＭＯＳプロセスを応用して、又は、部分的に使用して作製されたイメージセンサである。
　（第１実施形態）
　図１は、第１実施形態に係る撮像装置の概略的な構成を示すブロック図である。本実施形態に係る撮像装置１０は、画素アレイ部１１および当該画素アレイ部１１の周辺回路部を有する。画素アレイ部１１は、光電変換素子を含む画素（画素回路）２０が行方向および列方向に、すなわち、行列状に２次元配置されて成る。ここで、行方向とは、画素行の画素２０の配列方向を言い、列方向とは、画素列の画素２０の配列方向を言う。画素２０は、光電変換を行うことにより、受光した光量に応じた光電荷を生成し、蓄積する。
　画素アレイ部１１の周辺回路部は、例えば、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、タイミング制御部１８、および容量部１９等によって構成されている。
　画素アレイ部１１では、行列状の画素配列に対し、画素行毎に画素制御線３１（３１１～３１ｍ）が行方向に沿って配線されている。また、画素列毎に信号線３２（３２１～３２ｎ）が列方向に沿って配線されている。画素制御線３１は、画素２０から信号を読み出す際の駆動を行うための駆動信号を伝送する。図１では、画素制御線３１について１本の配線として図示しているが、１本に限られるものではない。画素制御線３１の一端は、行選択部１２の各行に対応した出力端に接続されている。
　行選択部１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の選択に際して、画素行の走査や画素行のアドレスを制御する。この行選択部１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
　読出し走査系は、画素２０から画素信号を読み出すために、画素アレイ部１１の画素２０を行単位で順に選択走査する。画素２０から読み出される画素信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２０の光電変換素子から不要な電荷が掃き出されることによって当該光電変換素子がリセットされる。そして、この掃出し走査系による不要電荷の掃き出す（リセットする）ことにより、いわゆる、電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
　定電流源部１３は、画素列毎に信号線３２1～３２nの各々に接続された、例えばＭＯＳトランジスタから成る複数の負荷電流源Ｉ（図２参照）を備えており、行選択部１２によって選択走査された画素行の各画素２０に対し、信号線３２1～３２nの各々を通してバイアス電流を供給する。
　カラムアンプ部１４は、画素列毎に信号線３２1～３２nの各々に対応して設けられた複数のカラムアンプ１４０（図１では不図示）で構成されている。カラムアンプ部１４は、画素アレイ部１１の各画素２０から信号線３２を通して入力される信号成分（いわゆる、Ｄ相）とリセット成分（いわゆる、Ｐ相）との差分をとる処理（ＣＤＳ処理）を行い、その差分を画素信号として出力する。カラムアンプ部１４の後段には、容量部１９が設けられている。
　容量部１９は、カラムアンプ部１４から入力される画素信号を、例えば、スイッチトキャパシタによるサンプリングによって保持する。容量部１９の後段には、アナログ－デジタル変換部１５が設けられている。
　アナログ－デジタル変換部１５は、画素アレイ部１１の画素列に対応して設けられた（例えば、画素列毎に設けられた）複数の逐次比較（ＳＡＲ）型逐次比較型ＡＤ変換器１５０（図１では不図示）で構成されている。本実施形態では、逐次比較型ＡＤ変換器１５０は、容量部１９から入力されるアナログの画素信号をデジタルの画素信号に変換する。逐次比較型ＡＤ変換器は、二分探索を行うため，単体でみると原理的にはスイープを行うシングルスロープ型ＡＤ変換器よりも効率的である。また、従来のＡＤ変換器において２回のアナログ－デジタル変換で行われていたＣＤＳ処理を、アナログ回路系のカラムアンプ部１４で行うようにすることで、アナログ－デジタル変換回数を半減できる。さらに、スイッチトキャパシタによるサンプリングを導入することにより、信号線の電位ＶＳＬはアナログ－デジタル変換を待つ必要がなくなり、サンプリングが信号線３２の電位ＶＳＬによらず常に一斉に行われるために、スイッチングによる干渉の影響も小さい。
　水平転送走査部１６は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１の各画素２０の信号の読出しに際して、画素列の走査や画素列のアドレスを制御する。この水平転送走査部１６による制御の下に、アナログ－デジタル変換部１５でデジタル信号に変換された画素信号が画素列単位で水平転送線Ｌに読み出される。
　信号処理部１７は、水平転送線Ｌを通して供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理部１７は、縦線欠陥や点欠陥の補正、パラレル－シリアル変換、圧縮、符号化、加算、平均、および、間欠動作などのデジタル信号処理を行う。信号処理部１７は、生成した画像データを、撮像装置１０の出力信号として後段の装置に出力する。
　タイミング制御部１８は、各種のタイミング信号、クロック信号、および、制御信号等を生成し、これら生成した信号を基に、行選択部１２、定電流源部１３、カラムアンプ部１４、アナログ－デジタル変換部１５、水平転送走査部１６、および、信号処理部１７等の駆動制御を行う。
　図２は、画素２０の構成の一例を示す回路図である。画素２０は、光電変換素子２１、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５を有する。
　転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５は、例えば、Ｎチャネル型のＭＯＳ型電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）で構成されている。但し、これら４つのトランジスタの導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られない。
　同一画素行の各画素２０に対して、先述した複数の画素制御線３１が共通に配線されている。これらの画素制御線３１は、行選択部１２の各画素行に対応した出力端に画素行単位で接続されている。行選択部１２は、複数の画素制御線に対して転送信号ＴＲＧ、リセット信号ＲＳＴ、および、選択信号ＳＥＬを適宜出力する。
　光電変換素子２１は、例えば入射光を光電変換するフォトダイオードで構成されている。光電変換素子２１のアノードは、低電位側電源(例えば、グランド)に接続され、受光した光をその光量に応じた電荷量の光電荷（ここでは、光電子）に光電変換してその光電荷を蓄積する。光電変換素子２１のカソードは、転送トランジスタ２２を介して増幅トランジスタ２４のゲートと電気的に接続されている。ここで、増幅トランジスタ２４のゲートが電気的に繋がった領域は、フローティングディフュージョン（浮遊拡散領域／不純物拡散領域）ＦＤである。フローティングディフュージョンＦＤは、電荷を電圧に変換する電荷電圧変換部である。
　転送トランジスタ２２のゲートには、ハイレベル（例えば、ＶDDレベル）がアクティブとなる転送信号ＴＲＧが行選択部１２から与えられる。転送トランジスタ２２は、転送信号ＴＲＧに応答して導通状態となることで、光電変換素子２１で光電変換され、当該光電変換素子２１に蓄積された光電荷をフローティングディフュージョンＦＤに転送する。
　リセットトランジスタ２３は、高電位側電源電圧ＶDDのノードとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ２３のゲートには、ハイレベルがアクティブとなるリセット信号ＲＳＴが行選択部１２から与えられる。リセットトランジスタ２３は、リセット信号ＲＳＴに応答して導通状態となり、フローティングディフュージョンＦＤの電荷を電圧ＶDDのノードに捨てることによってフローティングディフュージョンＦＤをリセットする。
　増幅トランジスタ２４は、ゲートがフローティングディフュージョンＦＤに、ドレインが高電位側電源電圧ＶDDのノードにそれぞれ接続されている。増幅トランジスタ２４は、光電変換素子２１での光電変換によって得られる信号を読み出すソースフォロワの入力部となる。すなわち、増幅トランジスタ２４は、ソースが選択トランジスタ２５を介して信号線３２に接続される。そして、増幅トランジスタ２４と、信号線３２の一端に接続される負荷電流源Ｉとは、フローティングディフュージョンＦＤの電圧を信号線３２の電位に変換するソースフォロワを構成している。
　選択トランジスタ２５は、ドレインが増幅トランジスタ２４のソースに接続され、ソースが信号線３２に接続されている。選択トランジスタ２５のゲートには、ハイレベルがアクティブとなる選択信号ＳＥＬが行選択部１２から与えられる。選択トランジスタ２５は、選択信号ＳＥＬに応答して導通状態となることで、画素２０を選択状態として増幅トランジスタ２４から出力される信号を信号線３２に伝達する。
　なお、上記の回路例では、画素２０の回路構成として、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および、選択トランジスタ２５から成る、すなわち４つのトランジスタから成る構成を例に挙げたが、これに限られない。例えば、選択トランジスタ２５を省略し、増幅トランジスタ２４に選択トランジスタ２５の機能を持たせる構成とすることもできるし、必要に応じて、トランジスタの数を増やした回路構成とすることもできる。
　上記の構成の撮像装置１０の半導体チップ構造としては、平置型の半導体チップ構造および積層型の半導体チップ構造を例示することができる。平置型の半導体チップ構造および積層型の半導体チップ構造のいずれの撮像装置１０においても、画素２０について、配線層が配される側の基板面を表面（正面）とする場合、裏面照射型および表面照射型の構造を適用することができる。ここで、裏面照射型は、表面とは反対の裏面側から照射される光を取り込む画素構造である。一方、表面照射型は、表面側から照射される光を取り込む画素構造である。以下に、平置型の半導体チップ構造および積層型の半導体チップ構造について説明する。
　図３は、撮像装置１０の平置型の半導体チップ構造の概略を模式的に示す平面図である。図３に示すように、平置型の半導体チップ構造は、画素２０が行列状に配置されて成る画素アレイ部１１と同じ半導体チップ（半導体基板）４１上に、画素アレイ部１１の周辺の回路部分を形成した構造となっている。具体的には、画素アレイ部１１と同じ半導体チップ４１上に、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、およびタイミング制御部１８等が形成されている。
　図４は、撮像装置１０の積層型のチップ構造の概略を模式的に示す分解斜視図である。図４に示すように、積層型の半導体チップ構造は、１層目の半導体チップ４２および２層目の半導体チップ４３の少なくとも２つの半導体チップ（半導体基板）が積層された構造となっている。この積層構造において、画素アレイ部１１は、１層目の半導体チップ４２に形成される。また、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、およびタイミング制御部１８等の回路部分は、２層目の半導体チップ４３に形成される。そして、１層目の半導体チップ４２と２層目の半導体チップ４３とは、Ｃｕ－Ｃｕ接続などの接続部（ＶＩＡ）４４Ａ，４４Ｂを通して電気的に接続される。
　この積層構造の撮像装置１０によれば、１層目の半導体チップ４２として画素アレイ部１１を形成できるだけの大きさ（面積）のもので済むため、１層目の半導体チップ４２のサイズ（面積）、ひいては、チップ全体のサイズを小さくできる。さらに、１層目の半導体チップ４２には画素２０の作製に適したプロセスを適用でき、２層目の半導体チップ４３には回路部分の作製に適したプロセスを適用できるため、撮像装置１０の製造に当たって、プロセスの最適化を図ることができるメリットもある。特に、回路部分の作製に当たっては、先端プロセスの適用が可能になる。
　なお、ここでは、１層目の半導体チップ４２および２層目の半導体チップ４３が積層されて成る２層構造の積層構造を例示したが、積層構造としては、２層構造に限られるものではなく、３層以上の構造とすることもできる。そして、３層以上の積層構造の場合、行選択部１２、定電流源部１３、カラムアンプ部１４、容量部１９、アナログ－デジタル変換部１５、水平転送走査部１６、信号処理部１７、およびタイミング制御部１８等の回路部分については、２層目以降の半導体チップに分散して形成することができる。
　図５は、撮像装置１０に設けられたカラム信号処理系の概略的な構成を示す回路図である。このカラム信号処理系は、カラムアンプ部１４に設けられたカラムアンプ１４０、容量部１９に設けられた容量マルチプレクサ１９０、アナログ－デジタル変換部１５に設けられた逐次比較型ＡＤ変換器１５０、および基準電圧生成部１６０を有する。
　カラムアンプ１４０は、増幅器１４１、第１スイッチ１４２、第２スイッチ１４３、第３スイッチ１４４、第１コンデンサ１４５、および第２コンデンサ１４６を有する。第１コンデンサ１４５は、容量値ＣFを有しており、第２コンデンサ１４６は、容量値ＣSを有している。
　増幅器１４１は、信号線３２の電位ＶＳＬ（ＶＳＬ0～ＶＳＬ7）を非反転入力端子（＋）の入力とする。第１スイッチ１４２は、一端が増幅器１４１の出力端子に接続され、他端が増幅器１４１の反転入力端子（－）に接続されており、スイッチ制御信号Ｓpの電圧レベル（ハイレベル／ローレベル）に応じて、オン（閉）／オフ（開）動作を行う。
　第２スイッチ１４３は、一端が増幅器１４１の出力端子に接続されている。第１コンデンサ１４５は、一端が第２スイッチ１４３の他端に接続され、他端が第１スイッチ１４２の他端および増幅器１４１の反転入力端子に接続されている。第２コンデンサ１４６は、第１コンデンサ１４５の他端および増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に接続されている。第２スイッチ１４３は、スイッチ制御信号ＳDの電圧レベルに応じて、オン／オフ動作を行う。
　すなわち、第２スイッチ１４３、第１コンデンサ１４５、および、第２コンデンサ１４６は、増幅器１４１の出力端子と基準電位（例えば、グランド）のノードとの間に、その順に直列に接続されている。また、第１コンデンサ１４５と第２コンデンサ１４６との共通接続ノードＮ1と第１スイッチ１４２の他端とは、電気的に接続されている。
　第３スイッチ１４４は、一端が第２スイッチ１４３と第１コンデンサ１４５との共通接続ノードＮ2に接続されており、スイッチ制御信号ＳVRの電圧レベルに応じて、オン／オフ動作を行う。第３スイッチ１４４の他端には、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲが印加される。すなわち、第３スイッチ１４４は、第２スイッチ１４３と第１コンデンサ１４５との共通接続ノードＮ2に、ローカル基準電圧ＶＲを選択的に与える。
　容量マルチプレクサ１９０は、スイッチ１９１～１９４およびコンデンサ１９５を有し、スイッチトキャパシタによるサンプリングを行う構成となっている。コンデンサ１９５は、容量値ＣINを有している。
　スイッチ１９１は、一端がカラムアンプ１４０の出力端、すなわち、増幅器１４１の出力端子に接続されており、スイッチ制御信号ＳINの電圧レベルに応じて、オン／オフ動作を行う。スイッチ１９２は、一端がスイッチ１９１の他端に接続されており、スイッチ制御信号ＳVMI0の電圧レベルに応じて、オン／オフ動作を行う。スイッチ１９２の他端には、特定の参照電圧ＶＸが印加される。特定の参照電圧ＶＸとして、ローカル基準電圧ＶＲを用いる場合もある。
　コンデンサ１９５は、一端がスイッチ１９１の他端に接続されている。スイッチ１９３は、一端がコンデンサ１９５の他端に接続されており、スイッチ制御信号ＳVMの電圧レベルに応じて、オン／オフ動作を行う。スイッチ１９３の他端には、逐次比較型ＡＤ変換器１５０の容量アレイ部（ＣDAC）１５５をリセットする際に使用する中間電圧ＶＭが印加される。
　スイッチ１９４は、一端がコンデンサ１９５の他端、および、スイッチ１９３の一端に接続されており、スイッチ制御信号ＳSUM0の電圧レベルに応じて、オン／オフ動作を行う。スイッチ１９４の他端は、信号線３２の電位ＶＳＬ0～ＶＳＬ7にそれぞれ対応した複数の容量マルチプレクサ１９０間で共通に接続され、容量マルチプレクサ１９０の出力端となる。
　逐次比較型ＡＤ変換器１５０は、プリアンプ１５１、コンパレータ１５２、ＳＡＲロジック部１５３、デジタル－アナログ変換器（ＤＡＣ）１５４、および容量アレイ部（ＣDAC）１５５を有する。
　プリアンプ１５１は、反転入力端子（－）と、非反転入力端子（＋）とにそれぞれ入力された電圧を増幅する。反転入力端子（－）には、容量マルチプレクサ１９０からアナログ電圧が供給され、非反転入力端子（＋）には、出力コモンモード参照電圧ＶCMが入力される。プリアンプ１５１の回路構成については、後述する。
　コンパレータ１５２は、コンパレータクロックＣＫＩに同期して、プリアンプ１５１の出力電圧と比較基準電圧との大小を比較し、その比較結果をＳＡＲロジック部１５３に供給する。コンパレータ１５２の回路構成についても、後述する。
　ＳＡＲロジック部１５３は、例えば、Ｎビットの逐次比較レジスタで構成され、クロックＣＫに同期して、ビット毎にコンパレータ１５２の比較結果を格納し、アナログ－デジタル変換後のＮビットのデジタル信号値ＤOUTとして出力する。
　デジタル－アナログ変換器１５４および容量アレイ部１５５は、Ｎビットの容量性デジタル－アナログ変換器を構成している。そして、この容量性デジタル－アナログ変換器において、ＳＡＲロジック部１５３から出力されるＮビットのデジタル信号値ＤOUTをアナログ電圧に変換し、変換した電圧をプリアンプ１５１の反転入力端子（－）に入力する。
　基準電圧生成部１６０は、第１アンプ部１６１、第２アンプ部１６２、および第３アンプ部１６３を有する。第１アンプ部１６１は、カラムアンプ１４０の出力のゼロ電圧を規定するローカル基準電圧ＶＲを生成する。ローカル基準電圧ＶＲは、電圧線Ｌ1を通してカラムアンプ１４０に供給される。第２アンプ部１６２は、プリアンプ１５１の出力コモンモード参照電圧ＶCMを、電圧線Ｌ2を通して容量マルチプレクサ１９０に供給する。出力コモンモード参照電圧ＶCMは、電圧線Ｌ3を通して逐次比較型ＡＤ変換器１５０にも供給される。第３アンプ部１６３は、容量アレイ部（ＣDAC）１５５で使用する高電圧ＶＨ、中間電圧ＶＭ、低電圧ＶＬを生成する。高電圧ＶＨ、中間電圧ＶＭ、低電圧ＶＬは、電圧線Ｌ4，Ｌ5，Ｌ6を通して容量アレイ部１５５に供給される。
　基準電圧生成部１６０は、Ｐ相時には、ローカル基準電圧ＶＲによってカラムアンプ１４０の第１コンデンサ１４５をチャージし、Ｄ相時には、ローカル基準電圧ＶＲを容量マルチプレクサ１９０の負側の信号入力とする。容量マルチプレクサ１９０は差動で構成されている。入力側のスイッチ１９２_A、スイッチ１９２_B、および、スイッチ１９２_Cは、コンパレータ１５２の比較時に差動間をショートし、共通ノードには接続されない。こうすることで、コンパレータ１５２の比較時に容量マルチプレクサ１９０の入力側が完全に分離されるため、逐次比較型ＡＤ変換器１５０内の容量アレイ部１５５のセトリングを早くすることができる。
　容量マルチプレクサ１９０の出力側のスイッチ１９３_AP，１９３_AM、スイッチ１９３_BP，１９３_BM、および、スイッチ１９３_CP，１９３_CMは、出力コモンモード参照電圧ＶCMを伝送する電圧線Ｌ2に接続されており、サンプリング時にオン状態となる。出力コモンモード参照電圧ＶCMは、プリアンプ１５１の入力動作電位と同じ電圧になる。
　第３アンプ部１６３で生成される高電圧ＶＨ、中間電圧ＶＭ、および、低電圧ＶＬは、容量アレイ部１５５の基準電圧である。容量アレイ部１５５は、コンパレータ１５２の比較時に高速動作するため、高電圧ＶＨと低電圧ＶＬは高速に応答可能、且つ、低インピーダンスであることが求められる。
　ここでは、電源電圧の仕様については、例えば、２．８Ｖ（ＶDD_H）および０．８Ｖ（ＶDD_L）を想定している。２．８Ｖは、画素２０で使われる電圧と同じであり、高耐圧トランジスタの回路に使用する。０．８Ｖは、ロジック回路で使われる電圧を想定している。信号線３２の電位ＶＳＬは最大２Ｖ以上になるため、低耐圧トランジスタでは扱うことができない。そのため、カラムアンプ１４０については、高耐圧トランジスタで構成する必要がある。逐次比較型ＡＤ変換器１５０については、高速な比較動作が必要なため、低耐圧トランジスタで構成されることが望ましい。但し、低耐圧トランジスタの大きなリーク電流には注意が必要である。
　また、逐次比較型ＡＤ変換器１５０のループの間に複数の電源がからむと異電源間のばらつきを吸収するための動作マージンが必要となるため、単一電源で構成することが重要である。高電圧ＶＨ／低電圧ＶＬについては、容量アレイ部１５５を構成するスイッチに十分ゲート電圧を印加するため、それぞれ０．８Ｖ（ＶDD_L）およびグランドと同じ電圧としている。カラムアンプ１４０の出力は電圧が高いため、容量マルチプレクサ１９０を構成するスイッチについては全て高耐圧トランジスタで構成している。
　図６は、第１実施形態に係るプリアンプ１５１およびコンパレータ１５２の回路構成を示す図である。
　まず、プリアンプ１５１の回路構成について説明する。プリアンプ１５１は、図６に示すように、第１入力トランジスタＱ１１、第２入力トランジスタＱ１２、第１負荷トランジスタＱ１３、第２負荷トランジスタＱ１４、バイアストランジスタＱ１５、第１キャンセルコンデンサＣ１１、第２キャンセルコンデンサ、Ｃ１２、第１フィードバックコンデンサＣ２１、第２フィードバックコンデンサＣ２２、第１オートゼロスイッチ素子Ｓ１１～第４オートゼロスイッチ素子Ｓ１４、第１リセットスイッチ素子Ｓ１５、および第２リセットスイッチ素子Ｓ１６を有する。本実施形態では、第１入力トランジスタＱ１１、第２入力トランジスタＱ１２、およびバイアストランジスタＱ１５は、Ｎチャネル型のＭＯＳトランジスタで構成されている。また、第１負荷トランジスタＱ１３および第２負荷トランジスタＱ１４は、Ｐチャネル型ＭＯＳトランジスタで構成されている。
　第１入力トランジスタＱ１１のゲートは、プリアンプ１５１の反転入力端子（－）に接続されている。ドレインは、反転入力端子（－）に対応する出力端子ｏｕｔ-、および第１負荷トランジスタＱ１３に接続されている。ソースは、バイアストランジスタＱ１５に接続されている。
　第２入力トランジスタＱ１２のゲートは、プリアンプ１５１の非反転入力端子（＋）に接続されている。ドレインは、非反転入力端子（＋）に対応し、上記出力端子ｏｕｔ-と一対の出力端子ｏｕｔ+、および第２負荷トランジスタＱ１４に接続されている。ソースは、第１入力トランジスタＱ１１のソースと共通にバイアストランジスタＱ１５に接続されている。
　第１負荷トランジスタＱ１３のゲートは、第１キャンセルコンデンサＣ１１および第１フィードバックコンデンサＣ２１に接続されている。ソースは、電源電圧ＶDDの電源ラインに接続されている。ドレインは、第１入力トランジスタＱ１１のドレインに接続されている。
　第２負荷トランジスタＱ１４のゲートは、第２キャンセルコンデンサＣ１２および第２フィードバックコンデンサＣ２２に接続されている。ソースは、電源電圧ＶDDの電源ラインに接続されている。ドレインは、第２入力トランジスタＱ１２のドレインに接続されている。
　バイアストランジスタＱ１５のゲートには、バイアス信号Ｂｉａｓが入力される。ドレインは、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２の各々のソースに共通に接続されている。ソースは、接地ラインに接続されている。バイアストランジスタＱ１５は、ゲートに入力されるバイアス信号Ｂｉａｓの電圧レベルに応じた電流をプリアンプ１５１に供給する電流源として機能する。
　第１キャンセルコンデンサＣ１１は、第１負荷トランジスタＱ１３のゲートとソースとの間に設けられている。第２キャンセルコンデンサＣ１２は、第２負荷トランジスタＱ１４のゲートとソースとの間に設けられている。第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２は、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２のオフセット電圧をキャンセルするコンデンサとして機能する。
　第１フィードバックコンデンサＣ２１は、第１負荷トランジスタＱ１３のゲートと第２入力トランジスタＱ１２のドレインとの間に設けられている。第２フィードバックコンデンサＣ２２は、第２負荷トランジスタＱ１４のゲートと第１入力トランジスタＱ１１のドレインとの間に設けられている。第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２は、反転入力端子（－）から第１入力トランジスタＱ１１のゲートに入力された電圧と、非反転入力端子（＋）から第２入力トランジスタＱ１２のゲートに入力された電圧と、を増幅する時に利得を大きくする正帰還のコンデンサとして機能する。
　第１オートゼロスイッチ素子Ｓ１１および第２オートゼロスイッチ素子Ｓ１２は、第１入力トランジスタＱ１１のゲートと第２入力トランジスタＱ１２のゲートとの間に直列に接続されている。第１オートゼロスイッチ素子Ｓ１１および第２オートゼロスイッチ素子Ｓ１２は、オートゼロ信号ＡＺの電圧レベルに応じて同じタイミングでオンおよびオフする。第１オートゼロスイッチ素子Ｓ１１および第２オートゼロスイッチ素子Ｓ１２がオンすると、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２の各々のゲート電圧が、中間電圧ＶＭにリセットされる。すなわち、逐次比較型ＡＤ変換器１５０の反転入力端子（－）および非反転入力端子（＋）が中間電圧ＶＭにリセットされる。
　第３オートゼロスイッチ素子Ｓ１３は、第１負荷トランジスタＱ１３のゲートとドレインとの間に設けられている。第４オートゼロスイッチ素子Ｓ１４は、第２負荷トランジスタＱ１４のゲートとドレインとの間に設けられている。第３オートゼロスイッチ素子Ｓ１３および第４オートゼロスイッチ素子Ｓ１４も、上述したオートゼロ信号ＡＺの電圧レベルに応じて同じタイミングでオンおよびオフする。第３オートゼロスイッチ素子Ｓ１３および第４オートゼロスイッチ素子Ｓ１４がオンすると、第２入力トランジスタＱ１２および第１入力トランジスタＱ１１のオフセットを、第２フィードバックコンデンサＣ２２、第１フィードバックコンデンサＣ２１にそれぞれチャージする。反対に、第３オートゼロスイッチ素子Ｓ１３および第４オートゼロスイッチ素子Ｓ１４がオフすると、第１負荷トランジスタＱ１３および第２負荷トランジスタＱ１４はオンする。
　第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、第１入力トランジスタＱ１１のドレインおよび第２入力トランジスタＱ１２のドレインとの間に直列に接続されている。第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、リセット信号ＳＨＲＴの電圧レベルに応じて同じタイミングでオンおよびオフする。第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６がオンすると、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２の各々のドレイン電圧が、リセットされる。すなわち、逐次比較型ＡＤ変換器１５０の出力端子がリセットされる。
　次に、コンパレータ１５２の回路構成について説明する。コンパレータ１５２は、図６に示すように、ラッチ回路１５２１およびバッファ回路１５２２を有する。以下、各回路について説明する。
　ラッチ回路１５２１は、第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２を有する。第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２は、例えばＮチャネル型のＭＯＳトランジスタで構成される。
　第１ラッチトランジスタＱ２１のゲートは、逐次比較型ＡＤ変換器１５０の反転入力端子（－）に対応する出力端子に接続されている。第２ラッチトランジスタＱ２２のゲートは、逐次比較型ＡＤ変換器１５０の非反転入力端子（＋）に対応する出力端子に接続されている。また、第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２の各々のドレインは、バッファ回路１５２２に接続されている。さらに、第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２の各々のソースは、接地ラインに接続されている。
　バッファ回路１５２２は、第１バッファトランジスタＱ３１～第８バッファトランジスタＱ３８と、第１スイッチ素子Ｓ２１～第６スイッチ素子Ｓ２６と、を有する。第１バッファトランジスタＱ３１、第３バッファトランジスタＱ３３、第５バッファトランジスタＱ３５、および第７バッファトランジスタＱ３７は、Ｐチャネル型ＭＯＳトランジスタで構成されている。また、第２バッファトランジスタＱ３２、第４バッファトランジスタＱ３４、第６バッファトランジスタＱ３６、および第８バッファトランジスタＱ３８はＮチャネル型のＭＯＳトランジスタで構成されている。
　第１バッファトランジスタＱ３１および第２バッファトランジスタＱ３２は、第１インバータ回路を構成する。具体的には、第１バッファトランジスタＱ３１および第２バッファトランジスタＱ３２の各々のゲートは、互いに接続されている。また、各ドレインも互いに接続されている。第１バッファトランジスタＱ３１のソースは、電源ラインに接続されている。第２バッファトランジスタＱ３２のソースは、第１スイッチ素子Ｓ２１を介して第２ラッチトランジスタＱ２２のドレインに接続されている。
　第３バッファトランジスタＱ３３および第４バッファトランジスタＱ３４は、上記第１インバータ回路の後段に設けられた第２インバータ回路を構成する。具体的には、第３バッファトランジスタＱ３３および第４バッファトランジスタＱ３４の各々のゲートは、第１バッファトランジスタＱ３１および第２バッファトランジスタＱ３２のドレインに共通に接続されている。また、各ドレインは、第１バッファトランジスタＱ３１および第２バッファトランジスタＱ３２のゲートに共通に接続されている。第３バッファトランジスタＱ３３のソースは、電源ラインに接続されている。第４バッファトランジスタＱ３４のソースは、第２スイッチ素子Ｓ２２を介して第１ラッチトランジスタＱ２１のドレインに接続されている。
　第５バッファトランジスタＱ３５および第６バッファトランジスタＱ３６は、上記第２インバータ回路の後段に設けられた第３インバータ回路を構成する。具体的には、第５バッファトランジスタＱ３５および第６バッファトランジスタＱ３６の各々のゲートは、第３バッファトランジスタＱ３３および第４バッファトランジスタＱ３４のドレインに共通に接続されている。また、各ドレインは、互いに接続されているとともにコンパレータ１５２の一対の出力端子の一方にも共通に接続されている。第５バッファトランジスタＱ３５のソースは、電源ラインに接続されている。第６バッファトランジスタＱ３６のソースは、接地ラインに接続されている。
　第７バッファトランジスタＱ３７および第８バッファトランジスタＱ３８は、上記第３インバータ回路の後段に設けられた第４インバータ回路を構成する。具体的には、第７バッファトランジスタＱ３７および第８バッファトランジスタＱ３８の各々のゲートは、第３バッファトランジスタＱ３３および第４バッファトランジスタＱ３４のゲートに共通に接続されている。また、各ドレインは、コンパレータ１５２の一対の出力端子の他方に共通に接続されている。第７バッファトランジスタＱ３７のソースは、電源ラインに接続されている。第８バッファトランジスタＱ３８のソースは、接地ラインに接続されている。
　第１スイッチ素子Ｓ２１は、第４バッファトランジスタＱ３４のソースと第１ラッチトランジスタＱ２１のドレインとの間に設けられている。第２スイッチ素子Ｓ２２は、第２バッファトランジスタＱ３２のソースと第２ラッチトランジスタＱ２２のドレインとの間に設けられている。第１スイッチ素子Ｓ２１および第２スイッチ素子Ｓ２２は、第１クロック信号ＣＭＣＫの電圧レベルに応じて互いに同じタイミングでオン／オフ動作を行う。
　第３スイッチ素子Ｓ２３は、第２バッファトランジスタＱ３２のソースと電源ラインとの間に設けられている。第４スイッチ素子Ｓ２４は、第４バッファトランジスタＱ３４のソースと電源ラインとの間に設けられている。第３スイッチ素子Ｓ２３および第４スイッチ素子Ｓ２４は、第２クロック信号ＸＣＭＣＫの電圧レベルに応じて互いに同じタイミングでオン／オフ動作を行う。
　第５スイッチ素子Ｓ２５は、第５バッファトランジスタＱ３５および第６バッファトランジスタＱ３６の各々のゲートと電源ラインとの間に設けられている。第６スイッチ素子Ｓ２６は、第７バッファトランジスタＱ３７および第８バッファトランジスタＱ３８の各々のゲートと電源ラインとの間に設けられている。第５スイッチ素子Ｓ２５および第６スイッチ素子Ｓ２６も、第２クロック信号ＸＣＭＣＫの電圧レベルに応じて互いに同じタイミングでオン／オフ動作を行う。
　図７は、第１実施形態に係る逐次比較型ＡＤ変換器１５０の動作を説明するためのタイミングチャートである。以下、図７を参照して、逐次比較型ＡＤ変換器１５０の動作について説明する。ここでは、上述したプリアンプ１５１およびコンパレータ１５２の動作について説明する。図７には、オートゼロ信号ＡＺ、リセット信号ＳＨＲＴ、および第１クロック信号ＣＭＣＫが示されている。
　まず、初回のアナログ－デジタル変換を行う前のタイミングＴ０からタイミングＴ１までのオートゼロ（ＡＺ）期間に、ハイレベルのオートゼロ信号ＡＺがプリアンプ１５１の第１オートゼロスイッチ素子Ｓ１１および第２オートゼロスイッチ素子Ｓ１２にそれぞれ入力される。これにより、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２がオフ状態となって、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２のゲート電位、すなわち、プリアンプ１５１の反転入力端子（－）および非反転入力端子（＋）の電位がリセットされる。
　また、オートゼロ期間には、ハイレベルのオートゼロ信号ＡＺが、第３オートゼロスイッチ素子Ｓ１３および第４オートゼロスイッチ素子Ｓ１４にもそれぞれ入力される。これにより、第１負荷トランジスタＱ１３および第２負荷トランジスタＱ１４がオフ状態となる。その結果、第１入力トランジスタＱ１１と第２入力トランジスタＱ１２とのオフセットに対応する電荷が、第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２にチャージされる。
　なお、オートゼロ期間には、リセット信号ＳＨＲＴは、ローレベルに保持される。すなわち、オートゼロ期間には、プリアンプ１５１の一対の出力端子間をショートしない。仮に、オートゼロ期間にプリアンプ１５１の一対の出力端子間をショートすると、第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２が、プリアンプ１５１の出力側で発生するオフセット分の電荷を正確に保持することができないからである。
　オートゼロ期間から一定時間が経過したタイミングＴ２からタイミングＴ３までの比較期間には、ハイレベルの第１クロック信号ＣＭＣＫが、第１スイッチ素子Ｓ２１および第２スイッチ素子Ｓ２２にそれぞれ入力される。これにより、コンパレータ１５２においてラッチ回路１５２１およびバッファ回路１５２２が接続される。その結果、ラッチ回路１５２１の第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２でそれぞれ保持された電圧が、バッファ回路１５２２で増幅されて比較される。このとき、プリアンプ１５１の第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２は正帰還として機能するため、オートゼロ期間に比べて利得を大きくすることができる。そのため、オフセットが圧縮される。
　比較期間が終了するタイミングＴ３（第１クロック信号ＣＭＣＫがハイレベルからローレベルに切り替わるタイミング）からタイミングＴ４までのリセット期間には、ハイレベルのリセット信号ＳＨＲＴが、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６にそれぞれ入力される。これにより、プリアンプ１５１の一対の出力端子の電位がリセットされる。すなわち、コンパレータ１５２による比較が終了すると同時に、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６が、プリアンプ１５１の一対の出力端子の電位をリセットし始める。
　その後、比較期間とリセット期間が交互に複数回繰り返される。すなわち、アナログ－デジタル変換処理が複数回行われる。本実施形態では、アナログ－デジタル変換処理は１４回行われる。ただし、コンパレータ１５２で行われるアナログ－デジタル変換処理の回数は、１４回に限定されず、ＳＡＲロジック部１５３から出力されるデジタル信号値ＤOUTのビット数に応じて適宜設定することができる。
　以上説明した本実施形態では、オートゼロ期間には、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２のオフセットに対応する電荷が、第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２にチャージされる。また、比較期間には、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２が、プリアンプ１５１の利得を大きくする正帰還のコンデンサとして機能するため、上記オフセットが圧縮される。これにより、プリアンプ１５１で増幅された信号（電圧）を保持するコンパレータ１５２の第１ラッチトランジスタＱ２１および第２ラッチトランジスタＱ２２のオフセットも圧縮される。これにより、画像における縦筋の出現を回避できるため、逐次比較型ＡＤ変換器１５０のオフセットに起因する画質の低下を改善することが可能となる。
　また、本実施形態では、コンパレータ１５２の比較動作の後に、リセット信号ＳＨＲＴを用いてプリアンプ１５１の一対の出力端子をショートしている。これにより、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２による大きな利得を利用しつつ、正帰還による電圧の増大分の引き戻しに要するセトリング時間を短縮することができる。
　さらに、本実施形態では、オートゼロ期間には、リセット信号ＳＨＲＴをローレベルに保持することによって、プリアンプ１５１の一対の出力端子間をショートしない。そのため、第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２が、プリアンプ１５１の出力側で発生するオフセット分の電荷を正確に保持することが可能となる。
　（第１変形例）
　以下、第１実施形態の第１変形例について説明する。本変形例では、逐次比較型ＡＤ変換器１５０のプリアンプの回路構成が第１実施形態と異なり、その他の構成は第１実施形態と同じである。そのため、ここではプリアンプの回路構成のみを説明し、その他の構成の説明を省略する。
　図８は、第１変形例に係るプリアンプの回路構成を示す図である。図８では、上述した第１実施形態と同じ構成要素には、同じ符号を付し、詳細な説明を省略する。
　図８に示すプリアンプ１５１ａでは、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６の配置が第１実施形態と異なる。本変形例では、第１リセットスイッチ素子Ｓ１５は、プリアンプ１５１ａの一対の出力端子の一方と、電源ラインとの間に配置されている。また、第２リセットスイッチ素子Ｓ１６は、プリアンプ１５１ａの一対の出力端子の他方と、電源ラインとの間に配置されている。第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、第１実施形態と同じようにリセット信号ＳＨＲＴの電圧レベルに応じてオン／オフ動作を行う。
　本変形例においても、ハイレベルのリセット信号ＳＨＲＴが、第１実施形態と同じように、比較期間後のリセット期間（図７に示すタイミングＴ３からタイミングＴ４までの期間）に第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６にそれぞれ入力される。これにより、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、オン状態となり、プリアンプ１５１ａの出力端子の電位は、電源電圧ＶDDにリセットされる。
　したがって、本変形例においても、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２による大きな利得を利用しつつ、正帰還による電圧の増大分の引き戻しに要するセトリング時間を短縮することができる。
　（第２変形例）
　以下、第１実施形態の第２変形例について説明する。本変形例では、逐次比較型ＡＤ変換器１５０のプリアンプの回路構成が第１実施形態と異なり、その他の構成は第１実施形態と同じである。そのため、ここでもプリアンプの回路構成のみを説明し、その他の構成の説明を省略する。
　図９は、第２変形例に係るプリアンプの回路構成を示す図である。図９では、上述した第１実施形態と同じ構成要素には、同じ符号を付し、詳細な説明を省略する。
　図９に示すプリアンプ１５１ｂでは、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６の配置が第１実施形態と異なる。本変形例では、第１リセットスイッチ素子Ｓ１５は、プリアンプ１５１ａの一対の出力端子の一方と、接地ラインとの間に配置されている。また、第２リセットスイッチ素子Ｓ１６は、プリアンプ１５１ａの一対の出力端子の他方と、接地ラインとの間に配置されている。第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、第１実施形態と同じようにリセット信号ＳＨＲＴの電圧レベルに応じてオン／オフ動作を行う。
　本変形例においても、ハイレベルのリセット信号ＳＨＲＴが、第１実施形態と同じように、比較期間後のリセット期間（図７に示すタイミングＴ３からタイミングＴ４までの期間）に第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６にそれぞれ入力される。これにより、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、オン状態となり、プリアンプ１５１ｂの出力端子の電位は、接地電位ＧＮＤにリセットされる。
　したがって、本変形例においても、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２による大きな利得を利用しつつ、正帰還による電圧の増大分の引き戻しに要するセトリング時間を短縮することができる。
　（第３変形例）
　以下、第１実施形態の第３変形例について説明する。本変形例では、逐次比較型ＡＤ変換器１５０のプリアンプの回路構成が第１実施形態と異なり、その他の構成は第１実施形態と同じである。そのため、ここでもプリアンプの回路構成のみを説明し、その他の構成の説明を省略する。
　図１０は、第３変形例に係るプリアンプの回路構成を示す図である。図１０では、上述した第１実施形態と同じ構成要素には、同じ符号を付し、詳細な説明を省略する。
　図１０に示すプリアンプ１５１ｃでは、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、第１実施形態と同じように一対の出力端子間に直列に接続されている。ただし、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６の接続部分の電位は、非反転入力端子（＋）と同じ出力コモンモード参照電圧ＶCMに保持されている。
　本変形例においても、ハイレベルのリセット信号ＳＨＲＴが、第１実施形態と同じように、比較期間後のリセット期間（図７に示すタイミングＴ３からタイミングＴ４までの期間）に第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６にそれぞれ入力される。これにより、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６は、オン状態となり、プリアンプ１５１ｂの出力端子の電位は、出力コモンモード参照電圧ＶCMにリセットされる。
　したがって、本変形例においても、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２による大きな利得を利用しつつ、正帰還による電圧の増大分の引き戻しに要するセトリング時間を短縮することができる。なお、プリアンプ１５１ｂの出力端子のリセット電位は、出力コモンモード参照電圧ＶCMに限定されず、電源電圧ＶDDと接地電位との間におけるいずれかの電位であればよい。
　（第４変形例）
　以下、第１実施形態の第４変形例について説明する。本変形例では、逐次比較型ＡＤ変換器１５０のプリアンプの回路構成が第１実施形態と異なり、その他の構成は第１実施形態と同じである。そのため、ここでもプリアンプの回路構成のみを説明し、その他の構成の説明を省略する。
　図１１は、第３変形例に係るプリアンプの回路構成を示す図である。図１１では、上述した第１実施形態と同じ構成要素には、同じ符号を付し、詳細な説明を省略する。
　図１１に示すプリアンプ１５１ｄでは、各トランジスタの導電型が、第１実施形態と反対である。具体的には、本変形例では、第１入力トランジスタＱ１１、第２入力トランジスタＱ１２、およびバイアストランジスタＱ１５は、Ｐチャネル型ＭＯＳトランジスタで構成されている。また、第１負荷トランジスタＱ１３および第２負荷トランジスタＱ１４が、Ｎチャネル型ＭＯＳトランジスタで構成されている。
　上記のように構成された本変形例でも、第１実施形態と同じように、オートゼロ期間には、第１入力トランジスタＱ１１および第２入力トランジスタＱ１２のオフセットに対応する電荷が、第１キャンセルコンデンサＣ１１および第２キャンセルコンデンサＣ１２にチャージされる。また、比較期間には、第１フィードバックコンデンサＣ２１および第２フィードバックコンデンサＣ２２が、正帰還のコンデンサとして機能するため、上記オフセットが圧縮される。これにより、画像における縦筋の出現を回避できるため、画質を向上させることが可能となる。
　（第５変形例）
　以下、第１実施形態の第５変形例について説明する。本変形例では、プリアンプの回路構成は、第１実施形態と同じであるため説明を省略する。なお、本変形例に係る逐次比較型ＡＤ変換器１５０は、第１実施形態で説明したプリアンプ１５１の代わりに、各変形例で説明したプリアンプ１５１ａ～プリアンプ１５１ｄのいずれかを有していてもよい。
　本変形例では、逐次比較型ＡＤ変換器１５０の動作が第１実施形態と異なる。第１実施形態では、図７に示すように、オートゼロ期間が終了するタイミングＴ１から初回の第１クロック信号ＣＭＣＫを入力するタイミングＴ２までが、プリアンプ１５１の初回の増幅期間Ｐ１である。また、リセット信号ＳＨＲＴがハイレベルからローレベルに変化するタイミングＴ４から次のタイミングＴ２までが、プリアンプ１５１の２回目以降の増幅期間Ｐ２である。図７に示すように、増幅期間Ｐ１は、増幅期間Ｐ２よりも長くなっている。そのため、逐次比較型ＡＤ変換器１５０の初回のアナログ－デジタル変換処理と２回目以降のアナログ－デジタル変換処理との間で、プリアンプ１５１の一対の出力端子のショートによって受ける影響が異なることが想定される。
　図１２は、第５変形例に係る逐次比較型ＡＤ変換器１５０の動作を説明するためのタイミングチャートである。本変形例では、図１２に示すように、タイミングＴ１とタイミングＴ２との間に存在するタイミングＴ１１からタイミングＴ１２までの期間に、ハイレベルのリセット信号ＳＨＲＴが、第１リセットスイッチ素子Ｓ１５および第２リセットスイッチ素子Ｓ１６にそれぞれ入力される。これにより、プリアンプ１５１の初回の増幅期間Ｐ１は、リセット信号ＳＨＲＴがハイレベルからローレベルに変化するタイミングＴ１２から初回の第１クロック信号ＣＭＣＫが入力されるタイミングＴ２までの期間となる。
　その結果、初回の増幅期間Ｐ１は、２回目以降の増幅期間Ｐ２と同じ長さになる。したがって、本変形例によれば、逐次比較型ＡＤ変換器１５０の初回のアナログ－デジタル変換処理と２回目以降のアナログ－デジタル変換処理との間で、プリアンプ１５１の一対の出力端子のショートによって受ける影響を同一にすることが可能となる。
　（第２実施形態）
　第２実施形態は、上述した撮像装置を間接ＴＯＦ(Indirect-Time of Flight)方式距離画像センサに対して適用する例である。間接ＴＯＦ方式距離画像センサは、光源から発せられた光が測定対象物（被写体）で反射し、その反射光の到達位相差の検出に基づいて光飛行時間を計測することによって、測定対象物までの距離を測定するセンサである。
　図１３は、第２実施形態に係る間接ＴＯＦ方式距離画像センサのシステム構成の一例を示すブロック図である。
　間接ＴＯＦ方式距離画像センサ５０は、光源６０から発せられた光が測定対象物（被写体）で反射し、その反射光が入射する。間接ＴＯＦ方式距離画像センサ５０は、センサチップ５１、および、当該センサチップ５１に対して積層された回路チップ５２を含む積層構造を有している。この積層構造において、センサチップ５１と回路チップ５２とは、ビア（ＶＩＡ）やＣｕ－Ｃｕ接続などの接続部（図示せず）を通して電気的に接続される。なお、図１３では、センサチップ５１の配線と回路チップ５２の配線とが、上記の接続部を介して電気的に接続された状態を図示している。
　センサチップ５１上には、画素アレイ部５３が形成されている。画素アレイ部５３は、センサチップ５１上に２次元のグリッドパターンで行列状（アレイ状）に配置された複数の画素５４を含んでいる。画素アレイ部５３において、複数の画素５４はそれぞれ、入射光（例えば、近赤外光）を受光し、光電変換を行ってアナログ画素信号を出力する。画素アレイ部５３には、画素列毎に、２本の信号線ＶＳＬ1，ＶＳＬ2が配線されている。画素アレイ部５３の画素列の数をＭ（Ｍは、整数）とすると、合計で（２×Ｍ）本の信号線ＶＳＬが画素アレイ部５３に配線されている。
　複数の画素５４はそれぞれ、第１，第２のタップＡ，Ｂ（その詳細については後述する）を有している。２本の信号線ＶＳＬ1，ＶＳＬ2のうち、信号線ＶＳＬ1には、対応する画素列の画素５４の第１のタップＡの電荷に基づくアナログの画素信号ＡＩＮP1が出力される。また、信号線ＶＳＬ2には、対応する画素列の画素５４の第２のタップＢの電荷に基づくアナログの画素信号ＡＩＮP2が出力される。アナログの画素信号ＡＩＮP1，ＡＩＮP2については後述する。
　回路チップ５２上には、行選択部５５、カラム信号処理部５６、出力回路部５７、および、タイミング制御部５８が配置されている。行選択部５５は、画素アレイ部５３の各画素５４を画素行の単位で駆動し、画素信号ＡＩＮP1，ＡＩＮP2を出力させる。行選択部５５による駆動の下に、選択行の画素５４から出力されたアナログの画素信号ＡＩＮP1，ＡＩＮP2は、２本の信号線ＶＳＬ1，ＶＳＬ2を通してカラム信号処理部５６に供給される。
　カラム信号処理部５６は、画素アレイ部５３の画素列に対応して（例えば、画素列毎に）設けられた複数のＡＤ変換器（ＡＤＣ）５９を有する構成となっている。ＡＤ変換器５９は、信号線ＶＳＬ1，ＶＳＬ2を通して供給されるアナログの画素信号ＡＩＮP1，ＡＩＮP2に対して、アナログ－デジタル変換処理を施し、出力回路部５７に出力する。出力回路部５７は、カラム信号処理部５６から出力されるデジタル化された画素信号ＡＩＮP1，ＡＩＮP2に対して所定の信号処理を施し、回路チップ５２外へ出力する。
　タイミング制御部５８は、各種のタイミング信号、クロック信号、および、制御信号等を生成し、これらの信号を基に、行選択部５５、カラム信号処理部５６、および、出力回路部５７等の駆動制御を行う。
　図１４は、第２実施形態に係る画素５４の回路構成の一例を示す回路図である。
　本実施形態に係る画素５４は、光電変換素子として、例えば、フォトダイオード５４１を有している。画素５４は、フォトダイオード５４１の他、オーバーフロートランジスタ５４２、２つの転送トランジスタ５４３、５４４、２つのリセットトランジスタ５４５、５４６、２つの浮遊拡散層５４７、５４８、２つの増幅トランジスタ５４９、５５０、および、２つの選択トランジスタ５５１、５５２を有する構成となっている。２つの浮遊拡散層５４７、５４８は、図１３に示す第１、第２のタップＡ、Ｂ（以下、単に、「タップＡ、Ｂ」と記述する場合がある）に相当する。
　フォトダイオード５４１は、受光した光を光電変換して電荷を生成する。フォトダイオード５４１については、例えば、裏面照射型の画素構造とすることができる。但し、裏面照射型の構造に限られるものではなく、基板表面側から照射される光を取り込む表面照射型の構造とすることもできる。
　オーバーフロートランジスタ５４２は、フォトダイオード５４１のカソードと電源電圧ＶDDの電源ラインとの間に接続されており、フォトダイオード５４１をリセットする機能を持つ。具体的には、オーバーフロートランジスタ５４２は、行選択部５５から供給されるオーバーフローゲート信号ＴＲＧに応答して導通状態になることで、フォトダイオード５４１で生成された電荷を、浮遊拡散層５４７、５４８にそれぞれシーケンシャルに転送する。
　第１、第２のタップＡ、Ｂに相当する浮遊拡散層５４７、５４８は、フォトダイオード５４１から転送された電荷を蓄積し、その電荷量に応じた電圧値の電圧信号に変換し、画素信号ＡＩＮP1、ＡＩＮP2を生成する。
　２つのリセットトランジスタ５４５、５４６は、２つの浮遊拡散層５４７、５４８のそれぞれと電源電圧ＶDDの電源ラインとの間に接続されている。そして、リセットトランジスタ５４５、５４６は、行選択部５５から供給されるリセット信号ＲＳＴに応答して導通状態になることで、浮遊拡散層３４７、３４８のそれぞれから電荷を引き抜いて、電荷量を初期化する。
　２つの増幅トランジスタ５４９、５５０は、電源電圧ＶDDの電源ラインと２つの選択トランジスタ５５１、５５２のそれぞれとの間に接続されており、浮遊拡散層５４７、５４８のそれぞれで電荷から電圧に変換された電圧信号をそれぞれ増幅する。
　２つの選択トランジスタ５５１、５５２は、２つの増幅トランジスタ５４９、５５０のそれぞれと信号線ＶＳＬ1、ＶＳＬ2のそれぞれとの間に接続されている。そして、選択トランジスタ５５１、５５２は、行選択部５５から供給される選択信号ＳＥＬに応答して導通状態になることで、増幅トランジスタ５４９、５５０のそれぞれで増幅された電圧信号を、アナログの画素信号ＡＩＮP1、ＡＩＮP2として２本の信号線ＶＳＬ1、ＶＳＬ2に出力する。
　２本の信号線ＶＳＬ1、ＶＳＬ2は、画素列毎に、カラム信号処理部５６内の１つのＡＤ変換器５９の入力端に接続されており、画素列毎に画素５４から出力されるアナログの画素信号ＡＩＮP1、ＡＩＮP2をＡＤ変換器５９に伝送する。
　なお、画素５４の回路構成については、光電変換によってアナログの画素信号ＡＩＮP1、ＡＩＮP2を生成することができる回路構成であれば、図１４に例示した回路構成に限定されるものではない。
　上述した間接ＴＯＦ方式距離画像センサ５０において、ＡＤ変換器５９を、上述した第１実施形態および各変形例に係る技術を適用することができる。より具体的には、ＡＤ変換器５９を、第１実施形態および各変形例で説明した逐次比較型ＡＤ変換器１５０に適用することができる。
　（第３実施形態）
　ここでは、デジタルスチルカメラやビデオカメラ等の撮像システムや、携帯電話機などの撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機などの電子機器に適用する場合について説明する。
　図１５は、第３実施形態に係る電子機器の構成例を示すブロック図である。
　図１５に示すように、本実施形態に係る電子機器１００は、レンズ群等を含む撮像光学系１０１、撮像部１０２、ＤＳＰ(Digital Signal Processor)回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、および、電源系１０８等を有している。そして、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、操作系１０７、および、電源系１０８がバスライン１０９を介して相互に接続された構成となっている。
　撮像光学系１０１は、被写体からの入射光（像光）を取り込んで撮像部１０２の撮像面上に結像する。撮像部１０２は、撮像光学系１０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。ＤＳＰ回路１０３は、一般的なカメラ信号処理、例えば、ホワイトバランス処理、デモザイク処理、ガンマ補正処理などを行う。
　フレームメモリ１０４は、ＤＳＰ回路１０３での信号処理の過程で適宜データの格納に用いられる。表示装置１０５は、液晶表示装置や有機ＥＬ(electro luminescence)表示装置等のパネル型表示装置から成り、撮像部１０２で撮像された動画または静止画を表示する。記録装置１０６は、撮像部１０２で撮像された動画または静止画を、可搬型の半導体メモリや、光ディスク、ＨＤＤ(Hard Disk Drive)等の記録媒体に記録する。
　操作系１０７は、ユーザによる操作の下に、電子機器１００が持つ様々な機能について操作指令を発する。電源系１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示装置１０５、記録装置１０６、および、操作系１０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　上記の構成の電子機器１００において、撮像部１０２として、先述した第１実施形態に係る撮像装置を用いることができる。第１実施形態に係る撮像装置１０において、特に、逐次比較型ＡＤ変換器１５０は電力効率に優れているため、当該撮像装置を撮像部１０２に適用することで、電子機器１００の低消費電力化に寄与することができる。
　＜移動体への応用例＞ 
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１６は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１６に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、および統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、および車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、および、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声および画像のうちの少なくとも一方の出力信号を送信する。図１６の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２およびインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイおよびヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１７は、撮像部１２０３１の設置位置の例を示す図である。
　図１７では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドアおよび車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１および車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１７には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従遮断制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部７９１０，７９１２，７９１４，７９１６，７９１８や車外情報検出部７９２０，７９２２，７９２４，７９２６，７９２８，７９３０に適用され得る。そして、特に、逐次比較型ＡＤ変換器１５０は電力効率に優れているため、本開示に係る技術を適用することにより、車両制御システムの低消費電力化に寄与することができる。
　なお、本技術は以下のような構成を取ることができる。
（１）　入射光を光電変換する画素と、
　前記画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を備え、
　前記逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、前記プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含み、
　前記プリアンプは、
　前記反転入力端子がゲートに接続された第１入力トランジスタと、
　前記非反転入力端子がゲートに接続された第２入力トランジスタと、
　初回のデジタル変換処理の前に前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、
　前記第１入力トランジスタおよび前記第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、
　前記コンパレータによる比較時に、前記リセット時よりも前記プリアンプの利得を大きくするフィードバックコンデンサと、
　前記コンパレータによる比較が終わるたびに、前記一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する撮像装置。
（２）　前記プリアンプが、前記第１入力トランジスタに直列に接続される第１負荷トランジスタと、前記第２入力トランジスタに直列に接続された第２負荷トランジスタと、をさらに有し、
　前記オートゼロスイッチ素子が、前記第１入力トランジスタの前記ゲートと前記第２入力トランジスタの前記ゲートとの間に直列に接続された第１オートゼロスイッチ素子および第２オートゼロスイッチ素子と、前記第１負荷トランジスタのゲートとドレインとの間に設けられた第３オートゼロスイッチ素子と、前記第２負荷トランジスタのゲートとドレインとの間に設けられた第４オートゼロスイッチ素子と、を含み、
　前記キャンセルコンデンサが、前記第１負荷トランジスタの前記ゲートとソースとの間に設けられた第１キャンセルコンデンサと、前記第２負荷トランジスタの前記ゲートとソースとの間に設けられた第２キャンセルコンデンサと、を含み、
　前記フィードバックコンデンサが、前記第１負荷トランジスタの前記ゲートと前記第２入力トランジスタのドレインとの間に設けられた第１フィードバックコンデンサと、前記第２負荷トランジスタの前記ゲートと前記第１入力トランジスタのドレインとの間に設けられた第２フィードバックコンデンサと、を含む、（１）に記載の撮像装置。
（３）　前記リセットスイッチ素子が、前記一対の出力端子間に直列に接続された第１リセットスイッチ素子および第２リセットスイッチ素子を含む、（２）に記載の撮像装置。
（４）　前記リセットスイッチ素子が、前記一対の出力端子の一方と電源ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記電源ラインとの間に設けられた第２リセットスイッチ素子と、を含む、（２）に記載の撮像装置。
（５）　前記リセットスイッチ素子が、前記一対の出力端子の一方と接地ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記接地ラインとの間に設けられた第２リセットスイッチ素子と、を含む、（２）に記載の撮像装置。
（６）　前記第１リセットスイッチ素子および前記第２リセットスイッチ素子の接続部分の電位が、電源電圧と接地電位との間におけるいずれかの電位に保持される、（３）に記載の撮像装置。
（７）　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｎチャネル型のＭＯＳトランジスタであり、
　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｐチャネル型ＭＯＳトランジスタである、（２）から（６）のいずれかに記載の撮像装置。
（８）　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｐチャネル型のＭＯＳトランジスタであり、
　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｎチャネル型ＭＯＳトランジスタである、（２）に記載の撮像装置。
（９）　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロ期間と、前記コンパレータによる初回の比較期間との間に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットする、（１）から（８）のいずれかに記載の撮像装置。
（１０）　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするときに、前記リセットスイッチ素子は前記一対の出力端子の電位をリセットしない、（１）から（９）のいずれかに記載の撮像装置。
（１１）　前記コンパレータによる比較が終了すると同時に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットし始める、（１）から（１０）のいずれかに記載の撮像装置。
（１２）　入射光を光電変換する画素と、前記画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を有する撮像装置を備える電子機器であって、
　前記逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、前記プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含み、
　前記プリアンプは、
　前記反転入力端子がゲートに接続された第１入力トランジスタと、
　前記非反転入力端子がゲートに接続された第２入力トランジスタと、
　初回のデジタル変換処理の前に前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、
　前記第１入力トランジスタおよび前記第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、
　前記コンパレータによる比較時に、前記リセット時よりも前記プリアンプの利得を大きくするフィードバックコンデンサと、
　前記コンパレータによる比較が終わるたびに、前記一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する、電子機器。
　１０：撮像装置
　２０：画素
　１５０：逐次比較型ＡＤ変換器
　１５１：プリアンプ
　１５２：コンパレータ
　Ｑ１１：第１入力トランジスタ
　Ｑ１２：第２入力トランジスタ
　Ｑ１３：第１負荷トランジスタ
　Ｑ１４：第２負荷トランジスタ
　Ｓ１１：第１オートゼロスイッチ素子
　Ｓ１２：第２オートゼロスイッチ素子
　Ｓ１３：第３オートゼロスイッチ素子
　Ｓ１４：第４オートゼロスイッチ素子
　Ｓ１５：第１リセットスイッチ素子
　Ｓ１６：第２リセットスイッチ素子
　Ｃ１１：第１キャンセルコンデンサ
　Ｃ１２：第２キャンセルコンデンサ
　Ｃ２１：第１フィードバックコンデンサ
　Ｃ２２：第２フィードバックコンデンサ

Claims (12)

  1. 　入射光を光電変換する画素と、
    　前記画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を備え、
    　前記逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、前記プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含み、
    　前記プリアンプは、
    　前記反転入力端子がゲートに接続された第１入力トランジスタと、
    　前記非反転入力端子がゲートに接続された第２入力トランジスタと、
    　初回のデジタル変換処理の前に前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、
    　前記第１入力トランジスタおよび前記第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、
    　前記コンパレータによる比較時に、前記リセット時よりも前記プリアンプの利得を大きくするフィードバックコンデンサと、
    　前記コンパレータによる比較が終わるたびに、前記一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する撮像装置。
  2. 　前記プリアンプが、前記第１入力トランジスタに直列に接続される第１負荷トランジスタと、前記第２入力トランジスタに直列に接続された第２負荷トランジスタと、をさらに有し、
    　前記オートゼロスイッチ素子が、前記第１入力トランジスタの前記ゲートと前記第２入力トランジスタの前記ゲートとの間に直列に接続された第１オートゼロスイッチ素子および第２オートゼロスイッチ素子と、前記第１負荷トランジスタのゲートとドレインとの間に設けられた第３オートゼロスイッチ素子と、前記第２負荷トランジスタのゲートとドレインとの間に設けられた第４オートゼロスイッチ素子と、を含み、
    　前記キャンセルコンデンサが、前記第１負荷トランジスタの前記ゲートとソースとの間に設けられた第１キャンセルコンデンサと、前記第２負荷トランジスタの前記ゲートとソースとの間に設けられた第２キャンセルコンデンサと、を含み、
    　前記フィードバックコンデンサが、前記第１負荷トランジスタの前記ゲートと前記第２入力トランジスタのドレインとの間に設けられた第１フィードバックコンデンサと、前記第２負荷トランジスタの前記ゲートと前記第１入力トランジスタのドレインとの間に設けられた第２フィードバックコンデンサと、を含む、請求項１に記載の撮像装置。
  3. 　前記リセットスイッチ素子が、前記一対の出力端子間に直列に接続された第１リセットスイッチ素子および第２リセットスイッチ素子を含む、請求項２に記載の撮像装置。
  4. 　前記リセットスイッチ素子が、前記一対の出力端子の一方と電源ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記電源ラインとの間に設けられた第２リセットスイッチ素子と、を含む、請求項２に記載の撮像装置。
  5. 　前記リセットスイッチ素子が、前記一対の出力端子の一方と接地ラインとの間に設けられた第１リセットスイッチ素子と、前記一対の出力端子の他方と前記接地ラインとの間に設けられた第２リセットスイッチ素子と、を含む、請求項２に記載の撮像装置。
  6. 　前記第１リセットスイッチ素子および前記第２リセットスイッチ素子の接続部分の電位が、電源電圧と接地電位との間におけるいずれかの電位に保持される、請求項３に記載の撮像装置。
  7. 　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｎチャネル型のＭＯＳトランジスタであり、
    　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｐチャネル型ＭＯＳトランジスタである、請求項２に記載の撮像装置。
  8. 　前記第１入力トランジスタおよび前記第２入力トランジスタが、Ｐチャネル型のＭＯＳトランジスタであり、
    　前記第１負荷トランジスタおよび前記第２負荷トランジスタが、Ｎチャネル型ＭＯＳトランジスタである、請求項２に記載の撮像装置。
  9. 　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロ期間と、前記コンパレータによる初回の比較期間との間に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットする、請求項１に記載の撮像装置。
  10. 　前記オートゼロスイッチ素子が前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするときに、前記リセットスイッチ素子は前記一対の出力端子の電位をリセットしない、請求項１に記載の撮像装置。
  11. 　前記コンパレータによる比較が終了すると同時に、前記リセットスイッチ素子が前記一対の出力端子の電位をリセットし始める、請求項１に記載の撮像装置。
  12. 　入射光を光電変換する画素と、前記画素の光電変換に基づいて生成されたアナログ信号のデジタル変換処理を複数回行う逐次比較型ＡＤ変換器と、を有する撮像装置を備える電子機器であって、
    　前記逐次比較型ＡＤ変換器が、反転入力端子および非反転入力端子にそれぞれ入力された電圧を増幅するプリアンプと、前記プリアンプの一対の出力端子からそれぞれ入力された電圧同士を比較するコンパレータと、を含み、
    　前記プリアンプは、
    　前記反転入力端子がゲートに接続された第１入力トランジスタと、
    　前記非反転入力端子がゲートに接続された第２入力トランジスタと、
    　初回のデジタル変換処理の前に前記第１入力トランジスタおよび前記第２入力トランジスタのゲート電位をリセットするオートゼロスイッチ素子と、
    　前記第１入力トランジスタおよび前記第２入力トランジスタのリセット時のオフセットに対応する電荷をチャージするキャンセルコンデンサと、
    　前記コンパレータによる比較時に、前記リセット時よりも前記プリアンプの利得を大きくするフィードバックコンデンサと、
    　前記コンパレータによる比較が終わるたびに、前記一対の出力端子の電位をリセットするリセットスイッチ素子と、を有する、電子機器。
PCT/JP2022/033344 2021-10-20 2022-09-06 撮像装置および電子機器 WO2023067924A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280061354.XA CN117941372A (zh) 2021-10-20 2022-09-06 摄像装置和电子设备

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-171773 2021-10-20
JP2021171773 2021-10-20

Publications (1)

Publication Number Publication Date
WO2023067924A1 true WO2023067924A1 (ja) 2023-04-27

Family

ID=86058987

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/033344 WO2023067924A1 (ja) 2021-10-20 2022-09-06 撮像装置および電子機器

Country Status (2)

Country Link
CN (1) CN117941372A (ja)
WO (1) WO2023067924A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019092143A (ja) * 2017-11-10 2019-06-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2019198586A1 (ja) * 2018-04-10 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2020090400A1 (ja) * 2018-11-02 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019092143A (ja) * 2017-11-10 2019-06-13 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2019198586A1 (ja) * 2018-04-10 2019-10-17 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び電子機器
WO2020090400A1 (ja) * 2018-11-02 2020-05-07 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

Also Published As

Publication number Publication date
CN117941372A (zh) 2024-04-26

Similar Documents

Publication Publication Date Title
JP7278953B2 (ja) 固体撮像素子及び電子機器
WO2019146527A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
JP7225127B2 (ja) 撮像素子及び電子機器
JP2019057873A (ja) 固体撮像素子及び電子機器
WO2021215105A1 (ja) 固体撮像素子
JP7331180B2 (ja) 撮像素子及び電子機器
JPWO2019017092A1 (ja) アナログデジタル変換器、固体撮像素子、および、アナログデジタル変換器の制御方法
WO2020003646A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022172586A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2021261375A1 (ja) 撮像装置及び電子機器
WO2022209126A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023067924A1 (ja) 撮像装置および電子機器
US11671728B2 (en) Sensing device, electronic apparatus, and method for controlling sensing device
WO2023089958A1 (ja) 固体撮像素子
WO2022249736A1 (ja) 撮像装置および電子機器
WO2023067961A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023026565A1 (ja) 撮像装置及び電子機器
WO2021261367A1 (ja) 撮像装置及び電子機器
WO2022244293A1 (ja) アナログデジタル変換回路、固体撮像素子、および、アナログデジタル変換回路の制御方法
WO2023112594A1 (ja) 物理量検出装置及び撮像装置
WO2023042415A1 (ja) 固体撮像素子、固体撮像素子の制御方法、および、電子装置
WO2023062935A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022118630A1 (ja) 撮像装置及び電子機器
WO2022172714A1 (ja) 固体撮像素子
WO2022210380A1 (ja) 撮像装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22883235

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280061354.X

Country of ref document: CN

NENP Non-entry into the national phase

Ref country code: DE