JP7331180B2 - 撮像素子及び電子機器 - Google Patents

Description

本技術は、撮像素子及び電子機器に関し、特に、消費電力を下げるようにした撮像素子及び電子機器に関する。

従来、アナログの画素信号と、線形に減少するランプ波形の参照信号とを比較器により比較し、参照信号が画素信号を下回るまでの時間をカウントすることにより、画素信号をＡＤ（アナログ－デジタル）変換するＣＭＯＳイメージセンサがある（例えば、特許文献１参照）。

特開２００９－１２４５１３号公報

ここで、例えば、ＣＭＯＳイメージセンサの消費電力を下げるために比較器の電源電圧を下げることが考えられる。しかしながら、比較器の電源電圧を下げると、画素信号が比較器の入力ダイナミックレンジを超えてしまい、ＡＤ変換の線形性、すなわち、アナログの画素信号に対するデジタル値の線形性を確保できないおそれがある。

本技術は、このような状況に鑑みてなされたものであり、消費電力を下げるようにするものである。

本技術の第１の側面の撮像素子は、画素信号を出力する画素と、比較器とを備え、前記比較器は、前記画素信号を受ける第１の容量と、時間経過とともに増加する部分を有する参照信号を受ける第２の容量と、前記第１の容量及び前記第２の容量に接続されたノードと、前記ノードにゲートが接続された第１のトランジスタと第２のトランジスタとからなる差動トランジスタ、カレントミラー回路、及び、前記第２のトランジスタと前記カレントミラー回路とに接続された出力ノードを備える第１のアンプと、前記出力ノードにゲートが接続された第３のトランジスタを備える第２のアンプとを備え、前記第１のトランジスタの極性は、前記第３のトランジスタの極性とは逆である。
きる。

本技術の第２の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、画素信号を出力する画素と、比較器とを備え、前記比較器は、前記画素信号を受ける第１の容量と、時間経過とともに増加する部分を有する参照信号を受ける第２の容量と、前記第１の容量及び前記第２の容量に接続されたノードと、前記ノードにゲートが接続された第１のトランジスタと第２のトランジスタとからなる差動トランジスタ、カレントミラー回路、及び、前記第２のトランジスタと前記カレントミラー回路とに接続された出力ノードを備える第１のアンプと、前記出力ノードにゲートが接続された第３のトランジスタを備える第２のアンプとを備え、前記第１のトランジスタの極性は前記第３のトランジスタの極性とは逆である。

本技術の第３の側面の撮像素子は、画素信号を出力する画素と、比較器とを備え、前記比較器は、前記画素信号を受ける第１の容量と、参照信号を受ける第２の容量と、前記第１の容量及び前記第２の容量に接続された第１のノードと、前記第１のノードにゲートが接続された第１のトランジスタと、第１の電圧が供給される第１の配線と前記第１のトランジスタとの間に設けられた第２のトランジスタとを備え、前記第１のトランジスタは、前記第１の電圧とは異なる第２の電圧が供給される第２の配線と前記第２のトランジスタとの間に設けられている。

本技術の第４の側面の電子機器は、撮像素子と、前記撮像素子から出力される信号を処理する信号処理部とを備え、前記撮像素子は、画素信号を出力する画素と、比較器とを備え、前記比較器は、前記画素信号を受ける第１の容量と、参照信号を受ける第２の容量と、前記第１の容量及び前記第２の容量に接続されたノードと、前記ノードにゲートが接続された第１のトランジスタと、第１の電圧が供給される第１の配線と前記第１のトランジスタとの間に設けられた第２のトランジスタとを備え、前記第１のトランジスタは、前記第１の電圧とは異なる第２の電圧が供給される第２の配線と前記第２のトランジスタとの間に設けられている。

本技術の第１の側面乃至第４の側面においては、画素の画素信号及び参照信号を容量を介して加算した信号を用いて電圧の比較が行われる。

本技術の第１の側面乃至第４の側面によれば、消費電力を下げることができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用した撮像素子の一実施の形態を示すブロック図である。 単位画素の構成例を示す回路図である。 図１の比較器の第１の実施形態を示す回路図である。 比較器の動作を説明するためのタイミングチャートである。 従来の比較器の動作を説明するための図である。 図３の比較器の効果を説明するための図である。 図３の比較器の第１の変形例を示す回路図である。 図３の比較器の第２の変形例を示す回路図である。 図３の比較器の第３の変形例を示す回路図である。 図３の比較器の第４の変形例を示す回路図である。 図１０の比較器の動作を説明するためのタイミングチャートである。 図３の比較器の第５の変形例を示す回路図である。 図３の比較器の第６の変形例を示す回路図である。 図３の比較器の第７の変形例を示す回路図である。 図３の比較器の第８の変形例を示す回路図である。 入力容量の比率により差動アンプに入力される参照信号の変化を説明するための図である。 図１５の比較器の第１の具体例を示す回路図である。 図１５の比較器の第２の具体例を示す回路図である。 図３の比較器の第９の変形例を示す回路図である。 図１の比較器の第２の実施形態を示す回路図である。 図２０の比較器の動作を説明するためのタイミングチャートである。 図２０の比較器の第１の変形例を示す回路図である。 図２０の比較器の第２の変形例を示す回路図である。 図２０の比較器の第３の変形例を示す回路図である。 図２０の比較器の第４の変形例を示す回路図である。 図２０の比較器の第５の変形例を示す回路図である。 図２０の比較器の第６の変形例を示す回路図である。 図２７の比較器の動作を説明するためのタイミングチャートである。 図２０比較器の第７の変形例を示す回路図である。 図２０の比較器の第８の変形例を示す回路図である。 図３０の比較器の第１の具体例を示す回路図である。 図３０の比較器の第２の具体例を示す回路図である。 図１の比較器の第３の実施形態を示す回路図である。 図３３の比較器の動作を説明するためのタイミングチャートである。 図１の比較器の第３の実施形態の変形例を示す回路図である。 図３５の比較器の動作を説明するためのタイミングチャートである。 図３５の比較器の動作を説明するためのタイミングチャートである。 図３５の比較器の動作を説明するためのタイミングチャートである。 撮像素子の使用例を示す図である。 電子機器の構成例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。 積層型の固体撮像装置の第１の構成例を示す断面図である。 積層型の固体撮像装置の第２の構成例を示す断面図である。 積層型の固体撮像装置の第３の構成例を示す断面図である。 本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施形態（比較器に差動型のアンプを用いた例）
２．第１の実施形態の変形例
３．第２の実施形態（比較器にシングル型のアンプを用いた例）
４．第２の実施形態の変形例
５．第３の実施形態
６．第３の実施形態の変形例
７．その他の変形例
８．撮像素子の適用例

＜＜１．第１の実施形態＞＞
まず、図１乃至図６を参照して、本技術の第１の実施形態について説明する。

＜撮像素子の構成例＞
図１は、本技術を適用した撮像素子１００の一実施の形態を示すブロック図である。

撮像素子１００は、画素部１０１、タイミング制御回路１０２、垂直走査回路１０３、ＤＡＣ（デジタル－アナログ変換装置）１０４、ＡＤＣ（アナログ－デジタル変換装置）群１０５、水平転送走査回路１０６、アンプ回路１０７、及び、信号処理回路１０８を備える。

画素部１０１には、入射光をその光量に応じた電荷量に光電変換する光電変換素子を含む単位画素（以下、単に画素とも称する）が行列状に配置されている。単位画素の具体的な回路構成については、図２を参照して後述する。また、画素部１０１には、行列状の画素配列に対して、行毎に画素駆動線１０９が図の左右方向（画素行の画素配列方向／水平方向）に沿って配線され、列毎に垂直信号線１１０が図の上下方向（画素列の画素配列方向／垂直方向）に沿って配線されている。画素駆動線１０９の一端は、垂直走査回路１０３の各行に対応した出力端に接続されている。なお、図１では、画素駆動線１０９を画素行毎に１本ずつ示しているが、各画素行に画素駆動線１０９を２本以上設けてもよい。

タイミング制御回路１０２は、各種のタイミング信号を生成するタイミングジェネレータ（不図示）を備えている。タイミング制御回路１０２は、外部から与えられる制御信号等に基づいて、タイミングジェネレータで生成された各種のタイミング信号を基に垂直走査回路１０３、ＤＡＣ１０４、ＡＤＣ群１０５、及び、水平転送走査回路１０６等の駆動制御を行う。

垂直走査回路１０３は、シフトレジスタやアドレスデコーダなどによって構成されている。ここでは、具体的な構成については図示を省略するが、垂直走査回路１０３は、読出し走査系と掃出し走査系とを含んでいる。

読出し走査系は、信号を読み出す単位画素について行単位で順に選択走査を行う。一方、掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対し、その読出し走査よりもシャッタスピードの時間分だけ先行してその読出し行の単位画素の光電変換素子から不要な電荷を掃き出す（リセットする）掃出し走査を行う。この掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。
ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作又は電子シャッタ動作以降に入射した光量に対応する。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。

垂直走査回路１０３によって選択走査された画素行の各単位画素から出力される画素信号ＶＳＬは、各列の垂直信号線１１０を介してＡＤＣ群１０５に供給される。

ＤＡＣ１０４は、線形増加するランプ波形の信号である参照信号ＲＡＭＰを生成し、ＡＤＣ群１０５に供給する。

ＡＤＣ群１０５は、比較器（コンパレータ）１２１－１乃至比較器（コンパレータ）１２１－ｎ、カウンタ１２２－１乃至カウンタ１２２－ｎ、及び、ラッチ１２３－１乃至ラッチ１２３－ｎを備える。なお、以下、比較器１２１－１乃至比較器１２１－ｎ、カウンタ１２２－１乃至カウンタ１２２－ｎ、及び、ラッチ１２３－１乃至ラッチ１２３－ｎを個々に区別する必要がない場合、単に、比較器１２１、カウンタ１２２、及び、ラッチ１２３と称する。

比較器１２１、カウンタ１２２、及び、ラッチ１２３は、それぞれ画素部１０１の列毎に１つずつ設けられ、ＡＤＣを構成する。すなわち、ＡＤＣ群１０５には、画素部１０１の列毎にＡＤＣが設けられている。

比較器１２１は、各画素から出力される画素信号ＶＳＬと参照信号ＲＡＭＰを容量を介して加算した信号の電圧と、所定の基準電圧とを比較し、比較結果を示す出力信号をカウンタ１２２に供給する。

カウンタ１２２は、比較器１２１の出力信号に基づいて、画素信号ＶＳＬと参照信号ＲＡＭＰを容量を介して加算した信号が所定の基準電圧を上回るまでの時間をカウントすることにより、アナログの画素信号をカウント値により表されるデジタルの画素信号に変換する。カウンタ１２２は、カウント値をラッチ１２３に供給する。

ラッチ１２３は、カウンタ１２２から供給されるカウント値を保持する。また、ラッチ１２３は、信号レベルの画素信号に対応するＤ相のカウント値と、リセットレベルの画素信号に対応するＰ相のカウント値との差分をとることにより、ＣＤＳ（Correlated Double Sampling;相関二重サンプリング）を行う。

水平転送走査回路１０６は、シフトレジスタやアドレスデコーダなどによって構成され、ＡＤＣ群１０５の画素列に対応した回路部分を順番に選択走査する。この水平転送走査回路１０６による選択走査により、ラッチ１２３に保持されているデジタルの画素信号が、水平転送線１１１を介して、順番にアンプ回路１０７に転送される。

アンプ回路１０７は、ラッチ１２３から供給されるデジタルの画素信号を増幅し、信号処理回路１０８に供給する。

信号処理回路１０８は、アンプ回路１０７から供給されるデジタルの画素信号に対して、所定の信号処理を行い、２次元の画像データを生成する。例えば、信号処理回路１０８は、縦線欠陥、点欠陥の補正、又は、信号のクランプを行ったり、パラレル－シリアル変換、圧縮、符号化、加算、平均、及び、間欠動作などデジタル信号処理を行ったりする。
信号処理回路１０８は、生成した画像データを後段の装置に出力する。

＜画素の構成例＞
図２は、画素部１０１に設けられる画素１５０の構成例を示す回路図である。

画素１５０は、光電変換素子としてたとえばフォトダイオード１５１を備え、フォトダイオード１５１に対して、転送トランジスタ１５２、増幅トランジスタ１５４、選択トランジスタ１５５、リセットトランジスタ１５６の４つのトランジスタを能動素子として備える。

フォトダイオード１５１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。

転送トランジスタ１５２は、フォトダイオード１５１とＦＤ（フローティングディフュージョン）１５３との間に接続されている。転送トランジスタ１５２は、垂直走査回路１０３から供給される駆動信号ＴＸによりオン状態になったとき、フォトダイオード１５１に蓄積されている電荷をＦＤ１５３に転送する。

ＦＤ１５３には、増幅トランジスタ１５４のゲートが接続されている。増幅トランジスタ１５４は、選択トランジスタ１５５を介して垂直信号線１１０に接続され、画素部１０１の外の定電流源１５７とソースフォロアを構成している。垂直走査回路１０３から供給される駆動信号ＳＥＬにより選択トランジスタ１５５がオンすると、増幅トランジスタ１５４は、ＦＤ１５３の電位を増幅し、その電位に応じた電圧を示す画素信号を垂直信号線１１０に出力する。そして、各画素１５０から出力された画素信号は、垂直信号線１１０を介して、ＡＤＣ群１０５の各比較器１２１に供給される。

リセットトランジスタ１５６は、電源ＶＤＤとＦＤ１５３との間に接続されている。リセットトランジスタ１５６が垂直走査回路１０３から供給される駆動信号ＲＳＴによりオンしたとき、ＦＤ１５３の電位が電源ＶＤＤの電位にリセットされる。

＜比較器の構成例＞
図３は、図１の比較器１２１に適用される比較器２００の構成例を示す回路図である。

比較器２００は、差動アンプ２０１、キャパシタＣ１１乃至キャパシタＣ１３、スイッチＳＷ１１、及び、スイッチＳＷ１２を備える。差動アンプ２０１は、ＰＭＯＳトランジスタＰＴ１１、ＰＭＯＳトランジスタＰＴ１２、及び、ＮＭＯＳトランジスタＮＴ１１乃至ＮＭＯＳトランジスタＮＴ１３を備える。

ＰＭＯＳトランジスタＰＴ１１のソース及びＰＭＯＳトランジスタＰＴ１２のソースは、電源ＶＤＤ１に接続されている。ＰＭＯＳトランジスタＰＴ１１のドレインは、ＰＭＯＳトランジスタＰＴ１１のゲート、及び、ＮＭＯＳトランジスタＮＴ１１のドレインに接続されている。ＰＭＯＳトランジスタＰＴ１２のドレインは、ＮＭＯＳトランジスタＮＴ１２のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１５に接続されている。ＮＭＯＳトランジスタＮＴ１１のソースは、ＮＭＯＳトランジスタＮＴ１２のソース、及び、ＮＭＯＳトランジスタＮＴ１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ１３のソースはグラウンドＧＮＤ１に接続されている。

そして、ＰＭＯＳトランジスタＰＴ１１及びＰＭＯＳトランジスタＰＴ１２によりカレントミラー回路が構成されている。また、ＮＭＯＳトランジスタＮＴ１１乃至ＮＭＯＳトランジスタＮＴ１３により、差動の比較部が構成されている。すなわち、ＮＭＯＳトランジスタＮＴ１３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＮＭＯＳトランジスタＮＴ１１及びＮＭＯＳトランジスタＮＴ１１２が差動トランジスタとして動作する。

キャパシタＣ１１は、画素信号ＶＳＬの入力端子Ｔ１１とＮＭＯＳトランジスタＮＴ１１のゲートの間に接続されており、画素信号ＶＳＬに対する入力容量となる。

キャパシタＣ１２は、参照信号ＲＡＭＰの入力端子Ｔ１２とＮＭＯＳトランジスタＮＴ１１のゲートの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。

スイッチＳＷ１１は、ＮＭＯＳトランジスタＮＴ１１のドレイン－ゲート間に接続されており、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。

スイッチＳＷ１２は、ＮＭＯＳトランジスタＮＴ１２のドレイン－ゲート間に接続されており、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。

キャパシタＣ１３は、ＮＭＯＳトランジスタＮＴ１２のゲートとグラウンドＧＮＤ１の間に接続されている。

なお、以下、キャパシタＣ１１、キャパシタＣ１２、及び、スイッチＳＷ１１の接続点をノードＨｉＺとする。また、以下、ＮＭＯＳトランジスタＮＴ１２のゲート、キャパシタＣ１３、及び、スイッチＳＷ１２の接続点をノードＶＳＨとする。

＜比較器の動作＞
次に、図４のタイミングチャートを参照して、比較器２００の動作について説明する。
図４は、駆動信号ＡＺＳＷ１、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＶＳＨ、ノードＨｉＺ、及び、出力信号ＯＵＴ１のタイミングチャートを示している。

時刻ｔ１において、駆動信号ＡＺＳＷ１がハイレベルに設定される。そして、スイッチＳＷ１１及びスイッチＳＷ１２がオンし、ＮＭＯＳトランジスタＮＴ１１のドレインとゲート、及び、ＮＭＯＳトランジスタＮＴ１２のドレインとゲートが接続される。また、参照信号ＲＡＭＰが所定のリセットレベルに設定される。さらに、読み出し対象となる画素１５０のＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。

これにより、差動アンプ２０１のオートゼロ動作が開始される。すなわち、ＮＭＯＳトランジスタＮＴ１１のドレイン及びゲート、並びに、ＮＭＯＳトランジスタＮＴ１２のドレイン及びゲートが、所定の同じ電圧（以下、基準電圧と称する）に収束する。これにより、ノードＨｉＺ及びノードＶＳＨの電圧が基準電圧に設定される。

次に、時刻ｔ２において、駆動信号ＡＺＳＷ１がローレベルに設定され、スイッチＳＷ１１及びスイッチＳＷ１２がオフする。これにより、差動アンプ２０１のオートゼロ動作が終了する。ノードＨｉＺの電圧は、画素信号ＶＳＬ及び参照信号ＲＡＭＰが変化しないため、基準電圧のまま保持される。また、ノードＶＳＨの電圧は、キャパシタＣ１３に蓄積された電荷により基準電圧のまま保持される。

時刻ｔ３において、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧が低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルとなる。

時刻ｔ４において、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。

時刻ｔ５において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。また、画素１５０の転送トランジスタ１５２がオンされ、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送され、画素信号ＶＳＬが信号レベルに設定される。これにより、ノードＨｉＺの電圧が信号レベルに対応する値だけ低下し、ノードＶＳＨの電圧（基準電圧）を下回り、差動アンプ２０１の出力信号ＯＵＴ１がローレベルに反転する。

時刻ｔ６において、時刻ｔ３と同様に、参照信号ＲＡＭＰの電圧がリセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧がさらに低下する。

時刻ｔ７において、時刻ｔ４と同様に、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧がノードＶＳＨの電圧（基準電圧）を上回ったとき、差動アンプ２０１の出力信号ＯＵＴ１が反転し、ハイレベルとなる。そして、出力信号ＯＵＴ１がハイレベルに反転したときのカウンタ１２２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。また、ラッチ１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ４と時刻ｔ５の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ＣＤＳを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。

その後、時刻ｔ８以降において、時刻ｔ１乃至時刻ｔ７と同様の動作が繰り返される。

これにより、電源ＶＤＤ１の電圧を下げることにより、ＡＤＣ群１０５の消費電力を下げ、その結果、撮像素子１００の消費電力を下げることができる。

例えば、図５の上の図は、引用文献１等により用いられる比較器の構成を示している。

図５の比較器では、差動アンプ２０１の一方の入力（ＮＭＯＳトランジスタＮＴ１１のゲート）には、キャパシタＣ２１を介して、線形減少するランプ波形の参照信号ＲＡＭＰが入力される。差動アンプ２０１の他方の入力（ＮＭＯＳトランジスタＮＴ１２のゲート）には、キャパシタＣ２２を介して、画素信号ＶＳＬが入力される。

そして、図５の下の図に示されるように、参照信号ＲＡＭＰと画素信号ＶＳＬが比較され、その比較結果が出力信号ＯＵＴとして出力される。このとき、出力信号ＯＵＴの反転時の差動アンプ２０１の入力電圧（参照信号ＲＡＭＰ及び画素信号ＶＳＬの電圧）は、画素信号ＶＳＬの電圧により変動する。従って、例えば、比較器の駆動用の電源ＶＤＤの電圧を下げると、出力信号ＯＵＴの反転時の差動アンプ２０１の入力電圧が、比較器の入力ダイナミックレンジを超え、ＡＤ変換の線形性を確保できなくなるおそれがある。

一方、比較器２００では、上述したように、画素信号ＶＳＬと参照信号ＲＡＭＰを入力容量を介して加算した信号の電圧（ノードＨｉＺの電圧）と、ノードＶＳＨの電圧（基準電圧）との比較結果が、出力信号ＯＵＴ１として出力される。このとき、図６に示されるように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧（ノードＨｉＺ及びノードＶＳＨの電圧）は、変動せず一定となる。

また、撮像素子１００では、参照信号ＲＡＭＰが変化する方向が、図５の比較器の参照信号ＲＡＭＰと逆であり、画素信号ＶＳＬと逆方向に線形に変化する。ここで、画素信号ＶＳＬと逆方向に変化するとは、画素信号ＶＳＬが信号成分が大きくなるにつれて変化する方向と逆方向に変化することをいう。例えば、この例では、画素信号ＶＳＬは、信号成分が大きくなるにつれて負の方向に変化するのに対し、参照信号ＲＡＭＰはその逆の正の方向に変化している。従って、ノードＨｉＺの電圧（差動アンプ２０１の入力電圧）は、画素信号ＶＳＬと図５の参照信号ＲＡＭＰとの差分に対応する電圧となり、振幅が小さくなる。

このように、出力信号ＯＵＴ１の反転時の差動アンプ２０１の入力電圧が一定になるとともに、入力電圧の振幅が小さくなるため、差動アンプ２０１の入力ダイナミックレンジを狭くすることができる。

従って、比較器２００の駆動用の電源ＶＤＤ１の電圧を、図５の比較器より下げることができ、その結果、ＡＤＣ群１０５の消費電力を下げ、撮像素子１００の消費電力を下げることができる。

＜＜２．第１の実施形態の変形例＞＞
次に、図７乃至図１９を参照して、第１の実施形態の変形例、特に比較器２００の変形例について説明する。

＜第１の変形例＞
図７は、比較器２００の第１の変形例である比較器２００ａの構成例を示す回路図である。なお、図中、図３の比較器２００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ａは、比較器２００と比較して、差動アンプ２０１の代わりに差動アンプ２１１が設けられている点が異なる。

差動アンプ２１１は、ＰＭＯＳトランジスタＰＴ３１乃至ＰＭＯＳトランジスタＰＴ３３、ＮＭＯＳトランジスタＮＴ３１、及び、ＮＭＯＳトランジスタＮＴ３２を備える。

ＮＭＯＳトランジスタＮＴ３１のソース及びＮＭＯＳトランジスタＮＴ３２のソースは、グラウンドＧＮＤ１に接続されている。ＮＭＯＳトランジスタＮＴ３１のドレインは、ＮＭＯＳトランジスタＮＴ３１のゲート、及び、ＰＭＯＳトランジスタＰＴ３１のドレインに接続されている。ＮＭＯＳトランジスタＮＴ３２のドレインは、ＰＭＯＳトランジスタＰＴ３２のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１５に接続されている。ＰＭＯＳトランジスタＰＴ３１のソースは、ＰＭＯＳトランジスタＰＴ３２のソース、及び、ＰＭＯＳトランジスタＰＴ３３のドレインに接続されている。ＰＭＯＳトランジスタＰＴ３３のソースは電源ＶＤＤ１に接続されている。

そして、ＮＭＯＳトランジスタＮＴ３１及びＮＭＯＳトランジスタＮＴ３２によりカレントミラー回路が構成されている。また、ＰＭＯＳトランジスタＰＴ３１乃至ＰＭＯＳトランジスタＰＴ３３により、差動の比較部が構成されている。すなわち、ＰＭＯＳトランジスタＰＴ３３が、入力端子Ｔ１４を介して外部から入力されるバイアス電圧ＶＧにより電流源として動作し、ＰＭＯＳトランジスタＰＴ３１及びＰＭＯＳトランジスタＰＴ３２が差動トランジスタとして動作する。

キャパシタＣ１１は、画素信号ＶＳＬの入力端子Ｔ１１とＰＭＯＳトランジスタＰＴ３１のゲートの間に接続されており、画素信号ＶＳＬに対する入力容量となる。

キャパシタＣ１２は、参照信号ＲＡＭＰの入力端子Ｔ１２とＰＭＯＳトランジスタＰＴ３１のゲートの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。

スイッチＳＷ１１は、ＰＭＯＳトランジスタＰＴ３１のドレイン－ゲート間に接続されており、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。

スイッチＳＷ１２は、ＰＭＯＳトランジスタＰＴ３２のドレイン－ゲート間に接続されており、タイミング制御回路１０２から入力端子Ｔ１３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。

キャパシタＣ１３は、電源ＶＤＤ１とＰＭＯＳトランジスタＰＴ３２のゲートの間に接続されている。

比較器２００ａは、比較器２００のトランジスタの極性を逆にしたものであり、比較器２００と同様の動作を行う。また、比較機２００ａを用いることにより、比較器２００を用いた場合と同様に、電源ＶＤＤ１の電圧を下げることができ、低消費電力化を実現することができる。

＜第２の変形例＞
図８は、比較器２００の第２の変形例である比較器２００ｂの構成例を示す回路図である。なお、図中、図３の比較器２００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｂは、比較器２００と比較して、スイッチＳＷ１１及びスイッチＳＷ１２に、個別に駆動信号が入力される点が異なる。すなわち、スイッチＳＷ１１には、タイミング制御回路１０２から入力端子Ｔ１３Ａを介して駆動信号ＡＺＳＷ１Ａが入力され、スイッチＳＷ１２には、タイミング制御回路１０２から入力端子Ｔ１３Ｂを介して駆動信号ＡＺＳＷ１Ｂが入力される。これにより、スイッチＳＷ１１及びスイッチＳＷ１２が個別に制御され、例えば、オートゼロ動作時に、ノードＨｉＺの電圧とノードＶＳＨの電圧を個別に制御することができる。

＜第３の変形例＞
図９は、比較器２００の第３の変形例である比較器２００ｃの構成例を示す回路図である。なお、図中、図７の比較器２００ａと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｃは、比較器２００ａと比較して、図８の比較器２００ｂと同様に、スイッチＳＷ１１及びスイッチＳＷ１２に、個別に駆動信号が入力される点が異なる。すなわち、スイッチＳＷ１１には、タイミング制御回路１０２から入力端子Ｔ１３Ａを介して駆動信号ＡＺＳＷ１Ａが入力され、スイッチＳＷ１２には、タイミング制御回路１０２から入力端子Ｔ１３Ｂを介して駆動信号ＡＺＳＷ１Ｂが入力される。これにより、スイッチＳＷ１１及びスイッチＳＷ１２が個別に制御され、例えば、オートゼロ動作時に、ノードＨｉＺの電圧とノードＶＳＨの電圧を個別に制御することができる。

＜第４の変形例＞
図１０は、比較器２００の第４の変形例である比較器２００ｄの構成例を示す回路図である。なお、図中、図３の比較器２００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｄは、比較器２００に、出力アンプ２２１及びキャパシタＣ４２を追加したものである。

出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１を、後段の回路に適切なレベルで出力するためにバッファリングするバッファとして機能する。すなわち、出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１を所定のゲインで増幅し、その結果得られる出力信号ＯＵＴ２を、出力端子Ｔ４２から出力する。

出力アンプ２２１は、ＰＭＯＳトランジスタＰＴ４１、ＮＭＯＳトランジスタＮＴ４１、キャパシタＣ４１、及び、スイッチＳＷ４１を備える。

ＰＭＯＳトランジスタＰＴ４１のソースは、電源ＶＤＤ１に接続され、ゲートは差動アンプ２０１の出力に接続され、ドレインは、ＰＭＯＳトランジスタＰＴ４１のドレイン、及び、出力端子Ｔ４２に接続されている。ＮＭＯＳトランジスタＮＴ４１のソースは、グラウンドＧＮＤ１に接続され、ゲートは、キャパシタＣ４１を介してグラウンドＧＮＤ１に接続されている。スイッチＳＷ４１は、ＮＭＯＳトランジスタＮＴ４１のドレイン－ゲート間に接続され、タイミング制御回路１０２から入力端子Ｔ４１を介して入力される駆動信号ＡＺＳＷ２によりオン又はオフする。

キャパシタＣ４２は、電源ＶＤＤ１とＰＭＯＳトランジスタＰＴ１２のドレイン（差動アンプ２０１の出力）との間に接続されている。このキャパシタＣ４２により、差動アンプ２０１の出力信号ＯＵＴ１の高周波成分が除去される。

次に、図１１のタイミングチャートを参照して、比較器２００ｄの動作について説明する。図１１は、駆動信号ＡＺＳＷ１、駆動信号ＡＺＳＷ２、参照信号ＲＡＭＰ、画素信号ＶＳＬ、ノードＶＳＨ、ノードＨｉＺ、出力信号ＯＵＴ１、及び、出力信号ＯＵＴ２のタイミングチャートを示している。

時刻ｔ１において、図４の時刻ｔ１と同様に、駆動信号ＡＺＳＷ１がハイレベルに設定され、参照信号ＲＡＭＰがリセットレベルに設定され、読み出し対象となる画素１５０のＦＤ１５３がリセットされる。これにより、上述した差動アンプ２０１のオートゼロ動作が行われる。

また、駆動信号ＡＺＳＷ２がハイレベルに設定される。そして、スイッチＳＷ４１がオンし、ＰＭＯＳトランジスタＰＴ４１のドレインとゲートが接続される。

これにより、出力アンプ２２１のオートゼロ動作が開始される。すなわち、キャパシタＣ４１の電圧が、ＰＭＯＳトランジスタＰＴ４１のドレイン電圧と等しくなり、キャパシタＣ４１に電荷が蓄積される。

時刻ｔ２において、駆動信号ＡＺＳＷ２がローレベルに設定される。そして、スイッチＳＷ４１がオフし、出力アンプ２２１のオートゼロ動作が終了する。なお、スイッチＳＷ４１がオフされた後も、キャパシタＣ４１の電圧はそのまま保持され、ＮＭＯＳトランジスタＮＴ４１のゲートに印加される。従って、ＮＭＯＳトランジスタＮＴ４１は、スイッチＳＷ４１がオンしているときとほぼ同じ電流を流す電流源として機能する。

そして、時刻ｔ３乃至時刻ｔ８において、図４の時刻ｔ２乃至時刻ｔ７と同様の動作が行われる。このとき、差動アンプ２０１の出力信号ＯＵＴ１がハイレベルになったとき、出力アンプ２２１のＰＭＯＳトランジスタＰＴ４１がオフし、出力信号ＯＵＴ２はローレベルになる。一方、差動アンプ２０１の出力信号ＯＵＴ１がローレベルになったとき、出力アンプ２２１のＰＭＯＳトランジスタＰＴ４１がオンし、出力信号ＯＵＴ２はハイレベルになる。すなわち、出力アンプ２２１は、差動アンプ２０１の出力信号ＯＵＴ１のレベルを反転して出力する。

その後、時刻ｔ９以降において、時刻ｔ１乃至時刻ｔ８と同様の動作が繰り返される。

＜第５の変形例＞
図１２は、比較器２００の第５の変形例である比較器２００ｅの構成例を示す回路図である。なお、図中、図７の比較器２００ａ及び図１０の比較器２００ｄと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｅは、比較器２００ａに、出力アンプ２３１及びキャパシタＣ４２を追加したものである。

出力アンプ２３１は、ＰＭＯＳトランジスタＰＴ５１、ＮＭＯＳトランジスタＮＴ５１、キャパシタＣ５１、及び、スイッチＳＷ５１を備える。

ＮＭＯＳトランジスタＮＴ５１のソースは、グラウンドＧＮＤ１に接続され、ゲートは差動アンプ２１１の出力に接続され、ドレインは、ＰＭＯＳトランジスタＰＴ５１のドレイン、及び、出力端子Ｔ４２に接続されている。ＰＭＯＳトランジスタＰＴ４１のソースは、電源ＶＤＤ１に接続され、ゲートは、キャパシタＣ５１を介して電源ＶＤＤ１に接続されている。スイッチＳＷ５１は、ＰＭＯＳトランジスタＰＴ５１のドレイン－ゲート間に接続され、タイミング制御回路１０２から入力端子Ｔ４１を介して入力される駆動信号ＡＺＳＷ２によりオン又はオフする。

出力アンプ２３１は、図１０の出力アンプ２２１のトランジスタの極性を逆にしたものであり、出力アンプ２２１と同様に、差動アンプ２１１の出力信号ＯＵＴ１を所定のゲインで増幅し、その結果得られる出力信号ＯＵＴ２を、出力端子Ｔ４２から出力する。

＜第６の変形例＞
図１３は、比較器２００の第６の変形例である比較器２００ｆの構成例を示す回路図である。なお、図中、図１０の比較器２００ｄと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｆは、比較器２００ｄと比較して、差動アンプ２０１と出力アンプ２２１の電源が分かれている点が異なる。

具体的には、出力アンプ２２１のＰＭＯＳトランジスタＰＴ４１のソースが、電源ＶＤＤ１と異なる電源ＶＤＤ２に接続されている。また、出力アンプ２２１のＮＭＯＳトランジスタＮＴ４１のソース、並びに、キャパシタＣ４１の一端が、グラウンドＧＮＤ１と異なるグラウンドＧＮＤ２に接続されている。

これにより、例えば、差動アンプ２０１の駆動電圧と出力アンプ２２１の駆動電圧を異なる値に設定することが可能である。

なお、キャパシタＣ４２の一端を、電源ＶＤＤ１ではなく、電源ＶＤＤ２に接続することも可能である。

＜第７の変形例＞
図１４は、比較器２００の第７の変形例である比較器２００ｇの構成例を示す回路図である。なお、図中、図１２の比較器２００ｅと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｇは、比較器２００ｅと比較して、差動アンプ２１１と出力アンプ２３１の電源が分かれている点が異なる。

具体的には、出力アンプ２３１のＰＭＯＳトランジスタＰＴ５１のソース、並びに、キャパシタＣ５１の一端が、電源ＶＤＤ１と異なる電源ＶＤＤ２に接続されている。また、出力アンプ２３１のＮＭＯＳトランジスタＮＴ５１のソースが、グラウンドＧＮＤ１と異なるグラウンドＧＮＤ２に接続されている。

これにより、例えば、差動アンプ２０１の駆動電圧と出力アンプ２３１の駆動電圧を異なる値に設定することが可能である。

なお、キャパシタＣ４２の一端を、グラウンドＧＮＤ１ではなく、グラウンドＧＮＤ２に接続することも可能である。

＜第８の変形例＞
図１５は、比較器２００の第８の変形例である比較器２００ｈの構成例を示す回路図である。なお、図中、図３の比較器２００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｈは、比較器２００ｄと比較して、キャパシタＣ１１及びキャパシタＣ１２の代わりに、容量が可変の可変キャパシタＣ６１及び可変キャパシタＣ６２が設けられている点が異なる。すなわち、画素信号ＶＳＬが、可変キャパシタＣ６１を介して差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１のゲートに入力され、参照信号ＲＡＭＰが、可変キャパシタＣ６２を介して差動アンプ２０１のＮＭＯＳトランジスタＮＴ１１のゲートに入力される。

例えば、可変キャパシタＣ６１の容量をＣ６１、可変キャパシタの容量をＣ６２とすると、画素信号ＶＳＬの電圧の振幅ΔＶＳＬは、ノードＨｉＺにおいて、ΔＶＳＬ×Ｃ６１／（Ｃ６１＋Ｃ６２）となる。従って、例えば、容量Ｃ６１＝容量Ｃ６２とすると、差動アンプ２０１に入力される画素信号ＶＳＬは、約１／２に減衰する。その結果、入力換算ノイズが増大する。これに対して、容量Ｃ６２（参照信号ＲＡＭＰの入力容量）に対する容量Ｃ６１（画素信号ＶＳＬの入力容量）の比率を高めることにより、差動アンプ２０１に入力される画素信号ＶＳＬの減衰を抑制し、入力換算ノイズを抑制することができる。

ただし、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０１に入力される参照信号ＲＡＭＰの減衰量は、逆に増大する。

図１６は、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くした場合と低くした場合に、差動アンプ２０１に入力される参照信号ＲＡＭＰを比較した図である。図１６の点線で示される波形は、当該比率を高くした場合の差動アンプ２０１に入力される参照信号ＲＡＭＰの波形を示し、実線で示される波形は、当該比率を低くした場合の差動アンプ２０１に入力される参照信号ＲＡＭＰの波形を示している。

このように、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を高くすると、差動アンプ２０１に入力される参照信号ＲＡＭＰの振幅が小さくなる。その結果、ＡＤＣのダイナミックレンジが低下する。

これに対して、例えば、ＤＡＣ１０４から出力する参照信号ＲＡＭＰの振幅を大きくすることにより、差動アンプ２０１に入力される参照信号ＲＡＭＰの振幅を大きくし、ＡＤＣのダイナミックレンジの低下を抑制することが考えられる。

ただし、参照信号ＲＡＭＰの振幅の最大値は、ＤＡＣ１０４の仕様等により制限される。例えば、高ゲインモードでは、参照信号ＲＡＭＰの振幅が小さく設定されているため、参照信号ＲＡＭＰの振幅を大きくすることが可能である。一方、低ゲインモードでは、参照信号ＲＡＭＰの振幅が予め大きく設定されているため、参照信号ＲＡＭＰの振幅をさらに大きくすることが困難な場合がある。

従って、例えば、高ゲインモードでは、参照信号ＲＡＭＰの入力容量に対する画素信号ＶＳＬの入力容量の比率を可能な範囲で高くするとともに、参照信号ＲＡＭＰの振幅を大きくすることが考えられる。これにより、ノイズの影響を受けやすい高ゲインモードにおいて、差動アンプ２０１に入力される画素信号ＶＳＬの減衰を抑制し、ノイズの影響を抑制することができる。

一方、例えば、低ゲインモードでは、参照信号ＲＡＭＰの入力容量と画素信号ＶＳＬの入力容量を近い値に設定することが考えられる。

次に、図１７を参照して、可変キャパシタＣ６１及び可変キャパシタＣ６２の具体的な構成例について説明する。

図１７は、比較器２００ｈａの構成例を示す回路図である。

比較器２００ｈａにおいて、図１５の可変キャパシタＣ６１及び可変キャパシタＣ６２は、キャパシタＣ７１乃至キャパシタＣ７３、並びに、スイッチＳＷ７１及びスイッチＳＷ７２により構成される。

キャパシタＣ７２の一端は、スイッチＳＷ７１を介して、入力端子Ｔ１１及びキャパシタＣ７１の一端に接続され、スイッチＳＷ７２を介して、入力端子Ｔ１２及びキャパシタＣ７３の一端に接続されている。キャパシタＣ７１乃至キャパシタＣ７３の他端は、ＮＭＯＳトランジスタＮＴ１１のゲートに接続されている。

例えば、キャパシタＣ７１乃至キャパシタＣ７３の容量は、同じ値に設定される。そして、スイッチＳＷ７１及びスイッチＳＷ７２の状態が制御されることにより、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比が制御される。

具体的には、スイッチＳＷ７１とスイッチＳＷ７２は、少なくとも１つがオフするように制御される。そして、スイッチＳＷ７１がオンし、スイッチＳＷ７２がオフしている場合、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比は２：１となり、差動アンプ２０１に入力される画素信号ＶＳＬは、約２／３に減衰される。スイッチＳＷ７１がオフし、スイッチＳＷ７２がオンしている場合、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比は１：２となり、差動アンプ２０１に入力される画素信号ＶＳＬは、約１／３に減衰される。スイッチＳＷ７１及びスイッチＳＷ７２が共にオフしている場合、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比は１：１となり、差動アンプ２０１に入力される画素信号ＶＳＬは、約１／２に減衰される。

なお、キャパシタの並列数は、任意に設定することが可能である。

例えば、図１８の比較器２００ｈｂのように、５つのキャパシタＣ７１乃至キャパシタＣ７５を並列に接続するようにしてもよい。

具体的には、キャパシタＣ７２の一端は、スイッチＳＷ７１を介して、入力端子Ｔ１１及びキャパシタＣ７１の一端に接続され、スイッチＳＷ７２を介して、キャパシタＣ７３の一端に接続されている。キャパシタＣ７４の一端は、スイッチＳＷ７３を介して、キャパシタＣ７３の一端に接続され、スイッチＳＷ７４を介して、入力端子Ｔ１２及びキャパシタＣ７５の一端に接続されている。キャパシタＣ７１乃至キャパシタＣ７５の他端は、ＮＭＯＳトランジスタＮＴ１１のゲートに接続されている。

例えば、キャパシタＣ７１乃至キャパシタＣ７５は、同じ容量のキャパシタとされる。
そして、スイッチＳＷ７１乃至スイッチＳＷ７４の状態が制御されることにより、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比が制御される。なお、スイッチＳＷ７１乃至スイッチＳＷ７４は、少なくとも１つがオフするように制御される。

なお、他の比較器においても、同様の方法により、画素信号ＶＳＬの入力容量、及び、参照信号ＲＡＭＰの入力容量を可変にすることが可能である。

また、画素信号ＶＳＬの入力容量、及び、参照信号ＲＡＭＰの入力容量の一方を固定にし、他方を可変にすることにより、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比率を調整するようにしてもよい。

＜第９の変形例＞
図１９は、比較器２００の第９の変形例である比較器２００ｉの構成例を示す回路図である。なお、図中、図１７の比較器２００ｈａと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器２００ｉは、比較器２００ｈａからキャパシタＣ１３及びスイッチＳＷ１２を削除し、ＮＭＯＳトランジスタＮＴ１２のゲートを入力端子Ｔ８１に接続したものである。
従って、比較器２００ｉでは、入力端子Ｔ８１を介して外部から入力されるバイアス電圧により基準電圧が設定される。

なお、他の比較器においても、同様の方法により、外部から入力されるバイアス電圧により基準電圧を設定してもよい。

＜＜３．第２の実施形態＞＞
次に、図２０及び図２１を参照して、本技術の第２の実施形態について説明する。

第２の実施形態は、第１の実施形態と比較して、比較器の構成が異なる。具体的には、第１の実施形態では、比較器に差動型のアンプ（差動アンプ２０１又は差動アンプ２１１）が用いられるのに対し、第２の実施形態では、比較器１２１にシングル型のアンプが用いられる。

＜比較器の構成例＞
図２０は、本技術の第２の実施形態において、図１の撮像素子１００の比較器１２１に適用される比較器３００の構成例を示す回路図である。

比較器３００は、シングル型のアンプ３０１、キャパシタＣ１０１、キャパシタＣ１０２、及び、スイッチＳＷ１０１を備える。アンプ３０１は、ＰＭＯＳトランジスタＰＴ１０１、ＰＭＯＳトランジスタＰＴ１０２、ＮＭＯＳトランジスタＮＴ１０１、及び、ＮＭＯＳトランジスタＮＴ１０２を備える。

ＰＭＯＳトランジスタＰＴ１０１のソースは、電源ＶＤＤ１に接続され、ドレインは、ＰＭＯＳトランジスタＰＴ１０２のソースに接続されている。ＰＭＯＳトランジスタＰＴ１０２のドレインは、ＮＭＯＳトランジスタＮＴ１０１のドレイン、及び、出力信号ＯＵＴ１の出力端子Ｔ１０４に接続されている。ＮＭＯＳトランジスタＮＴ１０２のドレインは、ＮＭＯＳトランジスタＮＴ１０１のソースに接続され、ソースはグラウンドＧＮＤ１に接続されている。

ＰＭＯＳトランジスタＰＴ１０１及びＰＭＯＳトランジスタＰＴ１０２は、電流源を構成する。

また、ＰＭＯＳトランジスタＰＴ１０２及びＮＭＯＳトランジスタＮＴ１０１は、比較器３００の出力から入力へのキックバックを防止するためのカスコードデバイスとなる。
このカスコードデバイスにより、キックバックの影響が参照信号ＲＡＭＰの配線を介して他のＡＤＣに及び、ストリーキングが発生することが防止される。なお、性能の低下が許容される場合、ＰＭＯＳトランジスタＰＴ１０２及びＮＭＯＳトランジスタＮＴ１０１を削除することも可能である。

キャパシタＣ１０１は、画素信号ＶＳＬの入力端子Ｔ１０１とＮＭＯＳトランジスタＮＴ１０２のゲートの間に接続されており、画素信号ＶＳＬに対する入力容量となる。

キャパシタＣ１０２は、参照信号ＲＡＭＰの入力端子Ｔ１０２とＮＭＯＳトランジスタＮＴ１０２のゲートの間に接続されており、参照信号ＲＡＭＰに対する入力容量となる。

スイッチＳＷ１０１は、ＮＭＯＳトランジスタＮＴ１０１のドレインとＮＭＯＳトランジスタＮＴ１０２のゲートの間に接続されており、タイミング制御回路１０２から入力端子Ｔ１０３を介して入力される駆動信号ＡＺＳＷ１によりオン又はオフする。

なお、以下、キャパシタＣ１１、キャパシタＣ１２、及び、スイッチＳＷ１０１の接続点をノードＨｉＺとする。

＜比較器の動作＞
次に、図２１のタイミングチャートを参照して、比較器３００の動作について説明する。図２１は、駆動信号ＡＺＳＷ１、画素信号ＶＳＬ、参照信号ＲＡＭＰ、ノードＨｉＺ、及び、出力信号ＯＵＴ１のタイミングチャートを示している。

時刻ｔ１において、読み出し対象となる画素１５０のＦＤ１５３がリセットされ、画素信号ＶＳＬがリセットレベルに設定される。このとき、参照信号ＲＡＭＰは、所定のリセットレベルに設定されている。

時刻ｔ２において、駆動信号ＡＺＳＷ１がハイレベルに設定され、アンプ３０１のオートゼロ動作が行われる。具体的には、スイッチＳＷ１０１がオンし、ノードＨｉＺと出力端子Ｔ１０４の間が接続され、アンプ３０１の入出力間が短絡される。これにより、ノードＨｉＺの電圧及び出力信号ＯＵＴ１の電圧が、出力信号ＯＵＴ１のハイレベルとローレベルの中間に近い電圧に収束する。この収束した電圧が基準電圧となる。すなわち、スイッチＳＷ１０１がオフされた後、ノードＨｉＺの電圧（アンプ３０１の入力電圧）が基準電圧より上がると、出力信号ＯＵＴ１の電圧が下がり、ローレベルとなる。一方、ノードＨｉＺの電圧（アンプ３０１の入力電圧）が基準電圧より下がると、出力信号ＯＵＴ１の電圧が上がり、ハイレベルとなる。

時刻ｔ３において、駆動信号ＡＺＳＷ１がローレベルに設定され、スイッチＳＷ１０１がオフし、アンプ３０１のオートゼロ動作が終了する。ノードＨｉＺの電圧及び出力信号ＯＵＴ１の電圧は、基準電圧のまま保持される。

時刻ｔ４において、参照信号ＲＡＭＰの電圧が、リセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧が基準電圧より下がり、出力信号ＯＵＴ１がハイレベルとなる。

時刻ｔ５において、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧が基準電圧を上回ったとき、出力信号ＯＵＴ１の電圧がローレベルに反転する。そして、出力信号ＯＵＴ１がローレベルに反転したときのカウンタ１２２のカウント値が、Ｐ相（リセットレベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。

時刻ｔ６において、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。これにより、ノードＨｉＺの電圧が基準電圧に戻り、出力信号ＯＵＴ１が基準電圧とほぼ等しくなる。

時刻ｔ７において、画素１５０の転送トランジスタ１５２がオンされ、露光期間中にフォトダイオード１５１に蓄積された電荷がＦＤ１５３に転送される。これにより、画素信号ＶＳＬが信号レベルに設定され、ノードＨｉＺの電圧が信号レベルに対応する値だけ基準電圧から下がる。その結果、出力信号ＯＵＴ１がハイレベルとなる。ただし、画素信号ＶＳＬの信号レベルが小さい場合、出力信号ＯＵＴ１がほぼ基準電圧に近い値で保持されるときがある。

時刻ｔ８において、時刻ｔ４と同様に、参照信号ＲＡＭＰの電圧が、リセットレベルから所定の値だけ下げられる。これにより、ノードＨｉＺの電圧がさらに低下する。

時刻ｔ９において、時刻ｔ５と同様に、参照信号ＲＡＭＰが線形増加を開始する。これに合わせて、ノードＨｉＺの電圧も線形増加する。また、カウンタ１２２が、カウントを開始する。

その後、ノードＨｉＺの電圧が基準電圧を上回ったとき、出力信号ＯＵＴ１がローレベルに反転する。そして、出力信号ＯＵＴ１がローレベルに反転したときのカウンタ１２２のカウント値が、Ｄ相（信号レベル）の画素信号ＶＳＬの値としてラッチ１２３に保持される。また、ラッチ１２３は、Ｄ相の画素信号ＶＳＬと、時刻ｔ５と時刻ｔ６の間に読み出されたＰ相の画素信号ＶＳＬとの差分をとることにより、ＣＤＳを行う。このようにして、画素信号ＶＳＬのＡＤ変換が行われる。

時刻ｔ１０において、時刻ｔ６と同様に、参照信号ＲＡＭＰの電圧がリセット電圧に設定される。これにより、ノードＨｉＺの電圧が基準電圧に戻り、出力信号ＯＵＴ１が基準電圧にほぼ等しくなる。

その後、時刻ｔ１１以降において、時刻ｔ１乃至時刻ｔ１０と同様の動作が繰り返される。

比較器３００では、シングル型のアンプ３０１を用いることにより、差動型のアンプを用いる場合と比較して、消費電流をほぼ半減することができ、消費電力を下げることができる。

また、アンプ３０１は、ソース接地型であり、バイアス電流が一定であるため、インバータ型のアンプを用いる場合と比較して、電流変動が少なく、ストリーキングの発生が抑制される。

さらに、比較器３００では、図３の比較器２００と同様に、アンプ３０１の入力電圧が、画素信号ＶＳＬと図５の参照信号ＲＡＭＰとの差分に対応する電圧となり、振幅が小さくなる。これにより、アンプ３０１の入力ダイナミックレンジを狭くすることができる。
従って、比較器３００の駆動用の電源ＶＤＤ１の電圧を下げることができ、その結果、ＡＤＣ群１０５の消費電力を下げ、撮像素子１００の消費電力を下げることができる。

＜＜４．第２の実施形態の変形例＞＞
次に、図２２乃至図３２を参照して、第２の実施形態の変形例、特に比較器３００の変形例について説明する。

＜第１の変形例＞
図２２は、比較器３００の第１の変形例である比較器３００ａの構成例を示す回路図である。なお、図中、図２０の比較器３００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ａは、比較器３００と比較して、アンプ３０１の入力位置が異なる。具体的には、キャパシタＣ１０１は、入力端子Ｔ１０１とＰＭＯＳトランジスタＰＴ１０１のゲートの間に接続されている。キャパシタＣ１０２は、入力端子Ｔ１０２とＰＭＯＳトランジスタＰＴ１０１のゲートの間に接続されている。スイッチＳＷ１０１は、ＰＭＯＳトランジスタＰＴ１０１のゲートとＰＭＯＳトランジスタＰＴ１０２のドレインの間に接続されている。

比較器３００ａは、アンプ３０１の入力位置が異なるだけであり、比較器３００と同様の動作を行う。

なお、比較器３００ａでは、ＮＭＯＳトランジスタＮＴ１０１及びＮＭＯＳトランジスタＮＴ１０２が、アンプ３０１の電流源を構成する。

＜第２の変形例＞
図２３は、比較器３００の第２の変形例である比較器３００ｂの構成例を示す回路図である。なお、図中、図２０の比較器３００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｂは、比較器３００に、ＰＭＯＳトランジスタＰＴ１１１からなるクランプ回路を追加したものである。具体的には、ＰＭＯＳトランジスタＰＴ１１１のソースが、出力端子Ｔ１０４に接続され、ドレインがグラウンドＧＮＤ２に接続されている。

例えば、電流源であるＰＭＯＳトランジスタＰＴ１０１及びＰＭＯＳトランジスタＰＴ１０２のドレイン電圧が上昇し、所定の閾値を超えると、ＰＭＯＳトランジスタＰＴ１１１がオンし、電流源のドレイン電圧の上昇が抑制される。これにより、電流源の電流が変化し、ストリーキングが発生することが抑制される。

なお、グラウンドＧＮＤ１とグラウンドＧＮＤ２を共通化してもよい。

＜第３の変形例＞
図２４は、比較器３００の第３の変形例である比較器３００ｃの構成例を示す回路図である。なお、図中、図２１の比較器３００ａと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｃは、比較器３００ａに、ＮＭＯＳトランジスタＮＴ１１１からなるクランプ回路を追加したものである。具体的には、ＮＭＯＳトランジスタＮＴ１１１のソースが、出力端子Ｔ１０４に接続され、ドレインが電源ＶＤＤ２に接続されている。

例えば、電流源であるＮＭＯＳトランジスタＮＴ１０１及びＮＭＯＳトランジスタＮＴ１０２のドレイン電圧が下降し、所定の閾値を下回ると、ＮＭＯＳトランジスタＮＴ１１１がオンし、電流源のドレイン電圧の下降が抑制される。これにより、電流源の電流が変化し、ストリーキングが発生することが抑制される。

なお、電源ＶＤＤ１と電源ＶＤＤ２を共通化してもよい。

＜第４の変形例＞
図２５は、比較器３００の第４の変形例である比較器３００ｄの構成例を示す回路図である。なお、図中、図２３の比較器３００ｂと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｄは、比較器３００ｂに、キャパシタＣ１２１及びスイッチＳＷ１２１からなるサンプルホールド回路、並びに、キャパシタＣ１２２からなる帯域制限容量を追加したものである。

具体的には、電源ＶＤＤ１とＰＭＯＳトランジスタＰＴ１０１のゲートの間にキャパシタＣ１２１が接続されている。スイッチＳＷ１２１は、入力端子Ｔ１２１とＰＭＯＳトランジスタＰＴ１０１のゲートの間に接続されている。スイッチＳＷ１２１は、タイミング制御回路１０２から入力端子Ｔ１２２を介して入力される駆動信号ＳＨＳＷによりオン又はオフされる。

入力端子Ｔ１２１からスイッチＳＷ１２１を介して入力されるバイアス電圧（ＰＭＯＳトランジスタＰＴ１０１のゲート電圧）は、スイッチＳＷ１２１をオフした後も、キャパシタＣ１２１により保持される。これにより、ＰＭＯＳトランジスタＰＴ１０１のゲートが、他の比較器３００ｄと切り離され、ストリーキングや横引きノイズの発生が抑制される。

キャパシタＣ１２２は、電源ＶＤＤ１と出力端子Ｔ１０４の間に接続されている。このキャパシタＣ１２２により、出力信号ＯＵＴ１の高周波成分が除去される。

＜第５の変形例＞
図２６は、比較器３００の第５の変形例である比較器３００ｅの構成例を示す回路図である。なお、図中、図２４の比較器３００ｃ及び図２５の比較器３００ｄと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｅは、図２５の比較器３００ｄと同様に、図２４の比較器３００ｃに、キャパシタＣ１２１及びスイッチＳＷ１２１からなるサンプルホールド回路、並びに、キャパシタＣ１２２からなる帯域制限容量を追加したものである。

具体的には、ＮＭＯＳトランジスタＮＴ１０２のゲートとグラウンドＧＮＤ２の間にキャパシタＣ１２１が接続されている。スイッチＳＷ１２１は、入力端子Ｔ１２１とＮＭＯＳトランジスタＮＴ１０２のゲートの間に接続されている。スイッチＳＷ１２１は、タイミング制御回路１０２から入力端子Ｔ１２２を介して入力される駆動信号ＳＨＳＷによりオン又はオフされる。

入力端子Ｔ１２１からスイッチＳＷ１２１を介して入力されるバイアス電圧（ＮＭＯＳトランジスタＮＴ１０２のゲート電圧）は、スイッチＳＷ１２１をオフした後も、キャパシタＣ１２１により保持される。これにより、ＮＭＯＳトランジスタＮＴ１０２のゲートが、他の比較器３００ｅと切り離され、ストリーキングや横引きノイズの発生が抑制される。

なお、グラウンドＧＮＤ１とグラウンドＧＮＤ２を共通化してもよい。

＜第６の変形例＞
図２７は、比較器３００の第６の変形例である比較器３００ｆの構成例を示す回路図である。なお、図中、図２５の比較器３００ｄと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｆは、比較器３００ｄに、出力アンプ３１１を追加したものである。出力アンプ３１１は、図１０の出力アンプ２２１と同様の回路構成を有しており、出力アンプ２２１と同様の機能を果たす。

具体的には、出力アンプ３１１は、ＰＭＯＳトランジスタＰＴ１３１、ＮＭＯＳトランジスタＮＴ１３１、キャパシタＣ１３１、及び、スイッチＳＷ１３１を備える。

ＰＭＯＳトランジスタＰＴ１３１のソースは、電源ＶＤＤ２に接続され、ゲートはアンプ３０１の出力に接続され、ドレインは、ＮＭＯＳトランジスタＮＴ１３１のドレイン、及び、出力端子Ｔ１３２に接続されている。ＮＭＯＳトランジスタＮＴ１３１のソースは、グラウンドＧＮＤ２に接続され、ゲートは、キャパシタＣ１３１を介してグラウンドＧＮＤ２に接続されている。スイッチＳＷ１３１は、ＮＭＯＳトランジスタＮＴ１３１のドレイン－ゲート間に接続され、タイミング制御回路１０２から入力端子Ｔ１３１を介して入力される駆動信号ＡＺＳＷ２によりオン又はオフする。

また、キャパシタＣ１２２は、電源ＶＤＤ２とＰＭＯＳトランジスタＰＴ１３１のゲートの間に接続されている。

次に、図２８のタイミングチャートを参照して、比較器３００ｆの動作について説明する。図２８のタイミングチャートは、駆動信号ＳＨＳＷ、駆動信号ＡＺＳＷ１、駆動信号ＡＺＳＷ２、画素信号ＶＳＬ、参照信号ＲＡＭＰ、ノードＨｉＺ、出力信号ＯＵＴ１、及び、出力信号ＯＵＴ２のタイミングチャートを示している。

時刻ｔ１において、図２１の時刻ｔ１と同様に、読み出し対象となる画素１５０のＦＤ１５３がリセットされる。

時刻ｔ２において、駆動信号ＳＨＳＷ、駆動信号ＡＺＳＷ１、及び、駆動信号ＡＺＳＷ２がハイレベルに設定される。

これにより、入力端子Ｔ１２２からＰＭＯＳトランジスタＰＴ１０１のゲートにバイアス電圧が入力されるとともに、キャパシタＣ１２１にバイアス電圧に相当する電荷が蓄積される。

また、図２１の時刻ｔ２と同様に、アンプ３０１のオートゼロ動作が行われる。

さらに、図１１の時刻ｔ１と同様に、出力アンプ３１１のオートゼロ動作が行われる。

時刻ｔ３において、駆動信号ＳＨＳＷがローレベルに設定される。これにより、入力端子Ｔ１２２からのバイアス電圧の入力が停止し、キャパシタＣ１２１に蓄積された電荷によりＰＭＯＳトランジスタＰＴ１０１のゲートにバイアス電圧が入力される。

時刻ｔ４において、駆動信号ＡＺＳＷ２がローレベルに設定され、出力アンプ３１１のオートゼロ動作が終了する。

その後、時刻ｔ５乃至時刻ｔ１２において、図２１の時刻ｔ３乃至時刻ｔ１０と同様の動作が行われる。このとき、出力アンプ３１１の出力端子Ｔ１３２から出力される出力信号ＯＵＴ２は、アンプ３０１の出力信号ＯＵＴ１を反転し、増幅した信号となる。

その後、時刻ｔ１３において、時刻ｔ１乃至時刻ｔ１２と同様の動作が繰り返される。

なお、電源ＶＤＤ１と電源ＶＤＤ２を共通化してもよい。また、グラウンドＧＮＤ１とグラウンドＧＮＤ２を共通化してもよい。

＜第７の変形例＞
図２９は、比較器３００の第７の変形例である比較器３００ｇの構成例を示す回路図である。なお、図中、図２６の比較器３００ｅ及び図２７の比較器３００ｆと対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｇは、図２７の比較器３００ｆと同様に、図２６の比較器３００ｅに出力アンプ３１１を追加したものである。

具体的には、アンプ３０１の出力が、出力アンプ３１１のＰＭＯＳトランジスタＰＴ１３１のゲートに接続されている。キャパシタＣ１２２が、電源ＶＤＤ２とＰＭＯＳトランジスタＰＴ１３１のゲートの間に接続されている。

なお、電源ＶＤＤ１と電源ＶＤＤ２を共通化してもよい。また、グラウンドＧＮＤ１とグラウンドＧＮＤ２を共通化してもよい。

＜第８の変形例＞
図３０は、比較器３００の第８の変形例である比較器３００ｈの構成例を示す回路図である。なお、図中、図２０の比較器３００と対応する部分には同じ符号を付してあり、その説明は適宜省略する。

比較器３００ｈは、図１５の比較器２００ｈと同様に、画素信号ＶＳＬの入力容量及び参照信号ＲＡＭＰの入力容量を可変にしたものである。具体的には、入力端子Ｔ１０１とＮＭＯＳトランジスタＮＴ１０２のゲートの間に、可変キャパシタＣ１４１が接続されている。入力端子Ｔ１０２とＮＭＯＳトランジスタＮＴ１０２のゲートの間に、可変キャパシタＣ１４２が接続されている。

これにより、図１５の比較器２００ｈと同様に、画素信号ＶＳＬの入力容量及び参照信号ＲＡＭＰの入力容量を調整することにより、入力換算ノイズが抑制される。

図３１及び図３２は、図３０の可変キャパシタＣ１４１及び可変キャパシタＣ１４２の具体的な構成例を示している。

具体的には、図３１の比較器３００ｈａにおいては、可変キャパシタＣ１４１及び可変キャパシタＣ１４２が、図１７の比較器２００ｈａと同様の回路により構成されている。

すなわち、キャパシタＣ１５２の一端は、スイッチＳＷ１５１を介して、入力端子Ｔ１０１及びキャパシタＣ１５１の一端に接続され、スイッチＳＷ１５２を介して、入力端子Ｔ１０２及びキャパシタＣ１５３の一端に接続されている。キャパシタＣ１５１乃至キャパシタＣ１５３の他端は、ＮＭＯＳトランジスタＮＴ１０２のゲートに接続されている。

図３２の比較器３００ｈｂにおいては、可変キャパシタＣ１４１及び可変キャパシタＣ１４２が、図１８の比較器２００ｈｂと同様の回路により構成されている。

すなわち、キャパシタＣ１５２の一端は、スイッチＳＷ１５１を介して、入力端子Ｔ１０１及びキャパシタＣ１５１の一端に接続され、スイッチＳＷ１５２を介して、キャパシタＣ１５３の一端に接続されている。キャパシタＣ１５４の一端は、スイッチＳＷ１５３を介して、キャパシタＣ１５３の一端に接続され、スイッチＳＷ１５４を介して、入力端子Ｔ１０２及びキャパシタＣ１５５の一端に接続されている。キャパシタＣ１５１乃至キャパシタＣ１５５の他端は、ＮＭＯＳトランジスタＮＴ１０２のゲートに接続されている。

なお、第２の実施の形態の他の比較器においても、同様の方法により、画素信号ＶＳＬの入力容量、及び、参照信号ＲＡＭＰの入力容量を可変にすることが可能である。

＜＜５．第３の実施形態＞＞
図１の撮像素子１００においては、画素部１０１の画素列毎にＡＤＣが設けられている。すなわち、同じ画素列の画素１５０の画素信号ＶＳＬは、同じＡＤＣによりＡＤ変換され、異なる画素列の画素１５０の画素信号ＶＳＬは、異なるＡＤＣによりＡＤ変換される。従って、各画素列のＡＤＣを構成する比較器１２１の画素信号ＶＳＬの入力容量（例えば、図３のキャパシタＣ１１）、及び、参照信号ＲＡＭＰの入力容量（例えば、図３のキャパシタＣ１２）にミスマッチ（バラツキ）があると、各画素列のＡＤＣのゲイン（以下、ＡＤ変換ゲインと称する）にミスマッチ（バラツキ）が生じる。そして、この画素列間のＡＤ変換ゲインのミスマッチにより、画像データに縦筋が発生するおそれがある。

例えば、図１７の比較器２００ｈａを含むＡＤＣのＡＤ変換ゲインは、比較器２００ｈａのスイッチＳＷ７１がオンし、スイッチＳＷ７２がオフしている場合、次式（１）により表される。

式（１）のＣ７１乃至Ｃ７３は、それぞれキャパシタＣ７１乃至キャパシタＣ７３の容量の設計値（理想的な容量）を表す。ΔＣ７１乃至ΔＣ７３は、それぞれキャパシタＣ７１乃至キャパシタＣ７３の容量の設計値に対する誤差を表す。従って、キャパシタＣ７１の実際の容量はＣ７１＋ΔＣ７１となり、キャパシタＣ７２の実際の容量はＣ７２＋ΔＣ７２となり、キャパシタＣ７３の実際の容量はＣ７３＋ΔＣ７３となる。

ここで、画素列間で誤差ΔＣ７１乃至誤差ΔＣ７３がばらつき、キャパシタＣ７１乃至キャパシタＣ７３の容量にミスマッチが生じると、各画素列のＡＤＣ間でＡＤ変換ゲインのミスマッチが生じる。この画素列間のＡＤ変換ゲインのミスマッチにより、画像データに縦筋が発生するおそれがある。

この第３の実施形態は、この画像データの縦筋の発生を抑制するものである。

＜比較器の構成例＞
図３３は、本技術の第３の実施形態において、図１の撮像素子１００の比較器１２１に適用される比較器４００の構成例を示す回路図である。

比較器４００は、比較回路４０１、キャパシタＣ２０１乃至キャパシタＣ２０３、及び、スイッチＳＷ２０１乃至スイッチＳＷ２０３を備える。

比較回路４０１は、図示を簡略しているが、上述した比較器２００乃至比較器２００ｉ、及び、比較器３００乃至比較器３００ｈｂのいずれかのノードＨｉＺ以降の回路により構成される。

スイッチＳＷ２０１の端子１は入力端子Ｔ２０１に接続され、端子３は入力端子Ｔ２０２に接続されている。スイッチＳＷ２０２の端子１は入力端子Ｔ２０１に接続され、端子３は入力端子Ｔ２０２に接続されている。スイッチＳＷ２０３の端子１は入力端子Ｔ２０１に接続され、端子３は入力端子Ｔ２０２に接続されている。

なお、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態は、例えば、タイミング制御回路１０２により制御される。

キャパシタＣ２０１は、スイッチＳＷ２０１の端子０とノードＨｉＺの間に接続されている。キャパシタＣ２０２は、スイッチＳＷ２０２の端子０とノードＨｉＺの間に接続されている。キャパシタＣ２０３は、スイッチＳＷ２０３の端子０とノードＨｉＺの間に接続されている。

なお、キャパシタＣ２０１乃至キャパシタＣ２０３の容量は、理想的には同じ値に設定されるが、現実には容量誤差によりバラツキが生じる。具体的には、キャパシタＣ２０１の容量はＣ２０１＋ΔＣ２０１となり、キャパシタＣ２０２の容量はＣ２０２＋ΔＣ２０２となり、キャパシタＣ２０３の容量はＣ２０３＋ΔＣ２０３となる。Ｃ２０１乃至Ｃ２０３は、それぞれキャパシタＣ２０１乃至キャパシタＣ２０３の容量の設計値を表し、Ｃ２０１＝Ｃ２０２＝Ｃ２０３となる。ΔＣ２０１乃至ΔＣ２０３は、それぞれキャパシタＣ２０１乃至キャパシタＣ２０３の誤差を表し、キャパシタ間でバラツキが生じる。

そして、比較器４００では、図１７の比較器２００ｈａ及び図３１の比較器３００ｈａと同様に、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態が制御されることにより、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量の比が制御される。

また、例えば、図３４に示されるように、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態が制御されることにより、画像データの縦筋の発生が抑制される。

例えば、画素部１０１の３ｎ－２行目（１行目、４行目、７行目・・・）の画素１５０の画素信号ＶＳＬのＡＤ変換を行う場合、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態が、図３４Ａに示されるように設定される。すなわち、キャパシタＣ２０１がスイッチＳＷ２０１を介して端子Ｔ２０１に接続され、キャパシタＣ２０２がスイッチＳＷ２０２を介して端子Ｔ２０１に接続され、キャパシタＣ２０３がスイッチＳＷ２０３を介して端子Ｔ２０２に接続される。

これにより、画素信号ＶＳＬの入力容量がキャパシタＣ２０１とキャパシタＣ２０２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０３により構成される。このときの比較器４００を含むＡＤＣのＡＤ変換ゲインは、次式（２）により表される。

画素部１０１の３ｎ－１行目（２行目、５行目、８行目・・・）の画素１５０の画素信号ＶＳＬのＡＤ変換を行う場合、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態が、図３４Ｂに示されるように設定される。すなわち、キャパシタＣ２０１がスイッチＳＷ２０１を介して端子Ｔ２０１に接続され、キャパシタＣ２０２がスイッチＳＷ２０２を介して端子Ｔ２０２に接続され、キャパシタＣ２０３がスイッチＳＷ２０３を介して端子Ｔ２０１に接続される。

これにより、画素信号ＶＳＬの入力容量がキャパシタＣ２０１とキャパシタＣ２０３により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０２により構成される。このときの比較器４００を含むＡＤＣのＡＤ変換ゲインは、次式（３）により表される。

画素部１０１の３ｎ行目（３行目、６行目、９行目・・・）の画素１５０の画素信号ＶＳＬのＡＤ変換を行う場合、スイッチＳＷ２０１乃至スイッチＳＷ２０３の状態が、図３４Ｃに示されるように設定される。すなわち、キャパシタＣ２０１がスイッチＳＷ２０１を介して端子Ｔ２０２に接続され、キャパシタＣ２０２がスイッチＳＷ２０２を介して端子Ｔ２０１に接続され、キャパシタＣ２０３がスイッチＳＷ２０３を介して端子Ｔ２０１に接続される。

これにより、画素信号ＶＳＬの入力容量がキャパシタＣ２０２とキャパシタＣ２０３により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０１により構成される。このときの比較器４００を含むＡＤＣのＡＤ変換ゲインは、次式（４）により表される。

このように、画素信号ＶＳＬのＡＤ変換を行う対象となる画素部１０１の画素行が切り替わる毎に、画素信号ＶＳＬの入力容量に用いるキャパシタ（以下、画素信号用キャパシタと称する）の組合せ、及び、参照信号ＲＡＭＰの入力容量に用いるキャパシタ（以下、参照信号用キャパシタと称する）の組合せが変更される。このとき、画素信号用キャパシタの数と参照信号用キャパシタの数との比が一定に保たれるため、ＡＤ変換ゲインはほぼ一定に保たれる。

一方、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せが画素行毎に変更されることにより、キャパシタＣ２０１乃至キャパシタＣ２０３の容量の誤差に伴うＡＤ変換ゲインの画素列間のミスマッチが、画素行毎に変化する。これにより、画素列間のＡＤ変換ゲインのミスマッチが分散し、一様ではなくなるため、画像データの縦筋の発生が抑制される。

なお、従来の撮像素子において、ＡＤ変換ゲインのミスマッチにより生じる画像データの縦筋の発生を抑制するために、画素信号ＶＳＬの入力容量及び参照信号ＲＡＭＰの入力容量を大きくする対策が取られる場合がある。しかし、容量素子は、集積回路上でプロセス微細化の恩恵を受けにくく、面積効率が悪いため、撮像素子のサイズの増大を招くおそれがある。

これに対して、比較器４００では、画素信号ＶＳＬの入力容量及び参照信号ＲＡＭＰの入力容量を大きくする必要がないため、撮像素子１００のサイズの増大を抑制することができる。

なお、比較器４００のキャパシタの並列数は、３つに限定されるものではなく、例えば、２つ、又は、４つ以上に設定することが可能である。

また、比較器４００の各キャパシタの容量の設計値は、必ずしも全て等しくする必要はない。なお、各キャパシタの容量の設計値が一定でない場合においても、画素信号ＶＳＬの入力容量と参照信号ＲＡＭＰの入力容量との比がほぼ一定に保たれるように、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せの変更が行われる。

さらに、以上の説明では、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せを画素列毎に変更する例を示したが、画素列の途中で少なくとも１回以上変更することにより、画像データの縦筋の発生の抑制効果を得ることができる。例えば、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せを２以上の複数の画素列毎に変更するようにしてもよい。ただし、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せの変更回数が多くなるほど、画素列間のＡＤ変換ゲインのミスマッチの分散がより大きくなるため、画像データの縦筋の発生が、より抑制されるようになる。

また、例えば、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せのうち一方のみを変更し、他方を固定にするようにしてもよい。例えば、画素信号用キャパシタの組合せを、３個のキャパシタの中から２個のキャパシタを順に選択することにより変更するとともに、参照信号用キャパシタに用いるキャパシタを固定するようにしてもよい。

＜＜６．第３の実施形態の変形例＞＞
次に、図３５乃至図３８を参照して、第３の実施形態の変形例について説明する。

この変形例では、図３５に示されるように、隣接する２つの画素列で、比較器４００－１（を含むＡＤＣ）及び比較器４００－２（を含むＡＤＣ）が共用されている。

具体的には、比較器４００－１及び比較器４００－２は、図３３の比較器４００と同様の構成を有している。なお、図内において、比較器４００－１の各部の符号の末尾には、”－１”又は”１”が付され、比較器４００－２の各部の符号の末尾には、”－２” 又は”２”が付されている。

また、図３３の構成と比較して、スイッチＳＷ２１１－１及びスイッチＳＷ２１１－２が追加されている。

スイッチＳＷ２１１－１の端子０は、スイッチＳＷ２０１－１乃至スイッチＳＷ２０３－１の端子１に接続され、端子１は端子Ｔ２０１－１に接続され、端子３は端子Ｔ２０１－２に接続されている。

スイッチＳＷ２１１－２の端子０は、スイッチＳＷ２０１－２乃至スイッチＳＷ２０３－２の端子１に接続され、端子１は端子Ｔ２０１－１に接続され、端子３は端子Ｔ２０１－２に接続されている。

なお、スイッチＳＷ２１１－１及びスイッチＳＷ２１１－２の状態は、例えば、タイミング制御回路１０２により制御される。

端子Ｔ２０２は、スイッチＳＷ２０１－１乃至スイッチＳＷ２０３－１の端子３、及び、スイッチＳＷ２０１－２乃至スイッチＳＷ２０３－２の端子３に接続されている。

端子Ｔ２０１－１には、例えば、画素部１０１の１列目の各画素１５０の画素信号ＶＳＬ１が入力され、端子Ｔ２０１－２には、例えば、画素部１０１の２列目の各画素１５０の画素信号ＶＳＬ２が入力される。

そして、図３３の比較器４００と同様に、スイッチＳＷ２０１－１乃至スイッチＳＷ２０３－１及びスイッチＳＷ２０１－２乃至スイッチＳＷ２０３－２の状態が制御されることにより、画素信号ＶＳＬ１の入力容量と参照信号ＲＡＭＰの入力容量との比、及び、画素信号ＶＳＬ２の入力容量と参照信号ＲＡＭＰの入力容量との比が制御される。

また、例えば、図３６乃至図３８に示されるように、スイッチＳＷ２０１－１乃至スイッチＳＷ２０３－１、スイッチＳＷ２０１－２乃至スイッチＳＷ２０３－２、スイッチＳＷ２１１－１、及び、スイッチＳＷ２１１－２の状態が制御されることにより、画像データの縦筋の発生が抑制される。

例えば、画素部１０１の６ｎ－５行目（１行目、７行目、１３行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３６Ａに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１を介して、端子Ｔ２０２に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０３－１が、スイッチＳＷ２０３－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０２－１とキャパシタＣ２０３－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０１－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２を介して、端子Ｔ２０２に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。
これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０２－２とキャパシタＣ２０３－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０１－２により構成される。

画素部１０１の６ｎ－４行目（２行目、８行目、１４行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３６Ｂに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１を介して、端子Ｔ２０２に接続される。キャパシタＣ２０３－１が、スイッチＳＷ２０３－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０１－１とキャパシタＣ２０３－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０２－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２を介して、端子Ｔ２０２に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。
これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０１－２とキャパシタＣ２０３－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０２－２により構成される。

画素部１０１の６ｎ－３行目（３行目、９行目、１５行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３７Ｃに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－２に接続される。
キャパシタＣ２０３－１が、スイッチＳＷ２０３－１を介して、端子Ｔ２０２に接続される。これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０１－１とキャパシタＣ２０２－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０３－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２を介して、端子Ｔ２０２に接続される。
これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０１－２とキャパシタＣ２０２－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０３－２により構成される。

画素部１０１の６ｎ－２行目（４行目、１０行目、１６行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３７Ｄに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１を介して、端子Ｔ２０２に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０３－１が、スイッチＳＷ２０３－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０２－１とキャパシタＣ２０３－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０１－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２を介して、端子Ｔ２０２に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。
これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０２－２とキャパシタＣ２０３－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０１－２により構成される。

画素部１０１の６ｎ－１行目（５行目、１１行目、１７行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３８Ｅに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１を介して、端子Ｔ２０２に接続される。キャパシタＣ２０３－１が、スイッチＳＷ２０３－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０１－１とキャパシタＣ２０３－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０２－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２を介して、端子Ｔ２０２に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。
これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０１－２とキャパシタＣ２０３－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０２－２により構成される。

画素部１０１の６ｎ行目（６行目、１２行目、１８行目・・・）の画素信号ＶＳＬ１及び画素信号ＶＳＬ２のＡＤ変換を行う場合、各スイッチの状態が、図３８Ｆに示されるように設定される。

すなわち、キャパシタＣ２０１－１が、スイッチＳＷ２０１－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。キャパシタＣ２０２－１が、スイッチＳＷ２０２－１及びスイッチＳＷ２１１－１を介して、端子Ｔ２０１－１に接続される。
キャパシタＣ２０３－１が、スイッチＳＷ２０３－１を介して、端子Ｔ２０２に接続される。これにより、画素信号ＶＳＬ１の入力容量がキャパシタＣ２０１－１とキャパシタＣ２０２－１により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０３－１により構成される。

また、キャパシタＣ２０１－２が、スイッチＳＷ２０１－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０２－２が、スイッチＳＷ２０２－２及びスイッチＳＷ２１１－２を介して、端子Ｔ２０１－２に接続される。キャパシタＣ２０３－２が、スイッチＳＷ２０３－２を介して、端子Ｔ２０２に接続される。
これにより、画素信号ＶＳＬ２の入力容量がキャパシタＣ２０１－２とキャパシタＣ２０２－２により構成され、参照信号ＲＡＭＰの入力容量がキャパシタＣ２０３－２により構成される。

このように、２つの画素列間で２つのＡＤＣ（比較器４００）を共有し、画素列とＡＤＣの組合せを画素列の途中で切り替えることにより、画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せのパターンが増加する。その結果、画素列間のＡＤ変換ゲインのミスマッチの分散がより大きくなり、画像データの縦筋の発生が、さらに抑制される。

なお、３以上の画素列間で３以上のＡＤＣ（比較器４００）を共用するようにしてもよい。

また、画素列とＡＤＣの組合せを、画素列の途中で少なくとも１回以上変更することにより、画像データの縦筋の発生の抑制効果を得ることができる。ただし、画素列とＡＤＣの組合せを変更する回数が多くなるほど、画素列間のＡＤ変換ゲインのミスマッチの分散がより大きくなるため、画像データの縦筋の発生が、より抑制されるようになる。

さらに、例えば、比較器４００内での画素信号用キャパシタの組合せ、及び、参照信号用キャパシタの組合せを変更せずに、画素列とＡＤＣの組合せのみを変更するようにしても、画像データの縦筋の発生の抑制効果を得ることができる。

＜＜７．その他の変形例＞＞
以下、上述した本技術の実施形態の変形例について説明する。

本技術は、上述した撮像素子以外にも、画素信号とランプ波形の参照信号とを用いて画素信号のＡＤ変換を行う撮像素子全般に適用することができる。

また、画素１５０の構成も図２に示した構成に限定されるものではなく、任意に変更することが可能である。

さらに、以上の説明では、画素部１０１の画素列毎にＡＤＣを設ける例を示したが、ＡＤＣを設ける単位は任意に変更することが可能である。例えば、画素１５０毎にＡＤＣを設けたり、複数の画素列毎にＡＤＣを設けたり、画素部１０１の所定のエリアごとにＡＤＣを設けたりすることが可能である。

＜＜８．撮像素子の適用例＞＞
以下、本技術を適用した撮像素子の適用例について説明する。

＜撮像素子の使用例＞
図３９は、上述の撮像素子の使用例を示す図である。

上述した撮像素子は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングする様々なケースに使用することができる。

・デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞の用に供される画像を撮影する装置
・自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置
・ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、TVや、冷蔵庫、エアーコンディショナ等の家電に供される装置
・内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置
・防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置
・肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供され装置
・スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置
・畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置

＜撮像素子を電子機器に適用した例＞
図４０は、撮像素子を適用した電子機器５００の構成例を示す図である。

電子機器５００は、例えば、デジタルスチルカメラやビデオカメラ等の撮像装置や、スマートフォンやタブレット型端末等の携帯端末装置などの電子機器である。

図４０において、電子機器５００は、レンズ５０１、撮像素子５０２、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８を備える。また、電子機器５００において、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、操作部５０７、及び、電源部５０８は、バスライン５０９を介して相互に接続されている。

そして、撮像素子５０２として、図１の撮像素子１００を適用することができる。

ＤＳＰ回路５０３は、撮像素子５０２から供給される信号を処理する信号処理回路である。ＤＳＰ回路５０３は、撮像素子５０２からの信号を処理して得られる画像データを出力する。フレームメモリ５０４は、ＤＳＰ回路５０３により処理された画像データを、フレーム単位で一時的に保持する。

表示部５０５は、例えば、液晶パネルや有機ＥＬ（Electro Luminescence）パネル等のパネル型表示装置からなり、撮像素子５０２で撮像された動画又は静止画を表示する。記録部５０６は、撮像素子５０２で撮像された動画又は静止画の画像データを、半導体メモリやハードディスク等の記録媒体に記録する。

操作部５０７は、ユーザによる操作に従い、電子機器５００が有する各種の機能についての操作指令を出力する。電源部５０８は、ＤＳＰ回路５０３、フレームメモリ５０４、表示部５０５、記録部５０６、及び、操作部５０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。

＜移動体への応用例＞
また、例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。

図４１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。

車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。

駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。

ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。

車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。

撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。

車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。

マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。

音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。

図４２は、撮像部１２０３１の設置位置の例を示す図である。

図４２では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。

撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。

なお、図４２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。

例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。

撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。
マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。

以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像素子１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、例えば、撮像部１２０３１の消費電力を下げることができ、その結果、車両の消費電力を下げることができる。

＜本開示に係る技術を適用し得る積層型の固体撮像装置の構成例＞
図４３は、本開示に係る技術を適用し得る積層型の固体撮像装置の構成例の概要を示す図である。

図４３のＡは、非積層型の固体撮像装置の概略構成例を示している。固体撮像装置２３０１０は、図４３のＡに示すように、１枚のダイ（半導体基板）２３０１１を有する。このダイ２３０１１には、画素がアレイ状に配置された画素領域２３０１２と、画素の駆動その他の各種の制御を行う制御回路２３０１３と、信号処理するためのロジック回路２３０１４とが搭載されている。

図４３のＢ及びＣは、積層型の固体撮像装置の概略構成例を示している。固体撮像装置２３０２０は、図４３のＢ及びＣに示すように、センサダイ２３０２１とロジックダイ２３０２４との２枚のダイが積層され、電気的に接続されて、１つの半導体チップとして構成されている。

図４３のＢでは、センサダイ２３０２１には、画素領域２３０１２と制御回路２３０１３が搭載され、ロジックダイ２３０２４には、信号処理を行う信号処理回路を含むロジック回路２３０１４が搭載されている。

図４３のＣでは、センサダイ２３０２１には、画素領域２３０１２が搭載され、ロジックダイ２３０２４には、制御回路２３０１３及びロジック回路２３０１４が搭載されている。

図４４は、積層型の固体撮像装置２３０２０の第１の構成例を示す断面図である。

センサダイ２３０２１には、画素領域２３０１２となる画素を構成するＰＤ（フォトダイオード）や、ＦＤ（フローティングディフュージョン）、Ｔｒ（ＭＯＳ ＦＥＴ）、及び、制御回路２３０１３となるＴｒ等が形成される。さらに、センサダイ２３０２１には、複数層、本例では３層の配線２３１１０を有する配線層２３１０１が形成される。なお、制御回路２３０１３（となるＴｒ）は、センサダイ２３０２１ではなく、ロジックダイ２３０２４に構成することができる。

ロジックダイ２３０２４には、ロジック回路２３０１４を構成するＴｒが形成される。
さらに、ロジックダイ２３０２４には、複数層、本例では３層の配線２３１７０を有する配線層２３１６１が形成される。また、ロジックダイ２３０２４には、内壁面に絶縁膜２３１７２が形成された接続孔２３１７１が形成され、接続孔２３１７１内には、配線２３１７０等と接続される接続導体２３１７３が埋め込まれる。

センサダイ２３０２１とロジックダイ２３０２４とは、互いの配線層２３１０１及び２３１６１が向き合うように貼り合わされ、これにより、センサダイ２３０２１とロジックダイ２３０２４とが積層された積層型の固体撮像装置２３０２０が構成されている。センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面には、保護膜等の膜２３１９１が形成されている。

センサダイ２３０２１には、センサダイ２３０２１の裏面側（ＰＤに光が入射する側）（上側）からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達する接続孔２３１１１が形成される。さらに、センサダイ２３０２１には、接続孔２３１１１に近接して、センサダイ２３０２１の裏面側から１層目の配線２３１１０に達する接続孔２３１２１が形成される。接続孔２３１１１の内壁面には、絶縁膜２３１１２が形成され、接続孔２３１２１の内壁面には、絶縁膜２３１２２が形成される。そして、接続孔２３１１１及び２３１２１内には、接続導体２３１１３及び２３１２３がそれぞれ埋め込まれる。接続導体２３１１３と接続導体２３１２３とは、センサダイ２３０２１の裏面側で電気的に接続され、これにより、センサダイ２３０２１とロジックダイ２３０２４とが、配線層２３１０１、接続孔２３１２１、接続孔２３１１１、及び、配線層２３１６１を介して、電気的に接続される。

図４５は、積層型の固体撮像装置２３０２０の第２の構成例を示す断面図である。

固体撮像装置２３０２０の第２の構成例では、センサダイ２３０２１に形成する１つの接続孔２３２１１によって、センサダイ２３０２１（の配線層２３１０１（の配線２３１１０））と、ロジックダイ２３０２４（の配線層２３１６１（の配線２３１７０））とが電気的に接続される。

すなわち、図４５では、接続孔２３２１１が、センサダイ２３０２１の裏面側からセンサダイ２３０２１を貫通してロジックダイ２３０２４の最上層の配線２３１７０に達し、且つ、センサダイ２３０２１の最上層の配線２３１１０に達するように形成される。接続孔２３２１１の内壁面には、絶縁膜２３２１２が形成され、接続孔２３２１１内には、接続導体２３２１３が埋め込まれる。上述の図４４では、２つの接続孔２３１１１及び２３１２１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続されるが、図４５では、１つの接続孔２３２１１によって、センサダイ２３０２１とロジックダイ２３０２４とが電気的に接続される。

図４６は、積層型の固体撮像装置２３０２０の第３の構成例を示す断面図である。

図４６の固体撮像装置２３０２０は、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されていない点で、センサダイ２３０２１とロジックダイ２３０２４とが貼り合わされる面に、保護膜等の膜２３１９１が形成されている図４４の場合と異なる。

図４６の固体撮像装置２３０２０は、配線２３１１０及び２３１７０が直接接触するように、センサダイ２３０２１とロジックダイ２３０２４とを重ね合わせ、所要の加重をかけながら加熱し、配線２３１１０及び２３１７０を直接接合することで構成される。

図４７は、本開示に係る技術を適用し得る積層型の固体撮像装置の他の構成例を示す断面図である。

図４７では、固体撮像装置２３４０１は、センサダイ２３４１１と、ロジックダイ２３４１２と、メモリダイ２３４１３との３枚のダイが積層された３層の積層構造になっている。

メモリダイ２３４１３は、例えば、ロジックダイ２３４１２で行われる信号処理において一時的に必要となるデータの記憶を行うメモリ回路を有する。

図４７では、センサダイ２３４１１の下に、ロジックダイ２３４１２及びメモリダイ２３４１３が、その順番で積層されているが、ロジックダイ２３４１２及びメモリダイ２３４１３は、逆順、すなわち、メモリダイ２３４１３及びロジックダイ２３４１２の順番で、センサダイ２３４１１の下に積層することができる。

なお、図４７では、センサダイ２３４１１には、画素の光電変換部となるＰＤや、画素Ｔｒのソース／ドレイン領域が形成されている。

ＰＤの周囲にはゲート絶縁膜を介してゲート電極が形成され、ゲート電極と対のソース／ドレイン領域により画素Ｔｒ２３４２１、画素Ｔｒ２３４２２が形成されている。

ＰＤに隣接する画素Ｔｒ２３４２１が転送Ｔｒであり、その画素Ｔｒ２３４２１を構成する対のソース／ドレイン領域の一方がＦＤになっている。

また、センサダイ２３４１１には、層間絶縁膜が形成され、層間絶縁膜には、接続孔が形成される。接続孔には、画素Ｔｒ２３４２１、及び、画素Ｔｒ２３４２２に接続する接続導体２３４３１が形成されている。

さらに、センサダイ２３４１１には、各接続導体２３４３１に接続する複数層の配線２３４３２を有する配線層２３４３３が形成されている。

また、センサダイ２３４１１の配線層２３４３３の最下層には、外部接続用の電極となるアルミパッド２３４３４が形成されている。すなわち、センサダイ２３４１１では、配線２３４３２よりもロジックダイ２３４１２との接着面２３４４０に近い位置にアルミパッド２３４３４が形成されている。アルミパッド２３４３４は、外部との信号の入出力に係る配線の一端として用いられる。

さらに、センサダイ２３４１１には、ロジックダイ２３４１２との電気的接続に用いられるコンタクト２３４４１が形成されている。コンタクト２３４４１は、ロジックダイ２３４１２のコンタクト２３４５１に接続されるとともに、センサダイ２３４１１のアルミパッド２３４４２にも接続されている。

そして、センサダイ２３４１１には、センサダイ２３４１１の裏面側（上側）からアルミパッド２３４４２に達するようにパッド孔２３４４３が形成されている。

本開示に係る技術は、以上のような固体撮像装置に適用することができる。

なお、本技術の実施形態は、上述した実施形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本技術は以下のような構成も取ることができる。

（１）
複数の画素が配置されている画素部と、
前記画素の画素信号及び前記画素信号と逆方向に線形に変化する参照信号を容量を介して加算した信号による第１の電圧と基準となる第２の電圧とを比較した結果に基づいて、前記画素信号のＡＤ（アナログ－デジタル）変換を行うＡＤ変換部と
を備える撮像素子。
（２）
前記ＡＤ変換部は、
前記第１の電圧と前記第２の電圧とを比較し、比較結果を示す出力信号を出力する比較器を
備える前記（１）に記載の撮像素子。
（３）
前記比較器は、
前記第１の電圧が第１の入力に入力され、前記出力信号を出力する第１のアンプを
備える前記（２）に記載の撮像素子。
（４）
第１の容量と、
第２の容量と
をさらに備え、
前記画素信号は、前記第１の容量を介して前記第１の入力に入力され、
前記参照信号は、前記第２の容量を介して前記第１の入力に入力される
前記（３）に記載の撮像素子。
（５）
前記第１の容量及び前記第２の容量のうち少なくとも１つが可変である
前記（４）に記載の撮像素子。
（６）
前記第１の容量に用いるキャパシタの組合せ、及び、前記第２の容量に用いるキャパシタの組合せのうち少なくとも１つが可変である
前記（５）に記載の撮像素子。
（７）
前記ＡＤ変換部は、前記画素部の画素列毎に設けられ、
各前記ＡＤ変換部がＡＤ変換を行う場合に、前記画素列の途中で、前記第１の容量に用いるキャパシタの組合せ、及び、前記第２の容量に用いるキャパシタの組合せのうち少なくとも１つを１回以上変更する制御部を
さらに備える前記（６）に記載の撮像素子。
（８）
複数の前記画素列で複数の前記ＡＤ変換部を共有し、
前記制御部は、前記画素列の途中で、前記画素列と前記ＡＤ変換部との組合せを１回以上変更する
前記（７）に記載の撮像素子。
（９）
前記第１のアンプは差動アンプであり、前記第２の電圧が第２の入力に入力される
前記（３）乃至（８）のいずれかに記載の撮像素子。
（１０）
前記第２の入力と電源又はグラウンドとの間に接続されているキャパシタを
さらに備える前記（９）に記載の撮像素子。
（１１）
前記第１のアンプは、シングル型のアンプである
前記（３）乃至（８）のいずれかに記載の撮像素子。
（１２）
前記第１のアンプは、ソース接地型のアンプである
前記（１１）に記載の撮像素子。
（１３）
前記第２の電圧は、前記第１のアンプの前記第１の入力と出力を短絡したときの前記第１の入力の電圧に設定される
前記（１２）に記載の撮像素子。
（１４）
前記第１のアンプの出力に接続されているクランプ回路を
さらに備える前記（１２）又は（１３）に記載の撮像素子。
（１５）
前記第１のアンプの電流源を構成するトランジスタと、
前記トランジスタのゲートに印加するバイアス電圧を保持するサンプルホールド回路と をさらに備える前記（１２）乃至（１４）のいずれかに記載の撮像素子。
（１６）
前記第１のアンプの出力を増幅する第２のアンプを
さらに備える前記（３）乃至（１５）のいずれかに記載の撮像素子。
（１７）
前記ＡＤ変換部は、
前記第１の電圧と前記第２の電圧との比較を開始してから前記出力信号が反転するまでのカウント値を求めるカウンタを
さらに備える前記（２）乃至（１６）のいずれかに記載の撮像素子。
（１８）
前記ＡＤ変換部は、前記画素部の画素列毎に設けられている
前記（１）乃至（１７）のいずれかに記載の撮像素子。
（１９）
画素信号及び前記画素信号と逆方向に線形に変化する参照信号を容量を介して加算した信号による第１の電圧と基準となる第２の電圧とを比較した結果に基づいて、前記画素信号のＡＤ（アナログ－デジタル）変換を行う
撮像素子の制御方法。
（２０）
撮像素子と、
前記撮像素子から出力される信号を処理する信号処理部と
を備え、
前記撮像素子は、
複数の画素が配置されている画素部と、
前記画素の画素信号及び前記画素信号と逆方向に線形に変化する参照信号を容量を介して加算した信号による第１の電圧と基準となる第２の電圧とを比較した結果に基づいて、前記画素信号のＡＤ（アナログ－デジタル）変換を行うＡＤ変換部と
を備える電子機器。

１００ 撮像素子， １０１ 画素部， １０２ タイミング制御回路， １０３ 垂直走査回路， １０４ ＤＡＣ， １０５ ＡＤＣ群， １０６ 水平転送走査回路， １２１－１乃至１２１－ｎ 比較器， １２２－１乃至１２２－ｎ カウンタ， １２３－１乃至１２３－ｎ ラッチ， ２００乃至２００ｉ 比較器， ２０１，２１１ 差動アンプ， ２２１，２３１ 出力アンプ， ３００乃至３００ｈｂ 比較器， ３０１ アンプ， ３１１ 出力アンプ， ４００，４００－１，４００－２ 比較器， ４０１，４０１－１，４０１－２ 比較回路， Ｃ１１乃至Ｃ５１ キャパシタ， Ｃ６１，Ｃ６２ 可変キャパシタ，Ｃ７１乃至Ｃ１３１ キャパシタ， Ｃ１４１，Ｃ１４２ 可変キャパシタ， Ｃ１５１乃至Ｃ２０３ キャパシタ， ＮＴ１１乃至ＮＴ１３１ ＮＭＯＳトランジスタ， ＰＴ１１乃至ＰＴ１３１ ＰＭＯＳトランジスタ， ＳＷ１１乃至ＳＷ２０３ スイッチ

Claims (21)

1. 画素信号を出力する画素と、
   比較器と
   を備え、
   前記比較器は、
   前記画素信号を受ける第１の容量と、
   時間経過とともに増加する部分を有する参照信号を受ける第２の容量と、
   前記第１の容量及び前記第２の容量に接続されたノードと、
   前記ノードにゲートが接続された第１のトランジスタと、第２のトランジスタとからなる差動トランジスタ、カレントミラー回路、及び、前記第２のトランジスタと前記カレントミラー回路とに接続された出力ノードを備える第１のアンプと、
   前記出力ノードにゲートが接続された第３のトランジスタを備える第２のアンプと
   を備え、
   前記第１のトランジスタの極性は、前記第３のトランジスタの極性とは逆である
   撮像素子。
2. 前記比較器は、前記第２のトランジスタのゲートと第１の電圧が供給される第１の配線とに接続された第３の容量をさらに備える
   請求項１に記載の撮像素子。
3. 前記第３のトランジスタのソース又はドレインは、前記第１の電圧とは異なる第２の電圧が供給される第２の配線に接続される
   請求項２に記載の撮像素子。
4. 前記第１の容量及び前記第２の容量は、前記第１のトランジスタのソース又はドレインに第１のスイッチを介して接続され、
   前記第３の容量は、前記第２のトランジスタのソース又はドレインに第２のスイッチを介して接続される
   請求項２に記載の撮像素子。
5. 前記出力ノードと、前記第１の電圧とは異なる第２の電圧が供給される第２の配線とに接続された第４の容量を
   さらに備える請求項２に記載の撮像素子。
6. 前記第３のトランジスタの極性は、前記カレントミラー回路のトランジスタの極性と同じである
   請求項１に記載の撮像素子。
7. 前記第２のアンプは、ソース又はドレインの一方が前記第３のトランジスタに接続され、他方が第１の電圧が供給される第１の配線に接続された第４のトランジスタをさらに備える
   請求項１に記載の撮像素子。
8. 前記第２のアンプは、前記第４のトランジスタのゲートと前記第４のトランジスタのソース又はドレインの一方とに接続されるスイッチをさらに備える
   請求項７に記載の撮像素子。
9. 前記第１の配線と前記第４のトランジスタのゲートとに接続された第３の容量を
   さらに備える請求項８に記載の撮像素子。
10. 前記出力ノードと前記第３のトランジスタのゲートとの間には、容量が設けられていない
    請求項１に記載の撮像素子。
11. 撮像素子と、
    前記撮像素子から出力される信号を処理する信号処理部と
    を備え、
    前記撮像素子は、
    画素信号を出力する画素と、
    比較器と
    を備え、
    前記比較器は、
    前記画素信号を受ける第１の容量と、
    時間経過とともに増加する部分を有する参照信号を受ける第２の容量と、
    前記第１の容量及び前記第２の容量に接続されたノードと、
    前記ノードにゲートが接続された第１のトランジスタと、第２のトランジスタとからなる差動トランジスタ、カレントミラー回路、及び、前記第２のトランジスタと前記カレントミラー回路とに接続された出力ノードを備える第１のアンプと、
    前記出力ノードにゲートが接続された第３のトランジスタを備える第２のアンプと
    を備え、
    前記第１のトランジスタの極性は前記第３のトランジスタの極性とは逆である
    電子機器。
12. 画素信号を出力する画素と、
    比較器と
    を備え、
    前記比較器は、
    前記画素信号を受ける第１の容量と、
    参照信号を受ける第２の容量と、
    前記第１の容量及び前記第２の容量に接続された第１のノードと、
    前記第１のノードにゲートが接続された第１のトランジスタと、
    第１の電圧が供給される第１の配線と前記第１のトランジスタとの間に設けられた第２のトランジスタと
    を備え、
    前記第１のトランジスタは、前記第１の電圧とは異なる第２の電圧が供給される第２の配線と前記第２のトランジスタとの間に設けられている
    撮像素子。
13. 前記第２のトランジスタは、電流源である
    請求項１２に記載の撮像素子。
14. 前記第１のトランジスタの極性は、前記第２のトランジスタの極性と逆である
    請求項１２に記載の撮像素子。
15. 前記比較器は、ゲートが前記第１のトランジスタと前記第２のトランジスタの間にある第２のノードに接続され、ソース又はドレインの一方が第３の電圧が供給される第３の配線に接続された第３のトランジスタをさらに備える
    請求項１２に記載の撮像素子。
16. 前記第３のトランジスタは、スイッチを介して前記第１のノードに接続されている
    請求項１５に記載の撮像素子。
17. 前記第３の電圧は、前記第２の電圧と等しい
    請求項１５に記載の撮像素子。
18. 前記第３のトランジスタの極性は、前記第２のトランジスタの極性と逆である
    請求項１５に記載の撮像素子。
19. 前記比較器は、ソース又はドレインの一方が前記第３のトランジスタに接続され、他方が第４の電圧が供給される第４の配線に接続された第４のトランジスタをさらに備える
    請求項１５に記載の撮像素子。
20. 前記第４の電圧は、前記第１の電圧と等しい
    請求項１９に記載の撮像素子。
21. 撮像素子と、
    前記撮像素子から出力される信号を処理する信号処理部と
    を備え、
    前記撮像素子は、
    画素信号を出力する画素と、
    比較器と
    を備え、
    前記比較器は、
    前記画素信号を受ける第１の容量と、
    参照信号を受ける第２の容量と、
    前記第１の容量及び前記第２の容量に接続されたノードと、
    前記ノードにゲートが接続された第１のトランジスタと、
    第１の電圧が供給される第１の配線と前記第１のトランジスタとの間に設けられた第２のトランジスタと
    を備え、
    前記第１のトランジスタは、前記第１の電圧とは異なる第２の電圧が供給される第２の配線と前記第２のトランジスタとの間に設けられている
    電子機器。

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