WO2023062935A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2023062935A1
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pixel
circuit
level
transistor
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博武 加藤
ルォンフォン 朝倉
喜昭 稲田
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ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/531—Control of the integration time by controlling rolling shutters in CMOS SSIS
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • This technology relates to solid-state imaging devices. More specifically, the present invention relates to a solid-state imaging device that performs AD (Analog to Digital) conversion for each column, an imaging device, and a control method for the solid-state imaging device.
  • AD Analog to Digital
  • solid-state imaging devices use a column ADC (Analog to Digital Converter) method, in which an ADC is arranged for each column outside the pixel array section and pixel signals are sequentially read out row by row, with the aim of miniaturizing the pixels. It is In order to realize the global shutter method in the column ADC method, a solid-state imaging device has been proposed in which a pair of capacitors are provided for each pixel and the capacitors hold a reset level and a signal level (see, for example, Non-Patent Document 1). reference.).
  • This technology was created in view of this situation, and aims to improve image quality in solid-state imaging devices that perform exposure using the rolling shutter method or the global shutter method.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect is that a pixel signal is output as an input signal, and a rolling shutter mode is set in which exposure is sequentially started for each row.
  • a pixel circuit that outputs the pixel signal as a first output signal is set, and a global shutter mode is set in which exposure is started simultaneously for all pixels, the input signal is held and output as a second output signal.
  • a solid-state imaging device comprising a sample-and-hold circuit for outputting and a selector switch for selecting one of the first and second output signals and outputting it to an analog-to-digital converter, and a control method thereof. This brings about the effect of improving the image quality when exposure is performed by the rolling shutter method.
  • the first vertical signal line is connected to a predetermined power supply voltage when the global shutter mode is set, and the first vertical signal line is connected when the rolling shutter mode is set.
  • a current supply switch that connects a vertical signal line to the changeover switch; the pixel circuit outputs the first output signal through the first vertical signal line;
  • the second output signal may be output via two vertical signal lines. This brings about the effect of preventing the black spot phenomenon.
  • the pixel circuit includes first and second photoelectric conversion elements, a first transfer transistor that transfers charges from the first photoelectric conversion element to a floating diffusion layer, and the first photoelectric conversion element.
  • a second transfer transistor for transferring charges from the photoelectric conversion element of No. 2 to the floating diffusion layer;
  • a first reset transistor for initializing the floating diffusion layer;
  • a pre-amplifying transistor for outputting the input signal to a predetermined pre-stage node in the sample-and-hold circuit, and a selection transistor for outputting the pixel signal as the first output signal in accordance with a predetermined control signal may be provided. This brings about the effect of reducing the circuit scale per pixel.
  • the pixel circuit includes a photoelectric conversion element, a transfer transistor that transfers charges from the photoelectric conversion element to a floating diffusion layer, and a first reset transistor that initializes the floating diffusion layer.
  • a pre-amplifying transistor for outputting a pixel signal obtained by amplifying the voltage of the floating diffusion layer to a predetermined pre-stage node in the sample-and-hold circuit as the input signal; and converting the pixel signal into the first output signal according to a predetermined control signal.
  • a selection transistor that outputs as . This brings about the effect of generating a pixel signal.
  • the first aspect further comprises a vertical scanning circuit that supplies a predetermined clip level to the gate of the select transistor when the global shutter mode is set and the sample hold circuit holds a predetermined reset level. You may This has the effect of clipping the reset level.
  • the pixel signal includes a predetermined reset level and a signal level corresponding to the amount of exposure
  • the sample-and-hold circuit includes first and second capacitive elements, and the first and control for connecting one of the second capacitive elements to a predetermined post-stage node, control for disconnecting both the first and second capacitive elements from the post-stage node, and connecting the other of the first and second capacitive elements to the post-stage node a selection circuit for sequentially controlling connection to a node, a post-stage reset transistor for initializing the level of the post-stage node when both the first and second capacitive elements are disconnected from the post-stage node, and the post-stage A post-stage circuit that sequentially reads out and outputs the reset level and the signal level from the first and second capacitive elements via a node may be provided. This has the effect of reducing kTC noise.
  • the first aspect of the present invention further comprises a switching section for adjusting a source voltage supplied to the source of the pre-amplification transistor, wherein the sample-and-hold circuit includes a current source transistor connected to the drain of the pre-amplification transistor.
  • the current source transistor may transition from the ON state to the OFF state after the exposure period ends. This brings about the effect that the source follower in the preceding stage is turned off during reading.
  • the pixel circuit may further include a discharge transistor for discharging the charge from the photoelectric conversion element. This brings about an effect that the photoelectric conversion element is initialized.
  • the first aspect further includes a control circuit for controlling a reset power supply voltage, the first reset transistor initializes the voltage of the floating diffusion layer to the reset power supply voltage, and the control circuit controls the reset power supply voltage.
  • the reset power supply voltage may be set to a voltage different from that during the exposure period. This brings about the effect of improving the sensitivity non-uniformity.
  • the first aspect further comprises a digital signal processing unit for adding a pair of consecutive frames, wherein the sample-and-hold circuit outputs the first and second signals during the exposure period of one of the pair of frames.
  • the signal level is held in the other of the first and second capacitive elements, and the first and second capacitive elements are held during the exposure period of the other of the pair of frames.
  • the signal level may be held in one of the first and second capacitive elements after holding the reset level in the other of the elements. This brings about the effect of improving the sensitivity non-uniformity.
  • the apparatus may further include an analog-to-digital converter that sequentially converts the output reset level and signal level into digital signals. This brings about the effect of generating digital image data.
  • the analog-to-digital converter includes a comparator that compares a level of a vertical signal line that transmits the reset level and the signal level with a predetermined ramp signal and outputs a comparison result;
  • a counter may be provided which counts the count value over a period until the comparison result is inverted and outputs the digital signal indicating the count value.
  • the comparator may connect either the vertical signal line or a predetermined reference voltage node to a comparator that compares levels of a pair of input terminals and outputs a comparison result.
  • An input side selector for selecting and connecting to one of the pair of input terminals may be provided, and the ramp signal may be input to one of the pair of input terminals. This brings about the effect of suppressing the black spot phenomenon.
  • a control unit that determines whether or not the illuminance is higher than a predetermined value based on the comparison result and outputs the determination result, and performs correlated double sampling processing on the digital signal.
  • a CDS (Correlated Double Sampling) processing unit that performs the correlated double sampling processing, and an output selector that outputs either the digital signal subjected to the correlated double sampling processing or the digital signal of a predetermined value based on the determination result. You may This brings about the effect of suppressing the black spot phenomenon.
  • the pixel circuit may be provided in a first chip, and the sample and hold circuit may be provided in a second chip. This brings about the effect of facilitating miniaturization of pixels.
  • first and second capacitive elements having one end commonly connected to a predetermined pre-stage node, and a predetermined reset level and a signal level corresponding to the amount of light exposure are sequentially generated.
  • a pixel circuit for outputting to the previous stage node through a pixel circuit, a selection circuit for connecting the other end of one of the first and second capacitive elements to a predetermined subsequent node, and the reset level and the signal via the subsequent node.
  • a post-stage circuit that sequentially reads out the levels from the first and second capacitive elements and outputs them via a predetermined vertical signal line, and the preceding-stage node if a rolling shutter mode that sequentially starts exposure for each row is set. and a bypass transistor connecting the vertical signal line. This provides an effect of improving the image quality when exposure is performed by the rolling shutter method by bypassing.
  • pixel signals are output as input signals, and the pixel signals are output as first output signals when a rolling shutter mode in which exposure is sequentially started for each row is set.
  • a pixel circuit, a sample-and-hold circuit that holds the input signal and outputs it as a second output signal when a global shutter mode in which exposure is started simultaneously in all pixels is set, and the first and second outputs
  • the imaging apparatus includes a switch for selecting one of the signals and outputting it as an analog signal, and an analog-to-digital converter for converting the analog signal into a digital signal. This brings about the effect of improving image quality when exposure is performed by the rolling shutter method in the imaging apparatus.
  • FIG. 4 is a circuit diagram showing a configuration example of a pixel in a comparative example; It is a figure which shows an example of the state of each pixel at the time of read-out of the reset level in 1st Embodiment of this technique, and at the time of initialization of a succeeding node. It is a figure showing an example of a state of a pixel at the time of read-out of a signal level in a 1st embodiment of this art. It is a flow chart which shows an example of operation of a solid-state image sensing device in a 1st embodiment of this art. It is a circuit diagram showing one example of composition of a pixel in the 1st modification of a 1st embodiment of this art.
  • FIG. 14 is a timing chart showing an example of global shutter operation for odd frames according to the fourth embodiment of the present technology; FIG. It is a timing chart which shows an example of read-out operation
  • FIG. 16 is a timing chart showing an example of rolling shutter operation in the sixth embodiment of the present technology
  • FIG. 14 is a timing chart showing an example of operation of a solid-state imaging device in a rolling shutter mode according to the eighth embodiment of the present technology;
  • FIG. It is a figure which shows the state of the pixel of global shutter mode, and a load MOS circuit block in 8th Embodiment of this technique.
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • First Embodiment Example of Holding Pixel Signals in First and Second Capacitive Elements
  • Second Embodiment Example in which an Ejection Transistor is Added and a Pixel Signal is Held in the First and Second Capacitive Elements
  • Third Embodiment Example of Holding Pixel Signals in First and Second Capacitive Elements and Controlling Reset Power Supply Voltage
  • Fourth Embodiment Example in which pixel signals are held in first and second capacitive elements and the level to be held is exchanged for each frame) 5.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • This imaging device 100 is a device for capturing image data, and includes an imaging lens 110 , a solid-state imaging device 200 , a recording section 120 and an imaging control section 130 .
  • As the imaging device 100 a digital camera or an electronic device (smartphone, personal computer, etc.) having an imaging function is assumed.
  • the solid-state imaging device 200 captures image data under the control of the imaging control section 130 .
  • the solid-state imaging device 200 supplies image data to the recording section 120 via the signal line 209 .
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200 .
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture image data.
  • the imaging control unit 130 supplies an imaging control signal including, for example, a vertical synchronization signal VSYNC to the solid-state imaging device 200 via the signal line 139 .
  • the recording unit 120 records image data.
  • the vertical synchronization signal VSYNC is a signal that indicates the timing of imaging, and a periodic signal with a constant frequency (such as 60 Hz) is used as the vertical synchronization signal VSYNC.
  • the imaging device 100 records image data
  • the image data may be transmitted to the outside of the imaging device 100.
  • an external interface is further provided for transmitting image data.
  • the imaging device 100 may further display image data.
  • a display section is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211 , a pixel array section 220 , a timing control circuit 212 , a DAC (Digital to Analog Converter) 213 , a load MOS circuit block 250 and a column signal processing circuit 260 .
  • a plurality of pixels 300 are arranged in a two-dimensional grid in the pixel array section 220 .
  • each circuit in the solid-state imaging device 200 is provided on, for example, a single semiconductor chip.
  • a set of pixels 300 arranged in the horizontal direction is hereinafter referred to as a "row”, and a set of pixels 300 arranged in the direction perpendicular to the row is referred to as a "column”.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal VSYNC from the imaging control section 130.
  • the DAC 213 generates a sawtooth ramp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 260 .
  • the vertical scanning circuit 211 sequentially selects and drives rows to output analog pixel signals.
  • the pixel 300 photoelectrically converts incident light to generate an analog pixel signal. This pixel 300 supplies a pixel signal to the column signal processing circuit 260 via the load MOS circuit block 250 .
  • the load MOS circuit block 250 is provided with a MOS transistor for supplying a constant current for each column.
  • the column signal processing circuit 260 executes signal processing such as AD conversion processing and CDS processing on pixel signals for each column.
  • the column signal processing circuit 260 supplies the image data made up of the processed signals to the recording section 120 .
  • Note that the column signal processing circuit 260 is an example of the signal processing circuit described in the claims.
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 300 according to the first embodiment of the present technology.
  • This pixel 300 includes a front-stage circuit 310 , capacitive elements 321 and 322 , a selection circuit 330 , a rear-stage reset transistor 341 , and a rear-stage circuit 350 .
  • the pre-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD (Floating Diffusion) reset transistor 313 , an FD 314 , a pre-stage amplification transistor 315 and a current source transistor 316 .
  • the photoelectric conversion element 311 generates charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg from the vertical scanning circuit 211 .
  • the FD reset transistor 313 extracts electric charge from the FD 314 according to the FD reset signal rst from the vertical scanning circuit 211 and initializes it.
  • the FD 314 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the front-stage amplification transistor 315 amplifies the voltage level of the FD 314 and outputs it to the front-stage node 320 .
  • the FD reset transistor 313 is an example of the first reset transistor described in the claims.
  • the front-stage amplification transistor 315 is an example of the first amplification transistor described in the claims.
  • the sources of the FD reset transistor 313 and the pre-amplification transistor 315 are connected to the power supply voltage VDD.
  • the current source transistor 316 is connected to the drain of the pre-amplification transistor 315 . This current source transistor 316 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • each of the capacitive elements 321 and 322 is commonly connected to the preceding node 320 , and the other end of each is connected to the selection circuit 330 .
  • the capacitive elements 321 and 322 are examples of the first and second capacitive elements described in the claims.
  • the selection circuit 330 includes selection transistors 331 and 332 .
  • the selection transistor 331 opens and closes the path between the capacitive element 321 and the subsequent node 340 according to the selection signal ⁇ r from the vertical scanning circuit 211 .
  • the selection transistor 332 opens and closes the path between the capacitive element 322 and the subsequent node 340 according to the selection signal ⁇ s from the vertical scanning circuit 211 .
  • the post-stage reset transistor 341 initializes the level of the post-stage node 340 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211 .
  • a potential different from the power supply potential VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 350 includes a post-stage amplification transistor 351 and a post-stage selection transistor 352 .
  • the rear-stage amplification transistor 351 amplifies the level of the rear-stage node 340 .
  • the post-stage selection transistor 352 outputs a signal of a level amplified by the post-stage amplification transistor 351 to the vertical signal line 309 as a pixel signal in accordance with the post-stage selection signal selb from the vertical scanning circuit 211 .
  • the post-stage amplifying transistor is an example of the second amplifying transistor described in the claims.
  • nMOS n-channel Metal Oxide Semiconductor
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst and transfer signal trg to all pixels at the start of exposure. Thereby, the photoelectric conversion element 311 is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r to high level for all pixels.
  • the FD 314 is initialized, and the capacitive element 321 holds a level corresponding to the level of the FD 314 at that time.
  • This control is hereinafter referred to as "FD reset".
  • the level of the FD 314 at the time of FD reset and the level corresponding to that level are hereinafter collectively referred to as "P phase” or "reset level”. .
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ s to high level for all pixels. As a result, a signal charge corresponding to the amount of exposure is transferred to the FD 314 , and a level corresponding to the level of the FD 314 at that time is held in the capacitive element 322 .
  • phase D phase D
  • signal level level
  • Exposure control that simultaneously starts and ends exposure for all pixels in this way is called a global shutter method.
  • the pre-stage circuits 310 of all pixels sequentially generate a reset level and a signal level.
  • the reset level is held in the capacitor 321 and the signal level is held in the capacitor 322 .
  • the vertical scanning circuit 211 sequentially selects rows and sequentially outputs the reset level and signal level of the rows.
  • the vertical scanning circuit 211 supplies the high level selection signal ⁇ r for a predetermined period while setting the FD reset signal rst and the subsequent stage selection signal selb of the selected row to high level.
  • the capacitive element 321 is connected to the post-stage node 340, and the reset level is read.
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb over the pulse period while keeping the FD reset signal rst and the post-stage selection signal selb of the selected row at high level. As a result, the level of the subsequent node 340 is initialized. At this time, both select transistor 331 and select transistor 332 are in an open state, and capacitive elements 321 and 322 are disconnected from subsequent node 340 .
  • the vertical scanning circuit 211 After initialization of the post-stage node 340, the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s for a predetermined period while keeping the FD reset signal rst and the post-stage selection signal selb of the selected row at high level. Thereby, the capacitive element 322 is connected to the post-stage node 340, and the signal level is read.
  • the selection circuit 330 of the selected row performs control to connect the capacitive element 321 to the post-stage node 340, to disconnect the capacitive elements 321 and 322 from the post-node 340, and to connect the capacitive element 322 to the post-node 340. and control to connect to .
  • the post-stage reset transistor 341 in the selected row initializes the level of the post-stage node 340 .
  • the post-stage circuit 350 of the selected row sequentially reads the reset level and the signal level from the capacitive elements 321 and 322 via the post-stage node 340 and outputs them to the vertical signal line 309 .
  • FIG. 4 is a block diagram showing one configuration example of the load MOS circuit block 250 and the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired to the load MOS circuit block 250 for each column. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. A load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309 .
  • a plurality of ADCs 261 and a digital signal processing unit 262 are arranged in the column signal processing circuit 260 .
  • ADC 261 is arranged for each column. Assuming that the number of columns is I, I ADCs 261 are arranged.
  • the ADC 261 uses the ramp signal Rmp from the DAC 213 to convert analog pixel signals from the corresponding column into digital signals.
  • This ADC 261 supplies a digital signal to the digital signal processing section 262 .
  • the ADC 261 is a single-slope ADC that includes a comparator and a counter.
  • the digital signal processing unit 262 performs predetermined signal processing such as CDS processing on each digital signal for each column.
  • the digital signal processing unit 262 supplies image data made up of processed digital signals to the recording unit 120 .
  • FIG. 5 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst and transfer signal trg to all rows (in other words, all pixels) from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. do. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • rst_[n] and trg_[n] in the same figure indicate the signals to the n-th row pixels of the N rows.
  • N is an integer indicating the total number of lines, and n is an integer from 1 to N.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r to high level in all pixels. .
  • all pixels are FD-reset, and the reset level is sample-held.
  • rstb_[n] and ⁇ r_[n] in the same figure indicate signals to pixels in the n-th row.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r to low level.
  • the vertical scanning circuit 211 supplies the high-level transfer signal trg over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ s to high level in all pixels. This samples and holds the signal level. Also, the level of the preceding node 320 drops from the reset level (VDD-Vsig) to the signal level (VDD-Vgs-Vsig).
  • VDD is the power supply voltage
  • Vsig is the net signal level obtained by the CDS process.
  • Vgs is the gate-to-source voltage of the pre-amplification transistor 315 .
  • ⁇ s_[n] in the figure indicates a signal to the n-th pixel.
  • the vertical scanning circuit 211 returns the selection signal ⁇ s to low level.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to supply the current id1.
  • id1_[n] in the figure indicates the current of the n-th pixel.
  • the current id1 needs to be on the order of several nanoamperes (nA) to several tens of nanoamperes (nA).
  • the load MOS transistors 251 of all columns are in the off state, and the current id2 is not supplied to the vertical signal line 309.
  • FIG. 6 is a timing chart showing an example of read operation in the first embodiment of the present technology.
  • the vertical scanning circuit 211 sets the n-th row FD reset signal rst and the subsequent stage selection signal selb to high level.
  • the post-stage reset signal rstb for all rows is controlled to low level.
  • selb_[n] in the figure indicates a signal to the n-th row pixel.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r to the n-th row over a period from timing T11 immediately after timing T10 to timing T13.
  • the potential of the post-stage node 340 becomes the reset level Vrst.
  • the DAC 213 gradually raises the ramp signal Rmp over the period from timing T12 to timing T13 after timing T11.
  • the ADC 261 compares the ramp signal Rmp with the level Vrst' of the vertical signal line 309, and counts the count value until the comparison result is inverted. As a result, the P-phase level (reset level) is read.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T14 immediately after timing T13. As a result, when a parasitic capacitance exists in the post-stage node 340, the history of the previous signal held in the parasitic capacitance can be erased.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s to the n-th row over a period from timing T15 to timing T17 immediately after initialization of the subsequent node 340 .
  • the potential of the post-stage node 340 becomes the signal level Vsig.
  • the signal level was lower than the reset level, but at the time of reading, the signal level becomes higher than the reset level because the latter node 340 is used as a reference.
  • the difference between the reset level Vrst and the signal level Vsig corresponds to the net signal level after removing reset noise and offset noise of the FD.
  • the DAC 213 gradually raises the ramp signal Rmp over a period from timing T16 to timing T17 after timing T15.
  • the ADC 261 compares the ramp signal Rmp with the level Vrst' of the vertical signal line 309, and counts the count value until the comparison result is inverted. As a result, the D-phase level (signal level) is read.
  • the vertical scanning circuit 211 controls the current source transistor 316 of the n-th row to be read over the period from timing T10 to timing T17 to supply the current id1. Further, the timing control circuit 212 controls the load MOS transistors 251 of all columns to supply the current id2 during the readout period of all rows.
  • the solid-state imaging device 200 reads the signal level after the reset level, the order is not limited to this. As illustrated in FIG. 7, the solid-state imaging device 200 can also read the reset level after the signal level. In this case, as illustrated in the figure, the vertical scanning circuit 211 supplies the high level selection signal ⁇ r after the high level selection signal ⁇ s. Also, in this case, it is necessary to reverse the slope of the ramp signal.
  • FIG. 8 is a circuit diagram showing a configuration example of a pixel in a comparative example.
  • selection circuit 330 is not provided, and a transfer transistor is inserted between pre-stage node 320 and the pre-stage circuit.
  • Capacitors C1 and C2 are inserted instead of capacitive elements 321 and 322, respectively.
  • Capacitor C 1 is inserted between preceding node 320 and the ground terminal, and capacitance C 2 is inserted between preceding node 320 and subsequent node 340 .
  • Vn (3*kT/C) 1/2 Equation 1
  • k is the Boltzmann's constant
  • J/K Joules per Kelvin
  • T is the absolute temperature
  • K Kelvin
  • the unit of Vn is, for example, volts (V)
  • the unit of C is, for example, farads (F).
  • FIG. 9 is a diagram showing an example of the state of each pixel when the reset level is read and when the subsequent node is initialized according to the first embodiment of the present technology.
  • a indicates the state of the pixel 300 when the reset level is read
  • b indicates the state of the pixel 300 when the subsequent node 340 is initialized.
  • the selection transistor 331, the selection transistor 332, and the post-stage reset transistor 341 are represented by the symbol of a switch for convenience of explanation.
  • the vertical scanning circuit 211 closes the selection transistor 331 and opens the selection transistor 332 and the post-stage reset transistor 341 . Thereby, the reset level is read out via the post-stage circuit 350 .
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 opens the selection transistor 331 and the selection transistor 332 and closes the post-stage reset transistor 341, as illustrated in b in FIG. Thereby, capacitive elements 321 and 322 are disconnected from post-stage node 340, and the level of post-stage node 340 is initialized.
  • the capacitance value of the parasitic capacitance Cp of the post-stage node 340 disconnected from the capacitive elements 321 and 322 is much smaller than that of the capacitive elements 321 and 322 .
  • the parasitic capacitance Cp is several femtofarads (fF)
  • the capacitive elements 321 and 322 are on the order of several tens of femtofarads.
  • FIG. 10 is a diagram showing an example of the state of the pixel 300 when reading the signal level according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 closes the selection transistor 332 and opens the selection transistor 331 and the post-stage reset transistor 341 . Thereby, the signal level is read out via the post-stage circuit 350 .
  • the post-stage reset transistor 341 is driven during reading, so kTC noise is generated at that time.
  • the capacitive elements 321 and 322 are disconnected when the post-stage reset transistor 341 is driven, and the parasitic capacitance Cp at that time is small. Therefore, the kTC noise during readout can be ignored compared to the kTC noise during exposure. Therefore, the kTC noise during exposure and readout is expressed by Equation 2.
  • the pixel 300 whose capacitance is separated during readout has smaller kTC noise than the comparative example in which the capacitance is not separated during readout. Thereby, the image quality of image data can be improved.
  • FIG. 11 is a flow chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 211 exposes all pixels (step S901). Then, the vertical scanning circuit 211 selects a row to read (step S902). The column signal processing circuit 260 reads the reset level of that row (step S903), and then reads the signal level (step S904).
  • the solid-state imaging device 200 determines whether reading of all rows has been completed (step S905). If readout of all rows has not been completed (step S905: No), the solid-state imaging device 200 repeats step S902 and subsequent steps. On the other hand, when reading of all rows is completed (step S905: Yes), the solid-state imaging device 200 executes CDS processing and the like, and ends the operation for imaging. When image data of a plurality of images are continuously captured, steps S901 to S905 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the rear-stage reset transistor 341 initializes the rear-stage node 340 when the selection circuit 330 disconnects the capacitive elements 321 and 322 from the rear-stage node 340 . Since capacitive elements 321 and 322 are separated, the level of reset noise due to their driving is a level corresponding to parasitic capacitance smaller than their capacities. This noise reduction can improve the image quality of the image data.
  • the signal is read while the pre-stage circuit 310 is connected to the pre-stage node 320, but in this configuration, noise from the pre-stage node 320 cannot be blocked during reading.
  • the pixel 300 of the first modification of the first embodiment differs from the first embodiment in that a transistor is inserted between the pre-stage circuit 310 and the pre-stage node 320 .
  • FIG. 12 is a circuit diagram showing a configuration example of the pixel 300 in the first modified example of the first embodiment of the present technology.
  • the pixel 300 of the first modification of the first embodiment differs from the first embodiment in that it further includes a pre-stage reset transistor 323 and a pre-stage selection transistor 324 .
  • VDD1 is the power supply voltage of the pre-stage circuit 310 and the post-stage circuit 350 of the first modification of the first embodiment.
  • the pre-stage reset transistor 323 initializes the level of the pre-stage node 320 with the power supply voltage VDD2. It is desirable to set this power supply voltage VDD2 to a value that satisfies the following equation.
  • VDD2 VDD1-Vgs Equation 3
  • Vgs is the voltage between the gate and source of the preamplifying transistor 315 .
  • Equation 3 By setting a value that satisfies Equation 3, it is possible to reduce the potential fluctuation between the preceding node 320 and the succeeding node 340 when it is dark. This makes it possible to improve photo response non-uniformity (PRNU).
  • PRNU photo response non-uniformity
  • the front-stage selection transistor 324 opens and closes the path between the front-stage circuit 310 and the front-stage node 320 according to the front-stage selection signal sel from the vertical scanning circuit 211 .
  • FIG. 13 is a timing chart showing an example of global shutter operation in the first modified example of the first embodiment of the present technology.
  • the timing chart of the first modification of the first embodiment differs from that of the first embodiment in that the vertical scanning circuit 211 further supplies the previous stage reset signal rsta and the previous stage selection signal sel.
  • rsta_[n] and sel_[n] denote signals to pixels in the nth row.
  • the vertical scanning circuit 211 supplies a high-level pre-stage selection signal sel to all pixels from timing T2 immediately before the end of exposure to timing T5.
  • the previous stage reset signal rsta is controlled to a low level.
  • FIG. 14 is a timing chart showing an example of read operation in the first modified example of the first embodiment of the present technology.
  • the previous stage selection signal sel is controlled to a low level.
  • the pre-stage selection transistor 324 is shifted to an open state, and the pre-stage node 320 is disconnected from the pre-stage circuit 310 .
  • noise from the preceding node 320 can be cut off during reading.
  • the vertical scanning circuit 211 supplies the high-level pre-stage reset signal rsta to the n-th row.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all pixels to stop supplying the current id1.
  • Current id2 is supplied in the same manner as in the first embodiment. Thus, control of the current id1 becomes simpler than in the first embodiment.
  • the pre-stage selection transistor 324 transitions to the open state during reading to disconnect the pre-stage circuit 310 from the pre-stage node 320 .
  • Noise from the circuit 310 can be blocked.
  • the circuits in the solid-state imaging device 200 were provided on a single semiconductor chip, but with this configuration, there is a risk that the device will not fit within the semiconductor chip when the pixels 300 are miniaturized.
  • the solid-state imaging device 200 of the second modification of the first embodiment differs from the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over two semiconductor chips.
  • FIG. 15 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the second modification of the first embodiment of the present technology.
  • a solid-state imaging device 200 of a second modification of the first embodiment includes a lower pixel chip 202 and an upper pixel chip 201 stacked on the lower pixel chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 and a column signal processing circuit 260 are arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a vertical scanning circuit 211 , a timing control circuit 212 , a DAC 213 and a load MOS circuit block 250 are also arranged in the lower pixel chip 202 . These circuits are omitted in the figure.
  • the upper pixel chip 201 is manufactured by, for example, a process dedicated to pixels
  • the lower pixel chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • the upper pixel chip 201 is an example of the first chip described in the claims
  • the lower pixel chip 202 is an example of the second chip described in the claims.
  • FIG. 16 is a circuit diagram showing a configuration example of the pixel 300 in the second modified example of the first embodiment of the present technology.
  • the front-stage circuit 310 is arranged on the upper pixel chip 201
  • the other circuits and elements are arranged on the lower pixel chip 202 .
  • the current source transistor 316 can also be placed further on the lower pixel chip 202 .
  • the area of the pixel can be reduced and the pixel can be miniaturized. becomes easier.
  • the circuits and elements in the pixel 300 are distributed over two semiconductor chips, so that the pixel can be easily miniaturized. Become.
  • the second modification of the first embodiment described above part of the pixels 300 and peripheral circuits (eg, the column signal processing circuit 260) are provided in the lower pixel chip 202 on the lower side.
  • the layout area of the circuits and elements on the lower pixel chip 202 side becomes larger than that of the upper pixel chip 201 due to the peripheral circuits, and there is a risk that the upper pixel chip 201 will have wasted space without circuits and elements.
  • the solid-state imaging device 200 of the third modification of the first embodiment differs from the second embodiment of the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over three semiconductor chips. Different from the variant.
  • FIG. 17 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the third modified example of the first embodiment of the present technology.
  • a solid-state imaging device 200 of the third modification of the first embodiment includes an upper pixel chip 201, a lower pixel chip 202 and a circuit chip 203. FIG. These chips are stacked and electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 is arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a column signal processing circuit 260 In the circuit chip 203, a column signal processing circuit 260, a vertical scanning circuit 211, a timing control circuit 212, a DAC 213 and a load MOS circuit block 250 are arranged. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the upper pixel chip 201 is an example of the first chip described in the claims
  • the lower pixel chip 202 is an example of the second chip described in the claims
  • the circuit chip 203 is an example of the third chip described in the claims.
  • the lower pixel chip 202 of the second layer can be manufactured by a dedicated process for capacitors and switches.
  • the circuits in the solid-state imaging device 200 are distributed over the three semiconductor chips, so that the circuits are distributed over the two semiconductor chips. Pixels can be further miniaturized as compared with the case where
  • Second Embodiment> In the first embodiment described above, the reset level is sampled and held within the exposure period, but in this configuration the exposure period cannot be made shorter than the reset level sample and hold period.
  • the solid-state imaging device 200 of the second embodiment differs from that of the first embodiment in that the exposure period is made shorter by adding a transistor for discharging charges from the photoelectric conversion element.
  • FIG. 18 is a circuit diagram showing one configuration example of the pixel 300 according to the second embodiment of the present technology.
  • the pixel 300 of the second embodiment differs from the first embodiment in that it further includes a discharge transistor 317 in the pre-stage circuit 310 .
  • the discharge transistor 317 functions as an overflow drain that discharges charges from the photoelectric conversion element 311 according to the discharge signal ofg from the vertical scanning circuit 211 .
  • An nMOS transistor, for example, is used as the discharge transistor 317 .
  • blooming may occur when charges are transferred from the photoelectric conversion element 311 to the FD 314 for all pixels. Then, the potentials of the FD 314 and the previous stage node 320 drop when the FD is reset. Following this potential drop, currents for charging and discharging the capacitative elements 321 and 322 continue to be generated, and the IR drop of the power supply and ground changes from the steady state without blooming.
  • the discharge transistor 317 the charge of the photoelectric conversion element 311 is discharged to the overflow drain side. Therefore, the IR drop at the time of sampling and holding the reset level and the signal level is approximately the same, and streaking noise can be suppressed.
  • FIG. 19 is a timing chart showing an example of global shutter operation according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the FD reset signal rst of high level to all the pixels for the pulse period while setting the discharge signal fg of all pixels to high level.
  • PD reset and FD reset are performed for all pixels.
  • the reset level is sampled and held.
  • ?fg_[n] in the same figure indicates the signal to the pixel of the n-th row among the N rows.
  • the vertical scanning circuit 211 returns the discharge signal THERfg of all pixels to low level. Then, the vertical scanning circuit 211 supplies a high-level transfer signal trg to all pixels over a period from timing T2 immediately before the end of exposure to T3 at the end of exposure. This samples and holds the signal level.
  • both the transfer transistor 312 and the FD reset transistor 313 must be turned on at the start of exposure (that is, at PD reset).
  • the FD 314 must be reset at the same time when the PD is reset. Therefore, it is necessary to reset the FD again within the exposure period and sample and hold the reset level, and the exposure period cannot be shorter than the sample and hold period of the reset level.
  • a certain amount of waiting time is required until the voltage and current stabilize. A period is required.
  • the reset level can be sample-held by performing the FD reset before releasing the PD reset (starting exposure). As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the first to third modifications of the first embodiment can also be applied to the second embodiment.
  • the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 since the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 is provided, it is possible to perform the FD reset and sample and hold the reset level before the start of exposure. can. As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the FD 314 is initialized by the power supply voltage VDD, but in this configuration, there is a possibility that the sensitivity non-uniformity (PRNU) may deteriorate due to variations in the capacitive elements 321 and 322 and parasitic capacitance. be.
  • the solid-state imaging device 200 of the third embodiment differs from the first embodiment in that PRNU is improved by lowering the power supply of the FD reset transistor 313 during reading.
  • FIG. 20 is a circuit diagram showing one configuration example of the pixel 300 according to the third embodiment of the present technology.
  • the pixel 300 of the third embodiment differs from the first embodiment in that the power supply of the FD reset transistor 313 is separated from the power supply voltage VDD of the pixel 300 .
  • the drain of the FD reset transistor 313 of the third embodiment is connected to the reset power supply voltage VRST.
  • This reset power supply voltage VRST is controlled by the timing control circuit 212, for example.
  • the timing control circuit 212 is an example of the control circuit described in the claims.
  • the potential of the FD 314 decreases due to the reset feedthrough of the FD reset transistor 313 at timing T0 immediately before the start of exposure, as illustrated in FIG. This fluctuation amount is assumed to be Vft.
  • the potential of the FD 314 changes from VDD to VDD-Vft at timing T0. Also, the potential of the previous stage node 320 during exposure is VDD-Vft-Vsig.
  • the FD reset transistor 313 is turned on during reading, and the FD 314 is fixed to the power supply voltage VDD. Due to the amount of variation Vft of FD 314, the potentials of pre-stage node 320 and post-stage node 340 in reading are shifted higher by about Vft. However, due to variations in the capacitance values of the capacitive elements 321 and 322 and parasitic capacitance, the amount of voltage to be shifted varies from pixel to pixel, resulting in deterioration of PRNU.
  • the transition amount of the subsequent node 340 when the preceding node 320 transitions by Vft is expressed by, for example, the following equation. ⁇ (Cs+ ⁇ Cs)/(Cs+ ⁇ Cs+Cp) ⁇ *Vft Equation 4
  • Cs is the capacitance value of the capacitive element 322 on the signal level side
  • ⁇ Cs is the variation of Cs
  • Cp is the capacitance value of the parasitic capacitance of the post-stage node 340 .
  • Equation 4 can be approximated by the following equation. ⁇ 1 ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 5
  • Equation 5 the variation of the subsequent node 340 can be expressed by the following equation. ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 6
  • FIG. 23 is a timing chart showing an example of voltage control in the third embodiment of the present technology.
  • the timing control circuit 212 controls the reset power supply voltage VRST to a value different from that during the exposure period in the row-by-row readout period after timing T9.
  • the timing control circuit 212 sets the reset power supply voltage VRST to the same value as the power supply voltage VDD.
  • the timing control circuit 212 reduces the reset power supply voltage VRST to VDD-Vft. That is, in the read period, the timing control circuit 212 reduces the reset power supply voltage VRST by an amount that substantially matches the variation Vft due to the reset feedthrough. With this control, the reset level of the FD 314 can be made uniform at the time of exposure and at the time of readout.
  • the timing control circuit 212 reduces the reset power supply voltage VRST by the variation amount Vft due to the reset feedthrough at the time of reading. You can level up. Thereby, it is possible to suppress deterioration of sensitivity non-uniformity (PRNU).
  • PRNU sensitivity non-uniformity
  • the signal level is read after the reset level for each frame.
  • sensitivity non-uniformity PRNU
  • PRNU sensitivity non-uniformity
  • the solid-state imaging device 200 of the fourth embodiment is superior to the first embodiment in improving PRNU by exchanging the level held by the capacitive element 321 and the level held by the capacitative element 322 for each frame. Different from the form.
  • the solid-state imaging device 200 of the fourth embodiment continuously images a plurality of frames in synchronization with the vertical synchronization signal.
  • the odd-numbered frames are called “odd-numbered frames”, and the even-numbered frames are called “even-numbered frames”. Note that the odd-numbered frame and the even-numbered frame are examples of a pair of frames described in the claims.
  • FIG. 24 is a timing chart showing an example of global shutter operation for odd frames according to the fourth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 321 to hold the reset level by setting the selection signal ⁇ r and then the selection signal ⁇ s to high level, and then changes the signal level. It is held by the capacitor 322 .
  • FIG. 25 is a timing chart showing an example of the odd-numbered frame readout operation according to the fourth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ r to the high level, then the selection signal ⁇ s, and reads the signal level after the reset level.
  • FIG. 26 is a timing chart showing an example of global shutter operation for even-numbered frames according to the fourth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 322 to hold the reset level by setting the selection signal ⁇ s and then the selection signal ⁇ r to high level, and then changes the signal level. It is held in the capacitor 321 .
  • FIG. 27 is a timing chart showing an example of the even-numbered frame readout operation according to the fourth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ s to the high level, then the selection signal ⁇ r, and reads the signal level after the reset level.
  • the levels held in the capacitive elements 321 and 322 are reversed between even-numbered frames and odd-numbered frames.
  • the polarity of the PRNU is also reversed between even and odd frames.
  • the post-stage column signal processing circuit 260 obtains the arithmetic mean of the odd-numbered frames and the even-numbered frames. This allows PRNUs with opposite polarities to cancel each other out.
  • This control is effective for capturing moving images and adding frames. In addition, it is possible to realize this by only changing the driving method without adding an element to the pixel 300 .
  • the level held in the capacitive element 321 and the level held in the capacitative element 322 are reversed between the odd frame and the even frame.
  • the polarity of PRNU can be reversed between frames.
  • the column signal processing circuit 260 obtains the difference between the reset level and the signal level for each column.
  • the charge overflows from the photoelectric conversion element 311, which may cause a black spot phenomenon in which the brightness is lowered and the pixel is blackened.
  • the solid-state imaging device 200 of the fifth embodiment differs from that of the first embodiment in that whether or not the black spot phenomenon has occurred is determined for each pixel.
  • FIG. 28 is a circuit diagram showing one configuration example of the column signal processing circuit 260 according to the fifth embodiment of the present technology.
  • a plurality of ADCs 270 and a digital signal processing section 290 are arranged in the column signal processing circuit 260 of the fifth embodiment.
  • a plurality of CDS processing units 291 and a plurality of selectors 292 are arranged in the digital signal processing unit 290 .
  • ADC 270, CDS processing unit 291 and selector 292 are provided for each column.
  • the ADC 270 also includes a comparator 280 and a counter 271 .
  • the comparator 280 compares the level of the vertical signal line 309 with the ramp signal Rmp from the DAC 213 and outputs the comparison result VCO.
  • a comparison result VCO is supplied to the counter 271 and the timing control circuit 212 .
  • Comparator 280 includes selector 281 , capacitive elements 282 and 283 , auto-zero switches 284 and 286 , and comparator 285 .
  • the selector 281 connects either the vertical signal line 309 of the corresponding column or the node of the predetermined reference voltage VREF to the non-inverting input terminal (+) of the comparator 285 according to the input-side selection signal selin, and the capacitive element 282. It connects through The input side selection signal selin is supplied from the timing control circuit 212 . Note that the selector 281 is an example of an input-side selector described in the claims.
  • the comparator 285 compares the levels of the non-inverting input terminal (+) and the inverting input terminal (-) and outputs the comparison result VCO to the counter 271 .
  • a ramp signal Rmp is input to the inverting input terminal (-) via the capacitive element 283 .
  • the auto-zero switch 284 short-circuits the non-inverting input terminal (+) and the output terminal of the comparison result VCO according to the auto-zero signal Az from the timing control circuit 212 .
  • the auto-zero switch 286 short-circuits the inverting input terminal (-) and the output terminal of the comparison result VCO according to the auto-zero signal Az.
  • the counter 271 counts the count value until the comparison result VCO is inverted, and outputs a digital signal CNT_out indicating the count value to the CDS processing section 291 .
  • the CDS processing unit 291 performs CDS processing on the digital signal CNT_out.
  • the CDS processing unit 291 calculates the difference between the digital signal CNT_out corresponding to the reset level and the digital signal CNT_out corresponding to the signal level, and outputs the difference as CDS_out to the selector 292 .
  • the selector 292 outputs either the CDS-processed digital signal CDS_out or the full-code digital signal FULL as the pixel data of the corresponding column according to the output-side selection signal selout from the timing control circuit 212 .
  • the selector 292 is an example of an output-side selector described in the claims.
  • FIG. 29 is a timing chart showing an example of global shutter operation according to the fifth embodiment of the present technology.
  • the control method of the transistors during the global shutter in the fifth embodiment is the same as in the first embodiment.
  • the dashed-dotted line in the figure shows the potential variation of the FD 314 when weak sunlight is incident so that the amount of overflowed charge is relatively small.
  • the dotted line in the figure shows the potential fluctuation of the FD 314 when strong sunlight is incident so that the amount of overflowed charge is relatively large.
  • the reset level is lowered at the timing T3 when the FD reset is completed, but the level is not lowered at this point.
  • the reset level drops completely at timing T3.
  • the signal level is the same as the reset level, and the potential difference between them is "0", so the digital signal after CDS processing is the same as in the dark state and darkens.
  • a phenomenon in which a pixel becomes black even when very high illuminance light such as sunlight is incident is called a black spot phenomenon or blooming.
  • the operating point of the pre-stage circuit 310 cannot be secured, and the current id1 of the current source transistor 316 fluctuates. Since the current source transistor 316 of each pixel is connected to a common power supply and ground, when the current fluctuates in one pixel, the IR drop fluctuation of that pixel affects the sample level of other pixels. end up A pixel where the black dot phenomenon occurs becomes an aggressor, and a pixel whose sample level is changed by that pixel becomes a victim. This results in streaking noise.
  • the black dot phenomenon is less likely to occur in pixels with black spots (blooming), since overflowing charges are discarded to the drain transistor 317 side.
  • the discharge transistor 317 even if the discharge transistor 317 is provided, there is a possibility that part of the charge will flow to the FD 314, and the black spot phenomenon may not be eradicated.
  • the addition of the discharge transistor 317 has the disadvantage that the effective area/charge ratio for each pixel is reduced. Therefore, it is desirable to suppress the black spot phenomenon without using the discharge transistor 317 .
  • the first is adjustment of the clip level of the FD 314 .
  • the second method is to judge whether or not a black dot phenomenon has occurred during reading, and replace the output with a full code when the black dot phenomenon has occurred.
  • the high level of the FD reset signal rst (in other words, the gate of the FD reset transistor 313) in FIG.
  • the difference (ie amplitude) between these high and low levels is set to a value corresponding to the dynamic range.
  • the value is adjusted to a value obtained by adding a margin to that value.
  • the value corresponding to the dynamic range corresponds to the difference between the power supply voltage VDD and the potential of the FD 314 when the digital signal becomes full code.
  • the dynamic range changes depending on the analog gain of the ADC.
  • a low analog gain requires a large dynamic range, while a high analog gain requires a small dynamic range. Therefore, the gate voltage when the FD reset transistor 313 is turned off can be changed according to the analog gain.
  • FIG. 30 is a timing chart showing an example of read operation in the fifth embodiment of the present technology.
  • the selection signal ⁇ r becomes high level at the timing T11 immediately after the readout start timing T10
  • the potential of the vertical signal line 309 fluctuates in the pixel on which sunlight is incident.
  • the dashed-dotted line in FIG. 4 indicates the potential fluctuation of the vertical signal line 309 when weak sunlight is incident.
  • a dotted line in the figure indicates the potential fluctuation of the vertical signal line 309 when strong sunlight is incident.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "0" to connect the comparator 285 to the vertical signal line 309. During this auto-zero period, the timing control circuit 212 performs auto-zero with the auto-zero signal Az.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "1" within the determination period from timing T12 to timing T13.
  • the input side selection signal selin disconnects the comparator 285 from the vertical signal line 309 and connects it to the node of the reference voltage VREF.
  • This reference voltage VREF is set to the expected value of the level of the vertical signal line 309 when no blooming occurs.
  • Vrst corresponds to, for example, Vreg-Vgs2, where Vgs2 is the gate-source voltage of the rear-stage amplifying transistor 351 .
  • the DAC 213 reduces the level of the ramp signal Rmp from Vrmp_az to Vrmp_sun within the determination period.
  • the reset level Vrst of the vertical signal line 309 is substantially the same as the reference voltage VREF, and the potential of the inverting input terminal (+) of the comparator 285 is autozero. Not much different from time to time.
  • the comparison result VCO becomes high level.
  • the timing control circuit 212 can determine whether blooming has occurred based on whether the comparison result VCO becomes low level within the determination period.
  • the timing control circuit 212 connects the comparator 285 to the vertical signal line 309 after timing T13 after the determination period has elapsed. Further, after the P-phase settling period of timings T13 to T14 has passed, the P-phase is read out during the period of timings T14 to T15. After the D-phase settling period of timings T15 to T19 elapses, the D-phase is read out during the period of timings T19 to T20.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the digital signal CDS_out after the CDS processing as it is.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the full code FULL instead of the CDS-processed digital signal CDS_out. Thereby, the black spot phenomenon can be suppressed.
  • the timing control circuit 212 determines whether or not the black spot phenomenon has occurred based on the comparison result VCO, and outputs the full code when the black spot phenomenon has occurred. Since it is output, the black spot phenomenon can be suppressed.
  • the vertical scanning circuit 211 performs control (that is, global shutter operation) to simultaneously expose all rows (all pixels).
  • control that is, global shutter operation
  • the solid-state imaging device 200 of the sixth embodiment differs from that of the first embodiment in that it performs a rolling shutter operation during testing.
  • FIG. 31 is a timing chart showing an example of rolling shutter operation according to the sixth embodiment of the present technology.
  • the vertical scanning circuit 211 performs control to sequentially select a plurality of rows and start exposure.
  • the figure shows the exposure control of the n-th row.
  • the vertical scanning circuit 211 supplies the n-th row with the high-level post-stage selection signal selb, the selection signal ⁇ r, and the selection signal ⁇ s. Also, at the timing T0 of exposure start, the vertical scanning circuit 211 supplies the high-level FD reset signal rst and the post-stage reset signal rstb to the n-th row over the pulse period. The vertical scanning circuit 211 supplies the transfer signal trg to the n-th row at timing T1 when exposure ends.
  • the solid-state imaging device 200 can generate low-noise image data by the rolling shutter operation shown in FIG.
  • the solid-state imaging device 200 of the sixth embodiment performs a global shutter operation during normal imaging as in the first embodiment.
  • the vertical scanning circuit 211 performs control (that is, rolling shutter operation) to sequentially select a plurality of rows and start exposure. data can be generated.
  • the source of the source follower in the preceding stage (the amplifying transistor 315 in the preceding stage and the current source transistor 316) is connected to the power supply voltage VDD, and reading is performed row by row while the source follower is on. rice field.
  • the circuit noise of the source follower in the preceding stage propagates to the succeeding stage during readout in units of rows, and there is a possibility that the random noise increases.
  • the solid-state imaging device 200 of the seventh embodiment differs from that of the first embodiment in that noise is reduced by turning off the source follower in the preceding stage during readout.
  • FIG. 32 is a block diagram showing one configuration example of the solid-state imaging device 200 according to the seventh embodiment of the present technology.
  • the solid-state imaging device 200 of the seventh embodiment differs from that of the first embodiment in that a regulator 420 and a switching section 440 are further provided.
  • a plurality of effective pixels 301 and a predetermined number of dummy pixels 430 are arranged in the pixel array section 220 of the seventh embodiment.
  • the dummy pixels 430 are arranged around the area where the effective pixels 301 are arranged.
  • each of the dummy pixels 430 is supplied with the power supply voltage VDD
  • each of the effective pixels 301 is supplied with the power supply voltage VDD and the source voltage Vs.
  • a signal line for supplying the power supply voltage VDD to the effective pixels 301 is omitted in FIG.
  • the power supply voltage VDD is supplied from a pad 410 outside the solid-state imaging device 200 .
  • the regulator 420 generates a constant generation voltage V gen based on the input potential Vi from the dummy pixel 430 and supplies it to the switching section 440 .
  • the switching unit 440 selects either the power supply voltage VDD from the pad 410 or the generated voltage V gen from the regulator 420 and supplies it as the source voltage Vs to each column of the effective pixels 301 .
  • FIG. 33 is a circuit diagram showing one configuration example of the dummy pixel 430, the regulator 420, and the switching section 440 according to the seventh embodiment of the present technology.
  • a is a circuit diagram of the dummy pixel 430 and the regulator 420
  • b is a circuit diagram of the switching section 440 .
  • the dummy pixel 430 includes a reset transistor 431, an FD 432, an amplification transistor 433 and a current source transistor 434.
  • the reset transistor 431 initializes the FD 432 according to the reset signal RST from the vertical scanning circuit 211 .
  • the FD 432 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the amplification transistor 433 amplifies the voltage level of the FD 432 and supplies it to the regulator 420 as an input voltage Vi.
  • the sources of the reset transistor 431 and the amplification transistor 433 are connected to the power supply voltage VDD.
  • Current source transistor 434 is connected to the drain of amplification transistor 433 . This current source transistor 434 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • the regulator 420 includes a low-pass filter 421, a buffer amplifier 422 and a capacitive element 423.
  • the low-pass filter 421 passes, as an output voltage Vj, components of a low frequency band below a predetermined frequency in the signal of the input voltage Vi.
  • the output voltage Vj is input to the non-inverting input terminal (+) of the buffer amplifier 422 .
  • the inverting input terminal (-) of buffer amplifier 422 is connected to its output terminal.
  • the capacitive element 423 holds the voltage of the output terminal of the buffer amplifier 422 as Vgen .
  • This V gen is supplied to the switching section 440 .
  • the switching section 440 includes an inverter 441 and a plurality of switching circuits 442 .
  • a switching circuit 442 is arranged for each column of the effective pixels 301 .
  • the inverter 441 inverts the switching signal SW from the timing control circuit 212 . This inverter 441 supplies an inverted signal to each of the switching circuits 442 .
  • the switching circuit 442 selects either the power supply voltage VDD or the generated voltage V gen and supplies it to the corresponding column in the pixel array section 220 as the source voltage Vs.
  • the switching circuit 442 includes switches 443 and 444 .
  • the switch 443 opens and closes the path between the node of the power supply voltage VDD and the corresponding column according to the switching signal SW.
  • the switch 444 opens and closes the path between the node of the generated voltage V gen and the corresponding column according to the inverted signal of the switching signal SW.
  • FIG. 34 is a timing chart showing an example of operations of the dummy pixel 430 and the regulator 420 according to the seventh embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a reset signal RST of high level (here, power supply voltage VDD) to each dummy pixel 430 .
  • the potential Vfd of the FD 432 within the dummy pixel 430 is initialized to the power supply voltage VDD. Then, when the reset signal RST becomes low level, it changes to VDD-Vft due to the reset feedthrough.
  • the input voltage Vi drops to VDD-Vgs-Vsig after reset.
  • Vj and Vgen become substantially constant voltages.
  • FIG. 35 is a circuit diagram showing one configuration example of the effective pixel 301 according to the seventh embodiment of the present technology.
  • the circuit configuration of the effective pixel 301 is the same as that of the pixel 300 of the first embodiment except that the source of the preamplifying transistor 315 is supplied with the source voltage Vs from the switching unit 440 .
  • FIG. 36 is a timing chart showing an example of global shutter operation according to the seventh embodiment of the present technology.
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. Also, the voltage of the preceding node drops from VDD-Vgs-Vth to VDD-Vgs-Vsig at timing T4.
  • Vth is the threshold voltage of the transfer transistor 312 .
  • FIG. 37 is a timing chart showing an example of read operation in the seventh embodiment of the present technology.
  • the switching unit 440 selects the generated voltage V gen during reading and supplies it as the source voltage Vs. This generated voltage V gen is adjusted to VDD-Vgs-Vft. Further, in the seventh embodiment, the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to stop supplying the current id1.
  • FIG. 38 is a diagram for explaining the effects of the seventh embodiment of the present technology.
  • the source follower the front-stage amplification transistor 315 and the current source transistor 316
  • the circuit noise of the source follower in the preceding stage may propagate to the subsequent stage (the capacitive element, the source follower in the subsequent stage, and the ADC), increasing the readout noise.
  • kTC noise generated in pixels during global shutter operation is 450 ( ⁇ Vrms), as illustrated in FIG.
  • the noise generated in the source follower in the preceding stage is 380 ( ⁇ Vrms) in reading out each row.
  • the noise generated after the source follower in the latter stage is 160 ( ⁇ Vrms). Therefore, the total noise is 610 ( ⁇ Vrms).
  • the noise contribution of the preceding source follower in the total noise value is relatively large.
  • the source of the preceding source follower is supplied with an adjustable voltage (Vs) as described above.
  • Vs adjustable voltage
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. After the exposure ends, the switching unit 440 switches the source voltage Vs to VDD-Vgs-Vft. Also, the timing control circuit 212 turns on the current source transistor 316 in the previous stage during the global shutter (exposure) operation, and turns it off after the end of the exposure.
  • the potentials of the front-stage nodes during the global shutter operation and during the readout of each row are uniform, and PRNU can be improved.
  • the source follower in the preceding stage is turned off when reading out each row, the circuit noise of the source follower does not occur and becomes 0 ( ⁇ Vrms) as shown in FIG. Note that the front-stage amplifying transistor 315 of the front-stage source follower is in the ON state.
  • the solid-state imaging device 200 of the eighth embodiment differs from that of the first embodiment in that low-noise, high-speed rolling shutter operation is achieved.
  • FIG. 39 is a circuit diagram showing one configuration example of the pixel 300 and the load MOS circuit block 250 according to the eighth embodiment of the present technology.
  • a pixel 300 in this eighth embodiment comprises a pixel circuit 305 and a sample and hold circuit 306 .
  • the pixel circuit 305 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD reset transistor 313 , an FD 314 , a pre-amplification transistor 315 and a selection transistor 318 .
  • the sample hold circuit 306 also includes a current source transistor 316 , capacitive elements 321 and 322 , selection transistors 331 and 332 , a post-stage reset transistor 341 , a post-stage amplification transistor 351 and a post-stage selection transistor 352 .
  • connection configuration of elements other than the selection transistor 318 in the pixel 300 is the same as that of the first embodiment illustrated in FIG.
  • two vertical signal lines such as vertical signal lines 308 and 309 are wired for each column in the pixel array section 220 in the eighth embodiment.
  • the selection transistor 318 outputs the pixel signal of the voltage amplified by the pre-amplification transistor 315 to the load MOS circuit block 250 as the output signal Vout1 through the vertical signal line 308 according to the control signal from the vertical scanning circuit 211 .
  • the gate of this selection transistor 318 is supplied with RS or CLP from the vertical scanning circuit 211 as a control signal.
  • the front-stage amplification transistor 315 outputs the pixel signal to the front-stage node 320 as the input signal Vin.
  • the sample hold circuit 306 holds the reset level and signal level of the input signal Vin in the capacitive elements 321 and 322 and outputs them to the load MOS circuit block 250 via the vertical signal line 309 as the output signal Vout2.
  • a current supply switch 252 and a changeover switch 253 are further arranged for each column.
  • the current supply switch 252 connects the vertical signal line 308 to either the power supply voltage VDD or the switch 253 according to the control signal selm from the vertical scanning circuit 211 .
  • the switch 253 selects either the output signal Vout1 from the current supply switch 252 or the output signal Vout2 from the vertical signal line 309 according to the control signal selm, and outputs the selected signal to the load MOS transistor 251 and the ADC 261. .
  • the solid-state imaging device 200 is set to either a rolling shutter mode in which exposure is started by sequentially selecting rows or a global shutter mode in which exposure is started simultaneously for all pixels. be.
  • the rolling shutter mode is set, the vertical scanning circuit 211 sequentially drives the rows to perform rolling shutter exposure.
  • the pixel circuit 305 generates a pixel signal and outputs it through the vertical signal line 308 as an output signal Vout1.
  • the current supply switch 252 connects the vertical signal line 308 to the changeover switch 253 , and the changeover switch 253 selects the output signal Vout ⁇ b>1 and outputs it to the ADC 261 .
  • the vertical scanning circuit 211 drives all pixels and exposes them by the global shutter method, as in the first embodiment.
  • the pixel circuit 305 supplies the pixel signal to the sample hold circuit 306 as the input signal Vin.
  • the sample hold circuit 306 holds the input signal Vin and outputs it as an output signal Vout2 via the vertical signal line 309 according to the subsequent stage selection signal selb.
  • the current supply switch 252 connects the vertical signal line 308 to the power supply voltage VDD, and the selector switch 253 selects the output signal Vout2 and outputs it to the ADC 261 .
  • the solid-state imaging device 200 in the eighth embodiment includes a lower pixel chip 202 and an upper pixel chip 201 stacked on the lower pixel chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • the pixel circuit 305 is arranged on the upper pixel chip 201
  • the sample and hold circuit 306 and the circuits after the load MOS circuit block 250 are arranged on the lower pixel chip 202 .
  • the pixel circuit 305 and the sample-and-hold circuit 306 are connected by a connection portion 361 of Cu--Cu junction.
  • the vertical signal line 308 and the load MOS circuit block 250 are connected by a connection portion 362 of Cu--Cu junction.
  • the circuits and elements in the solid-state imaging device 200 can also be provided on a single semiconductor chip without stacking.
  • FIG. 40 is a diagram showing the states of the pixel 300 and the load MOS circuit block 250 in rolling shutter mode according to the eighth embodiment of the present technology.
  • a control signal RS for sequentially selecting rows is supplied to the gate of the selection transistor 318 .
  • the selection transistor 318 outputs the pixel signal as the output signal Vout1 via the vertical signal line 308 according to the control signal RS.
  • the current supply switch 252 connects the vertical signal line 308 to the changeover switch 253 , and the changeover switch 253 selects the output signal Vout ⁇ b>1 and outputs it to the ADC 261 .
  • the current source transistor 316, the selection transistors 331 and 332, and the post-stage selection transistor 352 are controlled to be off.
  • the post-stage reset transistor 341 is controlled to be on. In the figure, a cross indicates that the transistor is off.
  • FIG. 41 is a timing chart showing an example of the operation of the solid-state imaging device in rolling shutter mode according to the eighth embodiment of the present technology.
  • a vertical scanning circuit 211 (not shown) sequentially selects rows and starts exposure. At the end of exposure of a row, readout of that row begins. A gray portion in the figure indicates a readout period.
  • rst_[n], trg_[n] and RS_[n] indicate the nth row signal.
  • the vertical scanning circuit 211 supplies a high level control signal RS_[n] over the period. Also, the vertical scanning circuit 211 supplies a high-level reset signal rst_[n] over the pulse period from timing T1 within that period. Immediately thereafter, the reset level of the nth row is read. Then, the vertical scanning circuit 211 supplies the high-level transfer signal trg_[n] over the pulse period from the timing T2 after reading the reset level. Immediately thereafter, the signal level of the nth row is read out.
  • the post-stage reset signal rstb of all pixels is controlled to high level.
  • the selection signals ⁇ r and ⁇ s for all rows and the subsequent stage selection signal selb are controlled to a low level.
  • the current id1 is not supplied from the current source transistors 316 of all rows.
  • the current id2 is supplied by the load MOS transistors 251 in all columns.
  • the sample hold circuit 306 is stopped, and the changeover switch 253 outputs the output signal Vout1 from the pixel circuit 305.
  • FIG. Therefore, it is possible to suppress the kTC noise generated when the sample-and-hold circuit 306 samples and holds.
  • the reading speed can be increased accordingly.
  • high-speed imaging with low noise can be performed, although rolling shutter distortion may occur.
  • FIG. 42 is a diagram showing states of the pixel 300 and the load MOS circuit block 250 in global shutter mode according to the eighth embodiment of the present technology.
  • a control signal CLP for clipping the reset level of the input signal Vin is supplied to the gate of the selection transistor 318 .
  • the vertical scanning circuit 211 sets the control signal CLP to a predetermined clip level within the sampling period of the reset level.
  • the control signal CLP is controlled to a low level during periods other than the sample period.
  • the current supply switch 252 connects the vertical signal line 308 to the power supply voltage VDD, and the selector switch 253 selects the output signal Vout2 from the sample hold circuit 306 and outputs it to the ADC 261 .
  • a current flows from the power supply voltage VDD to the ground terminal via the current supply switch 252, the selection transistor 318 and the current source transistor 316.
  • the current supply switch 252 may be omitted.
  • FIG. 43 is a timing chart showing an example of the operation of the solid-state imaging device in global shutter mode according to the eighth embodiment of the present technology. Control methods for rst, trg, rstb, ⁇ r, ⁇ s, selb, id1, and id2 are the same as in the first embodiment illustrated in FIG.
  • the vertical scanning circuit 211 sets the control signal CLP to a predetermined clip level during the high level period of the selection signal ⁇ r from timing T2 to T3 (in other words, the sampling period of the reset level). Control. This clips the reset level. Outside the sample period, the control signal CLP is controlled to low level.
  • the sample hold circuit 306 samples and holds the reset level and signal level of the input signal from the pixel circuit 305.
  • FIG. Therefore, rolling shutter distortion can be prevented by performing exposure using the global shutter method.
  • FIG. 44 is a diagram showing an example of a connection state between chips according to the eighth embodiment of the present technology.
  • a pixel circuit 305 is arranged for each pixel in the upper pixel array section 221 , and a sample and hold circuit 306 is arranged in the lower pixel array section 222 .
  • the pixel circuit 305 is connected to the vertical signal line 308 and the sample hold circuit 306 is connected to the vertical signal line 309 .
  • the pixel circuit 305 and the sample-and-hold circuit 306 immediately below it are connected via a connection section 361
  • the vertical signal line 308 and the load MOS circuit block 250 are connected via a connection section 362 .
  • the upper and lower chips are connected by the same number of connection portions 361 as the number of pixels and the same number of connection portions 362 as the number of columns.
  • the selector switch 253 selects the output signal Vout1 from the pixel circuit 305, so that a low-noise, high-speed rolling shutter operation can be performed. can be realized.
  • the FD 314 and the sample-and-hold circuit 306 are provided for each pixel, but with this configuration, it is difficult to reduce the circuit scale per pixel.
  • the solid-state imaging device 200 in the modified example of the eighth embodiment differs from the eighth embodiment in that a plurality of pixels share the FD 314 .
  • FIG. 45 is a circuit diagram showing one configuration example of the pixel block 302 in the modified example of the eighth embodiment of the present technology.
  • This pixel block 302 is a block in which four adjacent pixels are arranged.
  • the pixel block 302 comprises a pixel circuit 305 and a sample-and-hold circuit 306 .
  • the pixel circuit 305 includes photoelectric conversion elements 311-1 to 311-4 and transfer transistors 312-1 to 312-4 instead of the photoelectric conversion elements 311 and transfer transistors 312.
  • the circuit configurations of load MOS circuit block 250 and sample hold circuit 306 are the same as in the eighth embodiment.
  • the photoelectric conversion elements 311-1 and 311-2 are examples of the first and second photoelectric conversion elements described in the claims.
  • the transfer transistor 312 - 1 transfers charges from the photoelectric conversion element 311 - 1 to the FD 314 according to the transfer signal trg 1 from the vertical scanning circuit 211 .
  • the transfer transistor 312 - 2 transfers charges from the photoelectric conversion element 311 - 2 to the FD 314 according to the transfer signal trg 2 from the vertical scanning circuit 211 .
  • the transfer transistor 312 - 3 transfers charges from the photoelectric conversion element 311 - 3 to the FD 314 according to the transfer signal trg 3 from the vertical scanning circuit 211 .
  • the transfer transistor 312 - 4 transfers charges from the photoelectric conversion element 311 - 4 to the FD 314 according to the transfer signal trg 4 from the vertical scanning circuit 211 .
  • the transfer transistors 312-1 and 312-2 are examples of the first and second transfer transistors described in the claims.
  • the number of pixels that share the FD 314 or the like is not limited to 4 pixels, and the FD 314 or the like can be shared by 2 pixels or 8 pixels.
  • the transfer signals trg1 to trg4 are controlled at the same timing, and the sample hold circuit 306 holds a signal obtained by adding the pixel signals of the four pixels.
  • the transfer signals trg1 to trg4 can be controlled at the same timing, or they can be controlled at different timings. In the former control, a signal obtained by adding the pixel signals of the four pixels is output, and in the latter control, the pixel signals of the four pixels are output individually. Therefore, in the rolling shutter mode, it is possible to pick up image data with higher resolution than in the global shutter mode.
  • the solid-state imaging device 200 according to the ninth embodiment differs from the eighth embodiment in that transistors are added to the lower side and the transistors to the upper side are eliminated.
  • FIG. 46 is a circuit diagram showing one configuration example of the pixel 300 according to the ninth embodiment of the present technology.
  • the pixel circuit 305 of the ninth embodiment differs from that of the eighth embodiment in that the selection transistor 318 is not arranged.
  • the pixel array section 220 of the ninth embodiment differs from that of the eighth embodiment in that only one vertical signal line is wired for each column.
  • the sample hold circuit 306 of the ninth embodiment differs from the eighth embodiment in that a bypass transistor 353 is further provided.
  • the load MOS circuit block 250 of the ninth embodiment differs from that of the eighth embodiment in that the current supply switch 252 and changeover switch 253 are not arranged.
  • the bypass transistor 353 opens and closes the path between the preceding node 320 and the vertical signal line 309 according to the control signal ⁇ bp from the vertical scanning circuit 211 .
  • the vertical scanning circuit 211 turns off the bypass transistor 353 when the global shutter mode is set.
  • the vertical scanning circuit 211 turns on the bypass transistor 353 to connect (bypass) the preceding node 320 and the vertical signal line 309 .
  • Current source transistor 316, selection transistors 331 and 332, and post-stage selection transistor 352 are controlled to be off.
  • a low-noise, high-speed rolling shutter operation can be realized by bypassing the capacitive element 321 and the like with the bypass transistor 353 .
  • the pixel circuit 305 does not require the selection transistor 318, the circuit scale of the upper pixel chip 201 can be reduced.
  • the number of wirings can be reduced.
  • the pixel circuit 305 and the sample-and-hold circuit 306 have no correlation between the threshold variations of the transistors. For this reason, it is necessary to consider the direction of variations in the threshold value of transistors between the upper and lower chips when designing, and it is necessary to keep in mind that it becomes difficult to obtain an operating point in the rolling shutter mode.
  • the sixth embodiment in which the rolling shutter operation is performed without bypassing, and the ninth embodiment will be compared.
  • the capacitive elements 321 and 322 remain inserted in the pixel signal transmission path, so it can be considered as a DC (Direct Current) coupled circuit configuration.
  • the capacitive elements 321 and 322 are bypassed in the rolling shutter mode, so it can be considered as an AC (Alternating Current) coupled circuit configuration.
  • FIG. 47 is a diagram for comparing the sixth, eighth, and ninth embodiments of the present technology.
  • the circuit configuration of the sixth embodiment of AC coupling is used as a reference.
  • the sixth embodiment also has a laminated structure, and the current source transistor 316 and subsequent transistors are arranged on the lower pixel chip 202 .
  • the changeover switch 253 switches between the vertical signal lines 308 and 309, so it is possible to realize a rolling shutter operation with lower noise and higher speed than in the sixth embodiment.
  • DC coupling is achieved by bypassing, so that it is possible to realize a rolling shutter operation with lower noise and higher speed than in the sixth embodiment.
  • the bypass transistor 353 bypasses the capacitive element 321 and the like in the rolling shutter mode, so that low-noise and high-speed rolling shutter operation can be realized.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 48 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 49 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 49 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the technology according to the present disclosure it is possible to reduce kTC noise and obtain an easier-to-see captured image, thereby reducing driver fatigue.
  • a pixel circuit that outputs a pixel signal as an input signal and outputs the pixel signal as a first output signal when a rolling shutter mode is set in which exposure is sequentially started row by row; a sample-and-hold circuit for holding the input signal and outputting it as a second output signal when a global shutter mode in which exposure is started simultaneously for all pixels is set; a changeover switch for selecting either one of the first and second output signals and outputting the signal to an analog-to-digital converter.
  • a solid-state imaging device further comprising a selection transistor for outputting said pixel signal as said first output signal in accordance with a predetermined control signal.
  • the pixel circuit a photoelectric conversion element; a transfer transistor that transfers charges from the photoelectric conversion element to a floating diffusion layer; a first reset transistor that initializes the floating diffusion layer; a front-stage amplification transistor for outputting a pixel signal obtained by amplifying the voltage of the floating diffusion layer to a predetermined front-stage node in the sample-and-hold circuit as the input signal;
  • the solid-state imaging device further comprising a selection transistor that outputs the pixel signal as the first output signal in accordance with a predetermined control signal.
  • a vertical scanning circuit that supplies a predetermined clip level to the gate of the selection transistor when the global shutter mode is set and the sample hold circuit holds a predetermined reset level. solid-state image sensor.
  • the pixel signal includes a predetermined reset level and a signal level corresponding to the amount of exposure;
  • the sample and hold circuit is first and second capacitive elements; control for connecting one of the first and second capacitive elements to a predetermined post-stage node, control for disconnecting both the first and second capacitive elements from the post-stage node, and connection of the first and second capacitive elements a selection circuit that sequentially performs control for connecting the other to the subsequent node; a post-stage reset transistor that initializes the level of the post-stage node when both the first and second capacitive elements are disconnected from the post-stage node;
  • the solid-state imaging device according to (4) or (5), further comprising a post-stage circuit that sequentially reads out and outputs the reset level and the signal level from the first and second capacitive elements via the post-stage node.
  • the sample and hold circuit further comprises a current source transistor connected to the drain of the pre-amplification transistor,
  • the pixel circuit further includes a discharge transistor for discharging the charge from the photoelectric conversion element.
  • (9) further comprising a control circuit for controlling the reset power supply voltage;
  • the first reset transistor initializes the voltage of the floating diffusion layer to the reset power supply voltage,
  • the solid-state imaging device according to any one of (6) to (8), wherein the control circuit sets the reset power supply voltage to a voltage different from that during an exposure period during a readout period for reading the reset level and the signal level.
  • (10) further comprising a digital signal processing unit that adds a pair of consecutive frames; The sample-and-hold circuit holds the reset level in one of the first and second capacitive elements during the exposure period of one of the pair of frames, and then outputs the signal to the other of the first and second capacitive elements.
  • the solid-state imaging device After holding the reset level in the other of the first and second capacitive elements during the exposure period of the other of the pair of frames, the reset level is held in the one of the first and second capacitive elements.
  • the solid-state imaging device according to any one of (6) to (9) above, which holds a signal level.
  • the solid-state imaging device according to any one of (6) to (1), further comprising an analog-to-digital converter that sequentially converts the output reset level and signal level into digital signals.
  • the analog-to-digital converter is a comparator that compares the level of a vertical signal line that transmits the reset level and the signal level with a predetermined ramp signal and outputs a comparison result;
  • the comparator a comparator that compares levels of a pair of input terminals and outputs a comparison result; an input-side selector that selects either the vertical signal line or a node of a predetermined reference voltage and connects it to one of the pair of input terminals;
  • the solid-state imaging device (14) a control unit that determines whether the illuminance is higher than a predetermined value based on the comparison result and outputs the determination result; a CDS (Correlated Double Sampling) processing unit that performs correlated double sampling processing on the digital signal;
  • the solid-state imaging device according to (13), further comprising an output-side selector that outputs either the digital signal subjected to the correlated double sampling process or the digital signal of a predetermined value based on the determination result.
  • the pixel circuit is provided on a first chip, The solid-state imaging device according to any one of (1) to (14), wherein the sample-and-hold circuit is provided on a second chip.
  • first and second capacitive elements having one end commonly connected to a predetermined pre-stage node; a pixel circuit that sequentially generates a predetermined reset level and a signal level corresponding to the exposure amount and outputs the signal level to the preceding node; a selection circuit that connects the other end of one of the first and second capacitive elements to a predetermined post-stage node; a post-stage circuit that sequentially reads out the reset level and the signal level from the first and second capacitive elements through the post-stage node and outputs the reset level and the signal level through a predetermined vertical signal line;
  • a solid-state imaging device comprising: a bypass transistor that connects the preceding node and the vertical signal line when a rolling shutter mode is set in which exposure is sequentially started row by row.
  • a pixel circuit that outputs a pixel signal as an input signal and outputs the pixel signal as a first output signal when a rolling shutter mode is set in which exposure is sequentially started row by row; a sample-and-hold circuit that holds the input signal and outputs it as a second output signal when a global shutter mode in which exposure is started simultaneously for all pixels is set; a selector switch for selecting one of the first and second output signals and outputting it as an analog signal; and an analog-to-digital converter that converts the analog signal into a digital signal.
  • imaging device 110 imaging lens 120 recording unit 130 imaging control unit 200 solid-state imaging device 201 upper pixel chip 202 lower pixel chip 203 circuit chip 211 vertical scanning circuit 212 timing control circuit 213 DAC 220 pixel array section 221 upper pixel array section 222 lower pixel array section 250 load MOS circuit block 251 load MOS transistor 252 current supply switch 253 selector switch 260 column signal processing circuit 261, 270 ADC 262, 290 digital signal processing section 271 counter 280 comparator 281, 292 selector 282, 283, 321, 322 capacitive element 284, 286 auto zero switch 285 comparator 291 CDS processing section 300 pixel 301 effective pixel 302 pixel block 305 pixel circuit 306 sample and hold Circuit 310 Pre-stage circuit 311, 311-1 to 311-4 Photoelectric conversion element 312, 312-1 to 312-4 Transfer transistor 313 FD reset transistor 314 FD 315 front-stage amplification transistor 316 current source transistor 317 discharge transistor 318 selection transistor 323 front-stage reset transistor 324 front-

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Abstract

ローリングシャッター方式またはグローバルシャッター方式で露光を行う固体撮像素子において、画質を向上させる。　画素回路は、画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には画素信号を第１の出力信号として出力する。サンプルホールド回路は、全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には入力信号を保持して第２の出力信号として出力する。切替スイッチは、第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式でグローバルシャッター方式を実現するために、画素毎に一対の容量を設け、それらの容量にリセットレベルおよび信号レベルを保持させる固体撮像素子が提案されている（例えば、非特許文献１参照。）。
Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020.
　上述の従来技術では、リセットレベルおよび信号レベルを画素ごとに一対の容量に保持させることにより、カラムＡＤＣ方式において、グローバルシャッター方式の実現を図っている。しかしながら、ローリングシャッター方式を用いる場合、信号をサンプルホールドする回路でｋＴＣノイズが生じ、そのノイズにより画像データの画質が低下してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、ローリングシャッター方式またはグローバルシャッター方式で露光を行う固体撮像素子において、画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には上記画素信号を第１の出力信号として出力する画素回路と、全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には上記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、上記第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する切替スイッチとを具備する固体撮像素子、および、その制御方法である。これにより、ローリングシャッター方式で露光を行う際に画質が向上するという作用をもたらす。
　また、この第１の側面において、上記グローバルシャッターモードが設定された場合には第１の垂直信号線を所定の電源電圧に接続し、上記ローリングシャッターモードが設定された場合には上記第１の垂直信号線を上記切替スイッチに接続する電流供給スイッチをさらに具備し、上記画素回路は、上記第１の垂直信号線を介して上記第１の出力信号を出力し、上記サンプルホールド回路は、第２の垂直信号線を介して上記第２の出力信号を出力してもよい。これにより、黒点現象が防止されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、第１および第２の光電変換素子と、上記第１の光電変換素子から浮遊拡散層へ電荷を転送する第１の転送トランジスタと、上記第２の光電変換素子から上記浮遊拡散層へ電荷を転送する第２の転送トランジスタと、上記浮遊拡散層を初期化する第１のリセットトランジスタと、上記浮遊拡散層の電圧を増幅した画素信号を上記サンプルホールド回路内の所定の前段ノードへ上記入力信号として出力する前段増幅トランジスタと、所定の制御信号に従って上記画素信号を上記第１の出力信号として出力する選択トランジスタとを備えてもよい。これにより、画素当たりの回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、光電変換素子と、上記光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、上記浮遊拡散層を初期化する第１のリセットトランジスタと、上記浮遊拡散層の電圧を増幅した画素信号を上記サンプルホールド回路内の所定の前段ノードへ上記入力信号として出力する前段増幅トランジスタと、所定の制御信号に従って上記画素信号を上記第１の出力信号として出力する選択トランジスタとを備えてもよい。これにより、画素信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記グローバルシャッターモードが設定され、所定のリセットレベルを上記サンプルホールド回路が保持する際に上記選択トランジスタのゲートに所定のクリップレベルを供給する垂直走査回路をさらに具備してもよい。これにより、リセットレベルがクリップされるという作用をもたらす。
　また、この第１の側面において、上記画素信号は、所定のリセットレベルと露光量に応じた信号レベルとを含み、上記サンプルホールド回路は、第１および第２の容量素子と、上記第１および第２の容量素子の一方を所定の後段ノードに接続する制御と上記第１および第２の容量素子の両方を上記後段ノードから切り離す制御と上記第１および第２の容量素子の他方を上記後段ノードに接続する制御とを順に行う選択回路と、上記第１および第２の容量素子の両方が上記後段ノードから切り離されたときに上記後段ノードのレベルを初期化する後段リセットトランジスタと、上記後段ノードを介して上記リセットレベルおよび上記信号レベルを上記第１および第２の容量素子から順に読み出して出力する後段回路とを備えてもよい。これにより、ｋＴＣノイズが削減されるという作用をもたらす。
　また、この第１の側面において、上記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部をさらに具備し、上記サンプルホールド回路は、上記前段増幅トランジスタのドレインに接続された電流源トランジスタをさらに備え、上記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行してもよい。これにより、前段のソースフォロワが読出しの際にオフ状態になるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、上記光電変換素子から上記電荷を排出する排出トランジスタをさらに備えてもよい。これにより、光電変換素子が初期化されるという作用をもたらす。
　また、この第１の側面において、リセット電源電圧を制御する制御回路をさらに具備し、上記第１のリセットトランジスタは、浮遊拡散層の電圧を上記リセット電源電圧に初期化し、上記制御回路は、上記リセットレベルおよび上記信号レベルを読み出す読出し期間内に上記リセット電源電圧を露光期間と異なる電圧にしてもよい。これにより、感度不均一性が改善するという作用をもたらす。
　また、この第１の側面において、連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、上記サンプルホールド回路は、上記一対のフレームの一方の露光期間内に上記第１および第２の容量素子の一方に上記リセットレベルを保持した後に上記第１および第２の容量素子の他方に上記信号レベルを保持し、上記一対のフレームの他方の露光期間内に上記第１および第２の容量素子の上記他方に上記リセットレベルを保持した後に上記第１および第２の容量素子の上記一方に上記信号レベルを保持してもよい。これにより、感度不均一性が改善するという作用をもたらす。
　また、この第１の側面において、上記出力された上記リセットレベルおよび上記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備してもよい。これにより、デジタルの画像データが生成されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記リセットレベルおよび上記信号レベルを伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、上記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す上記デジタル信号を出力するカウンタとを備えてもよい。簡易な構成によってアナログデジタル変換が実現されるという作用をもたらす。
　また、この第１の側面において、上記コンパレータは、一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、上記垂直信号線と所定の参照電圧のノードとのいずれかを選択して上記一対の入力端子の一方に接続する入力側セレクタとを備え、上記一対の入力端子の一方には、上記ランプ信号が入力されてもよい。これにより、黒点現象が抑制されるという作用をもたらす。
　また、この第１の側面において、上記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、上記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、上記相関二重サンプリング処理が実行された上記デジタル信号と所定値のデジタル信号とのいずれかを上記判定結果に基づいて出力する出力側セレクタとをさらに具備してもよい。これにより、黒点現象が抑制されるという作用をもたらす。
　また、この第１の側面において、上記画素回路は、第１のチップに設けられ、上記サンプルホールド回路は、第２のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、本技術の第２の側面は、所定の前段ノードに一端が共通に接続された第１および第２の容量素子と、所定のリセットレベルと露光量に応じた信号レベルとを順に生成して上記前段ノードに出力する画素回路と、上記第１および第２の容量素子のいずれかの他端を所定の後段ノードに接続する選択回路と、上記後段ノードを介して上記リセットレベルおよび上記信号レベルを上記第１および第２の容量素子から順に読み出して所定の垂直信号線を介して出力する後段回路と、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には上記前段ノードと上記垂直信号線とを接続するバイパストランジスタとを具備する固体撮像素子である。これにより、バイパスによってローリングシャッター方式で露光を行う際に画質が向上するという作用をもたらす。
　また、本技術の第３の側面は、画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には上記画素信号を第１の出力信号として出力する画素回路と、全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には上記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、上記第１および第２の出力信号のいずれかを選択してアナログ信号として出力する切替スイッチと、上記アナログ信号をデジタル信号に変換するアナログデジタル変換器とを具備する撮像装置である。これにより、撮像装置において、ローリングシャッター方式で露光を行う際に画質が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理回路および負荷ＭＯＳ回路ブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出し動作の別の例を示すタイミングチャートである。 比較例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素の状態の一例を示す図である。 本技術の第１の実施の形態における信号レベルの読出しのときの画素の状態の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第３の実施の形態におけるリセットフィードスルーについて説明するための図である。 本技術の第３の実施の形態におけるリセットフィードスルーによるレベルのばらつきについて説明するための図である。 本技術の第３の実施の形態における電圧制御の一例を示すタイミングチャートである。 本技術の第４の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第５の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第６の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第７の実施の形態におけるダミー画素、レギュレータ、および、切り替え部の一構成例を示す回路図である。 本技術の第７の実施の形態におけるダミー画素およびレギュレータの動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における有効画素の一構成例を示す回路図である。 本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における効果を説明するための図である。 本技術の第８の実施の形態における画素および負荷ＭＯＳ回路ブロックの一構成例を示す回路図である。 本技術の第８の実施の形態におけるローリングシャッターモードの画素および負荷ＭＯＳ回路ブロックの状態を示す図である。 本技術の第８の実施の形態におけるローリングシャッターモードの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態におけるグローバルシャッターモードの画素および負荷ＭＯＳ回路ブロックの状態を示す図である。 本技術の第８の実施の形態におけるグローバルシャッターモードの固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態におけるチップ間の接続状態の一例を示す図である。 本技術の第８の実施の形態の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第９の実施の形態における画素の一構成例を示す回路図である。 本技術の第６、第８および第９の実施の形態を比較するための図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（第１および第２の容量素子に画素信号を保持させる例）
　２．第２の実施の形態（排出トランジスタを追加し、第１および第２の容量素子に画素信号を保持させる例）
　３．第３の実施の形態（第１および第２の容量素子に画素信号を保持させ、リセット電源電圧を制御する例）
　４．第４の実施の形態（第１および第２の容量素子に画素信号を保持させ、フレームごとに保持させるレベルを入れ替える例）
　５．第５の実施の形態（第１および第２の容量素子に画素信号を保持させ、黒点現象を抑制する例）
　６．第６の実施の形態（第１および第２の容量素子に画素信号を保持させ、ローリングシャッター動作を行う例）
　７．第７の実施の形態（第１および第２の容量素子に画素信号を保持させ、読出しの際に前段のソースフォロワをオフ状態にする例）
　８．第８の実施の形態（画素回路からの出力とサンプルホールド回路からの出力とを切り替える例）
　９．第９の実施の形態（前段ノードと垂直信号線とをバイパスする例）
　１０．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に複数の画素３００が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　以下、水平方向に配列された画素３００の集合を「行」と称し、行に垂直な方向に配列された画素３００の集合を「列」と称する。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素３００は、入射光を光電変換してアナログの画素信号を生成するものである。この画素３００は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ変換処理やＣＤＳ処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。なお、カラム信号処理回路２６０は、特許請求の範囲に記載の信号処理回路の一例である。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３００の一構成例を示す回路図である。この画素３００は、前段回路３１０と、容量素子３２１および３２２と、選択回路３３０と、後段リセットトランジスタ３４１と、後段回路３５０とを備える。
　前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。
　光電変換素子３１１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇに従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔに従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤ３１４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅して前段ノード３２０に出力するものである。なお、ＦＤリセットトランジスタ３１３は、特許請求の範囲に記載の第１のリセットトランジスタの一例である。また、前段増幅トランジスタ３１５は、特許請求の範囲に記載の第１の増幅トランジスタの一例である。
　また、ＦＤリセットトランジスタ３１３および前段増幅トランジスタ３１５のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段増幅トランジスタ３１５のドレインに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　容量素子３２１および３２２のそれぞれの一端は、前段ノード３２０に共通に接続され、それぞれの他端は、選択回路３３０に接続される。なお、容量素子３２１おおび３２２は、特許請求の範囲に記載の第１および第２の容量素子の一例である。
　選択回路３３０は、選択トランジスタ３３１および選択トランジスタ３３２を備える。選択トランジスタ３３１は、垂直走査回路２１１からの選択信号Φｒに従って、容量素子３２１と後段ノード３４０との間の経路を開閉するものである。選択トランジスタ３３２は、垂直走査回路２１１からの選択信号Φｓに従って、容量素子３２２と後段ノード３４０との間の経路を開閉するものである。
　後段リセットトランジスタ３４１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３４０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電位ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３５０は、後段増幅トランジスタ３５１および後段選択トランジスタ３５２を備える。後段増幅トランジスタ３５１は、後段ノード３４０のレベルを増幅するものである。後段選択トランジスタ３５２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３５１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。なお、後段増幅トランジスタは、特許請求の範囲に記載の第２の増幅トランジスタの一例である。
　なお、画素３００内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　垂直走査回路２１１は、露光開始時に全画素へハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、光電変換素子３１１が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｒをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、ＦＤ３１４が初期化され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２１に保持される。この制御を以下、「ＦＤリセット」と称する。
　ＦＤリセットの際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３２１の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、露光量に応じた信号電荷がＦＤ３１４へ転送され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２２に保持される。
　信号電荷の転送の際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３２２の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、リセットレベルおよび信号レベルを順に生成する。リセットレベルは、容量素子３２１に保持され、信号レベルは、容量素子３２２に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のリセットレベルおよび信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｒを所定期間に亘って供給する。これにより、容量素子３２１が後段ノード３４０に接続され、リセットレベルが読み出される。
　リセットレベルの読出し後に垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。これにより、後段ノード３４０のレベルが初期化される。このとき、選択トランジスタ３３１および選択トランジスタ３３２は両方とも開状態であり、容量素子３２１および３２２は、後段ノード３４０から切り離される。
　後段ノード３４０の初期化後に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの選択信号Φｓを所定期間に亘って供給する。これにより、容量素子３２２が後段ノード３４０に接続され、信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路３３０は、容量素子３２１を後段ノード３４０に接続する制御と、容量素子３２１および３２２を後段ノード３４０から切り離す制御と、容量素子３２２を後段ノード３４０に接続する制御とを順に行う。また、容量素子３２１および３２２が後段ノード３４０から切り離されたときに、選択された行の後段リセットトランジスタ３４１は後段ノード３４０のレベルを初期化する。また、選択された行の後段回路３５０は、後段ノード３４０を介してリセットレベルおよび信号レベルを容量素子３２１および３２２から順に読み出して垂直信号線３０９へ出力する。
　［カラム信号処理回路の構成例］
　図４は、本技術の第１の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、複数のＡＤＣ２６１とデジタル信号処理部２６２とが配置される。ＡＤＣ２６１は、列ごとに配置される。列数をＩとすると、Ｉ個のＡＤＣ２６１が配置される。
　ＡＤＣ２６１は、ＤＡＣ２１３からのランプ信号Ｒｍｐを用いて、対応する列からのアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、デジタル信号をデジタル信号処理部２６２に供給する。例えば、ＡＤＣ２６１として、コンパレータおよびカウンタを備えるシングルスロープ型のＡＤＣが配置される。
　デジタル信号処理部２６２は、列ごとのデジタル信号のそれぞれに対して、ＣＤＳ処理などの所定の信号処理を行うものである。デジタル信号処理部２６２は、処理後のデジタル信号からなる画像データを記録部１２０に供給する。
　［固体撮像素子の動作例］
　図５は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行（言い換えれば、全画素）にハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ＿［ｎ］およびｔｒｇ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは全行数を示す整数であり、ｎは、１乃至Ｎの整数である。
　そして、露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｒをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、全画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。ここで、同図のｒｓｔｂ＿［ｎ］およびΦｒ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ２の後のタイミングＴ３において、垂直走査回路２１１は、選択信号Φｒをローレベルに戻す。
　露光終了のタイミングＴ４において、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。また、前段ノード３２０のレベルは、リセットレベル（ＶＤＤ－Ｖｓｉｇ）から、信号レベル（ＶＤＤ－Ｖｇｓ－Ｖｓｉｇ）に低下する。ここで、ＶＤＤは、電源電圧であり、Ｖｓｉｇは、ＣＤＳ処理により得られる正味の信号レベルである。Ｖｇｓは、前段増幅トランジスタ３１５のゲート－ソース間電圧である。また、同図のΦｓ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ４の後のタイミングＴ５において、垂直走査回路２１１は、選択信号Φｓをローレベルに戻す。
　また、垂直走査回路２１１は、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。ここで、同図のｉｄ１＿［ｎ］は、ｎ行目の画素の電流を示す。電流ｉｄが大電流となるとＩＲドロップが大きくなるため、電流ｉｄ１は数ナノアンペア（ｎＡ）乃至数十ナノアンペア（ｎＡ）のオーダーにする必要がある。一方、全列の負荷ＭＯＳトランジスタ２５１は、オフ状態であり、垂直信号線３０９に電流ｉｄ２は供給されない。
　図６は、本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間において、全行の後段リセット信号ｒｓｔｂは、ローレベルに制御される。ここで、同図のｓｅｌｂ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１３までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒを供給する。後段ノード３４０の電位は、リセットレベルＶｒｓｔとなる。
　タイミングＴ１１の後のタイミングＴ１２からタイミングＴ１３の期間に亘って、ＤＡＣ２１３は、ランプ信号Ｒｍｐを徐々に上昇させる。ＡＤＣ２６１は、ランプ信号Ｒｍｐと垂直信号線３０９のレベルＶｒｓｔ'とを比較し、比較結果が反転するまでに亘って計数値を計数する。これにより、Ｐ相レベル（リセットレベル）が読み出される。
　タイミングＴ１３の直後のタイミングＴ１４からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３４０に寄生容量が存在する際に、その寄生容量に保持される前回の信号の履歴を消去することができる。
　後段ノード３４０の初期化直後のタイミングＴ１５からタイミングＴ１７までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓを供給する。後段ノード３４０の電位は、信号レベルＶｓｉｇとなる。露光時においては、リセットレベルより信号レベルの方が低かったが、読出しの際においては、後段ノード３４０を基準とするため、リセットレベルより信号レベルの方が高くなる。リセットレベルＶｒｓｔと信号レベルＶｓｉｇとの差分が、ＦＤのリセットノイズやオフセットノイズを除去した正味の信号レベルに該当する。
　タイミングＴ１５の後のタイミングＴ１６からタイミングＴ１７の期間に亘って、ＤＡＣ２１３は、ランプ信号Ｒｍｐを徐々に上昇させる。ＡＤＣ２６１は、ランプ信号Ｒｍｐと垂直信号線３０９のレベルＶｒｓｔ'とを比較し、比較結果が反転するまでに亘って計数値を計数する。これにより、Ｄ相レベル（信号レベル）が読み出される。
　また、垂直走査回路２１１は、タイミングＴ１０からタイミングＴ１７の期間に亘って読み出す対象の第ｎ行の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。また、タイミング制御回路２１２は、全行の読出し期間内において、全列の負荷ＭＯＳトランジスタ２５１を制御して電流ｉｄ２を供給させる。
　なお、固体撮像素子２００は、リセットレベルの後に、信号レベルを読み出しているが、この順番に限定されない。図７に例示するように、固体撮像素子２００は、信号レベルの後に、リセットレベルを読み出すこともできる。この場合には、同図に例示するように、垂直走査回路２１１は、ハイレベルの選択信号Φｓの後に、ハイレベルの選択信号Φｒを供給する。また、この場合、ランプ信号のスロープの傾きを逆にする必要がある。
　図８は、比較例における画素の一構成例を示す回路図である。この比較例では、選択回路３３０が設けられず、前段ノード３２０と前段回路との間に転送トランジスタが挿入される。また、容量素子３２１および３２２の代わりに、容量Ｃ１およびＣ２が挿入される。容量Ｃ１は、前段ノード３２０と接地端子との間に挿入され、容量Ｃ２は、前段ノード３２０と後段ノード３４０との間に挿入される。
　この比較例の画素の露光制御および読出し制御は、例えば、非特許文献１のFigure 5.5.2に記載されている。この比較例において、容量Ｃ１およびＣ２のそれぞれの容量値をＣと仮定すると、露光および読出しの際のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（３＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式１
上式において、ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。また、Ｖｎの単位は、例えば、ボルト（Ｖ）であり、Ｃの単位は、例えば、ファラッド（Ｆ）である。
　図９は、本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素の状態の一例を示す図である。同図におけるａは、リセットレベルの読出しのときの画素３００の状態を示し、同図におけるｂは、後段ノード３４０の初期化のときの画素３００の状態を示す。また、同図において、選択トランジスタ３３１、選択トランジスタ３３２および後段リセットトランジスタ３４１は、説明の便宜上、スイッチの図記号により表される。
　同図におけるａに例示するように、垂直走査回路２１１は、選択トランジスタ３３１を閉状態にし、選択トランジスタ３３２および後段リセットトランジスタ３４１を開状態にする。これにより、後段回路３５０を介してリセットレベルが読み出される。
　リセットレベルの読出し後に同図におけるｂに例示するように、垂直走査回路２１１は、選択トランジスタ３３１および選択トランジスタ３３２を開状態にし、後段リセットトランジスタ３４１を閉状態にする。これにより、容量素子３２１および３２２が後段ノード３４０から切り離され、後段ノード３４０のレベルが初期化される。
　このように容量素子３２１および３２２から切り離した状態の後段ノード３４０の寄生容量Ｃｐの容量値は、容量素子３２１および３２２と比べて非常に小さいものとする。例えば、寄生容量Ｃｐを数フェムトファラッド（ｆＦ）とすると、容量素子３２１および３２２は、数十フェムトファラッドのオーダーである。
　図１０は、本技術の第１の実施の形態における信号レベルの読出しのときの画素３００の状態の一例を示す図である。
　後段ノード３４０の初期化後において、垂直走査回路２１１は、選択トランジスタ３３２を閉状態にし、選択トランジスタ３３１および後段リセットトランジスタ３４１を開状態にする。これにより、後段回路３５０を介して信号レベルが読み出される。
　ここで、画素３００の露光時のｋＴＣノイズについて考える。露光時において、露光終了の直前のリセットレベルのサンプリングと信号レベルのサンプリングとのそれぞれにおいてｋＴＣノイズが発生する。容量素子３２１および３２２のそれぞれの容量値をＣと仮定すると、露光時のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（２＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式２
　また、図９および図１０に例示したように、読出しの際に後段リセットトランジスタ３４１が駆動しているため、そのときにｋＴＣノイズが発生する。しかし、後段リセットトランジスタ３４１の駆動時に容量素子３２１および３２２が切り離されており、そのときの寄生容量Ｃｐが小さい。このため、読出しの際のｋＴＣノイズは、露光時のｋＴＣノイズと比べて無視することができる。したがって、露光および読出しの際のｋＴＣノイズは、式２により表される。
　式１および式２より、読出しの際に容量を切り離す画素３００では、読出しの際に容量を切り離すことができない比較例よりもｋＴＣノイズが小さくなる。これにより、画像データの画質を向上させることができる。
　図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１１は、全画素の露光を行う（ステップＳ９０１）。そして、垂直走査回路２１１は、読み出す行を選択する（ステップＳ９０２）。カラム信号処理回路２６０は、その行のリセットレベルの読出しを行い（ステップＳ９０３）、次に信号レベルの読出しを行う（ステップＳ９０４）。
　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０５）。全行の読出しが完了していない場合に（ステップＳ９０５：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９０５：Ｙｅｓ）、固体撮像素子２００は、ＣＤＳ処理などを実行し、撮像のための動作を終了する。複数枚の画像データを連続して撮像する場合には、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９０５が繰り返し実行される。
　このように、本技術の第１の実施の形態では、選択回路３３０が容量素子３２１および３２２を後段ノード３４０から切り離したときに後段リセットトランジスタ３４１が後段ノード３４０を初期化する。容量素子３２１および３２２が切り離されているため、その駆動によるリセットノイズのレベルは、それらの容量より小さな寄生容量に応じたレベルとなる。このノイズの低減により、画像データの画質を向上させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、前段回路３１０が前段ノード３２０に接続されたままで信号を読み出していたが、この構成では、読出しの際に前段ノード３２０からのノイズを遮断することができない。この第１の実施の形態の第１の変形例の画素３００は、前段回路３１０と前段ノード３２０との間にトランジスタを挿入した点において第１の実施の形態と異なる。
　図１２は、本技術の第１の実施の形態の第１の変形例における画素３００の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の画素３００は、前段リセットトランジスタ３２３および前段選択トランジスタ３２４をさらに備える点において第１の実施の形態と異なる。また、第１の実施の形態の第１の変形例の前段回路３１０および後段回路３５０の電源電圧をＶＤＤ１とする。
　前段リセットトランジスタ３２３は、前段ノード３２０のレベルを電源電圧ＶＤＤ２により初期化するものである。この電源電圧ＶＤＤ２は、次の式を満たす値に設定することが望ましい。
　　ＶＤＤ２＝ＶＤＤ１－Ｖｇｓ　　　　　　　　　　　　　・・・式３
上式において、Ｖｇｓは、前段増幅トランジスタ３１５のゲート－ソース間電圧である。
　式３を満たす値に設定することにより、暗いときの前段ノード３２０と後段ノード３４０との間の電位変動を少なくすることができる。これにより、感度不均一性 (PRNU: Photo Response Non-Uniformity)を改善することができる。
　前段選択トランジスタ３２４は、垂直走査回路２１１からの前段選択信号ｓｅｌに従って、前段回路３１０と前段ノード３２０との間の経路を開閉するものである。
　図１３は、本技術の第１の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。第１の実施の形態の第１の変形例のタイミングチャートは、垂直走査回路２１１が前段リセット信号ｒｓｔａおよび前段選択信号ｓｅｌをさらに供給する点において第１の実施の形態と異なる。同図において、ｒｓｔａ＿［ｎ］およびｓｅｌ＿［ｎ］は、第ｎ行の画素への信号を示す。
　垂直走査回路２１１は、露光終了の直前のタイミングＴ２からタイミングＴ５に亘って全画素へハイレベルの前段選択信号ｓｅｌを供給する。前段リセット信号ｒｓｔａは、ローレベルに制御される。
　図１４は、本技術の第１の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。各行の読出しの際に前段選択信号ｓｅｌはローレベルに制御される。この制御により、前段選択トランジスタ３２４が開状態に移行して、前段ノード３２０が前段回路３１０から切り離される。これにより、読出しの際に前段ノード３２０からのノイズを遮断することができる。
　また、タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行にハイレベルの前段リセット信号ｒｓｔａを供給する。
　また、読出しの際に、垂直走査回路２１１は、全画素の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。電流ｉｄ２は、第１の実施の形態と同様に供給される。このように、第１の実施の形態と比較して、電流ｉｄ１の制御がシンプルとなる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、読出しの際に前段選択トランジスタ３２４が開状態に移行し、前段回路３１０を前段ノード３２０から切り離すため、前段回路３１０からのノイズを遮断することができる。
　［第２の変形例］
　上述の第１の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素３００を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第２の変形例の固体撮像素子２００は、下側画素チップ２０２と、その下側画素チップ２０２に積層された上側画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、下側画素チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、上側画素チップ２０１は、例えば、画素専用のプロセスで製造され、下側画素チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。なお、上側画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、下側画素チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。
　図１６は、本技術の第１の実施の形態の第２の変形例における画素３００の一構成例を示す回路図である。画素３００のうち、前段回路３１０は、上側画素チップ２０１に配置され、それ以外の回路や素子（容量素子３２１および３２２など）は、下側画素チップ２０２に配置される。なお、電流源トランジスタ３１６をさらに下側画素チップ２０２に配置することもできる。同図に例示するように、画素３００内の素子を、積層した上側画素チップ２０１および下側画素チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、画素３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第３の変形例］
　上述の第１の実施の形態の第２の変形例では、画素３００の一部と周辺回路（カラム信号処理回路２６０など）とを下側の下側画素チップ２０２に設けていた。しかし、この構成では、周辺回路の分、下側画素チップ２０２側の回路や素子の配置面積が上側画素チップ２０１より大きくなり、上側画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第１の実施の形態の第３の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第１の実施の形態の第２の変形例と異なる。
　図１７は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第３の変形例の固体撮像素子２００は、上側画素チップ２０１、下側画素チップ２０２および回路チップ２０３を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０３には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　なお、上側画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、下側画素チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。回路チップ２０３は、特許請求の範囲に記載の第３のチップの一例である。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０２を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第１の実施の形態の第３の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、露光期間内にリセットレベルをサンプルホールドしていたが、この構成では、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。この第２の実施の形態の固体撮像素子２００は、光電変換素子から電荷を排出するトランジスタを追加することにより、露光期間をより短くした点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態における画素３００の一構成例を示す回路図である。この第２の実施の形態の画素３００は、前段回路３１０内に排出トランジスタ３１７をさらに備える点において第１の実施の形態と異なる。
　排出トランジスタ３１７は、垂直走査回路２１１からの排出信号оｆｇに従って光電変換素子３１１から電荷を排出するオーバーフロードレインとして機能するものである。排出トランジスタ３１７として、例えば、ｎＭＯＳトランジスタが用いられる。
　第１の実施の形態のように、排出トランジスタ３１７を設けない構成では、全画素について光電変換素子３１１からＦＤ３１４へ電荷を転送した際に、ブルーミングが生じることがある。そして、ＦＤリセットの際にＦＤ３１４と前段ノード３２０の電位が降下する。この電位降下に追従して、容量素子３２１および３２２の充放電の電流が発生し続け、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態から変化してしまう。
　その一方で、全画素の信号レベルのサンプルホールドの際には、信号電荷の転送後、光電変換素子３１１内の電荷が空の状態になるため、ブルーミングが発生しなくなり、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態となる。これらのリセットレベル、信号レベルをサンプルホールドの際のＩＲドロップの違いに起因して、ストリーキングノイズが生じる。
　これに対して、排出トランジスタ３１７を設けた第２の実施の形態では、光電変換素子３１１の電荷がオーバーフロードレイン側に排出される。このため、リセットレベル、信号レベルをサンプルホールドの際のＩＲドロップが同程度となり、ストリーキングノイズを抑制することができる。
　図１９は、本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。露光開始のタイミング前のタイミングＴ０において、垂直走査回路２１１は、全画素の排出信号оｆｇをハイレベルにしつつ、全画素にハイレベルのＦＤリセット信号ｒｓｔをパルス期間に亘って供給する。これにより、全画素についてＰＤリセットおよびＦＤリセットが行われる。また、リセットレベルがサンプルホールドされる。ここで、同図のоｆｇ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　そして、露光開始のタイミングＴ１において、垂直走査回路２１１は、全画素の排出信号оｆｇをローレベルに戻す。そして、露光終了の直前のタイミングＴ２から露光終了のＴ３までの期間に亘って、垂直走査回路２１１は、全画素にハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。
　第１の実施の形態のように、排出トランジスタ３１７を設けない構成では、露光開始時（すなわち、ＰＤリセット時）に転送トランジスタ３１２およびＦＤリセットトランジスタ３１３の両方をオン状態にしなければならない。この制御では、ＰＤリセットの際に、同時にＦＤ３１４もリセットしなければならない。このため、露光期間内に再度ＦＤリセットを行い、リセットレベルをサンプルホールドする必要があり、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。全画素のリセットレベルをサンプルホールドする際には、電圧や電流が静定するまでにある程度の待ち時間が必要になり、例えば、数マイクロ秒（μｓ）から数十マイクロ秒（μｓ）のサンプルホールド期間が必要となる。
　これに対して、排出トランジスタ３１７を設ける第２の実施の形態では、ＰＤリセットとＦＤリセットとを個別に行うことができる。このため、同図に例示するように、ＰＤリセットの解除（露光開始）前にＦＤリセットを行って、リセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　なお、第２の実施の形態に、第１の実施の形態の第１乃至第３の変形例を適応することもできる。
　このように、本技術の第２の実施の形態によれば、光電変換素子３１１から電荷を排出する排出トランジスタ３１７を設けたため、露光開始前にＦＤリセットを行ってリセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、電源電圧ＶＤＤによりＦＤ３１４を初期化していたが、この構成では容量素子３２１および３２２のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第３の実施の形態の固体撮像素子２００は、ＦＤリセットトランジスタ３１３の電源を読出しの際に低下させることにより、ＰＲＮＵを改善する点において第１の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における画素３００の一構成例を示す回路図である。この第３の実施の形態の画素３００は、ＦＤリセットトランジスタ３１３の電源が、画素３００の電源電圧ＶＤＤと分離されている点において第１の実施の形態と異なる。
　第３の実施の形態のＦＤリセットトランジスタ３１３のドレインは、リセット電源電圧ＶＲＳＴに接続される。このリセット電源電圧ＶＲＳＴは、例えば、タイミング制御回路２１２により制御される。なお、タイミング制御回路２１２は、特許請求の範囲に記載の制御回路の一例である。
　ここで、図２１および図２２を参照して、第１の実施の形態の画素３００におけるＰＲＮＵの悪化について考える。第１の実施の形態では、図２１に例示するように露光開始時直前のタイミングＴ０において、ＦＤ３１４の電位は、ＦＤリセットトランジスタ３１３のリセットフィードスルーにより低下する。この変動量をＶｆｔとする。
　第１の実施の形態では、ＦＤリセットトランジスタ３１３の電源電圧はＶＤＤであるため、タイミングＴ０において、ＦＤ３１４の電位は、ＶＤＤから、ＶＤＤ－Ｖｆｔに変動する。また、露光時の前段ノード３２０の電位は、ＶＤＤ－Ｖｆｔ－Ｖｓｉｇとなる。
　また、第１の実施の形態では、図２２に例示するように読出しの際にＦＤリセットトランジスタ３１３がオン状態に移行し、ＦＤ３１４が、電源電圧ＶＤＤに固定される。そのＦＤ３１４の変動量Ｖｆｔにより、読出しの際の前段ノード３２０および後段ノード３４０の電位を、Ｖｆｔ程度高くシフトする。ただし、容量素子３２１および３２２の容量値のばらつきや、寄生容量により、シフトする電圧量が画素ごとにばらつき、ＰＲＮＵ悪化の元になる。
　前段ノード３２０がＶｆｔだけ遷移した場合の後段ノード３４０の遷移量は、例えば、次の式により表される。
　　｛（Ｃｓ＋δＣｓ）／（Ｃｓ＋δＣｓ＋Ｃｐ）｝＊Ｖｆｔ　・・・式４
上式において、Ｃｓは、信号レベル側の容量素子３２２の容量値であり、δＣｓは、Ｃｓのばらつきである。Ｃｐは、後段ノード３４０の寄生容量の容量値である。
　式４は、次の式に近似することができる。
　　｛１－（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　・・・式５
　式５より、後段ノード３４０のばらつきは、次の式により表すことができる。
　　｛（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　　　　・・・式６
　（δＣｓ／Ｃｓ）を１０－２とし、（Ｃｐ／Ｃｓ）を１０－１とし、Ｖｆｔを４００ミリボルト（ｍＶ）とすると、式６よりＰＲＮＵは、４００μＶｒｍｓとなり、比較的大きな値となる。
　特に、入力換算の容量のサンプリングホールド時のｋＴＣノイズを小さくする際には、ＦＤ３１４の電荷電圧変換効率を大きくする必要がある。電荷電圧変換効率を大きくするにはＦＤ３１４の容量を小さくしなければならないが、ＦＤ３１４の容量が小さいほど変動量Ｖｆｔが大きくなり、数百ミリボルト（ｍＶ）になりうる。この場合、式６よりＰＲＮＵの影響が無視できないレベルになりうる。
　図２３は、本技術の第３の実施の形態における電圧制御の一例を示すタイミングチャートである。
　タイミング制御回路２１２は、タイミングＴ９以降の行単位の読出し期間において、リセット電源電圧ＶＲＳＴを露光期間と異なる値に制御する。
　例えば、露光期間において、タイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを電源電圧ＶＤＤと同じ値にする。一方、読出し期間においてタイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを、ＶＤＤ－Ｖｆｔに低下させる。すなわち、読出し期間において、タイミング制御回路２１２は、リセットフィードスルーによる変動量Ｖｆｔに略一致する分だけ、リセット電源電圧ＶＲＳＴを低下させる。この制御により、露光時と、読出しの際とにおいて、ＦＤ３１４のリセットレベルを揃えることができる。
　リセット電源電圧ＶＲＳＴの制御により、同図に例示するように、ＦＤ３１４と、前段ノード３２０との電圧変動量を低減することができる。これにより、容量素子３２１および３２２のばらつきや、寄生容量に起因するＰＲＮＵの悪化を抑制することができる。
　なお、第３の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態によれば、読出しの際にタイミング制御回路２１２が、リセットフィードスルーによる変動量Ｖｆｔだけリセット電源電圧ＶＲＳＴを低下させるため、露光と読出しとでリセットレベルを揃えることができる。これにより、感度不均一性（ＰＲＮＵ）の悪化を抑制することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、フレーム毎にリセットレベルの次に信号レベルを読み出していたが、この構成では容量素子３２１および３２２のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第４の実施の形態の固体撮像素子２００は、フレームごとに、容量素子３２１に保持するレベルと容量素子３２２に保持するレベルとを入れ替えることにより、ＰＲＮＵを改善する点において第１の実施の形態と異なる。
　第４の実施の形態の固体撮像素子２００は、複数のフレームを垂直同期信号に同期して連続して撮像する。奇数番目のフレームを「奇数フレーム」と称し、偶数番目のフレームを「偶数フレーム」と称する。なお、奇数フレームおよび偶数フレームは、特許請求の範囲に記載の一対のフレームの一例である。
　図２４は、第４の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。奇数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｒの次に選択信号Φｓをハイレベルにすることにより、リセットレベルを容量素子３２１に保持させ、次に信号レベルを容量素子３２２に保持させる。
　図２５は、本技術の第４の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。奇数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｒの次に選択信号Φｓをハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図２６は、第４の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。偶数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｓの次に選択信号Φｒをハイレベルにすることにより、リセットレベルを容量素子３２２に保持させ、次に信号レベルを容量素子３２１に保持させる。
　図２７は、本技術の第４の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。偶数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｓの次に選択信号Φｒをハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図２４および図２６に例示したように、偶数フレームと奇数フレームとで、容量素子３２１および３２２のそれぞれに保持されるレベルが逆になる。これにより、偶数フレームと奇数フレームとで、ＰＲＮＵの極性も逆になる。後段のカラム信号処理回路２６０は、奇数フレームと偶数フレームとの加算平均を求める。これにより、極性が逆のＰＲＮＵ同士を相殺することができる。
　この制御は、動画の撮像や、フレーム同士の加算において有効な制御である。また、画素３００に素子を追加する必要はなく、駆動方式の変更のみにより実現することができる。
　なお、第４の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２、第３の実施の形態を適用することもできる。
　このように、本技術の第４の実施の形態では、奇数フレームと偶数フレームとで容量素子３２１に保持されるレベルと容量素子３２２に保持されるレベルとが逆になるため、奇数フレームと偶数フレームとでＰＲＮＵの極性を逆にすることができる。これらの奇数フレームおよび偶数フレームをカラム信号処理回路２６０が加算することにより、ＰＲＮＵの悪化を抑制することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、カラム信号処理回路２６０は、カラム毎にリセットレベルと信号レベルとの差分を求めていた。しかし、この構成では、非常に高照度の光が画素に入射した際に、光電変換素子３１１から電荷が溢れることにより輝度が低下し、黒く沈んでしまう黒点現象が生じるおそれがある。この第５の実施の形態の固体撮像素子２００は、黒点現象が生じたか否かを画素ごとに判定する点において第１の実施の形態と異なる。
　図２８は、本技術の第５の実施の形態におけるカラム信号処理回路２６０の一構成例を示す回路図である。この第５の実施の形態のカラム信号処理回路２６０には、複数のＡＤＣ２７０とデジタル信号処理部２９０とが配置される。また、デジタル信号処理部２９０には、複数のＣＤＳ処理部２９１と複数のセレクタ２９２とが配置される。ＡＤＣ２７０、ＣＤＳ処理部２９１およびセレクタ２９２は、列ごとに設けられる。
　また、ＡＤＣ２７０は、コンパレータ２８０およびカウンタ２７１を備える。コンパレータ２８０は、垂直信号線３０９のレベルと、ＤＡＣ２１３からのランプ信号Ｒｍｐとを比較し、比較結果ＶＣＯを出力するものである。比較結果ＶＣＯは、カウンタ２７１とタイミング制御回路２１２とに供給される。コンパレータ２８０は、セレクタ２８１と、容量素子２８２および２８３と、オートゼロスイッチ２８４および２８６と、比較器２８５とを備える。
　セレクタ２８１は、入力側選択信号ｓｅｌｉｎに従って、対応する列の垂直信号線３０９と、所定の参照電圧ＶＲＥＦのノードとのいずれかを比較器２８５の非反転入力端子（＋）に、容量素子２８２を介して接続するものである。入力側選択信号ｓｅｌｉｎは、タイミング制御回路２１２から供給される。なお、セレクタ２８１は、特許請求の範囲に記載の入力側セレクタの一例である。
　比較器２８５は、非反転入力端子（＋）と反転入力端子（－）とのそれぞれのレベルを比較して、比較結果ＶＣＯをカウンタ２７１へ出力するものである。反転入力端子（－）には、容量素子２８３を介してランプ信号Ｒｍｐが入力される。
　オートゼロスイッチ２８４は、タイミング制御回路２１２からのオートゼロ信号Ａｚに従って、比較結果ＶＣＯの非反転入力端子（＋）と出力端子とを短絡するものである。オートゼロスイッチ２８６は、オートゼロ信号Ａｚに従って、比較結果ＶＣＯの反転入力端子（－）と出力端子とを短絡するものである。
　カウンタ２７１は、比較結果ＶＣＯが反転するまでに亘って計数値を計数し、その計数値を示すデジタル信号ＣＮＴ＿ｏｕｔをＣＤＳ処理部２９１へ出力するものである。
　ＣＤＳ処理部２９１は、デジタル信号ＣＮＴ＿ｏｕｔに対してＣＤＳ処理を行うものである。このＣＤＳ処理部２９１は、リセットレベルに対応するデジタル信号ＣＮＴ＿ｏｕｔと、信号レベルに対応するデジタル信号ＣＮＴ＿ｏｕｔとの差分を演算し、ＣＤＳ＿ｏｕｔとしてセレクタ２９２に出力する。
　セレクタ２９２は、タイミング制御回路２１２からの出力側選択信号ｓｅｌоｕｔに従って、ＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔと、フルコードのデジタル信号ＦＵＬＬとのいずれかを対応する列の画素データとして出力するものである。なお、セレクタ２９２は、特許請求の範囲に記載の出力側セレクタの一例である。
　図２９は、本技術の第５の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第５の実施の形態のグローバルシャッター時のトランジスタの制御方法は、第１の実施の形態と同様である。
　ここで、画素３００に非常に高照度の光が入射したものとする。この場合、光電変換素子３１１の電荷が満杯になり、光電変換素子３１１からＦＤ３１４へと電荷があふれ出し、ＦＤリセット後のＦＤ３１４の電位が低下する。同図における一点鎖線は、溢れた電荷量が比較的少なくなる程度の弱い太陽光が入射した際のＦＤ３１４の電位変動を示す。同図における点線は、溢れた電荷量が比較的多くなるような強い太陽光が入射した際のＦＤ３１４の電位変動を示す。
　弱い太陽光が入射した際は、ＦＤリセットの完了したタイミングＴ３においてリセットレベルが低下しているが、この時点ではレベルが下がりきってない。
　一方、強い太陽光が入射した際は、タイミングＴ３の時点でリセットレベルが下がりきってしまう。この場合、信号レベルがリセットレベルと同じになり、それらの電位差が「０」であるため、ＣＤＳ処理後のデジタル信号が、暗状態の場合と同じになって黒く沈んでしまう。このように、太陽光などの非常に高照度の光が入射したにも関わらず、その画素が黒くなる現象は、黒点現象あるいはブルーミングと呼ばれる。
　また、黒点現象の生じた画素のＦＤ３１４のレベルが下がりすぎると、前段回路３１０の動作点が確保できなくなって、電流源トランジスタ３１６の電流ｉｄ１が変動する。各画素の電流源トランジスタ３１６は、共通の電源やグランドに接続されているため、ある画素で電流が変動した際に、その画素のＩＲドロップの変動が、他の画素のサンプルレベルに影響を及ぼしてしまう。黒点現象の生じた画素がアグレッサーとなり、その画素によりサンプルレベルが変動した画素がビクティムとなる。この結果、ストリーキングノイズが生じる。
　なお、第２の実施の形態のように排出トランジスタ３１７を設けた場合、黒点（ブルーミング）のある画素では、溢れた電荷が排出トランジスタ３１７側に捨てられるため、黒点現象が生じにくい。ただし、排出トランジスタ３１７を設けても、一部の電荷がＦＤ３１４に流れる可能性があり、黒点現象の根治にはならない可能性がある。さらに、排出トランジスタ３１７の追加により、画素毎の有効面積／電荷量の比率が低下してしまうというデメリットもある。このため、排出トランジスタ３１７を用いずに、黒点現象を抑制することが望ましい。
　排出トランジスタ３１７を用いずに黒点現象を抑制する方法として２つの方法が考えられる。１つ目は、ＦＤ３１４のクリップレベルの調整である。２つ目は、読出しの際に黒点現象が生じたか否かを判断して、黒点現象の生じた際に、出力をフルコードに置き換える方法である。
　１つ目の方法に関して、同図のＦＤリセット信号ｒｓｔ（言い換えれば、ＦＤリセットトランジスタ３１３のゲート）のハイレベルは電源電圧ＶＤＤであり、ローレベルが、ＦＤ３１４のクリップレベルに該当する。第１の実施の形態では、これらのハイレベルとローレベルとの差（すなわち、振幅）は、ダイナミックレンジに対応する値に設定される。これに対して、第５の実施の形態では、その値にさらにマージンを加えた値に調整される。ここで、ダイナミックレンジに対応する値は、電源電圧ＶＤＤと、デジタル信号がフルコードになるときのＦＤ３１４の電位との差分に該当する。
　ＦＤリセットトランジスタ３１３のオフ時のゲート電圧（ＦＤリセット信号ｒｓｔのローレベル）を下げることにより、ブルーミングによりＦＤ３１４が低下しすぎて、前段増幅トランジスタ３１５の動作点をつぶすことを防止することができる。
　なお、ダイナミックレンジは、ＡＤＣのアナログゲインによって変わる。アナログゲインが低いときは、大きなダイナミックレンジが必要となり、逆にアナログゲインが高い時は、ダイナミックレンジは少なくて済む。このため、ＦＤリセットトランジスタ３１３のオフ時のゲート電圧を、アナログゲインに応じて変更することもできる。
　図３０は、本技術の第５の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの開始のタイミングＴ１０の直後のタイミングＴ１１において選択信号Φｒがハイレベルになると、太陽光が入射した画素では、垂直信号線３０９の電位が変動する。同図における一点鎖線は、弱い太陽光が入射した際の垂直信号線３０９の電位変動を示す。同図における点線は、強い太陽光が入射した際の垂直信号線３０９の電位変動を示す。
　タイミングＴ１０からタイミングＴ１２までのオートゼロ期間において、タイミング制御回路２１２は、例えば、「０」の入力側選択信号ｓｅｌｉｎを供給し、比較器２８５を垂直信号線３０９に接続させる。このオートゼロ期間内にタイミング制御回路２１２は、オートゼロ信号Ａｚによりオートゼロを行う。
　２つ目の方法に関して、タイミングＴ１２からタイミングＴ１３までの判定期間内にタイミング制御回路２１２は、例えば、「１」の入力側選択信号ｓｅｌｉｎを供給する。この入力側選択信号ｓｅｌｉｎにより、比較器２８５が垂直信号線３０９から切り離され、参照電圧ＶＲＥＦのノードと接続される。この参照電圧ＶＲＥＦは、ブルーミングが生じなかったときの、垂直信号線３０９のレベルの期待値に設定される。Ｖｒｓｔは、例えば、後段増幅トランジスタ３５１のゲート－ソース間電圧をＶｇｓ２とすると、Ｖｒｅｇ－Ｖｇｓ２に該当する。また、ＤＡＣ２１３は、判定期間内にランプ信号ＲｍｐのレベルをＶｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに低下させる。
　また、判定期間内において、ブルーミングが発生しなかった場合、垂直信号線３０９のリセットレベルのＶｒｓｔは、参照電圧ＶＲＥＦとほぼ同じであり、比較器２８５の反転入力端子（＋）の電位がオートゼロのときとあまり変わらない。一方、非反転入力端子（－）は、Ｖｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに下がったため、比較結果ＶＣＯはハイレベルとなる。
　逆に、ブルーミングが発生した場合、リセットレベルＶｒｓｔは、参照電圧ＶＲＥＦよりも十分に高くなり、次の式が成立した際に、比較結果ＶＣＯがローレベルになる。
　　Ｖｒｓｔ－ＶＲＥＦ＞Ｖｒｍｐ＿ａｚ－Ｖｒｍｐ＿ｓｕｎ・・・式７
　つまり、タイミング制御回路２１２は、判定期間内に比較結果ＶＣＯがローレベルとなるか否かにより、ブルーミングが発生したか否かを判断することができる。
　なお、後段増幅トランジスタ３５１の閾値電圧のバラツキや、面内のＶｒｅｇのＩＲドロップ差等による誤判定が発生しないように、太陽判定のためのマージン（式７の右辺）をある程度大きく確保する必要がある。
　判定期間経過後のタイミングＴ１３以降において、タイミング制御回路２１２は、比較器２８５を垂直信号線３０９に接続させる。また、タイミングＴ１３乃至Ｔ１４のＰ相セトリング期間が経過すると、タイミングＴ１４乃至Ｔ１５の期間内にＰ相が読み出される。タイミングＴ１５乃至Ｔ１９のＤ相セトリング期間が経過すると、タイミングＴ１９乃至Ｔ２０の期間内にＤ相が読み出される。
　判定期間においてブルーミングが発生していないと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔをそのまま出力させる。
　一方、判定期間においてブルーミングが発生したと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔの代わりにフルコードＦＵＬＬを出力させる。これにより、黒点現象を抑制することができる。
　なお、第５の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２乃至第４の実施の形態を適用することもできる。
　このように、本技術の第５の実施の形態によれば、タイミング制御回路２１２は、比較結果ＶＣＯに基づいて黒点現象が生じたか否かを判断し、黒点現象が生じた際にフルコードを出力させるため、黒点現象を抑制することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、垂直走査回路２１１は、全行（全画素）を同時に露光させる制御（すなわち、グローバルシャッター動作）を行っていた。しかし、テストのときや、解析を行うときなど、露光の同時性が不要で低ノイズが要求される場合には、ローリングシャッター動作を行うことが望ましい。この第６の実施の形態の固体撮像素子２００は、テスト時などにおいて、ローリングシャッター動作を行う点において第１の実施の形態と異なる。
　図３１は、本技術の第６の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御を行う。同図は、第ｎ行の露光制御を示す。
　タイミングＴ０乃至Ｔ２の期間において、垂直走査回路２１１は、第ｎ行にハイレベルの後段選択信号ｓｅｌｂ、選択信号Φｒおよび選択信号Φｓを供給する。また、露光開始のタイミングＴ０において、垂直走査回路２１１は、第ｎ行にハイレベルのＦＤリセット信号ｒｓｔおよび後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。露光終了のタイミングＴ１において垂直走査回路２１１は、第ｎ行に転送信号ｔｒｇを供給する。同図のローリングシャッター動作により、固体撮像素子２００は、低ノイズの画像データを生成することができる。
　なお、通常の撮像時において第６の実施の形態の固体撮像素子２００は、第１の実施の形態と同様にグローバルシャッター動作を行う。
　また、第６の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２乃至第５の実施の形態を適用することもできる。
　このように本技術の第６の実施の形態によれば、垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御（すなわち、ローリングシャッター動作）を行うため、低ノイズの画像データを生成することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）のソースを電源電圧ＶＤＤに接続し、そのソースフォロワがオンの状態で行単位で読出しを行っていた。しかし、この駆動方法では、行単位の読出しの際の前段のソースフォロワの回路ノイズが後段に伝搬し、ランダムノイズが増大するおそれがある。この第７の実施の形態の固体撮像素子２００は、読出しの際に前段のソースフォロワをオフ状態にすることにより、ノイズを低減する点において第１の実施の形態と異なる。
　図３２は、本技術の第７の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第７の実施の形態の固体撮像素子２００は、レギュレータ４２０および切り替え部４４０をさらに備える点において第１の実施の形態と異なる。また、第７の実施の形態の画素アレイ部２２０には、複数の有効画素３０１と、所定数のダミー画素４３０とが配列される。ダミー画素４３０は、有効画素３０１が配列された領域の周囲に配列される。
　また、ダミー画素４３０のそれぞれには、電源電圧ＶＤＤが供給され、有効画素３０１のそれぞれには、電源電圧ＶＤＤと、ソース電圧Ｖｓとが供給される。有効画素３０１へ電源電圧ＶＤＤを供給する信号線は、同図において省略されている。また、電源電圧ＶＤＤは、固体撮像素子２００の外部のパッド４１０から供給される。
　レギュレータ４２０は、ダミー画素４３０からの入力電位Ｖｉに基づいて、一定の生成電圧Ｖｇｅｎを生成し、切り替え部４４０に供給するものである。切り替え部４４０は、パッド４１０からの電源電圧ＶＤＤと、レギュレータ４２０からの生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして有効画素３０１のカラムのそれぞれに供給するものである。
　図３３は、本技術の第７の実施の形態におけるダミー画素４３０、レギュレータ４２０、および、切り替え部４４０の一構成例を示す回路図である。同図におけるａは、ダミー画素４３０およびレギュレータ４２０の回路図であり、同図におけるｂは、切り替え部４４０の回路図である。
　同図におけるａに例示するように、ダミー画素４３０は、リセットトランジスタ４３１、ＦＤ４３２、増幅トランジスタ４３３および電流源トランジスタ４３４を備える。リセットトランジスタ４３１は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、ＦＤ４３２を初期化するものである。ＦＤ４３２は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ４３３は、ＦＤ４３２の電圧のレベルを増幅し、入力電圧Ｖｉとしてレギュレータ４２０に供給するものである。
　また、リセットトランジスタ４３１および増幅トランジスタ４３３のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ４３４は、増幅トランジスタ４３３のドレインに接続される。この電流源トランジスタ４３４は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　レギュレータ４２０は、ローパスフィルタ４２１、バッファアンプ４２２および容量素子４２３を備える。ローパスフィルタ４２１は、入力電圧Ｖｉの信号のうち、所定周波数未満の低周波数帯域の成分を出力電圧Ｖｊとして通過させるものである。
　バッファアンプ４２２の非反転入力端子（＋）には、出力電圧Ｖｊが入力される。バッファアンプ４２２の反転入力端子（－）は、その出力端子と接続される。容量素子４２３は、バッファアンプ４２２の出力端子の電圧をＶｇｅｎとして保持するものである。このＶｇｅｎは、切り替え部４４０に供給される。
　同図におけるｂに例示するように、切り替え部４４０は、インバータ４４１と、複数の切り替え回路４４２とを備える。切り替え回路４４２は、有効画素３０１の列ごとに配置される。
　インバータ４４１は、タイミング制御回路２１２からの切替信号ＳＷを反転させるものである。このインバータ４４１は、反転信号を切り替え回路４４２のそれぞれに供給する。
　切り替え回路４４２は、電源電圧ＶＤＤと、生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして、画素アレイ部２２０内の対応する列に供給するものである。切り替え回路４４２は、スイッチ４４３および４４４を備える。スイッチ４４３は、切替信号ＳＷに従って、電源電圧ＶＤＤのノードと、対応する列との間の経路を開閉するものである。スイッチ４４４は、切替信号ＳＷの反転信号に従って、生成電圧Ｖｇｅｎのノードと、対応する列との間の経路を開閉するものである。
　図３４は、本技術の第７の実施の形態におけるダミー画素４３０およびレギュレータ４２０の動作の一例を示すタイミングチャートである。ある行の読出しの直前のタイミングＴ１０において、垂直走査回路２１１は、ダミー画素４３０のそれぞれに、ハイレベル（ここでは、電源電圧ＶＤＤ）のリセット信号ＲＳＴを供給する。ダミー画素４３０内のＦＤ４３２の電位Ｖｆｄは、電源電圧ＶＤＤに初期化される。そして、リセット信号ＲＳＴがローレベルとなった際に、リセットフィードスルーにより、ＶＤＤ－Ｖｆｔに変動する。
　また、入力電圧Ｖｉは、リセット後にＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ローパスフィルタ４２１の通過により、Ｖｊ、Ｖｇｅｎは、略一定の電圧となる。
　次の行の読出しの直前のタイミングＴ２０以降は、行ごとに、同様の制御が行われ、一定の生成電圧Ｖｇｅｎが供給される。
　図３５は、本技術の第７の実施の形態における有効画素３０１の一構成例を示す回路図である。有効画素３０１の回路構成は、前段増幅トランジスタ３１５のソースに、切り替え部４４０からのソース電圧Ｖｓが供給される点以外は、第１の実施の形態の画素３００と同様である。
　図３６は、本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第７の実施の形態において、全画素で同時に露光する際に、切り替え部４４０は、電源電圧ＶＤＤを選択し、ソース電圧Ｖｓとして供給する。また、前段ノードの電圧は、タイミングＴ４において、ＶＤＤ－Ｖｇｓ－ＶｔｈからＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ここで、Ｖｔｈは、転送トランジスタ３１２の閾値電圧である。
　図３７は、本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。この第７の実施の形態では、読出しの際に切り替え部４４０は、生成電圧Ｖｇｅｎを選択し、ソース電圧Ｖｓとして供給する。この生成電圧Ｖｇｅｎは、ＶＤＤ－Ｖｇｓ－Ｖｆｔに調整される。また、第７の実施の形態では、垂直走査回路２１１が、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。
　図３８は、本技術の第７の実施の形態における効果を説明するための図である。第１の実施の形態では、行ごとの読出しにおいて、読出し対象の画素３００のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）をオンにしていた。しかし、この駆動方法では、前段のソースフォロワの回路ノイズが、後段（容量素子、後段のソースフォロワやＡＤＣ）に伝搬し、読出しノイズが増大するおそれがある。
　例えば、第１の実施の形態では、同図に例示するようにグローバルシャッター動作時の画素で生じるｋＴＣノイズは、４５０（μＶｒｍｓ）である。また、行ごとの読出しにおける、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）で生じるノイズは、３８０（μＶｒｍｓ）となる。後段のソースフォロワ以降で生じるノイズは、１６０（μＶｒｍｓ）である。このため、合計のノイズは、６１０（μＶｒｍｓ）である。このように、第１の実施の形態では、ノイズの合計値における、前段のソースフォロワのノイズの寄与分は、比較的大きくなる。
　この前段のソースフォロワのノイズを低減するために、第７の実施の形態では、前述したように前段のソースフォロワのソースに、電圧調整の可能な電圧（Ｖｓ）を供給している。グローバルシャッター（露光）動作時に、切り替え部４４０は、電源電圧ＶＤＤを選択してソース電圧Ｖｓとして供給する。そして、露光の終了後に切り替え部４４０は、ソース電圧ＶｓをＶＤＤ－Ｖｇｓ－Ｖｆｔに切り替える。また、タイミング制御回路２１２は、グローバルシャッター（露光）動作時に、前段の電流源トランジスタ３１６をオンにし、露光の終了後にオフにする。
　上述の制御により、図３６および図３７に例示したように、グローバルシャッター動作時と、行ごとの読出し時とのそれぞれの前段ノードの電位が揃い、ＰＲＮＵを改善することができる。また、行ごとに読み出す際に前段のソースフォロワがオフ状態になるため、図３８に例示するように、ソースフォロワの回路ノイズが生じず、０（μＶｒｍｓ）となる。なお、前段のソースフォロワのうち前段増幅トランジスタ３１５はオン状態である。
　このように、本技術の第７の実施の形態によれば、読出しの際に前段のソースフォロワをオフ状態にするため、そのソースフォロワで生じるノイズを低減することができる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では、グローバルシャッター方式により露光を行っていたが、この構成では、画質や読出し速度をさらに向上させることが困難である。この第８の実施の形態における固体撮像素子２００は、低ノイズで高速なローリングシャッター動作を実現する点において第１の実施の形態と異なる。
　図３９は、本技術の第８の実施の形態における画素３００および負荷ＭＯＳ回路ブロック２５０の一構成例を示す回路図である。この第８の実施の形態における画素３００は、画素回路３０５およびサンプルホールド回路３０６を備える。
　画素回路３０５は、光電変換素子３１１、転送トランジスタ３１２、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および選択トランジスタ３１８を備える。また、サンプルホールド回路３０６は、電流源トランジスタ３１６と、容量素子３２１および３２２と、選択トランジスタ３３１および３３２と、後段リセットトランジスタ３４１、後段増幅トランジスタ３５１および後段選択トランジスタ３５２とを備える。
　画素３００内の選択トランジスタ３１８以外の素子の接続構成は、図３に例示した第１の実施の形態と同様である。
　また、図３９において第８の実施の形態における画素アレイ部２２０には、垂直信号線３０８および３０９などの２本の垂直信号線が列ごとに配線される。選択トランジスタ３１８は、垂直走査回路２１１からの制御信号に従って、前段増幅トランジスタ３１５により増幅された電圧の画素信号を出力信号Ｖｏｕｔ１として負荷ＭＯＳ回路ブロック２５０に垂直信号線３０８を介して出力するものである。この選択トランジスタ３１８のゲートには、垂直走査回路２１１からのＲＳまたはＣＬＰが制御信号として供給される。
　また、前段増幅トランジスタ３１５は、画素信号を入力信号Ｖｉｎとして、前段ノード３２０に出力する。サンプルホールド回路３０６は、入力信号Ｖｉｎのリセットレベルおよび信号レベルを容量素子３２１および３２２に保持し、出力信号Ｖｏｕｔ２として、負荷ＭＯＳ回路ブロック２５０に垂直信号線３０９を介して出力する。
　また、負荷ＭＯＳ回路ブロック２５０には、列ごとに電流供給スイッチ２５２および切替スイッチ２５３がさらに配置される。電流供給スイッチ２５２は、垂直走査回路２１１からの制御信号ｓｅｌｍに従って、垂直信号線３０８を、電源電圧ＶＤＤと、切替スイッチ２５３とのいずれかに接続するものである。切替スイッチ２５３は、制御信号ｓｅｌｍに従って、電流供給スイッチ２５２からの出力信号Ｖｏｕｔ１と、垂直信号線３０９からの出力信号Ｖｏｕｔ２とのいずれかを選択し、負荷ＭＯＳトランジスタ２５１およびＡＤＣ２６１へ出力するものである。
　また、第８の実施の形態において、固体撮像素子２００には、行を順に選択して露光を開始させるローリングシャッターモードと、全画素で同時に露光を開始させるグローバルシャッターモードとのいずれかが設定される。ローリングシャッターモードが設定された場合、垂直走査回路２１１は、行を順に駆動してローリングシャッター方式で露光させる。画素回路３０５は、画素信号を生成し、垂直信号線３０８を介して出力信号Ｖｏｕｔ１として出力する。電流供給スイッチ２５２は、その垂直信号線３０８を切替スイッチ２５３に接続し、切替スイッチ２５３は、出力信号Ｖｏｕｔ１を選択してＡＤＣ２６１に出力する。
　一方、グローバルシャッターモードが設定された場合、垂直走査回路２１１は、第１の実施の形態と同様に、全画素を駆動してグローバルシャッター方式により露光させる。画素回路３０５は、画素信号を入力信号Ｖｉｎとしてサンプルホールド回路３０６に供給する。サンプルホールド回路３０６は、その入力信号Ｖｉｎを保持し、後段選択信号ｓｅｌｂに従って、垂直信号線３０９を介して、出力信号Ｖｏｕｔ２として出力する。電流供給スイッチ２５２は、垂直信号線３０８を電源電圧ＶＤＤに接続し、切替スイッチ２５３は、出力信号Ｖｏｕｔ２を選択してＡＤＣ２６１に出力する。
　また、第８の実施の形態における固体撮像素子２００は、下側画素チップ２０２と、その下側画素チップ２０２に積層された上側画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。例えば、画素回路３０５が上側画素チップ２０１に配置され、サンプルホールド回路３０６と、負荷ＭＯＳ回路ブロック２５０以降の回路とが下側画素チップ２０２に配置される。画素回路３０５と、サンプルホールド回路３０６とは、Ｃｕ－Ｃｕ接合の接続部３６１により接続される。また、垂直信号線３０８と負荷ＭＯＳ回路ブロック２５０とは、Ｃｕ－Ｃｕ接合の接続部３６２により接続される。なお、積層せずに、固体撮像素子２００内の回路や素子を単一の半導体チップに設けることもできる。
　図４０は、本技術の第８の実施の形態におけるローリングシャッターモードの画素３００および負荷ＭＯＳ回路ブロック２５０の状態を示す図である。選択トランジスタ３１８のゲートには、行を順に選択するための制御信号ＲＳが供給される。選択トランジスタ３１８は、その制御信号ＲＳに従って、画素信号を、垂直信号線３０８を介して出力信号Ｖｏｕｔ１として出力する。電流供給スイッチ２５２は、垂直信号線３０８を切替スイッチ２５３に接続し、切替スイッチ２５３は、出力信号Ｖｏｕｔ１を選択してＡＤＣ２６１に出力する。
　また、サンプルホールド回路３０６において、電流源トランジスタ３１６と、選択トランジスタ３３１および３３２と、後段選択トランジスタ３５２とは、オフ状態に制御される。後段リセットトランジスタ３４１は、オン状態に制御される。同図において、バツ印は、トランジスタがオフ状態であることを示す。
　図４１は、本技術の第８の実施の形態におけるローリングシャッターモードの固体撮像素子の動作の一例を示すタイミングチャートである。同図に例示するように、垂直走査回路２１１（不図示）は、行を順に選択して露光を開始させる。行の露光終了時に、その行の読出しが開始される。同図における灰色の部分は、読出し期間を示す。ｒｓｔ＿［ｎ］、ｔｒｇ＿［ｎ］およびＲＳ＿［ｎ］は、第ｎ行の信号を示す。
　第ｎ行の読出し期間をＴ０からＴ３までとする。垂直走査回路２１１は、その期間に亘ってハイレベルの制御信号ＲＳ＿［ｎ］を供給する。また、垂直走査回路２１１は、その期間内のタイミングＴ１からパルス期間に亘って、ハイレベルのリセット信号ｒｓｔ＿［ｎ］を供給する。その直後に第ｎ行のリセットレベルが読み出される。そして、垂直走査回路２１１は、リセットレベルの読出し後のタイミングＴ２からパルス期間に亘って、ハイレベルの転送信号ｔｒｇ＿［ｎ］を供給する。その直後に第ｎ行の信号レベルが読み出される。
　全画素の後段リセット信号ｒｓｔｂは、ハイレベルに制御される。全行の選択信号ΦｒおよびΦｓと、後段選択信号ｓｅｌｂとはローレベルに制御される。全行の電流源トランジスタ３１６からは電流ｉｄ１が供給されない。一方、全カラムで負荷ＭＯＳトランジスタ２５１により電流ｉｄ２が供給される。
　図４０および図４１に例示したように、ローリングシャッターモードでは、サンプルホールド回路３０６が停止し、画素回路３０５からの出力信号Ｖｏｕｔ１を切替スイッチ２５３が出力する。このため、サンプルホールド回路３０６がサンプルホールドする際に生じるｋＴＣノイズを抑制することができる。また、サンプルホールド回路３０６に保持させる必要が無いため、その分、読出し速度を早くすることができる。このように、ローリングシャッターモードでは、ローリングシャッター歪みが生じる可能性があるものの、低ノイズで高速な撮像を行うことができる。
　図４２は、本技術の第８の実施の形態におけるグローバルシャッターモードの画素３００および負荷ＭＯＳ回路ブロック２５０の状態を示す図である。選択トランジスタ３１８のゲートには、入力信号Ｖｉｎのリセットレベルをクリップするための制御信号ＣＬＰが供給される。垂直走査回路２１１は、リセットレベルのサンプル期間内に、制御信号ＣＬＰを所定のクリップレベルにする。そのサンプル期間以外の期間において制御信号ＣＬＰは、ローレベルに制御される。
　また、電流供給スイッチ２５２は、垂直信号線３０８を電源電圧ＶＤＤに接続し、切替スイッチ２５３は、サンプルホールド回路３０６からの出力信号Ｖｏｕｔ２を選択してＡＤＣ２６１に出力する。
　電流供給スイッチ２５２および選択トランジスタ３１８の制御により、電源電圧ＶＤＤから、電流供給スイッチ２５２、選択トランジスタ３１８および電流源トランジスタ３１６を介して接地端子に至るパスに電流が流れる。この電流により、非常に照度が高い場合に、リセットレベルが低下しても、そのレベルは、ＣＬＰに応じた一定値以上に維持（すなわち、クリップ）される。これにより、非常に高照度の光が入射したにも関わらず、画素が黒くなる黒点現象を防止することができる。なお、黒点現象を防止する必要のない場合、電流供給スイッチ２５２を配置しない構成とすることもできる。
　図４３は、本技術の第８の実施の形態におけるグローバルシャッターモードの固体撮像素子の動作の一例を示すタイミングチャートである。ｒｓｔ、ｔｒｇ、ｒｓｔｂ、Φｒ、Φｓ、ｓｅｌｂ、ｉｄ１、および、ｉｄ２のそれぞれの制御方法は、図５に例示した第１の実施の形態と同様である。
　図４３に例示するように、タイミングＴ２からＴ３までの選択信号Φｒがハイレベルの期間（言い換えれば、リセットレベルのサンプル期間）内に、垂直走査回路２１１は、制御信号ＣＬＰを所定のクリップレベルに制御する。これにより、リセットレベルがクリップされる。サンプル期間外において、制御信号ＣＬＰは、ローレベルに制御される。
　図４２および図４３に例示したように、グローバルシャッターモードでは、サンプルホールド回路３０６が、画素回路３０５からの入力信号のリセットレベルおよび信号レベルをサンプルホールドする。このため、グローバルシャッター方式で露光を行い、ローリングシャッター歪みを防止することができる。
　図４４は、本技術の第８の実施の形態におけるチップ間の接続状態の一例を示す図である。上側画素アレイ部２２１には、画素ごとに画素回路３０５が配置され、下側画素アレイ部２２２には、サンプルホールド回路３０６が配置される。画素回路３０５は、垂直信号線３０８に接続され、サンプルホールド回路３０６は、垂直信号線３０９に接続される。画素回路３０５と、その直下のサンプルホールド回路３０６とは、接続部３６１を介して接続され、垂直信号線３０８と負荷ＭＯＳ回路ブロック２５０とは、接続部３６２を介して接続される。同図に例示するように、画素数と同じ個数の接続部３６１と、列数と同じ個数の接続部３６２とにより、上下のチップが接続される。
　なお、第８の実施の形態に、第２、第３、第４、第５および第７の実施の形態のそれぞれを適用することもできる。
　このように、本技術の第８の実施の形態によれば、ローリングシャッターモードの設定時に、切替スイッチ２５３が画素回路３０５からの出力信号Ｖｏｕｔ１を選択するため、低ノイズで高速なローリングシャッター動作を実現することができる。
　［変形例］
　上述の第８の実施の形態では、ＦＤ３１４やサンプルホールド回路３０６を画素ごとに設けていたが、この構成では、画素当たりの回路規模を削減することが困難である。この第８の実施の形態の変形例における固体撮像素子２００は、複数の画素がＦＤ３１４を共有する点において第８の実施の形態と異なる。
　図４５は、本技術の第８の実施の形態の変形例における画素ブロック３０２の一構成例を示す回路図である。この画素ブロック３０２は、隣接する４画素を配列したブロックである。画素ブロック３０２は、画素回路３０５と、サンプルホールド回路３０６を備える。画素回路３０５は、光電変換素子３１１および転送トランジスタ３１２の代わりに、光電変換素子３１１－１乃至３１１－４と、転送トランジスタ３１２－１乃至３１２－４とを備える。負荷ＭＯＳ回路ブロック２５０およびサンプルホールド回路３０６の回路構成は、第８の実施の形態と同様である。なお、光電変換素子３１１－１および３１１－２は、特許請求の範囲に記載の第１および第２の光電変換素子の一例である。
　転送トランジスタ３１２－１は、垂直走査回路２１１からの転送信号ｔｒｇ１に従って、光電変換素子３１１－１からＦＤ３１４へ電荷を転送するものである。転送トランジスタ３１２－２は、垂直走査回路２１１からの転送信号ｔｒｇ２に従って、光電変換素子３１１－２からＦＤ３１４へ電荷を転送するものである。転送トランジスタ３１２－３は、垂直走査回路２１１からの転送信号ｔｒｇ３に従って、光電変換素子３１１－３からＦＤ３１４へ電荷を転送するものである。転送トランジスタ３１２－４は、垂直走査回路２１１からの転送信号ｔｒｇ４に従って、光電変換素子３１１－４からＦＤ３１４へ電荷を転送するものである。なお、転送トランジスタ３１２－１および３１２－２は、特許請求の範囲に記載の第１および第２の転送トランジスタの一例である。
　同図に例示した回路構成において、画素ブロック３０２内の４画素は、ＦＤ３１４や、その後段の回路を共有する。なお、ＦＤ３１４などを共有する画素数は、４画素に限定されず、２画素や８画素でＦＤ３１４などを共有することができる。
　グローバルシャッターモードにおいては、転送信号ｔｒｇ１乃至ｔｒｇ４は同一のタイミングで制御され、４画素のそれぞれの画素信号を加算した信号がサンプルホールド回路３０６に保持される。一方、ローリングシャッターモードにおいては、転送信号ｔｒｇ１乃至ｔｒｇ４を同一のタイミングで制御することもできるし、それらを異なるタイミングで制御することもできる。前者の制御では、４画素のそれぞれの画素信号を加算した信号が出力され、後者の制御では、４画素のそれぞれの画素信号が個別に出力される。このため、ローリングシャッターモードでは、グローバルシャッターモードより高解像度の画像データを撮像することができる。
　このように、本技術の第８の実施の形態の変形例によれば、複数の画素がＦＤ３１４を共有するため、共有しない場合と比較して、画素当たりの回路規模を削減することができる。
　＜９．第９の実施の形態＞
　上述の第８の実施の形態では、画素回路３０５の出力信号Ｖｏｕｔ１と、サンプルホールド回路３０６の出力信号Ｖｏｕｔ２とを切り替えていたが、この構成では、上側画素チップ２０１において、画素ごとにトランジスタを追加する必要がある。この第９の実施の形態における固体撮像素子２００は、下側にトランジスタを追加し、上側のトランジスタを削減した点において第８の実施の形態と異なる。
　図４６は、本技術の第９の実施の形態における画素３００の一構成例を示す回路図である。第９の実施の形態の画素回路３０５は、選択トランジスタ３１８が配置されない点において第８の実施の形態と異なる。また、第９の実施の形態の画素アレイ部２２０は、列ごとに１本しか垂直信号線が配線されない点において第８の実施の形態と異なる。第９の実施の形態のサンプルホールド回路３０６は、バイパストランジスタ３５３をさらに備える点において第８の実施の形態と異なる。第９の実施の形態の負荷ＭＯＳ回路ブロック２５０は、電流供給スイッチ２５２および切替スイッチ２５３が配置されない点において第８の実施の形態と異なる。
　バイパストランジスタ３５３は、垂直走査回路２１１からの制御信号Φｂｐに従って、前段ノード３２０と垂直信号線３０９との間の経路を開閉するものである。垂直走査回路２１１は、グローバルシャッターモードが設定された場合にバイパストランジスタ３５３をオフ状態にする。
　一方、ローリングシャッターモードが設定された場合に、垂直走査回路２１１は、バイパストランジスタ３５３をオン状態にし、前段ノード３２０と垂直信号線３０９とを接続（バイパス）させる。また、電流源トランジスタ３１６と、選択トランジスタ３３１および３３２と、後段選択トランジスタ３５２とは、オフ状態に制御される。
　バイパストランジスタ３５３が、容量素子３２１などをバイパスすることより、低ノイズ、高速のローリングシャッター動作を実現することができる。また、画素回路３０５に選択トランジスタ３１８が不要となるため、上側画素チップ２０１の回路規模を削減することができる。また、列ごとの垂直信号線が１本でよいため、配線数を削減することができる。ただし、画素回路３０５と、サンプルホールド回路３０６とのそれぞれで、トランジスタの閾値のバラツキは相関が無い。このため、上下のチップ間で、トランジスタの閾値のバラツキ方向を考慮して設計する必要があり、ローリングシャッターモードにおいて、動作点を取りにくくなる点に留意する必要がある。
　バイパスせずにローリングシャッター動作を行う第６の実施の形態と、第９の実施の形態とを比較する。第６の実施の形態では、ローリングシャッターモードにおいて、容量素子３２１および３２２が、画素信号の伝送路に挿入されたままであるため、ＤＣ（Direct Current）結合の回路構成と考えることができる。これに対して、第９の実施の形態では、ローリングシャッターモードにおいて、容量素子３２１や３２２がバイパスされるため、ＡＣ（Alternating Current）結合の回路構成と考えることができる。
　図４７は、本技術の第６、第８および第９の実施の形態を比較するための図である。ＡＣ結合の第６の実施の形態の回路構成を基準とする。なお、第８、第９の実施の形態と対比するため、第６の実施の形態も積層構造であり、電流源トランジスタ３１６以降が下側画素チップ２０２に配置されるものとする。
　前述の第８の実施の形態では、切替スイッチ２５３が垂直信号線３０８および３０９を切り替えるため、第６の実施の形態よりも低ノイズで高速なローリングシャッター動作を実現することができる。ただし、第６の実施の形態と比較して、上側のチップに画素当たり、１つのトランジスタ（選択トランジスタ３１８）を追加する必要がある。
　第９の実施の形態では、バイパスによりＤＣ結合となるため、第６の実施の形態よりも低ノイズで高速なローリングシャッター動作を実現することができる。ただし、第６の実施の形態と比較して、下側のチップに画素当たり、１つのトランジスタ（バイパストランジスタ３５３）を追加する必要がある。また、第６、第８の実施の形態と異なり、上下のチップ間で、トランジスタの閾値のバラツキ方向を考慮して設計する必要がある。
　なお、第９の実施の形態に、第２、第３、第４、第５および第７の実施の形態のそれぞれを適用することもできる。
　このように、本技術の第９の実施の形態によれば、ローリングシャッターモードにおいてバイパストランジスタ３５３が容量素子３２１などをバイパスするため、低ノイズで高速なローリングシャッター動作を実現することができる。
　＜１０．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４９は、撮像部１２０３１の設置位置の例を示す図である。
　図４９では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ｋＴＣノイズを低減し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する画素回路と、
　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、
　前記第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する切替スイッチと
を具備する固体撮像素子。
（２）前記グローバルシャッターモードが設定された場合には第１の垂直信号線を所定の電源電圧に接続し、前記ローリングシャッターモードが設定された場合には前記第１の垂直信号線を前記切替スイッチに接続する電流供給スイッチをさらに具備し、
　前記画素回路は、前記第１の垂直信号線を介して前記第１の出力信号を出力し、
　前記サンプルホールド回路は、第２の垂直信号線を介して前記第２の出力信号を出力する
前記（１）記載の固体撮像素子。
（３）前記画素回路は、
　第１および第２の光電変換素子と、
　前記第１の光電変換素子から浮遊拡散層へ電荷を転送する第１の転送トランジスタと、
　前記第２の光電変換素子から前記浮遊拡散層へ電荷を転送する第２の転送トランジスタと、
　前記浮遊拡散層を初期化する第１のリセットトランジスタと、
　前記浮遊拡散層の電圧を増幅した画素信号を前記サンプルホールド回路内の所定の前段ノードへ前記入力信号として出力する前段増幅トランジスタと、
　所定の制御信号に従って前記画素信号を前記第１の出力信号として出力する選択トランジスタと
を備える請求項１記載の固体撮像素子。
（４）前記画素回路は、
　光電変換素子と、
　前記光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
　前記浮遊拡散層を初期化する第１のリセットトランジスタと、
　前記浮遊拡散層の電圧を増幅した画素信号を前記サンプルホールド回路内の所定の前段ノードへ前記入力信号として出力する前段増幅トランジスタと、
　所定の制御信号に従って前記画素信号を前記第１の出力信号として出力する選択トランジスタと
を備える前記（１）記載の固体撮像素子。
（５）前記グローバルシャッターモードが設定され、所定のリセットレベルを前記サンプルホールド回路が保持する際に前記選択トランジスタのゲートに所定のクリップレベルを供給する垂直走査回路をさらに具備する前記（４）記載の固体撮像素子。
（６）前記画素信号は、所定のリセットレベルと露光量に応じた信号レベルとを含み、
　前記サンプルホールド回路は、
　第１および第２の容量素子と、
　前記第１および第２の容量素子の一方を所定の後段ノードに接続する制御と前記第１および第２の容量素子の両方を前記後段ノードから切り離す制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御とを順に行う選択回路と、
　前記第１および第２の容量素子の両方が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
　前記後段ノードを介して前記リセットレベルおよび前記信号レベルを前記第１および第２の容量素子から順に読み出して出力する後段回路と
を備える前記（４）または（５）に記載の固体撮像素子。
（７）前記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部をさらに具備し、
　前記サンプルホールド回路は、前記前段増幅トランジスタのドレインに接続された電流源トランジスタをさらに備え、
　前記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行する
前記（６）記載の固体撮像素子。
（８）前記画素回路は、前記光電変換素子から前記電荷を排出する排出トランジスタをさらに備える
前記（６）または（７）のいずれかに記載の固体撮像素子。
（９）リセット電源電圧を制御する制御回路をさらに具備し、
　前記第１のリセットトランジスタは、浮遊拡散層の電圧を前記リセット電源電圧に初期化し、
　前記制御回路は、前記リセットレベルおよび前記信号レベルを読み出す読出し期間内に前記リセット電源電圧を露光期間と異なる電圧にする
前記（６）から（８）のいずれかに記載の固体撮像素子。
（１０）連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、
　前記サンプルホールド回路は、前記一対のフレームの一方の露光期間内に前記第１および第２の容量素子の一方に前記リセットレベルを保持した後に前記第１および第２の容量素子の他方に前記信号レベルを保持し、前記一対のフレームの他方の露光期間内に前記第１および第２の容量素子の前記他方に前記リセットレベルを保持した後に前記第１および第２の容量素子の前記一方に前記信号レベルを保持する
前記（６）から（９）のいずれかに記載の固体撮像素子。
（１１）前記出力された前記リセットレベルおよび前記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する
前記（６）から（１）のいずれかに記載の固体撮像素子。
（１２）前記アナログデジタル変換器は、
　前記リセットレベルおよび前記信号レベルを伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、
　前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
を備える
前記（１１）記載の固体撮像素子。
（１３）前記コンパレータは、
　一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、
　前記垂直信号線と所定の参照電圧のノードとのいずれかを選択して前記一対の入力端子の一方に接続する入力側セレクタと
を備え、
　前記一対の入力端子の一方には、前記ランプ信号が入力される
前記（１２）記載の固体撮像素子。
（１４）前記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、
　前記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、
　前記相関二重サンプリング処理が実行された前記デジタル信号と所定値のデジタル信号とのいずれかを前記判定結果に基づいて出力する出力側セレクタと
をさらに具備する前記（１３）記載の固体撮像素子。
（１５）前記画素回路は、第１のチップに設けられ、
　前記サンプルホールド回路は、第２のチップに設けられる
前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１６）所定の前段ノードに一端が共通に接続された第１および第２の容量素子と、
　所定のリセットレベルと露光量に応じた信号レベルとを順に生成して前記前段ノードに出力する画素回路と、
　前記第１および第２の容量素子のいずれかの他端を所定の後段ノードに接続する選択回路と、
　前記後段ノードを介して前記リセットレベルおよび前記信号レベルを前記第１および第２の容量素子から順に読み出して所定の垂直信号線を介して出力する後段回路と、
　行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記前段ノードと前記垂直信号線とを接続するバイパストランジスタと
を具備する固体撮像素子。
（１７）画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する画素回路と、
　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、
　前記第１および第２の出力信号のいずれかを選択してアナログ信号として出力する切替スイッチと、
　前記アナログ信号をデジタル信号に変換するアナログデジタル変換器と
を具備する撮像装置。
（１８）画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する出力手順と、
　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド手順と、
　前記第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する切替手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　上側画素チップ
　２０２　下側画素チップ
　２０３　回路チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１　負荷ＭＯＳトランジスタ
　２５２　電流供給スイッチ
　２５３　切替スイッチ
　２６０　カラム信号処理回路
　２６１、２７０　ＡＤＣ
　２６２、２９０　デジタル信号処理部
　２７１　カウンタ
　２８０　コンパレータ
　２８１、２９２　セレクタ
　２８２、２８３、３２１、３２２　容量素子
　２８４、２８６　オートゼロスイッチ
　２８５　比較器
　２９１　ＣＤＳ処理部
　３００　画素
　３０１　有効画素
　３０２　画素ブロック
　３０５　画素回路
　３０６　サンプルホールド回路
　３１０　前段回路
　３１１、３１１－１～３１１－４　光電変換素子
　３１２、３１２－１～３１２－４　転送トランジスタ
　３１３　ＦＤリセットトランジスタ
　３１４　ＦＤ
　３１５　前段増幅トランジスタ
　３１６　電流源トランジスタ
　３１７　排出トランジスタ
　３１８　選択トランジスタ
　３２３　前段リセットトランジスタ
　３２４　前段選択トランジスタ
　３３０　選択回路
　３３１、３３２　選択トランジスタ
　３４１　後段リセットトランジスタ
　３５０　後段回路
　３５１　後段増幅トランジスタ
　３５２　後段選択トランジスタ
　３５３　バイパストランジスタ
　３６１、３６２　接続部
　４２０　レギュレータ
　４２１　ローパスフィルタ
　４２２　バッファアンプ
　４２３　容量素子
　４３０　ダミー画素
　４３１　リセットトランジスタ
　４３２　ＦＤ
　４３３　増幅トランジスタ
　４３４　電流源トランジスタ
　４４０　切り替え部
　４４１　インバータ
　４４２　切り替え回路
　４４３、４４４　スイッチ
　１２０３１　撮像部

Claims (18)

  1. 　画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する画素回路と、
    　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、
    　前記第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する切替スイッチと
    を具備する固体撮像素子。
  2. 　前記グローバルシャッターモードが設定された場合には第１の垂直信号線を所定の電源電圧に接続し、前記ローリングシャッターモードが設定された場合には前記第１の垂直信号線を前記切替スイッチに接続する電流供給スイッチをさらに具備し、
    　前記画素回路は、前記第１の垂直信号線を介して前記第１の出力信号を出力し、
    　前記サンプルホールド回路は、第２の垂直信号線を介して前記第２の出力信号を出力する
    請求項１記載の固体撮像素子。
  3. 　前記画素回路は、
    　第１および第２の光電変換素子と、
    　前記第１の光電変換素子から浮遊拡散層へ電荷を転送する第１の転送トランジスタと、
    　前記第２の光電変換素子から前記浮遊拡散層へ電荷を転送する第２の転送トランジスタと、
    　前記浮遊拡散層を初期化する第１のリセットトランジスタと、
    　前記浮遊拡散層の電圧を増幅した画素信号を前記サンプルホールド回路内の所定の前段ノードへ前記入力信号として出力する前段増幅トランジスタと、
    　所定の制御信号に従って前記画素信号を前記第１の出力信号として出力する選択トランジスタと
    を備える請求項１記載の固体撮像素子。
  4. 　前記画素回路は、
    　光電変換素子と、
    　前記光電変換素子から浮遊拡散層へ電荷を転送する転送トランジスタと、
    　前記浮遊拡散層を初期化する第１のリセットトランジスタと、
    　前記浮遊拡散層の電圧を増幅した画素信号を前記サンプルホールド回路内の所定の前段ノードへ前記入力信号として出力する前段増幅トランジスタと、
    　所定の制御信号に従って前記画素信号を前記第１の出力信号として出力する選択トランジスタと
    を備える請求項１記載の固体撮像素子。
  5. 　前記グローバルシャッターモードが設定され、所定のリセットレベルを前記サンプルホールド回路が保持する際に前記選択トランジスタのゲートに所定のクリップレベルを供給する垂直走査回路をさらに具備する請求項４記載の固体撮像素子。
  6. 　前記画素信号は、所定のリセットレベルと露光量に応じた信号レベルとを含み、
    　前記サンプルホールド回路は、
    　第１および第２の容量素子と、
    　前記第１および第２の容量素子の一方を所定の後段ノードに接続する制御と前記第１および第２の容量素子の両方を前記後段ノードから切り離す制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御とを順に行う選択回路と、
    　前記第１および第２の容量素子の両方が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
    　前記後段ノードを介して前記リセットレベルおよび前記信号レベルを前記第１および第２の容量素子から順に読み出して出力する後段回路と
    を備える請求項４記載の固体撮像素子。
  7. 　前記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部をさらに具備し、
    　前記サンプルホールド回路は、前記前段増幅トランジスタのドレインに接続された電流源トランジスタをさらに備え、
    　前記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行する
    請求項６記載の固体撮像素子。
  8. 　前記画素回路は、前記光電変換素子から前記電荷を排出する排出トランジスタをさらに備える
    請求項６記載の固体撮像素子。
  9. 　リセット電源電圧を制御する制御回路をさらに具備し、
    　前記第１のリセットトランジスタは、浮遊拡散層の電圧を前記リセット電源電圧に初期化し、
    　前記制御回路は、前記リセットレベルおよび前記信号レベルを読み出す読出し期間内に前記リセット電源電圧を露光期間と異なる電圧にする
    請求項６記載の固体撮像素子。
  10. 　連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、
    　前記サンプルホールド回路は、前記一対のフレームの一方の露光期間内に前記第１および第２の容量素子の一方に前記リセットレベルを保持した後に前記第１および第２の容量素子の他方に前記信号レベルを保持し、前記一対のフレームの他方の露光期間内に前記第１および第２の容量素子の前記他方に前記リセットレベルを保持した後に前記第１および第２の容量素子の前記一方に前記信号レベルを保持する
    請求項６記載の固体撮像素子。
  11. 　前記出力された前記リセットレベルおよび前記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備する
    請求項６記載の固体撮像素子。
  12. 　前記アナログデジタル変換器は、
    　前記リセットレベルおよび前記信号レベルを伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、
    　前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
    を備える
    請求項１１記載の固体撮像素子。
  13. 　前記コンパレータは、
    　一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、
    　前記垂直信号線と所定の参照電圧のノードとのいずれかを選択して前記一対の入力端子の一方に接続する入力側セレクタと
    を備え、
    　前記一対の入力端子の一方には、前記ランプ信号が入力される
    請求項１２記載の固体撮像素子。
  14. 　前記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、
    　前記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、
    　前記相関二重サンプリング処理が実行された前記デジタル信号と所定値のデジタル信号とのいずれかを前記判定結果に基づいて出力する出力側セレクタと
    をさらに具備する請求項１３記載の固体撮像素子。
  15. 　前記画素回路は、第１のチップに設けられ、
    　前記サンプルホールド回路は、第２のチップに設けられる
    請求項１記載の固体撮像素子。
  16. 　所定の前段ノードに一端が共通に接続された第１および第２の容量素子と、
    　所定のリセットレベルと露光量に応じた信号レベルとを順に生成して前記前段ノードに出力する画素回路と、
    　前記第１および第２の容量素子のいずれかの他端を所定の後段ノードに接続する選択回路と、
    　前記後段ノードを介して前記リセットレベルおよび前記信号レベルを前記第１および第２の容量素子から順に読み出して所定の垂直信号線を介して出力する後段回路と、
    　行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記前段ノードと前記垂直信号線とを接続するバイパストランジスタと
    を具備する固体撮像素子。
  17. 　画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する画素回路と、
    　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド回路と、
    　前記第１および第２の出力信号のいずれかを選択してアナログ信号として出力する切替スイッチと、
    　前記アナログ信号をデジタル信号に変換するアナログデジタル変換器と
    を具備する撮像装置。
  18. 　画素信号を入力信号として出力し、行ごとに順に露光を開始するローリングシャッターモードが設定された場合には前記画素信号を第１の出力信号として出力する出力手順と、
    　全画素で同時に露光を開始するグローバルシャッターモードが設定された場合には前記入力信号を保持して第２の出力信号として出力するサンプルホールド手順と、
    　前記第１および第２の出力信号のいずれかを選択してアナログデジタル変換器に出力する切替手順と
    を具備する固体撮像素子の制御方法。
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