WO2021215093A1 - 固体撮像素子、および、撮像装置 - Google Patents

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ルォンフォン 朝倉
博武 加藤
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to a solid-state image sensor. More specifically, the present invention relates to a solid-state image sensor that performs AD (Analog to Digital) conversion for each column, and an image pickup device.
  • AD Analog to Digital
  • a column ADC Analog to Digital Converter
  • an ADC is arranged for each column outside the pixel array section and the pixel signals are read out row by row for the purpose of miniaturizing pixels.
  • rolling shutter distortion may occur. Therefore, in order to realize a global shutter method in which exposure is started simultaneously for all pixels, a solid-state image sensor has been proposed in which a pair of capacitances are provided for each pixel and the reset level and signal level are held in those capacitances (for example). , See Non-Patent Document 1.).
  • These pairs of capacitances are connected in series to the source follower circuit via a node, and the source follower circuit reads out the reset level and the signal level in order.
  • the global shutter method is realized in the column ADC method by holding the reset level and the signal level in a pair of capacitances for each pixel.
  • kTC noise in other words, reset noise
  • This technology was created in view of such a situation, and aims to improve the image quality in a solid-state image sensor that simultaneously exposes all pixels.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is a predetermined number of capacitive elements and a plurality of signal levels according to a predetermined reset level and exposure amount, respectively.
  • Control to connect a pre-stage circuit block that generates And the control of connecting the capacitive element holding any of the plurality of signal levels among the predetermined number of capacitive elements to the latter-stage node in order, and the predetermined number of A post-stage reset transistor that initializes the level of the post-stage node when the capacitive element is disconnected from the post-stage node, and a post-stage circuit that sequentially reads out each of the reset level and the plurality of signal levels via the post-stage node.
  • It is a solid-state imaging device provided with. This has the effect of reducing kTC noise.
  • the predetermined number of capacitive elements includes the first and second capacitive elements and the third and fourth capacitive elements
  • the pre-stage circuit block has the first reset level.
  • the first pre-stage circuit that generates the first signal level in order and holds it in the first and second capacitive elements, and the second reset level and the second signal level are generated in order to generate the third signal level.
  • the selection unit includes a first selection circuit for connecting one of the first and second capacitance elements to the rear node, and a first selection circuit for holding the first and second capacitance elements.
  • a second selection circuit that connects any of the third and fourth capacitive elements to the subsequent node may be provided. This has the effect of maintaining the reset level and signal level of each of the two pixels.
  • the first pre-stage circuit comprises a first photoelectric conversion element and a first pre-stage transfer transistor that transfers a charge from the first photoelectric conversion element to the first floating diffusion layer.
  • the second pre-stage circuit includes a first reset transistor that initializes the first stray diffusion layer and a first pre-stage amplification transistor that amplifies the voltage of the first stray diffusion layer.
  • a transistor and a second pre-stage amplification transistor that amplifies the voltage of the second floating diffusion layer may be provided. This has the effect of maintaining the level corresponding to the voltage of the floating diffusion layer.
  • the first pre-stage circuit further includes a first current source transistor connected to the first pre-stage node, and the second pre-stage circuit is attached to the second pre-stage node.
  • the second pre-stage amplification transistor further includes a connected second current source transistor, and the first pre-stage amplification transistor amplifies the voltage of the first stray diffusion layer and outputs it to the first pre-stage node, and the second pre-stage amplification transistor.
  • the amplification transistor amplifies the voltage of the second floating diffusion layer and outputs it to the second pre-stage node, and one end of each of the first and second capacitive elements is common to the first pre-stage node.
  • each is connected to the first selection circuit, one end of each of the third and fourth capacitive elements is commonly connected to the second predecessor node, and the other end of each is the same. It may be connected to a second selection circuit. This has the effect of supplying a constant current to each pixel.
  • the first and second pre-stage transfer transistors transfer the electric charge to the first and second floating diffusion layers at a predetermined exposure start timing
  • the first and second The reset transistor initializes the first and second photoelectric conversion elements together with the first and second floating diffusion layers
  • the first and second pre-stage transfer transistors are the first and first transfer transistors at predetermined exposure end timings.
  • the charge may be transferred to the floating diffusion layer of 2. This has the effect that all pixels are exposed at the same time.
  • the selection unit controls to connect one of the first and second capacitance elements to the latter-stage node and connects the other of the first and second capacitance elements to the latter-stage node.
  • the control of connecting, the control of connecting one of the third and fourth capacitance elements to the latter-stage node, and the control of connecting the other of the third and fourth capacitance elements to the latter-stage node may be performed in order. .. This brings about the effect that the reset level and the signal level of each of the two pixels are read out in order.
  • the selection unit transfers both one of the first and second capacitance elements and one of the third and fourth capacitance elements to the latter-stage node in a predetermined addition mode.
  • the control of connecting and the control of connecting both the other of the first and second capacitance elements and the other of the third and fourth capacitance elements to the latter-stage node may be performed in order. This has the effect of reading out the pixel-added signal.
  • the first pre-stage circuit outputs a voltage amplified by the first pre-stage amplification transistor according to a predetermined first selection signal to a predetermined pre-stage node.
  • the second pre-stage circuit further includes a transistor, and the second pre-stage circuit includes a second pre-stage selection transistor that outputs a voltage amplified by the second pre-stage amplification transistor according to a predetermined second selection signal to the pre-stage node, and the pre-stage selection transistor. It further includes a current source transistor connected to the node, one end of each of the first and second capacitive elements is commonly connected to the pre-stage node, and the other end of each is connected to the first selection circuit. , One end of each of the third and fourth capacitive elements may be commonly connected to the preceding node, and the other end of each may be connected to the second selection circuit. This brings about the effect that the current source transistor is shared by two pixels.
  • the first and second pre-stage selection transistors sequentially shift to the closed state immediately before the predetermined exposure end timing and after the exposure end timing, and the first The reset transistor initializes the first floating diffusion layer when the first pre-selection transistor is in the closed state, and the second reset transistor is when the second pre-selection transistor is in the closed state.
  • the second floating diffusion layer is initialized, and immediately after the timing of the end of exposure, the first and second pre-stage selection transistors are sequentially closed, and the first and second pre-stage transfer transistors are , The charge may be transferred at a predetermined timing of the end of exposure.
  • a short-circuit transistor for opening and closing the path between the first rear node and the second rear node, and the predetermined number of capacitances are the first, second, and third.
  • a third selection circuit connected to the subsequent node and a fourth selection circuit connecting any of the seventh and eighth capacitive elements to the second subsequent node may be provided. This has the effect of short-circuiting the first posterior node and the second posterior node.
  • the short-circuit transistor is in an open state in a predetermined non-addition mode, and in the non-addition mode, the selection unit sequentially sets each of the first and second capacitive elements to the first.
  • the control for connecting to the latter-stage node and the control for connecting each of the seventh and eighth capacitive elements to the second subsequent-stage node in order may be performed in a predetermined order. This brings about the effect that the reset level and the signal level of each of the four pixels are read out in order in the non-addition mode.
  • the short-circuit transistor is in a closed state in a predetermined addition mode
  • the selection unit is one of the first and second capacitive elements and the third and third capacitance elements. While connecting one of the capacitance elements 4 to the first subsequent node, one of the fifth and sixth capacitance elements and one of the seventh and eighth capacitance elements are connected to the second latter node. Control, and connecting the other of the first and second capacitance elements and the other of the third and fourth capacitance elements to the first subsequent node and the other of the fifth and sixth capacitance elements. The control of connecting the other of the seventh and eighth capacitance elements to the second subsequent node may be performed in order. This brings about the effect that four pixels are added in the pixel addition mode.
  • the predetermined number of capacitance elements includes the first and second capacitance elements and the third capacitance
  • the pre-stage circuit block includes the first photoelectric conversion element and the first photoelectric conversion element.
  • the first pre-stage transfer transistor that transfers the charge from the photoelectric conversion element to the predetermined floating diffusion layer, the second photoelectric conversion element, and the second photoelectric conversion element that transfers the charge from the second photoelectric conversion element to the predetermined floating diffusion layer.
  • the first and second pre-stage transfer transistors are provided with two pre-stage transfer transistors, a reset transistor that initializes the stray diffusion layer, and a pre-stage amplification transistor that amplifies the voltage of the stray diffusion layer and outputs it to a predetermined pre-stage node.
  • One end of each of the capacitance element and the third capacitance element may be connected in common to the pre-stage node, and the other end of each may be connected to the selection section. This has the effect of retaining the reset level and the plurality of signal levels.
  • the first and second pre-stage transfer transistors transfer the electric charge to the floating diffusion layer at a predetermined exposure start timing, and the reset transistor is transferred to the floating diffusion layer together with the first and first and the above floating diffusion layers.
  • the second photoelectric conversion element may be initialized, and the first and second pre-stage transfer transistors may sequentially transfer the charges to the first and second floating diffusion layers at a predetermined exposure end timing. This has the effect of exposing all the pixels.
  • the selection unit controls to connect one of the first and second capacitance elements to the latter-stage node and connects the other of the first and second capacitance elements to the latter-stage node.
  • the control for connecting and the control for connecting the third capacitive element to the subsequent node may be performed in order. This has the effect that the reset level and the plurality of signal levels are read out in order.
  • the pre-stage circuit block is provided on the first chip.
  • the predetermined number of capacitive elements, the selection unit, the latter-stage reset transistor, and the latter-stage circuit may be provided on the second chip. This has the effect of facilitating the miniaturization of pixels.
  • an analog-digital converter that sequentially converts the output reset level and the plurality of signal levels into digital signals is further provided, and the analog-digital converter is the second chip. It may be provided in. This has the effect of facilitating the miniaturization of pixels.
  • an analog-to-digital converter that sequentially converts the output reset level and the plurality of signal levels into digital signals is further provided, and the analog-digital converter is formed on a third chip. It may be provided. This has the effect of facilitating the miniaturization of pixels.
  • a second aspect of the present technology is a pre-stage circuit block that generates a predetermined number of capacitive elements and a plurality of signal levels according to a predetermined reset level and an exposure amount and holds them in different capacitive elements.
  • a selection unit that sequentially controls to connect a capacitive element holding any of the plurality of signal levels to the latter-stage node, and the latter-stage node when the predetermined number of capacitive elements are separated from the latter-stage node.
  • a post-stage reset transistor that initializes the level of It is an image pickup apparatus including a signal processing circuit that converts and processes the image. This has the effect of generating image data with reduced kTC noise.
  • the third aspect of the present technology is a first photoelectric conversion element that converts incident light into a charge, a second photoelectric conversion element that converts the incident light into a charge, and the above charge into a voltage.
  • a pre-stage amplification transistor to be converted a predetermined number of capacitive elements in which one end of each is connected to a pre-stage node to which the output destination of the pre-stage amplification transistor is connected, and the other end of each of the predetermined number of capacitive elements and a predetermined post-stage node.
  • FIG. 1 is a block diagram showing a configuration example of the image pickup apparatus 100 according to the first embodiment of the present technology.
  • the image pickup device 100 is a device for capturing image data, and includes an image pickup lens 110, a solid-state image pickup element 200, a recording unit 120, and an image pickup control unit 130.
  • As the image pickup device 100 a digital camera or an electronic device having an image pickup function (smartphone, personal computer, etc.) is assumed.
  • the solid-state image sensor 200 captures image data under the control of the image pickup control unit 130.
  • the solid-state image sensor 200 supplies image data to the recording unit 120 via the signal line 209.
  • the image pickup lens 110 collects light and guides it to the solid-state image sensor 200.
  • the image pickup control unit 130 controls the solid-state image pickup device 200 to capture image data.
  • the image pickup control unit 130 supplies, for example, an image pickup control signal including a vertical synchronization signal VSYNC to the solid-state image pickup device 200 via a signal line 139.
  • the recording unit 120 records image data.
  • the vertical synchronization signal VSYNC is a signal indicating the timing of imaging, and a periodic signal of a constant frequency (60 Hz or the like) is used as the vertical synchronization signal VSYNC.
  • the image pickup device 100 records image data
  • the image data may be transmitted to the outside of the image pickup device 100.
  • an external interface for transmitting image data is further provided.
  • the image pickup apparatus 100 may further display image data.
  • a display unit is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state image sensor 200 according to the first embodiment of the present technology.
  • the solid-state image sensor 200 includes a vertical scanning circuit 211, a pixel array unit 220, a timing control circuit 212, a DAC (Digital to Analog Converter) 213, a load MOS circuit block 250, and a column signal processing circuit 260.
  • a plurality of pixel blocks 300 are arranged in a two-dimensional grid pattern in the pixel array unit 220.
  • a plurality of pixels (for example, two pixels) are arranged in each of the pixel blocks 300.
  • each circuit in the solid-state image sensor 200 is provided on, for example, a single semiconductor chip.
  • the pixel block 300 or a set of pixels arranged in the horizontal direction is referred to as a "row”
  • the pixel block 300 or a set of pixels arranged in a direction perpendicular to the row is referred to as a "column”.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal VSYNC from the imaging control unit 130.
  • DAC213 generates a saw wavy lamp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated lamp signal to the column signal processing circuit 260.
  • the vertical scanning circuit 211 selects and drives rows in order to output an analog pixel signal.
  • the pixel photoelectrically converts the incident light to generate an analog pixel signal.
  • This pixel supplies a pixel signal to the column signal processing circuit 260 via the load MOS circuit block 250.
  • the load MOS circuit block 250 is provided with MOS transistors that supply a constant current for each row.
  • the column signal processing circuit 260 executes signal processing such as AD conversion processing and CDS (Correlated Double Sampling) processing on the pixel signal for each column.
  • the column signal processing circuit 260 supplies image data composed of the processed signal to the recording unit 120.
  • the column signal processing circuit 260 is an example of the signal processing circuit described in the claims.
  • FIG. 3 is a circuit diagram showing a configuration example of the pixel block 300 according to the first embodiment of the present technology.
  • a front-stage circuit block 305, capacitive elements 331, 332, 336, and 337, a selection unit 340, a rear-stage reset transistor 361, and a rear-stage circuit 370 are arranged in the pixel block 300.
  • the capacitive elements 331, 332, 336 and 337 for example, a capacitance having a MIM (Metal-Insulator-Metal) structure is used.
  • MIM Metal-Insulator-Metal
  • the capacitance elements 331 and 332 are examples of the first and second capacitance elements described in the claims, and the capacitance elements 336 and 337 are the third and fourth capacitances described in the claims. This is an example of an element.
  • the front stage circuits 310 and 320 are arranged in the front stage circuit block 305.
  • Selection circuits 350 and 355 are arranged in the selection unit 340.
  • the post-stage circuit 370 includes a post-stage amplification transistor 371 and a post-stage selection transistor 372.
  • the pre-stage circuit 310 generates a reset level and a signal level in order and holds them in the capacitive elements 331 and 332.
  • the pre-stage circuit 320 sequentially generates a reset level and a signal level and holds them in the capacitive elements 336 and 337.
  • the pre-stage circuit 310 is an example of the first pre-stage circuit described in the claims, and the pre-stage circuit 320 is an example of the second pre-stage circuit described in the claims.
  • the selection circuit 350 connects any of the capacitance elements 331 and 332 to the subsequent node 360.
  • the selection circuit 355 connects any of the capacitive elements 336 and 337 to the subsequent node 360.
  • the selection circuit 350 is an example of the first selection circuit described in the claims, and the selection circuit 355 is an example of the second selection circuit described in the claims.
  • FIG. 4 is a circuit diagram showing a configuration example of the pre-stage circuits 310 and 320 and the selection circuits 350 and 355 in the first embodiment of the present technology.
  • the pre-stage circuit 310 includes a photoelectric conversion element 311, a transfer transistor 312, an FD (Floating Diffusion) reset transistor 313, an FD 314, a pre-stage amplification transistor 315, and a current source transistor 316.
  • a photoelectric conversion element 311 a transfer transistor 312, an FD (Floating Diffusion) reset transistor 313, an FD 314, a pre-stage amplification transistor 315, and a current source transistor 316.
  • the pre-stage circuit 320 includes a photoelectric conversion element 321, a transfer transistor 322, an FD reset transistor 323, an FD 324, a pre-stage amplification transistor 325, and a current source transistor 326.
  • the photoelectric conversion elements 311 and 321 generate electric charges by photoelectric conversion.
  • the transfer transistor 312 transfers an electric charge from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg1 from the vertical scanning circuit 211.
  • the transfer transistor 322 transfers an electric charge from the photoelectric conversion element 321 to the FD 324 according to the transfer signal trg2 from the vertical scanning circuit 211.
  • photoelectric conversion elements 311 and 321 are examples of the first and second photoelectric conversion elements described in the claims.
  • the transfer transistors 312 and 322 are examples of the first and second transfer transistors described in the claims.
  • the FD reset transistor 313 is initialized by extracting an electric charge from the FD 314 according to the FD reset signal rst1 from the vertical scanning circuit 211.
  • the FD reset transistor 323 is initialized by extracting an electric charge from the FD 324 according to the FD reset signal rst2 from the vertical scanning circuit 211.
  • the FD 314 and 324 accumulate electric charges and generate a voltage according to the amount of electric charges.
  • the FD reset transistors 313 and 323 are examples of the first and second reset transistors described in the claims.
  • FD314 and 324 are examples of the first and second floating diffusion layers described in the claims.
  • the pre-stage amplification transistor 315 amplifies the voltage level of the FD 314 and outputs it to the pre-stage node 330.
  • the pre-stage amplification transistor 325 amplifies the voltage level of the FD 324 and outputs it to the pre-stage node 335.
  • the pre-stage amplification transistors 315 and 325 are examples of the first and second pre-stage amplification transistors described in the claims.
  • the drains of the FD reset transistors 313 and 323 and the pre-stage amplification transistors 315 and 325 are connected to the power supply voltage VDD.
  • the current source transistor 316 is connected to the source of the pre-stage amplification transistor 315.
  • the current source transistor 316 supplies the current id 11 under the control of the vertical scanning circuit 211.
  • the current source transistor 326 is connected to the source of the pre-stage amplification transistor 325.
  • the current source transistor 326 supplies the current id12 under the control of the vertical scanning circuit 211.
  • the current source transistors 316 and 326 are examples of the first and second current source transistors described in the claims.
  • each of the capacitive elements 331 and 332 is commonly connected to the front node 330, and the other end of each is connected to the selection circuit 350.
  • One end of each of the capacitive elements 336 and 337 is commonly connected to the pre-stage node 335, and the other end of each is connected to the selection circuit 355.
  • the selection circuit 350 includes selection transistors 351 and 352.
  • the selection transistor 351 opens and closes the path between the capacitive element 331 and the subsequent node 360 according to the selection signal ⁇ r1 from the vertical scanning circuit 211.
  • the selection transistor 352 opens and closes the path between the capacitive element 332 and the subsequent node 360 according to the selection signal ⁇ s1 from the vertical scanning circuit 211.
  • the selection circuit 355 includes selection transistors 356 and 357.
  • the selection transistor 356 opens and closes the path between the capacitive element 336 and the subsequent node 360 according to the selection signal ⁇ r2 from the vertical scanning circuit 211.
  • the selection transistor 357 opens and closes the path between the capacitive element 337 and the subsequent node 360 according to the selection signal ⁇ s2 from the vertical scanning circuit 211.
  • the post-stage reset transistor 361 initializes the level of the post-stage node 360 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211.
  • the potential Vreg is set to a potential different from the power supply potential VDD (for example, a potential lower than VDD).
  • the post-stage amplification transistor 371 amplifies the level of the post-stage node 360.
  • the rear-stage selection transistor 372 outputs a signal at the level amplified by the rear-stage amplification transistor 371 to the vertical signal line 309 as a pixel signal according to the rear-stage selection signal selb from the vertical scanning circuit 211.
  • transistors in the pixel block 300, for example, an nMOS (n-channel Metal Oxide Semiconductor) transistor is used.
  • nMOS n-channel Metal Oxide Semiconductor
  • the circuit including the above-mentioned front-stage circuit 310, capacitive elements 331 and 332, selection circuit 350, rear-stage reset transistor 361, and rear-stage circuit 370 functions as one pixel. Further, a circuit including a front-stage circuit 320, capacitive elements 336 and 337, a selection circuit 355, a rear-stage reset transistor 361, and a rear-stage circuit 370 also functions as one pixel. These two pixels share the post-stage reset transistor 361 and the post-stage circuit 370.
  • the two pixels in the pixel block 300 are arranged in the column direction, for example. In other words, these two pixels are arranged in odd and even rows.
  • the positional relationship between the two pixels in the pixel block 300 is not limited to the odd-numbered rows and the even-numbered rows.
  • two pixels can be arranged in odd and even columns.
  • one of the two pixels may be arranged diagonally above the other.
  • the vertical scanning circuit 211 supplies high-level FD reset signals (rst1 and rst2) and high-level transfer signals (trg1 and trg2) to all lines at the start of exposure. As a result, the photoelectric conversion element (311 or 321) is initialized. Hereinafter, this control is referred to as "PD reset".
  • the vertical scanning circuit 211 supplies the high-level FD reset signals rst1 and rst2 over the pulse period while setting the subsequent reset signals rstb and the selection signals ⁇ r1 and ⁇ r2 to high levels for all lines. do.
  • the FDs 314 and 324 are initialized, and the levels corresponding to the levels of the FDs 314 and 324 at that time are held in the capacitive elements 331 and 336. This control is hereinafter referred to as "FD reset".
  • the levels of FD 314 and 324 at the time of FD reset and the levels corresponding to those levels (holding levels of capacitive elements 331 and 336 and levels of vertical signal line 309) are collectively referred to as “P phase” or “reset” below. Called "level”.
  • the vertical scanning circuit 211 supplies high-level transfer signals trg1 and trg2 over a pulse period while setting the subsequent reset signals rstb and selection signals ⁇ s1 and ⁇ s2 to high levels for all lines.
  • the signal charge corresponding to the exposure amount is transferred to the FD 314 and 324, and the level corresponding to the level of the FD 314 and 324 at that time is held in the capacitive elements 332 and 337.
  • the levels of FD 314 and 324 during signal charge transfer and the levels corresponding to those levels (holding levels of capacitive elements 332 and 337 and levels of vertical signal line 309) are collectively referred to as “D phase” or “D phase” below. Called "signal level”.
  • the exposure control that starts and ends exposure of all pixels at the same time in this way is called the global shutter method.
  • the pre-stage circuit 310 of all pixels generates a reset level and a signal level in order.
  • the reset level is held by the capacitive elements 331 and 336, and the signal level is held by the capacitive elements 332 and 337.
  • the vertical scanning circuit 211 selects the rows in order and outputs the reset level and the signal level of the rows in order.
  • the vertical scanning circuit 211 sets the FD reset signal rst1 or rst2 of the selected line and the subsequent selection signal selb to the high level, and outputs the high level selection signal ⁇ r1 or ⁇ r2 over a predetermined period. Supply.
  • the capacitive element 331 or 336 is connected to the subsequent node 360, and the reset level is read out.
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 supplies the high-level post-reset signal rstb over the pulse period while keeping the FD reset signal rst1 or rst2 and the post-selection signal selb of the selected line at the high level. .. As a result, the level of the subsequent node 360 is initialized. At this time, the selection transistors 351 and 352, 356 and 357 are in the open state, and the capacitive elements 331, 332, 336 and 337 are separated from the subsequent node 360.
  • the vertical scan circuit 211 keeps the FD reset signal (rst1 or rst2) and the post-selection signal selb of the selected row at high levels and outputs the high-level selection signals ⁇ s1 or ⁇ s2 for a predetermined period of time. Supply over. As a result, the capacitive element 332 or 337 is connected to the subsequent node 360, and the signal level is read out.
  • the selection circuit 350 of the selected row by the above-mentioned read control controls to connect the capacitance element 331 to the rear node 360, to disconnect the capacitance elements 331 and 332 from the rear node 360, and to connect the capacitance element 332 to the rear node 360.
  • the control to connect to is performed in order.
  • the selection circuit 355 of the selected row controls to connect the capacitance element 336 to the rear node 360, to disconnect the capacitance elements 336 and 337 from the rear node 360, and to connect the capacitance element 337 to the rear node 360. And in order.
  • the trailing reset transistor 361 in the selected row initializes the level of the trailing node 360.
  • the post-stage circuit 370 in the selected line reads out the reset level and the signal level in order from the capacitive elements 331 and 332 (or the capacitive elements 336 and 337) via the post-stage node 360, and outputs the reset level and the signal level to the vertical signal line 309.
  • FIG. 5 is a block diagram showing a configuration example of the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired in each row of the pixel block 300 in the load MOS circuit block 250. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. Further, a load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309.
  • a plurality of ADCs 261 and a digital signal processing unit 262 are arranged in the column signal processing circuit 260.
  • ADC 261 is arranged in each row. Assuming that the number of columns is I, I ADC261s are arranged.
  • the ADC 261 uses the lamp signal Rmp from the DAC 213 to convert an analog pixel signal from the corresponding column into a digital signal.
  • the ADC 261 supplies a digital signal to the digital signal processing unit 262.
  • the ADC 261 a single slope type ADC equipped with a comparator and a counter is arranged.
  • the digital signal processing unit 262 performs predetermined signal processing such as CDS processing on each of the digital signals for each column.
  • the digital signal processing unit 262 supplies image data composed of the processed digital signal to the recording unit 120.
  • FIG. 6 is a timing chart showing an example of the global shutter operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 has high-level FD reset signals rst1 and rst2 and transfer signals trg1 in all rows (in other words, all pixels) from the timing T0 immediately before the start of exposure to the timing T1 after the lapse of the pulse period. And trg2 are supplied. As a result, all the pixels are PD reset, and the exposure is started at the same time in all the rows.
  • rst1_ [n], rst2_ [n], trg1_ [n], and trg2_ [n] in the figure indicate signals to the pixel in the nth row of the Nth row.
  • N is an integer indicating the total number of rows in which the pixel blocks 300 are arranged
  • n is an integer of 1 to N.
  • the nth row of the pixel block 300 includes two rows of odd-numbered rows and even-numbered rows.
  • the vertical scanning circuit 211 sets the subsequent reset signals rstb and the selection signals ⁇ r1 and ⁇ r2 to high levels in all lines, and sets the high level FD reset signals rst1 and rst2 over the pulse period. To supply. As a result, all pixels are FD reset and the reset level is sample-held.
  • rstb_ [n], ⁇ r1_ [n], and ⁇ r2_ [n] in the figure indicate signals to the pixel on the nth row.
  • the vertical scanning circuit 211 returns the selection signals ⁇ r1 and ⁇ r2 to the low level.
  • the vertical scanning circuit 211 supplies high-level transfer signals trg1 and trg2 over the pulse period while setting the subsequent reset signals rstb and selection signals ⁇ s1 and ⁇ s2 to high levels in all lines. As a result, the signal level is sample-held. Further, ⁇ s1_ [n] and ⁇ s2_ [n] in the figure indicate signals to the pixel on the nth row.
  • the vertical scanning circuit 211 returns the selection signals ⁇ s1 and ⁇ s2 to the low level.
  • FIG. 7 is a timing chart showing an example of the reading operation of the first pixel in the pixel block 300 according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 sets the FD reset signals rst1 and rst2 of the nth line and the subsequent selection signal selb to a high level. Further, at the timing T10, the rear reset signal rstb of all lines is controlled to a low level.
  • selb_ [n] in the figure indicates a signal to the pixel on the nth row.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r1 to the nth row during the period from the timing T11 immediately after the timing T10 to the timing T12.
  • the potential of the subsequent node 360 becomes the reset level Vrst1.
  • This reset level is AD-converted by the ADC 261.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s1 to the nth row during the period from the timing T14 to the timing T15 immediately after the initialization of the subsequent node 360.
  • the potential of the subsequent node 360 becomes the signal level Vsig1.
  • This signal level is AD-converted by the ADC 261.
  • the difference between the reset level Vrst1 and the signal level Vsig1 corresponds to the net signal level from which the reset noise and offset noise of the FD are removed.
  • FIG. 8 is a timing chart showing an example of the reading operation of the first pixel in the pixel block 300 according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r2 to the nth row during the period from the timing T17 to the timing T18 immediately after the initialization of the subsequent node 360.
  • the potential of the subsequent node 360 becomes the reset level Vrst2. This reset level is AD-converted by the ADC 261.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s2 to the nth row during the period from the timing T20 to the timing T21 immediately after the initialization of the subsequent node 360.
  • the potential of the subsequent node 360 becomes the signal level Vsig2. This signal level is AD-converted by the ADC 261.
  • the vertical scanning circuit 211 returns the FD reset signals rst1 and rst2 of the nth row and the post-stage selection signal selb to the low level.
  • high-level selection signals ⁇ r1, ⁇ s1, ⁇ r2 and ⁇ s2 are supplied in order.
  • the selection unit 340 connects the capacitance elements 331, 332, 336 and 337 to the subsequent node 360 in order. Then, the reset level Vrst1 and the signal level Vsig1 of the first pixel in the pixel block 300 and the reset level Vrrst2 and the signal level Vsig2 of the second pixel are read out in order.
  • the solid-state image sensor 200 reads out the signal level after the reset level, but the order is not limited to this.
  • the solid-state image sensor 200 can also read the reset level after the signal level.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ r after the high-level selection signal ⁇ s. Further, in this case, it is necessary to reverse the slope of the ramp signal.
  • FIG. 9 is a circuit diagram showing an example of a pixel configuration in the comparative example.
  • the selection circuit 350 is not provided, and the transfer transistor is inserted between the pre-stage node 330 and the pre-stage circuit.
  • the capacitances C1 and C2 are inserted in place of the capacitance elements 331 and 332.
  • the capacitance C1 is inserted between the front node 330 and the ground terminal, and the capacitance C2 is inserted between the front node 330 and the rear node 360.
  • FIG. 10 is a diagram showing an example of the state of each pixel block at the time of reading the reset level and at the time of initializing the subsequent node in the first embodiment of the present technology.
  • a shows the state of the pixel block 300 at the time of reading the reset level
  • b in the figure shows the state of the pixel block 300 at the time of initializing the subsequent node 360.
  • the selection transistor 351 and the selection transistor 352 and the subsequent reset transistor 361 are represented by the symbol of the switch for convenience of explanation.
  • the vertical scanning circuit 211 closes the selection transistor 351 and opens the selection transistor 352 and the subsequent reset transistor 361. As a result, the reset level of the first pixel is read out via the subsequent circuit 370.
  • the vertical scanning circuit 211 After reading the reset level, as illustrated in b in the figure, the vertical scanning circuit 211 opens the selection transistor 351 and the selection transistor 352, and closes the subsequent reset transistor 361. As a result, the capacitive elements 331 and 332 are separated from the rear node 360, and the level of the rear node 360 is initialized.
  • the capacitance value of the parasitic capacitance Cp of the subsequent node 360 in the state of being separated from the capacitance elements 331 and 332 in this way is assumed to be very small as compared with the capacitance elements 331 and 332.
  • the parasitic capacitance Cp is several femtofarads (fF)
  • the capacitance elements 331 and 332 are on the order of several tens of femtofarads.
  • FIG. 11 is a diagram showing an example of the state of the pixel block 300 at the time of reading the signal level in the first embodiment of the present technology.
  • the vertical scanning circuit 211 closes the selection transistor 352 and opens the selection transistor 351 and the post-stage reset transistor 361. As a result, the signal level of the first pixel is read out via the subsequent circuit 370.
  • Equation 2 the kTC noise during exposure and readout is expressed by Equation 2.
  • the kTC noise becomes smaller than that of the comparative example in which the capacitance cannot be separated at the time of reading. Thereby, the image quality of the image data can be improved.
  • the circuit scale of the pixel array unit 220 can be reduced as compared with the case where they are not shared.
  • the number of shared pixels is not limited to two pixels. Three or more pixels can also share the post-stage reset transistor 361 and the post-stage circuit 370.
  • FIG. 12 is a flowchart showing an example of the operation of the solid-state image sensor 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 211 exposes all pixels (step S901). Then, the vertical scanning circuit 211 selects the row of the pixel block 300 to be read (step S902). The column signal processing circuit 260 reads the reset level of the first pixel in the pixel block 300 of the row (step S903), and then reads the signal level of that pixel (step S904). Subsequently, the column signal processing circuit 260 reads the reset level of the second pixel (step S905), and then reads the signal level of that pixel (step S906).
  • the solid-state image sensor 200 determines whether or not the reading of all lines is completed (step S907). When the reading of all lines is not completed (step S907: No), the solid-state image sensor 200 repeats steps S902 and subsequent steps. On the other hand, when the reading of all the rows is completed (step S907: Yes), the solid-state image sensor 200 executes CDS processing and the like, and ends the operation for imaging. When a plurality of image data are continuously imaged, steps S901 to S907 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the rear-stage reset transistor 361 initializes the rear-stage node 360 when the selection circuit 350 disconnects the capacitance elements 331 and 332 from the rear-stage node 360. Since the capacitive elements 331 and 332 are separated, the level of reset noise due to the drive of the post-stage reset transistor 361 becomes a level corresponding to a parasitic capacitance smaller than their capacitance. By reducing this noise, the image quality of the image data can be improved.
  • the circuit scale of the pixel array unit 220 can be reduced as compared with the case where they are not shared.
  • the solid-state image sensor 200 reads out the pixel signals of the two pixels in the pixel block 300 in order, but in this configuration, the reading speed may be insufficient.
  • the solid-state image sensor 200 of the first modification of the first embodiment is different from the first embodiment in that pixel addition is performed.
  • FIG. 13 is a timing chart showing an example of the reset level and signal level reading operation in the first modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 of the first embodiment is set to one of a plurality of modes including a non-addition mode in which pixel addition is not performed and an addition mode in which pixel addition is performed.
  • the global shutter operation and the read operation in the non-addition mode are the same as those in the first embodiment.
  • the global shutter operation in the addition mode is the same as that in the non-addition mode.
  • the vertical scanning circuit 211 When reading in the addition mode, as illustrated in the figure, at the timing T10 of the start of reading in the nth row, the vertical scanning circuit 211 supplies the high-level FD reset signals rst1 and rst2 over the pulse period. .. Further, within the reading period from the timing T10 to the timing T15, the vertical scanning circuit 211 sets the post-stage selection signal selb to a high level.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ r1 and ⁇ s2 to the nth row during the period from the timing T11 immediately after the timing T10 to the timing T12. As a result, the potential of the subsequent node 360 becomes the reset level Vrst.
  • This reset level Vrst is a value obtained by adding the reset levels of each of the two pixels in the pixel block 300.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ r2 and ⁇ s2 to the nth row during the period from the timing T14 to the timing T15 immediately after the initialization of the subsequent node 360. As a result, the potential of the subsequent node 360 becomes the signal level Vsig.
  • This signal level Vsig is a value obtained by adding the signal levels of the two pixels in the pixel block 300.
  • high-level selection signals ⁇ r1 and ⁇ s1 are supplied, and the selection unit 340 connects the capacitance elements 331 and 336 to the subsequent node 360 according to these selection signals. In other words, the capacitance element 331 and the capacitance element 336 are short-circuited. As a result, the reset levels of the two pixels are added. Further, high-level selection signals ⁇ r2 and ⁇ s2 are supplied, and the selection unit 340 connects the capacitance elements 332 and 337 to the subsequent node 360 according to these selection signals. In other words, the capacitance element 332 and the capacitance element 337 are short-circuited. As a result, the signal levels of the two pixels are added. By adding these pixels, it is possible to improve the sensitivity and the reading speed as compared with the case where the pixels are not added. Further, since the number of rows to be read is reduced by pixel addition, power consumption can be reduced.
  • the solid-state image sensor 200 reads out the signal level after the reset level
  • the order is not limited to this, and the reset level can be read out after the signal level.
  • the selection unit 340 connects the capacitance elements 331 and 336 to the rear node 360, and connects the capacitance elements 332 and 337 to the rear node 360. It is possible to add the pixel signals of each of the two pixels in order to connect to. As a result, the sensitivity and the reading speed can be improved and the power consumption can be reduced as compared with the case where the addition is not performed.
  • the circuit in the solid-state image sensor 200 is provided on a single semiconductor chip, but in this configuration, there is a risk that the element will not fit in the semiconductor chip when the pixels are miniaturized. be.
  • the solid-state image sensor 200 of the second modification of the first embodiment is different from the first embodiment in that the circuits in the solid-state image sensor 200 are distributed and arranged on two semiconductor chips.
  • FIG. 14 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 in the second modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 of the second modification of the first embodiment includes a lower pixel chip 202 and an upper pixel chip 201 laminated on the lower pixel chip 202. These chips are electrically connected, for example, by Cu-Cu bonding. In addition to Cu-Cu bonding, it can also be connected by vias or bumps.
  • the upper pixel array unit 221 is arranged on the upper pixel chip 201.
  • the lower pixel array unit 222 and the column signal processing circuit 260 are arranged on the lower pixel chip 202.
  • For each pixel in the pixel array unit 220 a part thereof is arranged in the upper pixel array unit 221 and the rest is arranged in the lower pixel array unit 222.
  • a vertical scanning circuit 211 a timing control circuit 212, a DAC 213, and a load MOS circuit block 250 are also arranged on the lower pixel chip 202. These circuits are omitted in the figure.
  • the upper pixel chip 201 is manufactured by, for example, a pixel-dedicated process
  • the lower pixel chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • the upper pixel chip 201 is an example of the first chip described in the claims
  • the lower pixel chip 202 is an example of the second chip described in the claims.
  • FIG. 15 is a circuit diagram showing a configuration example of the pixel block 300 in the second modification of the first embodiment of the present technology.
  • the front-stage circuit block 305 is arranged on the upper pixel chip 201, and other circuits and elements (capacitive elements 331, 332, etc.) are arranged on the lower pixel chip 202.
  • the current source transistors 316 and 326 can also be arranged on the lower pixel chip 202.
  • the elements in the pixel block 300 in a dispersed manner on the stacked upper pixel chips 201 and lower pixel chips 202, the pixel area can be reduced and the pixel fineness can be reduced. It becomes easy to change.
  • the circuits and elements in the pixel block 300 are distributed and arranged on the two semiconductor chips, the pixels can be easily miniaturized. become.
  • the solid-state image sensor 200 of the third modification of the first embodiment is the second embodiment of the first embodiment in that the circuits in the solid-state image sensor 200 are distributed and arranged on three semiconductor chips. It is different from the modified example.
  • FIG. 16 is a diagram showing an example of a laminated structure of the solid-state image sensor 200 in the third modification of the first embodiment of the present technology.
  • the solid-state image sensor 200 of the third modification of the first embodiment includes an upper pixel chip 201, a lower pixel chip 202, and a circuit chip 203. These chips are laminated and electrically connected, for example, by Cu-Cu bonding. In addition to Cu-Cu bonding, it can also be connected by vias or bumps.
  • the upper pixel array unit 221 is arranged on the upper pixel chip 201.
  • the lower pixel array unit 222 is arranged on the lower pixel chip 202. For each pixel in the pixel array unit 220, a part thereof is arranged in the upper pixel array unit 221 and the rest is arranged in the lower pixel array unit 222.
  • the column signal processing circuit 260, the vertical scanning circuit 211, the timing control circuit 212, the DAC 213, and the load MOS circuit block 250 are arranged on the circuit chip 203. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the upper pixel chip 201 is an example of the first chip described in the claims
  • the lower pixel chip 202 is an example of the second chip described in the claims
  • the circuit chip 202 is an example of the third chip described in the claims.
  • the three-layer configuration can reduce wasted space and further miniaturize the pixels as compared with the two-layer configuration.
  • the lower pixel chip 204 of the second layer can be manufactured by a dedicated process for capacitance and switch.
  • the circuits in the solid-state image sensor 200 are distributed and arranged on the three semiconductor chips, so that the circuits are distributed and arranged on the two semiconductor chips.
  • the pixels can be further miniaturized as compared with the case of the above.
  • the solid-state image sensor 200 reads out the pixel signals of the two pixels in the pixel block 300 in order, but in this configuration, the reading speed may be insufficient.
  • the solid-state image sensor 200 of the first modification of the first embodiment is different from the first embodiment in that pixel addition is performed.
  • FIG. 17 is a plan view showing a configuration example of the pixel array unit 220 according to the second embodiment of the present technology.
  • a is a plan view showing an example of the pixel array unit 220 of the Bayer array.
  • b is a plan view showing an example of the pixel array portion 220 of the quad Bayer array.
  • the pixels of R (Red), G (Green) and B (Blue) are arranged in a Bayer array.
  • the solid-state image sensor 200 can add the pixel signals of the R pixel 301 and the R pixels 302 to 304 in the vicinity thereof among these pixels.
  • the solid-state image sensor 200 can add the pixel signals of the four nearby pixels.
  • the pixels can be arranged by the Quadra Bayer arrangement as illustrated in b in the figure.
  • the quad Bayer array four pixels of the same color are arranged adjacently in 2 rows ⁇ 2 columns. Focusing on the 4 pixels of R, the 4 pixels of B are arranged on the lower right side of them, and the 4 pixels of G are arranged on the right side and the lower side.
  • the solid-state image sensor 200 can add the pixel signals of four adjacent pixels of the same color (pixels 301 to 304, etc.) among these pixels.
  • the pixel arrangement is not limited to the Bayer arrangement or the Quadra Bayer arrangement.
  • R, G, B and W (White) pixels can also be arranged.
  • FIG. 18 is a circuit diagram showing a configuration example of the pixel block 300 according to the second embodiment of the present technology.
  • the pixel block 300 of the second embodiment four pixels to be added when performing pixel addition are arranged.
  • the pixels 301 to 304 in FIG. 17 are arranged in the pixel block 300.
  • the pixel block 300 of the second embodiment is further provided with capacitive elements 431, 432, 436 and 437, a short-circuit transistor 480, a post-stage reset transistor 461, and a post-stage circuit 470.
  • the front stage circuits 410 and 420 are further arranged in the front stage circuit block 305
  • the selection circuits 450 and 455 are further arranged in the selection unit 340.
  • the vertical scanning circuit 211 supplies the rear-stage reset signal rstb1 to the rear-stage reset transistor 361 and supplies the rear-stage reset signal rstb2 to the rear-stage reset transistor 461.
  • a rear-stage amplification transistor 471 and a rear-stage selection transistor 472 are arranged in the rear-stage circuit 470.
  • these transistors for example, nMOS transistors are used.
  • the circuit configuration of the rear-stage reset transistor 461 and the rear-stage circuit 470 is the same as that of the rear-stage reset transistor 361 and the rear-stage circuit 370.
  • the subsequent circuits 370 and 470 are connected to the same vertical signal line 309.
  • the vertical scanning circuit 211 supplies the rear-stage selection signal sellb1 to the rear-stage selection transistor 372, and supplies the rear-stage selection signal sellb2 to the rear-stage selection transistor 472.
  • the pre-stage circuit 410 generates a reset level and a signal level in order and holds them in the capacitive elements 431 and 432.
  • the pre-stage circuit 420 sequentially generates a reset level and a signal level and holds them in the capacitive elements 436 and 437.
  • the capacitance elements 431 and 432 are examples of the fifth and sixth capacitance elements described in the claims, and the capacitance elements 436 and 437 are the seventh and eighth capacitances described in the claims. This is an example of an element.
  • the selection circuit 450 connects any of the capacitance elements 431 and 432 to the post-stage node 460
  • the selection circuit 455 connects any of the capacitance elements 436 and 437 to the post-stage node 460.
  • the selection circuit 450 is an example of the third selection circuit described in the claims
  • the selection circuit 455 is an example of the fourth selection circuit described in the claims.
  • the latter node 360 is an example of the first posterior node described in the claims
  • the posterior node 460 is an example of the second posterior node described in the claims.
  • the short-circuit transistor 480 opens and closes the path between the rear-stage node 360 and the rear-stage node 460 according to the short-circuit signal sht from the vertical scanning circuit 211.
  • the short-circuit transistor 480 for example, an nMOS transistor is used.
  • FIG. 19 is a circuit diagram showing a configuration example of the pre-stage circuits 410 and 420 and the selection circuits 450 and 455 in the second embodiment of the present technology.
  • the pre-stage circuit 410 includes a photoelectric conversion element 411, a transfer transistor 412, an FD reset transistor 413, an FD 414, a pre-stage amplification transistor 415, and a current source transistor 416.
  • the vertical scanning circuit 211 supplies the transfer signal trg3 and the FD reset signal rst3 to the transfer transistor 412 and the FD reset transistor 413.
  • the pre-stage circuit 420 includes a photoelectric conversion element 421, a transfer transistor 422, an FD reset transistor 423, an FD 424, a pre-stage amplification transistor 425, and a current source transistor 426.
  • the vertical scanning circuit 211 supplies the transfer signal trg4 and the FD reset signal rst4 to the transfer transistor 422 and the FD reset transistor 423.
  • the selection circuit 450 includes selection transistors 451 and 452, and the selection circuit 455 includes selection transistors 456 and 457.
  • the vertical scanning circuit 211 supplies the selection signals ⁇ r3 and ⁇ s3 to the selection transistors 451 and 452, and supplies the selection signals ⁇ r4 and ⁇ s4 to the selection transistors 456 and 457.
  • the circuit configurations of the pre-stage circuits 410 and 420 are the same as those of the pre-stage circuits 310 and 320.
  • the circuit configurations of the selection circuits 450 and 455 are the same as those of the selection circuits 350 and 355.
  • FIG. 20 is a timing chart showing an example of the reading operation of the first and second pixels in the pixel block 300 according to the second embodiment of the present technology.
  • the solid-state image sensor 200 of the second embodiment is set to one of a plurality of modes including a non-addition mode in which pixel addition is not performed and an addition mode in which pixel addition is performed.
  • the global shutter operation and the read operation in the non-addition mode are the same as those in the first embodiment.
  • the global shutter operation in the addition mode is the same as that in the non-addition mode.
  • the vertical scanning circuit 211 lowers the short-circuit signal st. Further, at the timing T10 of the start of reading the row of the nth pixel block 300, the vertical scanning circuit 211 sets the FD reset signals rst1 to rst4 to a high level. Further, within the period of timings T10 to T18, the vertical scanning circuit 211 sets the post-stage selection signal selb1 to a high level and the post-stage selection signal sellb2 to a low level.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb1 within the pulse period from the timings T10 to T11, and supplies the high-level selection signal ⁇ r1 within the period from the timings T11 to T12. Within this period, the reset level Vrst1 of the first pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb1, and supplies the high-level selection signal ⁇ s1 within the period from timing T13 to T14. Within this period, the signal level Vsig1 of the first pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb1 within the pulse period from the timings T14 to T15, and supplies the high-level selection signal ⁇ r2 within the period from the timings T15 to T16. Within this period, the reset level Vrst2 of the second pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb1 within the pulse period from the timings T16 to T17, and supplies the high-level selection signal ⁇ s2 within the period from the timings T17 to T18. Within this period, the signal level Vsig2 of the second pixel is read out via the vertical signal line 309.
  • FIG. 21 is a timing chart showing an example of the reading operation of the third and fourth pixels of 300 in the pixel block in the second embodiment of the present technology.
  • the vertical scanning circuit 211 sets the post-stage selection signal sellb1 to a low level and the post-stage selection signal sellb2 to a high level.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb2 within the pulse period from the timing T18 to T19, and supplies the high-level selection signal ⁇ r3 within the period from the timing T19 to T20. Within this period, the reset level Vrst3 of the third pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb2, and supplies the high-level selection signal ⁇ s3 within the period from timing T21 to T22. Within this period, the signal level Vsig3 of the third pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb2 within the pulse period from the timings T22 to T23, and supplies the high-level selection signal ⁇ r4 within the period of the timings T23 to T24. Within this period, the reset level Vrst4 of the fourth pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signal rstb2, and supplies the high-level selection signal ⁇ s4 within the period from timing T25 to T26. Within this period, the signal level Vsig4 of the fourth pixel is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 lowers the FD reset signals rst1 to rst4 to a low level.
  • the short-circuit transistor 480 is controlled to be in the open state in the non-addition mode. Further, the capacitive elements 331 and 332 are sequentially connected to the subsequent node 360, and the reset level and the signal level of the first pixel are read out in order. Capacitive elements 336 and 337 are sequentially connected to the subsequent node 360, and the reset level and signal level of the second pixel are read out in order. Subsequently, the capacitive elements 431 and 432 are sequentially connected to the subsequent node 460, and the reset level and the signal level of the third pixel are read out in order.
  • Capacitive elements 436 and 437 are sequentially connected to the subsequent node 460, and the reset level and signal level of the fourth pixel are read out in order. In this way, the reset level and the signal level of each of the four pixels in the pixel block 300 are read out in order.
  • FIG. 22 is a timing chart showing an example of the reading operation of the addition mode in the second embodiment of the present technology.
  • the vertical scanning circuit 211 raises the short circuit signal st.
  • the vertical scanning circuit 211 sets the FD reset signals rst1 to rst4 and the post-stage selection signals sell1 and sellb2 to high levels.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signals rstb1 and rstb2 within the pulse period from the timing T10 to T11, and supplies the high-level selection signals ⁇ r1 to ⁇ r4 within the period of the timings T11 to T12. .. Within this period, the reset level Vrst is read out via the vertical signal line 309. This reset level Vrst is a value obtained by adding the reset levels of each of the four pixels in the pixel block 300.
  • the vertical scanning circuit 211 supplies the high-level rear-stage reset signals rstb1 and rstb2 within the pulse period from the timings T12 to T13, and supplies the high-level selection signals ⁇ s1 to ⁇ s4 within the period of the timings T13 to T14. do.
  • the signal level Vsig is read out via the vertical signal line 309. This signal level Vsig is a value obtained by adding the signal levels of each of the four pixels in the pixel block 300.
  • the pixel block 300 of the first embodiment 4 pixels can be added by increasing the number of pixels sharing the subsequent circuit 370 to 4.
  • the number of pixels sharing the post-stage circuit 370 increases, an adverse effect will occur.
  • the wiring of the latter-stage node 360 straddles four pixels, and the parasitic capacitance of the subsequent-stage node 360 increases. Due to this increase in parasitic capacitance, the gain of the signal when pixel addition is not performed decreases. This is because the voltage held in the capacitance elements 331 and 332 is reduced by the parasitic capacitance when connected to the subsequent node 360. Due to this decrease in gain, the SN (Signal-Noise) ratio decreases.
  • the short-circuit transistor 480 is provided, the number of pixels sharing each of the subsequent circuits 370 and 470 is reduced to 2 by opening the short-circuit transistor 480 in the non-addition mode. can do.
  • one vertical signal line 309 was shared by the subsequent circuits 370 and 470, but the configuration is not limited to this. It is also possible to wire the vertical signal lines 309-1 and 309-2, connect the post-stage circuit 370 to the vertical signal line 309-1, and connect the post-stage circuit 470 to the vertical signal line 309-2. In this case, it is necessary to double the number of load MOS transistors 251 and the number of ADC 261 in the subsequent stage together with the number of vertical signal line wirings. Instead, in the non-addition mode, one of the two pixels sharing the latter stage circuit 370 and one of the two pixels sharing the latter stage circuit 470 can be read out at the same time, so that the reading speed can be improved. Further, in the addition mode, only one of the vertical signal lines 309-1 and 309-2 is used, and the load MOS transistor 251 corresponding to the other is controlled to the off state.
  • the pixel block 300 adds the pixel signals of each of the four pixels. Can be done. As a result, the sensitivity and the reading speed can be improved and the power consumption can be reduced as compared with the case where the addition is not performed.
  • the current source transistors (316 and 326) are arranged for each pixel, but in this configuration, it may be difficult to miniaturize the pixels.
  • the solid-state image sensor 200 of the third embodiment is different from the first embodiment in that the current source transistor is shared by a plurality of pixels.
  • FIG. 23 is a circuit diagram showing a configuration example of the pixel block 300 according to the third embodiment of the present technology.
  • the pixel block 300 of the third embodiment is different from the first embodiment in that the pixel block 300 further includes the pre-stage selection transistors 317 and 327 and is not provided with the current source transistor 316.
  • the pre-stage selection transistor 317 outputs the voltage amplified by the pre-stage amplification transistor 315 to the pre-stage node 338 according to the pre-stage selection signal sel1 from the vertical scanning circuit 211.
  • the pre-stage selection transistor 327 outputs the voltage amplified by the pre-stage amplification transistor 325 to the pre-stage node 338 according to the pre-stage selection signal sel2 from the vertical scanning circuit 211.
  • the current source transistor 326 is connected to the pre-stage node 338.
  • one end of the capacitance elements 331, 332, 336 and 337 is commonly connected to the front node 339, and the other end is connected to the selection circuits 350 and 355.
  • the pre-stage node 339 is connected to the pre-stage node 338.
  • the circuits and elements in the solid-state image sensor 200 are distributed and arranged on the upper pixel chip 201 and the lower pixel chip 202.
  • the front-stage circuits 310 and 320 are arranged on the upper pixel chip 201, and their subsequent-stage circuits are arranged on the circuit chip 202.
  • the front-stage node 338 and the front-stage node 339 are connected by a Cu-Cu connection or the like.
  • the current source transistor is arranged for each pixel, it is necessary to make a Cu—Cu connection for each pixel as illustrated in FIG. 15 when forming the laminated structure.
  • a capacitive element 331 having a MIM structure or the like is arranged on the circuit chip 202, the thickness of the chip increases, it becomes difficult to flatten the surface connecting the upper and lower chips, and the pitch of Cu-Cu connection is restricted.
  • the size of fine pixels of an image sensor for mobile use is micrometer ( ⁇ m) or less, whereas the pitch of Cu-Cu connection is several micrometers ( ⁇ m). Therefore, in a configuration in which a current source transistor is arranged for each pixel, miniaturization becomes difficult.
  • the current source transistor 326 is shared by two pixels. Therefore, the number of Cu-Cu connections can be reduced. Therefore, the pixel miniaturization becomes easy. In addition, the current during global shutter operation can be reduced. Further, the current source transistor 326 generally has a cascade configuration in order to suppress current fluctuation due to the channel length modulation effect of the transistor. By sharing the relatively large current source transistor 326, the area of the transistor can be reduced.
  • the current source transistor 326 is shared by two pixels, the number of shared pixels is not limited to two pixels, and may be three or more pixels.
  • FIG. 24 is a timing chart showing an example of the global shutter operation in the third embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signals rst1 and rst2 and transfer signals trg1 and trg2 to all rows from the timing T0 immediately before the start of exposure to the timing T1 after the lapse of the pulse period. As a result, all the pixels are PD reset, and the exposure is started at the same time in all the rows.
  • the vertical scanning circuit 211 sets the pre-stage selection signal sel1 of all lines to a high level within the period from timings T2 to T5 immediately before the end of exposure. At the timing T3 within that period, the vertical scanning circuit 211 supplies the high-level FD reset signal rst1 over the pulse period while setting the subsequent reset signal rstb and the selection signal ⁇ r1 to high levels in all lines. As a result, the first pixel in the pixel block 300 is FD reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r1 to the low level. Further, the vertical scanning circuit 211 sets the pre-stage selection signal sel1 of all lines to a low level and the pre-stage selection signal sel2 to a high level within the period from timing T5 to T8. At the timing T6 within that period, the vertical scanning circuit 211 supplies a high level FD reset signal rst2 over the pulse period while setting the subsequent reset signal rstb and the selection signal ⁇ r2 to high levels in all lines. As a result, the second pixel in the pixel block 300 is FD reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r2 of all lines to the low level at the timing T7, sets the pre-stage selection signal sel2 to the low level, and sets the pre-stage selection signal sel1 to the high level at the timing T8.
  • sel1_ [n] and sel2_ [n] in the figure indicate signals to the pixel on the nth line.
  • the vertical scanning circuit 211 closes the pre-stage selection transistors 317 and 327 in order immediately before the end of exposure. Then, the FD reset transistor 313 performs an FD reset when the front-stage selection transistor 317 is in the closed state, and the FD reset transistor 323 performs an FD reset when the front-stage selection transistor 327 is in the closed state.
  • FIG. 25 is a timing chart showing an example of control immediately after the end of exposure in the third embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level transfer signals trg1 and trg2 over the pulse period in all rows.
  • the vertical scanning circuit 211 sets the selection signal ⁇ s1 to a high level in all lines within the period from timing T10 to T11. As a result, the signal level of the first pixel in the pixel block 300 is sample-held.
  • the vertical scanning circuit 211 sets the pre-stage selection signal sel1 of all lines to the low level and the pre-stage selection signal sel2 to the high level at the timing T12.
  • the vertical scanning circuit 211 sets the selection signal ⁇ s2 to a high level in all lines within the period from timing T13 to T14. As a result, the signal level of the second pixel in the pixel block 300 is sample-held.
  • the vertical scanning circuit 211 returns the previous stage selection signal sel2 of all lines to the low level at the timing T15.
  • the vertical scanning circuit 211 closes the pre-stage selection transistors 317 and 327 in order at the end of exposure. Then, the vertical scanning circuit 211 transfers the electric charge to the transfer transistors 312 and 322 at the end of the exposure, and then closes the pre-stage selection transistors 317 and 327 in order.
  • the current source transistor 326 is shared by two pixels, the number of Cu-Cu connections between the chips can be reduced. This facilitates the miniaturization of pixels.
  • FIG. 26 is a circuit diagram showing a configuration example of the pixel block 300 according to the fourth embodiment of the present technology.
  • a front-stage circuit block 305 capacitive elements 331, 332, 531, 532 and 533, a selection unit 340, a rear-stage reset transistor 361, and a rear-stage circuit 370 are arranged. Will be done.
  • Four pixels are arranged in the pixel block 300 of the fourth embodiment. For example, the pixels 301 to 304 in FIG. 17 are arranged in the pixel block 300.
  • the pre-stage circuit block 305 includes photoelectric conversion elements 311, 511, 512 and 513, and transfer transistors 312, 514, 515 and 516. Further, the pre-stage circuit block 305 includes an FD reset transistor 313, an FD 314, a pre-stage amplification transistor 315, and a current source transistor 316. As the transfer transistors 312, 514, 515 and 516, for example, nMOS transistors are used.
  • the selection unit 340 includes selection transistors 351 and 352, 551, 552 and 5553.
  • the photoelectric conversion elements 511 to 513 generate electric charges by photoelectric conversion.
  • the transfer transistor 514 transfers an electric charge from the photoelectric conversion element 511 to the FD 314 according to the transfer signal trg2 from the vertical scanning circuit 211.
  • the transfer transistor 515 transfers an electric charge from the photoelectric conversion element 512 to the FD 314 according to the transfer signal trg3 from the vertical scanning circuit 211.
  • the transfer transistor 516 transfers an electric charge from the photoelectric conversion element 513 to the FD 314 according to the transfer signal trg4 from the vertical scanning circuit 211.
  • connection configuration of the capacitive elements 331 and 332 of the fourth embodiment and the selection transistors 351 and 352 is the same as that of the first embodiment. However, the selection signal ⁇ r from the vertical scanning circuit 211 is input to the selection transistor 351.
  • One end of the capacitance elements 531, 532 and 533 is commonly connected to the front node 330, and the other end is connected to the selection unit 340.
  • the selection transistor 551 opens and closes the path between the capacitive element 531 and the subsequent node 360 according to the selection signal ⁇ r2 from the vertical scanning circuit 211.
  • the selection transistor 552 opens and closes the path between the capacitive element 532 and the subsequent node 360 according to the selection signal ⁇ r3 from the vertical scanning circuit 211.
  • the selection transistor 553 opens and closes the path between the capacitive element 533 and the subsequent node 360 according to the selection signal ⁇ r4 from the vertical scanning circuit 211.
  • the circuit configuration of the post-stage reset transistor 361 and the post-stage circuit 370 of the fourth embodiment is the same as that of the first embodiment.
  • the circuits and elements in the solid-state image sensor 200 are distributed and arranged on the upper pixel chip 201 and the circuit chip 202.
  • the front-stage circuit block 305 is arranged on the upper pixel chip 201, and the circuits behind them are arranged on the circuit chip 202.
  • one FD314 is shared by the four pixels, and the post-stage reset transistor 361 and the post-stage circuit 370 are shared. Further, the reset level of the four pixels is held by the capacitance element 331, and the signal level of each of the four pixels is held by the capacitance elements 332, 531, 532 and 533.
  • the capacity for holding the reset level had to be arranged for each pixel, but in the fourth embodiment, since the capacity is shared by four pixels, the number of capacities Can be reduced. This facilitates the miniaturization of pixels as compared with the case where they are not shared.
  • the number of shared pixels is not limited to 4 pixels.
  • the capacitance elements 331 and 332 are examples of the first and second capacitance elements described in the claims.
  • Capacitive elements 531, 532 and 533 are examples of the third capacitive element described in the claims.
  • FIG. 27 is a timing chart showing an example of the global shutter operation in the fourth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a high-level FD reset signal rst to all lines.
  • the vertical scanning circuit 211 supplies the transfer signals trg1, trg2, trg3 and trg4 to all lines over the pulse period. As a result, all pixels are PD reset.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to all lines. Further, at the timing T5, the vertical scanning circuit 211 supplies the FD reset signal rst to all the rows over the pulse period. At the timing T6 immediately after the timing T5, the vertical scanning circuit 211 supplies the selection signal ⁇ r to all the rows over the pulse period. As a result, all rows are FD reset.
  • the vertical scanning circuit 211 supplies the transfer signal trg1 to all the lines over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s1 to all the rows over the pulse period. As a result, the signal level of the first pixel in the pixel block 300 is sample-held.
  • the vertical scanning circuit 211 supplies the transfer signal trg2 to all the lines over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s2 to all the rows over the pulse period.
  • the vertical scanning circuit 211 supplies the transfer signal trg3 to all the lines over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s3 to all the rows over the pulse period.
  • the vertical scanning circuit 211 supplies the transfer signal trg4 to all the lines over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s4 to all the rows over the pulse period.
  • rst_ [n] and ⁇ r_ [n] indicate signals to the pixel in the nth line of the Nth line.
  • the FD314 is shared by four pixels, it is not possible to transfer the charges of each of the four pixels at the same time as illustrated in the figure.
  • sampling of the four capacitances (capacitive elements 332, 531, 532 and 533) to which the charges are transferred can be realized on the order of several microseconds ( ⁇ s), the exposure time difference between the pixels is not so large. ..
  • FIG. 28 is a timing chart showing an example of the reset level and signal level reading operation in the fourth embodiment of the present technology.
  • the vertical scanning circuit 211 sets the FD reset signal rst to a high level.
  • the vertical scanning circuit 211 supplies a high-level rear-stage reset signal rstb to the nth row over the pulse period. Then, at the timing T21 immediately after the timing T20, the vertical scanning circuit 211 supplies the high-level selection signal ⁇ r to the nth row over the pulse period. Immediately after this control, the reset level commonly used by the four pixels is read out via the vertical signal line 309.
  • the vertical scanning circuit 211 supplies the high level selection signal ⁇ s1 to the nth row over the pulse period.
  • the signal level Vsig1 of the first pixel is read out via the vertical signal line 309.
  • the column signal processing circuit 260 obtains the difference between the reset level Vrst and the signal level Vsig1 as the net signal level of the first pixel by CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s2 to the nth row over the pulse period.
  • Vsig2 is read out via the vertical signal line 309. This Vsig2 corresponds to the sum of the signal levels of the first and second pixels, respectively.
  • the column signal processing circuit 260 obtains the difference between Vsig1 and Vsig2 as the signal level of the second pixel after CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s3 to the nth row over the pulse period.
  • Vsig3 is read out via the vertical signal line 309. This Vsig3 corresponds to the sum of the signal levels of the first to third pixels.
  • the column signal processing circuit 260 obtains the difference between Vsig2 and Vsig3 as the signal level of the third pixel after CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s4 to the nth row over the pulse period.
  • Vsig4 is read out via the vertical signal line 309. This Vsig4 corresponds to the sum of the signal levels of the first to fourth pixels.
  • the column signal processing circuit 260 obtains the difference between Vsig3 and Vsig4 as the signal level of the fourth pixel after CDS processing.
  • the capacitance element 331 holding the reset level is shared by four pixels, the pixel miniaturization becomes easier as compared with the case where the capacitance element 331 is not shared.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on a moving body of any kind such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility, an airplane, a drone, a ship, and a robot. You may.
  • FIG. 29 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via the communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (interface) 12053 are shown as a functional configuration of the integrated control unit 12050.
  • the drive system control unit 12010 controls the operation of the device related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 provides a driving force generator for generating the driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism for adjusting and a braking device for generating a braking force of a vehicle.
  • the body system control unit 12020 controls the operation of various devices mounted on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as a head lamp, a back lamp, a brake lamp, a winker, or a fog lamp.
  • the body system control unit 12020 may be input with radio waves transmitted from a portable device that substitutes for the key or signals of various switches.
  • the body system control unit 12020 receives inputs of these radio waves or signals and controls a vehicle door lock device, a power window device, a lamp, and the like.
  • the vehicle outside information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image pickup unit 12031 is connected to the vehicle exterior information detection unit 12030.
  • the vehicle outside information detection unit 12030 causes the image pickup unit 12031 to capture an image of the outside of the vehicle and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as a person, a vehicle, an obstacle, a sign, or a character on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electric signal according to the amount of the light received.
  • the image pickup unit 12031 can output an electric signal as an image or can output it as distance measurement information. Further, the light received by the imaging unit 12031 may be visible light or invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects the in-vehicle information.
  • a driver state detection unit 12041 that detects the driver's state is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera that images the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing.
  • the microcomputer 12051 calculates the control target value of the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and the drive system control unit.
  • a control command can be output to 12010.
  • the microcomputer 12051 realizes ADAS (Advanced Driver Assistance System) functions including vehicle collision avoidance or impact mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, vehicle lane deviation warning, and the like. It is possible to perform cooperative control for the purpose of.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040. It is possible to perform coordinated control for the purpose of automatic driving, etc., which runs autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the external information detection unit 12030, and performs coordinated control for the purpose of anti-glare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits the output signal of at least one of the audio and the image to the output device capable of visually or audibly notifying the passenger or the outside of the vehicle of the information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an onboard display and a heads-up display.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 As the imaging unit 12031, the imaging unit 12101, 12102, 12103, 12104, 12105 is provided.
  • the imaging units 12101, 12102, 12103, 12104, 12105 are provided at positions such as the front nose, side mirrors, rear bumpers, back doors, and the upper part of the windshield in the vehicle interior of the vehicle 12100, for example.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided in the side mirrors mainly acquire images of the side of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the upper part of the windshield in the vehicle interior is mainly used for detecting a preceding vehicle, a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 30 shows an example of the photographing range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • the imaging range 12114 indicates the imaging range of the imaging units 12102 and 12103.
  • the imaging range of the imaging unit 12104 provided on the rear bumper or the back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 as viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the image pickup units 12101 to 12104 may be a stereo camera composed of a plurality of image pickup elements, or an image pickup element having pixels for phase difference detection.
  • the microcomputer 12051 has a distance to each three-dimensional object within the imaging range 12111 to 12114 based on the distance information obtained from the imaging units 12101 to 12104, and a temporal change of this distance (relative velocity with respect to the vehicle 12100). By obtaining can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in front of the preceding vehicle in advance, and can perform automatic braking control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, it is possible to perform coordinated control for the purpose of automatic driving or the like in which the vehicle travels autonomously without depending on the operation of the driver.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data related to a three-dimensional object into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, electric poles, and other three-dimensional objects based on the distance information obtained from the imaging units 12101 to 12104. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that can be seen by the driver of the vehicle 12100 and obstacles that are difficult to see. Then, the microcomputer 12051 determines the collision risk indicating the risk of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, the microcomputer 12051 via the audio speaker 12061 or the display unit 12062. By outputting an alarm to the driver and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be provided.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104.
  • pedestrian recognition includes, for example, a procedure for extracting feature points in an image captured by an imaging unit 12101 to 12104 as an infrared camera, and pattern matching processing for a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian. It is done by the procedure to determine.
  • the audio image output unit 12052 When the microcomputer 12051 determines that a pedestrian is present in the captured images of the imaging units 12101 to 12104 and recognizes the pedestrian, the audio image output unit 12052 outputs a square contour line for emphasizing the recognized pedestrian.
  • the display unit 12062 is controlled so as to superimpose and display. Further, the audio image output unit 12052 may control the display unit 12062 so as to display an icon or the like indicating a pedestrian at a desired position.
  • the above is an example of a vehicle control system to which the technology according to the present disclosure can be applied.
  • the technique according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the image pickup apparatus 100 of FIG. 1 can be applied to the image pickup unit 12031.
  • kTC noise can be reduced and a photographed image that is easier to see can be obtained, so that driver fatigue can be reduced.
  • the present technology can have the following configurations.
  • a selection unit that sequentially controls the connection of a capacitive element holding any of a plurality of signal levels to the subsequent node, and a selection unit.
  • a post-stage reset transistor that initializes the level of the post-stage node when the predetermined number of capacitive elements are disconnected from the post-stage node
  • a solid-state image sensor including a post-stage circuit that sequentially reads out each of the reset level and the plurality of signal levels via the post-stage node.
  • the predetermined number of capacitive elements includes first and second capacitive elements and third and fourth capacitive elements.
  • the pre-stage circuit block A first pre-stage circuit that generates a first reset level and a first signal level in order and holds them in the first and second capacitive elements, and A second pre-stage circuit that generates a second reset level and a second signal level in order and holds them in the third and fourth capacitive elements is provided.
  • the selection unit A first selection circuit that connects any of the first and second capacitive elements to the subsequent node, and The solid-state imaging device according to (1) above, comprising a second selection circuit that connects any of the third and fourth capacitive elements to the subsequent node.
  • the first pre-stage circuit is The first photoelectric conversion element and A first pre-stage transfer transistor that transfers charges from the first photoelectric conversion element to the first floating diffusion layer, and A first reset transistor that initializes the first floating diffusion layer, and It is provided with a first pre-stage amplification transistor that amplifies the voltage of the first floating diffusion layer.
  • the second pre-stage circuit is The second photoelectric conversion element and A second pre-stage transfer transistor that transfers charges from the second photoelectric conversion element to the second floating diffusion layer, and A second reset transistor that initializes the second floating diffusion layer, and The solid-state image sensor according to (2) above, comprising a second pre-stage amplification transistor that amplifies the voltage of the second floating diffusion layer.
  • the first pre-stage circuit further includes a first current source transistor connected to the first pre-stage node.
  • the second pre-stage circuit further comprises a second current source transistor connected to the second pre-stage node.
  • the first pre-stage amplification transistor amplifies the voltage of the first stray diffusion layer and outputs it to the first pre-stage node.
  • the second pre-stage amplification transistor amplifies the voltage of the second stray diffusion layer and outputs it to the second pre-stage node.
  • One end of each of the first and second capacitive elements is commonly connected to the first predecessor node, and the other end of each is connected to the first selection circuit.
  • the first and second pre-stage transfer transistors transfer the electric charge to the first and second floating diffusion layers
  • the first and second reset transistors transfer the charge to the first and second floating diffusion layers.
  • the solid-state image sensor according to (3) or (4), wherein the first and second pre-stage transfer transistors transfer the electric charge to the first and second floating diffusion layers at a predetermined exposure end timing.
  • the selection unit controls to connect one of the first and second capacitance elements to the latter-stage node, controls to connect the other of the first and second capacitance elements to the latter-stage node, and the first.
  • the control of connecting one of the 3rd and 4th capacitance elements to the latter stage node and the control of connecting the other of the 3rd and 4th capacitance elements to the latter stage node are performed in order of (3) to (5).
  • the solid-state imaging device according to any one.
  • the selection unit controls to connect both one of the first and second capacitance elements and one of the third and fourth capacitance elements to the subsequent node in a predetermined addition mode, and the said. 6.
  • Solid-state image sensor (8)
  • the first pre-stage circuit further includes a first pre-stage selection transistor that outputs a voltage amplified by the first pre-stage amplification transistor to a predetermined pre-stage node according to a predetermined first selection signal.
  • the second pre-stage circuit is A second pre-stage selection transistor that outputs a voltage amplified by the second pre-stage amplification transistor according to a predetermined second selection signal to the pre-stage node, and a second pre-stage selection transistor.
  • first and second capacitive elements are commonly connected to the pre-stage node, and the other end of each is connected to the first selection circuit.
  • the solid-state imaging device according to (3) wherein one end of each of the third and fourth capacitive elements is commonly connected to the pre-stage node, and the other end of each is connected to the second selection circuit.
  • the first and second pre-stage selection transistors sequentially shift to the closed state.
  • the first reset transistor initializes the first floating diffusion layer when the first pre-selection transistor is in the closed state.
  • the second reset transistor initializes the second floating diffusion layer when the second pre-selection transistor is in the closed state. Immediately after the timing of the end of exposure, the first and second pre-stage selection transistors sequentially shift to the closed state.
  • the predetermined number of capacitances includes the first, second, third, fourth, fifth, sixth, seventh and eighth capacitive elements.
  • the selection unit A first selection circuit that connects any of the first and second capacitive elements to the first subsequent node, and A second selection circuit that connects any of the third and fourth capacitive elements to the first subsequent node, and A third selection circuit that connects any of the fifth and sixth capacitive elements to the second subsequent node, and
  • the solid-state imaging device comprising a fourth selection circuit that connects any of the seventh and eighth capacitive elements to the second subsequent node.
  • the selection unit controls to connect each of the first and second capacitance elements to the first subsequent node in order, and connects each of the third and fourth capacitance elements to the first one in order.
  • the solid-state imaging device according to (10) above, wherein control for connecting to a node is performed in a predetermined order. (12) In the predetermined addition mode, the short-circuit transistor is in the closed state.
  • the selection unit connects one of the first and second capacitance elements and one of the third and fourth capacitance elements to the first subsequent node, and the fifth and sixth capacitance elements. Control to connect one of the capacitance elements and one of the seventh and eighth capacitance elements to the second subsequent node, and the other of the first and second capacitance elements and the third and fourth capacitances. Control to connect the other of the 5th and 6th capacitive elements and the other of the 7th and 8th capacitive elements to the 2nd subsequent node while connecting the other of the elements to the 1st subsequent node.
  • the solid-state imaging device according to (10) or (11). (13)
  • the predetermined number of capacitance elements includes first and second capacitance elements and a third capacitance.
  • the pre-stage circuit block The first photoelectric conversion element and A first pre-stage transfer transistor that transfers charges from the first photoelectric conversion element to a predetermined floating diffusion layer, and The second photoelectric conversion element and A second pre-stage transfer transistor that transfers charges from the second photoelectric conversion element to a predetermined floating diffusion layer, and A reset transistor that initializes the floating diffusion layer, A pre-stage amplification transistor that amplifies the voltage of the stray diffusion layer and outputs it to a predetermined pre-stage node is provided.
  • the first and second pre-stage transfer transistors transfer the electric charge to the floating diffusion layer, and the reset transistor together with the floating diffusion layer causes the first and second photoelectric conversion elements.
  • Initialize The solid-state image sensor according to (13), wherein the first and second pre-stage transfer transistors transfer the electric charge to the first and second floating diffusion layers in order at a predetermined exposure end timing.
  • the selection unit controls to connect one of the first and second capacitance elements to the latter-stage node, controls to connect the other of the first and second capacitance elements to the latter-stage node, and the first.
  • the solid-state imaging device according to (13) or (14), wherein the control for connecting the capacitance element 3 to the subsequent node is performed in order.
  • the pre-stage circuit block is provided on the first chip.
  • the solid-state imaging device according to any one of (1) to (15), wherein the predetermined number of capacitive elements, the selection unit, the rear-stage reset transistor, and the rear-stage circuit are provided on a second chip.
  • An analog-digital converter that sequentially converts the output reset level and the plurality of signal levels into digital signals is further provided.
  • the solid-state image sensor according to (16), wherein the analog-digital converter is provided on the second chip.
  • An analog-digital converter that sequentially converts the output reset level and the plurality of signal levels into digital signals is further provided.
  • a predetermined number of capacitive elements and A pre-stage circuit block that generates each of a predetermined reset level and a plurality of signal levels according to an exposure amount and holds them in the capacitive elements different from each other.
  • the control of connecting the capacitive element holding the reset level to the predetermined subsequent node the control of disconnecting the predetermined number of capacitive elements from the posterior node, and the control of disconnecting the predetermined number of capacitive elements from the subsequent node, and the predetermined number of capacitive elements.
  • a selection unit that sequentially controls the connection of a capacitive element holding any of a plurality of signal levels to the subsequent node, and a selection unit.
  • a post-stage reset transistor that initializes the level of the post-stage node when the predetermined number of capacitive elements are disconnected from the post-stage node
  • a post-stage circuit that reads out each of the reset level and the plurality of signal levels in order via the post-stage node
  • An imaging device including a signal processing circuit that sequentially converts the reset level and the plurality of signal levels into digital signals for processing.
  • a first photoelectric conversion element that converts incident light into an electric charge A second photoelectric conversion element that converts the incident light into an electric charge, A pre-stage amplification transistor that converts the charge into a voltage, A predetermined number of capacitive elements, one ends of which are connected to the front node of the output destination of the front amplification transistor, and A predetermined number of selective transistors inserted in each path between the other end of each of the predetermined number of capacitive elements and a predetermined subsequent node, A reset transistor with a source or drain connected to the subsequent node, A solid-state image sensor including a post-stage amplification transistor in which a gate is connected to the post-stage node and outputs a pixel signal.
  • Image sensor 110 Image sensor 120 Recording unit 130 Image control unit 200
  • Solid-state image sensor 201 Upper pixel chip 202 Lower pixel chip 203 Circuit chip 211
  • Vertical scanning circuit 212 Timing control circuit 213 DAC 220 Pixel array part 221 Upper pixel array part 222 Lower pixel array part 250 Load MOS circuit block 251 Load MOS transistor 260
  • Column signal processing circuit 261 ADC 262
  • Digital signal processing unit 300 pixel block 301-304 pixel 305
  • Pre-stage circuit block 310, 320, 410, 420 Pre-stage circuit 311, 321, 411, 421, 511-513 Photoelectric conversion element 312, 322, 421, 422, 514-516 Transfer Transistor 313, 323, 413, 423 FD Reset Transistor 314, 324, 414, 424 FD 315, 325, 415, 425

Abstract

全画素で同時に露光を行う固体撮像素子において、画質を向上させる。　前段回路ブロックは、所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる容量素子に保持させる。選択部は、所定数の容量素子のうちリセットレベルが保持された容量素子を所定の後段ノードに接続する制御と所定数の容量素子を後段ノードから切り離す制御と所定数の容量素子のうち複数の信号レベルのいずれかが保持された容量素子を後段ノードに接続する制御とを順に行う。後段リセットトランジスタは、所定数の容量素子が後段ノードから切り離されたときに後段ノードのレベルを初期化する。後段回路は、後段ノードを介してリセットレベルと複数の信号レベルとのそれぞれを順に読み出す。

Description

固体撮像素子、および、撮像装置
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子、および、撮像装置に関する。
　従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式において、１行ずつ順に露光を開始するローリングシャッター方式により露光を行うと、ローリングシャッター歪みが生じるおそれがある。そこで、全画素で同時に露光を開始するグローバルシャッター方式を実現するために、画素毎に一対の容量を設け、それらの容量にリセットレベルおよび信号レベルを保持させる固体撮像素子が提案されている（例えば、非特許文献１参照。）。これらの一対の容量は、ノードを介してソースフォロワー回路に直列に接続され、そのソースフォロワー回路により、リセットレベルおよび信号レベルが順に読み出される。
Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020.
　上述の従来技術では、リセットレベルおよび信号レベルを画素ごとに一対の容量に保持させることにより、カラムＡＤＣ方式において、グローバルシャッター方式の実現を図っている。しかしながら、ソースフォロワー回路内のトランジスタが、容量に接続されたノードを初期化する際に、その容量に応じたレベルのｋＴＣノイズ（言い換えれば、リセットノイズ）が生じ、そのノイズにより画像データの画質が低下してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、全画素で同時に露光を行う固体撮像素子において、画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定数の容量素子と、所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる上記容量素子に保持させる前段回路ブロックと、上記所定数の容量素子のうち上記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と上記所定数の容量素子を上記後段ノードから切り離す制御と上記所定数の容量素子のうち上記複数の信号レベルのいずれかが保持された容量素子を上記後段ノードに接続する制御とを順に行う選択部と、上記所定数の容量素子が上記後段ノードから切り離されたときに上記後段ノードのレベルを初期化する後段リセットトランジスタと、上記後段ノードを介して上記リセットレベルと上記複数の信号レベルとのそれぞれを順に読み出す後段回路とを具備する固体撮像素子である。これにより、ｋＴＣノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、上記前段回路ブロックは、第１のリセットレベルと第１の信号レベルとを順に生成して上記第１および第２の容量素子に保持させる第１の前段回路と、第２のリセットレベルと第２の信号レベルとを順に生成して上記第３および第４の容量素子に保持させる第２の前段回路とを備え、上記選択部は、上記第１および第２の容量素子のいずれかを上記後段ノードに接続する第１の選択回路と、上記第３および第４の容量素子のいずれかを上記後段ノードに接続する第２の選択回路とを備えてもよい。これにより、２画素のそれぞれのリセットレベルおよび信号レベルが保持されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、第１の光電変換素子と、上記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、上記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、上記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタとを備え、上記第２の前段回路は、第２の光電変換素子と、上記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、上記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、上記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタとを備えてもよい。これにより、浮遊拡散層の電圧に応じたレベルが保持されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、上記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、上記第１の前段増幅トランジスタは、上記第１の浮遊拡散層の電圧を増幅して上記第１の前段ノードへ出力し、上記第２の前段増幅トランジスタは、上記第２の浮遊拡散層の電圧を増幅して上記第２の前段ノードへ出力し、上記第１および第２の容量素子のそれぞれの一端は上記第１の前段ノードに共通に接続され、それぞれの他端は上記第１の選択回路に接続され、上記第３および第４の容量素子のそれぞれの一端は上記第２の前段ノードに共通に接続され、それぞれの他端は上記第２の選択回路に接続されてもよい。これにより、画素ごとに定電流が供給されるという作用をもたらす。
　また、この第１の側面において、所定の露光開始タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ上記電荷を転送するとともに上記第１および第２のリセットトランジスタが上記第１および第２の浮遊拡散層とともに上記第１および第２の光電変換素子を初期化し、所定の露光終了タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ上記電荷を転送してもよい。これにより、全画素が同時に露光されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、上記第１および第２の容量素子の一方を上記後段ノードに接続する制御と上記第１および第２の容量素子の他方を上記後段ノードに接続する制御と上記第３および第４の容量素子の一方を上記後段ノードに接続する制御と上記第３および第４の容量素子の他方を上記後段ノードに接続する制御とを順に行ってもよい。これにより、２画素のそれぞれのリセットレベルおよび信号レベルが順に読み出されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、所定の加算モードにおいて上記第１および第２の容量素子の一方と上記第３および第４の容量素子の一方との両方を上記後段ノードに接続する制御と、上記第１および第２の容量素子の他方と上記第３および第４の容量素子の他方との両方を上記後段ノードに接続する制御とを順に行ってもよい。これにより、画素加算された信号が読み出されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、所定の第１の選択信号に従って上記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、上記第２の前段回路は、所定の第２の選択信号に従って上記第２の前段増幅トランジスタにより増幅された電圧を上記前段ノードに出力する第２の前段選択トランジスタと、上記前段ノードに接続された電流源トランジスタとをさらに備え、上記第１および第２の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記第１の選択回路に接続され、上記第３および第４の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記第２の選択回路に接続されてもよい。これにより、電流源トランジスタが２画素で共有されるという作用をもたらす。
　また、この第１の側面において、所定の露光終了のタイミングの直前と上記露光終了のタイミングの後とに上記第１および第２の前段選択トランジスタは、順に閉状態に移行し、上記第１のリセットトランジスタは、上記第１の前段選択トランジスタが上記閉状態のときに上記第１の浮遊拡散層を初期化し、上記第２のリセットトランジスタは、上記第２の前段選択トランジスタが上記閉状態のときに上記第２の浮遊拡散層を初期化し、上記露光終了のタイミングの直後に上記第１および第２の前段選択トランジスタは、順に閉状態に移行し、上記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで上記電荷を転送してもよい。これにより、電流源トランジスタが２画素で共有された構成において、全画素が同時に露光されるという作用をもたらす。
　また、この第１の側面において、第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、上記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、上記選択部は、上記第１および第２の容量素子のいずれかを上記第１の後段ノードに接続する第１の選択回路と、上記第３および第４の容量素子のいずれかを上記第１の後段ノードに接続する第２の選択回路と、上記第５および第６の容量素子のいずれかを上記第２の後段ノードに接続する第３の選択回路と、上記第７および第８の容量素子のいずれかを上記第２の後段ノードに接続する第４の選択回路とを備えてもよい。これにより、第１の後段ノードと第２の後段ノードとが短絡されるという作用をもたらす。
　また、この第１の側面において、所定の非加算モードにおいて上記短絡トランジスタは、開状態であり、上記非加算モードにおいて上記選択部は、上記第１および第２の容量素子のそれぞれを順に上記第１の後段ノードに接続する制御と上記第３および第４の容量素子のそれぞれを順に上記第１の後段ノードに接続する制御と上記第５および第６の容量素子のそれぞれを順に上記第２の後段ノードに接続する制御と上記第７および第８の容量素子のそれぞれを順に上記第２の後段ノードに接続する制御とを所定の順序で行ってもよい。これにより、非加算モードにおいて、４画素のそれぞれのリセットレベルおよび信号レベルが順に読み出されるという作用をもたらす。
　また、この第１の側面において、所定の加算モードにおいて上記短絡トランジスタは、閉状態であり、上記加算モードにおいて上記選択部は、上記第１および第２の容量素子の一方と上記第３および第４の容量素子の一方とを上記第１の後段ノードに接続しつつ上記第５および第６の容量素子の一方と上記７および第８の容量素子の一方とを上記第２の後段ノードに接続する制御と、上記第１および第２の容量素子の他方と上記第３および第４の容量素子の他方とを上記第１の後段ノードに接続しつつ上記５および第６の容量素子の他方と上記第７および第８の容量素子の他方とを上記第２の後段ノードに接続する制御とを順に行ってもよい。これにより、画素加算モードにおいて、４画素が加算されるという作用をもたらす。
　また、この第１の側面において、上記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、上記前段回路ブロックは、第１の光電変換素子と、上記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、第２の光電変換素子と、上記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、上記浮遊拡散層を初期化するリセットトランジスタと、上記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタと
を備え、上記第１および第２の容量素子と上記第３の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記選択部に接続されてもよい。これにより、リセットレベルと複数の信号レベルとが保持されるという作用をもたらす。
　また、この第１の側面において、所定の露光開始タイミングにおいて上記第１および第２の前段転送トランジスタが上記浮遊拡散層へ上記電荷を転送するとともに上記リセットトランジスタが上記浮遊拡散層とともに上記第１および第２の光電変換素子を初期化し、所定の露光終了タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ順に上記電荷を転送してもよい。これにより、全画素が露光されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、上記第１および第２の容量素子の一方を上記後段ノードに接続する制御と上記第１および第２の容量素子の他方を上記後段ノードに接続する制御と上記第３の容量素子を上記後段ノードに接続する制御とを順に行ってもよい。これにより、リセットレベルと複数の信号レベルとが順に読み出されるという作用をもたらす。
　また、この第１の側面において、上記前段回路ブロックは、第１のチップに設けられ、
　上記所定数の容量素子と上記選択部と上記後段リセットトランジスタと上記後段回路とは、第２のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記出力された上記リセットレベルと上記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、上記アナログデジタル変換器は、上記第２のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記出力された上記リセットレベルと上記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、上記アナログデジタル変換器は、第３のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、本技術の第２の側面は、所定数の容量素子と、所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる上記容量素子に保持させる前段回路ブロックと、上記所定数の容量素子のうち上記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と上記所定数の容量素子を上記後段ノードから切り離す制御と上記所定数の容量素子のうち上記複数の信号レベルのいずれかが保持された容量素子を上記後段ノードに接続する制御とを順に行う選択部と、上記所定数の容量素子が上記後段ノードから切り離されたときに上記後段ノードのレベルを初期化する後段リセットトランジスタと、上記後段ノードを介して上記リセットレベルと上記複数の信号レベルとのそれぞれを順に読み出す後段回路と、上記リセットレベルと上記複数の信号レベルとを順にデジタル信号に変換して処理する信号処理回路とを具備する撮像装置である。これにより、ｋＴＣノイズが低減した画像データが生成されるという作用をもたらす。
　また、本技術の第３の側面は、入射した光を電荷へと変換する第１の光電変換素子と、入射した光を電荷へと変換する第２の光電変換素子と、上記電荷を電圧に変換する前段増幅トランジスタと、上記前段増幅トランジスタの出力先の前段ノードにそれぞれの一端が接続された所定数の容量素子と、記所定数の容量素子のそれぞれの他端と所定の後段ノードとの間のそれぞれの経路に挿入された所定数の選択トランジスタと、上記後段ノードにソースまたはドレインが接続されたリセットトランジスタと、上記後段ノードにゲートが接続され、画素信号を出力する後段増幅トランジスタとを具備する固体撮像素子である。これにより、ｋＴＣノイズが低減するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態における前段回路と選択回路との一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素ブロック内の最初の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素ブロック内の２番目の画素の読出し動作の一例を示すタイミングチャートである。 比較例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素ブロックの状態の一例を示す図である。 本技術の第１の実施の形態における信号レベルの読出しのときの画素ブロックの状態の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態の第２の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第２の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第２の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第２の実施の形態における前段回路と選択回路との一構成例を示す回路図である。 本技術の第２の実施の形態における画素ブロック内の１番目および２番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における画素ブロック内の３番目および４番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における加算モードの読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における露光終了直後の制御の一例を示すタイミングチャートである。 本技術の第４の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第４の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（複数の容量にリセットレベルおよび信号レベルを保持させる例）
　２．第２の実施の形態（複数の容量にリセットレベルおよび信号レベルを保持させ、後段ノード間を短絡する例）
　３．第３の実施の形態（複数の容量にリセットレベルおよび信号レベルを保持させ、電流源を共有する例）
　４．第４の実施の形態（１つの容量にリセットレベルを保持させ、複数の容量に信号レベルを保持させる例）
　５．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に複数の画素ブロック３００が配列される。画素ブロック３００のそれぞれには、複数の画素（例えば、２画素）が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　以下、水平方向に配列された画素ブロック３００または画素の集合を「行」と称し、行に垂直な方向に配列された画素ブロック３００または画素の集合を「列」と称する。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素は、入射光を光電変換してアナログの画素信号を生成する。この画素は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。なお、カラム信号処理回路２６０は、特許請求の範囲に記載の信号処理回路の一例である。
　［画素ブロックの構成例］
　図３は、本技術の第１の実施の形態における画素ブロック３００の一構成例を示す回路図である。この画素ブロック３００には、前段回路ブロック３０５と、容量素子３３１、３３２、３３６および３３７と、選択部３４０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。容量素子３３１、３３２、３３６および３３７として、例えば、ＭＩＭ(Metal-Insulator-Metal)構造の容量が用いられる。
　なお、容量素子３３１および３３２は、特許請求の範囲に記載の第１および第２の容量素子の一例であり、容量素子３３６および３３７は、特許請求の範囲に記載の第３および第４の容量素子の一例である。
　また、前段回路ブロック３０５には、前段回路３１０および３２０が配置される。選択部３４０には、選択回路３５０および３５５が配置される。後段回路３７０は、後段増幅トランジスタ３７１および後段選択トランジスタ３７２を備える。
　前段回路３１０は、リセットレベルおよび信号レベルを順に生成して容量素子３３１および３３２に保持させるものである。前段回路３２０は、リセットレベルおよび信号レベルを順に生成して容量素子３３６および３３７に保持させるものである。なお、前段回路３１０は、特許請求の範囲に記載の第１の前段回路の一例であり、前段回路３２０は、特許請求の範囲に記載の第２の前段回路の一例である。
　選択回路３５０は、容量素子３３１および３３２のいずれかを後段ノード３６０に接続するものである。選択回路３５５は、容量素子３３６および３３７のいずれかを後段ノード３６０に接続するものである。なお、選択回路３５０は、特許請求の範囲に記載の第１の選択回路の一例であり、選択回路３５５は、特許請求の範囲に記載の第２の選択回路の一例である。
　図４は、本技術の第１の実施の形態における前段回路３１０および３２０と選択回路３５０および３５５との一構成例を示す回路図である。
　前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。
　また、前段回路３２０は、光電変換素子３２１、転送トランジスタ３２２、ＦＤリセットトランジスタ３２３、ＦＤ３２４、前段増幅トランジスタ３２５および電流源トランジスタ３２６を備える。
　光電変換素子３１１および３２１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇ１に従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。転送トランジスタ３２２は、垂直走査回路２１１からの転送信号ｔｒｇ２に従って、光電変換素子３２１からＦＤ３２４へ電荷を転送するものである。
　なお、光電変換素子３１１および３２１は、特許請求の範囲に記載の第１および第２の光電変換素子の一例である。転送トランジスタ３１２および３２２は、特許請求の範囲に記載の第１および第２の転送トランジスタの一例である。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔ１に従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤリセットトランジスタ３２３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔ２に従って、ＦＤ３２４から電荷を引き抜いて初期化するものである。ＦＤ３１４および３２４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　なお、ＦＤリセットトランジスタ３１３および３２３は、特許請求の範囲に記載の第１および第２のリセットトランジスタの一例である。ＦＤ３１４および３２４は、特許請求の範囲に記載の第１および第２の浮遊拡散層の一例である。
　前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅して前段ノード３３０に出力するものである。前段増幅トランジスタ３２５は、ＦＤ３２４の電圧のレベルを増幅して前段ノード３３５に出力するものである。なお、前段増幅トランジスタ３１５および３２５は、特許請求の範囲に記載の第１および第２の前段増幅トランジスタの一例である。
　ＦＤリセットトランジスタ３１３および３２３と前段増幅トランジスタ３１５および３２５とのそれぞれのドレインは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段増幅トランジスタ３１５のソースに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１１を供給する。電流源トランジスタ３２６は、前段増幅トランジスタ３２５のソースに接続される。この電流源トランジスタ３２６は、垂直走査回路２１１の制御に従って、電流ｉｄ１２を供給する。
　なお、電流源トランジスタ３１６および３２６は、特許請求の範囲に記載の第１および第２の電流源トランジスタの一例である。
　容量素子３３１および３３２のそれぞれの一端は、前段ノード３３０に共通に接続され、それぞれの他端は、選択回路３５０に接続される。容量素子３３６および３３７のそれぞれの一端は、前段ノード３３５に共通に接続され、それぞれの他端は、選択回路３５５に接続される。
　選択回路３５０は、選択トランジスタ３５１および３５２を備える。選択トランジスタ３５１は、垂直走査回路２１１からの選択信号Φｒ１に従って、容量素子３３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５２は、垂直走査回路２１１からの選択信号Φｓ１に従って、容量素子３３２と後段ノード３６０との間の経路を開閉するものである。
　選択回路３５５は、選択トランジスタ３５６および３５７を備える。選択トランジスタ３５６は、垂直走査回路２１１からの選択信号Φｒ２に従って、容量素子３３６と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５７は、垂直走査回路２１１からの選択信号Φｓ２に従って、容量素子３３７と後段ノード３６０との間の経路を開閉するものである。
　後段リセットトランジスタ３６１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３６０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電位ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３７０において後段増幅トランジスタ３７１は、後段ノード３６０のレベルを増幅するものである。後段選択トランジスタ３７２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３７１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。
　なお、画素ブロック３００内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　上述の前段回路３１０と、容量素子３３１および３３２と、選択回路３５０と、後段リセットトランジスタ３６１と、後段回路３７０とからなる回路は、１つの画素として機能する。また、前段回路３２０と、容量素子３３６および３３７と、選択回路３５５と、後段リセットトランジスタ３６１と、後段回路３７０とからなる回路も１つの画素として機能する。これらの２画素により、後段リセットトランジスタ３６１および後段回路３７０が共有される。
　また、画素ブロック３００内の２画素は、例えば、列方向に配列される。言い換えれば、これらの２画素は、奇数行および偶数行に配置される。なお、画素ブロック３００内の２画素の位置関係は、奇数行および偶数行に限定されない。例えば、２画素を奇数列および偶数列に配置することもできる。あるいは、２画素の一方を他方の斜め上に配置することもできる。
　垂直走査回路２１１は、露光開始時に全行へハイレベルのＦＤリセット信号（ｒｓｔ１やｒｓｔ２）とハイレベルの転送信号（ｔｒｇ１やｔｒｇ２）とを供給する。これにより、光電変換素子（３１１や３２１）が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に、全行について後段リセット信号ｒｓｔｂと選択信号Φｒ１およびΦｒ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２を供給する。これにより、ＦＤ３１４および３２４が初期化され、そのときのＦＤ３１４および３２４のレベルに応じたレベルが容量素子３３１および３３６に保持される。この制御を以下、「ＦＤリセット」と称する。
　ＦＤリセットの際のＦＤ３１４および３２４のレベルと、そのレベルに対応するレベル（容量素子３３１および３３６の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全行について後段リセット信号ｒｓｔｂと選択信号Φｓ１およびΦｓ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇ１およびｔｒｇ２を供給する。これにより、露光量に応じた信号電荷がＦＤ３１４および３２４へ転送され、そのときのＦＤ３１４および３２４のレベルに応じたレベルが容量素子３３２および３３７に保持される。
　信号電荷の転送の際のＦＤ３１４および３２４のレベルと、そのレベルに対応するレベル（容量素子３３２および３３７の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、リセットレベルおよび信号レベルを順に生成する。リセットレベルは、容量素子３３１および３３６に保持され、信号レベルは、容量素子３３２および３３７に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のリセットレベルおよび信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔ１またはｒｓｔ２と後段選択信号ｓｅｌｂとをハイレベルにしつつ、ハイレベルの選択信号Φｒ１またはΦｒ２を所定期間に亘って供給する。これにより、容量素子３３１または３３６が後段ノード３６０に接続され、リセットレベルが読み出される。
　リセットレベルの読出し後に垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔ１またはｒｓｔ２と後段選択信号ｓｅｌｂとをハイレベルにしたままで、ハイレベルの後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。これにより、後段ノード３６０のレベルが初期化される。このとき、選択トランジスタ３５１、３５２、３５６および３５７は開状態であり、容量素子３３１、３３２、３３６および３３７は、後段ノード３６０から切り離される。
　後段ノード３６０の初期化後に、垂直走査回路２１１は、選択した行のＦＤリセット信号（ｒｓｔ１またはｒｓｔ２）および後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの選択信号Φｓ１またはΦｓ２を所定期間に亘って供給する。これにより、容量素子３３２または３３７が後段ノード３６０に接続され、信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路３５０は、容量素子３３１を後段ノード３６０に接続する制御と、容量素子３３１および３３２を後段ノード３６０から切り離す制御と、容量素子３３２を後段ノード３６０に接続する制御とを順に行う。
　また、選択された行の選択回路３５５は、容量素子３３６を後段ノード３６０に接続する制御と、容量素子３３６および３３７を後段ノード３６０から切り離す制御と、容量素子３３７を後段ノード３６０に接続する制御とを順に行う。
　また、容量素子３３１、３３２、３３６および３３７が後段ノード３６０から切り離されたときに、選択された行の後段リセットトランジスタ３６１は後段ノード３６０のレベルを初期化する。また、選択された行の後段回路３７０は、後段ノード３６０を介してリセットレベルおよび信号レベルを容量素子３３１および３３２（または、容量素子３３６および３３７）から順に読み出して垂直信号線３０９へ出力する。
　［カラム信号処理回路の構成例］
　図５は、本技術の第１の実施の形態におけるカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、画素ブロック３００の列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、複数のＡＤＣ２６１とデジタル信号処理部２６２とが配置される。ＡＤＣ２６１は、列ごとに配置される。列数をＩとすると、Ｉ個のＡＤＣ２６１が配置される。
　ＡＤＣ２６１は、ＤＡＣ２１３からのランプ信号Ｒｍｐを用いて、対応する列からのアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、デジタル信号をデジタル信号処理部２６２に供給する。例えば、ＡＤＣ２６１として、コンパレータおよびカウンタを備えるシングルスロープ型のＡＤＣが配置される。
　デジタル信号処理部２６２は、列ごとのデジタル信号のそれぞれに対して、ＣＤＳ処理などの所定の信号処理を行うものである。デジタル信号処理部２６２は、処理後のデジタル信号からなる画像データを記録部１２０に供給する。
　［固体撮像素子の動作例］
　図６は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行（言い換えれば、全画素）にハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２と転送信号ｔｒｇ１およびｔｒｇ２とを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ１＿［ｎ］、ｒｓｔ２＿［ｎ］、ｔｒｇ１＿［ｎ］およびｔｒｇ２＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは、画素ブロック３００を配列した行の全行数を示す整数であり、ｎは、１乃至Ｎの整数である。画素ブロック３００内の２画素が偶数行および奇数行の画素である場合、画素ブロック３００の第ｎ行は、奇数行および偶数行の２行を含む。
　露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ１およびΦｒ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２を供給する。これにより、全画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。ここで、同図のｒｓｔｂ＿［ｎ］、Φｒ１＿［ｎ］およびΦｒ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ２の後のタイミングＴ３において、垂直走査回路２１１は、選択信号Φｒ１およびΦｒ２をローレベルに戻す。
　露光終了のタイミングＴ４において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｓ１およびΦｓ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇ１およびｔｒｇ２を供給する。これにより、信号レベルがサンプルホールドされる。また、同図のΦｓ１＿［ｎ］およびΦｓ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ４の後のタイミングＴ５において、垂直走査回路２１１は、選択信号Φｓ１およびΦｓ２をローレベルに戻す。
　図７は、本技術の第１の実施の形態における画素ブロック３００内の最初の画素の読出し動作の一例を示すタイミングチャートである。タイミングＴ１０以降の第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔ１およびｒｓｔ２と後段選択信号ｓｅｌｂとをハイレベルにする。また、タイミングＴ１０において、全行の後段リセット信号ｒｓｔｂは、ローレベルに制御される。ここで、同図のｓｅｌｂ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１２までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１を供給する。後段ノード３６０の電位は、リセットレベルＶｒｓｔ１となる。ＡＤＣ２６１により、このリセットレベルがＡＤ変換される。
　タイミングＴ１２の直後のタイミングＴ１３からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３６０に寄生容量が存在する際に、その寄生容量に保持される前回の信号の履歴を消去することができる。
　後段ノード３６０の初期化直後のタイミングＴ１４からタイミングＴ１５までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ１を供給する。後段ノード３６０の電位は、信号レベルＶｓｉｇ１となる。ＡＤＣ２６１により、この信号レベルがＡＤ変換される。リセットレベルＶｒｓｔ１と信号レベルＶｓｉｇ１との差分が、ＦＤのリセットノイズやオフセットノイズを除去した正味の信号レベルに該当する。
　図８は、本技術の第１の実施の形態における画素ブロック３００内の最初の画素の読出し動作の一例を示すタイミングチャートである。
　タイミングＴ１５の直後のタイミングＴ１６からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ１７からタイミングＴ１８までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ２を供給する。後段ノード３６０の電位は、リセットレベルＶｒｓｔ２となる。ＡＤＣ２６１により、このリセットレベルがＡＤ変換される。
　タイミングＴ１８の直後のタイミングＴ１９からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ２０からタイミングＴ２１までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ２を供給する。後段ノード３６０の電位は、信号レベルＶｓｉｇ２となる。ＡＤＣ２６１により、この信号レベルがＡＤ変換される。
　また、タイミングＴ２１において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔ１およびｒｓｔ２と後段選択信号ｓｅｌｂとをローレベルに戻す。
　図７および図８に例示したように、ハイレベルの選択信号Φｒ１、Φｓ１、Φｒ２およびΦｓ２が順に供給される。これらの選択信号に従って選択部３４０は、容量素子３３１、３３２、３３６および３３７を順に後段ノード３６０に接続する。そして、画素ブロック３００内の最初の画素のリセットレベルＶｒｓｔ１および信号レベルＶｓｉｇ１と、２番目の画素のリセットレベルＶｒｓｔ２および信号レベルＶｓｉｇ２とが順に読み出される。
　なお、固体撮像素子２００は、リセットレベルの後に、信号レベルを読み出しているが、この順番に限定されない。固体撮像素子２００は、信号レベルの後に、リセットレベルを読み出すこともできる。この場合に垂直走査回路２１１は、ハイレベルの選択信号Φｓの後に、ハイレベルの選択信号Φｒを供給する。また、この場合、ランプ信号のスロープの傾きを逆にする必要がある。
　図９は、比較例における画素の一構成例を示す回路図である。この比較例では、選択回路３５０が設けられず、前段ノード３３０と前段回路との間に転送トランジスタが挿入される。また、容量素子３３１および３３２の代わりに、容量Ｃ１およびＣ２が挿入される。容量Ｃ１は、前段ノード３３０と接地端子との間に挿入され、容量Ｃ２は、前段ノード３３０と後段ノード３６０との間に挿入される。
　この比較例の画素の露光制御および読出し制御は、例えば、非特許文献１のFigure 5.5.2に記載されている。この比較例において、容量Ｃ１およびＣ２のそれぞれの容量値をＣと仮定すると、露光および読出しの際のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（３＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式１
上式において、ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。また、Ｖｎの単位は、例えば、ボルト（Ｖ）であり、Ｃの単位は、例えば、ファラッド（Ｆ）である。
　図１０は、本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素ブロックの状態の一例を示す図である。同図におけるａは、リセットレベルの読出しのときの画素ブロック３００の状態を示し、同図におけるｂは、後段ノード３６０の初期化のときの画素ブロック３００の状態を示す。また、同図において、選択トランジスタ３５１、選択トランジスタ３５２および後段リセットトランジスタ３６１は、説明の便宜上、スイッチの図記号により表される。
　同図におけるａに例示するように、垂直走査回路２１１は、選択トランジスタ３５１を閉状態にし、選択トランジスタ３５２および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介して最初の画素のリセットレベルが読み出される。
　リセットレベルの読出し後に同図におけるｂに例示するように、垂直走査回路２１１は、選択トランジスタ３５１および選択トランジスタ３５２を開状態にし、後段リセットトランジスタ３６１を閉状態にする。これにより、容量素子３３１および３３２が後段ノード３６０から切り離され、後段ノード３６０のレベルが初期化される。
　このように容量素子３３１および３３２から切り離した状態の後段ノード３６０の寄生容量Ｃｐの容量値は、容量素子３３１および３３２と比べて非常に小さいものとする。例えば、寄生容量Ｃｐを数フェムトファラッド（ｆＦ）とすると、容量素子３３１および３３２は、数十フェムトファラッドのオーダーである。
　図１１は、本技術の第１の実施の形態における信号レベルの読出しのときの画素ブロック３００の状態の一例を示す図である。
　後段ノード３６０の初期化後において、垂直走査回路２１１は、選択トランジスタ３５２を閉状態にし、選択トランジスタ３５１および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介して最初の画素の信号レベルが読み出される。
　ここで、画素の露光時のｋＴＣノイズについて考える。露光時において、露光終了の直前のリセットレベルのサンプリングと信号レベルのサンプリングとのそれぞれにおいてｋＴＣノイズが発生する。容量素子３３１および３３２のそれぞれの容量値をＣと仮定すると、露光時のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（２＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式２
　また、図１０および図１１に例示したように、読出しの際に後段リセットトランジスタ３６１が駆動しているため、そのときにｋＴＣノイズが発生する。しかし、後段リセットトランジスタ３６１の駆動時に容量素子３３１および３３２が切り離されており、そのときの寄生容量Ｃｐが小さい。このため、読出しの際のｋＴＣノイズは、露光時のｋＴＣノイズと比べて無視することができる。したがって、露光および読出しの際のｋＴＣノイズは、式２により表される。
　式１および式２より、読出しの際に容量を切り離す画素ブロック３００では、読出しの際に容量を切り離すことができない比較例よりもｋＴＣノイズが小さくなる。これにより、画像データの画質を向上させることができる。
　また、画素ブロック３００内の２画素が後段リセットトランジスタ３６１および後段回路３７０を共有しているため、共有しない場合と比較して、画素アレイ部２２０の回路規模を削減することができる。なお、共有する画素数は２画素に限定されない。３画素以上が後段リセットトランジスタ３６１および後段回路３７０を共有することもできる。
　図１２は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１１は、全画素の露光を行う（ステップＳ９０１）。そして、垂直走査回路２１１は、読出し対象の画素ブロック３００の行を選択する（ステップＳ９０２）。カラム信号処理回路２６０は、その行の画素ブロック３００内の最初の画素のリセットレベルの読出しを行い（ステップＳ９０３）、次に、その画素の信号レベルの読出しを行う（ステップＳ９０４）。続いてカラム信号処理回路２６０は、２番目の画素のリセットレベルの読出しを行い（ステップＳ９０５）、次に、その画素の信号レベルの読出しを行う（ステップＳ９０６）。
　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０７）。全行の読出しが完了していない場合に（ステップＳ９０７：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９０７：Ｙｅｓ）、固体撮像素子２００は、ＣＤＳ処理などを実行し、撮像のための動作を終了する。複数枚の画像データを連続して撮像する場合には、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９０７が繰り返し実行される。
　このように、本技術の第１の実施の形態では、選択回路３５０が容量素子３３１および３３２を後段ノード３６０から切り離したときに後段リセットトランジスタ３６１が後段ノード３６０を初期化する。容量素子３３１および３３２が切り離されているため、後段リセットトランジスタ３６１の駆動によるリセットノイズのレベルは、それらの容量より小さな寄生容量に応じたレベルとなる。このノイズの低減により、画像データの画質を向上させることができる。
　また、２画素が後段リセットトランジスタ３６１および後段回路３７０を共有するため、共有しない場合と比較して、画素アレイ部２２０の回路規模を削減することができる。
　［第１の変形例］
　上述の第１の実施の形態では、固体撮像素子２００は、画素ブロック３００内の２画素のそれぞれの画素信号を順に読み出していたが、この構成では、読出し速度が不足するおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、画素加算を行う点において第１の実施の形態と異なる。
　図１３は、本技術の第１の実施の形態の第１の変形例におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。この第１の実施の形態の固体撮像素子２００には、画素加算を行わない非加算モードと、画素加算を行う加算モードとを含む複数のモードのいずれかが設定される。非加算モードのグローバルシャッター動作および読出し動作は、第１の実施の形態と同様である。加算モードのグローバルシャッター動作は、非加算モードと同様である。
　加算モードにおいて読出しを行う場合、同図に例示するように、第ｎ行の読出し開始のタイミングＴ１０において、垂直走査回路２１１は、ハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２をパルス期間に亘って供給する。また、タイミングＴ１０からタイミングＴ１５までの読出し期間に内に垂直走査回路２１１は、後段選択信号ｓｅｌｂをハイレベルにする。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１２までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１およびΦｓ２を供給する。これにより、後段ノード３６０の電位は、リセットレベルＶｒｓｔとなる。このリセットレベルＶｒｓｔは、画素ブロック３００内の２画素のそれぞれのリセットレベルを加算した値である。
　タイミングＴ１２の直後のタイミングＴ１３からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ１４からタイミングＴ１５までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ２およびΦｓ２を供給する。これにより、後段ノード３６０の電位は、信号レベルＶｓｉｇとなる。この信号レベルＶｓｉｇは、画素ブロック３００内の２画素のそれぞれの信号レベルを加算した値である。
　同図に例示したように、ハイレベルの選択信号Φｒ１およびΦｓ１供給され、これらの選択信号に従って選択部３４０は、容量素子３３１および３３６を後段ノード３６０に接続する。言い換えれば、容量素子３３１と容量素子３３６とが短絡される。これにより、２画素のリセットレベルが加算される。また、ハイレベルの選択信号Φｒ２およびΦｓ２が供給され、これらの選択信号に従って選択部３４０は、容量素子３３２および３３７を後段ノード３６０に接続する。言い換えれば、容量素子３３２と容量素子３３７とが短絡される。これにより、２画素の信号レベルが加算される。これらの画素加算により、加算しない場合と比較して感度や読出し速度を向上させることができる。また、画素加算により読み出す行数が削減されるため、消費電力を低減することができる。
　なお、固体撮像素子２００は、リセットレベルの後に信号レベルを読み出しているが、この順番に限定されず、信号レベルの後に、リセットレベルを読み出すこともできる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、選択部３４０は、容量素子３３１および３３６を後段ノード３６０に接続し、容量素子３３２および３３７を後段ノード３６０に接続するため、２画素のそれぞれの画素信号を加算することができる。これにより、加算しない場合と比較して感度や読出し速度を向上させ、消費電力を低減することができる。
　［第２の変形例］
　上述の第１の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第１の実施の形態と異なる。
　図１４は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第２の変形例の固体撮像素子２００は、下側画素チップ２０２と、その下側画素チップ２０２に積層された上側画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、下側画素チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、上側画素チップ２０１は、例えば、画素専用のプロセスで製造され、下側画素チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。なお、上側画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、下側画素チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。
　図１５は、本技術の第１の実施の形態の第２の変形例における画素ブロック３００の一構成例を示す回路図である。画素ブロック３００のうち、前段回路ブロック３０５は、上側画素チップ２０１に配置され、それ以外の回路や素子（容量素子３３１および３３２など）は、下側画素チップ２０２に配置される。なお、電流源トランジスタ３１６や３２６をさらに下側画素チップ２０２に配置することもできる。同図に例示するように、画素ブロック３００内の素子を、積層した上側画素チップ２０１および下側画素チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、画素ブロック３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第３の変形例］
　上述の第１の実施の形態の第２の変形例では、画素ブロック３００の一部と周辺回路（カラム信号処理回路２６０など）とを下側の下側画素チップ２０２に設けていた。しかし、この構成では、周辺回路の分、下側画素チップ２０２側の回路や素子の配置面積が上側画素チップ２０１より大きくなり、上側画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第１の実施の形態の第３の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第１の実施の形態の第２の変形例と異なる。
　図１６は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第３の変形例の固体撮像素子２００は、上側画素チップ２０１、下側画素チップ２０２および回路チップ２０３を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０３には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　なお、上側画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、下側画素チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。回路チップ２０２は、特許請求の範囲に記載の第３のチップの一例である。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０４を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第１の実施の形態の第３の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、固体撮像素子２００は、画素ブロック３００内の２画素のそれぞれの画素信号を順に読み出していたが、この構成では、読出し速度が不足するおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、画素加算を行う点において第１の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態における画素アレイ部２２０の一構成例を示す平面図である。同図におけるａは、ベイヤー配列の画素アレイ部２２０の一例を示す平面図である。同図におけるｂは、クアドラベイヤー配列の画素アレイ部２２０の一例を示す平面図である。
　同図におけるａに例示するように第２の実施の形態の画素アレイ部２２０において、Ｒ(Red)、Ｇ(Green)およびＢ（Blue）の画素がベイヤー配列により配列される。固体撮像素子２００は、これらの画素のうち、Ｒの画素３０１と、その近傍のＲの画素３０２乃至３０４とのそれぞれの画素信号を加算することができる。Ｇの画素やＢの画素についても、同様に、固体撮像素子２００は、近傍の４画素の各画素信号を加算することができる。
　なお、ベイヤー配列の代わりに、同図におけるｂに例示するようにクアドラベイヤー配列により画素を配列することもできる。クアドラベイヤー配列では、同色の４画素が２行×２列で隣接して配列される。そして、Ｒの４画素に着目すると、それらの右下にＢの４画素が配置され、右側と下側にＧの４画素が配置される。固体撮像素子２００は、これらの画素のうち、隣接する同色の４画素（画素３０１乃至３０４など）のそれぞれの画素信号を加算することができる。
　なお、画素の配列は、ベイヤー配列やクアドラベイヤー配列に限定されない。例えば、Ｒ、Ｇ、ＢおよびＷ（White）の画素を配列することもできる。
　図１８は、本技術の第２の実施の形態における画素ブロック３００の一構成例を示す回路図である。第２の実施の形態の画素ブロック３００には、画素加算を行う際に加算対象となる４画素が配置される。例えば、図１７における画素３０１乃至３０４が画素ブロック３００内に配置される。
　第２の実施の形態の画素ブロック３００には、容量素子４３１、４３２、４３６および４３７と、短絡トランジスタ４８０と、後段リセットトランジスタ４６１と、後段回路４７０とがさらに設けられる。また、第２の実施の形態において、前段回路ブロック３０５には、前段回路４１０および４２０がさらに配置され、選択部３４０には、選択回路４５０および４５５がさらに配置される。垂直走査回路２１１は、後段リセットトランジスタ３６１に後段リセット信号ｒｓｔｂ１を供給し、後段リセットトランジスタ４６１に後段リセット信号ｒｓｔｂ２を供給する。
　後段回路４７０には、後段増幅トランジスタ４７１および後段選択トランジスタ４７２が配置される。これらのトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。また、後段リセットトランジスタ４６１および後段回路４７０の回路構成は、後段リセットトランジスタ３６１および後段回路３７０と同様である。後段回路３７０および４７０は、同一の垂直信号線３０９に接続される。垂直走査回路２１１は、後段選択トランジスタ３７２に後段選択信号ｓeｌｂ１を供給し、後段選択トランジスタ４７２に後段選択信号ｓeｌｂ２を供給する。
　前段回路４１０は、リセットレベルおよび信号レベルを順に生成して容量素子４３１および４３２に保持させる。前段回路４２０は、リセットレベルおよび信号レベルを順に生成して容量素子４３６および４３７に保持させる。なお、容量素子４３１および４３２は、特許請求の範囲に記載の第５および第６の容量素子の一例であり、容量素子４３６および４３７は、特許請求の範囲に記載の第７および第８の容量素子の一例である。
　また、選択回路４５０は、容量素子４３１および４３２のいずれかを後段ノード４６０に接続し、選択回路４５５は、容量素子４３６および４３７のいずれかを後段ノード４６０に接続する。なお、選択回路４５０は、特許請求の範囲に記載の第３の選択回路の一例であり、選択回路４５５は、特許請求の範囲に記載の第４の選択回路の一例である。また、後段ノード３６０は、特許請求の範囲に記載の第１の後段ノードの一例であり、後段ノード４６０は、特許請求の範囲に記載の第２の後段ノードの一例である。
　短絡トランジスタ４８０は、垂直走査回路２１１からの短絡信号ｓｈｔに従って、後段ノード３６０と後段ノード４６０との間の経路を開閉するものである。短絡トランジスタ４８０として、例えば、ｎＭＯＳトランジスタが用いられる。
　図１９は、本技術の第２の実施の形態における前段回路４１０および４２０と選択回路４５０および４５５との一構成例を示す回路図である。
　前段回路４１０は、光電変換素子４１１、転送トランジスタ４１２、ＦＤリセットトランジスタ４１３、ＦＤ４１４、前段増幅トランジスタ４１５および電流源トランジスタ４１６を備える。垂直走査回路２１１は、転送トランジスタ４１２およびＦＤリセットトランジスタ４１３に転送信号ｔｒｇ３およびＦＤリセット信号ｒｓｔ３を供給する。
　また、前段回路４２０は、光電変換素子４２１、転送トランジスタ４２２、ＦＤリセットトランジスタ４２３、ＦＤ４２４、前段増幅トランジスタ４２５および電流源トランジスタ４２６を備える。垂直走査回路２１１は、転送トランジスタ４２２およびＦＤリセットトランジスタ４２３に転送信号ｔｒｇ４およびＦＤリセット信号ｒｓｔ４を供給する。
　選択回路４５０は、選択トランジスタ４５１および４５２を備え、選択回路４５５は、選択トランジスタ４５６および４５７を備える。垂直走査回路２１１は、選択トランジスタ４５１および４５２に選択信号Φｒ３およびΦｓ３を供給し、選択トランジスタ４５６および４５７に選択信号Φｒ４およびΦｓ４を供給する。
　前段回路４１０および４２０の回路構成は、前段回路３１０および３２０と同様である。また、選択回路４５０および４５５の回路構成は、選択回路３５０および３５５と同様である。
　図２０は、本技術の第２の実施の形態における画素ブロック３００内の１番目および２番目の画素の読出し動作の一例を示すタイミングチャートである。この第２の実施の形態の固体撮像素子２００には、画素加算を行わない非加算モードと、画素加算を行う加算モードとを含む複数のモードのいずれかが設定される。非加算モードのグローバルシャッター動作および読出し動作は、第１の実施の形態と同様である。加算モードのグローバルシャッター動作は、非加算モードと同様である。
　非加算モードにおいて、垂直走査回路２１１は、短絡信号ｓｈｔをローレベルにする。また、ｎ番目の画素ブロック３００の行の読出し開始のタイミングＴ１０において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４をハイレベルにする。また、タイミングＴ１０乃至Ｔ１８の期間内に垂直走査回路２１１は、後段選択信号ｓeｌｂ１をハイレベルにし、後段選択信号ｓeｌｂ２をローレベルにする。
　また、タイミングＴ１０からＴ１１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１１乃至Ｔ１２の期間内にハイレベルの選択信号Φｒ１を供給する。この期間内に垂直信号線３０９を介して１番目の画素のリセットレベルＶｒｓｔ１が読み出される。
　タイミングＴ１２からＴ１３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１３乃至Ｔ１４の期間内にハイレベルの選択信号Φｓ１を供給する。この期間内に垂直信号線３０９を介して１番目の画素の信号レベルＶｓｉｇ１が読み出される。
　続いて、タイミングＴ１４からＴ１５までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１５乃至Ｔ１６の期間内にハイレベルの選択信号Φｒ２を供給する。この期間内に垂直信号線３０９を介して２番目の画素のリセットレベルＶｒｓｔ２が読み出される。
　タイミングＴ１６からＴ１７までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１７乃至Ｔ１８の期間内にハイレベルの選択信号Φｓ２を供給する。この期間内に垂直信号線３０９を介して２番目の画素の信号レベルＶｓｉｇ２が読み出される。
　図２１は、本技術の第２の実施の形態における画素ブロック内３００の３番目および４番目の画素の読出し動作の一例を示すタイミングチャートである。
　タイミングＴ１８乃至Ｔ２６の期間内に垂直走査回路２１１は、後段選択信号ｓeｌｂ１をローレベルにし、後段選択信号ｓeｌｂ２をハイレベルにする。
　また、タイミングＴ１８からＴ１９までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ１９乃至Ｔ２０の期間内にハイレベルの選択信号Φｒ３を供給する。この期間内に垂直信号線３０９を介して３番目の画素のリセットレベルＶｒｓｔ３が読み出される。
　タイミングＴ２０からＴ２１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２１乃至Ｔ２２の期間内にハイレベルの選択信号Φｓ３を供給する。この期間内に垂直信号線３０９を介して３番目の画素の信号レベルＶｓｉｇ３が読み出される。
　続いて、タイミングＴ２２からＴ２３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２３乃至Ｔ２４の期間内にハイレベルの選択信号Φｒ４を供給する。この期間内に垂直信号線３０９を介して４番目の画素のリセットレベルＶｒｓｔ４が読み出される。
　タイミングＴ２４からＴ２５までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２５乃至Ｔ２６の期間内にハイレベルの選択信号Φｓ４を供給する。この期間内に垂直信号線３０９を介して４番目の画素の信号レベルＶｓｉｇ４が読み出される。
　また、第ｎ行の読出しの終了のタイミングＴ２６において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４をローレベルにする。
　図２０および図２１に例示したように、非加算モードにおいて、短絡トランジスタ４８０は開状態に制御される。また、容量素子３３１および３３２が順に後段ノード３６０に接続され、１番目の画素のリセットレベルおよび信号レベルが順に読み出される。容量素子３３６および３３７が順に後段ノード３６０に接続され、２番目の画素のリセットレベルおよび信号レベルが順に読み出される。続いて、容量素子４３１および４３２が順に後段ノード４６０に接続され、３番目の画素のリセットレベルおよび信号レベルが順に読み出される。容量素子４３６および４３７が順に後段ノード４６０に接続され、４番目の画素のリセットレベルおよび信号レベルが順に読み出される。このように画素ブロック３００内の４画素のそれぞれのリセットレベルおよび信号レベルが順に読み出される。
　図２２は、本技術の第２の実施の形態における加算モードの読出し動作の一例を示すタイミングチャートである。加算モードにおいて、垂直走査回路２１１は、短絡信号ｓｈｔをハイレベルにする。ｎ番目の画素ブロック３００の行の読出し期間であるタイミングＴ１０乃至Ｔ１４において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４と後段選択信号ｓeｌｂ１およびｓeｌｂ２とをハイレベルにする。
　また、タイミングＴ１０からＴ１１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１およびｒｓｔｂ２を供給し、タイミングＴ１１乃至Ｔ１２の期間内にハイレベルの選択信号Φｒ１乃至Φｒ４を供給する。この期間内に垂直信号線３０９を介してリセットレベルＶｒｓｔが読み出される。このリセットレベルＶｒｓｔは、画素ブロック３００内の４画素のそれぞれのリセットレベルを加算した値である。
　続いて、タイミングＴ１２からＴ１３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１およびｒｓｔｂ２を供給し、タイミングＴ１３乃至Ｔ１４の期間内にハイレベルの選択信号Φｓ１乃至Φｓ４を供給する。この期間内に垂直信号線３０９を介して信号レベルＶｓｉｇが読み出される。この信号レベルＶｓｉｇは、画素ブロック３００内の４画素のそれぞれの信号レベルを加算した値である。
　ここで、第１の実施の形態の画素ブロック３００において、後段回路３７０を共有する画素数を４つに増やすことによっても４画素を加算することができる。しかし、後段回路３７０を共有する画素数が増えると弊害が生じる。後段回路３７０を共有する画素数を４つにすると、後段ノード３６０の配線が４画素に跨り、その後段ノード３６０の寄生容量が増大する。この寄生容量の増大により、画素加算を行わない場合の信号のゲインが低下してしまう。これは、容量素子３３１や３３２に保持した電圧が、後段ノード３６０と接続する際に、寄生容量により低減されてしまうためである。このゲインの低下により、ＳＮ（Signal-Noise）比が低下する。
　これに対して、短絡トランジスタ４８０を設けた第２の実施の形態では、非加算モードにおいて短絡トランジスタ４８０を開状態にすることにより、後段回路３７０および４７０のそれぞれを共有する画素数を２画素にすることができる。これにより、４画素が後段回路３７０を共有する場合と比較して、後段ノードの寄生容量の増大を抑制することができる。このような構成により、２画素より多くの画素の加算を実現しつつ、非加算モードのＳＮ比の低下を抑制することができる。
　なお、図１８に例示した画素ブロック３００では、１本の垂直信号線３０９を後段回路３７０および４７０で共有していたが、この構成に限定されない。垂直信号線３０９－１および３０９－２を配線し、後段回路３７０を垂直信号線３０９－１に接続し、後段回路４７０を垂直信号線３０９－２に接続することもできる。この場合、垂直信号線の配線数とともに、後段の負荷ＭＯＳトランジスタ２５１の個数とＡＤＣ２６１の個数とを２倍にする必要がある。その代わりに、非加算モードの際に、後段回路３７０を共有する２画素の一方と後段回路４７０を共有する２画素の一方とを同時に読み出すことができるため、読出し速度を向上させることができる。また、加算モードの際には、垂直信号線３０９－１および３０９－２の一方のみが使用され、他方に対応する負荷ＭＯＳトランジスタ２５１はオフ状態に制御される。
　なお、第２の実施の形態に、第１の実施の形態の第１乃至第３の変形例を適用することもできる。
　このように、本技術の第２の実施の形態によれば、短絡トランジスタ４８０が後段ノード３６０と後段ノード４６０とを短絡するため、画素ブロック３００は、４画素のそれぞれの画素信号を加算することができる。これにより、加算しない場合と比較して感度や読出し速度を向上させ、消費電力を低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、画素ごとに電流源トランジスタ（３１６や３２６）を配置していたが、この構成では、画素の微細化が困難になるおそれがある。この第３の実施の形態の固体撮像素子２００は、複数の画素で電流源トランジスタを共有する点において第１の実施の形態と異なる。
　図２３は、本技術の第３の実施の形態における画素ブロック３００の一構成例を示す回路図である。この第３の実施の形態の画素ブロック３００は、前段選択トランジスタ３１７および３２７をさらに備え、電流源トランジスタ３１６が設けられない点において第１の実施の形態と異なる。
　前段選択トランジスタ３１７は、垂直走査回路２１１からの前段選択信号ｓｅｌ１に従って、前段増幅トランジスタ３１５により増幅された電圧を前段ノード３３８に出力するものである。前段選択トランジスタ３２７は、垂直走査回路２１１からの前段選択信号ｓｅｌ２に従って、前段増幅トランジスタ３２５により増幅された電圧を前段ノード３３８に出力するものである。また、電流源トランジスタ３２６は、前段ノード３３８に接続される。
　また、容量素子３３１、３３２、３３６および３３７の一端は、前段ノード３３９に共通に接続され、他端は、選択回路３５０および３５５に接続される。前段ノード３３９は、前段ノード３３８に接続される。
　また、固体撮像素子２００内の回路や素子は、上側画素チップ２０１および下側画素チップ２０２に分散して配置される。例えば、前段回路３１０および３２０が上側画素チップ２０１に配置され、それらの後段の回路は回路チップ２０２に配置される。そして、前段ノード３３８と前段ノード３３９とが、Ｃｕ－Ｃｕ接続などにより接続される。
　画素ごとに電流源トランジスタを配置する第１の実施の形態では、積層構造とする際に、図１５に例示したように、画素ごとにＣｕ－Ｃｕ接続を行う必要がある。特に、回路チップ２０２にＭＩＭ構造の容量素子３３１などを配置する場合、チップの厚さが増え、上下のチップを接続する面の平坦化が難しくなり、Ｃｕ－Ｃｕ接続のピッチを制約することになる。例えば、モバイル用途のイメージセンサの微細画素のサイズがマイクロメートル（μｍ）以下であるのに対し、Ｃｕ－Ｃｕ接続のピッチは数マイクロメートル（μｍ）となってしまう。このため、画素ごとに電流源トランジスタを配置する構成では、微細化が困難となる。
　これに対して、２画素で電流源トランジスタ３２６を共有する同図の構成では、Ｃｕ－Ｃｕ接続数を削減することができる。このため、画素の微細化が容易になる。また、グローバルシャッター動作の際の電流を削減することができる。また、電流源トランジスタ３２６は、トランジスタのチャンネル長変調効果による電流変動を抑制するために、カスケードの構成を取ることが一般的に行われている。比較的サイズが大きい電流源トランジスタ３２６を共有することにより、トランジスタの面積を削減することができる。
　なお、２画素で電流源トランジスタ３２６を共有しているが、共有する画素数は２画素に限定されず、３画素以上であってもよい。
　図２４は、本技術の第３の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行にハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２と転送信号ｔｒｇ１およびｔｒｇ２とを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　露光終了の直前のタイミングＴ２からＴ５までの期間内に垂直走査回路２１１は、全行の前段選択信号ｓｅｌ１をハイレベルにする。その期間内のタイミングＴ３において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ１とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ１を供給する。これにより、画素ブロック３００内の最初の画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。
　タイミングＴ４において、垂直走査回路２１１は、選択信号Φｒ１をローレベルに戻す。また、垂直走査回路２１１は、タイミングＴ５からＴ８までの期間内に、全行の前段選択信号ｓｅｌ１をローレベルにし、前段選択信号ｓｅｌ２をハイレベルにする。その期間内のタイミングＴ６において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ２を供給する。これにより、画素ブロック３００内の２番目の画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。
　そして、垂直走査回路２１１は、タイミングＴ７において、全行の選択信号Φｒ２をローレベルに戻し、タイミングＴ８において、前段選択信号ｓｅｌ２をローレベルにし、前段選択信号ｓｅｌ１をハイレベルにする。
　ここで、同図のｓｅｌ１＿［ｎ］およびｓｅｌ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　同図に例示するように、垂直走査回路２１１は、露光終了の直前に前段選択トランジスタ３１７および３２７を順に閉状態にする。そして、前段選択トランジスタ３１７が閉状態のときにＦＤリセットトランジスタ３１３がＦＤリセットを行い、前段選択トランジスタ３２７が閉状態のときにＦＤリセットトランジスタ３２３がＦＤリセットを行う。
　図２５は、本技術の第３の実施の形態における露光終了直後の制御の一例を示すタイミングチャートである。露光終了のタイミングＴ９において、垂直走査回路２１１は、全行においてパルス期間に亘ってハイレベルの転送信号ｔｒｇ１およびｔｒｇ２を供給する。
　そして垂直走査回路２１１は、タイミングＴ１０からＴ１１までの期間内に全行において選択信号Φｓ１をハイレベルにする。これにより、画素ブロック３００内の最初の画素の信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ１２において、全行の前段選択信号ｓｅｌ１をローレベルにし、前段選択信号ｓｅｌ２をハイレベルにする。
　　そして垂直走査回路２１１は、タイミングＴ１３からＴ１４までの期間内に全行において選択信号Φｓ２をハイレベルにする。これにより、画素ブロック３００内の２番目の画素の信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ１５において、全行の前段選択信号ｓｅｌ２をローレベルに戻す。
　同図に例示するように、垂直走査回路２１１は、露光終了時に前段選択トランジスタ３１７および３２７を順に閉状態にする。そして、垂直走査回路２１１は、露光終了時に転送トランジスタ３１２および３２２に電荷を転送させ、その後に前段選択トランジスタ３１７および３２７を順に閉状態にする。
　なお、第３の実施の形態に、第１の実施の形態の第１、第３の変形例や第２の実施の形態を適用することができる。
　このように、本技術の第３の実施の形態によれば、２画素で電流源トランジスタ３２６を共有するため、チップ間のＣｕ－Ｃｕ接続数を削減することができる。これにより、画素の微細化が容易になる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、画素ごとに一対の容量を配置していたが、この構成では、画素の微細化が困難となる。この第４の実施の形態の固体撮像素子２００は、容量の個数を削減した点において第１の実施の形態と異なる。
　図２６は、本技術の第４の実施の形態における画素ブロック３００の一構成例を示す回路図である。この第４の実施の形態の画素ブロック３００には、前段回路ブロック３０５と、容量素子３３１、３３２、５３１、５３２および５３３と、選択部３４０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。第４の実施の形態の画素ブロック３００には、４画素が配置される。例えば、図１７における画素３０１乃至３０４が画素ブロック３００内に配置される。
　前段回路ブロック３０５は、光電変換素子３１１、５１１、５１２および５１３と、転送トランジスタ３１２、５１４、５１５および５１６とを備える。さらに前段回路ブロック３０５は、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。転送トランジスタ３１２、５１４、５１５および５１６として、例えば、ｎＭＯＳトランジスタが用いられる。
　また、選択部３４０は、選択トランジスタ３５１、３５２、５５１、５５２および５５５３を備える。選択トランジスタ５５１、５５２および５５３として、例えば、ｎＭＯＳトランジスタが用いられる。
　第４の実施の形態の光電変換素子３１１、転送トランジスタ３１２、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６の接続構成は、第１の実施の形態と同様である。ただし、ＦＤリセットトランジスタ３１３には、垂直走査回路２１１からのＦＤリセット信号ｒｓｔが入力される。
　光電変換素子５１１乃至５１３は、光電変換により電荷を生成するものである。転送トランジスタ５１４は、垂直走査回路２１１からの転送信号ｔｒｇ２に従って、光電変換素子５１１からＦＤ３１４へ電荷を転送するものである。転送トランジスタ５１５は、垂直走査回路２１１からの転送信号ｔｒｇ３に従って、光電変換素子５１２からＦＤ３１４へ電荷を転送するものである。転送トランジスタ５１６は、垂直走査回路２１１からの転送信号ｔｒｇ４に従って、光電変換素子５１３からＦＤ３１４へ電荷を転送するものである。
　第４の実施の形態の容量素子３３１および３３２と選択トランジスタ３５１および３５２との接続構成は、第１の実施の形態と同様である。ただし、選択トランジスタ３５１には、垂直走査回路２１１からの選択信号Φｒが入力される。
　容量素子５３１、５３２および５３３の一端は、前段ノード３３０に共通に接続され、他端は、選択部３４０に接続される。
　選択トランジスタ５５１は、垂直走査回路２１１からの選択信号Φｒ２に従って、容量素子５３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ５５２は、垂直走査回路２１１からの選択信号Φｒ３に従って、容量素子５３２と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ５５３は、垂直走査回路２１１からの選択信号Φｒ４に従って、容量素子５３３と後段ノード３６０との間の経路を開閉するものである。
　第４の実施の形態の後段リセットトランジスタ３６１および後段回路３７０の回路構成は、第１の実施の形態と同様である。
　また、固体撮像素子２００内の回路や素子は、上側画素チップ２０１および回路チップ２０２に分散して配置される。例えば、前段回路ブロック３０５が上側画素チップ２０１に配置され、それらの後段の回路は回路チップ２０２に配置される。
　図２６に例示したように、４画素により１つのＦＤ３１４と、後段リセットトランジスタ３６１や後段回路３７０とが共有される。また、４画素のリセットレベルは、容量素子３３１に保持され、４画素のそれぞれの信号レベルは、容量素子３３２、５３１、５３２および５３３に保持される。第１の実施の形態では、リセットレベルを保持するための容量を画素ごとに配置しなければならなかったが、第４の実施の形態では、その容量を４画素で共有するため、容量の個数を削減することができる。これにより、共有しない場合と比較して画素の微細化が容易になる。
　なお、ＦＤ３１４等を４画素が共有しているが、共有する画素数は４画素に限定されない。また、容量素子３３１および３３２は、特許請求の範囲に記載の第１および第２の容量素子の一例である。容量素子５３１、５３２および５３３は、特許請求の範囲に記載の第３の容量素子の一例である。
　図２７は、本技術の第４の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。露光開始時のタイミングＴ０乃至Ｔ４の期間内に垂直走査回路２１１は、ハイレベルのＦＤリセット信号ｒｓｔを全行へ供給する。この期間内のタイミングＴ０、Ｔ１、Ｔ２およびＴ３において、垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ１、ｔｒｇ２、ｔｒｇ３およびｔｒｇ４を供給する。これにより、全画素がＰＤリセットされる。
　そして、露光終了時のタイミングＴ５乃至Ｔ１５の期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂを全行へ供給する。また、タイミングＴ５において垂直走査回路２１１は、パルス期間に亘って全行へＦＤリセット信号ｒｓｔを供給する。タイミングＴ５の直後のタイミングＴ６において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｒを供給する。これにより、全行がＦＤリセットされる。
　また、タイミングＴ７において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ１を供給する。タイミングＴ７の直後のタイミングＴ８において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ１を供給する。これにより、画素ブロック３００内の最初の画素の信号レベルがサンプルホールドされる。
　また、タイミングＴ９において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ２を供給する。タイミングＴ９の直後のタイミングＴ１０において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ２を供給する。これにより、画素ブロック３００内の最初と２番目の画素とのそれぞれの信号レベルの和がサンプルホールドされる。
　また、タイミングＴ１１において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ３を供給する。タイミングＴ１１の直後のタイミングＴ１２において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ３を供給する。これにより、画素ブロック３００内の最初から３番目までの画素のそれぞれの信号レベルの和がサンプルホールドされる。
　また、タイミングＴ１３において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ４を供給する。タイミングＴ１３の直後のタイミングＴ１４において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ４を供給する。これにより、画素ブロック３００内の最初から４番目までの画素のそれぞれの信号レベルの和がサンプルホールドされる。
　ここで、ｒｓｔ＿［ｎ］およびΦｒ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　第４の実施の形態ではＦＤ３１４を４画素で共有するため、同図に例示するように、４画素のそれぞれの電荷転送を同時に行うことはできない。ただし、電荷の転送先の４つの容量（容量素子３３２、５３１、５３２および５３３）のサンプリングは、数マイクロ秒（μｓ）のオーダーで実現することができるため、画素間の露光時間差はあまり大きくならない。
　図２８は、本技術の第４の実施の形態におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。
　第ｎ行を読み出すタイミングＴ２０乃至Ｔ２６の期間において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔをハイレベルにする。
　また、タイミングＴ２０において垂直走査回路２１１は、パルス期間に亘ってハイレベルの後段リセット信号ｒｓｔｂを第ｎ行へ供給する。そして、タイミングＴ２０の直後のタイミングＴ２１において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｒを第ｎ行へ供給する。この制御の直後に、４画素で共通に用いられるリセットレベルが垂直信号線３０９を介して読み出される。
　そして、リセットレベルの読出し後のタイミングＴ２２において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ１を第ｎ行へ供給する。この制御の直後に、最初の画素の信号レベルＶｓｉｇ１が垂直信号線３０９を介して読み出される。カラム信号処理回路２６０は、ＣＤＳ処理により、リセットレベルＶｒｓｔと信号レベルＶｓｉｇ１との差分を最初の画素の正味の信号レベルとして求める。
　そして、信号レベルＶｓｉｇ１の読出し後のタイミングＴ２３において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ２を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ２が垂直信号線３０９を介して読み出される。このＶｓｉｇ２は、最初および２番目の画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ１とＶｓｉｇ２との差分を２番目の画素のＣＤＳ処理後の信号レベルとして求める。
　そして、Ｖｓｉｇ２の読出し後のタイミングＴ２４において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ３を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ３が垂直信号線３０９を介して読み出される。このＶｓｉｇ３は、最初から３番目までの画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ２とＶｓｉｇ３との差分を３番目の画素のＣＤＳ処理後の信号レベルとして求める。
　そして、Ｖｓｉｇ３の読出し後のタイミングＴ２５において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ４を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ４が垂直信号線３０９を介して読み出される。このＶｓｉｇ４は、最初から４番目までの画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ３とＶｓｉｇ４との差分を４番目の画素のＣＤＳ処理後の信号レベルとして求める。
　なお、第４の実施の形態に、第１の実施の形態の第３の変形例を適用することもできる。
　このように本技術の第４の実施の形態では、リセットレベルを保持する容量素子３３１を４画素で共有するため、共有しない場合と比較して画素の微細化が容易になる。
　＜５．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ｋＴＣノイズを低減し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定数の容量素子と、
　所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロックと、
　前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部と、
　前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
　前記後段ノードを介して前記リセットレベルと前記複数の信号レベルとのそれぞれを順に読み出す後段回路と
を具備する固体撮像素子。
（２）前記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、
　前記前段回路ブロックは、
　第１のリセットレベルと第１の信号レベルとを順に生成して前記第１および第２の容量素子に保持させる第１の前段回路と、
　第２のリセットレベルと第２の信号レベルとを順に生成して前記第３および第４の容量素子に保持させる第２の前段回路と
を備え、
　前記選択部は、
　前記第１および第２の容量素子のいずれかを前記後段ノードに接続する第１の選択回路と、
　前記第３および第４の容量素子のいずれかを前記後段ノードに接続する第２の選択回路とを備える
前記（１）記載の固体撮像素子。
（３）前記第１の前段回路は、
　第１の光電変換素子と、
　前記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
　前記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、
　前記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタと
を備え、
　前記第２の前段回路は、
　第２の光電変換素子と、
　前記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
　前記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、
　前記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタと
を備える
前記（２）記載の固体撮像素子。
（４）前記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、
　前記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、
　前記第１の前段増幅トランジスタは、前記第１の浮遊拡散層の電圧を増幅して前記第１の前段ノードへ出力し、
　前記第２の前段増幅トランジスタは、前記第２の浮遊拡散層の電圧を増幅して前記第２の前段ノードへ出力し、
　前記第１および第２の容量素子のそれぞれの一端は前記第１の前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
　前記第３および第４の容量素子のそれぞれの一端は前記第２の前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
前記（３）記載の固体撮像素子。
（５）所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送するとともに前記第１および第２のリセットトランジスタが前記第１および第２の浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送する
前記（３）または（４）に記載の固体撮像素子。
（６）前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３および第４の容量素子の一方を前記後段ノードに接続する制御と前記第３および第４の容量素子の他方を前記後段ノードに接続する制御とを順に行う
前記（３）から（５）のいずれかに記載の固体撮像素子。
（７）前記選択部は、所定の加算モードにおいて前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方との両方を前記後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方との両方を前記後段ノードに接続する制御とを順に行う
前記（３）から（６）のいずれかに記載の固体撮像素子。
（８）前記第１の前段回路は、所定の第１の選択信号に従って前記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、
　前記第２の前段回路は、
　所定の第２の選択信号に従って前記第２の前段増幅トランジスタにより増幅された電圧を前記前段ノードに出力する第２の前段選択トランジスタと、
　前記前段ノードに接続された電流源トランジスタと
をさらに備え、
　前記第１および第２の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
　前記第３および第４の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
前記（３）記載の固体撮像素子。
（９）所定の露光終了のタイミングの直前と前記露光終了のタイミングの後とに前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
　前記第１のリセットトランジスタは、前記第１の前段選択トランジスタが前記閉状態のときに前記第１の浮遊拡散層を初期化し、
　前記第２のリセットトランジスタは、前記第２の前段選択トランジスタが前記閉状態のときに前記第２の浮遊拡散層を初期化し、
　前記露光終了のタイミングの直後に前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
　前記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで前記電荷を転送する
前記（８）記載の固体撮像素子。
（１０）第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
　前記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、
　前記選択部は、
　前記第１および第２の容量素子のいずれかを前記第１の後段ノードに接続する第１の選択回路と、
　前記第３および第４の容量素子のいずれかを前記第１の後段ノードに接続する第２の選択回路と、
　前記第５および第６の容量素子のいずれかを前記第２の後段ノードに接続する第３の選択回路と、
　前記第７および第８の容量素子のいずれかを前記第２の後段ノードに接続する第４の選択回路と
を備える前記（１）記載の固体撮像素子。
（１１）所定の非加算モードにおいて前記短絡トランジスタは、開状態であり、
　前記非加算モードにおいて前記選択部は、前記第１および第２の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第３および第４の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第５および第６の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御と前記第７および第８の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御とを所定の順序で行う
前記（１０）記載の固体撮像素子。
（１２）所定の加算モードにおいて前記短絡トランジスタは、閉状態であり、
　前記加算モードにおいて前記選択部は、前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方とを前記第１の後段ノードに接続しつつ前記第５および第６の容量素子の一方と前記７および第８の容量素子の一方とを前記第２の後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方とを前記第１の後段ノードに接続しつつ前記５および第６の容量素子の他方と前記第７および第８の容量素子の他方とを前記第２の後段ノードに接続する制御とを順に行う
前記（１０）または（１１）に記載の固体撮像素子。
（１３）前記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、
　前記前段回路ブロックは、
　第１の光電変換素子と、
　前記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
　第２の光電変換素子と、
　前記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
　前記浮遊拡散層を初期化するリセットトランジスタと、
　前記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタと
を備え、
　前記第１および第２の容量素子と前記第３の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択部に接続される
前記（１）記載の固体撮像素子。
（１４）所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記リセットトランジスタが前記浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ順に前記電荷を転送する
前記（１３）記載の固体撮像素子。
（１５）前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３の容量素子を前記後段ノードに接続する制御とを順に行う
前記（１３）または（１４）に記載の固体撮像素子。
（１６）前記前段回路ブロックは、第１のチップに設けられ、
　前記所定数の容量素子と前記選択部と前記後段リセットトランジスタと前記後段回路とは、第２のチップに設けられる
前記（１）から（１５）のいずれかに記載の固体撮像素子。
（１７）前記出力された前記リセットレベルと前記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
　前記アナログデジタル変換器は、前記第２のチップに設けられる
前記（１６）記載の固体撮像素子。
（１８）前記出力された前記リセットレベルと前記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
　前記アナログデジタル変換器は、第３のチップに設けられる
前記（１６）または（１７）に記載の固体撮像素子。
（１９）所定数の容量素子と、
　所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロックと、
　前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部と、
　前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
　前記後段ノードを介して前記リセットレベルと前記複数の信号レベルとのそれぞれを順に読み出す後段回路と、
　前記リセットレベルと前記複数の信号レベルとを順にデジタル信号に変換して処理する信号処理回路と
を具備する撮像装置。
（２０）入射した光を電荷へと変換する第１の光電変換素子と、
　入射した光を電荷へと変換する第２の光電変換素子と、
　前記電荷を電圧に変換する前段増幅トランジスタと、
　前記前段増幅トランジスタの出力先の前段ノードにそれぞれの一端が接続された所定数の容量素子と、
　記所定数の容量素子のそれぞれの他端と所定の後段ノードとの間のそれぞれの経路に挿入された所定数の選択トランジスタと、
　前記後段ノードにソースまたはドレインが接続されたリセットトランジスタと、
　前記後段ノードにゲートが接続され、画素信号を出力する後段増幅トランジスタと
を具備する固体撮像素子。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　上側画素チップ
　２０２　下側画素チップ
　２０３　回路チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１　負荷ＭＯＳトランジスタ
　２６０　カラム信号処理回路
　２６１　ＡＤＣ
　２６２　デジタル信号処理部
　３００　画素ブロック
　３０１～３０４　画素
　３０５　前段回路ブロック
　３１０、３２０、４１０、４２０　前段回路
　３１１、３２１、４１１、４２１、５１１～５１３　光電変換素子
　３１２、３２２、４１２、４２２、５１４～５１６　転送トランジスタ
　３１３、３２３、４１３、４２３　ＦＤリセットトランジスタ
　３１４、３２４、４１４、４２４　ＦＤ
　３１５、３２５、４１５、４２５　前段増幅トランジスタ
　３１６、３２６、４１６、４２６　電流源トランジスタ
　３１７、３２７　前段選択トランジスタ
　３３１、３３２、３３６、３３７、４３１、４３２、４３６、４３７、５３１～５３３　容量素子
　３４０　選択部
　３５０、３５５、４５０、４５５　選択回路
　３５１、３５２、３５６、３５７、４５１、４５２、４５６、４５７、５５１～５５３　選択トランジスタ
　３６１、４６１　後段リセットトランジスタ
　３７０、４７０　後段回路
　３７１、４７１　後段増幅トランジスタ
　３７２、４７２　後段選択トランジスタ
　４８０　短絡トランジスタ
　１２０３１　撮像部

Claims (20)

  1. 　所定数の容量素子と、
    　所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロックと、
    　前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部と、
    　前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
    　前記後段ノードを介して前記リセットレベルと前記複数の信号レベルとのそれぞれを順に読み出す後段回路と
    を具備する固体撮像素子。
  2. 　前記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、
    　前記前段回路ブロックは、
    　第１のリセットレベルと第１の信号レベルとを順に生成して前記第１および第２の容量素子に保持させる第１の前段回路と、
    　第２のリセットレベルと第２の信号レベルとを順に生成して前記第３および第４の容量素子に保持させる第２の前段回路と
    を備え、
    　前記選択部は、
    　前記第１および第２の容量素子のいずれかを前記後段ノードに接続する第１の選択回路と、
    　前記第３および第４の容量素子のいずれかを前記後段ノードに接続する第２の選択回路とを備える
    請求項１記載の固体撮像素子。
  3. 　前記第１の前段回路は、
    　第１の光電変換素子と、
    　前記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
    　前記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、
    　前記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタと
    を備え、
    　前記第２の前段回路は、
    　第２の光電変換素子と、
    　前記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
    　前記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、
    　前記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタと
    を備える
    請求項２記載の固体撮像素子。
  4. 　前記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、
    　前記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、
    　前記第１の前段増幅トランジスタは、前記第１の浮遊拡散層の電圧を増幅して前記第１の前段ノードへ出力し、
    　前記第２の前段増幅トランジスタは、前記第２の浮遊拡散層の電圧を増幅して前記第２の前段ノードへ出力し、
    　前記第１および第２の容量素子のそれぞれの一端は前記第１の前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
    　前記第３および第４の容量素子のそれぞれの一端は前記第２の前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
    請求項３記載の固体撮像素子。
  5. 　所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送するとともに前記第１および第２のリセットトランジスタが前記第１および第２の浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
    　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送する
    請求項３記載の固体撮像素子。
  6. 　前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３および第４の容量素子の一方を前記後段ノードに接続する制御と前記第３および第４の容量素子の他方を前記後段ノードに接続する制御とを順に行う
    請求項３記載の固体撮像素子。
  7. 　前記選択部は、所定の加算モードにおいて前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方との両方を前記後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方との両方を前記後段ノードに接続する制御とを順に行う
    請求項３記載の固体撮像素子。
  8. 　前記第１の前段回路は、所定の第１の選択信号に従って前記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、
    　前記第２の前段回路は、
    　所定の第２の選択信号に従って前記第２の前段増幅トランジスタにより増幅された電圧を前記前段ノードに出力する第２の前段選択トランジスタと、
    　前記前段ノードに接続された電流源トランジスタと
    をさらに備え、
    　前記第１および第２の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
    　前記第３および第４の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
    請求項３記載の固体撮像素子。
  9. 　所定の露光終了のタイミングの直前と前記露光終了のタイミングの後とに前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
    　前記第１のリセットトランジスタは、前記第１の前段選択トランジスタが前記閉状態のときに前記第１の浮遊拡散層を初期化し、
    　前記第２のリセットトランジスタは、前記第２の前段選択トランジスタが前記閉状態のときに前記第２の浮遊拡散層を初期化し、
    　前記露光終了のタイミングの直後に前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
    　前記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで前記電荷を転送する
    請求項８記載の固体撮像素子。
  10. 　第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
    　前記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、
    　前記選択部は、
    　前記第１および第２の容量素子のいずれかを前記第１の後段ノードに接続する第１の選択回路と、
    　前記第３および第４の容量素子のいずれかを前記第１の後段ノードに接続する第２の選択回路と、
    　前記第５および第６の容量素子のいずれかを前記第２の後段ノードに接続する第３の選択回路と、
    　前記第７および第８の容量素子のいずれかを前記第２の後段ノードに接続する第４の選択回路と
    を備える請求項１記載の固体撮像素子。
  11. 　所定の非加算モードにおいて前記短絡トランジスタは、開状態であり、
    　前記非加算モードにおいて前記選択部は、前記第１および第２の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第３および第４の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第５および第６の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御と前記第７および第８の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御とを所定の順序で行う
    請求項１０記載の固体撮像素子。
  12. 　所定の加算モードにおいて前記短絡トランジスタは、閉状態であり、
    　前記加算モードにおいて前記選択部は、前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方とを前記第１の後段ノードに接続しつつ前記第５および第６の容量素子の一方と前記７および第８の容量素子の一方とを前記第２の後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方とを前記第１の後段ノードに接続しつつ前記５および第６の容量素子の他方と前記第７および第８の容量素子の他方とを前記第２の後段ノードに接続する制御とを順に行う
    請求項１０記載の固体撮像素子。
  13. 　前記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、
    　前記前段回路ブロックは、
    　第１の光電変換素子と、
    　前記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
    　第２の光電変換素子と、
    　前記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
    　前記浮遊拡散層を初期化するリセットトランジスタと、
    　前記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタと
    を備え、
    　前記第１および第２の容量素子と前記第３の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択部に接続される
    請求項１記載の固体撮像素子。
  14. 　所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記リセットトランジスタが前記浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
    　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ順に前記電荷を転送する
    請求項１３記載の固体撮像素子。
  15. 　前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３の容量素子を前記後段ノードに接続する制御とを順に行う
    請求項１３記載の固体撮像素子。
  16. 　前記前段回路ブロックは、第１のチップに設けられ、
    　前記所定数の容量素子と前記選択部と前記後段リセットトランジスタと前記後段回路とは、第２のチップに設けられる
    請求項１記載の固体撮像素子。
  17. 　前記出力された前記リセットレベルと前記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
    　前記アナログデジタル変換器は、前記第２のチップに設けられる
    請求項１６記載の固体撮像素子。
  18. 　前記出力された前記リセットレベルと前記複数の信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
    　前記アナログデジタル変換器は、第３のチップに設けられる
    請求項１６記載の固体撮像素子。
  19. 　所定数の容量素子と、
    　所定のリセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロックと、
    　前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部と、
    　前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する後段リセットトランジスタと、
    　前記後段ノードを介して前記リセットレベルと前記複数の信号レベルとのそれぞれを順に読み出す後段回路と、
    　前記リセットレベルと前記複数の信号レベルとを順にデジタル信号に変換して処理する信号処理回路と
    を具備する撮像装置。
  20. 　入射した光を電荷へと変換する第１の光電変換素子と、
    　入射した光を電荷へと変換する第２の光電変換素子と、
    　前記電荷を電圧に変換する前段増幅トランジスタと、
    　前記前段増幅トランジスタの出力先の前段ノードにそれぞれの一端が接続された所定数の容量素子と、
    　記所定数の容量素子のそれぞれの他端と所定の後段ノードとの間のそれぞれの経路に挿入された所定数の選択トランジスタと、
    　前記後段ノードにソースまたはドレインが接続されたリセットトランジスタと、
    　前記後段ノードにゲートが接続され、画素信号を出力する後段増幅トランジスタと
    を具備する固体撮像素子。
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