WO2022209126A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2022209126A1
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conversion efficiency
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ルォンフォン 朝倉
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to solid-state imaging devices. More specifically, the present invention relates to a solid-state imaging device that performs AD (Analog to Digital) conversion for each column, an imaging device, and a control method for the solid-state imaging device.
  • AD Analog to Digital
  • solid-state imaging devices use a column ADC (Analog to Digital Converter) method, in which an ADC is arranged for each column outside the pixel array section and pixel signals are sequentially read out row by row, with the aim of miniaturizing the pixels. It is In this column ADC method, rolling shutter distortion may occur if exposure is performed by a rolling shutter method in which exposure is started row by row. Therefore, in order to realize a global shutter method in which exposure is started simultaneously for all pixels, a solid-state imaging device has been proposed in which a plurality of capacitors are provided for each pixel and the reset level and signal level are held in these capacitors (for example, , Non-Patent Document 1). In this solid-state imaging device, two vertical signal lines are wired for each column, a reset level and a signal level are read simultaneously, and a buffer circuit and an ADC for obtaining the difference between these levels are arranged for each column.
  • ADC Analog to Digital Converter
  • Ken Miyauchi, et al. A Stacked Back Side-Illuminated Voltage Domain Global Shutter CMOS Image Sensor with a 4.0 ⁇ m Multiple Gain Readout Pixel, Sensors 2020, 20, 486.
  • the reset level and signal level are held in a plurality of capacitors for each pixel, thereby realizing a global shutter method in the column ADC method.
  • noise may occur in the pixel signal due to the path of the two vertical signal lines and the offset component of the ADC. As a result, there is a problem that the image quality of the image data is degraded.
  • This technology was created in view of this situation, and aims to improve image quality in solid-state imaging devices that expose all pixels simultaneously.
  • a first aspect of the present technology is a pair of floating diffusion layers that convert transferred charges into a voltage, and a gap between the pair of floating diffusion layers.
  • a front-stage circuit having a conversion efficiency control transistor for controlling the conversion efficiency of converting the electric charge into the voltage by opening and closing the path; and a fourth capacitive element, a selection circuit for selecting one of the other ends of each of the first, second, third and fourth capacitive elements and connecting it to a predetermined post-stage node;
  • a solid-state imaging device comprising a post-stage circuit for reading, through the post-stage node, a reset level obtained by amplifying the voltage when the diffusion layer is initialized and a signal level obtained by amplifying the voltage when the charge is transferred. , and its control method. This brings about the effect of improving the image quality in the solid-state imaging device.
  • the conversion efficiency control transistor controls the conversion efficiency to either a high conversion efficiency higher than a predetermined value or a low conversion efficiency lower than the predetermined value
  • the first capacitive element is , the reset level when the conversion efficiency is the high conversion efficiency is held as an HC (High Conversion) reset level, and the second capacitive element changes the signal level when the conversion efficiency is the high conversion efficiency to an HC signal.
  • the third capacitive element holds the reset level when the conversion efficiency is the low conversion efficiency as an LC (Low Conversion) reset level
  • the fourth capacitive element holds the reset level when the conversion efficiency is the above
  • the signal level at low conversion efficiency may be retained as the LC signal level. This provides the effect of enabling dual gain drive and global shutter operation.
  • an analog-to-digital converter for converting each of the HC reset level, the HC signal level, the LC reset level, and the LC signal level into digital signals;
  • a difference between the digital signal and the digital signal corresponding to the HC signal level is calculated as HC difference data, and a difference between the digital signal corresponding to the LC reset level and the digital signal corresponding to the LC signal level is calculated as LC.
  • a correlated double sampling processing unit that calculates the difference data; an illumination determination unit that determines whether the illumination is higher than a predetermined value based on the HC difference data and generates a determination result;
  • a post-stage selector that selects either the HC differential data or the LC differential data may further be provided. This brings about the effect of selecting the conversion efficiency according to the illuminance.
  • the latter-stage node includes an HC-side latter-stage node and an LC-side latter-stage node, and the selection circuit selects one of the other ends of each of the first and second capacitive elements. and an LC side selection circuit that selects one of the other ends of the third and fourth capacitive elements and connects it to the LC side later node.
  • the post-stage circuit comprises: a post-HC side circuit for reading out the HC signal level and the HC reset level from the post-HC side node and outputting them via the HC-side vertical signal line; An LC-side post-stage circuit that reads the signal level and the LC reset level and outputs them via the LC-side vertical signal line may be provided. This brings about the effect that the signal on the HC side and the signal on the LC side are read out at the same time.
  • a front-stage selector that selects either the potential of the HC side vertical signal line or the potential of the LC side vertical signal line according to a predetermined latch output signal and outputs the selected potential as an output potential;
  • a comparator that compares an output potential with a predetermined reference voltage and outputs a comparison result, a latch circuit that generates the latch output signal based on the comparison result, and a period until the comparison result is inverted.
  • a counter for counting the count value may be further provided. This brings about the effect that the illuminance is determined based on the analog signal.
  • the first aspect further includes fifth, sixth, seventh and eighth capacitive elements, and the pair of floating diffusion layers is a pair of first floating diffusion layers in the first pixel and a pair of first floating diffusion layers in the first pixel. including a pair of second floating diffusion layers in two pixels, wherein the conversion efficiency control transistor includes a first conversion efficiency control transistor in the first pixel and a second conversion efficiency control transistor in the second pixel;
  • the pre-stage circuit includes a first pre-stage circuit in which the pair of first floating diffusion layers and the first conversion efficiency control transistor are arranged, the pair of second floating diffusion layers, and the second conversion efficiency control.
  • a second pre-stage circuit in which a transistor is arranged; one ends of the first, second, third and fourth capacitive elements are commonly connected to the first pre-stage circuit; One ends of the sixth, seventh and eighth capacitive elements may be commonly connected to the second pre-stage circuit.
  • the pre-stage circuit is provided on a first chip, and the first, second, third, and fourth capacitive elements, the selection circuit, and the post-stage circuit are provided on a second chip. may be provided on the chip. This brings about the effect of facilitating miniaturization of pixels.
  • the device may further include an analog-to-digital converter that sequentially converts the reset level and the signal level into digital signals, and the analog-to-digital converter may be provided in a third chip. This brings about the effect of facilitating miniaturization of pixels.
  • a second aspect of the present technology includes a pair of floating diffusion layers that convert the transferred charge into a voltage, and a conversion efficiency that converts the charge into the voltage by opening and closing a path between the pair of floating diffusion layers.
  • a pre-stage circuit in which a conversion efficiency control transistor for controlling is arranged; first, second, third and fourth capacitive elements having one ends commonly connected to the pre-stage circuit; a selection circuit for selecting one of the other ends of each of the third and fourth capacitive elements and connecting it to a predetermined post-stage node; and a reset amplifying the voltage when the pair of floating diffusion layers are initialized.
  • An imaging device comprising: a post-stage circuit that reads a level and a signal level obtained by amplifying the voltage when the charge is transferred via the post-stage node; and a signal processing circuit that processes the reset level and the signal level. be. This brings about the effect of improving the image quality in the imaging device.
  • FIG. 4 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology; 4 is a timing chart showing an example of a pixel readout operation according to the first embodiment of the present technology; 6 is a timing chart showing another example of the pixel readout operation according to the first embodiment of the present technology; It is a figure for explaining a correction method of digital gain in a 1st embodiment of this art.
  • FIG. 4 is a circuit diagram showing a configuration example of a pixel in a comparative example; It is a figure which shows an example of the state of each pixel at the time of initialization of a latter node in 1st Embodiment of this technique, and at the time of read-out of a reset level.
  • FIG. 9 is a timing chart showing an example of global shutter operation in a 2nd embodiment of this art.
  • 9 is a timing chart showing an example of readout operation of the first pixel according to the second embodiment of the present technology;
  • 9 is a timing chart showing an example of readout operation of the second pixel according to the second embodiment of the present technology;
  • It is a timing chart which shows an example of read-out operation of a pixel in a modification of a 2nd embodiment of this art.
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • This imaging device 100 is a device for capturing image data, and includes an imaging lens 110 , a solid-state imaging device 200 , a recording section 120 and an imaging control section 130 .
  • As the imaging device 100 a digital camera or an electronic device (smartphone, personal computer, etc.) having an imaging function is assumed.
  • the solid-state imaging device 200 captures image data under the control of the imaging control section 130 .
  • the solid-state imaging device 200 supplies image data to the recording section 120 via the signal line 209 .
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200 .
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture image data.
  • the imaging control unit 130 supplies imaging control signals including, for example, the vertical synchronization signal XVS to the solid-state imaging device 200 via the signal line 139 .
  • the recording unit 120 records image data.
  • the vertical synchronization signal XVS is a signal indicating the timing of imaging, and a periodic signal with a constant frequency (60 Hz, etc.) is used as the vertical synchronization signal XVS.
  • the imaging device 100 records image data
  • the image data may be transmitted to the outside of the imaging device 100.
  • an external interface is further provided for transmitting image data.
  • the imaging device 100 may further display image data.
  • a display section is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211 , a pixel array section 220 , a timing control circuit 212 , a DAC (Digital to Analog Converter) 213 , a load MOS circuit block 250 and a column signal processing circuit 260 .
  • a pixel array section 220 a plurality of pixels such as the pixel 301 are arranged in a two-dimensional lattice.
  • each circuit in the solid-state imaging device 200 is provided on, for example, a single semiconductor chip.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal XVS from the imaging control section .
  • the DAC 213 generates a sawtooth ramp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 260 .
  • the vertical scanning circuit 211 sequentially selects and drives rows to output analog pixel signals.
  • a pixel photoelectrically converts incident light to generate an analog pixel signal. This pixel supplies a pixel signal to the column signal processing circuit 260 through the load MOS circuit block 250 .
  • the load MOS circuit block 250 is provided with a MOS transistor for supplying a constant current for each column.
  • the column signal processing circuit 260 executes signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on pixel signals for each column.
  • the column signal processing circuit 260 supplies the image data made up of the processed signals to the recording unit 120 . Note that the column signal processing circuit 260 is an example of the signal processing circuit described in the claims.
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 301 according to the first embodiment of the present technology.
  • a pre-stage circuit 310 In this pixel 301, a pre-stage circuit 310, capacitive elements 331 to 334, a selection circuit 350, a post-stage reset transistor 361, and a post-stage circuit 370 are arranged.
  • Capacitors with MIM (Metal-Insulator-Metal) structure for example, are used as the capacitive elements 331 to 334 .
  • the capacitive elements 331 to 334 are examples of the first, second, third, and fourth capacitive elements described in the claims.
  • the pre-stage circuit 310 sequentially generates a reset level and a signal level and causes capacitive elements 331 and 332 to hold them.
  • This pre-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD (Floating Diffusion) reset transistor 313 , an FD 314 , a pre-stage amplification transistor 315 and a current source transistor 316 .
  • Pre-stage circuit 310 further includes conversion efficiency control transistor 317 and FD 318 .
  • the photoelectric conversion element 311 generates charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to at least one of the FDs 314 and 318 according to the transfer signal trg from the vertical scanning circuit 211 .
  • the FD reset transistor 313 extracts charges from the FDs 314 and 318 in accordance with the FD reset signal rst from the vertical scanning circuit 211 for initialization.
  • the FDs 314 and 318 accumulate charges and generate voltages according to the amount of charges.
  • the front-stage amplification transistor 315 amplifies the voltage levels of the FDs 314 and 318 and outputs them to the front-stage node 330 .
  • the conversion efficiency control transistor 317 opens and closes the path between the FDs 314 and 318 according to the control signal fdg from the vertical scanning circuit 211 .
  • the conversion efficiency control transistor 317 is in the ON state, the FD314 and the FD318 are connected and their combined capacitance becomes larger than that of the FD314.
  • the conversion efficiency of converting electric charge into voltage is lower than when the FD 314 alone is used.
  • the value of the conversion efficiency at this time is hereinafter referred to as "low conversion efficiency” or "LC (Low Conversion)".
  • the conversion efficiency control transistor 317 when the conversion efficiency control transistor 317 is in the off state, the charge is converted into voltage only by the FD 314, and the value of the conversion efficiency is higher than LC.
  • the value of the conversion efficiency at this time is hereinafter referred to as "high conversion efficiency” or "HC (High Conversion)".
  • the respective drains of the FD reset transistor 313 and the pre-amplification transistor 315 are connected to the power supply voltage VDD.
  • Current source transistor 316 is connected to the source of pre-amplification transistor 315 . This current source transistor 316 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • each of the capacitive elements 331 to 334 is commonly connected to the preceding node 330 , and the other end is connected to the selection circuit 350 .
  • the selection circuit 350 includes selection transistors 351 to 354 .
  • the selection transistor 351 opens and closes the path between the capacitive element 331 and the post-stage node 360 according to the selection signal ⁇ ph from the vertical scanning circuit 211 .
  • the selection transistor 352 opens and closes the path between the capacitive element 332 and the post-stage node 360 according to the selection signal ⁇ dh from the vertical scanning circuit 211 .
  • the selection transistor 353 opens and closes the path between the capacitive element 333 and the subsequent node 360 according to the selection signal ⁇ pl from the vertical scanning circuit 211 .
  • the selection transistor 354 opens and closes the path between the capacitive element 334 and the subsequent node 360 according to the selection signal ⁇ dl from the vertical scanning circuit 211 .
  • the post-stage reset transistor 361 initializes the level of the post-stage node 360 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211 .
  • a potential different from the power supply voltage VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 370 includes a post-stage amplification transistor 371 and a post-stage selection transistor 372 .
  • the rear-stage amplification transistor 371 amplifies the level of the rear-stage node 360 .
  • the post-stage selection transistor 372 outputs a signal of a level amplified by the post-stage amplification transistor 371 to the vertical signal line 309 as a pixel signal in accordance with the post-stage selection signal selb from the vertical scanning circuit 211 .
  • nMOS n-channel Metal Oxide Semiconductor
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst, control signal fdg, and transfer signal trg to all rows at the start of exposure. Thereby, the photoelectric conversion element 311 is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical scanning circuit 211 sets the control signal fdg, the post-stage reset signal rstb, and the selection signal ⁇ pl to high level for all rows immediately before the end of exposure, and supplies the high-level FD reset signal rst over the pulse period. .
  • This control is hereinafter referred to as "FD reset”.
  • a level corresponding to the level of FD (314 and 318) at this time is held in capacitive element 333.
  • the vertical scanning circuit 211 sets the selection signal ⁇ ph to high level while setting the control signal fdg to low level for all rows. HC is thereby set, and a level corresponding to the level of the FD 314 is held in the capacitive element 331 .
  • the levels of the FDs 314 and 318 at the time of FD reset and the levels corresponding to the levels (holding levels of the capacitive elements 331 and 333 and the level of the vertical signal line 309) are collectively referred to as “P phase” or “reset called level.
  • the reset level when HC is set is hereinafter referred to as “HC reset level”
  • the reset level when LC is set is hereinafter referred to as "LC reset level”.
  • the vertical scanning circuit 211 sets the control signal fdg to low level for all rows, sets the post-stage reset signal rstb to high level, and supplies the transfer signal trg of high level over the pulse period.
  • HC is set, and signal charges corresponding to the amount of exposure are transferred to the FD 314 .
  • a high-level selection signal ⁇ dh is supplied to all rows, and a level corresponding to the level of the FD 314 at this time is held in the capacitive element 332 .
  • phase D The levels of the FDs 314 and 318 during signal charge transfer and the levels corresponding thereto (holding levels of the capacitive elements 332 and 334 and the level of the vertical signal line 309) are collectively referred to as “phase D” or It is called “signal level”.
  • the signal level when HC is set is hereinafter referred to as “HC signal level”
  • the reset level when LC is set is hereinafter referred to as "LC signal level”.
  • Exposure control that simultaneously starts and ends exposure for all pixels in this way is called a global shutter method.
  • the pre-stage circuits 310 of all pixels sequentially generate the LC reset level, HC reset level, HC signal level and LC signal level.
  • the LC reset level is held in the capacitive element 333 and the HC reset level is held in the capacitive element 331 .
  • the HC signal level is held in capacitive element 332 and the LC signal level is held in capacitive element 334 .
  • the vertical scanning circuit 211 sequentially selects the row and sequentially outputs the HC reset level, HC signal level, LC reset level and LC signal level of that row.
  • the vertical scanning circuit 211 sets the post-stage selection signal selb, the FD reset signal rst, and the control signal fdg of the selected row to high level, and keeps the post-stage reset signal rstb of high level for the pulse period. to feed the selected row.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ ph for a predetermined period.
  • the capacitive element 331 is connected to the post-stage node 360, and the HC reset level is read.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ dh for a predetermined period.
  • the capacitive element 332 is connected to the post-stage node 360, and the HC signal level is read.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ pl for a predetermined period.
  • the capacitive element 333 is connected to the post-stage node 360, and the LC reset level is read.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ dl for a predetermined period.
  • the capacitive element 334 is connected to the post-stage node 360, and the LC signal level is read out.
  • the selection circuit 350 of the selected row performs control to disconnect the capacitive elements 331 to 334 from the post-stage node 360 and control to sequentially select the capacitive elements 331 to 334 and connect them to the post-stage node 360. .
  • the post-stage reset transistor 361 in the selected row initializes the level of the post-stage node 360 .
  • the post-stage circuit 370 of the selected row sequentially reads the HC reset level, HC signal level, LC reset level and LC signal level from the capacitive elements 331 to 334 via the post-stage node 360 and outputs them to the vertical signal line 309 . .
  • FIG. 4 is a diagram for explaining features of dual-gain driving in the first embodiment of the present technology.
  • the gain becomes high in the case of high conversion efficiency (HC), and the gain becomes high in the case of low conversion efficiency.
  • the gain is low.
  • the gain can be controlled in two stages by controlling the conversion efficiency.
  • the conversion efficiency control transistor 317 and the FD 318 are not provided, the gain is a fixed value.
  • the former driving of pixels is called “dual gain driving”, and the latter driving of pixels is called “single gain driving”.
  • the gain is lowered when the illumination is high and the gain is raised when the illumination is low, thereby reducing the input conversion noise and increasing the Qs (in other words, improving the sensitivity). can be done. Thereby, the image quality of image data can be improved.
  • FIG. 5 is a block diagram showing a configuration example of the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired to the load MOS circuit block 250 for each column. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. A load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309 .
  • an ADC 270 and a digital signal processing section 400 are arranged for each column.
  • the ADC 270 uses the ramp signal rmp from the DAC 213 to convert each of the HC reset level, HC signal level, LC reset level and LC signal level from the corresponding column into digital signals.
  • This ADC 270 comprises a comparator 271 , auto-zero switches 272 and 273 and a counter 274 .
  • the comparator 271 compares the reset level or signal level from the vertical signal line 309 with a reference voltage that is the level of the ramp signal rmp. This comparator 271 supplies the comparison result VCO to the counter 274 .
  • the auto-zero switch 272 short-circuits the inverting input terminal ( ⁇ ) and the output terminal of the comparator 271 according to the auto-zero signal az from the timing control circuit 212 .
  • the auto-zero switch 273 short-circuits the non-inverting input terminal (+) and the output terminal of the comparator 271 according to the auto-zero signal az from the timing control circuit 212 .
  • the counter 274 counts the count value until the comparison result VCO is inverted. This counter 274 supplies a digital signal indicating the count value to the digital signal processing section 400 .
  • the digital signal processing unit 400 performs CDS processing, illuminance determination, digital gain correction, etc. on digital signals. Details of these processes will be described later.
  • the digital signal processing unit 400 supplies the processed data to the recording unit 120 .
  • FIG. 6 is a block diagram showing a configuration example of the digital signal processing unit 400 according to the first embodiment of the present technology.
  • the digital signal processing section 400 includes a selector 411 , a memory 412 , a CDS processing section 420 , a selector 413 , an illuminance determination section 414 , a memory 415 , a selector 416 and a digital gain correction section 417 .
  • the selector 411 switches the output destination of the digital signal from the ADC 270 according to the control of the timing control circuit 212 .
  • DOph be the digital signal corresponding to the HC reset level
  • DOdh be the digital signal corresponding to the HC signal level
  • DOpl be the digital signal corresponding to the LC reset level
  • DOdl be the digital signal corresponding to the LC signal level.
  • the selector 411 outputs and holds the digital signals DOph and DOpl corresponding to the reset level to the memory 412 and outputs the digital signals DOdh and DOdl corresponding to the signal level to the CDS processing section 420 .
  • the CDS processing section 420 performs CDS processing to find the difference between the reset level and the signal level.
  • This CDS processing unit 420 includes a subtractor 421 .
  • the subtractor 421 finds the difference between the digital signal DOph corresponding to the HC reset level and the digital signal DOdh corresponding to the HC signal level, and supplies it to the selector 413 as a digital signal DOh indicating the net HC signal level. Also, the subtractor 421 obtains the difference between the digital signal DOpl corresponding to the LC reset level and the digital signal DOdl corresponding to the LC signal level, and supplies it to the selector 413 as the digital signal DOl indicating the net LC signal level.
  • the selector 411 switches the output destination of the digital signal from the subtractor 421 under the control of the timing control circuit 212 .
  • the selector 411 supplies the digital signal DOh (HC signal level) at the time of HC setting to the illuminance determination section 414 and the memory 415 .
  • the selector 411 also supplies the selector 416 with a digital signal DOl (LC signal level) when LC is set.
  • the illuminance determination unit 414 determines whether or not the illuminance is higher than a predetermined value based on the digital signal DOh (HC signal level) when HC is set.
  • the illuminance determination unit 414 compares the digital signal DOh with a predetermined threshold value Th, and determines that the illuminance is higher than the predetermined value when the digital signal DOh is higher than the threshold value Th. On the other hand, when the digital signal DOh is equal to or less than the threshold value Th, it is determined that the illuminance is a predetermined value or less.
  • the illuminance determination unit 414 supplies the determination result DET to the selector 416 and the digital gain correction unit 417 .
  • the selector 416 selects either the digital signal DOh (HC signal level) when HC is set or the digital signal DOl (LC signal level) when LC is set according to the determination result DET.
  • the selector 416 selects the digital signal DOl for LC setting from the selector 413 and supplies it to the digital gain correction section 417 .
  • the selector 416 selects the digital signal DOh at the time of HC setting held in the memory 415 and supplies it to the digital gain correction section 417 .
  • the selector 416 is an example of a post-stage selector described in the claims.
  • the digital gain correction section 417 corrects the signal level as necessary.
  • the digital gain correction unit 417 outputs the digital signal DOl as it is to the recording unit 120 as the pixel data DO without correcting the digital signal DOl when the determination result DET indicates high illuminance.
  • the digital gain correction unit 417 corrects the digital signal DOh so that the gain becomes the value at the LC setting, and outputs the corrected digital signal DOh to the recording unit 120 as pixel data DO.
  • part or all of the processing of the digital signal processing unit 400 can also be executed outside the solid-state imaging device 200.
  • at least part of the processing of the digital signal processing section 400 can be executed by a DSP (Digital Signal Processing) circuit.
  • DSP Digital Signal Processing
  • the ADC 270 can also perform the CDS processing.
  • the counter 274 in the ADC 270 may change the counting operation between P-phase conversion and D-phase conversion.
  • the counter 274 may down-count during P-phase conversion and up-count during D-phase conversion.
  • the digital signal processing unit 400 determines the illuminance based on the digital signal DOh (HC signal level) after CDS processing, but determines the illuminance based on the digital signal DOdh (HC signal level) before CDS processing. You can also
  • FIG. 7 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 applies high-level FD reset signal rst, control signal fdg, and transfer signal to all rows (in other words, all pixels) from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. It supplies the signal trg. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • N is an integer indicating the total number of lines
  • n is an integer from 1 to N.
  • the vertical scanning circuit 211 sets the control signal fdg, the post-stage reset signal rstb, and the selection signal ⁇ pl for all rows to high level. Also, the vertical scanning circuit 211 supplies a high-level FD reset signal rst to all rows over the pulse period from timing T2. As a result, all pixels are FD reset.
  • the vertical scanning circuit 211 sets the selection signal ⁇ pl of all rows to low level at timing T3.
  • the LC reset level is sampled and held during the period from timing T2 to timing T3.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to low level at timing T4, and sets the selection signal ⁇ ph for all rows to high level for the period from timing T4 to just before T5. This samples and holds the HC reset level.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows over the pulse period from timing T5. This completes the exposure of all rows.
  • the selection signals ⁇ dh for all rows are set to high level over the period from timing T6 to timing T7. This samples and holds the HC signal level.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to high level at timing T8, and sets the selection signal ⁇ dl for all rows to high level for the period from timing T9 to T10. This samples and holds the LC signal level.
  • the vertical scanning circuit 211 turns on the current source transistors 316 in all rows to supply the current id1, and turns off the load MOS transistors 251 in all rows to stop the current id2.
  • FIG. 8 is a timing chart showing an example of a pixel readout operation according to the first embodiment of the present technology.
  • the read operation in the figure is executed in synchronization with the horizontal synchronizing signal XHS.
  • the horizontal synchronizing signal XHS is a timing signal whose frequency is higher than that of the vertical synchronizing signal XVS.
  • the length of the readout period for each row corresponds to the period of the horizontal sync signal XHS.
  • the vertical scanning circuit 211 sets the post-stage selection signal selb of the n-th row, the FD reset signal rst, and the control signal fdg to high level, and keeps the n-th row high over the pulse period.
  • level of the post-stage reset signal rstb As a result, the level of the subsequent node 360 is initialized.
  • rstb_[n] in the figure indicates a signal to the n-th pixel of the N rows.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ ph to the n-th row over the period from timing T12 to just before T13.
  • the DAC 213 gradually increases the voltage of the ramp signal rmp (that is, the reference voltage) over a certain period of time after the autozero period has elapsed. As a result, the HC reset level is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ dh to the n-th row over the period from timing T13 to just before T14.
  • the DAC 213 gradually increases the voltage of the ramp signal rmp over a certain period of time. As a result, the HC signal level is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ pl to the n-th row over the period from timing T14 to just before T15.
  • the DAC 213 gradually increases the voltage of the ramp signal rmp over a certain period of time after the auto-zero period has elapsed. Thereby, the LC reset level is read out through the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ dl to the n-th row over a period from timing T15 to timing T16 at which reading of the n-th row ends.
  • the DAC 213 gradually increases the voltage of the ramp signal rmp over a certain period of time. Thereby, the LC signal level is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 turns off the current source transistors 316 in all rows to stop the current id1, and turns on the load MOS transistors 251 in all rows to supply the current id2.
  • the solid-state imaging device 200 outputs signals in the order of HC reset level (P phase), HC signal level (D phase), LC reset level (P phase), and LC signal level (D phase). Although it is read, it is not limited to this read order.
  • FIG. 10 is a diagram for explaining a digital gain correction method according to the first embodiment of the present technology.
  • the vertical axis in the figure indicates the value of the digital signal in units of LSB (Least Significant Bit).
  • the horizontal axis in the figure indicates the amount of signal charge.
  • dashed-dotted line shows an example of the relationship between the digital value and the charge amount when the low conversion efficiency (LC) is set.
  • the slope of this dashed-dotted line corresponds to the gain when LC is set.
  • a detailed practice shows an example of the relationship between the digital value before correction and the amount of charge when setting high conversion efficiency (HC). The slope of this thin solid line corresponds to the gain before correction when HC is set.
  • the digital signal processing unit 400 selects the digital signal DOh (HC signal level) at the time of HC setting, and corrects the gain so that it becomes the value at the time of LC setting. For example, if the gain when LC is set is GL and the gain when HC is set is GH , the digital signal processing unit 400 multiplies the digital signal DOh when HC is set by GL / GH .
  • the thick line in the figure shows an example of the relationship between the corrected digital value and the charge amount when setting the HC.
  • the slope of this thick solid line corresponds to the corrected gain when HC is set.
  • FIG. 11 is a circuit diagram showing a configuration example of a pixel in a comparative example.
  • selection circuit 350, conversion efficiency control transistor 317 and FD 319 are not provided, and a transfer transistor is inserted between pre-stage node 330 and the pre-stage circuit.
  • Capacitors C1 and C2 are inserted instead of the capacitive elements 331 to 334.
  • FIG. Capacitor C 1 is inserted between pre-stage node 330 and the ground terminal, and capacity C 2 is inserted between pre-stage node 330 and post-stage node 360 .
  • Exposure control and readout control of pixels in this comparative example are described, for example, in "Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 ⁇ m-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020”, Figure 5.5.2.
  • the capacitance value of each of capacitors C1 and C2 is C
  • kTC noise level Vn during exposure and reading is expressed by the following equation.
  • Vn (3*kT/C) 1/2 Equation 1
  • k is the Boltzmann's constant
  • the unit is, for example, Joules per Kelvin (J/K).
  • T is the absolute temperature, and the unit is, for example, Kelvin (K).
  • the unit of Vn is, for example, volts (V)
  • the unit of C is, for example, farads (F).
  • FIG. 12 is a diagram showing an example of the state of each pixel block when the subsequent node is initialized and when the reset level is read according to the first embodiment of the present technology.
  • a indicates the state of the pixel block 300 when the subsequent node 360 is initialized
  • b indicates the state of the pixel block 300 when the reset level is read.
  • the selection transistor 351, the selection transistor 352, and the post-stage reset transistor 361 are represented by the symbol of a switch for convenience of explanation. Also, the selection transistors 353 and 354 are omitted.
  • the vertical scanning circuit 211 opens the selection transistors 351 to 354 and closes the post-stage reset transistor 361, as illustrated by a in FIG. Thereby, capacitive elements 331 and 332 are disconnected from post-stage node 360, and the level of post-stage node 360 is initialized.
  • the capacitance value of the parasitic capacitance Cp of the post-stage node 360 disconnected from the capacitive elements 331 and 332 is much smaller than that of the capacitive elements 331 and 332 .
  • the parasitic capacitance Cp is several femtofarads (fF)
  • the capacitive elements 331 and 332 are on the order of several tens of femtofarads.
  • the vertical scanning circuit 211 closes the selection transistor 351 and opens the selection transistor 352 and the post-stage reset transistor 361 .
  • the HC reset level is read out via the post-stage circuit 370 .
  • FIG. 13 is a diagram showing an example of the state of the pixel block 300 when reading the signal level according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 After reading the HC reset level, the vertical scanning circuit 211 closes the selection transistor 352 and opens the selection transistor 351 and the post-stage reset transistor 361 . As a result, the HC signal level is read out via the post-stage circuit 370 .
  • the post-stage reset transistor 361 is driven during reading, so kTC noise is generated at that time.
  • the capacitive elements 331 and 332 are disconnected when the post-stage reset transistor 361 is driven, and the parasitic capacitance Cp at that time is small. Therefore, the kTC noise during readout can be ignored compared to the kTC noise during exposure. Therefore, the kTC noise during exposure and readout is expressed by Equation 2.
  • the pixel block 300 in which the capacitance is separated during readout has smaller kTC noise than the comparative example in which the capacitance is not separated during readout. Thereby, the image quality of image data can be improved.
  • FIG. 14 is a flow chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 211 exposes all pixels (step S901). Then, the vertical scanning circuit 211 selects a row to be read (step S902).
  • the column signal processing circuit 260 reads the levels (HC reset level and HC signal level) for high conversion efficiency of the row (step S903), and performs CDS processing (step S904).
  • the column signal processing circuit 260 reads the level (the LC reset level and the LC signal level) of the row when the conversion efficiency is low (step S905), and performs CDS processing (step S906).
  • the column signal processing circuit 260 determines whether the illuminance is high for each column (step S907). If a column has low illuminance (step S907: No), the column signal processing circuit 260 selects the HC signal level for that column (step S908) and performs gain correction (step S909). If a column has high illumination (step S907: Yes), the column signal processing circuit 260 selects the LC signal level for that column (step S910).
  • step S909 or S910 the solid-state imaging device 200 determines whether reading of all rows has been completed (step S911). If readout of all rows has not been completed (step S911: No), the solid-state imaging device 200 repeats step S902 and subsequent steps. On the other hand, when reading of all rows is completed (step S911: Yes), the solid-state imaging device 200 executes CDS processing and the like, and ends the operation for imaging. When image data of a plurality of images are continuously captured, steps S901 to S911 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the solid-state imaging device 200 controls the conversion efficiency with the conversion efficiency control transistor 317, and the capacitive elements 331 to 334 have the HC reset level, HC signal level, It holds the LC reset level and LC signal level.
  • the gain can be lowered at high illuminance and increased at low illuminance.
  • This dual-gain driving makes it possible to improve the image quality by reducing the input-converted noise while increasing the sensitivity.
  • the circuits in the solid-state imaging device 200 are provided on a single semiconductor chip. be.
  • a solid-state imaging device 200 according to a first modification of the first embodiment is different from the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over two semiconductor chips.
  • FIG. 15 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the first modified example of the first embodiment of the present technology.
  • a solid-state imaging device 200 according to a first modification of the first embodiment includes a circuit chip 202 and pixel chips 201 stacked on the circuit chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the pixel chip 201 .
  • a lower pixel array section 222 and a column signal processing circuit 260 are arranged in the circuit chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a vertical scanning circuit 211 , a timing control circuit 212 , a DAC 213 and a load MOS circuit block 250 are also arranged on the circuit chip 202 . These circuits are omitted in the figure.
  • the pixel chip 201 is manufactured by, for example, a pixel-dedicated process
  • the circuit chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • the pixel chip 201 is an example of the first chip described in the claims
  • the circuit chip 202 is an example of the second chip described in the claims.
  • FIG. 16 is a circuit diagram showing one configuration example of the pixel 301 in the first modified example of the first embodiment of the present technology.
  • the pre-stage circuit 310 is arranged on the pixel chip 201 , and other circuits and elements (capacitor elements 331 to 334 , etc.) are arranged on the circuit chip 202 .
  • the current source transistor 316 can also be arranged on the circuit chip 202 .
  • the area of the pixel can be reduced and the pixel can be easily miniaturized. Become.
  • the circuits and elements in the pixel block 300 are distributed over two semiconductor chips, so that the pixels can be easily miniaturized. become.
  • FIG. 17 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the second modification of the first embodiment of the present technology.
  • a solid-state imaging device 200 according to a second modification of the first embodiment includes an upper pixel chip 203 , a lower pixel chip 204 and a circuit chip 202 . These chips are stacked and electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 203 .
  • a lower pixel array section 222 is arranged in the lower pixel chip 204 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a column signal processing circuit 260 In the circuit chip 202, a column signal processing circuit 260, a vertical scanning circuit 211, a timing control circuit 212, a DAC 213 and a load MOS circuit block 250 are arranged. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the upper pixel chip 203 is an example of the first chip described in the claims, and the lower pixel chip 204 is an example of the second chip described in the claims.
  • the circuit chip 202 is an example of the third chip described in the claims.
  • the lower pixel chip 204 of the second layer can be manufactured by a dedicated process for capacitors and switches.
  • the circuits in the solid-state imaging device 200 are distributed over the three semiconductor chips, so that the circuits are distributed over the two semiconductor chips. Pixels can be further miniaturized as compared with the case where
  • Second Embodiment> In the first embodiment described above, the illuminance is determined after the HC reset level, HC signal level, LC reset level, and LC signal level are sequentially AD-converted for each row. There is a risk of The solid-state imaging device 200 of the second embodiment differs from that of the first embodiment in that the number of times of AD conversion is reduced and the reading speed is improved by determining the illuminance before AD conversion.
  • FIG. 18 is a block diagram showing one configuration example of the solid-state imaging device 200 according to the second embodiment of the present technology.
  • a plurality of pixel blocks 300 are arranged in the pixel array section 220 of the second embodiment.
  • Pixels 301 and 302 are arranged in each pixel block 300 .
  • the pixels 301 and 302 are arranged vertically, for example.
  • the pixels in the pixel block 300 can be arranged horizontally or diagonally.
  • FIG. 19 is a block diagram showing one configuration example of the pixel block 300 according to the second embodiment of the present technology.
  • front-stage circuits 310 and 510, capacitive elements 331-334, capacitive elements 531-534, a selection circuit 350, rear-stage reset transistors 361 and 366, and a rear-stage circuit 370 are arranged.
  • An HC side selection circuit 355 and an LC side selection circuit 356 are arranged in the selection circuit 350 . Further, in the post-stage circuit 370, an HC-side post-stage circuit 375 and an LC-side post-stage circuit 376 are arranged.
  • each of the capacitive elements 331 and 332 is commonly connected to the front-stage circuit 310 via the front-stage node 330 , and the other end of each is connected to the HC side selection circuit 355 .
  • One end of each of capacitive elements 333 and 334 is commonly connected to pre-stage circuit 310 via pre-stage node 330 , and the other end of each is connected to LC side selection circuit 356 .
  • each of the capacitive elements 531 and 532 is commonly connected to the front-stage circuit 510 via the front-stage node 530 , and the other end of each is connected to the HC side selection circuit 355 .
  • One end of each of capacitive elements 533 and 534 is commonly connected to front stage circuit 510 via front stage node 530 , and the other end of each is connected to LC side selection circuit 356 .
  • the HC side selection circuit 355 is connected to the HC side rear stage circuit 375 via the rear stage node 360
  • the LC side selection circuit 356 is connected to the LC side rear stage circuit 376 via the rear stage node 365 .
  • the post-stage reset transistor 361 initializes the post-stage node 360 according to the post-stage reset signal rstb, and the post-stage reset transistor 366 initializes the post-stage node 365 according to the post-stage reset signal rstb.
  • vertical signal lines 308 and 309 are wired in the pixel array section 220 for each column of the pixel block 300 .
  • the HC side post-stage circuit 375 outputs a signal via the vertical signal line 309
  • the LC side post-stage circuit 376 outputs a signal via the vertical signal line 308 .
  • vsll be the potential of the vertical signal line 308
  • vslh be the potential of the vertical signal line 309 .
  • a circuit including the front-stage circuit 510 , the capacitors 531 to 534 , the selection circuit 350 , the rear-stage reset transistors 361 and 366 , and the rear-stage circuit 370 functions as the pixel 302 .
  • the pixels 301 and 302 share the selection circuit 350 and subsequent circuits, so that the circuit scale can be reduced compared to the case where they are not shared.
  • FIG. 20 is a circuit diagram showing one configuration example of the pixel block 300 according to the second embodiment of the present technology.
  • the configuration of the pre-stage circuit 310 of the second embodiment is the same as that of the first embodiment.
  • the front-stage circuit 510 includes a photoelectric conversion element 511, a transfer transistor 512, an FD reset transistor 513, an FD 514, a front-stage amplification transistor 515, a current source transistor 516, a conversion efficiency control transistor 517, and an FD 518.
  • the connection configuration of these elements is the same as that of the elements in the pre-stage circuit 310 .
  • Selection transistors 351 , 352 , 551 and 552 are arranged in the HC side selection circuit 355 .
  • Selection transistors 353 , 354 , 553 and 554 are arranged in the LC side selection circuit 356 .
  • a post-amplification transistor 371 and a post-selection transistor 372 are arranged in the HC-side post-stage circuit 375
  • a post-stage amplification transistor 377 and a post-stage selection transistor 378 are arranged in the LC-side post-stage circuit 376 .
  • connection configuration of the selection transistors 351 to 354, the post-amplification transistor 371 and the post-stage selection transistor 372 in the second embodiment is the same as in the first embodiment.
  • select transistors 351, 352, 353 and 354 are supplied with select signals ⁇ ph1, ⁇ dh1, ⁇ pl1 and ⁇ dl1.
  • the selection transistor 551 opens and closes the path between the capacitive element 531 and the subsequent node 360 according to the selection signal ⁇ ph2 from the vertical scanning circuit 211 .
  • the selection transistor 552 opens and closes the path between the capacitive element 532 and the post-stage node 360 according to the selection signal ⁇ dh2 from the vertical scanning circuit 211 .
  • the selection transistor 553 opens and closes the path between the capacitive element 533 and the subsequent node 365 according to the selection signal ⁇ pl2 from the vertical scanning circuit 211 .
  • the selection transistor 554 opens and closes the path between the capacitive element 534 and the post-stage node 365 according to the selection signal ⁇ dl2 from the vertical scanning circuit 211 .
  • connection configurations of the post-amplification transistor 377 and the post-selection transistor 378 are the same as those of the post-amplification transistor 371 and the post-selection transistor 372 .
  • the HC reset level and the HC signal level are output from the vertical signal line 309 by the circuit configuration illustrated in the figure. Also, the LC reset level and LC signal level are output from the vertical signal line 308 .
  • the signals (reset level and signal level) on the HC side and the signals on the LC side can be read out in parallel.
  • the pre-stage circuits 310 and 510 are examples of the first and second pre-stage circuits described in the claims.
  • FDs 314 and 318 are an example of a pair of first floating diffusion layers described in claims.
  • FDs 514 and 518 are examples of a pair of second floating diffusion layers described in the claims.
  • the conversion efficiency control transistors 317 and 517 are examples of the first conversion efficiency control transistor and the second conversion efficiency control transistor described in the claims.
  • Capacitive elements 531, 532, 533 and 534 are examples of the fifth, sixth, seventh and eighth capacitive elements described in the claims.
  • the pixels 301 and 302 share the selection circuit 350 and subsequent ones, it is possible to adopt a configuration in which they are not shared.
  • a circuit obtained by removing the pre-stage circuit 510, capacitive elements 531 to 534, and selection transistors 551 to 554 from the pixel block 300 is arranged in the pixel 301.
  • FIG. 21 a circuit obtained by removing the pre-stage circuit 510, capacitive elements 531 to 534, and selection transistors 551 to 554 from the pixel block 300 is arranged in the pixel 301.
  • FIG. 22 is a block diagram showing a configuration example of the column signal processing circuit 260 according to the second embodiment of the present technology.
  • selector 261 and latch circuit 262 are arranged in column signal processing circuit 260 of the second embodiment for each column of pixel block 300 .
  • the selector 261 selects either the potential vsll of the vertical signal line 308 on the LC side or the potential vslh of the vertical signal line 309 on the HC side according to the latch output signal LTO from the latch circuit 262 .
  • the selector 261 outputs the selected potential to the comparator 271 in the ADC 270 as the output potential vsl. Note that the selector 261 is an example of a pre-stage selector described in the claims.
  • the latch circuit 262 generates a latch output signal LTO based on the comparison result VCO.
  • the reset signal L_rst, the set signal L_set and the latch signal LT from the timing control circuit 212 are input to the latch circuit 262 .
  • Latch circuit 262 also outputs latch output signal LTO to selector 261 and digital signal processing section 400 .
  • FIG. 23 is a diagram showing an example of the operation of the latch circuit 262 according to the second embodiment of the present technology.
  • the latch output signal LTO is reset to low level regardless of the set signal L_set, the latch signal LT, and the comparison result VCO (input).
  • the latch output signal LTO is set at high level regardless of the latch signal LT and the comparison result VCO.
  • the comparison result VCO is directly output as the latch output signal LTO.
  • the latch circuit 262 When the reset signal L_rst, the set signal L_set and the latch signal LT are at low level, the latch circuit 262 is held and the previous value is output as the latch output signal LTO.
  • FIG. 24 is a block diagram showing a configuration example of the digital signal processing unit 400 according to the second embodiment of the present technology.
  • the digital signal processing section 400 of the second embodiment differs from that of the first embodiment in that the selector 413, the illuminance determining section 414, the memory 415 and the selector 416 are not arranged.
  • the CDS processing section 420 supplies the differential digital signal to the digital gain correction section 417 . Also, the digital gain correction unit 417 corrects the digital signal when the illuminance is high based on the latch output signal LTO.
  • FIG. 25 is a timing chart showing an example of global shutter operation according to the second embodiment of the present technology.
  • the control contents of the FD reset signal rst, control signal fdg, and transfer signal trg in the second embodiment are the same as in the first embodiment.
  • the vertical scanning circuit 211 brings the selection signals ⁇ pl1 and ⁇ pl2 to high level during the period from timing T2 to T3. Then, the vertical scanning circuit 211 sets the selection signals ⁇ ph1 and ⁇ ph2 to high level during the period from timing T4 to just before T5.
  • the vertical scanning circuit 211 brings the selection signals ⁇ dh1 and ⁇ dh2 to high level during the period from timing T6 to T7. Then, the vertical scanning circuit 211 sets the selection signals ⁇ dl1 and ⁇ dl2 to high level during the period from timing T9 to timing T10.
  • FIG. 26 is a timing chart showing an example of readout operation of the first pixel 301 according to the second embodiment of the present technology. Assume that the pixel 301 is on the n-th row and the pixel 302 is on the n+1-th row.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb to the n-th row within a period from timing T11 to timing T12 at the start of reading of the n-th row, and the timing control circuit 212 outputs a high-level set signal. Provide L_set. Thereby, the subsequent node 360 is initialized.
  • the vertical scanning circuit 211 sets the selection signal ⁇ dh1 to high level at timing T12, and sets the selection signal ⁇ dl1 to high level at timing T13.
  • the comparator 271 performs an auto-zero operation during the period from timing T11 to timing T13.
  • the potentials vsll and vslh of the vertical signal lines 308 and 309 rise according to the illuminance.
  • the solid lines show the fluctuations of the potentials vsll and vslh at low illuminance
  • the dotted lines show the fluctuations of the potentials vsll and vslh at high illuminance.
  • the latch circuit 262 supplies a high-level latch output signal LTO during the auto-zero period.
  • the selector 261 selects the LC-side potential vsll during the auto-zero period, selects the HC-side potential vslh during the determination period after the auto-zero period, and outputs it as the output potential vslo.
  • the timing control circuit 212 supplies a high-level reset signal L_rst over the pulse period from timing T13, and supplies a high-level latch signal LT over the period from timing T14 to timing T15.
  • the latch circuit 262 shifts to the through state at timing T14 and latches the comparison result VCO at timing T15.
  • the ramp signal rmp rises by the threshold th during the period from timing T14 to T15.
  • Comparator 271 compares the ramp signal rmp with output potential vslAlb.
  • the comparison result VCO latched at timing T15 indicates whether or not the illuminance is higher than a predetermined value corresponding to the threshold th.
  • the comparator 271 When the illuminance is low below a predetermined value, the comparator 271 outputs a low-level comparison result VCO, the latch circuit 262 latches the value, and the selector 261 changes the HC side potential vslh according to the output of the latch. select.
  • a solid line in the figure indicates the fluctuation of the latch output signal LTO at low illuminance.
  • the comparator 271 when the illuminance is high, the comparator 271 outputs a high level comparison result VCO, the latch circuit 262 latches the value, and the selector 261 selects the LC side potential vsll according to the output of the latch. .
  • a dotted line in the figure indicates the variation of the latch signal LTO at high illuminance.
  • the comparator 271 determines whether or not the illuminance is high based on the analog signal (vslschreib) before AD conversion.
  • the vertical scanning circuit 211 sets the selection signal ⁇ dl1 to low level and the selection signal ⁇ dh1 to low level for the n-th row at timing T16 after the illuminance determination.
  • the reference voltage of the lamp signal rmp gradually rises from a predetermined timing after illuminance determination to timing T16.
  • the selected one (D phase) of the LC signal level and the HC signal level is AD-converted.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ pl1 and ⁇ dph1 to the n-th row from immediately after timing T16 to timing T17.
  • the reference voltage of the ramp signal rmp gradually rises from a predetermined timing after timing T16 to timing T17.
  • the selected one (P phase) of the LC reset level and the HC reset level is AD-converted.
  • the comparator 271 determines the illuminance before AD conversion and the selector 261 switches the vertical signal line, so only one AD conversion is required for each of the signal level and reset level. Therefore, the reading speed can be improved compared to the first embodiment in which AD conversion is performed twice for each of the signal level and the reset level.
  • the timing control circuit 212 can also stop the supply of the current id2 corresponding to the vertical signal lines 308 and 309 that are not selected during the readout period after the timing T15 when the illuminance is determined. In this case, the timing control circuit 212 supplies the current id2 of both the LC side and the HC side from the start of reading to timing T15. When it is determined at timing T15 that the illuminance is high, the load MOS transistor 251 on the HC side is controlled to stop the supply of the current id2 on the HC side. On the other hand, when the illuminance is determined to be low, the timing control circuit 212 controls the LC-side load MOS transistor 251 to stop the supply of the LC-side current id2. This control can further reduce power consumption.
  • FIG. 27 is a timing chart showing an example of readout operation of the second pixel 302 according to the second embodiment of the present technology. Since the pixels 302 are on the n+1th row, the vertical scanning circuit 211 drives the n+1th row as illustrated in the figure. The driving method is the same as that of the n-th row.
  • the comparator 271 determines the illuminance before AD conversion and the selector 261 switches the vertical signal line, so the number of AD conversions can be reduced. . Thereby, the read speed can be improved.
  • the solid-state imaging device 200 sequentially reads the pixel signals of the two pixels in the pixel block 300, but this configuration may result in insufficient readout speed.
  • the solid-state imaging device 200 of the modification of the second embodiment differs from that of the first embodiment in that pixel addition is performed.
  • FIG. 28 is a timing chart showing an example of the pixel readout operation in the modified example of the first embodiment of the present technology.
  • One of a plurality of modes including a non-addition mode in which pixel addition is not performed and an addition mode in which pixel addition is performed is set in the solid-state imaging device 200 of the modification of the second embodiment.
  • the global shutter operation and readout operation in non-addition mode are the same as in the second embodiment.
  • Global shutter operation in additive mode is similar to non-additive mode.
  • the vertical scanning circuit 211 controls the selection signals ⁇ dh2, ⁇ dl2, ⁇ pl2, and ⁇ ph2 at the same timing as the selection signals ⁇ dh1, ⁇ dl1, ⁇ pl1, and ⁇ ph1, as illustrated in the figure.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ dh1 and ⁇ dh2 to the nth and n+1th rows during the period from timing T12 to timing T16. During the period from timing T13 to timing T16, the vertical scanning circuit 211 supplies high-level selection signals ⁇ dl1 and ⁇ dl2 to the nth and n+1th rows.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ pl1, ⁇ ph1, ⁇ pl2, and ⁇ ph2 to the n-th and n+1-th rows during the period from immediately after timing T16 to timing T17.
  • the pixel signals of two pixels are added by the above control.
  • this pixel addition it is possible to improve the sensitivity and readout speed as compared with the case where the addition is not performed.
  • the number of rows to be read out is reduced by pixel addition, power consumption can be reduced.
  • the vertical scanning circuit 211 controls the selection signal of the pixel 302 at the same timing as the selection signal of the pixel 301. Pixel signals can be summed. As a result, sensitivity and read speed can be improved and power consumption can be reduced as compared with the case where the addition is not performed.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 29 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 30 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 30 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the present technology can also have the following configuration.
  • a pre-stage circuit in which first, second, third and fourth capacitive elements having one end commonly connected to the preceding circuit; a selection circuit that selects one of the other ends of each of the first, second, third and fourth capacitive elements and connects it to a predetermined post-stage node; a post-stage circuit that reads, through the post-stage node, a reset level obtained by amplifying the voltage when the pair of floating diffusion layers is initialized and a signal level obtained by amplifying the voltage when the charge is transferred; solid-state image sensor.
  • the conversion efficiency control transistor controls the conversion efficiency to either a high conversion efficiency higher than a predetermined value or a low conversion efficiency lower than the predetermined value;
  • the first capacitive element holds the reset level when the conversion efficiency is the high conversion efficiency as an HC (High Conversion) reset level;
  • the second capacitive element holds the signal level when the conversion efficiency is the high conversion efficiency as an HC signal level;
  • the third capacitive element holds the reset level when the conversion efficiency is the low conversion efficiency as an LC (Low Conversion) reset level;
  • a correlated double sampling processing unit that calculates a difference from the digital signal as LC difference data; an illuminance determination unit that determines whether the illuminance is higher than a predetermined value based on the HC difference data and generates a determination result;
  • the solid-state imaging device according to (2) further comprising a post-stage selector that selects either the HC difference data or the LC difference data based on the determination result.
  • the latter nodes include an HC side latter node and an LC side latter node;
  • the selection circuit is an HC side selection circuit that selects one of the other ends of each of the first and second capacitive elements and connects it to the HC side post-stage node; an LC side selection circuit that selects one of the other ends of each of the third and fourth capacitive elements and connects it to the LC side post-stage node;
  • the post-stage circuit is an HC-side post-stage circuit that reads out the HC signal level and the HC reset level from the HC-side post-stage node and outputs them via an HC-side vertical signal line;
  • the solid-state imaging device according to (2) or (3), further comprising an LC-side post-stage circuit that reads the LC signal level and the LC reset level from the LC-side post-stage node and outputs them via an LC-side vertical signal line.
  • a pre-stage selector that selects either the potential of the HC side vertical signal line or the potential of the LC side vertical signal line according to a predetermined latch output signal and outputs the selected potential as an output potential; a comparator that compares the output potential with a predetermined reference voltage and outputs a comparison result; a latch circuit that generates the latch output signal based on the comparison result;
  • the pair of floating diffusion layers includes a pair of first floating diffusion layers in the first pixel and a pair of second floating diffusion layers in the second pixel;
  • the conversion efficiency control transistor includes a first conversion efficiency control transistor in the first pixel and a second conversion efficiency control transistor in the second pixel;
  • the pre-stage circuit is a first pre-stage circuit in which the pair of first floating diffusion layers and the first conversion efficiency control transistor are arranged;
  • a second pre-stage circuit in which the pair of second floating diffusion layers and the second conversion efficiency control transistor are arranged, one ends of the first, second, third and fourth capacitive elements are commonly connected to the first pre-stage circuit;
  • the solid-state imaging device according to (4) or (5), wherein one ends of the fifth, sixth, seventh and eighth capacitive elements are commonly connected to the second pre-stage circuit.
  • the pre-stage circuit is provided on a first chip;
  • a pre-stage circuit in which first, second, third and fourth capacitive elements having one end commonly connected to the preceding circuit; a selection circuit that selects one of the other ends of each of the first, second, third and fourth capacitive elements and connects it to a predetermined post-stage node; a post-stage circuit that reads, via the post-stage node, a reset level obtained by amplifying the voltage when the pair of floating diffusion layers is initialized and a signal level obtained by amplifying the voltage when the charge is transferred; and a signal processing circuit that processes the reset level and the signal level.
  • Imaging device 110 imaging lens 120 recording unit 130 imaging control unit 200 solid-state imaging device 201 pixel chip 202 circuit chip 203 upper pixel chip 204 lower pixel chip 211 vertical scanning circuit 212 timing control circuit 213 DAC 220 pixel array section 221 upper pixel array section 222 lower pixel array section 250 load MOS circuit block 251, 252 load MOS transistor 260 column signal processing circuit 261, 411, 413, 416 selector 262 latch circuit 270 ADC 271 Comparator 272, 273 Auto-zero switch 274 Counter 300 Pixel block 301, 302 Pixel 310, 510 Pre-stage circuit 311, 511 Photoelectric conversion element 312, 512 Transfer transistor 313, 513 FD reset transistor 314, 318, 514, 518 FD 315, 515 preamplifier transistor 316, 516 current source transistor 317, 517 conversion efficiency control transistor 331 to 334, 531 to 534 capacitive element 350 selection circuit 351 to 354, 551 to 554 selection transistor 355 HC side selection circuit 3

Landscapes

  • Engineering & Computer Science (AREA)
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  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
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Abstract

全画素で同時に露光を行う固体撮像素子において、画質を向上させる。　前段回路には、転送された電荷を電圧に変換する一対の浮遊拡散層と、一対の浮遊拡散層の間の経路の開閉により電荷を電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置される。第１、第２、第３および第４の容量素子の一端は、前段回路に共通に接続される。選択回路は、第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する。後段回路は、一対の浮遊拡散層が初期化されたときの電圧を増幅したリセットレベルと電荷が転送されたときの前記電圧を増幅した信号レベルとを後段ノードを介して読み出す。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式において、１行ずつ順に露光を開始するローリングシャッター方式により露光を行うと、ローリングシャッター歪みが生じるおそれがある。そこで、全画素で同時に露光を開始するグローバルシャッター方式を実現するために、画素毎に複数の容量を設け、それらの容量にリセットレベルや信号レベルを保持させる固体撮像素子が提案されている（例えば、非特許文献１参照。）。この固体撮像素子では、カラムごとに２本の垂直信号線を配線してリセットレベルおよび信号レベルを同時に読み出し、それらのレベルの差分を求めるバッファ回路とＡＤＣとをカラムごとに配置している。
Ken Miyauchi, et al., A Stacked Back Side-Illuminated Voltage Domain Global Shutter CMOS Image Sensor with a 4.0 μm Multiple Gain Readout Pixel, Sensors 2020, 20, 486.
　上述の従来技術では、リセットレベルおよび信号レベルを画素ごとに複数の容量に保持させることにより、カラムＡＤＣ方式において、グローバルシャッター方式の実現を図っている。しかしながら、２本の垂直信号線の経路やＡＤＣのオフセット成分により画素信号にノイズが生じるおそれがある。この結果、画像データの画質が低下するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、全画素で同時に露光を行う固体撮像素子において、画質を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、転送された電荷を電圧に変換する一対の浮遊拡散層と、上記一対の浮遊拡散層の間の経路の開閉により上記電荷を上記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、上記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、上記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、上記一対の浮遊拡散層が初期化されたときの上記電圧を増幅したリセットレベルと上記電荷が転送されたときの上記電圧を増幅した信号レベルとを上記後段ノードを介して読み出す後段回路とを具備する固体撮像素子、および、その制御方法である。これにより、固体撮像素子において画質が向上するという作用をもたらす。
　また、この第１の側面において、上記変換効率制御トランジスタは、所定値より高い高変換効率と上記所定値より低い低変換効率とのいずれかに変換効率を制御し、上記第１の容量素子は、変換効率が上記高変換効率のときの上記リセットレベルをＨＣ（High Conversion）リセットレベルとして保持し、上記第２の容量素子は、変換効率が上記高変換効率のときの上記信号レベルをＨＣ信号レベルとして保持し、上記第３の容量素子は、変換効率が上記低変換効率のときの上記リセットレベルをＬＣ（Low Conversion）リセットレベルとして保持し、上記第４の容量素子は、変換効率が上記低変換効率のときの上記信号レベルをＬＣ信号レベルとして保持してもよい。これにより、デュアルゲイン駆動およびグローバルシャッター動作が可能になるという作用をもたらす。
　また、この第１の側面において、上記ＨＣリセットレベル、上記ＨＣ信号レベル、上記ＬＣリセットレベルおよび上記ＬＣ信号レベルのそれぞれをデジタル信号に変換するアナログデジタル変換部と、上記ＨＣリセットレベルに対応する上記デジタル信号と上記ＨＣ信号レベルに対応する上記デジタル信号との差分をＨＣ差分データとして算出し、上記ＬＣリセットレベルに対応する上記デジタル信号と上記ＬＣ信号レベルに対応する上記デジタル信号との差分をＬＣ差分データとして算出する相関二重サンプリング処理部と、上記ＨＣ差分データに基づいて照度が所定値より高いか否かを判定して判定結果を生成する照度判定部と、上記判定結果に基づいて上記ＨＣ差分データおよび上記ＬＣ差分データのいずれかを選択する後段セレクタとをさらに具備してもよい。これにより、照度に応じた変換効率が選択されるという作用をもたらす。
　また、この第１の側面において、上記後段ノードは、ＨＣ側後段ノードおよびＬＣ側後段ノードを含み、上記選択回路は、上記第１および第２の容量素子のそれぞれの他端のいずれかを選択して上記ＨＣ側後段ノードと接続するＨＣ側選択回路と、上記第３および第４の容量素子のそれぞれの他端のいずれかを選択して上記ＬＣ側後段ノードと接続するＬＣ側選択回路とを備え、上記後段回路は、上記ＨＣ側後段ノードから上記ＨＣ信号レベルおよび上記ＨＣリセットレベルを読み出してＨＣ側垂直信号線を介して出力するＨＣ側後段回路と、上記ＬＣ側後段ノードから上記ＬＣ信号レベルおよび上記ＬＣリセットレベルを読み出してＬＣ側垂直信号線を介して出力するＬＣ側後段回路とを備えてもよい。これにより、ＨＣ側の信号とＬＣ側の信号とが同時に読み出されるという作用をもたらす。
　また、この第１の側面において、所定のラッチ出力信号に従って上記ＨＣ側垂直信号線の電位と上記ＬＣ側垂直信号線の電位とのいずれかを選択して出力電位として出力する前段セレクタと、上記出力電位と所定の参照電圧とを比較して比較結果として出力する比較器と、上記比較結果に基づいて上記ラッチ出力信号を生成するラッチ回路と、上記比較結果が反転するまでの期間に亘って計数値を計数するカウンタとをさらに具備してもよい。これにより、アナログ信号に基づいて照度が判定されるという作用をもたらす。
　また、この第１の側面において、第５、第６、第７および第８の容量素子をさらに具備し、上記一対の浮遊拡散層は、第１画素内の一対の第１浮遊拡散層と第２画素内の一対の第２浮遊拡散層を含み、上記変換効率制御トランジスタは、上記第１画素内の第１変換効率制御トランジスタと上記第２画素内の第２変換効率制御トランジスタとを含み、上記前段回路は、上記一対の第１浮遊拡散層と、上記第１変換効率制御トランジスタとが配置された第１の前段回路と、上記一対の第２浮遊拡散層と、上記第２変換効率制御トランジスタとが配置された第２の前段回路とを備え、上記第１、第２、第３および第４の容量素子の一端は、上記第１の前段回路に共通に接続され、上記第５、第６、第７および第８の容量素子の一端は、上記第２の前段回路に共通に接続されてもよい。これにより、２画素によって選択回路以降の回路が共有されるという作用をもたらす。
　また、この第１の側面において、上記前段回路は、第１のチップに設けられ、上記第１、第２、第３および第４の容量素子と上記選択回路と上記後段回路とは、第２のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記リセットレベルおよび上記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、上記アナログデジタル変換器は、第３のチップに設けられてもよい。これにより、画素の微細化が容易になるという作用をもたらす。
　また、本技術の第２の側面は、転送された電荷を電圧に変換する一対の浮遊拡散層と、上記一対の浮遊拡散層の間の経路の開閉により上記電荷を上記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、上記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、上記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、上記一対の浮遊拡散層が初期化されたときの上記電圧を増幅したリセットレベルと上記電荷が転送されたときの上記電圧を増幅した信号レベルとを上記後段ノードを介して読み出す後段回路と、上記リセットレベルおよび上記信号レベルを処理する信号処理回路とを具備する撮像装置である。これにより、撮像装置において画質が向上するという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるデュアルゲイン駆動の特徴を説明するための図である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるデジタル信号処理部の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素の読出し動作の別の例を示すタイミングチャートである。 本技術の第１の実施の形態におけるデジタルゲインの補正方法を説明するための図である。 比較例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における後段ノードの初期化のときと、リセットレベルの読出しのときとのそれぞれの画素の状態の一例を示す図である。 本技術の第１の実施の形態における信号レベルの読出しのときの画素の状態の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第２の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第２の実施の形態における画素ブロックの一構成例を示すブロック図である。 本技術の第２の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第２の実施の形態における画素の別の例を示す回路図である。 本技術の第２の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるラッチ回路の動作の一例を示す図である。 本技術の第２の実施の形態におけるデジタル信号処理部の一構成例を示すブロック図である。 本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における１番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における２番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の変形例における画素の読出し動作の一例を示すタイミングチャートである。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（画素ごとに４つの容量素子を配置する例）
　２．第２の実施の形態（画素ごとに４つの容量素子を配置し、ＡＤ変換の回数を削減する例）
　３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＸＶＳを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＸＶＳは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＸＶＳとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に、画素３０１などの複数の画素が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＸＶＳに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素は、入射光を光電変換してアナログの画素信号を生成するものである。この画素は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。なお、カラム信号処理回路２６０は、特許請求の範囲に記載の信号処理回路の一例である。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３０１の一構成例を示す回路図である。この画素３０１には、前段回路３１０と、容量素子３３１乃至３３４と、選択回路３５０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。容量素子３３１乃至３３４として、例えば、ＭＩＭ(Metal-Insulator-Metal)構造の容量が用いられる。なお、容量素子３３１乃至３３４は、特許請求の範囲に記載の第１、第２、第３および第４の容量素子の一例である。
　前段回路３１０は、リセットレベルおよび信号レベルを順に生成して容量素子３３１および３３２に保持させるものである。この前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。また、前段回路３１０は、変換効率制御トランジスタ３１７およびＦＤ３１８をさらに備える。
　光電変換素子３１１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇに従って、光電変換素子３１１からＦＤ３１４および３１８の少なくとも一方へ電荷を転送するものである。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔに従って、ＦＤ３１４および３１８から電荷を引き抜いて初期化するものである。ＦＤ３１４および３１８は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　前段増幅トランジスタ３１５は、ＦＤ３１４、３１８の電圧のレベルを増幅し、前段ノード３３０に出力するものである。
　変換効率制御トランジスタ３１７は、垂直走査回路２１１からの制御信号ｆｄｇに従って、ＦＤ３１４とＦＤ３１８との間の経路を開閉するものである。変換効率制御トランジスタ３１７がオン状態の場合、ＦＤ３１４とＦＤ３１８とが接続され、それらの合成容量は、ＦＤ３１４より大きくなる。これにより、電荷を電圧に変換する変換効率が、ＦＤ３１４のみの場合よりも低下する。このときの変換効率の値を以下、「低変換効率」、あるいは、「ＬＣ（Low Conversion）」と称する。
　一方、変換効率制御トランジスタ３１７がオフ状態の場合、ＦＤ３１４のみにより電荷が電圧に変換され、その変換効率の値は、ＬＣより高くなる。このときの変換効率の値を以下、「高変換効率」、あるいは、「ＨＣ（High Conversion）」と称する。
　ＦＤリセットトランジスタ３１３と前段増幅トランジスタ３１５とのそれぞれのドレインは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段増幅トランジスタ３１５のソースに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　容量素子３３１乃至３３４のそれぞれの一端は、前段ノード３３０に共通に接続され、他端は、選択回路３５０に接続される。
　選択回路３５０は、選択トランジスタ３５１乃至３５４を備える。選択トランジスタ３５１は、垂直走査回路２１１からの選択信号Φｐｈに従って、容量素子３３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５２は、垂直走査回路２１１からの選択信号Φｄｈに従って、容量素子３３２と後段ノード３６０との間の経路を開閉するものである。
　選択トランジスタ３５３は、垂直走査回路２１１からの選択信号Φｐｌに従って、容量素子３３３と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５４は、垂直走査回路２１１からの選択信号Φｄｌに従って、容量素子３３４と後段ノード３６０との間の経路を開閉するものである。
　後段リセットトランジスタ３６１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３６０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電圧ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３７０は、後段増幅トランジスタ３７１および後段選択トランジスタ３７２を備える。後段増幅トランジスタ３７１は、後段ノード３６０のレベルを増幅するものである。後段選択トランジスタ３７２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３７１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。
　なお、画素３０１内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　垂直走査回路２１１は、露光開始時にハイレベルのＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇを全行に供給する。これにより、光電変換素子３１１が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に全行について、制御信号ｆｄｇ、後段リセット信号ｒｓｔｂおよび選択信号Φｐｌをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これによりＬＣが設定され、ＦＤ３１４および３１８が初期化される。この制御を以下、「ＦＤリセット」と称する。このときのＦＤ（３１４および３１８）のレベルに応じたレベルが容量素子３３３に保持される。
　続いて垂直走査回路２１１は、全行について、制御信号ｆｄｇをローレベルにしつつ、選択信号Φｐｈをハイレベルにする。これによりＨＣが設定され、ＦＤ３１４のレベルに応じたレベルが容量素子３３１に保持される。
　ＦＤリセットの際のＦＤ３１４やＦＤ３１８のレベルと、そのレベルに対応するレベル（容量素子３３１および３３３の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。また、ＨＣ設定時のリセットレベルを以下、「ＨＣリセットレベル」と称し、ＬＣ設定時のリセットレベルを以下、「ＬＣリセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全行について制御信号ｆｄｇをローレベルにし、後段リセット信号ｒｓｔｂをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これによりＨＣが設定され、露光量に応じた信号電荷がＦＤ３１４へ転送される。そして、全行にハイレベルの選択信号Φｄｈが供給され、このときのＦＤ３１４のレベルに応じたレベルが容量素子３３２に保持される。
　次に全行について、ハイレベルの制御信号ｆｄｇおよび選択信号Φｄｌが供給される。これにより、ＬＣが設定され、このときのＦＤ（３１４および３１８）のレベルに応じたレベルが容量素子３３４に保持される。
　信号電荷の転送の際のＦＤ３１４やＦＤ３１８のレベルと、そのレベルに対応するレベル（容量素子３３２および３３４の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。また、ＨＣ設定時の信号レベルを以下、「ＨＣ信号レベル」と称し、ＬＣ設定時のリセットレベルを以下、「ＬＣ信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、ＬＣリセットレベル、ＨＣリセットレベル、ＨＣ信号レベルおよびＬＣ信号レベルを順に生成する。ＬＣリセットレベルは、容量素子３３３に保持され、ＨＣリセットレベルは、容量素子３３１に保持される。ＨＣ信号レベルは、容量素子３３２に保持され、ＬＣ信号レベルは、容量素子３３４に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のＨＣリセットレベル、ＨＣ信号レベル、ＬＣリセットレベルおよびＬＣ信号レベルを順に出力させる。読出しの際に垂直走査回路２１１は、選択した行の後段選択信号ｓｅｌｂ、ＦＤリセット信号ｒｓｔおよび制御信号ｆｄｇをハイレベルにしつつ、パルス期間に亘ってハイレベルの後段リセット信号ｒｓｔｂをパルス期間に亘って選択した行に供給する。
　そして、垂直走査回路２１１は、ハイレベルの選択信号Φｐｈを所定期間に亘って供給する。これにより、容量素子３３１が後段ノード３６０に接続され、ＨＣリセットレベルが読み出される。
　次に垂直走査回路２１１は、ハイレベルの選択信号Φｄｈを所定期間に亘って供給する。これにより、容量素子３３２が後段ノード３６０に接続され、ＨＣ信号レベルが読み出される。
　そして、垂直走査回路２１１は、ハイレベルの選択信号Φｐｌを所定期間に亘って供給する。これにより、容量素子３３３が後段ノード３６０に接続され、ＬＣリセットレベルが読み出される。
　次に垂直走査回路２１１は、ハイレベルの選択信号Φｄｌを所定期間に亘って供給する。これにより、容量素子３３４が後段ノード３６０に接続され、ＬＣ信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路３５０は、容量素子３３１乃至３３４を後段ノード３６０から切り離す制御と、容量素子３３１乃至３３４を順に選択して後段ノード３６０に接続する制御とを行う。
　また、容量素子３３１乃至３３４が後段ノード３６０から切り離されたときに、選択された行の後段リセットトランジスタ３６１は後段ノード３６０のレベルを初期化する。また、選択された行の後段回路３７０は、後段ノード３６０を介してＨＣリセットレベル、ＨＣ信号レベル、ＬＣリセットレベルおよびＬＣ信号レベルを容量素子３３１乃至３３４から順に読み出して垂直信号線３０９へ出力する。
　図４は、本技術の第１の実施の形態におけるデュアルゲイン駆動の特徴を説明するための図である。ここで、転送される信号電荷量（すなわち、ＦＤの入力）に対する、電圧（すなわち、ＦＤの出力）の比率をゲインとすると、高変換効率（ＨＣ）の場合にゲインは高くなり、低変換効率（ＬＣ）の場合にゲインは低くなる。
　変換効率制御トランジスタ３１７およびＦＤ３１８を設けた場合、変換効率の制御により、ゲインを２段階に制御することができる。これに対して、変換効率制御トランジスタ３１７およびＦＤ３１８を設けない場合、ゲインは、固定値である。前者の画素の駆動を「デュアルゲイン駆動」と称し、後者の画素の駆動を「シングルゲイン駆動」と称する。
　同図に例示するように、シングルゲイン駆動では、比較的低い変換効率に固定した場合、変換可能な信号電荷の量Ｑｓが増大するが、入力換算ノイズが増大し、低照度時に不利になる。また、比較的高い変換効率に固定した場合、入力換算ノイズが減少するが、Ｑｓが減少し、高照度時に不利になる。このように、シングルゲイン駆動では、入力換算ノイズの低減と、Ｑｓの増大との両立が困難である。
　これに対して、デュアルゲイン駆動では、高照度時にゲインを低くし、低照度時にゲインを高くすることにより、入力換算ノイズの低減とＱｓの増大（言い換えれば、感度の向上）とを両立することができる。これにより、画像データの画質を向上させることができる。
　［カラム信号処理回路の構成例］
　図５は、本技術の第１の実施の形態におけるカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、列ごとにＡＤＣ２７０およびデジタル信号処理部４００が配置される。
　ＡＤＣ２７０は、ＤＡＣ２１３からのランプ信号ｒｍｐを用いて、対応する列からのＨＣリセットレベル、ＨＣ信号レベル、ＬＣリセットレベルおよびＬＣ信号レベルのそれぞれをデジタル信号に変換するものである。このＡＤＣ２７０は、比較器２７１と、オートゼロスイッチ２７２および２７３と、カウンタ２７４とを備える。
　比較器２７１は、垂直信号線３０９からのリセットレベルや信号レベルと、ランプ信号ｒｍｐのレベルである参照電圧とを比較するものである。この比較器２７１は、比較結果ＶＣＯをカウンタ２７４に供給する。
　オートゼロスイッチ２７２は、タイミング制御回路２１２からのオートゼロ信号ａｚに従って、比較器２７１の反転入力端子（－）と出力端子とを短絡するものである。オートゼロスイッチ２７３は、タイミング制御回路２１２からのオートゼロ信号ａｚに従って、比較器２７１の非反転入力端子（＋）と出力端子とを短絡するものである。
　カウンタ２７４は、比較結果ＶＣＯが反転するまでに亘って計数値を計数するものである。このカウンタ２７４は、計数値を示すデジタル信号をデジタル信号処理部４００に供給する。
　デジタル信号処理部４００は、デジタル信号についてＣＤＳ処理、照度の判定、デジタルゲイン補正などを行うものである。これらの処理の詳細については後述する。デジタル信号処理部４００は、処理後のデータを記録部１２０に供給する。
　［デジタル信号処理部の構成例］
　図６は、本技術の第１の実施の形態におけるデジタル信号処理部４００の一構成例を示すブロック図である。このデジタル信号処理部４００は、セレクタ４１１、メモリ４１２、ＣＤＳ処理部４２０、セレクタ４１３、照度判定部４１４、メモリ４１５、セレクタ４１６およびデジタルゲイン補正部４１７を備える。
　セレクタ４１１は、タイミング制御回路２１２の制御に従って、ＡＤＣ２７０からのデジタル信号を出力先を切り替えるものである。ここで、ＨＣリセットレベルに対応するデジタル信号をＤＯｐｈとし、ＨＣ信号レベルに対応するデジタル信号をＤＯｄｈとする。ＬＣリセットレベルに対応するデジタル信号をＤＯｐｌとし、ＬＣ信号レベルに対応するデジタル信号をＤＯｄｌとする。
　セレクタ４１１は、リセットレベルに対応するデジタル信号ＤＯｐｈおよびＤＯｐｌをメモリ４１２に出力して保持させ、信号レベルに対応するデジタル信号ＤＯｄｈおよびＤＯｄｌをＣＤＳ処理部４２０に出力する。
　ＣＤＳ処理部４２０は、リセットレベルと信号レベルとの差分を求めるＣＤＳ処理を行うものである。このＣＤＳ処理部４２０は、減算器４２１を備える。
　減算器４２１は、ＨＣリセットレベルに対応するデジタル信号ＤＯｐｈと、ＨＣ信号レベルに対応するデジタル信号ＤＯｄｈとの差分を求め、正味のＨＣ信号レベルを示すデジタル信号ＤＯｈとしてセレクタ４１３に供給する。また、減算器４２１は、ＬＣリセットレベルに対応するデジタル信号ＤＯｐｌと、ＬＣ信号レベルに対応するデジタル信号ＤＯｄｌとの差分を求め、正味のＬＣ信号レベルを示すデジタル信号ＤＯｌとしてセレクタ４１３に供給する。
　セレクタ４１１は、タイミング制御回路２１２の制御に従って、減算器４２１からのデジタル信号の出力先を切り替えるものである。このセレクタ４１１は、ＨＣ設定時のデジタル信号ＤＯｈ（ＨＣ信号レベル）を照度判定部４１４およびメモリ４１５に供給する。また、セレクタ４１１は、ＬＣ設定時のデジタル信号ＤＯｌ（ＬＣ信号レベル）をセレクタ４１６に供給する。
　照度判定部４１４は、ＨＣ設定時のデジタル信号ＤＯｈ（ＨＣ信号レベル）に基づいて照度が所定値より高いか否かを判定するものである。この照度判定部４１４は、デジタル信号ＤＯｈと、所定の閾値Ｔｈとを比較し、デジタル信号ＤＯｈが閾値Ｔｈより高い場合に、所定値より高い高照度であると判定する。一方、デジタル信号ＤＯｈが閾値Ｔｈ以下の場合に、所定値以下の低照度と判定される。照度判定部４１４は、判定結果ＤＥＴをセレクタ４１６およびデジタルゲイン補正部４１７に供給する。
　セレクタ４１６は、ＨＣ設定時のデジタル信号ＤＯｈ（ＨＣ信号レベル）とＬＣ設定時のデジタル信号ＤＯｌ（ＬＣ信号レベル）とのいずれかを、判定結果ＤＥＴに従って選択するものである。判定結果ＤＥＴが高照度を示す場合にセレクタ４１６は、セレクタ４１３からのＬＣ設定時のデジタル信号ＤＯｌを選択し、デジタルゲイン補正部４１７に供給する。一方、判定結果ＤＥＴが低照度を示す場合にセレクタ４１６は、メモリ４１５に保持されたＨＣ設定時のデジタル信号ＤＯｈを選択し、デジタルゲイン補正部４１７に供給する。なお、セレクタ４１６は、特許請求の範囲に記載の後段セレクタの一例である。
　デジタルゲイン補正部４１７は、必要に応じて信号レベルを補正するものである。このデジタルゲイン補正部４１７は、判定結果ＤＥＴが高照度を示す場合にデジタル信号ＤＯｌを補正せずに、そのまま画素データＤＯとして記録部１２０に出力する。一方、判定結果ＤＥＴが低照度を示す場合にデジタルゲイン補正部４１７は、ゲインがＬＣ設定時の値になるように、デジタル信号ＤＯｈを補正し、画素データＤＯとして記録部１２０に出力する。
　なお、デジタル信号処理部４００の処理の一部、または、全てを固体撮像素子２００の外部で実行することもできる。例えば、ＤＳＰ（Digital Signal Processing）回路により、デジタル信号処理部４００の処理の少なくとも一部を実行することもできる。
　また、ＡＤＣ２７０の後段でＣＤＳ処理を行っているが、ＡＤＣ２７０がＣＤＳ処理を行うこともできる。この場合、ＡＤＣ２７０内のカウンタ２７４が、Ｐ相変換時とＤ相変換時とでカウント動作を変更すればよい。例えば、カウンタ２７４が、Ｐ相変換時にダウンカウントし、Ｄ相変換時にアップカウントすればよい。
　また、デジタル信号処理部４００は、ＣＤＳ処理後のデジタル信号ＤＯｈ（ＨＣ信号レベル）に基づいて照度を判定しているが、ＣＤＳ処理前のデジタル信号ＤＯｄｈ（ＨＣ信号レベル）に基づいて照度を判定することもできる。
　［固体撮像素子の動作例］
　図７は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行（言い換えれば、全画素）にハイレベルのＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ＿［ｎ］、ｆｄｇ＿［ｎ］、ｔｒｇ＿［ｎ］、ｒｓｔｂ＿［ｎ］、Φｐｌ＿［ｎ］、Φｐｈ＿［ｎ］、Φｄｈ＿［ｎ］およびΦｄｌ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは、全行数を示す整数であり、ｎは、１乃至Ｎの整数である。
　露光終了の直前のタイミングＴ２において、垂直走査回路２１１は、全行の制御信号ｆｄｇ、後段リセット信号ｒｓｔｂおよび選択信号Φｐｌをハイレベルにする。また、垂直走査回路２１１は、タイミングＴ２からパルス期間に亘って全行にハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、全画素がＦＤリセットされる。
　そして、垂直走査回路２１１は、タイミングＴ３において全行の選択信号Φｐｌをローレベルにする。タイミングＴ２からＴ３までの期間内に、ＬＣリセットレベルがサンプルホールドされる。
　続いて垂直走査回路２１１は、タイミングＴ４において全行の制御信号ｆｄｇをローレベルにし、タイミングＴ４からＴ５の直前までの期間に亘って全行の選択信号Φｐｈをハイレベルにする。これにより、ＨＣリセットレベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ５からパルス期間に亘って全行にハイレベルの転送信号ｔｒｇを供給する。これにより、全行の露光が終了する。
　そして、タイミングＴ６からＴ７までの期間に亘って全行の選択信号Φｄｈをハイレベルにする。これにより、ＨＣ信号レベルがサンプルホールドされる。
　続いて垂直走査回路２１１は、タイミングＴ８において全行の制御信号ｆｄｇをハイレベルにし、タイミングＴ９からＴ１０までの期間に亘って全行の選択信号Φｄｌをハイレベルにする。これにより、ＬＣ信号レベルがサンプルホールドされる。
　また、露光の際に垂直走査回路２１１は、全行の電流源トランジスタ３１６をオン状態にして電流ｉｄ１を供給させ、全行の負荷ＭＯＳトランジスタ２５１をオフ状態にして電流ｉｄ２を停止させる。
　図８は、本技術の第１の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。同図の読出し動作は、水平同期信号ＸＨＳに同期して実行される。水平同期信号ＸＨＳは、垂直同期信号ＸＶＳより周波数の高いタイミング信号である。各行の読出し期間の長さは、水平同期信号ＸＨＳの周期に該当する。
　第ｎ行の読出し開始時のタイミングＴ１１において、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂ、ＦＤリセット信号ｒｓｔおよび制御信号ｆｄｇをハイレベルにし、パルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３６０のレベルが初期化される。同図のｒｓｔｂ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　そして、タイミングＴ１２からＴ１３の直前までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｐｈを供給する。ＤＡＣ２１３は、オートゼロ期間の経過後に、一定期間に亘ってランプ信号ｒｍｐの電圧（すなわち、参照電圧）を徐々に上昇させる。これにより、垂直信号線３０９を介してＨＣリセットレベルが読み出される。
　タイミングＴ１３からＴ１４の直前までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｄｈを供給する。ＤＡＣ２１３は、参照電圧の初期化後、一定期間に亘ってランプ信号ｒｍｐの電圧を徐々に上昇させる。これにより、垂直信号線３０９を介してＨＣ信号レベルが読み出される。
　続いて、タイミングＴ１４からＴ１５の直前までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｐｌを供給する。ＤＡＣ２１３は、オートゼロ期間の経過後に、一定期間に亘ってランプ信号ｒｍｐの電圧を徐々に上昇させる。これにより、垂直信号線３０９を介してＬＣリセットレベルが読み出される。
　タイミングＴ１５から、第ｎ行の読出し終了のタイミングＴ１６までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｄｌを供給する。ＤＡＣ２１３は、参照電圧の初期化後、一定期間に亘ってランプ信号ｒｍｐの電圧を徐々に上昇させる。これにより、垂直信号線３０９を介してＬＣ信号レベルが読み出される。
　また、読出しの際に垂直走査回路２１１は、全行の電流源トランジスタ３１６をオフ状態にして電流ｉｄ１を停止させ、全行の負荷ＭＯＳトランジスタ２５１をオン状態にして電流ｉｄ２を供給させる。
　同図に例示したように、固体撮像素子２００は、ＨＣリセットレベル（Ｐ相）、ＨＣ信号レベル（Ｄ相）、ＬＣリセットレベル（Ｐ相）、ＬＣ信号レベル（Ｄ相）の順で信号を読み出しているが、この読出し順序に限定されない。
　図９に例示するように、Ｄ相、Ｐ相、Ｄ相、Ｐ相の順で読み出すこともできる。この場合、同図に例示するように、ランプ信号ｒｍｐのスロープの傾きが図８と逆になる。
　図１０は、本技術の第１の実施の形態におけるデジタルゲインの補正方法を説明するための図である。同図における縦軸は、デジタル信号の値をＬＳＢ（Least Significant Bit）の単位で示す。同図における横軸は、信号電荷の量を示す。
　また、一点鎖線は、低変換効率（ＬＣ）の設定時のデジタル値と電荷量との関係の一例を示す。この一点鎖線の傾きが、ＬＣ設定時のゲインに該当する。細い実践は、高変換効率（ＨＣ）の設定時の補正前のデジタル値と電荷量との関係の一例を示す。この細い実線の傾きがＨＣ設定時の補正前のゲインに該当する。
　低照度の際にデジタル信号処理部４００は、ＨＣ設定時のデジタル信号ＤＯｈ（ＨＣ信号レベル）を選択し、ゲインがＬＣ設定時の値となるように補正する。例えば、ＬＣ設定時のゲインをＧＬとし、ＨＣ設定時のゲインをＧＨとすると、デジタル信号処理部４００は、ＨＣ設定時のデジタル信号ＤＯｈに対し、ＧＬ／ＧＨを乗算する。
　同図の太い実践は、ＨＣの設定時の補正後のデジタル値と電荷量との関係の一例を示す。この太い実線の傾きがＨＣ設定時の補正後のゲインに該当する。
　図１１は、比較例における画素の一構成例を示す回路図である。この比較例では、選択回路３５０、変換効率制御トランジスタ３１７およびＦＤ３１９が設けられず、前段ノード３３０と前段回路との間に転送トランジスタが挿入される。また、容量素子３３１乃至３３４の代わりに、容量Ｃ１およびＣ２が挿入される。容量Ｃ１は、前段ノード３３０と接地端子との間に挿入され、容量Ｃ２は、前段ノード３３０と後段ノード３６０との間に挿入される。
　この比較例の画素の露光制御および読出し制御は、例えば、「Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020」のFigure 5.5.2に記載されている。この比較例において、容量Ｃ１およびＣ２のそれぞれの容量値をＣと仮定すると、露光および読出しの際のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（３＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　・・・式１
上式において、ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。また、Ｖｎの単位は、例えば、ボルト（Ｖ）であり、Ｃの単位は、例えば、ファラッド（Ｆ）である。
　図１２は、本技術の第１の実施の形態における後段ノードの初期化のときと、リセットレベルの読出しのときとのそれぞれの画素ブロックの状態の一例を示す図である。同図におけるａは、後段ノード３６０の初期化のときの画素ブロック３００の状態を示し、同図におけるｂは、リセットレベルの読出しのときの画素ブロック３００の状態を示す。また、同図において、選択トランジスタ３５１、選択トランジスタ３５２および後段リセットトランジスタ３６１は、説明の便宜上、スイッチの図記号により表される。また、選択トランジスタ３５３および３５４は省略されている。
　リセットレベルの読出し直前において、同図におけるａに例示するように、垂直走査回路２１１は、選択トランジスタ３５１乃至３５４を開状態にし、後段リセットトランジスタ３６１を閉状態にする。これにより、容量素子３３１および３３２が後段ノード３６０から切り離され、後段ノード３６０のレベルが初期化される。
　このように容量素子３３１および３３２から切り離した状態の後段ノード３６０の寄生容量Ｃｐの容量値は、容量素子３３１および３３２と比べて非常に小さいものとする。例えば、寄生容量Ｃｐを数フェムトファラッド（ｆＦ）とすると、容量素子３３１および３３２は、数十フェムトファラッドのオーダーである。
　そして、同図におけるｂに例示するように、垂直走査回路２１１は、選択トランジスタ３５１を閉状態にし、選択トランジスタ３５２および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介してＨＣリセットレベルが読み出される。
　図１３は、本技術の第１の実施の形態における信号レベルの読出しのときの画素ブロック３００の状態の一例を示す図である。
　ＨＣリセットレベルの読出し後において、垂直走査回路２１１は、選択トランジスタ３５２を閉状態にし、選択トランジスタ３５１および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介してＨＣ信号レベルが読み出される。
　ここで、画素の露光時のｋＴＣノイズについて考える。露光時において、露光終了の直前のリセットレベルのサンプリングと信号レベルのサンプリングとのそれぞれにおいてｋＴＣノイズが発生する。容量素子３３１乃至３３４のそれぞれの容量値をＣと仮定すると、露光時のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（２＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　・・・式２
　また、図１２および図１３に例示したように、読出しの際に後段リセットトランジスタ３６１が駆動しているため、そのときにｋＴＣノイズが発生する。しかし、後段リセットトランジスタ３６１の駆動時に容量素子３３１および３３２が切り離されており、そのときの寄生容量Ｃｐが小さい。このため、読出しの際のｋＴＣノイズは、露光時のｋＴＣノイズと比べて無視することができる。したがって、露光および読出しの際のｋＴＣノイズは、式２により表される。
　式１および式２より、読出しの際に容量を切り離す画素ブロック３００では、読出しの際に容量を切り離すことができない比較例よりもｋＴＣノイズが小さくなる。これにより、画像データの画質を向上させることができる。
　図１４は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１１は、全画素の露光を行う（ステップＳ９０１）。そして、垂直走査回路２１１は、読出し対象の行を選択する（ステップＳ９０２）。カラム信号処理回路２６０は、その行の高変換効率の際のレベル（ＨＣリセットレベルおよびＨＣ信号レベル）の読出しを行い（ステップＳ９０３）、ＣＤＳ処理を行う（ステップＳ９０４）。次にカラム信号処理回路２６０は、その行の低変換効率の際のレベル（ＬＣリセットレベルおよびＬＣ信号レベル）の読出しを行い（ステップＳ９０５）、ＣＤＳ処理を行う（ステップＳ９０６）。
　カラム信号処理回路２６０は、列毎に高照度であるか否かを判定する（ステップＳ９０７）。ある列が低照度である場合（ステップＳ９０７：Ｎｏ）、カラム信号処理回路２６０は、その列についてＨＣ信号レベルを選択し（ステップＳ９０８）、ゲイン補正を行う（ステップＳ９０９）。ある列が高照度である場合（ステップＳ９０７：Ｙｅｓ）、カラム信号処理回路２６０は、その列についてＬＣ信号レベルを選択する（ステップＳ９１０）。
　ステップＳ９０９またはＳ９１０の後に固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９１１）。全行の読出しが完了していない場合に（ステップＳ９１１：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９１１：Ｙｅｓ）、固体撮像素子２００は、ＣＤＳ処理などを実行し、撮像のための動作を終了する。複数枚の画像データを連続して撮像する場合には、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９１１が繰り返し実行される。
　このように、本技術の第１の実施の形態によれば、固体撮像素子２００は、変換効率制御トランジスタ３１７により変換効率を制御し、容量素子３３１乃至３３４に、ＨＣリセットレベル、ＨＣ信号レベル、ＬＣリセットレベルおよびＬＣ信号レベルを保持する。これにより、グローバルシャッター方式において高照度時にゲインを低くし、低照度時にゲインを高くすることができる。このデュアルゲイン駆動により、感度を高くしつつ、入力換算ノイズを低減して画質を向上させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第１の実施の形態の第１の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の第１の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第１の変形例の固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　画素チップ２０１には、上側画素アレイ部２２１が配置される。回路チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、画素チップ２０１は、例えば、画素専用のプロセスで製造され、回路チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。なお、画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、回路チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。
　図１６は、本技術の第１の実施の形態の第１の変形例における画素３０１の一構成例を示す回路図である。画素３０１のうち、前段回路３１０は、画素チップ２０１に配置され、それ以外の回路や素子（容量素子３３１乃至３３４など）は、回路チップ２０２に配置される。なお、電流源トランジスタ３１６をさらに回路チップ２０２に配置することもできる。同図に例示するように、画素３０１内の素子を、積層した画素チップ２０１および回路チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、画素ブロック３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第２の変形例］
　上述の第１の実施の形態の第１の変形例では、画素３０１の一部と周辺回路（カラム信号処理回路２６０など）とを下側の回路チップ２０２に設けていた。しかし、この構成では、周辺回路の分、回路チップ２０２側の回路や素子の配置面積が画素チップ２０１より大きくなり、画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第１の実施の形態の第１の変形例と異なる。
　図１７は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第２の変形例の固体撮像素子２００は、上側画素チップ２０３、下側画素チップ２０４および回路チップ２０２を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０３には、上側画素アレイ部２２１が配置される。下側画素チップ２０４には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０２には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　なお、上側画素チップ２０３は、特許請求の範囲に記載の第１のチップの一例であり、下側画素チップ２０４は、特許請求の範囲に記載の第２のチップの一例である。回路チップ２０２は、特許請求の範囲に記載の第３のチップの一例である。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０４を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第１の実施の形態の第２の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＨＣリセットレベル、ＨＣ信号レベル、ＬＣリセットレベルおよびＬＣ信号レベルを行ごとに順にＡＤ変換してから照度を判定していたが、この構成では読出し速度が不足するおそれがある。この第２の実施の形態の固体撮像素子２００は、ＡＤ変換前に照度を判定することにより、ＡＤ変換の回数を削減して読出し速度を向上させた点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第２の実施の形態の画素アレイ部２２０には、複数の画素ブロック３００が配列される。画素ブロック３００のそれぞれには、画素３０１および３０２が、配列される。画素３０１および３０２は、例えば、垂直方向に配列される。なお、画素ブロック３００内の画素を水平方向に配列することもできるし、斜め方向に配列することもできる。
　図１９は、本技術の第２の実施の形態における画素ブロック３００の一構成例を示すブロック図である。画素ブロック３００内には、前段回路３１０および５１０と、容量素子３３１乃至３３４と、容量素子５３１乃至５３４と、選択回路３５０と、後段リセットトランジスタ３６１および３６６と、後段回路３７０とが配置される。
　選択回路３５０内には、ＨＣ側選択回路３５５と、ＬＣ側選択回路３５６とが配置される。また、後段回路３７０内には、ＨＣ側後段回路３７５と、ＬＣ側後段回路３７６とが配置される。
　容量素子３３１および３３２のそれぞれの一端は、前段ノード３３０を介して前段回路３１０に共通に接続され、それぞれの他端は、ＨＣ側選択回路３５５に接続される。容量素子３３３および３３４のそれぞれの一端は、前段ノード３３０を介して前段回路３１０に共通に接続され、それぞれの他端は、ＬＣ側選択回路３５６に接続される。
　容量素子５３１および５３２のそれぞれの一端は、前段ノード５３０を介して前段回路５１０に共通に接続され、それぞれの他端は、ＨＣ側選択回路３５５に接続される。容量素子５３３および５３４のそれぞれの一端は、前段ノード５３０を介して前段回路５１０に共通に接続され、それぞれの他端は、ＬＣ側選択回路３５６に接続される。
　また、ＨＣ側選択回路３５５は、後段ノード３６０を介してＨＣ側後段回路３７５に接続され、ＬＣ側選択回路３５６は、後段ノード３６５を介してＬＣ側後段回路３７６に接続される。
　後段リセットトランジスタ３６１は、後段リセット信号ｒｓｔｂに従って、後段ノード３６０を初期化し、後段リセットトランジスタ３６６は、後段リセット信号ｒｓｔｂに従って、後段ノード３６５を初期化する。
　また、画素アレイ部２２０には、画素ブロック３００の列毎に、垂直信号線３０８および３０９が配線される。ＨＣ側後段回路３７５は、垂直信号線３０９を介して信号を出力し、ＬＣ側後段回路３７６は、垂直信号線３０８を介して信号を出力する。垂直信号線３０８の電位をｖｓｌｌとし、垂直信号線３０９の電位をｖｓｌｈとする。
　同図における前段回路３１０と、容量素子３３１乃至３３４と、選択回路３５０と、後段リセットトランジスタ３６１および３６６と、後段回路３７０とからなる回路は、画素３０１として機能する。また、前段回路５１０と、容量素子５３１乃至５３４と、選択回路３５０と、後段リセットトランジスタ３６１および３６６と、後段回路３７０とからなる回路は、画素３０２として機能する。画素３０１および３０２で選択回路３５０以降を共有することにより、共有しない場合と比較して回路規模を削減することができる。
　図２０は、本技術の第２の実施の形態における画素ブロック３００の一構成例を示す回路図である。第２の実施の形態の前段回路３１０の構成は、第１の実施の形態と同様である。
　前段回路５１０内には、光電変換素子５１１、転送トランジスタ５１２、ＦＤリセットトランジスタ５１３、ＦＤ５１４、前段増幅トランジスタ５１５、電流源トランジスタ５１６、変換効率制御トランジスタ５１７およびＦＤ５１８を備える。これらの素子の接続構成は、前段回路３１０内の素子と同様である。
　ＨＣ側選択回路３５５には、選択トランジスタ３５１、３５２、５５１および５５２が配置される。ＬＣ側選択回路３５６には、選択トランジスタ３５３、３５４、５５３および５５４が配置される。ＨＣ側後段回路３７５には、後段増幅トランジスタ３７１および後段選択トランジスタ３７２が配置され、ＬＣ側後段回路３７６には、後段増幅トランジスタ３７７および後段選択トランジスタ３７８が配置される。
　第２の実施の形態の選択トランジスタ３５１乃至３５４と、後段増幅トランジスタ３７１および後段選択トランジスタ３７２との接続構成は、第１の実施の形態と同様である。ただし、選択トランジスタ３５１、３５２、３５３および３５４には、選択信号Φｐｈ１、Φｄｈ１、Φｐｌ１、Φｄｌ１が供給される。
　選択トランジスタ５５１は、垂直走査回路２１１からの選択信号Φｐｈ２に従って、容量素子５３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ５５２は、垂直走査回路２１１からの選択信号Φｄｈ２に従って、容量素子５３２と後段ノード３６０との間の経路を開閉するものである。
　選択トランジスタ５５３は、垂直走査回路２１１からの選択信号Φｐｌ２に従って、容量素子５３３と後段ノード３６５との間の経路を開閉するものである。選択トランジスタ５５４は、垂直走査回路２１１からの選択信号Φｄｌ２に従って、容量素子５３４と後段ノード３６５との間の経路を開閉するものである。
　後段増幅トランジスタ３７７および後段選択トランジスタ３７８の接続構成は、後段増幅トランジスタ３７１および後段選択トランジスタ３７２と同様である。
　同図に例示した回路構成により、ＨＣリセットレベルおよびＨＣ信号レベルは、垂直信号線３０９から出力される。また、ＬＣリセットレベルおよびＬＣ信号レベルは、垂直信号線３０８から出力される。ＨＣ側とＬＣ側とで個別に回路や垂直信号線を設けることにより、ＨＣ側の信号（リセットレベルや信号レベル）とＬＣ側の信号とを並列に読み出すことができる。
　なお、前段回路３１０および５１０は、特許請求の範囲に記載の第１および第２の前段回路の一例である。ＦＤ３１４および３１８は、特許請求の範囲に記載の一対の第１浮遊拡散層の一例である。ＦＤ５１４および５１８は、特許請求の範囲に記載の一対の第２浮遊拡散層の一例である。変換効率制御トランジスタ３１７および５１７は、特許請求の範囲に記載の第１変換効率制御トランジスタおよび第２変換効率制御トランジスタの一例である。容量素子５３１、５３２、５３３および５３４は、特許請求の範囲に記載の第５、第６、第７および第８の容量素子の一例である。
　また、画素３０１および３０２で選択回路３５０以降を共有しているが、共有しない構成とすることもできる。この場合、図２１に例示するように、前段回路５１０、容量素子５３１乃至５３４、選択トランジスタ５５１乃至５５４を画素ブロック３００から削減した回路が画素３０１内に配置される。
　図２２は、本技術の第２の実施の形態におけるカラム信号処理回路２６０の一構成例を示すブロック図である。この第２の実施の形態のカラム信号処理回路２６０には、画素ブロック３００の列毎に、ＡＤＣ２７０およびデジタル信号処理部４００に加えて、セレクタ２６１およびラッチ回路２６２が配置される。
　セレクタ２６１は、ラッチ回路２６２からのラッチ出力信号ＬＴＯに従って、ＬＣ側の垂直信号線３０８の電位ｖｓｌｌと、ＨＣ側の垂直信号線３０９の電位ｖｓｌｈとのいずれかを選択するものである。このセレクタ２６１は、選択した電位を出力電位ｖｓｌоとしてＡＤＣ２７０内の比較器２７１に出力する。なお、セレクタ２６１は、特許請求の範囲に記載の前段セレクタの一例である。
　また、ラッチ回路２６２は、比較結果ＶＣＯに基づいてラッチ出力信号ＬＴＯを生成するものである。このラッチ回路２６２には、比較結果ＶＣＯの他、タイミング制御回路２１２からのリセット信号Ｌ＿ｒｓｔ、セット信号Ｌ＿ｓｅｔおよびラッチ信号ＬＴが入力される。また、ラッチ回路２６２は、ラッチ出力信号ＬＴＯを、セレクタ２６１およびデジタル信号処理部４００に出力する。
　図２３は、本技術の第２の実施の形態におけるラッチ回路２６２の動作の一例を示す図である。リセット信号Ｌ＿ｒｓｔがハイレベルの場合、セット信号Ｌ＿ｓｅｔ、ラッチ信号ＬＴおよび比較結果ＶＣＯ（入力）に関わらず、ラッチ出力信号ＬＴＯは、ローレベルにリセットされる。
　リセット信号Ｌ＿ｒｓｔ、セット信号Ｌ＿ｓｅｔのうちセット信号Ｌ＿ｓｅｔのみがハイレベルの場合、ラッチ信号ＬＴおよび比較結果ＶＣＯに関わらず、ラッチ出力信号ＬＴＯは、ハイレベルにセットされる。
　リセット信号Ｌ＿ｒｓｔ、セット信号Ｌ＿ｓｅｔおよびラッチ信号ＬＴのうちラッチ信号ＬＴのみがハイレベルの場合、比較結果ＶＣＯがそのまま、ラッチ出力信号ＬＴＯとしてスルー出力される。
　リセット信号Ｌ＿ｒｓｔ、セット信号Ｌ＿ｓｅｔおよびラッチ信号ＬＴがローレベルの場合、ラッチ回路２６２は保持状態となり、前回値がラッチ出力信号ＬＴＯとして出力される。
　図２４は、本技術の第２の実施の形態におけるデジタル信号処理部４００の一構成例を示すブロック図である。この第２の実施の形態のデジタル信号処理部４００は、セレクタ４１３、照度判定部４１４、メモリ４１５およびセレクタ４１６が配置されない点において第１の実施の形態と異なる。
　第２の実施の形態において、ＣＤＳ処理部４２０は、差分のデジタル信号をデジタルゲイン補正部４１７に供給する。また、デジタルゲイン補正部４１７は、ラッチ出力信号ＬＴＯに基づいて、高照度の際にデジタル信号を補正する。
　図２５は、本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第２の実施の形態のＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇの制御内容は、第１の実施の形態と同様である。
　垂直走査回路２１１は、タイミングＴ２からＴ３までの期間内に選択信号Φｐｌ１およびΦｐｌ２をハイレベルにする。そして、垂直走査回路２１１は、タイミングＴ４からＴ５の直前までの期間内に選択信号Φｐｈ１およびΦｐｈ２をハイレベルにする。
　垂直走査回路２１１は、タイミングＴ６からＴ７までの期間内に選択信号Φｄｈ１およびΦｄｈ２をハイレベルにする。そして、垂直走査回路２１１は、タイミングＴ９からＴ１０までの期間内に選択信号Φｄｌ１およびΦｄｌ２をハイレベルにする。
　図２６は、本技術の第２の実施の形態における１番目の画素３０１の読出し動作の一例を示すタイミングチャートである。画素３０１は、第ｎ行であり、画素３０２は第ｎ＋１行であるものとする。
　第ｎ行の読出し開始時のタイミングＴ１１からタイミングＴ１２までの期間内に垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミング制御回路２１２は、ハイレベルのセット信号Ｌ＿ｓｅｔを供給する。これにより、後段ノード３６０が初期化される。
　垂直走査回路２１１は、タイミングＴ１２において、選択信号Φｄｈ１をハイレベルにし、タイミングＴ１３において、選択信号Φｄｌ１をハイレベルにする。
　また、比較器２７１は、タイミングＴ１１からタイミングＴ１３までの期間内にオートゼロ動作を行う。このオートゼロ期間内に垂直信号線３０８および３０９のそれぞれの電位ｖｓｌｌおよびｖｓｌｈは、照度に応じて上昇する。同図において、実線は、低照度の際の電位ｖｓｌｌおよびｖｓｌｈの変動を示し、点線は、高照度の際の電位ｖｓｌｌおよびｖｓｌｈの変動を示す。
　また、ラッチ回路２６２は、オートゼロ期間内にハイレベルのラッチ出力信号ＬＴＯを供給する。また、セレクタ２６１は、オートゼロ期間内にＬＣ側の電位ｖｓｌｌを選択し、オートゼロ期間経過後の判定期間内にＨＣ側の電位ｖｓｌｈを選択して出力電位ｖｓｌоとして出力する。
　タイミング制御回路２１２は、タイミングＴ１３からパルス期間に亘ってハイレベルのリセット信号Ｌ＿ｒｓｔを供給し、タイミングＴ１４からタイミングＴ１５までの期間に亘ってハイレベルのラッチ信号ＬＴを供給する。これにより、ラッチ回路２６２は、リセットされた後に、タイミングＴ１４でスルー状態に移行し、タイミングＴ１５で比較結果ＶＣＯをラッチする。
　また、ランプ信号ｒｍｐは、タイミングＴ１４からＴ１５までの期間内に閾値ｔｈの分、上昇する。比較器２７１は、そのランプ信号ｒｍｐと出力電位ｖｓｌоとを比較する。タイミングＴ１５でラッチされた比較結果ＶＣＯは、照度が閾値ｔｈに対応する所定値より高いか否かを示す。
　所定値以下の低照度である場合に比較器２７１は、ローレベルの比較結果ＶＣＯを出力し、ラッチ回路２６２は、その値をラッチしてセレクタ２６１は、ラッチの出力に従ってＨＣ側の電位ｖｓｌｈを選択する。同図における実線は、低照度の際のラッチ出力信号ＬＴＯの変動を示す。
　一方、高照度である場合に比較器２７１は、ハイレベルの比較結果ＶＣＯを出力し、ラッチ回路２６２は、その値をラッチしてセレクタ２６１は、ラッチの出力に従ってＬＣ側の電位ｖｓｌｌを選択する。同図における点線は、高照度の際のラッチ信号ＬＴＯの変動を示す。
　このように、第２の実施の形態では、ＡＤ変換前のアナログ信号（ｖｓｌо）に基づいて、比較器２７１が高照度であるか否かを判定する。
　垂直走査回路２１１は、照度判定後のタイミングＴ１６において第ｎ行について選択信号Φｄｌ１をローレベルにし、選択信号Φｄｈ１をローレベルにする。ランプ信号ｒｍｐの参照電圧は、照度判定後の所定のタイミングからタイミングＴ１６までに亘って徐々に上昇する。これにより、ＬＣ信号レベルおよびＨＣ信号レベルのうち選択された方（Ｄ相）がＡＤ変換される。
　垂直走査回路２１１は、タイミングＴ１６の直後からタイミングＴ１７に亘って第ｎ行に、ハイレベルの選択信号Φｐｌ１およびΦｄｐｈ１を供給する。ランプ信号ｒｍｐの参照電圧は、タイミングＴ１６の後の所定のタイミングからタイミングＴ１７までに亘って徐々に上昇する。これにより、ＬＣリセットレベルおよびＨＣリセットレベルのうち選択された方（Ｐ相）がＡＤ変換される。
　同図に例示するように、ＡＤ変換前に比較器２７１が照度を判定してセレクタ２６１が垂直信号線を切り替えるため、信号レベルおよびリセットレベルのそれぞれのＡＤ変換の回数が１回で済む。このため、信号レベルおよびリセットレベルのそれぞれのＡＤ変換の回数が２回となる第１の実施の形態と比較して、読出し速度を向上させることができる。
　なお、タイミング制御回路２１２は、照度が判定されたタイミングＴ１５以降の読出し期間内において、垂直信号線３０８および３０９のうち、選択されない方に対応する電流ｉｄ２の供給を停止させることもできる。この場合、タイミング制御回路２１２は、読出し開始からタイミングＴ１５までは、ＬＣ側およびＨＣ側の両方の電流ｉｄ２を供給させる。そして、タイミングＴ１５で高照度と判定されると、ＨＣ側の負荷ＭＯＳトランジスタ２５１を制御して、ＨＣ側の電流ｉｄ２の供給を停止させる。一方、低照度と判定されると、タイミング制御回路２１２は、ＬＣ側の負荷ＭＯＳトランジスタ２５１を制御して、ＬＣ側の電流ｉｄ２の供給を停止させる。この制御により、消費電力をさらに低減することができる。
　図２７は、本技術の第２の実施の形態における２番目の画素３０２の読出し動作の一例を示すタイミングチャートである。画素３０２は、第ｎ＋１行であるため、同図に例示するように、垂直走査回路２１１は、第ｎ＋１行を駆動する。駆動方法は、第ｎ行と同様である。
　なお、第２の実施の形態に、第１の実施の形態の第１の変形例や第２の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、ＡＤ変換前に比較器２７１が照度を判定してセレクタ２６１が垂直信号線を切り替えるため、ＡＤ変換の回数を削減することができる。これにより、読出し速度を向上させることができる。
　［変形例］
　上述の第２の実施の形態では、固体撮像素子２００は、画素ブロック３００内の２画素のそれぞれの画素信号を順に読み出していたが、この構成では、読出し速度が不足するおそれがある。この第２の実施の形態の変形例の固体撮像素子２００は、画素加算を行う点において第１の実施の形態と異なる。
　図２８は、本技術の第１の実施の形態の変形例における画素の読出し動作の一例を示すタイミングチャートである。この第２の実施の形態の変形例の固体撮像素子２００には、画素加算を行わない非加算モードと、画素加算を行う加算モードとを含む複数のモードのいずれかが設定される。非加算モードのグローバルシャッター動作および読出し動作は、第２の実施の形態と同様である。加算モードのグローバルシャッター動作は、非加算モードと同様である。
　加算モードにおいて読出しを行う場合、同図に例示するように、垂直走査回路２１１は、選択信号Φｄｈ１、Φｄｌ１、Φｐｌ１、Φｐｈ１と同じタイミングで選択信号Φｄｈ２、Φｄｌ２、Φｐｌ２、Φｐｈ２を制御する。
　具体的には、タイミングＴ１２からタイミングＴ１６までの期間内に垂直走査回路２１１は、ハイレベルの選択信号Φｄｈ１およびΦｄｈ２を第ｎ行および第ｎ＋１行に供給する。タイミングＴ１３からタイミングＴ１６までの期間内に垂直走査回路２１１は、ハイレベルの選択信号Φｄｌ１およびΦｄｌ２を第ｎ行および第ｎ＋１行に供給する。
　そして、タイミングＴ１６の直後からタイミングＴ１７までの期間内に垂直走査回路２１１は、ハイレベルの選択信号Φｐｌ１、Φｐｈ１、Φｐｌ２、Φｐｈ２を第ｎ行および第ｎ＋１行に供給する。
　上述の制御により、２画素の画素信号が加算される。この画素加算により、加算しない場合と比較して感度や読出し速度を向上させることができる。また、画素加算により読み出す行数が削減されるため、消費電力を低減することができる。
　このように、本技術の第２の実施の形態の変形例によれば、垂直走査回路２１１は、画素３０１の選択信号と同じタイミングで画素３０２の選択信号を制御するため、２画素のそれぞれの画素信号を加算することができる。これにより、加算しない場合と比較して感度や読出し速度を向上させ、消費電力を低減することができる。
　＜３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図２９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図２９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３０は、撮像部１２０３１の設置位置の例を示す図である。
　図３０では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズ低減と感度向上の両立の結果、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、
　前記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、
　前記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、
　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す後段回路と
を具備する固体撮像素子。
（２）前記変換効率制御トランジスタは、所定値より高い高変換効率と前記所定値より低い低変換効率とのいずれかに変換効率を制御し、
　前記第１の容量素子は、変換効率が前記高変換効率のときの前記リセットレベルをＨＣ（High Conversion）リセットレベルとして保持し、
　前記第２の容量素子は、変換効率が前記高変換効率のときの前記信号レベルをＨＣ信号レベルとして保持し、
　前記第３の容量素子は、変換効率が前記低変換効率のときの前記リセットレベルをＬＣ（Low Conversion）リセットレベルとして保持し、
　前記第４の容量素子は、変換効率が前記低変換効率のときの前記信号レベルをＬＣ信号レベルとして保持する
前記（１）記載の固体撮像素子。
（３）前記ＨＣリセットレベル、前記ＨＣ信号レベル、前記ＬＣリセットレベルおよび前記ＬＣ信号レベルのそれぞれをデジタル信号に変換するアナログデジタル変換部と、
　前記ＨＣリセットレベルに対応する前記デジタル信号と前記ＨＣ信号レベルに対応する前記デジタル信号との差分をＨＣ差分データとして算出し、前記ＬＣリセットレベルに対応する前記デジタル信号と前記ＬＣ信号レベルに対応する前記デジタル信号との差分をＬＣ差分データとして算出する相関二重サンプリング処理部と、
　前記ＨＣ差分データに基づいて照度が所定値より高いか否かを判定して判定結果を生成する照度判定部と、
　前記判定結果に基づいて前記ＨＣ差分データおよび前記ＬＣ差分データのいずれかを選択する後段セレクタと
をさらに具備する前記（２）記載の固体撮像素子。
（４）前記後段ノードは、ＨＣ側後段ノードおよびＬＣ側後段ノードを含み、
　前記選択回路は、
　前記第１および第２の容量素子のそれぞれの他端のいずれかを選択して前記ＨＣ側後段ノードと接続するＨＣ側選択回路と、
　前記第３および第４の容量素子のそれぞれの他端のいずれかを選択して前記ＬＣ側後段ノードと接続するＬＣ側選択回路と
を備え、
　前記後段回路は、
　前記ＨＣ側後段ノードから前記ＨＣ信号レベルおよび前記ＨＣリセットレベルを読み出してＨＣ側垂直信号線を介して出力するＨＣ側後段回路と、
　前記ＬＣ側後段ノードから前記ＬＣ信号レベルおよび前記ＬＣリセットレベルを読み出してＬＣ側垂直信号線を介して出力するＬＣ側後段回路とを備える前記（２）または（３）に記載の固体撮像素子。
（５）所定のラッチ出力信号に従って前記ＨＣ側垂直信号線の電位と前記ＬＣ側垂直信号線の電位とのいずれかを選択して出力電位として出力する前段セレクタと、
　前記出力電位と所定の参照電圧とを比較して比較結果として出力する比較器と、
　前記比較結果に基づいて前記ラッチ出力信号を生成するラッチ回路と、
　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
をさらに具備する前記（４）記載の固体撮像素子。
（６）第５、第６、第７および第８の容量素子をさらに具備し、
　前記一対の浮遊拡散層は、第１画素内の一対の第１浮遊拡散層と第２画素内の一対の第２浮遊拡散層を含み、
　前記変換効率制御トランジスタは、前記第１画素内の第１変換効率制御トランジスタと前記第２画素内の第２変換効率制御トランジスタとを含み、
　前記前段回路は、
　前記一対の第１浮遊拡散層と、前記第１変換効率制御トランジスタとが配置された第１の前段回路と、
　前記一対の第２浮遊拡散層と、前記第２変換効率制御トランジスタとが配置された第２の前段回路と
を備え、
　前記第１、第２、第３および第４の容量素子の一端は、前記第１の前段回路に共通に接続され、
　前記第５、第６、第７および第８の容量素子の一端は、前記第２の前段回路に共通に接続される前記（４）または（５）に記載の固体撮像素子。
（７）前記前段回路は、第１のチップに設けられ、
　前記第１、第２、第３および第４の容量素子と前記選択回路と前記後段回路とは、第２のチップに設けられる
前記（１）から（６）のいずれかに記載の固体撮像素子。
（８）前記リセットレベルおよび前記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
　前記アナログデジタル変換器は、第３のチップに設けられる
前記（７）記載の固体撮像素子。
（９）転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、
　前記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、
　前記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、
　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す後段回路と、
　前記リセットレベルおよび前記信号レベルを処理する信号処理回路と
を具備する撮像装置。
（１０）転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択手順と、
　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す読出し手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２０３　上側画素チップ
　２０４　下側画素チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１、２５２　負荷ＭＯＳトランジスタ
　２６０　カラム信号処理回路
　２６１、４１１、４１３、４１６　セレクタ
　２６２　ラッチ回路
　２７０　ＡＤＣ
　２７１　比較器
　２７２、２７３　オートゼロスイッチ
　２７４　カウンタ
　３００　画素ブロック
　３０１、３０２　画素
　３１０、５１０　前段回路
　３１１、５１１　光電変換素子
　３１２、５１２　転送トランジスタ
　３１３、５１３　ＦＤリセットトランジスタ
　３１４、３１８、５１４、５１８　ＦＤ
　３１５、５１５　前段増幅トランジスタ
　３１６、５１６　電流源トランジスタ
　３１７、５１７　変換効率制御トランジスタ
　３３１～３３４、５３１～５３４　容量素子
　３５０　選択回路
　３５１～３５４、５５１～５５４　選択トランジスタ
　３５５　ＨＣ側選択回路
　３５６　ＬＣ側選択回路
　３６１、３６６　後段リセットトランジスタ
　３７０　後段回路
　３７１、３７７　後段増幅トランジスタ
　３７２、３７８　後段選択トランジスタ
　３７５　ＨＣ側後段回路
　３７６　ＬＣ側後段回路
　４００　デジタル信号処理部
　４１２、４１５　メモリ
　４１４　照度判定部
　４１７　デジタルゲイン補正部
　４２０　ＣＤＳ処理部
　４２１　減算器
　１２０３１　撮像部

Claims (10)

  1. 　転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、
    　前記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、
    　前記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、
    　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す後段回路と
    を具備する固体撮像素子。
  2. 　前記変換効率制御トランジスタは、所定値より高い高変換効率と前記所定値より低い低変換効率とのいずれかに変換効率を制御し、
    　前記第１の容量素子は、変換効率が前記高変換効率のときの前記リセットレベルをＨＣ（High Conversion）リセットレベルとして保持し、
    　前記第２の容量素子は、変換効率が前記高変換効率のときの前記信号レベルをＨＣ信号レベルとして保持し、
    　前記第３の容量素子は、変換効率が前記低変換効率のときの前記リセットレベルをＬＣ（Low Conversion）リセットレベルとして保持し、
    　前記第４の容量素子は、変換効率が前記低変換効率のときの前記信号レベルをＬＣ信号レベルとして保持する
    請求項１記載の固体撮像素子。
  3. 　前記ＨＣリセットレベル、前記ＨＣ信号レベル、前記ＬＣリセットレベルおよび前記ＬＣ信号レベルのそれぞれをデジタル信号に変換するアナログデジタル変換部と、
    　前記ＨＣリセットレベルに対応する前記デジタル信号と前記ＨＣ信号レベルに対応する前記デジタル信号との差分をＨＣ差分データとして算出し、前記ＬＣリセットレベルに対応する前記デジタル信号と前記ＬＣ信号レベルに対応する前記デジタル信号との差分をＬＣ差分データとして算出する相関二重サンプリング処理部と、
    　前記ＨＣ差分データに基づいて照度が所定値より高いか否かを判定して判定結果を生成する照度判定部と、
    　前記判定結果に基づいて前記ＨＣ差分データおよび前記ＬＣ差分データのいずれかを選択する後段セレクタと
    をさらに具備する請求項２記載の固体撮像素子。
  4. 　前記後段ノードは、ＨＣ側後段ノードおよびＬＣ側後段ノードを含み、
    　前記選択回路は、
    　前記第１および第２の容量素子のそれぞれの他端のいずれかを選択して前記ＨＣ側後段ノードと接続するＨＣ側選択回路と、
    　前記第３および第４の容量素子のそれぞれの他端のいずれかを選択して前記ＬＣ側後段ノードと接続するＬＣ側選択回路と
    を備え、
    　前記後段回路は、
    　前記ＨＣ側後段ノードから前記ＨＣ信号レベルおよび前記ＨＣリセットレベルを読み出してＨＣ側垂直信号線を介して出力するＨＣ側後段回路と、
    　前記ＬＣ側後段ノードから前記ＬＣ信号レベルおよび前記ＬＣリセットレベルを読み出してＬＣ側垂直信号線を介して出力するＬＣ側後段回路とを備える請求項２記載の固体撮像素子。
  5. 　所定のラッチ出力信号に従って前記ＨＣ側垂直信号線の電位と前記ＬＣ側垂直信号線の電位とのいずれかを選択して出力電位として出力する前段セレクタと、
    　前記出力電位と所定の参照電圧とを比較して比較結果として出力する比較器と、
    　前記比較結果に基づいて前記ラッチ出力信号を生成するラッチ回路と、
    　前記比較結果が反転するまでの期間に亘って計数値を計数するカウンタと
    をさらに具備する請求項４記載の固体撮像素子。
  6. 　第５、第６、第７および第８の容量素子をさらに具備し、
    　前記一対の浮遊拡散層は、第１画素内の一対の第１浮遊拡散層と第２画素内の一対の第２浮遊拡散層を含み、
    　前記変換効率制御トランジスタは、前記第１画素内の第１変換効率制御トランジスタと前記第２画素内の第２変換効率制御トランジスタとを含み、
    　前記前段回路は、
    　前記一対の第１浮遊拡散層と、前記第１変換効率制御トランジスタとが配置された第１の前段回路と、
    　前記一対の第２浮遊拡散層と、前記第２変換効率制御トランジスタとが配置された第２の前段回路と
    を備え、
    　前記第１、第２、第３および第４の容量素子の一端は、前記第１の前段回路に共通に接続され、
    　前記第５、第６、第７および第８の容量素子の一端は、前記第２の前段回路に共通に接続される請求項４記載の固体撮像素子。
  7. 　前記前段回路は、第１のチップに設けられ、
    　前記第１、第２、第３および第４の容量素子と前記選択回路と前記後段回路とは、第２のチップに設けられる
    請求項１記載の固体撮像素子。
  8. 　前記リセットレベルおよび前記信号レベルを順にデジタル信号に変換するアナログデジタル変換器をさらに具備し、
    　前記アナログデジタル変換器は、第３のチップに設けられる
    請求項７記載の固体撮像素子。
  9. 　転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路と、
    　前記前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子と、
    　前記第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択回路と、
    　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す後段回路と、
    　前記リセットレベルおよび前記信号レベルを処理する信号処理回路と
    を具備する撮像装置。
  10. 　転送された電荷を電圧に変換する一対の浮遊拡散層と、前記一対の浮遊拡散層の間の経路の開閉により前記電荷を前記電圧に変換する変換効率を制御する変換効率制御トランジスタとが配置された前段回路に一端が共通に接続された第１、第２、第３および第４の容量素子のそれぞれの他端のいずれかを選択して所定の後段ノードと接続する選択手順と、
    　前記一対の浮遊拡散層が初期化されたときの前記電圧を増幅したリセットレベルと前記電荷が転送されたときの前記電圧を増幅した信号レベルとを前記後段ノードを介して読み出す読出し手順と
    を具備する固体撮像素子の制御方法。
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