WO2023062947A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2023062947A1
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voltage
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ルォンフォン 朝倉
稔 坂田
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ソニーセミコンダクタソリューションズ株式会社
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Definitions

  • This technology relates to solid-state imaging devices. More specifically, the present invention relates to a solid-state imaging device that performs AD (Analog to Digital) conversion for each column, an imaging device, and a control method for the solid-state imaging device.
  • AD Analog to Digital
  • solid-state imaging devices use a column ADC (Analog to Digital Converter) method, in which an ADC is arranged for each column outside the pixel array section and pixel signals are sequentially read out row by row, with the aim of miniaturizing the pixels.
  • a solid-state imaging device has been proposed that switches the conversion efficiency for converting electric charge into voltage in two stages by opening and closing the path between the floating diffusion layer and the additional capacitance (see, for example, Patent Document 1). reference.).
  • four signals are generated in order by the circuit at the front stage, held in four capacitive elements for each pixel, and the circuit at the rear stage outputs them via four vertical signal lines for each column.
  • the conventional technology described above attempts to expand the dynamic range by switching the conversion efficiency.
  • four vertical signal lines must be wired for each column, and amplification transistors and selection transistors must be arranged for each of these vertical signal lines.
  • the number of transistors will increase. Therefore, there is a problem that miniaturization of pixels becomes difficult.
  • This technology was created in view of this situation, and aims to facilitate miniaturization of pixels in solid-state imaging devices that expand the dynamic range.
  • the present technology has been made to solve the above-mentioned problems, and the first aspect thereof is the conversion efficiency when converting charge into voltage by opening and closing the path between the floating diffusion layer and the additional capacitance.
  • a conversion efficiency control transistor for controlling the conversion efficiency
  • a front-stage amplification transistor for amplifying the voltage generated from the charge by the conversion efficiency and outputting the voltage to a front-stage node
  • a plurality of capacitive elements for holding the output voltage
  • the A solid-state imaging device comprising a selection circuit that connects any one of a plurality of capacitive elements to a subsequent node, and a subsequent circuit that reads out and outputs the held voltage via the latter node, and a control method thereof.
  • the voltage is one of a first reset level, a first signal level, a second reset level, and a second signal level
  • the plurality of capacitive elements are: a first capacitive element holding the first reset level, a second capacitive element holding the first signal level, a third capacitive element holding the second reset level, and the second signal and a fourth capacitive element that holds the level.
  • the first aspect further comprises a photoelectric conversion element and a discharge transistor for discharging charges overflowing from the photoelectric conversion element, wherein the discharge transistor is a connection node of the conversion efficiency control transistor and the additional capacity. and the photoelectric conversion element. This brings about the effect of suppressing the potential fluctuation of the floating diffusion layer due to the overflow.
  • the conversion efficiency control transistor includes first and second conversion efficiency control transistors inserted between the additional capacitance and the floating diffusion layer, and the voltage is the first the reset level, the first signal level, the second reset level, the second signal level, the third reset level, and the third signal level, and the plurality of capacitive elements are selected from the first a first capacitive element holding the reset level of, a second capacitive element holding the first signal level, a third capacitive element holding the second reset level, and holding the second signal level and a fourth capacitive element for holding the third reset level, a fifth capacitive element for holding the third reset level, and a sixth capacitive element for holding the third signal level.
  • the first aspect further comprises a photoelectric conversion element and a discharge transistor for discharging charges overflowing from the photoelectric conversion element, wherein the discharge transistor includes the first conversion efficiency control transistor and the additional capacitance. may be inserted between the connection node and the photoelectric conversion element. This brings about the effect of suppressing the potential fluctuation of the floating diffusion layer due to the overflow.
  • a current source transistor may be further provided for supplying a predetermined current to the pre-amplification transistor. This brings about the effect of driving the front-stage amplifying transistor.
  • a switch may further be provided. This brings about the effect of reducing noise.
  • a current source transistor may be further provided for supplying a predetermined current to the pre-amplification transistor via the first switch.
  • the first aspect further comprises a photoelectric conversion element, a pre-stage transfer transistor that transfers charges from the photoelectric conversion element to the floating diffusion layer, and a first reset transistor that initializes the floating diffusion layer.
  • One end of each of the plurality of capacitive elements may be commonly connected to the preceding node, and the other end of each may be connected to the selection circuit. This brings about the effect of speeding up the settling of the preceding node.
  • the current source transistor further comprises a switching unit for adjusting a source voltage supplied to the source of the pre-amplification transistor, and a current source transistor connected to the drain of the pre-amplification transistor. may transition from the ON state to the OFF state after the exposure period ends. This brings about the effect that the source follower in the preceding stage is turned off during reading.
  • the switching unit supplies a predetermined power supply voltage as the source voltage during the exposure period, and supplies a generated voltage different from the power supply voltage as the source voltage after the exposure period ends. You may This has the effect of adjusting the source voltage of the source follower in the preceding stage.
  • the difference between the power supply voltage and the generated voltage is substantially equal to the sum of the amount of change due to reset feedthrough of the first reset transistor and the gate-source voltage of the preamplifying transistor. You may This brings about the effect of improving the sensitivity non-uniformity.
  • the pre-stage transfer transistor transfers the charge to the floating diffusion layer, and the first reset transistor initializes the photoelectric conversion element together with the floating diffusion layer.
  • the pre-stage transfer transistor may transfer the charge to the floating diffusion layer at a predetermined exposure end timing. This brings about the effect of matching the potentials at the time of exposure and at the time of readout.
  • the first aspect further includes a digital signal processing unit that adds a pair of consecutive frames, the plurality of capacitive elements include first and second capacitive elements, and the voltage is a reset level. and signal levels, and the selection circuit causes one of the first and second capacitive elements to hold the reset level within the exposure period of one of the pair of frames, and then selects the first and second capacitive elements. 2 holding the signal level, and holding the reset level in the other one of the first and second capacitive elements within the exposure period of the other of the pair of frames.
  • the signal level may be held in the one of the second capacitive elements. This brings about the effect of improving the sensitivity non-uniformity.
  • an analog-to-digital converter that converts the output voltage into a digital signal may be further provided. This brings about the effect of generating digital image data.
  • the analog-to-digital converter includes a comparator that compares the level of the vertical signal line that transmits the voltage with a predetermined ramp signal and outputs a comparison result, and a comparator that outputs the comparison result. and a counter that counts a count value over a period of up to and outputs the digital signal indicating the count value.
  • the comparator may connect either the vertical signal line or a predetermined reference voltage node to a comparator that compares levels of a pair of input terminals and outputs a comparison result.
  • An input side selector for selecting and connecting to one of the pair of input terminals may be provided, and the ramp signal may be input to one of the pair of input terminals. This brings about the effect of suppressing the reduction of black spots.
  • a control unit that determines whether or not the illuminance is higher than a predetermined value based on the comparison result and outputs the determination result, and performs correlated double sampling processing on the digital signal.
  • a CDS (Correlated Double Sampling) processing unit that performs the correlated double sampling processing, and an output selector that outputs either the digital signal subjected to the correlated double sampling processing or the digital signal of a predetermined value based on the determination result. You may This brings about the effect of suppressing the reduction of black spots.
  • the first aspect further includes a short-circuit transistor that opens and closes a path between the preceding stage node and the output node of the succeeding stage circuit, and the plurality of capacitive elements comprise first and second capacitive elements. may contain. This brings about the effect of reducing the number of capacitive elements.
  • the floating diffusion layer is initialized immediately before the end of the first exposure period to open the conversion efficiency control transistor, and the voltage is set to the first reset level to set the first reset level. and holding the voltage in the second capacitor as a first signal level by transferring charges at the end of the first exposure period while opening the conversion efficiency control transistor,
  • a vertical scanning circuit may be further provided which causes the floating diffusion layer to hold the voltage as the second signal level by transferring charges at the end of the second exposure period while closing the conversion efficiency control transistor. This brings about the effect that all pixels are exposed with dual gain.
  • the vertical scanning circuit closes the short-circuit transistor during a readout period and outputs the second signal level to the analog-to-digital converter.
  • the floating diffusion layer is initialized while the short-circuit transistor is closed, the voltage is output to the analog-digital converter as a second reset level, and the first reset is carried out while the short-circuit transistor is open.
  • the level and the first signal level may be sequentially output to the analog-to-digital converter. This brings about the effect that the pixel signal is read out with dual gain.
  • a second aspect of the present technology is a conversion efficiency control transistor that controls conversion efficiency when converting charges into voltage by opening and closing a path between a floating diffusion layer and an additional capacitor; a pre-amplifier transistor for amplifying the voltage generated from and outputting it to a pre-stage node; a plurality of capacitive elements for holding the output voltage; and a selection circuit for connecting any one of the plurality of capacitive elements to a post-stage node. , a post-stage circuit that reads out and outputs the voltages held in the plurality of capacitive elements via the post-stage nodes, and a signal processing circuit that processes signals of the voltages.
  • the conversion efficiency is switched, and an effect of facilitating miniaturization of pixels is brought about.
  • FIG. 4 is a circuit diagram showing one configuration example of a pixel in a first comparative example; It is a figure which shows an example of the state of each pixel at the time of read-out of the reset level in 1st Embodiment of this technique, and at the time of initialization of a succeeding node. It is a figure showing an example of a state of a pixel at the time of read-out of a signal level in a 1st embodiment of this art. It is a flow chart which shows an example of operation of a solid-state image sensing device in a 1st embodiment of this art. It is a circuit diagram showing one example of composition of a pixel in the 1st modification of a 1st embodiment of this art.
  • FIG. 14 is a timing chart showing an example of global shutter operation for odd frames according to the fourth embodiment of the present technology; FIG. It is a timing chart which shows an example of read-out operation
  • FIG. 16 is a timing chart showing an example of rolling shutter operation in the sixth embodiment of the present technology
  • FIG. 22 is a timing chart showing an example of global shutter operation in the twelfth embodiment of the present technology
  • FIG. 12 is a timing chart which shows an example of read-out operation in a 12th embodiment of this art.
  • FIG. 22 is a timing chart showing an example of global shutter operation in the twelfth embodiment of the present technology
  • FIG. 12 is a timing chart which shows an example of read-out operation in a 12th embodiment of this art.
  • It is a circuit diagram showing a configuration example of a pixel in the first modification of the twelfth embodiment of the present technology.
  • FIG. 9 is a timing chart which shows an example of operation of a solid-state image sensor in the 1st modification of a 12th embodiment of this art.
  • 9 is a timing chart showing an example of the operation of the solid-state imaging device in the second comparative example; It is a circuit diagram showing a configuration example of a pixel in the second modification of the twelfth embodiment of the present technology. It is a circuit diagram which shows one structural example of the pixel in the 3rd modification of 12th Embodiment of this technique. It is a circuit diagram which shows one structural example of the pixel in the 4th modification of 12th Embodiment of this technique.
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • First Embodiment Example of Holding Pixel Signals in First and Second Capacitive Elements
  • Second Embodiment Example in which an Ejection Transistor is Added and a Pixel Signal is Held in the First and Second Capacitive Elements
  • Third Embodiment Example of Holding Pixel Signals in First and Second Capacitive Elements and Controlling Reset Power Supply Voltage
  • Fourth Embodiment Example in which pixel signals are held in first and second capacitive elements and the level to be held is exchanged for each frame) 5.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • This imaging device 100 is a device for capturing image data, and includes an imaging lens 110 , a solid-state imaging device 200 , a recording section 120 and an imaging control section 130 .
  • As the imaging device 100 a digital camera or an electronic device (smartphone, personal computer, etc.) having an imaging function is assumed.
  • the solid-state imaging device 200 captures image data under the control of the imaging control section 130 .
  • the solid-state imaging device 200 supplies image data to the recording section 120 via the signal line 209 .
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200 .
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture image data.
  • the imaging control unit 130 supplies an imaging control signal including, for example, a vertical synchronization signal VSYNC to the solid-state imaging device 200 via the signal line 139 .
  • the recording unit 120 records image data.
  • the vertical synchronization signal VSYNC is a signal that indicates the timing of imaging, and a periodic signal with a constant frequency (such as 60 Hz) is used as the vertical synchronization signal VSYNC.
  • the imaging device 100 records image data
  • the image data may be transmitted to the outside of the imaging device 100.
  • an external interface is further provided for transmitting image data.
  • the imaging device 100 may further display image data.
  • a display section is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211 , a pixel array section 220 , a timing control circuit 212 , a DAC (Digital to Analog Converter) 213 , a load MOS circuit block 250 and a column signal processing circuit 260 .
  • a plurality of pixels 300 are arranged in a two-dimensional grid in the pixel array section 220 .
  • each circuit in the solid-state imaging device 200 is provided on, for example, a single semiconductor chip.
  • a set of pixels 300 arranged in the horizontal direction is hereinafter referred to as a "row”, and a set of pixels 300 arranged in the direction perpendicular to the row is referred to as a "column”.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal VSYNC from the imaging control section 130.
  • the DAC 213 generates a sawtooth ramp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 260 .
  • the vertical scanning circuit 211 sequentially selects and drives rows to output analog pixel signals.
  • the pixel 300 photoelectrically converts incident light to generate an analog pixel signal. This pixel 300 supplies a pixel signal to the column signal processing circuit 260 via the load MOS circuit block 250 .
  • the load MOS circuit block 250 is provided with a MOS transistor for supplying a constant current for each column.
  • the column signal processing circuit 260 executes signal processing such as AD conversion processing and CDS processing on pixel signals for each column.
  • the column signal processing circuit 260 supplies the image data made up of the processed signals to the recording section 120 .
  • Note that the column signal processing circuit 260 is an example of the signal processing circuit described in the claims.
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 300 according to the first embodiment of the present technology.
  • This pixel 300 includes a front-stage circuit 310 , capacitive elements 321 and 322 , a selection circuit 330 , a rear-stage reset transistor 341 , and a rear-stage circuit 350 .
  • the pre-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD (Floating Diffusion) reset transistor 313 , an FD 314 , a pre-stage amplification transistor 315 and a current source transistor 316 .
  • the photoelectric conversion element 311 generates charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg from the vertical scanning circuit 211 .
  • the FD reset transistor 313 extracts electric charge from the FD 314 according to the FD reset signal rst from the vertical scanning circuit 211 and initializes it.
  • the FD 314 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the front-stage amplification transistor 315 amplifies the voltage level of the FD 314 and outputs it to the front-stage node 320 .
  • the FD reset transistor 313 is an example of the first reset transistor described in the claims.
  • the pre-amplification transistor 315 is an example of the first amplification transistor described in the claims.
  • the sources of the FD reset transistor 313 and the pre-amplification transistor 315 are connected to the power supply voltage VDD.
  • the current source transistor 316 is connected to the drain of the pre-amplification transistor 315 . This current source transistor 316 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • each of the capacitive elements 321 and 322 is commonly connected to the preceding node 320 , and the other end of each is connected to the selection circuit 330 .
  • the capacitive elements 321 and 322 are examples of the first and second capacitive elements described in the claims.
  • the selection circuit 330 includes selection transistors 331 and 332 .
  • the selection transistor 331 opens and closes the path between the capacitive element 321 and the subsequent node 340 according to the selection signal ⁇ r from the vertical scanning circuit 211 .
  • the selection transistor 332 opens and closes the path between the capacitive element 322 and the subsequent node 340 according to the selection signal ⁇ s from the vertical scanning circuit 211 .
  • the post-stage reset transistor 341 initializes the level of the post-stage node 340 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211 .
  • a potential different from the power supply potential VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 350 includes a post-stage amplification transistor 351 and a post-stage selection transistor 352 .
  • the rear-stage amplification transistor 351 amplifies the level of the rear-stage node 340 .
  • the post-stage selection transistor 352 outputs a signal of a level amplified by the post-stage amplification transistor 351 to the vertical signal line 309 as a pixel signal in accordance with the post-stage selection signal selb from the vertical scanning circuit 211 .
  • nMOS n-channel Metal Oxide Semiconductor
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst and transfer signal trg to all pixels at the start of exposure. Thereby, the photoelectric conversion element 311 is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r to high level for all pixels.
  • the FD 314 is initialized, and the capacitive element 321 holds a level corresponding to the level of the FD 314 at that time.
  • This control is hereinafter referred to as "FD reset".
  • the level of the FD 314 at the time of FD reset and the level corresponding to that level are hereinafter collectively referred to as "P phase” or "reset level”. .
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ s to high level for all pixels. As a result, a signal charge corresponding to the amount of exposure is transferred to the FD 314 , and a level corresponding to the level of the FD 314 at that time is held in the capacitive element 322 .
  • phase D phase D
  • signal level level
  • Exposure control that simultaneously starts and ends exposure for all pixels in this way is called a global shutter method.
  • the pre-stage circuits 310 of all pixels sequentially generate a reset level and a signal level.
  • the reset level is held in the capacitor 321 and the signal level is held in the capacitor 322 .
  • the vertical scanning circuit 211 sequentially selects rows and sequentially outputs the reset level and signal level of the rows.
  • the vertical scanning circuit 211 supplies the high level selection signal ⁇ r for a predetermined period while setting the FD reset signal rst and the subsequent stage selection signal selb of the selected row to high level.
  • the capacitive element 321 is connected to the post-stage node 340, and the reset level is read.
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb over the pulse period while keeping the FD reset signal rst and the post-stage selection signal selb of the selected row at high level. As a result, the level of the subsequent node 340 is initialized. At this time, both select transistor 331 and select transistor 332 are in an open state, and capacitive elements 321 and 322 are disconnected from subsequent node 340 .
  • the vertical scanning circuit 211 After initialization of the post-stage node 340, the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s for a predetermined period while keeping the FD reset signal rst and the post-stage selection signal selb of the selected row at high level. Thereby, the capacitive element 322 is connected to the post-stage node 340, and the signal level is read.
  • the selection circuit 330 of the selected row performs control to connect the capacitive element 321 to the subsequent node 340, to disconnect the capacitive elements 321 and 322 from the subsequent node 340, and to connect the capacitive element 322 to the subsequent node 340. and control to connect to .
  • the post-stage reset transistor 341 in the selected row initializes the level of the post-stage node 340 .
  • the post-stage circuit 350 of the selected row sequentially reads the reset level and the signal level from the capacitive elements 321 and 322 via the post-stage node 340 and outputs them to the vertical signal line 309 .
  • FIG. 4 is a block diagram showing one configuration example of the load MOS circuit block 250 and the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired to the load MOS circuit block 250 for each column. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. A load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309 .
  • a plurality of ADCs 261 and a digital signal processing unit 262 are arranged in the column signal processing circuit 260 .
  • ADC 261 is arranged for each column. Assuming that the number of columns is I, I ADCs 261 are arranged.
  • the ADC 261 uses the ramp signal Rmp from the DAC 213 to convert analog pixel signals from the corresponding column into digital signals.
  • This ADC 261 supplies a digital signal to the digital signal processing section 262 .
  • the ADC 261 is a single-slope ADC that includes a comparator and a counter.
  • the digital signal processing unit 262 performs predetermined signal processing such as CDS processing on each digital signal for each column.
  • the digital signal processing unit 262 supplies image data made up of processed digital signals to the recording unit 120 .
  • FIG. 5 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst and transfer signal trg to all rows (in other words, all pixels) from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. do. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • rst_[n] and trg_[n] in the same figure indicate the signals to the n-th row pixels of the N rows.
  • N is an integer indicating the total number of lines, and n is an integer from 1 to N.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r to high level in all pixels. .
  • all pixels are FD-reset, and the reset level is sample-held.
  • rstb_[n] and ⁇ r_[n] in the same figure indicate signals to pixels in the n-th row.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r to low level.
  • the vertical scanning circuit 211 supplies the high-level transfer signal trg over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ s to high level in all pixels. This samples and holds the signal level. Also, the level of the preceding node 320 drops from the reset level (VDD-Vsig) to the signal level (VDD-Vgs-Vsig).
  • VDD is the power supply voltage
  • Vsig is the net signal level obtained by the CDS process.
  • Vgs is the gate-to-source voltage of the pre-amplification transistor 315 .
  • ⁇ s_[n] in the figure indicates a signal to the n-th pixel.
  • the vertical scanning circuit 211 returns the selection signal ⁇ s to low level.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to supply the current id1.
  • id1_[n] in the figure indicates the current of the n-th pixel.
  • the current id1 needs to be on the order of several nanoamperes (nA) to several tens of nanoamperes (nA).
  • the load MOS transistors 251 of all columns are in the off state, and the current id2 is not supplied to the vertical signal line 309 .
  • FIG. 6 is a timing chart showing an example of read operation in the first embodiment of the present technology.
  • the vertical scanning circuit 211 sets the n-th row FD reset signal rst and the subsequent stage selection signal selb to high level.
  • the post-stage reset signal rstb for all rows is controlled to low level.
  • selb_[n] in the figure indicates a signal to the n-th row pixel.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r to the n-th row over a period from timing T11 immediately after timing T10 to timing T13.
  • the potential of the post-stage node 340 becomes the reset level Vrst.
  • the DAC 213 gradually raises the ramp signal Rmp over the period from timing T12 to timing T13 after timing T11.
  • the ADC 261 compares the ramp signal Rmp with the level Vrst' of the vertical signal line 309, and counts the count value until the comparison result is inverted. As a result, the P-phase level (reset level) is read.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T14 immediately after timing T13. As a result, when a parasitic capacitance exists in the post-stage node 340, the history of the previous signal held in the parasitic capacitance can be erased.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s to the n-th row over a period from timing T15 to timing T17 immediately after initialization of the subsequent node 340 .
  • the potential of the post-stage node 340 becomes the signal level Vsig.
  • the signal level was lower than the reset level, but at the time of reading, the signal level becomes higher than the reset level because the latter node 340 is used as a reference.
  • the difference between the reset level Vrst and the signal level Vsig corresponds to the net signal level after removing the FD reset noise and offset noise.
  • the DAC 213 gradually raises the ramp signal Rmp over a period from timing T16 to timing T17 after timing T15.
  • the ADC 261 compares the ramp signal Rmp with the level Vrst' of the vertical signal line 309, and counts the count value until the comparison result is inverted. As a result, the D-phase level (signal level) is read.
  • the vertical scanning circuit 211 controls the current source transistor 316 of the n-th row to be read over the period from timing T10 to timing T17 to supply the current id1. Further, the timing control circuit 212 controls the load MOS transistors 251 of all columns to supply the current id2 during the readout period of all rows.
  • the solid-state imaging device 200 reads the signal level after the reset level, the order is not limited to this. As illustrated in FIG. 7, the solid-state imaging device 200 can also read the reset level after the signal level. In this case, as illustrated in the figure, the vertical scanning circuit 211 supplies the high level selection signal ⁇ r after the high level selection signal ⁇ s. Also, in this case, it is necessary to reverse the slope of the ramp signal.
  • FIG. 8 is a circuit diagram showing a configuration example of a pixel in the first comparative example.
  • the selection circuit 330 is not provided, and a transfer transistor is inserted between the pre-stage node 320 and the pre-stage circuit.
  • Capacitors C1 and C2 are inserted instead of capacitive elements 321 and 322, respectively.
  • Capacitor C 1 is inserted between preceding node 320 and the ground terminal, and capacitance C 2 is inserted between preceding node 320 and subsequent node 340 .
  • FIG. 9 is a diagram showing an example of the state of each pixel when the reset level is read and when the subsequent node is initialized according to the first embodiment of the present technology.
  • a indicates the state of the pixel 300 when the reset level is read
  • b indicates the state of the pixel 300 when the subsequent node 340 is initialized.
  • the selection transistor 331, the selection transistor 332, and the post-stage reset transistor 341 are represented by the symbol of a switch for convenience of explanation.
  • the vertical scanning circuit 211 closes the selection transistor 331 and opens the selection transistor 332 and the post-stage reset transistor 341 . Thereby, the reset level is read out via the post-stage circuit 350 .
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 opens the selection transistor 331 and the selection transistor 332 and closes the post-stage reset transistor 341, as illustrated in b in FIG. Thereby, capacitive elements 321 and 322 are disconnected from post-stage node 340, and the level of post-stage node 340 is initialized.
  • the capacitance value of the parasitic capacitance Cp of the post-stage node 340 disconnected from the capacitive elements 321 and 322 is much smaller than that of the capacitive elements 321 and 322 .
  • the parasitic capacitance Cp is several femtofarads (fF)
  • the capacitive elements 321 and 322 are on the order of several tens of femtofarads.
  • FIG. 10 is a diagram showing an example of the state of the pixel 300 when reading the signal level according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 closes the selection transistor 332 and opens the selection transistor 331 and the post-stage reset transistor 341 . Thereby, the signal level is read out via the post-stage circuit 350 .
  • the post-stage reset transistor 341 is driven during reading, so kTC noise is generated at that time.
  • the capacitive elements 321 and 322 are disconnected when the post-stage reset transistor 341 is driven, and the parasitic capacitance Cp at that time is small. Therefore, the kTC noise during readout can be ignored compared to the kTC noise during exposure. Therefore, the kTC noise during exposure and readout is expressed by Equation 2.
  • the pixel 300 whose capacitance is separated during readout has smaller kTC noise than the first comparative example in which the capacitance is not separated during readout. Thereby, the image quality of image data can be improved.
  • FIG. 11 is a flow chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 211 exposes all pixels (step S901). Then, the vertical scanning circuit 211 selects a row to read (step S902). The column signal processing circuit 260 reads the reset level of that row (step S903), and then reads the signal level (step S904).
  • the solid-state imaging device 200 determines whether reading of all rows has been completed (step S905). If readout of all rows has not been completed (step S905: No), the solid-state imaging device 200 repeats step S902 and subsequent steps. On the other hand, when reading of all rows is completed (step S905: Yes), the solid-state imaging device 200 executes CDS processing and the like, and ends the operation for imaging. When image data of a plurality of images are continuously captured, steps S901 to S905 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the rear-stage reset transistor 341 initializes the rear-stage node 340 when the selection circuit 330 disconnects the capacitive elements 321 and 322 from the rear-stage node 340 . Since capacitive elements 321 and 322 are separated, the level of reset noise due to their driving is a level corresponding to parasitic capacitance smaller than their capacities. This noise reduction can improve the image quality of the image data.
  • the signal is read while the pre-stage circuit 310 is connected to the pre-stage node 320, but in this configuration, noise from the pre-stage node 320 cannot be blocked during reading.
  • the pixel 300 of the first modification of the first embodiment differs from the first embodiment in that a transistor is inserted between the pre-stage circuit 310 and the pre-stage node 320 .
  • FIG. 12 is a circuit diagram showing a configuration example of the pixel 300 in the first modified example of the first embodiment of the present technology.
  • the pixel 300 of the first modification of the first embodiment differs from the first embodiment in that it further includes a pre-stage reset transistor 323 and a pre-stage selection transistor 324 .
  • VDD1 is the power supply voltage of the pre-stage circuit 310 and the post-stage circuit 350 of the first modification of the first embodiment.
  • the pre-stage reset transistor 323 initializes the level of the pre-stage node 320 with the power supply voltage VDD2. It is desirable to set this power supply voltage VDD2 to a value that satisfies the following equation.
  • VDD2 VDD1-Vgs Equation 3
  • Vgs is the voltage between the gate and source of the preamplifying transistor 315 .
  • Equation 3 By setting a value that satisfies Equation 3, it is possible to reduce the potential fluctuation between the preceding node 320 and the succeeding node 340 when it is dark. This makes it possible to improve photo response non-uniformity (PRNU).
  • PRNU photo response non-uniformity
  • the front-stage selection transistor 324 opens and closes the path between the front-stage circuit 310 and the front-stage node 320 according to the front-stage selection signal sel from the vertical scanning circuit 211 .
  • FIG. 13 is a timing chart showing an example of global shutter operation in the first modified example of the first embodiment of the present technology.
  • the timing chart of the first modification of the first embodiment differs from that of the first embodiment in that the vertical scanning circuit 211 further supplies the previous stage reset signal rsta and the previous stage selection signal sel.
  • rsta_[n] and sel_[n] denote signals to pixels in the nth row.
  • the vertical scanning circuit 211 supplies a high-level pre-stage selection signal sel to all pixels from timing T2 immediately before the end of exposure to timing T5.
  • the previous stage reset signal rsta is controlled to a low level.
  • FIG. 14 is a timing chart showing an example of read operation in the first modified example of the first embodiment of the present technology.
  • the previous stage selection signal sel is controlled to a low level.
  • the pre-stage selection transistor 324 is shifted to an open state, and the pre-stage node 320 is disconnected from the pre-stage circuit 310 .
  • noise from the preceding node 320 can be cut off during reading.
  • the vertical scanning circuit 211 supplies the high-level pre-stage reset signal rsta to the n-th row.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all pixels to stop supplying the current id1.
  • Current id2 is supplied in the same manner as in the first embodiment. Thus, control of the current id1 becomes simpler than in the first embodiment.
  • the pre-stage selection transistor 324 transitions to the open state during reading to disconnect the pre-stage circuit 310 from the pre-stage node 320 .
  • Noise from the circuit 310 can be blocked.
  • the circuits in the solid-state imaging device 200 were provided on a single semiconductor chip, but with this configuration, there is a risk that the device will not fit within the semiconductor chip when the pixels 300 are miniaturized.
  • the solid-state imaging device 200 of the second modification of the first embodiment differs from the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over two semiconductor chips.
  • FIG. 15 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the second modification of the first embodiment of the present technology.
  • a solid-state imaging device 200 of a second modification of the first embodiment includes a lower pixel chip 202 and an upper pixel chip 201 stacked on the lower pixel chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 and a column signal processing circuit 260 are arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a vertical scanning circuit 211 , a timing control circuit 212 , a DAC 213 and a load MOS circuit block 250 are also arranged in the lower pixel chip 202 . These circuits are omitted in the figure.
  • the upper pixel chip 201 is manufactured by, for example, a process dedicated to pixels
  • the lower pixel chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • CMOS Complementary MOS
  • FIG. 16 is a circuit diagram showing a configuration example of the pixel 300 in the second modified example of the first embodiment of the present technology.
  • the front-stage circuit 310 is arranged on the upper pixel chip 201
  • the other circuits and elements are arranged on the lower pixel chip 202 .
  • the current source transistor 316 can also be placed further on the lower pixel chip 202 .
  • the area of the pixel can be reduced and the pixel can be miniaturized. becomes easier.
  • the circuits and elements in the pixel 300 are distributed over two semiconductor chips, so that the pixel can be easily miniaturized. Become.
  • the second modification of the first embodiment described above part of the pixels 300 and peripheral circuits (eg, the column signal processing circuit 260) are provided in the lower pixel chip 202 on the lower side.
  • the layout area of the circuits and elements on the lower pixel chip 202 side becomes larger than that of the upper pixel chip 201 due to the peripheral circuits, and there is a risk that the upper pixel chip 201 will have wasted space without circuits and elements.
  • the solid-state imaging device 200 of the third modification of the first embodiment differs from the second embodiment of the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over three semiconductor chips. Different from the variant.
  • FIG. 17 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the third modified example of the first embodiment of the present technology.
  • a solid-state imaging device 200 of the third modification of the first embodiment includes an upper pixel chip 201, a lower pixel chip 202 and a circuit chip 203. FIG. These chips are stacked and electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 is arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a column signal processing circuit 260 In the circuit chip 203, a column signal processing circuit 260, a vertical scanning circuit 211, a timing control circuit 212, a DAC 213 and a load MOS circuit block 250 are arranged. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the lower pixel chip 202 of the second layer can be manufactured by a dedicated process for capacitors and switches.
  • the circuits in the solid-state imaging device 200 are distributed over the three semiconductor chips, so that the circuits are distributed over the two semiconductor chips. Pixels can be further miniaturized as compared with the case where
  • Second Embodiment> In the first embodiment described above, the reset level is sampled and held within the exposure period, but in this configuration the exposure period cannot be made shorter than the reset level sample and hold period.
  • the solid-state imaging device 200 of the second embodiment differs from that of the first embodiment in that the exposure period is made shorter by adding a transistor for discharging charges from the photoelectric conversion element.
  • FIG. 18 is a circuit diagram showing one configuration example of the pixel 300 according to the second embodiment of the present technology.
  • the pixel 300 of the second embodiment differs from the first embodiment in that it further includes a discharge transistor 317 in the pre-stage circuit 310 .
  • the discharge transistor 317 functions as an overflow drain that discharges charges from the photoelectric conversion element 311 according to the discharge signal ofg from the vertical scanning circuit 211 .
  • An nMOS transistor, for example, is used as the discharge transistor 317 .
  • blooming may occur when charges are transferred from the photoelectric conversion element 311 to the FD 314 for all pixels. Then, the potentials of the FD 314 and the previous stage node 320 drop when the FD is reset. Following this potential drop, currents for charging and discharging the capacitative elements 321 and 322 continue to be generated, and the IR drop of the power supply and ground changes from the steady state without blooming.
  • the discharge transistor 317 the charge of the photoelectric conversion element 311 is discharged to the overflow drain side. Therefore, the IR drop at the time of sampling and holding the reset level and the signal level is approximately the same, and streaking noise can be suppressed.
  • FIG. 19 is a timing chart showing an example of global shutter operation according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the FD reset signal rst of high level to all the pixels for the pulse period while setting the discharge signal fg of all pixels to high level.
  • PD reset and FD reset are performed for all pixels.
  • the reset level is sampled and held.
  • ?fg_[n] in the same figure indicates the signal to the pixel of the n-th row among the N rows.
  • the vertical scanning circuit 211 returns the discharge signal THERfg of all pixels to low level. Then, the vertical scanning circuit 211 supplies a high-level transfer signal trg to all pixels over a period from timing T2 immediately before the end of exposure to T3 at the end of exposure. This samples and holds the signal level.
  • both the transfer transistor 312 and the FD reset transistor 313 must be turned on at the start of exposure (that is, at PD reset).
  • the FD 314 must be reset at the same time when the PD is reset. Therefore, it is necessary to reset the FD again within the exposure period and sample and hold the reset level, and the exposure period cannot be shorter than the sample and hold period of the reset level.
  • a certain amount of waiting time is required until the voltage and current stabilize. A period is required.
  • the reset level can be sample-held by performing the FD reset before releasing the PD reset (starting exposure). As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the first to third modifications of the first embodiment can also be applied to the second embodiment.
  • the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 since the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 is provided, it is possible to perform the FD reset and sample and hold the reset level before the start of exposure. can. As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the FD 314 is initialized by the power supply voltage VDD, but in this configuration, there is a possibility that the sensitivity non-uniformity (PRNU) may deteriorate due to variations in the capacitive elements 321 and 322 and parasitic capacitance. be.
  • the solid-state imaging device 200 of the third embodiment differs from the first embodiment in that PRNU is improved by lowering the power supply of the FD reset transistor 313 during reading.
  • FIG. 20 is a circuit diagram showing one configuration example of the pixel 300 according to the third embodiment of the present technology.
  • the pixel 300 of the third embodiment differs from the first embodiment in that the power supply of the FD reset transistor 313 is separated from the power supply voltage VDD of the pixel 300 .
  • the drain of the FD reset transistor 313 of the third embodiment is connected to the reset power supply voltage VRST.
  • This reset power supply voltage VRST is controlled by the timing control circuit 212, for example.
  • the potential of the FD 314 decreases due to the reset feedthrough of the FD reset transistor 313 at timing T0 immediately before the start of exposure, as illustrated in FIG. This fluctuation amount is assumed to be Vft.
  • the potential of the FD 314 changes from VDD to VDD-Vft at timing T0. Also, the potential of the previous stage node 320 during exposure is VDD-Vft-Vsig.
  • the FD reset transistor 313 is turned on during reading, and the FD 314 is fixed to the power supply voltage VDD. Due to the amount of variation Vft of FD 314, the potentials of pre-stage node 320 and post-stage node 340 in reading are shifted higher by about Vft. However, due to variations in the capacitance values of the capacitive elements 321 and 322 and parasitic capacitance, the amount of voltage to be shifted varies from pixel to pixel, resulting in deterioration of PRNU.
  • the transition amount of the subsequent node 340 when the preceding node 320 transitions by Vft is expressed by, for example, the following equation. ⁇ (Cs+ ⁇ Cs)/(Cs+ ⁇ Cs+Cp) ⁇ *Vft Equation 4
  • Cs is the capacitance value of the capacitive element 322 on the signal level side
  • ⁇ Cs is the variation of Cs
  • Cp is the capacitance value of the parasitic capacitance of the post-stage node 340 .
  • Equation 4 can be approximated by the following equation. ⁇ 1 ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 5
  • Equation 5 the variation of the subsequent node 340 can be expressed by the following equation. ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 6
  • FIG. 23 is a timing chart showing an example of voltage control in the third embodiment of the present technology.
  • the timing control circuit 212 controls the reset power supply voltage VRST to a value different from that during the exposure period in the row-by-row readout period after timing T9.
  • the timing control circuit 212 sets the reset power supply voltage VRST to the same value as the power supply voltage VDD.
  • the timing control circuit 212 reduces the reset power supply voltage VRST to VDD-Vft. That is, in the read period, the timing control circuit 212 reduces the reset power supply voltage VRST by an amount that substantially matches the variation Vft due to the reset feedthrough. With this control, the reset level of the FD 314 can be made uniform at the time of exposure and at the time of readout.
  • the timing control circuit 212 reduces the reset power supply voltage VRST by the variation amount Vft due to the reset feedthrough at the time of reading. You can level up. Thereby, it is possible to suppress deterioration of sensitivity non-uniformity (PRNU).
  • PRNU sensitivity non-uniformity
  • the signal level is read after the reset level for each frame.
  • sensitivity non-uniformity PRNU
  • PRNU sensitivity non-uniformity
  • the solid-state imaging device 200 of the fourth embodiment is superior to the first embodiment in improving PRNU by exchanging the level held by the capacitive element 321 and the level held by the capacitative element 322 for each frame. Different from the form.
  • the solid-state imaging device 200 of the fourth embodiment continuously images a plurality of frames in synchronization with the vertical synchronization signal.
  • the odd-numbered frames are called “odd-numbered frames”, and the even-numbered frames are called “even-numbered frames”.
  • FIG. 24 is a timing chart showing an example of global shutter operation for odd frames according to the fourth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 321 to hold the reset level by setting the selection signal ⁇ r and then the selection signal ⁇ s to high level, and then changes the signal level. It is held by the capacitor 322 .
  • FIG. 25 is a timing chart showing an example of the odd-numbered frame readout operation according to the fourth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ r to the high level, then the selection signal ⁇ s, and reads the signal level after the reset level.
  • FIG. 26 is a timing chart showing an example of global shutter operation for even-numbered frames according to the fourth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 322 to hold the reset level by setting the selection signal ⁇ s and then the selection signal ⁇ r to high level, and then changes the signal level. It is held in the capacitor 321 .
  • FIG. 27 is a timing chart showing an example of the even-numbered frame readout operation according to the fourth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ s to the high level, then the selection signal ⁇ r, and reads the signal level after the reset level.
  • the levels held in the capacitive elements 321 and 322 are reversed between even-numbered frames and odd-numbered frames.
  • the polarity of the PRNU is also reversed between even and odd frames.
  • the post-stage column signal processing circuit 260 obtains the arithmetic mean of the odd-numbered frames and the even-numbered frames. This allows PRNUs with opposite polarities to cancel each other out.
  • This control is effective for capturing moving images and adding frames. In addition, it is possible to realize this by only changing the driving method without adding an element to the pixel 300 .
  • the level held in the capacitive element 321 and the level held in the capacitative element 322 are reversed between the odd frame and the even frame.
  • the polarity of PRNU can be reversed between frames.
  • the column signal processing circuit 260 obtains the difference between the reset level and the signal level for each column.
  • the charge overflows from the photoelectric conversion element 311, which may cause a black spot phenomenon in which the brightness is lowered and the pixel is blackened.
  • the solid-state imaging device 200 of the fifth embodiment differs from that of the first embodiment in that whether or not the black spot phenomenon has occurred is determined for each pixel.
  • FIG. 28 is a circuit diagram showing one configuration example of the column signal processing circuit 260 according to the fifth embodiment of the present technology.
  • a plurality of ADCs 270 and a digital signal processing section 290 are arranged in the column signal processing circuit 260 of the fifth embodiment.
  • a plurality of CDS processing units 291 and a plurality of selectors 292 are arranged in the digital signal processing unit 290 .
  • ADC 270, CDS processing unit 291 and selector 292 are provided for each column.
  • the ADC 270 also includes a comparator 280 and a counter 271 .
  • the comparator 280 compares the level of the vertical signal line 309 with the ramp signal Rmp from the DAC 213 and outputs the comparison result VCO.
  • a comparison result VCO is supplied to the counter 271 and the timing control circuit 212 .
  • Comparator 280 includes selector 281 , capacitive elements 282 and 283 , auto-zero switches 284 and 286 , and comparator 285 .
  • the selector 281 connects either the vertical signal line 309 of the corresponding column or the node of the predetermined reference voltage VREF to the non-inverting input terminal (+) of the comparator 285 according to the input-side selection signal selin, and the capacitive element 282. It connects through The input side selection signal selin is supplied from the timing control circuit 212 . Note that the selector 281 is an example of an input-side selector described in the claims.
  • the comparator 285 compares the levels of the non-inverting input terminal (+) and the inverting input terminal (-) and outputs the comparison result VCO to the counter 271 .
  • a ramp signal Rmp is input to the inverting input terminal (-) via the capacitive element 283 .
  • the auto-zero switch 284 short-circuits the non-inverting input terminal (+) and the output terminal of the comparison result VCO according to the auto-zero signal Az from the timing control circuit 212 .
  • the auto-zero switch 286 short-circuits the inverting input terminal (-) and the output terminal of the comparison result VCO according to the auto-zero signal Az.
  • the counter 271 counts the count value until the comparison result VCO is inverted, and outputs a digital signal CNT_out indicating the count value to the CDS processing section 291 .
  • the CDS processing unit 291 performs CDS processing on the digital signal CNT_out.
  • the CDS processing unit 291 calculates the difference between the digital signal CNT_out corresponding to the reset level and the digital signal CNT_out corresponding to the signal level, and outputs the difference as CDS_out to the selector 292 .
  • the selector 292 outputs either the CDS-processed digital signal CDS_out or the full-code digital signal FULL as the pixel data of the corresponding column according to the output-side selection signal selout from the timing control circuit 212 .
  • the selector 292 is an example of an output-side selector described in the claims.
  • FIG. 29 is a timing chart showing an example of global shutter operation according to the fifth embodiment of the present technology.
  • the control method of the transistors during the global shutter in the fifth embodiment is the same as in the first embodiment.
  • the dashed-dotted line in the figure shows the potential variation of the FD 314 when weak sunlight is incident so that the amount of overflowed charge is relatively small.
  • the dotted line in the figure shows the potential fluctuation of the FD 314 when strong sunlight is incident so that the amount of overflowed charge is relatively large.
  • the reset level is lowered at the timing T3 when the FD reset is completed, but the level is not lowered at this point.
  • the reset level drops completely at timing T3.
  • the signal level is the same as the reset level, and the potential difference between them is "0", so the digital signal after CDS processing is the same as in the dark state and darkens.
  • a phenomenon in which a pixel becomes black even when very high illuminance light such as sunlight is incident is called a black spot phenomenon or blooming.
  • the operating point of the pre-stage circuit 310 cannot be secured, and the current id1 of the current source transistor 316 fluctuates. Since the current source transistor 316 of each pixel is connected to a common power supply and ground, when the current fluctuates in one pixel, the IR drop fluctuation of that pixel affects the sample level of other pixels. end up A pixel where the black dot phenomenon occurs becomes an aggressor, and a pixel whose sample level is changed by that pixel becomes a victim. This results in streaking noise.
  • the black dot phenomenon is less likely to occur in pixels with black spots (blooming), since overflowing charges are discarded to the drain transistor 317 side.
  • the discharge transistor 317 even if the discharge transistor 317 is provided, there is a possibility that part of the charge will flow to the FD 314, and the black spot phenomenon may not be eradicated.
  • the addition of the discharge transistor 317 has the disadvantage that the effective area/charge ratio for each pixel is reduced. Therefore, it is desirable to suppress the black spot phenomenon without using the discharge transistor 317 .
  • the first is adjustment of the clip level of the FD 314 .
  • the second method is to judge whether or not a black dot phenomenon has occurred during reading, and replace the output with a full code when the black dot phenomenon has occurred.
  • the high level of the FD reset signal rst (in other words, the gate of the FD reset transistor 313) in FIG.
  • the difference (ie amplitude) between these high and low levels is set to a value corresponding to the dynamic range.
  • the value is adjusted to a value obtained by adding a margin to that value.
  • the value corresponding to the dynamic range corresponds to the difference between the power supply voltage VDD and the potential of the FD 314 when the digital signal becomes full code.
  • the dynamic range changes depending on the analog gain of the ADC.
  • a low analog gain requires a large dynamic range, while a high analog gain requires a small dynamic range. Therefore, the gate voltage when the FD reset transistor 313 is turned off can be changed according to the analog gain.
  • FIG. 30 is a timing chart showing an example of read operation in the fifth embodiment of the present technology.
  • the selection signal ⁇ r becomes high level at the timing T11 immediately after the readout start timing T10
  • the potential of the vertical signal line 309 fluctuates in the pixel on which sunlight is incident.
  • the dashed-dotted line in FIG. 4 indicates the potential fluctuation of the vertical signal line 309 when weak sunlight is incident.
  • a dotted line in the figure indicates the potential fluctuation of the vertical signal line 309 when strong sunlight is incident.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "0" to connect the comparator 285 to the vertical signal line 309. During this auto-zero period, the timing control circuit 212 performs auto-zero with the auto-zero signal Az.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "1" within the determination period from timing T12 to timing T13.
  • the input side selection signal selin disconnects the comparator 285 from the vertical signal line 309 and connects it to the node of the reference voltage VREF.
  • This reference voltage VREF is set to the expected value of the level of the vertical signal line 309 when no blooming occurs.
  • Vrst corresponds to, for example, Vreg-Vgs2, where Vgs2 is the gate-source voltage of the rear-stage amplifying transistor 351 .
  • the DAC 213 reduces the level of the ramp signal Rmp from Vrmp_az to Vrmp_sun within the determination period.
  • the reset level Vrst of the vertical signal line 309 is substantially the same as the reference voltage VREF, and the potential of the inverting input terminal (+) of the comparator 285 is autozero. Not much different from time to time.
  • the comparison result VCO becomes high level.
  • the timing control circuit 212 can determine whether blooming has occurred based on whether the comparison result VCO becomes low level within the determination period.
  • the timing control circuit 212 connects the comparator 285 to the vertical signal line 309 after timing T13 after the determination period has elapsed. Further, after the P-phase settling period of timings T13 to T14 has passed, the P-phase is read out during the period of timings T14 to T15. After the D-phase settling period of timings T15 to T19 elapses, the D-phase is read out during the period of timings T19 to T20.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the digital signal CDS_out after the CDS processing as it is.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the full code FULL instead of the CDS-processed digital signal CDS_out. Thereby, the black spot phenomenon can be suppressed.
  • the timing control circuit 212 determines whether or not the black spot phenomenon has occurred based on the comparison result VCO, and outputs the full code when the black spot phenomenon has occurred. Since it is output, the black spot phenomenon can be suppressed.
  • the vertical scanning circuit 211 performs control (that is, global shutter operation) to simultaneously expose all rows (all pixels).
  • control that is, global shutter operation
  • the solid-state imaging device 200 of the sixth embodiment differs from that of the first embodiment in that it performs a rolling shutter operation during testing.
  • FIG. 31 is a timing chart showing an example of rolling shutter operation according to the sixth embodiment of the present technology.
  • the vertical scanning circuit 211 performs control to sequentially select a plurality of rows and start exposure.
  • the figure shows the exposure control of the n-th row.
  • the vertical scanning circuit 211 supplies the n-th row with the high-level post-stage selection signal selb, the selection signal ⁇ r, and the selection signal ⁇ s. Also, at the timing T0 of exposure start, the vertical scanning circuit 211 supplies the high-level FD reset signal rst and the post-stage reset signal rstb to the n-th row over the pulse period. The vertical scanning circuit 211 supplies the transfer signal trg to the n-th row at timing T1 when exposure ends.
  • the solid-state imaging device 200 can generate low-noise image data by the rolling shutter operation shown in FIG.
  • the solid-state imaging device 200 of the sixth embodiment performs a global shutter operation during normal imaging as in the first embodiment.
  • the vertical scanning circuit 211 performs control (that is, rolling shutter operation) to sequentially select a plurality of rows and start exposure. data can be generated.
  • the source of the source follower in the preceding stage (the amplifying transistor 315 in the preceding stage and the current source transistor 316) is connected to the power supply voltage VDD, and reading is performed row by row while the source follower is on. rice field.
  • the circuit noise of the source follower in the preceding stage propagates to the succeeding stage during readout in units of rows, and there is a possibility that the random noise increases.
  • the solid-state imaging device 200 of the seventh embodiment differs from that of the first embodiment in that noise is reduced by turning off the source follower in the preceding stage during readout.
  • FIG. 32 is a block diagram showing one configuration example of the solid-state imaging device 200 according to the seventh embodiment of the present technology.
  • the solid-state imaging device 200 of the seventh embodiment differs from that of the first embodiment in that a regulator 420 and a switching section 440 are further provided.
  • a plurality of effective pixels 301 and a predetermined number of dummy pixels 430 are arranged in the pixel array section 220 of the seventh embodiment.
  • the dummy pixels 430 are arranged around the area where the effective pixels 301 are arranged.
  • each of the dummy pixels 430 is supplied with the power supply voltage VDD
  • each of the effective pixels 301 is supplied with the power supply voltage VDD and the source voltage Vs.
  • a signal line for supplying the power supply voltage VDD to the effective pixels 301 is omitted in FIG.
  • the power supply voltage VDD is supplied from a pad 410 outside the solid-state imaging device 200 .
  • the regulator 420 generates a constant generation voltage V gen based on the input potential Vi from the dummy pixel 430 and supplies it to the switching section 440 .
  • the switching unit 440 selects either the power supply voltage VDD from the pad 410 or the generated voltage V gen from the regulator 420 and supplies it as the source voltage Vs to each column of the effective pixels 301 .
  • FIG. 33 is a circuit diagram showing one configuration example of the dummy pixel 430, the regulator 420, and the switching section 440 according to the seventh embodiment of the present technology.
  • a is a circuit diagram of the dummy pixel 430 and the regulator 420
  • b is a circuit diagram of the switching section 440 .
  • the dummy pixel 430 includes a reset transistor 431, an FD 432, an amplification transistor 433 and a current source transistor 434.
  • the reset transistor 431 initializes the FD 432 according to the reset signal RST from the vertical scanning circuit 211 .
  • the FD 432 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the amplification transistor 433 amplifies the voltage level of the FD 432 and supplies it to the regulator 420 as an input voltage Vi.
  • the sources of the reset transistor 431 and the amplification transistor 433 are connected to the power supply voltage VDD.
  • Current source transistor 434 is connected to the drain of amplification transistor 433 . This current source transistor 434 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • the regulator 420 includes a low-pass filter 421, a buffer amplifier 422 and a capacitive element 423.
  • the low-pass filter 421 passes, as an output voltage Vj, components of a low frequency band below a predetermined frequency in the signal of the input voltage Vi.
  • the output voltage Vj is input to the non-inverting input terminal (+) of the buffer amplifier 422 .
  • the inverting input terminal (-) of buffer amplifier 422 is connected to its output terminal.
  • the capacitive element 423 holds the voltage of the output terminal of the buffer amplifier 422 as Vgen .
  • This V gen is supplied to the switching section 440 .
  • the switching section 440 includes an inverter 441 and a plurality of switching circuits 442 .
  • a switching circuit 442 is arranged for each column of the effective pixels 301 .
  • the inverter 441 inverts the switching signal SW from the timing control circuit 212 . This inverter 441 supplies an inverted signal to each of the switching circuits 442 .
  • the switching circuit 442 selects either the power supply voltage VDD or the generated voltage V gen and supplies it to the corresponding column in the pixel array section 220 as the source voltage Vs.
  • the switching circuit 442 includes switches 443 and 444 .
  • the switch 443 opens and closes the path between the node of the power supply voltage VDD and the corresponding column according to the switching signal SW.
  • the switch 444 opens and closes the path between the node of the generated voltage V gen and the corresponding column according to the inverted signal of the switching signal SW.
  • FIG. 34 is a timing chart showing an example of operations of the dummy pixel 430 and the regulator 420 according to the seventh embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a reset signal RST of high level (here, power supply voltage VDD) to each dummy pixel 430 .
  • the potential Vfd of the FD 432 within the dummy pixel 430 is initialized to the power supply voltage VDD. Then, when the reset signal RST becomes low level, it changes to VDD-Vft due to the reset feedthrough.
  • the input voltage Vi drops to VDD-Vgs-Vsig after reset.
  • Vj and Vgen become substantially constant voltages.
  • FIG. 35 is a circuit diagram showing one configuration example of the effective pixel 301 according to the seventh embodiment of the present technology.
  • the circuit configuration of the effective pixel 301 is the same as that of the pixel 300 of the first embodiment except that the source of the preamplifying transistor 315 is supplied with the source voltage Vs from the switching unit 440 .
  • FIG. 36 is a timing chart showing an example of global shutter operation according to the seventh embodiment of the present technology.
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. Also, the voltage of the preceding node drops from VDD-Vgs-Vth to VDD-Vgs-Vsig at timing T4.
  • Vth is the threshold voltage of the transfer transistor 312 .
  • FIG. 37 is a timing chart showing an example of read operation in the seventh embodiment of the present technology.
  • the switching unit 440 selects the generated voltage V gen during reading and supplies it as the source voltage Vs. This generated voltage V gen is adjusted to VDD-Vgs-Vft. Further, in the seventh embodiment, the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to stop supplying the current id1.
  • FIG. 38 is a diagram for explaining the effects of the seventh embodiment of the present technology.
  • the source follower the front-stage amplification transistor 315 and the current source transistor 316
  • the circuit noise of the source follower in the preceding stage may propagate to the subsequent stage (the capacitive element, the source follower in the subsequent stage, and the ADC), increasing the readout noise.
  • kTC noise generated in pixels during global shutter operation is 450 ( ⁇ Vrms), as illustrated in FIG.
  • the noise generated in the source follower in the preceding stage is 380 ( ⁇ Vrms) in reading out each row.
  • the noise generated after the source follower in the latter stage is 160 ( ⁇ Vrms). Therefore, the total noise is 610 ( ⁇ Vrms).
  • the noise contribution of the preceding source follower in the total noise value is relatively large.
  • the source of the preceding source follower is supplied with an adjustable voltage (Vs) as described above.
  • Vs adjustable voltage
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. After the exposure ends, the switching unit 440 switches the source voltage Vs to VDD-Vgs-Vft. Also, the timing control circuit 212 turns on the current source transistor 316 in the previous stage during the global shutter (exposure) operation, and turns it off after the end of the exposure.
  • the potentials of the front-stage nodes during the global shutter operation and during the readout of each row are uniform, and PRNU can be improved.
  • the source follower in the preceding stage is turned off when reading out each row, the circuit noise of the source follower does not occur and becomes 0 ( ⁇ Vrms) as shown in FIG. Note that the front-stage amplifying transistor 315 of the front-stage source follower is in the ON state.
  • FIG. 39 is a circuit diagram showing one configuration example of the pixel 300 according to the eighth embodiment of the present technology.
  • the pixel 300 of the eighth embodiment further includes an additional capacitor 361, a conversion efficiency control transistor 362, and a pre-stage reset transistor 323, and doubles the number of capacitive elements and selection transistors.
  • capacitive elements 321-1 and 322-1 are arranged instead of capacitive elements 321 and 322, and capacitive elements 321-2 and 322-2 are added.
  • Select transistors 331-1 and 332-1 are arranged instead of select transistors 331 and 332, and select transistors 331-2 and 332-2 are added.
  • the conversion efficiency control transistor 362 is inserted between the FD reset transistor 313 and the FD314. One end of the additional capacitor 361 is connected to the power supply voltage VDD, and the other end is connected to a connection node between the FD reset transistor 313 and the conversion efficiency control transistor 362 . Also, the conversion efficiency control transistor 362 opens and closes the path between the FD 314 and the additional capacitor 361 according to the control signal fdg from the vertical scanning circuit 211 .
  • the conversion efficiency control transistor 362 can control the conversion efficiency when converting charge into voltage by opening and closing the path between the FD 314 and the additional capacitor 361 .
  • the conversion efficiency control transistor 362 When the conversion efficiency control transistor 362 is in an off state (that is, an open state), the FD 314 converts charge into voltage.
  • the conversion efficiency control transistor 362 when the conversion efficiency control transistor 362 is in the ON state (that is, in the closed state), the additional capacitor 361 is connected, and the charge is converted into voltage by the additional capacitor 361 and the FD 314 . Therefore, the conversion efficiency when the conversion efficiency control transistor 362 is off is higher than when the conversion efficiency control transistor 362 is on.
  • HCG High Conversion Gain
  • LCG Low Conversion Gain
  • the pre-stage reset transistor 323 of the eighth embodiment fixes the level of the pre-stage node 320 to the power supply voltage VDD during reading according to the pre-stage reset signal rsta.
  • the selection transistor 331-1 opens and closes the path between the capacitive element 321-1 and the post-stage node 340 according to the selection signal ⁇ r1.
  • the selection transistor 332-1 opens and closes the path between the capacitive element 322-1 and the post-stage node 340 according to the selection signal ⁇ s1.
  • the selection transistor 331-2 opens and closes the path between the capacitive element 321-2 and the subsequent node 340 according to the selection signal ⁇ r2.
  • the selection transistor 332-2 opens and closes the path between the capacitive element 322-2 and the post-stage node 340 according to the selection signal ⁇ s2.
  • the conversion efficiency control transistor 362 is in an off (open) state over the exposure period, and the conversion efficiency is controlled by HCG.
  • the pre-amplification transistor 315 sequentially outputs the reset level and signal level generated by HCG to the pre-stage node 320 .
  • Select circuit 330 connects capacitive elements 321-1 and 322-1 in order to subsequent node 340, and these capacitive elements hold the reset level and the signal level.
  • the conversion efficiency control transistor 362 is turned on (closed), and the conversion efficiency is controlled to LCG.
  • the pre-amplification transistor 315 sequentially outputs the signal level and reset level generated by the LCG to the pre-stage node 320 .
  • Select circuit 330 connects capacitive elements 322-2 and 321-2 in order to subsequent node 340, and these capacitive elements hold the signal level and the reset level.
  • the capacitive elements 321-1, 322-1, 321-2 and 322-2 are examples of the first, second, third and fourth capacitive elements described in the claims.
  • the selection circuit 330 connects one of the four capacitive elements to the post-stage node 340, there is one post-stage reset transistor 341, post-stage circuit 350 and vertical signal line 309 for each column. is enough. Therefore, compared to the solid-state imaging device described in Patent Document 1, which requires four post-stage circuits and four vertical signal lines for each column, miniaturization of pixels is facilitated.
  • the additional capacitance 361 may be arranged in either the upper pixel chip 201 or the lower pixel chip 202.
  • FIG. 40 is a timing chart showing an example of global shutter operation in the eighth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst, control signal fdg, and transfer signal trg to all rows from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. As a result, exposure is started simultaneously for all rows.
  • the vertical scanning circuit 211 supplies a high-level control signal fdg to all rows during the period from timing T2 to T3, and supplies a high-level selection signal ⁇ r1 to all rows over the pulse period from timing T3. Since the control signal fdg is at low level, the reset level corresponding to HCG is sampled and held.
  • the vertical scanning circuit 211 supplies the high-level transfer signal trg to all rows during the period from timing T4 to T5, and supplies the high-level selection signal ⁇ s1 to all rows over the pulse period from timing T5. Thereby, the signal level corresponding to HCG is sampled and held.
  • the period from timings T1 to T5 corresponds to the exposure period corresponding to HCG.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to high level at timing T6, and switches the conversion efficiency to LCG.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows during the period from timing T6 to T7, and supplies a high-level selection signal ⁇ s2 to all rows over the pulse period from timing T7.
  • the signal level corresponding to LCG is sampled and held.
  • a period from timings T1 to T7 corresponds to an exposure period corresponding to LCG.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst to all rows during the period from timing T8 to T9, and supplies the high-level selection signal ⁇ r2 to all rows over the pulse period from timing T9. . Thereby, the reset level corresponding to LCG is sampled and held.
  • the vertical scanning circuit 211 supplies the current id1 by controlling the current source transistors 316 of all rows over the period of timings T2 to T10.
  • FIG. 41 is a timing chart showing an example of read operation in the eighth embodiment of the present technology.
  • the vertical scanning circuit 211 keeps the FD reset signal rst, control signal fdg, and transfer signal trg for all rows at low level, and the previous stage reset signal rsta for all rows at high level.
  • the FD 314 When driving the switched capacitor composed of the capacitive element 321-1 and the like and the selection circuit 330, in the first embodiment, the FD 314 is fixed to the power supply voltage VDD during sequential reading, and the front-stage node 320 is powered by the front-stage amplification transistor 315.
  • the voltage was fixed at VDD.
  • the pixel 300 provided with the additional capacitor 361 the pixel is in an accumulation state during sequential readout, and effective charge may be discharged from the photoelectric conversion element 311 to the FD 314. Therefore, the FD 314 is fixed to the power supply voltage VDD. Can not do it. Therefore, the pre-stage reset transistor 323 is required to fix the node 320 to the power supply voltage VDD during reading.
  • the vertical scanning circuit 211 sets the n-th row rear-stage selection signal selb to high level over the n-th row readout period from timings T20 to T28.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T20, and supplies the high-level selection signal ⁇ r1 over the pulse period from timing T21. Thereby, the reset level corresponding to HCG is read.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T22, and supplies the high-level selection signal ⁇ s1 over the pulse period from timing T23. Thereby, the signal level corresponding to HCG is read.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T24, and supplies the high-level selection signal ⁇ r2 over the pulse period from timing T25. Thereby, the reset level corresponding to LCG is read. Then, the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T26, and supplies the high-level selection signal ⁇ s2 over the pulse period from timing T27. Thereby, the signal level corresponding to LCG is read.
  • both HCG and LCG are read out in the order of reset level and signal level. Also, immediately before each level is read, the history of the previous read is erased for the post-stage node 340 by the post-stage reset signal rstb.
  • timing control circuit 212 controls the load MOS transistors 251 of all columns to supply the current id2 during the readout period of all rows.
  • the post-stage column signal processing circuit 260 performs CDS processing to find the difference between the reset level corresponding to HCG and the signal level corresponding to HCG, and generates a digital signal corresponding to HCG. Further, the column signal processing circuit 260 performs CDS processing to find the difference between the reset level corresponding to LCG and the signal level corresponding to HCG, and generates a digital signal corresponding to LCG.
  • the column signal processing circuit 260 corrects the digital signal according to these time differences. For example, the column signal processing circuit 260 multiplies the digital signal corresponding to HCG by dT2/dT1. Alternatively, the column signal processing circuit 260 multiplies the digital signal corresponding to LCG by dT1/dT2.
  • the column signal processing circuit 260 determines for each pixel whether or not the illuminance is higher than a predetermined value. Then, the column signal processing circuit 260 outputs a digital signal corresponding to LCG as the pixel signal of the pixel when the illuminance is high, and outputs a digital signal corresponding to HCG as the pixel signal when the illuminance is low. Thereby, the dynamic range is expanded more than that of the first embodiment. Moreover, since it is not necessary to image two frames with different conversion efficiencies for each frame, it is possible to suppress a decrease in frame rate.
  • the selection circuit 330 connects any one of the four capacitive elements to the subsequent node 340, which facilitates miniaturization of pixels. Also, since the conversion efficiency is switched and the reset level and signal level are held, it is possible to expand the dynamic range while suppressing a drop in the frame rate.
  • Solid-state imaging device 200 in the first modification of the eighth embodiment differs from the eighth embodiment in that switches 363 and 364 for controlling the level of pre-stage node 320 are provided.
  • FIG. 42 is a circuit diagram showing one configuration example of the pixel 300 in the first modified example of the eighth embodiment of the present technology.
  • a pixel 300 of the first modification of the eighth embodiment differs from the eighth embodiment in that switches 363 and 364 are provided instead of the current source transistor 316 .
  • the switch 363 opens and closes the path between the front-stage amplifying transistor 315 and the front-stage node 320 according to the control signal sw1 from the vertical scanning circuit 211 .
  • the switch 364 opens and closes the path between the preceding node 320 and the ground terminal in accordance with the control signal sw2 from the vertical scanning circuit 211 .
  • the switches 363 and 364 are examples of the first and second switches described in the claims.
  • the vertical scanning circuit 211 can control the level of the preceding node 320 by turning on and off switches 363 and 364 . As a result, it is possible to speed up the settling from the high level to the low level of the preceding node 320 and improve the responsiveness.
  • the vertical scanning circuit 211 performs precharge driving by turning on/off the switches 363 and 364, so that responsiveness can be improved.
  • a solid-state imaging device 200 in the second modification of the eighth embodiment differs from the first modification of the eighth embodiment in that a current source transistor 316 is added.
  • FIG. 43 is a circuit diagram showing one configuration example of the pixel 300 in the second modified example of the eighth embodiment of the present technology.
  • a pixel 300 of the second modification of the eighth embodiment differs from the first modification of the eighth embodiment in that a current source transistor 316 is further provided.
  • precharge+current driving The addition of the current source transistor 316 speeds up settling when the pre-stage node 320 is set to high level after being precharged to low level. Therefore, the influence of disturbance can be suppressed.
  • the method of driving by the current source transistor 316 and the switches 363 and 364 will be referred to as "precharge+current driving".
  • the vertical scanning circuit 211 is driven by the current source transistor 316 and the switches 363 and 364, so that settling after precharging is can be faster.
  • FIG. 44 is a diagram summarizing the characteristics of each driving method of the pre-amplification transistor in the embodiment of the present technology.
  • current driving there is a possibility that the settling from the high level to the low level of the pre-stage node 320 may be delayed due to the large variation in the current.
  • the noise is lower than in the current driving. For this reason, it takes time to stabilize the level of the preceding node 320, and it becomes susceptible to disturbance.
  • settling after precharge can be made faster than in precharge drive.
  • precharge driving and precharge+current driving can also be applied to each of the embodiments other than the eighth embodiment.
  • the photoelectric conversion element 311 is connected only to the transfer transistor 312, but in this configuration, the photoelectric conversion element 311 There is a possibility that charges may overflow from the FD 314 . When the potential of the FD 314 continues to change due to this overflow, a current flows to charge the corresponding capacitive element, causing an IR drop of VDD or Vreg, which may change the pixel signal.
  • the solid-state imaging device 200 according to the ninth embodiment differs from that according to the eighth embodiment in that an ejection transistor 317 is further provided.
  • FIG. 45 is a circuit diagram showing one configuration example of the pixel 300 according to the ninth embodiment of the present technology.
  • the pixel 300 of the ninth embodiment differs from the eighth embodiment in that the discharge transistor 317 is inserted between the photoelectric conversion element 311 and the connection node of the conversion efficiency control transistor 362 and the additional capacitor 361 . different from The discharge transistor 317 discharges charges overflowing from the photoelectric conversion element 311 in accordance with the discharge signal ofg from the vertical scanning circuit 211 .
  • the vertical scanning circuit 211 controls the discharge transistor 317 to the ON state for the pulse period immediately after sampling and holding the reset level generated by the HCG. As a result, the charge overflowing from the photoelectric conversion element 311 after initialization is discharged to the path from the discharge transistor 317 to the additional capacitor 361, so that the potential fluctuation of the FD 314 due to the overflowing charge can be suppressed.
  • FIG. 46 is a timing chart showing an example of global shutter operation in the ninth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows over the pulse period from timing t3 immediately after the reset level generated by HCG is sampled. Immediately after that, the vertical scanning circuit 211 supplies the high-level discharge signal ofg to all the rows over the pulse period from the timing t4. In this manner, by starting charge transfer to the FD 314 and the additional capacitor 361 by the discharge signal ofg immediately after charge transfer corresponding to HCC, the difference in exposure time between HCG and LCG can be reduced.
  • FIG. 47 is a timing chart showing an example of read operation in the ninth embodiment of the present technology. As illustrated in the figure, the discharge signal ofg is controlled to a low level over the readout period.
  • the discharge transistor 317 discharges the charge overflowing from the photoelectric conversion element 311 to the path to the additional capacitor 361. Therefore, the potential fluctuation of the FD 314 due to the overflowing charge can be suppressed.
  • FIG. 48 is a circuit diagram showing one configuration example of the pixel 300 according to the tenth embodiment of the present technology.
  • the pixel 300 of the tenth embodiment is similar to the eighth embodiment in that it further includes a conversion efficiency control transistor 365, capacitive elements 321-3 and 322-3, and selection transistors 331-3 and 332-3. Different from the form.
  • the conversion efficiency control transistor 365 is inserted between the conversion efficiency control transistor 362 and the additional capacitor 361, and the control signal fcg from the vertical scanning circuit 211 is input to the gate.
  • the conversion efficiency control transistors 362 and 365 are examples of the first and second conversion efficiency control transistors described in the claims.
  • the selection transistor 331-3 opens and closes the path between the capacitive element 321-3 and the post-stage node 340 according to the selection signal ⁇ r3.
  • the selection transistor 332-3 opens and closes the path between the capacitive element 322-3 and the post-stage node 340 according to the selection signal ⁇ s3.
  • capacitive elements 321-3 and 322-3 are examples of the fifth and sixth capacitive elements described in the claims.
  • the conversion efficiency is set to 3 stages, it can be set to 4 stages or more. When four or more stages are used, additional capacitors and conversion efficiency control transistors may be added according to the number of stages.
  • FIG. 49 is a timing chart showing an example of global shutter operation in the tenth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst, control signal fcg, control signal fdg, and transfer signal trg to all rows over a pulse period from timing T0 immediately before the start of exposure. As a result, exposure is started simultaneously for all rows.
  • the vertical scanning circuit 211 sets the control signals fcg and fdg for all rows to high level, and sets the control signal fcg for all rows to low level at timing T2. Also, the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r2 to all rows over the pulse period from timing T2. Since only the control signal fdg is at high level, the reset level corresponding to MCG is sampled and held.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to low level at timing T3, and supplies the high level selection signal ⁇ r1 to all rows over the pulse period. Since the control signals fcg and fdg are at low level, the reset level corresponding to HCG is sampled and held.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows during the period from timing T4 to T5, and supplies a high-level selection signal ⁇ s1 to all rows over the pulse period from timing T5. Thereby, the signal level corresponding to HCG is sampled and held.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to high level at timing T6. Then, the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows during the period from timing T6 to T7, and supplies a high-level selection signal ⁇ s2 to all rows over the pulse period from timing T7. As a result, the signal level corresponding to MCG is sampled and held.
  • the vertical scanning circuit 211 sets the control signal fcg for all rows to high level at timing T8. Then, the vertical scanning circuit 211 supplies the high-level transfer signal trg to all rows during the period from timing T8 to T9, and supplies the high-level selection signal ⁇ s3 to all rows over the pulse period from timing t9. Since the control signals fcg and fdg are at high level, the signal level corresponding to LCG is sampled and held.
  • the vertical scanning circuit 211 supplies a high-level FD reset signal rst to all rows during the period from timing T10 to T11, and supplies a high-level selection signal ⁇ r3 to all rows over the pulse period from timing T11. Thereby, the reset level corresponding to LCG is sampled and held.
  • the vertical scanning circuit 211 supplies the current id1 by controlling the current source transistors 316 of all rows over the period of timings T1 to T12.
  • FIG. 50 is a timing chart showing an example of read operation in the tenth embodiment of the present technology.
  • the vertical scanning circuit 211 sets the FD reset signal rst, control signal fcg, control signal fdg, and transfer signal trg for all rows to low level, and sets the pre-stage reset signal rsta for all rows to high level.
  • the vertical scanning circuit 211 sets the n-th row rear-stage selection signal selb to high level over the n-th row readout period from timings T20 to T32.
  • the reset level and signal level corresponding to HCG and the reset level and signal level corresponding to MCG are read out by selection signals ⁇ r1, ⁇ s1, ⁇ r2 and ⁇ s2.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T28, and supplies the high-level selection signal ⁇ r3 over the pulse period from timing T29. Thereby, the reset level corresponding to LCG is read. Then, the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing t30, and supplies the high-level selection signal ⁇ s3 over the pulse period from timing T31. Thereby, the signal level corresponding to LCG is read.
  • the conversion efficiency is switched in three steps by the conversion efficiency control transistors 362 and 365. Therefore, compared to the case of switching in two steps, the SNR step at the joint is reduced. can do.
  • the photoelectric conversion element 311 is connected only to the transfer transistor 312, but in this configuration, the photoelectric conversion element 311 There is a possibility that charges may overflow from the FD 314 .
  • the solid-state imaging device 200 in the eleventh embodiment differs from the tenth embodiment in that it further includes an ejection transistor 317 .
  • FIG. 51 is a circuit diagram showing one configuration example of the pixel 300 according to the eleventh embodiment of the present technology.
  • the pixel 300 of the eleventh embodiment differs from the tenth embodiment in that the discharge transistor 317 is inserted between the photoelectric conversion element 311 and the connection node of the conversion efficiency control transistor 365 and the additional capacitor 361 . different from
  • FIG. 52 is a timing chart showing an example of global shutter operation in the eleventh embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows over the pulse period from timing T4 immediately after the reset level generated by HCG is sampled. Immediately after that, the vertical scanning circuit 211 supplies the high-level discharge signal ofg to all the rows over the pulse period from the timing T5.
  • FIG. 53 is a timing chart showing an example of read operation in the eleventh embodiment of the present technology. As illustrated in the figure, the discharge signal ofg is controlled to a low level over the readout period.
  • the discharge transistor 317 discharges the charge overflowing from the photoelectric conversion element 311 to the path to the additional capacitor 361, so that the potential fluctuation of the FD 314 due to the overflowing charge can be suppressed.
  • the conversion efficiency is switched in two stages, and the reset levels and signal levels of HCG and LCG are held in four capacitive elements in the pixel.
  • four capacitive elements are required for each pixel, resulting in a larger pixel area than when two capacitive elements are used.
  • the solid-state imaging device 200 according to the twelfth embodiment differs from the eighth embodiment in that a short-circuit transistor for outputting a reset level and a signal level when the conversion efficiency is low is added, and the number of capacitive elements is reduced. different.
  • FIG. 54 is a circuit diagram showing one configuration example of the pixel 300 according to the twelfth embodiment of the present technology.
  • a pixel 300 of the twelfth embodiment includes a front-stage circuit 310 , capacitive elements 321 and 322 , selection transistors 331 and 332 , a short-circuit transistor 333 , a rear-stage reset transistor 341 , and a rear-stage circuit 350 .
  • the circuit configurations of the pre-stage circuit 310 and the post-stage circuit 350 are the same as those of the eighth embodiment.
  • the connection configurations of the capacitive elements 321 and 322, the select transistors 331 and 332, and the post-stage reset transistor 341 are the same as those of the eighth embodiment.
  • the short-circuit transistor 333 opens and closes the path between the output node of the front-stage amplification transistor 315 (front-stage node 320 ) and the output node of the rear-stage selection transistor 352 according to the control signal sht from the vertical scanning circuit 211 .
  • FIG. 55 is a timing chart showing an example of global shutter operation in the twelfth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst, control signal fdg, and transfer signal trg to all rows from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. As a result, exposure is started simultaneously for all rows.
  • the vertical scanning circuit 211 sets the post-stage reset signal rstb of all rows to high level at timing T2, and supplies high-level FD reset signal rst and control signal fdg to all rows during the period from timing T2 to T3. As a result, FD reset is performed for all pixels. Then, a high-level selection signal ⁇ r is supplied to all rows over the pulse period from timing T4. Since the control signal fdg is at low level, the reset level corresponding to HCG is sampled and held in the capacitive elements 321 of all pixels.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows during the period from timing T5 to T6, and supplies a high-level selection signal ⁇ s to all rows over the pulse period from timing T7.
  • the signal level corresponding to HCG is sampled and held in the capacitive elements 322 of all pixels.
  • a period from timings T1 to T6 corresponds to an exposure period corresponding to HCG.
  • the vertical scanning circuit 211 sets the control signal fdg for all rows to high level, sets the post-stage reset signal rstb to low level, and switches the conversion efficiency to LCG.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows during the period from timings T9 to T10.
  • the signal level corresponding to LCG is held in the FDs 314 of all pixels.
  • a period from timings T1 to T10 corresponds to an exposure period corresponding to LCG.
  • subsequent stage selection signal selb and the control signal sht in the exposure period may be either high level or low level.
  • the shaded area indicates that the level is irrelevant.
  • the vertical scanning circuit 211 resets the FD at timings T2 to T3 immediately before the end of the exposure period of the exposure period corresponding to HCG. is held in the capacitive element 321 .
  • the vertical scanning circuit 211 while keeping the conversion efficiency control transistor 362 in an open state, transfers charges at timings T5 to T6 at the end of the exposure period of the exposure period corresponding to HCG, and outputs the signal level corresponding to HCG to the capacitive element. 322 holds.
  • the vertical scanning circuit 211 causes the charge to be transferred at timings T9 to T10 at the end of the exposure period of the exposure period corresponding to the LCG, thereby transferring the signal level corresponding to the LCG to the FD 314. keep it.
  • FIG. 56 is a timing chart showing an example of read operation in the twelfth embodiment of the present technology.
  • the vertical scanning circuit 211 keeps the transfer signal trg at low level while keeping the control signal fdg at high level for all rows.
  • the vertical scanning circuit 211 sets the control signal sht to high level while setting the subsequent stage selection signal selb of the nth row to low level. do.
  • the short-circuiting transistor 333 is closed, and the output node of the front-stage amplifying transistor 315 (front-stage node 320) and the output node of the rear-stage selection transistor 352 are short-circuited.
  • the vertical scanning circuit 211 supplies a high-level FD reset signal FD to the n-th row during the period from timing T21 to T22. This causes the n-th row to be FD reset and generate a reset level corresponding to LCG.
  • the signal level corresponding to LCG held in the FD 314 is output to the ADC 261 and read out.
  • the reset level corresponding to the LCG is output to the ADC 261 and read out within the period of timings T22 to T23 after the FD reset.
  • the vertical scanning circuit 211 sets the FD reset signal to high level and the control signal sht to low level at timing T23. This opens the shorting transistor 333 . Also, the vertical scanning circuit 211 sets the post-selection signal selb of the n-th row to high level during the period from timing T23 to timing T30.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T24, and supplies the high-level selection signal ⁇ r over the period from timing T25 to T26.
  • the reset level corresponding to HCG is output to the ADC 261 and read out.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T27, and supplies the high-level selection signal ⁇ s over the period from timing T28 to T29.
  • a signal level corresponding to HCG is output to the ADC 261 and read out.
  • the vertical scanning circuit 211 returns the n-th row FD reset signal rst to low level at timing T31.
  • the vertical scanning circuit 211 closes the short-circuit transistor 333 during the readout period to output the signal level corresponding to LCG to the ADC 261 .
  • the vertical scanning circuit 211 causes the FD to be reset at timings T21 to T22 while keeping the short-circuit transistor 333 in a closed state, and causes the ADC 261 to output a reset level corresponding to LCG. Then, the vertical scanning circuit 211 causes the ADC 261 to sequentially output the reset level and the signal level corresponding to HCG while opening the short-circuit transistor 333 .
  • the global shutter operation is realized by the voltage domain method in which the voltage is held in the capacitive element in the latter stage of the FD, and the dual gain of HCG and LCG is further realized in the eighth embodiment.
  • the eighth embodiment four capacitive elements for sampling must be mounted for each pixel, resulting in a larger pixel area than in the first embodiment.
  • the reset level and signal level corresponding to the LCG can be read out through the transistor. This eliminates the need for capacitive elements for holding the reset level and signal level corresponding to LCG, and two capacitive elements can be eliminated for each pixel. As a result, the pixel area can be reduced more than in the eighth embodiment while realizing the global shutter method and dual gain in the voltage domain method.
  • the short-circuit transistor 333 of the twelfth embodiment can also be added to the circuits of the ninth, tenth, and eleventh embodiments. Also in this case, the number of capacitive elements can be reduced.
  • the capacitive element for holding the reset level and the signal level corresponding to the LCG becomes unnecessary, and the pixel area is reduced. can do.
  • the conversion efficiency is switched in two stages, but it is also possible to adopt a configuration in which the conversion efficiency is not switched.
  • the solid-state imaging device 200 in the first modification of the twelfth embodiment differs from the twelfth embodiment in that the conversion efficiency is fixed.
  • FIG. 57 is a circuit diagram showing one configuration example of the pixel 300 in the first modified example of the twelfth embodiment of the present technology.
  • the pixel 300 of the first modified example of the twelfth embodiment differs from the twelfth embodiment in that the additional capacitor 361 and the conversion efficiency control transistor 362 are not provided in the pre-stage circuit 310 .
  • the vertical scanning circuit 211 can perform exposure control using either the global shutter method or the rolling shutter method. Then, the vertical scanning circuit 211 can open the short-circuit transistor 333 and output pixel signals during exposure by the global shutter method. Also, the vertical scanning circuit 211 can close the short-circuit transistor 333 and output pixel signals during exposure by the rolling shutter method.
  • FIG. 58 is a timing chart showing an example of the operation of the solid-state imaging device 200 in the first modified example of the twelfth embodiment of the present technology.
  • the dashed-dotted lines indicate the timing of exposure start and exposure end by the rolling shutter method.
  • the vertical scanning circuit 211 performs exposure control by a rolling shutter method in synchronization with the vertical scanning signal VSYNC within a period before timing T0.
  • the vertical scanning circuit 211 thins out some rows and sequentially drives them each time exposure is performed by the rolling shutter method, and the column signal processing circuit 260 thins out some columns and reads out pixel signals.
  • a live view stream consisting of low-resolution image data with thinned rows and columns is generated.
  • a thick dotted line in the figure indicates the readout timing of the live view stream.
  • the short-circuit transistor 333 is controlled to be closed within a period before the timing T0.
  • the vertical scanning circuit 211 performs exposure control by the global shutter method within the period from timing T0 to T1 while outputting the live view stream. Then, the reset level and signal level are sampled and held for each pixel.
  • the vertical scanning circuit 211 sequentially drives all rows, and the column signal processing circuit 260 reads pixel signals from each row.
  • a still image stream composed of high-resolution image data in which pixel signals of all pixels are arranged without thinning is generated.
  • This high-resolution image data is held in an SRAM (Static Random Access Memory) or the like.
  • a thick solid line in the figure indicates the readout timing of the still image stream.
  • the short-circuit transistor 333 is controlled to be open, and the reset level and signal level are read out from the capacitive elements 321 and 322 .
  • the column signal processing circuit 260 While the still image output stream is being output, the column signal processing circuit 260 generates image data by thinning out the rows and columns of the image data of the still image, and outputs the live view stream in parallel. During this period, the same row or column may be read out multiple times in the live view stream, but since the reset level and signal level are sampled and held for each pixel, the same signal can be read out repeatedly in a non-destructive manner. can be done.
  • the short-circuit transistor 333 is controlled to be closed, and only the live view stream is output.
  • a charge domain method in which an analog memory is added to the front stage of the FD and charges are held in the analog memory.
  • exposure control is performed repeatedly in synchronization with the vertical scanning signal VSYNC by the global shutter method. Rows are then sequentially selected and pixel signals are read out.
  • the pixels cannot sample and hold the pixel signals, it is necessary to hold the data in the SRAM or the like while outputting the live view stream.
  • the solid-state imaging device 200 needs to read out the rows and columns that have been thinned out in the live stream, merge them with the pixel signals held in the SRAM, and generate a still image stream.
  • the solid-state imaging device 200 when generating a still image stream during a live view stream, it is necessary to hold the live stream in the SRAM in addition to the still image stream.
  • the short-circuit transistor 333 is added to the pixel 300 of the voltage domain method, so the capacity of the SRAM is reduced compared to the charge domain method. be able to.
  • a solid-state imaging device 200 in the second modification of the twelfth embodiment differs from the first modification of the twelfth embodiment in that a sample transistor 334 is provided instead of the selection transistors 331 and 332 .
  • FIG. 60 is a circuit diagram showing one configuration example of the pixel 300 in the second modified example of the twelfth embodiment of the present technology.
  • a sample transistor 334 is arranged instead of the select transistors 331 and 332 .
  • the sample transistor 334 and the capacitive element 321 are connected in series between the pre-stage circuit 310 and the post-stage circuit 350 .
  • Capacitive element 322 is inserted between the connection node of sample transistor 334 and capacitive element 321 and the ground terminal.
  • the solid-state imaging device 200 in the second modification of the twelfth embodiment of the present technology includes the sample transistor 334 instead of the selection transistors 331 and 332, so the number of transistors can be reduced.
  • select transistors 331 and 332 are inserted in parallel between capacitive elements 321 and 322 and post-stage node 340, but these transistors are inserted in series. You can also connect.
  • a solid-state imaging device 200 in the third modification of the twelfth embodiment differs from the first modification of the twelfth embodiment in that selection transistors 331 and 332 are connected in series.
  • FIG. 61 is a circuit diagram showing one configuration example of the pixel 300 in the third modified example of the twelfth embodiment of the present technology.
  • selection transistors 332 and 331 are connected in series between pre-stage circuit 310 and post-stage circuit 350 .
  • Capacitive element 322 is inserted between the connection node of select transistors 332 and 331 and the ground terminal.
  • Capacitive element 321 is inserted between the connection node of selection transistor 331 and post-stage circuit 350 and the ground terminal.
  • the post-stage reset transistor 341 is not arranged.
  • the selection transistors 331 and 332 are connected in series, so the post-stage reset transistor 341 can be eliminated.
  • selection transistors 331 and 332 are inserted between the capacitive elements 321 and 322 and the post-stage circuit 350 .
  • the selection transistors 331 and 332 can also be inserted between the pre-stage circuit 310 and the capacitive elements 321 and 322 without being limited to this circuit configuration.
  • the solid-state imaging device 200 in the fourth modification of the twelfth embodiment differs from the twelfth embodiment in that select transistors 331 and 332 are inserted between the pre-stage circuit 310 and the capacitive elements 321 and 322. This is different from the first modified example.
  • FIG. 62 is a circuit diagram showing one configuration example of the pixel 300 in the fourth modified example of the twelfth embodiment of the present technology.
  • the output node of pre-stage circuit 310 is connected to the input node of post-stage circuit 350 .
  • a selection transistor 331 is inserted between the pre-stage circuit 310 and the capacitive element 321
  • a selection transistor 332 is inserted between the pre-stage circuit 310 and the capacitive element 322 .
  • One end of the capacitive element 321 is connected to the selection transistor 331, and the other end is connected to a node of a predetermined voltage.
  • One end of the capacitive element 322 is connected to the selection transistor 332, and the other end is connected to a node of a predetermined voltage.
  • the post-stage reset transistor 341 is not arranged.
  • the control method of the circuit shown in the figure is the same as that of the first modification of the twelfth embodiment.
  • the select transistors 331 and 332 are inserted between the pre-stage circuit 310 and the capacitive elements 321 and 322, the post-stage reset transistor 341 is can be reduced.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 63 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 64 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 64 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the technology according to the present disclosure it is possible to reduce kTC noise and obtain an easier-to-see captured image, thereby reducing driver fatigue.
  • the present technology can also have the following configuration.
  • a conversion efficiency control transistor that controls the conversion efficiency when converting charge into voltage by opening and closing the path between the floating diffusion layer and the additional capacitance; a front-stage amplification transistor that amplifies the voltage generated from the charge by the conversion efficiency and outputs the voltage to a front-stage node; a plurality of capacitive elements holding the output voltage; a selection circuit that connects one of the plurality of capacitive elements to a subsequent node; a post-stage circuit that reads and outputs the held voltage via the post-stage node.
  • the voltage is one of a first reset level, a first signal level, a second reset level and a second signal level;
  • the plurality of capacitive elements include a first capacitive element holding the first reset level, a second capacitive element holding the first signal level, and a third capacitive element holding the second reset level.
  • the solid-state imaging device according to (1) above including an element and a fourth capacitive element that holds the second signal level.
  • the conversion efficiency control transistor includes first and second conversion efficiency control transistors inserted between the additional capacitance and the floating diffusion layer; the voltage is one of a first reset level, a first signal level, a second reset level, a second signal level, a third reset level and a third signal level;
  • the plurality of capacitive elements include a first capacitive element holding the first reset level, a second capacitive element holding the first signal level, and a third capacitive element holding the second reset level. a fourth capacitive element holding the second signal level; a fifth capacitive element holding the third reset level; and a sixth capacitive element holding the third signal level.
  • a photoelectric conversion element further comprising a discharge transistor for discharging charges overflowing from the photoelectric conversion element
  • a current source transistor that supplies a predetermined current to the preamplifying transistor.
  • a first switch that opens and closes a path between the preceding node and the preceding amplification transistor;
  • the solid-state imaging device further comprising a current source transistor that supplies a predetermined current to the front-stage amplification transistor via the first switch.
  • a photoelectric conversion element that supplies a predetermined current to the front-stage amplification transistor via the first switch.
  • a pre-stage transfer transistor that transfers charges from the photoelectric conversion element to the floating diffusion layer
  • a first reset transistor that initializes the floating diffusion layer
  • a switching unit that adjusts the source voltage supplied to the source of the pre-amplification transistor; a current source transistor connected to the drain of the pre-amplification transistor;
  • the solid-state imaging device according to (9), wherein the current source transistor changes from an on state to an off state after the exposure period ends.
  • the switching unit supplies a predetermined power supply voltage as the source voltage during the exposure period, and supplies a generated voltage different from the power supply voltage as the source voltage after the exposure period ends.
  • solid-state image sensor (12)
  • the difference between the power supply voltage and the generated voltage is substantially equal to the sum of the amount of change due to the reset feedthrough of the first reset transistor and the gate-source voltage of the preamplifying transistor.
  • the pre-stage transfer transistor transfers the charge to the floating diffusion layer and the first reset transistor initializes the photoelectric conversion element together with the floating diffusion layer;
  • the solid-state imaging device according to (9), wherein the pre-stage transfer transistor transfers the charge to the floating diffusion layer at a predetermined exposure end timing.
  • (14) further comprising a digital signal processing unit that adds a pair of consecutive frames;
  • the plurality of capacitive elements includes first and second capacitive elements, the voltage is either a reset level or a signal level;
  • the selection circuit outputs the signal to the other of the first and second capacitative elements after holding the reset level in one of the first and second capacitative elements during the exposure period of one of the pair of frames.
  • the solid-state imaging device After holding the reset level in the other of the first and second capacitive elements during the exposure period of the other of the pair of frames, the reset level is held in the one of the first and second capacitive elements.
  • the solid-state imaging device according to any one of (1) to (13), which holds the signal level.
  • the solid-state imaging device according to any one of (1) to (14), further comprising an analog-to-digital converter that converts the output voltage into a digital signal.
  • the analog-to-digital converter is a comparator that compares the level of the vertical signal line that transmits the voltage with a predetermined ramp signal and outputs a comparison result;
  • the comparator a comparator that compares levels of a pair of input terminals and outputs a comparison result; an input-side selector that selects either the vertical signal line or a node of a predetermined reference voltage and connects it to one of the pair of input terminals;
  • a control unit that determines whether the illuminance is higher than a predetermined value based on the comparison result and outputs the determination result; a CDS (Correlated Double Sampling) processing unit that performs correlated double sampling processing on the digital signal;
  • a short-circuit transistor that opens and closes a path between the preceding node and the output node of the succeeding circuit;
  • the solid-state imaging device according to (1), wherein the plurality of capacitive elements include first and second capacitive elements.
  • the floating diffusion layer is initialized to open the conversion efficiency control transistor, and the voltage is held in the first capacitive element as a first reset level. and transferring electric charge at the end of the first exposure period while keeping the conversion efficiency control transistor in an open state to hold the voltage as a first signal level in the second capacitive element;
  • the vertical scanning circuit closes the short-circuit transistor during the readout period to output the second signal level to the analog-to-digital converter, and initializes the floating diffusion layer while closing the short-circuit transistor. to output the voltage as a second reset level to the analog-to-digital converter, and output the first reset level and the first signal level to the analog-to-digital converter in order while opening the short-circuit transistor.
  • (22) a conversion efficiency control transistor that controls the conversion efficiency when converting charge into voltage by opening and closing the path between the floating diffusion layer and the additional capacitance; a front-stage amplification transistor that amplifies the voltage generated from the charge by the conversion efficiency and outputs the voltage to a front-stage node; a plurality of capacitive elements holding the output voltage; a selection circuit that connects one of the plurality of capacitive elements to a subsequent node; a post-stage circuit that reads and outputs the held voltage via the post-stage node; and a signal processing circuit that processes the voltage signal.
  • (23) a conversion efficiency control procedure for controlling the conversion efficiency when converting charge into voltage by opening and closing the path between the floating diffusion layer and the additional capacitance; a pre-amplification step of amplifying the voltage generated from the charge by the conversion efficiency and outputting it to a pre-stage node; a selection procedure of connecting one of a plurality of capacitive elements holding the output voltage to a subsequent node; and a post-stage procedure of reading and outputting the voltages held in the plurality of capacitive elements via the post-stage node.
  • imaging device 110 imaging lens 120 recording unit 130 imaging control unit 200 solid-state imaging device 201 upper pixel chip 202 lower pixel chip 203 circuit chip 211 vertical scanning circuit 212 timing control circuit 213 DAC 220 pixel array section 221 upper pixel array section 222 lower pixel array section 250 load MOS circuit block 251 load MOS transistor 260 column signal processing circuit 261, 270 ADC 262, 290 digital signal processor 271 counter 280 comparator 281, 292 selector 282, 283, 321, 321-1 to 321-3, 322, 322-1 to 322-3 capacitive element 284, 286 auto zero switch 285 comparator 291 CDS Processing Unit 300 Pixel 301 Effective Pixel 310 Pre-stage Circuit 311 Photoelectric Conversion Element 312 Transfer Transistor 313 FD Reset Transistor 314 FD 315 pre-stage amplification transistor 316 current source transistor 317 discharge transistor 323 pre-stage reset transistor 324 pre-stage selection transistor 330 selection circuit 331, 332, 331-1 to 331-3, 332-1 to 332-3

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Abstract

ダイナミックレンジを拡大する固体撮像素子において、画素の微細化を容易にする。　変換効率制御トランジスタは、浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する。前段増幅トランジスタは、変換効率により電荷から生成された電圧を増幅してノードに出力する。複数の容量素子は、出力された電圧を保持する。選択回路は、複数の容量素子のいずれかを後段ノードに接続する。後段回路は、後段ノードを介して前記保持された電圧を読み出して出力する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式において、浮遊拡散層と追加容量との間の経路を開閉することにより、電荷を電圧に変換する変換効率を２段階で切り替える固体撮像素子が提案されている（例えば、特許文献１参照。）。この固体撮像素子では、前段の回路で４つの信号を順に生成し、画素ごとに４つの容量素子に保持させ、後段の回路がカラムごとに４本の垂直信号線を介して出力している。
特開２０１９－０６２４００号公報
　上述の従来技術では、変換効率の切り替えにより、ダイナミックレンジの拡大を図っている。しかしながら、上述の固体撮像素子では、カラム毎に４本の垂直信号線を配線し、それらの垂直信号線ごとに、増幅トランジスタや選択トランジスタを配置する必要があるため、垂直信号線の配線数やトランジスタ数が増大してしまう。このため、画素の微細化が困難になるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、ダイナミックレンジを拡大する固体撮像素子において、画素の微細化を容易にすることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、上記変換効率により上記電荷から生成された上記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、上記出力された電圧を保持する複数の容量素子と、上記複数の容量素子のいずれかを後段ノードに接続する選択回路と、上記後段ノードを介して上記保持された電圧を読み出して出力する後段回路とを具備する固体撮像素子、および、その制御方法である。これにより、変換効率が切り替えられ、画素の微細化が容易になるという作用をもたらす。
　また、この第１の側面において、上記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルとのいずれかであり、上記複数の容量素子は、上記第１のリセットレベルを保持する第１の容量素子と上記第１の信号レベルを保持する第２の容量素子と上記第２のリセットレベルを保持する第３の容量素子と上記第２の信号レベルを保持する第４の容量素子とを含んでもよい。これにより、変換効率が２段階で切り替えられるという作用をもたらす。
　また、この第１の側面において、光電変換素子と、上記光電変換素子から溢れた電荷を排出する排出トランジスタとをさらに具備し、上記排出トランジスタは、上記変換効率制御トランジスタおよび上記追加容量の接続ノードと上記光電変換素子との間に挿入されてもよい。これにより、オーバーフローによる浮遊拡散層の電位変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記変換効率制御トランジスタは、上記追加容量と上記浮遊拡散層との間に挿入された第１および第２の変換効率制御トランジスタを含み、上記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルと第３のリセットレベルと第３の信号レベルとのいずれかであり、上記複数の容量素子は、上記第１のリセットレベルを保持する第１の容量素子と上記第１の信号レベルを保持する第２の容量素子と上記第２のリセットレベルを保持する第３の容量素子と上記第２の信号レベルを保持する第４の容量素子と上記第３のリセットレベルを保持する第５の容量素子と上記第３の信号レベルを保持する第６の容量素子とを含んでもよい。これにより、変換効率が３段階で切り替えられるという作用をもたらす。
　また、この第１の側面において、光電変換素子と、上記光電変換素子から溢れた電荷を排出する排出トランジスタとをさらに具備し、上記排出トランジスタは、上記第１の変換効率制御トランジスタおよび上記追加容量の接続ノードと上記光電変換素子との間に挿入されてもよい。これにより、オーバーフローによる浮遊拡散層の電位変動が抑制されるという作用をもたらす。
　また、この第１の側面において、上記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備してもよい。これにより、前段増幅トランジスタが駆動されるという作用をもたらす。
　また、この第１の側面において、上記前段ノードと上記前段増幅トランジスタとの間の経路を開閉する第１のスイッチと、上記前段ノードと所定の接地端子との間の経路を開閉する第２のスイッチとをさらに具備してもよい。これにより、ノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記第１のスイッチを介して上記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備してもよい。これにより、撮像装置において、前段増幅トランジスタが電流駆動されるという作用をもたらす。
　また、この第１の側面において、光電変換素子と、上記光電変換素子から上記浮遊拡散層へ電荷を転送する前段転送トランジスタと、上記浮遊拡散層を初期化する第１のリセットトランジスタとをさらに具備し、上記複数の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記選択回路に接続されてもよい。これにより、前段ノードのセトリングが早くなるという作用をもたらす。
　また、この第１の側面において、上記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部と、上記前段増幅トランジスタのドレインに接続された電流源トランジスタとをさらに具備し、上記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行してもよい。これにより、前段のソースフォロワが読出しの際にオフ状態になるという作用をもたらす。
　また、この第１の側面において、上記切り替え部は、上記露光期間内に所定の電源電圧を上記ソース電圧として供給し、上記露光期間の終了後に上記電源電圧と異なる生成電圧を上記ソース電圧として供給してもよい。これにより、前段のソースフォロワのソース電圧が調整されるという作用をもたらす。
　また、この第１の側面において、上記電源電圧と上記生成電圧との差分は、上記第１のリセットトランジスタのリセットフィードスルーによる変動量と上記前段増幅トランジスタのゲート－ソース間電圧の和に略一致してもよい。これにより、感度不均一性が改善するという作用をもたらす。
　また、この第１の側面において、所定の露光開始タイミングにおいて上記前段転送トランジスタが上記浮遊拡散層へ上記電荷を転送するとともに上記第１のリセットトランジスタが上記浮遊拡散層とともに上記光電変換素子を初期化し、所定の露光終了タイミングにおいて上記前段転送トランジスタが上記浮遊拡散層へ上記電荷を転送してもよい。これにより、露光時と読出し時との電位が揃うという作用をもたらす。
　また、この第１の側面において、連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、上記複数の容量素子は、第１および第２の容量素子を含み、上記電圧は、リセットレベルおよび信号レベルのいずれかであり、上記選択回路は、上記一対のフレームの一方の露光期間内に上記第１および第２の容量素子の一方に上記リセットレベルを保持させた後に上記第１および第２の容量素子の他方に上記信号レベルを保持させ、上記一対のフレームの他方の露光期間内に上記第１および第２の容量素子の上記他方に上記リセットレベルを保持させた後に上記第１および第２の容量素子の上記一方に上記信号レベルを保持させてもよい。これにより、感度不均一性が改善するという作用をもたらす。
　また、この第１の側面において、上記出力された電圧をデジタル信号に変換するアナログデジタル変換器をさらに具備してもよい。これにより、デジタルの画像データが生成されるという作用をもたらす。
　また、この第１の側面において、上記アナログデジタル変換器は、上記電圧を伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、上記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す上記デジタル信号を出力するカウンタとを備えてもよい。これにより、簡易な構成によってアナログデジタル変換が実現されるという作用をもたらす。
　また、この第１の側面において、上記コンパレータは、一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、上記垂直信号線と所定の参照電圧のノードとのいずれかを選択して上記一対の入力端子の一方に接続する入力側セレクタとを備え、上記一対の入力端子の一方には、上記ランプ信号が入力されてもよい。これにより、黒点減少が抑制されるという作用をもたらす。
　また、この第１の側面において、上記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、上記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、上記相関二重サンプリング処理が実行された上記デジタル信号と所定値のデジタル信号とのいずれかを上記判定結果に基づいて出力する出力側セレクタとをさらに具備してもよい。これにより、黒点減少が抑制されるという作用をもたらす。
　また、この第１の側面において、上記前段ノードと上記後段回路の出力ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、上記複数の容量素子は、第１および第２の容量素子を含むものであってもよい。これにより、容量素子が削減されるという作用をもたらす。
　また、この第１の側面において、第１の露光期間の終了の直前に上記浮遊拡散層を初期化させて上記変換効率制御トランジスタを開状態にしつつ上記電圧を第１のリセットレベルとして上記第１の容量素子に保持させ、上記変換効率制御トランジスタを開状態にしつつ上記第１の露光期間の終了時に電荷を転送させて上記電圧を第１の信号レベルとして上記第２の容量素子に保持させ、上記変換効率制御トランジスタを閉状態にしつつ第２の露光期間の終了時に電荷を転送させて上記電圧を第２の信号レベルとして上記浮遊拡散層に保持させる垂直走査回路をさらに具備してもよい。これにより、デュアルゲインで全画素が露光されるという作用をもたらす。
　また、この第１の側面において、アナログデジタル変換器をさらに具備し、上記垂直走査回路は、読出し期間内に上記短絡トランジスタを閉状態にして上記第２の信号レベルを上記アナログデジタル変換器へ出力させ、上記短絡トランジスタを閉状態にしつつ上記浮遊拡散層を初期化させて上記電圧を第２のリセットレベルとして上記アナログデジタル変換器へ出力させ、上記短絡トランジスタを開状態にしつつ上記第１のリセットレベルと上記第１の信号レベルとを順に上記アナログデジタル変換器へ出力させてもよい。これにより、デュアルゲインで画素信号が読み出されるという作用をもたらす。
　また、本技術の第２の側面は、浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、上記変換効率により上記電荷から生成された上記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、上記出力された電圧を保持する複数の容量素子と、上記複数の容量素子のいずれかを後段ノードに接続する選択回路と、上記後段ノードを介して上記複数の容量素子に保持された電圧を読み出して出力する後段回路と、上記電圧の信号を処理する信号処理回路とを具備する撮像装置である。これにより、撮像装置において、変換効率が切り替えられ、画素の微細化が容易になるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるカラム信号処理回路および負荷ＭＯＳ回路ブロックの一構成例を示すブロック図である。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出し動作の別の例を示すタイミングチャートである。 第１の比較例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素の状態の一例を示す図である。 本技術の第１の実施の形態における信号レベルの読出しのときの画素の状態の一例を示す図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第１の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の第３の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第３の実施の形態におけるリセットフィードスルーについて説明するための図である。 本技術の第３の実施の形態におけるリセットフィードスルーによるレベルのばらつきについて説明するための図である。 本技術の第３の実施の形態における電圧制御の一例を示すタイミングチャートである。 本技術の第４の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第５の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第６の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第７の実施の形態におけるダミー画素、レギュレータ、および、切り替え部の一構成例を示す回路図である。 本技術の第７の実施の形態におけるダミー画素およびレギュレータの動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における有効画素の一構成例を示す回路図である。 本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における効果を説明するための図である。 本技術の第８の実施の形態における画素の一構成例を示す回路図である。 本技術の第８の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第８の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の実施の形態における前段増幅トランジスタの駆動方式のそれぞれの特徴をまとめた図である。 本技術の第９の実施の形態における画素の一構成例を示す回路図である。 本技術の第９の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第９の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における画素の一構成例を示す回路図である。 本技術の第１０の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１１の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態における画素の一構成例を示す回路図である。 本技術の第１２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第１２の実施の形態の第１の変形例における固体撮像素子の動作の一例を示すタイミングチャートである。 第２の比較例における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の第１２の実施の形態の第３の変形例における画素の一構成例を示す回路図である。 本技術の第１２の実施の形態の第４の変形例における画素の一構成例を示す回路図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（第１および第２の容量素子に画素信号を保持させる例）
　２．第２の実施の形態（排出トランジスタを追加し、第１および第２の容量素子に画素信号を保持させる例）
　３．第３の実施の形態（第１および第２の容量素子に画素信号を保持させ、リセット電源電圧を制御する例）
　４．第４の実施の形態（第１および第２の容量素子に画素信号を保持させ、フレームごとに保持させるレベルを入れ替える例）
　５．第５の実施の形態（第１および第２の容量素子に画素信号を保持させ、黒点現象を抑制する例）
　６．第６の実施の形態（第１および第２の容量素子に画素信号を保持させ、ローリングシャッター動作を行う例）
　７．第７の実施の形態（第１および第２の容量素子に画素信号を保持させ、読出しの際に前段のソースフォロワをオフ状態にする例）
　８．第８の実施の形態（変換効率を切り替えて複数の容量素子に保持させる例）
　９．第９の実施の形態（排出トランジスタを追加し、変換効率を切り替えて複数の容量素子に保持させる例）
　１０．第１０の実施の形態（変換効率を３段階で切り替えて複数の容量素子に保持させる例）
　１１．第１１の実施の形態（排出トランジスタを追加し、変換効率を３段階で切り替えて複数の容量素子に保持させる例）
　１２．第１２の実施の形態（短絡トランジスタを追加して容量素子を削減した例）
　１３．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に複数の画素３００が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　以下、水平方向に配列された画素３００の集合を「行」と称し、行に垂直な方向に配列された画素３００の集合を「列」と称する。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素３００は、入射光を光電変換してアナログの画素信号を生成するものである。この画素３００は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ変換処理やＣＤＳ処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。なお、カラム信号処理回路２６０は、特許請求の範囲に記載の信号処理回路の一例である。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３００の一構成例を示す回路図である。この画素３００は、前段回路３１０と、容量素子３２１および３２２と、選択回路３３０と、後段リセットトランジスタ３４１と、後段回路３５０とを備える。
　前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。
　光電変換素子３１１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇに従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔに従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤ３１４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅して前段ノード３２０に出力するものである。なお、ＦＤリセットトランジスタ３１３は、特許請求の範囲に記載の第１のリセットトランジスタの一例である。また、前段増幅トランジスタ３１５は、特許請求の範囲に記載の第１の増幅トランジスタの一例である。
　また、ＦＤリセットトランジスタ３１３および前段増幅トランジスタ３１５のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段増幅トランジスタ３１５のドレインに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　容量素子３２１および３２２のそれぞれの一端は、前段ノード３２０に共通に接続され、それぞれの他端は、選択回路３３０に接続される。なお、容量素子３２１おおび３２２は、特許請求の範囲に記載の第１および第２の容量素子の一例である。
　選択回路３３０は、選択トランジスタ３３１および選択トランジスタ３３２を備える。選択トランジスタ３３１は、垂直走査回路２１１からの選択信号Φｒに従って、容量素子３２１と後段ノード３４０との間の経路を開閉するものである。選択トランジスタ３３２は、垂直走査回路２１１からの選択信号Φｓに従って、容量素子３２２と後段ノード３４０との間の経路を開閉するものである。
　後段リセットトランジスタ３４１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３４０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電位ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３５０は、後段増幅トランジスタ３５１および後段選択トランジスタ３５２を備える。後段増幅トランジスタ３５１は、後段ノード３４０のレベルを増幅するものである。後段選択トランジスタ３５２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３５１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。
　なお、画素３００内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　垂直走査回路２１１は、露光開始時に全画素へハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、光電変換素子３１１が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｒをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、ＦＤ３１４が初期化され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２１に保持される。この制御を以下、「ＦＤリセット」と称する。
　ＦＤリセットの際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３２１の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、露光量に応じた信号電荷がＦＤ３１４へ転送され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２２に保持される。
　信号電荷の転送の際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３２２の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、リセットレベルおよび信号レベルを順に生成する。リセットレベルは、容量素子３２１に保持され、信号レベルは、容量素子３２２に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のリセットレベルおよび信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｒを所定期間に亘って供給する。これにより、容量素子３２１が後段ノード３４０に接続され、リセットレベルが読み出される。
　リセットレベルの読出し後に垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。これにより、後段ノード３４０のレベルが初期化される。このとき、選択トランジスタ３３１および選択トランジスタ３３２は両方とも開状態であり、容量素子３２１および３２２は、後段ノード３４０から切り離される。
　後段ノード３４０の初期化後に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの選択信号Φｓを所定期間に亘って供給する。これにより、容量素子３２２が後段ノード３４０に接続され、信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路３３０は、容量素子３２１を後段ノード３４０に接続する制御と、容量素子３２１および３２２を後段ノード３４０から切り離す制御と、容量素子３２２を後段ノード３４０に接続する制御とを順に行う。また、容量素子３２１および３２２が後段ノード３４０から切り離されたときに、選択された行の後段リセットトランジスタ３４１は後段ノード３４０のレベルを初期化する。また、選択された行の後段回路３５０は、後段ノード３４０を介してリセットレベルおよび信号レベルを容量素子３２１および３２２から順に読み出して垂直信号線３０９へ出力する。
　［カラム信号処理回路の構成例］
　図４は、本技術の第１の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、複数のＡＤＣ２６１とデジタル信号処理部２６２とが配置される。ＡＤＣ２６１は、列ごとに配置される。列数をＩとすると、Ｉ個のＡＤＣ２６１が配置される。
　ＡＤＣ２６１は、ＤＡＣ２１３からのランプ信号Ｒｍｐを用いて、対応する列からのアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、デジタル信号をデジタル信号処理部２６２に供給する。例えば、ＡＤＣ２６１として、コンパレータおよびカウンタを備えるシングルスロープ型のＡＤＣが配置される。
　デジタル信号処理部２６２は、列ごとのデジタル信号のそれぞれに対して、ＣＤＳ処理などの所定の信号処理を行うものである。デジタル信号処理部２６２は、処理後のデジタル信号からなる画像データを記録部１２０に供給する。
　［固体撮像素子の動作例］
　図５は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行（言い換えれば、全画素）にハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ＿［ｎ］およびｔｒｇ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは全行数を示す整数であり、ｎは、１乃至Ｎの整数である。
　そして、露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｒをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、全画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。ここで、同図のｒｓｔｂ＿［ｎ］およびΦｒ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ２の後のタイミングＴ３において、垂直走査回路２１１は、選択信号Φｒをローレベルに戻す。
　露光終了のタイミングＴ４において、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。また、前段ノード３２０のレベルは、リセットレベル（ＶＤＤ－Ｖｓｉｇ）から、信号レベル（ＶＤＤ－Ｖｇｓ－Ｖｓｉｇ）に低下する。ここで、ＶＤＤは、電源電圧であり、Ｖｓｉｇは、ＣＤＳ処理により得られる正味の信号レベルである。Ｖｇｓは、前段増幅トランジスタ３１５のゲート－ソース間電圧である。また、同図のΦｓ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ４の後のタイミングＴ５において、垂直走査回路２１１は、選択信号Φｓをローレベルに戻す。
　また、垂直走査回路２１１は、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。ここで、同図のｉｄ１＿［ｎ］は、ｎ行目の画素の電流を示す。電流ｉｄが大電流となるとＩＲドロップが大きくなるため、電流ｉｄ１は数ナノアンペア（ｎＡ）乃至数十ナノアンペア（ｎＡ）のオーダーにする必要がある。一方、全列の負荷ＭＯＳトランジスタ２５１は、オフ状態であり、垂直信号線３０９に電流ｉｄ２は供給されない。
　図６は、本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間において、全行の後段リセット信号ｒｓｔｂは、ローレベルに制御される。ここで、同図のｓｅｌｂ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１３までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒを供給する。後段ノード３４０の電位は、リセットレベルＶｒｓｔとなる。
　タイミングＴ１１の後のタイミングＴ１２からタイミングＴ１３の期間に亘って、ＤＡＣ２１３は、ランプ信号Ｒｍｐを徐々に上昇させる。ＡＤＣ２６１は、ランプ信号Ｒｍｐと垂直信号線３０９のレベルＶｒｓｔ'とを比較し、比較結果が反転するまでに亘って計数値を計数する。これにより、Ｐ相レベル（リセットレベル）が読み出される。
　タイミングＴ１３の直後のタイミングＴ１４からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３４０に寄生容量が存在する際に、その寄生容量に保持される前回の信号の履歴を消去することができる。
　後段ノード３４０の初期化直後のタイミングＴ１５からタイミングＴ１７までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓを供給する。後段ノード３４０の電位は、信号レベルＶｓｉｇとなる。露光時においては、リセットレベルより信号レベルの方が低かったが、読出しの際においては、後段ノード３４０を基準とするため、リセットレベルより信号レベルの方が高くなる。リセットレベルＶｒｓｔと信号レベルＶｓｉｇとの差分が、ＦＤのリセットノイズやオフセットノイズを除去した正味の信号レベルに該当する。
　タイミングＴ１５の後のタイミングＴ１６からタイミングＴ１７の期間に亘って、ＤＡＣ２１３は、ランプ信号Ｒｍｐを徐々に上昇させる。ＡＤＣ２６１は、ランプ信号Ｒｍｐと垂直信号線３０９のレベルＶｒｓｔ'とを比較し、比較結果が反転するまでに亘って計数値を計数する。これにより、Ｄ相レベル（信号レベル）が読み出される。
　また、垂直走査回路２１１は、タイミングＴ１０からタイミングＴ１７の期間に亘って読み出す対象の第ｎ行の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。また、タイミング制御回路２１２は、全行の読出し期間内において、全列の負荷ＭＯＳトランジスタ２５１を制御して電流ｉｄ２を供給させる。
　なお、固体撮像素子２００は、リセットレベルの後に、信号レベルを読み出しているが、この順番に限定されない。図７に例示するように、固体撮像素子２００は、信号レベルの後に、リセットレベルを読み出すこともできる。この場合には、同図に例示するように、垂直走査回路２１１は、ハイレベルの選択信号Φｓの後に、ハイレベルの選択信号Φｒを供給する。また、この場合、ランプ信号のスロープの傾きを逆にする必要がある。
　図８は、第１の比較例における画素の一構成例を示す回路図である。この第１の比較例では、選択回路３３０が設けられず、前段ノード３２０と前段回路との間に転送トランジスタが挿入される。また、容量素子３２１および３２２の代わりに、容量Ｃ１およびＣ２が挿入される。容量Ｃ１は、前段ノード３２０と接地端子との間に挿入され、容量Ｃ２は、前段ノード３２０と後段ノード３４０との間に挿入される。
　この第１の比較例の画素の露光制御および読出し制御は、例えば、非特許文献１のFigure 5.5.2に記載されている。この第１の比較例において、容量Ｃ１およびＣ２のそれぞれの容量値をＣと仮定すると、露光および読出しの際のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（３＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式１
上式において、ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。また、Ｖｎの単位は、例えば、ボルト（Ｖ）であり、Ｃの単位は、例えば、ファラッド（Ｆ）である。
　図９は、本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素の状態の一例を示す図である。同図におけるａは、リセットレベルの読出しのときの画素３００の状態を示し、同図におけるｂは、後段ノード３４０の初期化のときの画素３００の状態を示す。また、同図において、選択トランジスタ３３１、選択トランジスタ３３２および後段リセットトランジスタ３４１は、説明の便宜上、スイッチの図記号により表される。
　同図におけるａに例示するように、垂直走査回路２１１は、選択トランジスタ３３１を閉状態にし、選択トランジスタ３３２および後段リセットトランジスタ３４１を開状態にする。これにより、後段回路３５０を介してリセットレベルが読み出される。
　リセットレベルの読出し後に同図におけるｂに例示するように、垂直走査回路２１１は、選択トランジスタ３３１および選択トランジスタ３３２を開状態にし、後段リセットトランジスタ３４１を閉状態にする。これにより、容量素子３２１および３２２が後段ノード３４０から切り離され、後段ノード３４０のレベルが初期化される。
　このように容量素子３２１および３２２から切り離した状態の後段ノード３４０の寄生容量Ｃｐの容量値は、容量素子３２１および３２２と比べて非常に小さいものとする。例えば、寄生容量Ｃｐを数フェムトファラッド（ｆＦ）とすると、容量素子３２１および３２２は、数十フェムトファラッドのオーダーである。
　図１０は、本技術の第１の実施の形態における信号レベルの読出しのときの画素３００の状態の一例を示す図である。
　後段ノード３４０の初期化後において、垂直走査回路２１１は、選択トランジスタ３３２を閉状態にし、選択トランジスタ３３１および後段リセットトランジスタ３４１を開状態にする。これにより、後段回路３５０を介して信号レベルが読み出される。
　ここで、画素３００の露光時のｋＴＣノイズについて考える。露光時において、露光終了の直前のリセットレベルのサンプリングと信号レベルのサンプリングとのそれぞれにおいてｋＴＣノイズが発生する。容量素子３２１および３２２のそれぞれの容量値をＣと仮定すると、露光時のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（２＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式２
　また、図９および図１０に例示したように、読出しの際に後段リセットトランジスタ３４１が駆動しているため、そのときにｋＴＣノイズが発生する。しかし、後段リセットトランジスタ３４１の駆動時に容量素子３２１および３２２が切り離されており、そのときの寄生容量Ｃｐが小さい。このため、読出しの際のｋＴＣノイズは、露光時のｋＴＣノイズと比べて無視することができる。したがって、露光および読出しの際のｋＴＣノイズは、式２により表される。
　式１および式２より、読出しの際に容量を切り離す画素３００では、読出しの際に容量を切り離すことができない第１の比較例よりもｋＴＣノイズが小さくなる。これにより、画像データの画質を向上させることができる。
　図１１は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１１は、全画素の露光を行う（ステップＳ９０１）。そして、垂直走査回路２１１は、読み出す行を選択する（ステップＳ９０２）。カラム信号処理回路２６０は、その行のリセットレベルの読出しを行い（ステップＳ９０３）、次に信号レベルの読出しを行う（ステップＳ９０４）。
　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０５）。全行の読出しが完了していない場合に（ステップＳ９０５：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９０５：Ｙｅｓ）、固体撮像素子２００は、ＣＤＳ処理などを実行し、撮像のための動作を終了する。複数枚の画像データを連続して撮像する場合には、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９０５が繰り返し実行される。
　このように、本技術の第１の実施の形態では、選択回路３３０が容量素子３２１および３２２を後段ノード３４０から切り離したときに後段リセットトランジスタ３４１が後段ノード３４０を初期化する。容量素子３２１および３２２が切り離されているため、その駆動によるリセットノイズのレベルは、それらの容量より小さな寄生容量に応じたレベルとなる。このノイズの低減により、画像データの画質を向上させることができる。
　［第１の変形例］
　上述の第１の実施の形態では、前段回路３１０が前段ノード３２０に接続されたままで信号を読み出していたが、この構成では、読出しの際に前段ノード３２０からのノイズを遮断することができない。この第１の実施の形態の第１の変形例の画素３００は、前段回路３１０と前段ノード３２０との間にトランジスタを挿入した点において第１の実施の形態と異なる。
　図１２は、本技術の第１の実施の形態の第１の変形例における画素３００の一構成例を示す回路図である。この第１の実施の形態の第１の変形例の画素３００は、前段リセットトランジスタ３２３および前段選択トランジスタ３２４をさらに備える点において第１の実施の形態と異なる。また、第１の実施の形態の第１の変形例の前段回路３１０および後段回路３５０の電源電圧をＶＤＤ１とする。
　前段リセットトランジスタ３２３は、前段ノード３２０のレベルを電源電圧ＶＤＤ２により初期化するものである。この電源電圧ＶＤＤ２は、次の式を満たす値に設定することが望ましい。
　　ＶＤＤ２＝ＶＤＤ１－Ｖｇｓ　　　　　　　　　　　　　・・・式３
上式において、Ｖｇｓは、前段増幅トランジスタ３１５のゲート－ソース間電圧である。
　式３を満たす値に設定することにより、暗いときの前段ノード３２０と後段ノード３４０との間の電位変動を少なくすることができる。これにより、感度不均一性 (PRNU: Photo Response Non-Uniformity)を改善することができる。
　前段選択トランジスタ３２４は、垂直走査回路２１１からの前段選択信号ｓｅｌに従って、前段回路３１０と前段ノード３２０との間の経路を開閉するものである。
　図１３は、本技術の第１の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。第１の実施の形態の第１の変形例のタイミングチャートは、垂直走査回路２１１が前段リセット信号ｒｓｔａおよび前段選択信号ｓｅｌをさらに供給する点において第１の実施の形態と異なる。同図において、ｒｓｔａ＿［ｎ］およびｓｅｌ＿［ｎ］は、第ｎ行の画素への信号を示す。
　垂直走査回路２１１は、露光終了の直前のタイミングＴ２からタイミングＴ５に亘って全画素へハイレベルの前段選択信号ｓｅｌを供給する。前段リセット信号ｒｓｔａは、ローレベルに制御される。
　図１４は、本技術の第１の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。各行の読出しの際に前段選択信号ｓｅｌはローレベルに制御される。この制御により、前段選択トランジスタ３２４が開状態に移行して、前段ノード３２０が前段回路３１０から切り離される。これにより、読出しの際に前段ノード３２０からのノイズを遮断することができる。
　また、タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行にハイレベルの前段リセット信号ｒｓｔａを供給する。
　また、読出しの際に、垂直走査回路２１１は、全画素の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。電流ｉｄ２は、第１の実施の形態と同様に供給される。このように、第１の実施の形態と比較して、電流ｉｄ１の制御がシンプルとなる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、読出しの際に前段選択トランジスタ３２４が開状態に移行し、前段回路３１０を前段ノード３２０から切り離すため、前段回路３１０からのノイズを遮断することができる。
　［第２の変形例］
　上述の第１の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素３００を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第１の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第１の実施の形態と異なる。
　図１５は、本技術の第１の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第２の変形例の固体撮像素子２００は、下側画素チップ２０２と、その下側画素チップ２０２に積層された上側画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、下側画素チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、上側画素チップ２０１は、例えば、画素専用のプロセスで製造され、下側画素チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。
　図１６は、本技術の第１の実施の形態の第２の変形例における画素３００の一構成例を示す回路図である。画素３００のうち、前段回路３１０は、上側画素チップ２０１に配置され、それ以外の回路や素子（容量素子３２１および３２２など）は、下側画素チップ２０２に配置される。なお、電流源トランジスタ３１６をさらに下側画素チップ２０２に配置することもできる。同図に例示するように、画素３００内の素子を、積層した上側画素チップ２０１および下側画素チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第１の実施の形態の第２の変形例によれば、画素３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第３の変形例］
　上述の第１の実施の形態の第２の変形例では、画素３００の一部と周辺回路（カラム信号処理回路２６０など）とを下側の下側画素チップ２０２に設けていた。しかし、この構成では、周辺回路の分、下側画素チップ２０２側の回路や素子の配置面積が上側画素チップ２０１より大きくなり、上側画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第１の実施の形態の第３の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第１の実施の形態の第２の変形例と異なる。
　図１７は、本技術の第１の実施の形態の第３の変形例における固体撮像素子２００の積層構造の一例を示す図である。第１の実施の形態の第３の変形例の固体撮像素子２００は、上側画素チップ２０１、下側画素チップ２０２および回路チップ２０３を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０３には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０２を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第１の実施の形態の第３の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、露光期間内にリセットレベルをサンプルホールドしていたが、この構成では、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。この第２の実施の形態の固体撮像素子２００は、光電変換素子から電荷を排出するトランジスタを追加することにより、露光期間をより短くした点において第１の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態における画素３００の一構成例を示す回路図である。この第２の実施の形態の画素３００は、前段回路３１０内に排出トランジスタ３１７をさらに備える点において第１の実施の形態と異なる。
　排出トランジスタ３１７は、垂直走査回路２１１からの排出信号оｆｇに従って光電変換素子３１１から電荷を排出するオーバーフロードレインとして機能するものである。排出トランジスタ３１７として、例えば、ｎＭＯＳトランジスタが用いられる。
　第１の実施の形態のように、排出トランジスタ３１７を設けない構成では、全画素について光電変換素子３１１からＦＤ３１４へ電荷を転送した際に、ブルーミングが生じることがある。そして、ＦＤリセットの際にＦＤ３１４と前段ノード３２０の電位が降下する。この電位降下に追従して、容量素子３２１および３２２の充放電の電流が発生し続け、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態から変化してしまう。
　その一方で、全画素の信号レベルのサンプルホールドの際には、信号電荷の転送後、光電変換素子３１１内の電荷が空の状態になるため、ブルーミングが発生しなくなり、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態となる。これらのリセットレベル、信号レベルをサンプルホールドの際のＩＲドロップの違いに起因して、ストリーキングノイズが生じる。
　これに対して、排出トランジスタ３１７を設けた第２の実施の形態では、光電変換素子３１１の電荷がオーバーフロードレイン側に排出される。このため、リセットレベル、信号レベルをサンプルホールドの際のＩＲドロップが同程度となり、ストリーキングノイズを抑制することができる。
　図１９は、本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。露光開始のタイミング前のタイミングＴ０において、垂直走査回路２１１は、全画素の排出信号оｆｇをハイレベルにしつつ、全画素にハイレベルのＦＤリセット信号ｒｓｔをパルス期間に亘って供給する。これにより、全画素についてＰＤリセットおよびＦＤリセットが行われる。また、リセットレベルがサンプルホールドされる。ここで、同図のоｆｇ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　そして、露光開始のタイミングＴ１において、垂直走査回路２１１は、全画素の排出信号оｆｇをローレベルに戻す。そして、露光終了の直前のタイミングＴ２から露光終了のＴ３までの期間に亘って、垂直走査回路２１１は、全画素にハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。
　第１の実施の形態のように、排出トランジスタ３１７を設けない構成では、露光開始時（すなわち、ＰＤリセット時）に転送トランジスタ３１２およびＦＤリセットトランジスタ３１３の両方をオン状態にしなければならない。この制御では、ＰＤリセットの際に、同時にＦＤ３１４もリセットしなければならない。このため、露光期間内に再度ＦＤリセットを行い、リセットレベルをサンプルホールドする必要があり、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。全画素のリセットレベルをサンプルホールドする際には、電圧や電流が静定するまでにある程度の待ち時間が必要になり、例えば、数マイクロ秒（μｓ）から数十マイクロ秒（μｓ）のサンプルホールド期間が必要となる。
　これに対して、排出トランジスタ３１７を設ける第２の実施の形態では、ＰＤリセットとＦＤリセットとを個別に行うことができる。このため、同図に例示するように、ＰＤリセットの解除（露光開始）前にＦＤリセットを行って、リセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　なお、第２の実施の形態に、第１の実施の形態の第１乃至第３の変形例を適応することもできる。
　このように、本技術の第２の実施の形態によれば、光電変換素子３１１から電荷を排出する排出トランジスタ３１７を設けたため、露光開始前にＦＤリセットを行ってリセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、電源電圧ＶＤＤによりＦＤ３１４を初期化していたが、この構成では容量素子３２１および３２２のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第３の実施の形態の固体撮像素子２００は、ＦＤリセットトランジスタ３１３の電源を読出しの際に低下させることにより、ＰＲＮＵを改善する点において第１の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における画素３００の一構成例を示す回路図である。この第３の実施の形態の画素３００は、ＦＤリセットトランジスタ３１３の電源が、画素３００の電源電圧ＶＤＤと分離されている点において第１の実施の形態と異なる。
　第３の実施の形態のＦＤリセットトランジスタ３１３のドレインは、リセット電源電圧ＶＲＳＴに接続される。このリセット電源電圧ＶＲＳＴは、例えば、タイミング制御回路２１２により制御される
　ここで、図２１および図２２を参照して、第１の実施の形態の画素３００におけるＰＲＮＵの悪化について考える。第１の実施の形態では、図２１に例示するように露光開始時直前のタイミングＴ０において、ＦＤ３１４の電位は、ＦＤリセットトランジスタ３１３のリセットフィードスルーにより低下する。この変動量をＶｆｔとする。
　第１の実施の形態では、ＦＤリセットトランジスタ３１３の電源電圧はＶＤＤであるため、タイミングＴ０において、ＦＤ３１４の電位は、ＶＤＤから、ＶＤＤ－Ｖｆｔに変動する。また、露光時の前段ノード３２０の電位は、ＶＤＤ－Ｖｆｔ－Ｖｓｉｇとなる。
　また、第１の実施の形態では、図２２に例示するように読出しの際にＦＤリセットトランジスタ３１３がオン状態に移行し、ＦＤ３１４が、電源電圧ＶＤＤに固定される。そのＦＤ３１４の変動量Ｖｆｔにより、読出しの際の前段ノード３２０および後段ノード３４０の電位を、Ｖｆｔ程度高くシフトする。ただし、容量素子３２１および３２２の容量値のばらつきや、寄生容量により、シフトする電圧量が画素ごとにばらつき、ＰＲＮＵ悪化の元になる。
　前段ノード３２０がＶｆｔだけ遷移した場合の後段ノード３４０の遷移量は、例えば、次の式により表される。
　　｛（Ｃｓ＋δＣｓ）／（Ｃｓ＋δＣｓ＋Ｃｐ）｝＊Ｖｆｔ　・・・式４
上式において、Ｃｓは、信号レベル側の容量素子３２２の容量値であり、δＣｓは、Ｃｓのばらつきである。Ｃｐは、後段ノード３４０の寄生容量の容量値である。
　式４は、次の式に近似することができる。
　　｛１－（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　・・・式５
　式５より、後段ノード３４０のばらつきは、次の式により表すことができる。
　　｛（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　　　　・・・式６
　（δＣｓ／Ｃｓ）を１０－２とし、（Ｃｐ／Ｃｓ）を１０－１とし、Ｖｆｔを４００ミリボルト（ｍＶ）とすると、式６よりＰＲＮＵは、４００μＶｒｍｓとなり、比較的大きな値となる。
　特に、入力換算の容量のサンプリングホールド時のｋＴＣノイズを小さくする際には、ＦＤ３１４の電荷電圧変換効率を大きくする必要がある。電荷電圧変換効率を大きくするにはＦＤ３１４の容量を小さくしなければならないが、ＦＤ３１４の容量が小さいほど変動量Ｖｆｔが大きくなり、数百ミリボルト（ｍＶ）になりうる。この場合、式６よりＰＲＮＵの影響が無視できないレベルになりうる。
　図２３は、本技術の第３の実施の形態における電圧制御の一例を示すタイミングチャートである。
　タイミング制御回路２１２は、タイミングＴ９以降の行単位の読出し期間において、リセット電源電圧ＶＲＳＴを露光期間と異なる値に制御する。
　例えば、露光期間において、タイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを電源電圧ＶＤＤと同じ値にする。一方、読出し期間においてタイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを、ＶＤＤ－Ｖｆｔに低下させる。すなわち、読出し期間において、タイミング制御回路２１２は、リセットフィードスルーによる変動量Ｖｆｔに略一致する分だけ、リセット電源電圧ＶＲＳＴを低下させる。この制御により、露光時と、読出しの際とにおいて、ＦＤ３１４のリセットレベルを揃えることができる。
　リセット電源電圧ＶＲＳＴの制御により、同図に例示するように、ＦＤ３１４と、前段ノード３２０との電圧変動量を低減することができる。これにより、容量素子３２１および３２２のばらつきや、寄生容量に起因するＰＲＮＵの悪化を抑制することができる。
　なお、第３の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２の実施の形態を適用することもできる。
　このように、本技術の第３の実施の形態によれば、読出しの際にタイミング制御回路２１２が、リセットフィードスルーによる変動量Ｖｆｔだけリセット電源電圧ＶＲＳＴを低下させるため、露光と読出しとでリセットレベルを揃えることができる。これにより、感度不均一性（ＰＲＮＵ）の悪化を抑制することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、フレーム毎にリセットレベルの次に信号レベルを読み出していたが、この構成では容量素子３２１および３２２のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第４の実施の形態の固体撮像素子２００は、フレームごとに、容量素子３２１に保持するレベルと容量素子３２２に保持するレベルとを入れ替えることにより、ＰＲＮＵを改善する点において第１の実施の形態と異なる。
　第４の実施の形態の固体撮像素子２００は、複数のフレームを垂直同期信号に同期して連続して撮像する。奇数番目のフレームを「奇数フレーム」と称し、偶数番目のフレームを「偶数フレーム」と称する。
　図２４は、第４の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。奇数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｒの次に選択信号Φｓをハイレベルにすることにより、リセットレベルを容量素子３２１に保持させ、次に信号レベルを容量素子３２２に保持させる。
　図２５は、本技術の第４の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。奇数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｒの次に選択信号Φｓをハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図２６は、第４の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。偶数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｓの次に選択信号Φｒをハイレベルにすることにより、リセットレベルを容量素子３２２に保持させ、次に信号レベルを容量素子３２１に保持させる。
　図２７は、本技術の第４の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。偶数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｓの次に選択信号Φｒをハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図２４および図２６に例示したように、偶数フレームと奇数フレームとで、容量素子３２１および３２２のそれぞれに保持されるレベルが逆になる。これにより、偶数フレームと奇数フレームとで、ＰＲＮＵの極性も逆になる。後段のカラム信号処理回路２６０は、奇数フレームと偶数フレームとの加算平均を求める。これにより、極性が逆のＰＲＮＵ同士を相殺することができる。
　この制御は、動画の撮像や、フレーム同士の加算において有効な制御である。また、画素３００に素子を追加する必要はなく、駆動方式の変更のみにより実現することができる。
　なお、第４の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２、第３の実施の形態を適用することもできる。
　このように、本技術の第４の実施の形態では、奇数フレームと偶数フレームとで容量素子３２１に保持されるレベルと容量素子３２２に保持されるレベルとが逆になるため、奇数フレームと偶数フレームとでＰＲＮＵの極性を逆にすることができる。これらの奇数フレームおよび偶数フレームをカラム信号処理回路２６０が加算することにより、ＰＲＮＵの悪化を抑制することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、カラム信号処理回路２６０は、カラム毎にリセットレベルと信号レベルとの差分を求めていた。しかし、この構成では、非常に高照度の光が画素に入射した際に、光電変換素子３１１から電荷が溢れることにより輝度が低下し、黒く沈んでしまう黒点現象が生じるおそれがある。この第５の実施の形態の固体撮像素子２００は、黒点現象が生じたか否かを画素ごとに判定する点において第１の実施の形態と異なる。
　図２８は、本技術の第５の実施の形態におけるカラム信号処理回路２６０の一構成例を示す回路図である。この第５の実施の形態のカラム信号処理回路２６０には、複数のＡＤＣ２７０とデジタル信号処理部２９０とが配置される。また、デジタル信号処理部２９０には、複数のＣＤＳ処理部２９１と複数のセレクタ２９２とが配置される。ＡＤＣ２７０、ＣＤＳ処理部２９１およびセレクタ２９２は、列ごとに設けられる。
　また、ＡＤＣ２７０は、コンパレータ２８０およびカウンタ２７１を備える。コンパレータ２８０は、垂直信号線３０９のレベルと、ＤＡＣ２１３からのランプ信号Ｒｍｐとを比較し、比較結果ＶＣＯを出力するものである。比較結果ＶＣＯは、カウンタ２７１とタイミング制御回路２１２とに供給される。コンパレータ２８０は、セレクタ２８１と、容量素子２８２および２８３と、オートゼロスイッチ２８４および２８６と、比較器２８５とを備える。
　セレクタ２８１は、入力側選択信号ｓｅｌｉｎに従って、対応する列の垂直信号線３０９と、所定の参照電圧ＶＲＥＦのノードとのいずれかを比較器２８５の非反転入力端子（＋）に、容量素子２８２を介して接続するものである。入力側選択信号ｓｅｌｉｎは、タイミング制御回路２１２から供給される。なお、セレクタ２８１は、特許請求の範囲に記載の入力側セレクタの一例である。
　比較器２８５は、非反転入力端子（＋）と反転入力端子（－）とのそれぞれのレベルを比較して、比較結果ＶＣＯをカウンタ２７１へ出力するものである。反転入力端子（－）には、容量素子２８３を介してランプ信号Ｒｍｐが入力される。
　オートゼロスイッチ２８４は、タイミング制御回路２１２からのオートゼロ信号Ａｚに従って、比較結果ＶＣＯの非反転入力端子（＋）と出力端子とを短絡するものである。オートゼロスイッチ２８６は、オートゼロ信号Ａｚに従って、比較結果ＶＣＯの反転入力端子（－）と出力端子とを短絡するものである。
　カウンタ２７１は、比較結果ＶＣＯが反転するまでに亘って計数値を計数し、その計数値を示すデジタル信号ＣＮＴ＿ｏｕｔをＣＤＳ処理部２９１へ出力するものである。
　ＣＤＳ処理部２９１は、デジタル信号ＣＮＴ＿ｏｕｔに対してＣＤＳ処理を行うものである。このＣＤＳ処理部２９１は、リセットレベルに対応するデジタル信号ＣＮＴ＿ｏｕｔと、信号レベルに対応するデジタル信号ＣＮＴ＿ｏｕｔとの差分を演算し、ＣＤＳ＿ｏｕｔとしてセレクタ２９２に出力する。
　セレクタ２９２は、タイミング制御回路２１２からの出力側選択信号ｓｅｌоｕｔに従って、ＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔと、フルコードのデジタル信号ＦＵＬＬとのいずれかを対応する列の画素データとして出力するものである。なお、セレクタ２９２は、特許請求の範囲に記載の出力側セレクタの一例である。
　図２９は、本技術の第５の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第５の実施の形態のグローバルシャッター時のトランジスタの制御方法は、第１の実施の形態と同様である。
　ここで、画素３００に非常に高照度の光が入射したものとする。この場合、光電変換素子３１１の電荷が満杯になり、光電変換素子３１１からＦＤ３１４へと電荷があふれ出し、ＦＤリセット後のＦＤ３１４の電位が低下する。同図における一点鎖線は、溢れた電荷量が比較的少なくなる程度の弱い太陽光が入射した際のＦＤ３１４の電位変動を示す。同図における点線は、溢れた電荷量が比較的多くなるような強い太陽光が入射した際のＦＤ３１４の電位変動を示す。
　弱い太陽光が入射した際は、ＦＤリセットの完了したタイミングＴ３においてリセットレベルが低下しているが、この時点ではレベルが下がりきってない。
　一方、強い太陽光が入射した際は、タイミングＴ３の時点でリセットレベルが下がりきってしまう。この場合、信号レベルがリセットレベルと同じになり、それらの電位差が「０」であるため、ＣＤＳ処理後のデジタル信号が、暗状態の場合と同じになって黒く沈んでしまう。このように、太陽光などの非常に高照度の光が入射したにも関わらず、その画素が黒くなる現象は、黒点現象あるいはブルーミングと呼ばれる。
　また、黒点現象の生じた画素のＦＤ３１４のレベルが下がりすぎると、前段回路３１０の動作点が確保できなくなって、電流源トランジスタ３１６の電流ｉｄ１が変動する。各画素の電流源トランジスタ３１６は、共通の電源やグランドに接続されているため、ある画素で電流が変動した際に、その画素のＩＲドロップの変動が、他の画素のサンプルレベルに影響を及ぼしてしまう。黒点現象の生じた画素がアグレッサーとなり、その画素によりサンプルレベルが変動した画素がビクティムとなる。この結果、ストリーキングノイズが生じる。
　なお、第２の実施の形態のように排出トランジスタ３１７を設けた場合、黒点（ブルーミング）のある画素では、溢れた電荷が排出トランジスタ３１７側に捨てられるため、黒点現象が生じにくい。ただし、排出トランジスタ３１７を設けても、一部の電荷がＦＤ３１４に流れる可能性があり、黒点現象の根治にはならない可能性がある。さらに、排出トランジスタ３１７の追加により、画素毎の有効面積／電荷量の比率が低下してしまうというデメリットもある。このため、排出トランジスタ３１７を用いずに、黒点現象を抑制することが望ましい。
　排出トランジスタ３１７を用いずに黒点現象を抑制する方法として２つの方法が考えられる。１つ目は、ＦＤ３１４のクリップレベルの調整である。２つ目は、読出しの際に黒点現象が生じたか否かを判断して、黒点現象の生じた際に、出力をフルコードに置き換える方法である。
　１つ目の方法に関して、同図のＦＤリセット信号ｒｓｔ（言い換えれば、ＦＤリセットトランジスタ３１３のゲート）のハイレベルは電源電圧ＶＤＤであり、ローレベルが、ＦＤ３１４のクリップレベルに該当する。第１の実施の形態では、これらのハイレベルとローレベルとの差（すなわち、振幅）は、ダイナミックレンジに対応する値に設定される。これに対して、第５の実施の形態では、その値にさらにマージンを加えた値に調整される。ここで、ダイナミックレンジに対応する値は、電源電圧ＶＤＤと、デジタル信号がフルコードになるときのＦＤ３１４の電位との差分に該当する。
　ＦＤリセットトランジスタ３１３のオフ時のゲート電圧（ＦＤリセット信号ｒｓｔのローレベル）を下げることにより、ブルーミングによりＦＤ３１４が低下しすぎて、前段増幅トランジスタ３１５の動作点をつぶすことを防止することができる。
　なお、ダイナミックレンジは、ＡＤＣのアナログゲインによって変わる。アナログゲインが低いときは、大きなダイナミックレンジが必要となり、逆にアナログゲインが高い時は、ダイナミックレンジは少なくて済む。このため、ＦＤリセットトランジスタ３１３のオフ時のゲート電圧を、アナログゲインに応じて変更することもできる。
　図３０は、本技術の第５の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの開始のタイミングＴ１０の直後のタイミングＴ１１において選択信号Φｒがハイレベルになると、太陽光が入射した画素では、垂直信号線３０９の電位が変動する。同図における一点鎖線は、弱い太陽光が入射した際の垂直信号線３０９の電位変動を示す。同図における点線は、強い太陽光が入射した際の垂直信号線３０９の電位変動を示す。
　タイミングＴ１０からタイミングＴ１２までのオートゼロ期間において、タイミング制御回路２１２は、例えば、「０」の入力側選択信号ｓｅｌｉｎを供給し、比較器２８５を垂直信号線３０９に接続させる。このオートゼロ期間内にタイミング制御回路２１２は、オートゼロ信号Ａｚによりオートゼロを行う。
　２つ目の方法に関して、タイミングＴ１２からタイミングＴ１３までの判定期間内にタイミング制御回路２１２は、例えば、「１」の入力側選択信号ｓｅｌｉｎを供給する。この入力側選択信号ｓｅｌｉｎにより、比較器２８５が垂直信号線３０９から切り離され、参照電圧ＶＲＥＦのノードと接続される。この参照電圧ＶＲＥＦは、ブルーミングが生じなかったときの、垂直信号線３０９のレベルの期待値に設定される。Ｖｒｓｔは、例えば、後段増幅トランジスタ３５１のゲート－ソース間電圧をＶｇｓ２とすると、Ｖｒｅｇ－Ｖｇｓ２に該当する。また、ＤＡＣ２１３は、判定期間内にランプ信号ＲｍｐのレベルをＶｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに低下させる。
　また、判定期間内において、ブルーミングが発生しなかった場合、垂直信号線３０９のリセットレベルのＶｒｓｔは、参照電圧ＶＲＥＦとほぼ同じであり、比較器２８５の反転入力端子（＋）の電位がオートゼロのときとあまり変わらない。一方、非反転入力端子（－）は、Ｖｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに下がったため、比較結果ＶＣＯはハイレベルとなる。
　逆に、ブルーミングが発生した場合、リセットレベルＶｒｓｔは、参照電圧ＶＲＥＦよりも十分に高くなり、次の式が成立した際に、比較結果ＶＣＯがローレベルになる。
　　Ｖｒｓｔ－ＶＲＥＦ＞Ｖｒｍｐ＿ａｚ－Ｖｒｍｐ＿ｓｕｎ・・・式７
　つまり、タイミング制御回路２１２は、判定期間内に比較結果ＶＣＯがローレベルとなるか否かにより、ブルーミングが発生したか否かを判断することができる。
　なお、後段増幅トランジスタ３５１の閾値電圧のバラツキや、面内のＶｒｅｇのＩＲドロップ差等による誤判定が発生しないように、太陽判定のためのマージン（式７の右辺）をある程度大きく確保する必要がある。
　判定期間経過後のタイミングＴ１３以降において、タイミング制御回路２１２は、比較器２８５を垂直信号線３０９に接続させる。また、タイミングＴ１３乃至Ｔ１４のＰ相セトリング期間が経過すると、タイミングＴ１４乃至Ｔ１５の期間内にＰ相が読み出される。タイミングＴ１５乃至Ｔ１９のＤ相セトリング期間が経過すると、タイミングＴ１９乃至Ｔ２０の期間内にＤ相が読み出される。
　判定期間においてブルーミングが発生していないと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔをそのまま出力させる。
　一方、判定期間においてブルーミングが発生したと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔの代わりにフルコードＦＵＬＬを出力させる。これにより、黒点現象を抑制することができる。
　なお、第５の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２乃至第４の実施の形態を適用することもできる。
　このように、本技術の第５の実施の形態によれば、タイミング制御回路２１２は、比較結果ＶＣＯに基づいて黒点現象が生じたか否かを判断し、黒点現象が生じた際にフルコードを出力させるため、黒点現象を抑制することができる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、垂直走査回路２１１は、全行（全画素）を同時に露光させる制御（すなわち、グローバルシャッター動作）を行っていた。しかし、テストのときや、解析を行うときなど、露光の同時性が不要で低ノイズが要求される場合には、ローリングシャッター動作を行うことが望ましい。この第６の実施の形態の固体撮像素子２００は、テスト時などにおいて、ローリングシャッター動作を行う点において第１の実施の形態と異なる。
　図３１は、本技術の第６の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御を行う。同図は、第ｎ行の露光制御を示す。
　タイミングＴ０乃至Ｔ２の期間において、垂直走査回路２１１は、第ｎ行にハイレベルの後段選択信号ｓｅｌｂ、選択信号Φｒおよび選択信号Φｓを供給する。また、露光開始のタイミングＴ０において、垂直走査回路２１１は、第ｎ行にハイレベルのＦＤリセット信号ｒｓｔおよび後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。露光終了のタイミングＴ１において垂直走査回路２１１は、第ｎ行に転送信号ｔｒｇを供給する。同図のローリングシャッター動作により、固体撮像素子２００は、低ノイズの画像データを生成することができる。
　なお、通常の撮像時において第６の実施の形態の固体撮像素子２００は、第１の実施の形態と同様にグローバルシャッター動作を行う。
　また、第６の実施の形態に、第１の実施の形態の第１乃至第３の変形例や、第２乃至第５の実施の形態を適用することもできる。
　このように本技術の第６の実施の形態によれば、垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御（すなわち、ローリングシャッター動作）を行うため、低ノイズの画像データを生成することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）のソースを電源電圧ＶＤＤに接続し、そのソースフォロワがオンの状態で行単位で読出しを行っていた。しかし、この駆動方法では、行単位の読出しの際の前段のソースフォロワの回路ノイズが後段に伝搬し、ランダムノイズが増大するおそれがある。この第７の実施の形態の固体撮像素子２００は、読出しの際に前段のソースフォロワをオフ状態にすることにより、ノイズを低減する点において第１の実施の形態と異なる。
　図３２は、本技術の第７の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第７の実施の形態の固体撮像素子２００は、レギュレータ４２０および切り替え部４４０をさらに備える点において第１の実施の形態と異なる。また、第７の実施の形態の画素アレイ部２２０には、複数の有効画素３０１と、所定数のダミー画素４３０とが配列される。ダミー画素４３０は、有効画素３０１が配列された領域の周囲に配列される。
　また、ダミー画素４３０のそれぞれには、電源電圧ＶＤＤが供給され、有効画素３０１のそれぞれには、電源電圧ＶＤＤと、ソース電圧Ｖｓとが供給される。有効画素３０１へ電源電圧ＶＤＤを供給する信号線は、同図において省略されている。また、電源電圧ＶＤＤは、固体撮像素子２００の外部のパッド４１０から供給される。
　レギュレータ４２０は、ダミー画素４３０からの入力電位Ｖｉに基づいて、一定の生成電圧Ｖｇｅｎを生成し、切り替え部４４０に供給するものである。切り替え部４４０は、パッド４１０からの電源電圧ＶＤＤと、レギュレータ４２０からの生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして有効画素３０１のカラムのそれぞれに供給するものである。
　図３３は、本技術の第７の実施の形態におけるダミー画素４３０、レギュレータ４２０、および、切り替え部４４０の一構成例を示す回路図である。同図におけるａは、ダミー画素４３０およびレギュレータ４２０の回路図であり、同図におけるｂは、切り替え部４４０の回路図である。
　同図におけるａに例示するように、ダミー画素４３０は、リセットトランジスタ４３１、ＦＤ４３２、増幅トランジスタ４３３および電流源トランジスタ４３４を備える。リセットトランジスタ４３１は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、ＦＤ４３２を初期化するものである。ＦＤ４３２は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ４３３は、ＦＤ４３２の電圧のレベルを増幅し、入力電圧Ｖｉとしてレギュレータ４２０に供給するものである。
　また、リセットトランジスタ４３１および増幅トランジスタ４３３のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ４３４は、増幅トランジスタ４３３のドレインに接続される。この電流源トランジスタ４３４は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　レギュレータ４２０は、ローパスフィルタ４２１、バッファアンプ４２２および容量素子４２３を備える。ローパスフィルタ４２１は、入力電圧Ｖｉの信号のうち、所定周波数未満の低周波数帯域の成分を出力電圧Ｖｊとして通過させるものである。
　バッファアンプ４２２の非反転入力端子（＋）には、出力電圧Ｖｊが入力される。バッファアンプ４２２の反転入力端子（－）は、その出力端子と接続される。容量素子４２３は、バッファアンプ４２２の出力端子の電圧をＶｇｅｎとして保持するものである。このＶｇｅｎは、切り替え部４４０に供給される。
　同図におけるｂに例示するように、切り替え部４４０は、インバータ４４１と、複数の切り替え回路４４２とを備える。切り替え回路４４２は、有効画素３０１の列ごとに配置される。
　インバータ４４１は、タイミング制御回路２１２からの切替信号ＳＷを反転させるものである。このインバータ４４１は、反転信号を切り替え回路４４２のそれぞれに供給する。
　切り替え回路４４２は、電源電圧ＶＤＤと、生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして、画素アレイ部２２０内の対応する列に供給するものである。切り替え回路４４２は、スイッチ４４３および４４４を備える。スイッチ４４３は、切替信号ＳＷに従って、電源電圧ＶＤＤのノードと、対応する列との間の経路を開閉するものである。スイッチ４４４は、切替信号ＳＷの反転信号に従って、生成電圧Ｖｇｅｎのノードと、対応する列との間の経路を開閉するものである。
　図３４は、本技術の第７の実施の形態におけるダミー画素４３０およびレギュレータ４２０の動作の一例を示すタイミングチャートである。ある行の読出しの直前のタイミングＴ１０において、垂直走査回路２１１は、ダミー画素４３０のそれぞれに、ハイレベル（ここでは、電源電圧ＶＤＤ）のリセット信号ＲＳＴを供給する。ダミー画素４３０内のＦＤ４３２の電位Ｖｆｄは、電源電圧ＶＤＤに初期化される。そして、リセット信号ＲＳＴがローレベルとなった際に、リセットフィードスルーにより、ＶＤＤ－Ｖｆｔに変動する。
　また、入力電圧Ｖｉは、リセット後にＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ローパスフィルタ４２１の通過により、Ｖｊ、Ｖｇｅｎは、略一定の電圧となる。
　次の行の読出しの直前のタイミングＴ２０以降は、行ごとに、同様の制御が行われ、一定の生成電圧Ｖｇｅｎが供給される。
　図３５は、本技術の第７の実施の形態における有効画素３０１の一構成例を示す回路図である。有効画素３０１の回路構成は、前段増幅トランジスタ３１５のソースに、切り替え部４４０からのソース電圧Ｖｓが供給される点以外は、第１の実施の形態の画素３００と同様である。
　図３６は、本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第７の実施の形態において、全画素で同時に露光する際に、切り替え部４４０は、電源電圧ＶＤＤを選択し、ソース電圧Ｖｓとして供給する。また、前段ノードの電圧は、タイミングＴ４において、ＶＤＤ－Ｖｇｓ－ＶｔｈからＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ここで、Ｖｔｈは、転送トランジスタ３１２の閾値電圧である。
　図３７は、本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。この第７の実施の形態では、読出しの際に切り替え部４４０は、生成電圧Ｖｇｅｎを選択し、ソース電圧Ｖｓとして供給する。この生成電圧Ｖｇｅｎは、ＶＤＤ－Ｖｇｓ－Ｖｆｔに調整される。また、第７の実施の形態では、垂直走査回路２１１が、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。
　図３８は、本技術の第７の実施の形態における効果を説明するための図である。第１の実施の形態では、行ごとの読出しにおいて、読出し対象の画素３００のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）をオンにしていた。しかし、この駆動方法では、前段のソースフォロワの回路ノイズが、後段（容量素子、後段のソースフォロワやＡＤＣ）に伝搬し、読出しノイズが増大するおそれがある。
　例えば、第１の実施の形態では、同図に例示するようにグローバルシャッター動作時の画素で生じるｋＴＣノイズは、４５０（μＶｒｍｓ）である。また、行ごとの読出しにおける、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）で生じるノイズは、３８０（μＶｒｍｓ）となる。後段のソースフォロワ以降で生じるノイズは、１６０（μＶｒｍｓ）である。このため、合計のノイズは、６１０（μＶｒｍｓ）である。このように、第１の実施の形態では、ノイズの合計値における、前段のソースフォロワのノイズの寄与分は、比較的大きくなる。
　この前段のソースフォロワのノイズを低減するために、第７の実施の形態では、前述したように前段のソースフォロワのソースに、電圧調整の可能な電圧（Ｖｓ）を供給している。グローバルシャッター（露光）動作時に、切り替え部４４０は、電源電圧ＶＤＤを選択してソース電圧Ｖｓとして供給する。そして、露光の終了後に切り替え部４４０は、ソース電圧ＶｓをＶＤＤ－Ｖｇｓ－Ｖｆｔに切り替える。また、タイミング制御回路２１２は、グローバルシャッター（露光）動作時に、前段の電流源トランジスタ３１６をオンにし、露光の終了後にオフにする。
　上述の制御により、図３６および図３７に例示したように、グローバルシャッター動作時と、行ごとの読出し時とのそれぞれの前段ノードの電位が揃い、ＰＲＮＵを改善することができる。また、行ごとに読み出す際に前段のソースフォロワがオフ状態になるため、図３８に例示するように、ソースフォロワの回路ノイズが生じず、０（μＶｒｍｓ）となる。なお、前段のソースフォロワのうち前段増幅トランジスタ３１５はオン状態である。
　このように、本技術の第７の実施の形態によれば、読出しの際に前段のソースフォロワをオフ状態にするため、そのソースフォロワで生じるノイズを低減することができる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では一定の変換効率により電荷を電圧に変換していたが、この構成では、フレームレートの低下を抑制しつつダイナミックレンジを拡大することが困難である。この第８の実施の形態の固体撮像素子は、画素ごとに変換効率を２段階で切り替える点において第１の実施の形態と異なる。
　図３９は、本技術の第８の実施の形態における画素３００の一構成例を示す回路図である。この第８の実施の形態の画素３００は、追加容量３６１、変換効率制御トランジスタ３６２および前段リセットトランジスタ３２３をさらに備え、容量素子および選択トランジスタのそれぞれの個数を２倍にした点において第１の実施の形態と異なる。具体的には、容量素子３２１および３２２の代わりに、容量素子３２１－１および３２２－１が配置され、容量素子３２１－２および３２２－２が追加される。また、選択トランジスタ３３１および３３２の代わりに選択トランジスタ３３１－１および３３２－１が配置され、選択トランジスタ３３１－２および３３２－２が追加される。
　変換効率制御トランジスタ３６２は、ＦＤリセットトランジスタ３１３とＦＤ３１４との間に挿入される。追加容量３６１の一端は電源電圧ＶＤＤに接続され、他端は、ＦＤリセットトランジスタ３１３および変換効率制御トランジスタ３６２の接続ノードに接続される。また、変換効率制御トランジスタ３６２は、垂直走査回路２１１からの制御信号ｆｄｇに従って、ＦＤ３１４と追加容量３６１との間の経路を開閉する。
　変換効率制御トランジスタ３６２は、ＦＤ３１４と追加容量３６１との間の経路を開閉することによって、電荷を電圧に変換する際の変換効率を制御することができる。変換効率制御トランジスタ３６２がオフ状態（すなわち、開状態）の場合、ＦＤ３１４により電荷が電圧に変換される。一方、変換効率制御トランジスタ３６２がオン状態（すなわち、閉状態）の場合、追加容量３６１が接続され、追加容量３６１およびＦＤ３１４により電荷が電圧に変換される。このため、変換効率制御トランジスタ３６２がオフ状態の場合の変換効率は、変換効率制御トランジスタ３６２がオン状態の場合よりも高くなる。以下、高い方の変換効率を「ＨＣＧ（High Conversion Gain）」と称し、低い方の変換効率を「ＬＣＧ（Low Conversion Gain）」と称する。
　また、第８の実施の形態の前段リセットトランジスタ３２３は、前段リセット信号ｒｓｔａに従って、読出しの際に、前段ノード３２０のレベルを電源電圧ＶＤＤに固定するものである。
　容量素子３２１－１、３２２－１、３２１－２および３２２－２のそれぞれの一端は、前段ノード３２０に共通に接続される。選択トランジスタ３３１－１は、選択信号Φｒ１に従って、容量素子３２１－１と後段ノード３４０の間の経路を開閉するものである。選択トランジスタ３３２－１は、選択信号Φｓ１に従って、容量素子３２２－１と後段ノード３４０の間の経路を開閉するものである。また、選択トランジスタ３３１－２は、選択信号Φｒ２に従って、容量素子３２１－２と後段ノード３４０の間の経路を開閉するものである。選択トランジスタ３３２－２は、選択信号Φｓ２に従って、容量素子３２２－２と後段ノード３４０の間の経路を開閉するものである。
　例えば、露光期間に亘って変換効率制御トランジスタ３６２はオフ（開）状態となり、変換効率は、ＨＣＧに制御される。前段増幅トランジスタ３１５は、ＨＣＧにより生成されたリセットレベルおよび信号レベルを順に前段ノード３２０に出力する。選択回路３３０は、容量素子３２１－１および３２２－１を順に後段ノード３４０に接続し、それらの容量素子にリセットレベルおよび信号レベルが保持される。
　そして、露光期間の終了直前に変換効率制御トランジスタ３６２はオン（閉）状態となり、変換効率は、ＬＣＧに制御される。前段増幅トランジスタ３１５は、ＬＣＧにより生成された信号レベルおよびリセットレベルを順に前段ノード３２０に出力する。選択回路３３０は、容量素子３２２－２および３２１－２を順に後段ノード３４０に接続し、それらの容量素子に信号レベルおよびリセットレベルが保持される。
　なお、容量素子３２１－１、３２２－１、３２１－２および３２２－２は、特許請求の範囲に記載の第１、第２、第３および第４の容量素子の一例である。
　同図に例示するように、選択回路３３０が、４つの容量素子のいずれかを後段ノード３４０に接続するため、カラム毎に、後段リセットトランジスタ３４１、後段回路３５０および垂直信号線３０９は１つずつで済む。このため、カラム毎に４つの後段回路と、４本の垂直信号線とが必要な特許文献１に記載の固体撮像素子と比較して、画素の微細化が容易になる。
　なお、図１５や図１７に例示したように、積層構造を用いることもできる。この場合、追加容量３６１は、上側画素チップ２０１および下側画素チップ２０２のいずれに配置してもよい。
　図４０は、本技術の第８の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇを供給する。これにより、全行で同時に露光が開始される。
　タイミングＴ２乃至Ｔ３の期間内に垂直走査回路２１１は、全行にハイレベルの制御信号ｆｄｇを供給し、タイミングＴ３からパルス期間に亘って全行にハイレベルの選択信号Φｒ１を供給する。制御信号ｆｄｇがローレベルであるため、ＨＣＧに対応するリセットレベルがサンプルホールドされる。
　そして、タイミングＴ４乃至Ｔ５の期間内に垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給し、タイミングＴ５からパルス期間に亘って全行にハイレベルの選択信号Φｓ１を供給する。これにより、ＨＣＧに対応する信号レベルがサンプルホールドされる。タイミングＴ１からＴ５までの期間が、ＨＣＧに対応する露光期間に該当する。
　続いて垂直走査回路２１１は、タイミングＴ６において全行の制御信号ｆｄｇをハイレベルにし、変換効率をＬＣＧに切り替える。タイミングＴ６乃至Ｔ７の期間内に垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給し、タイミングＴ７からパルス期間に亘って全行にハイレベルの選択信号Φｓ２を供給する。これにより、ＬＣＧに対応する信号レベルがサンプルホールドされる。タイミングＴ１からＴ７までの期間が、ＬＣＧに対応する露光期間に該当する。
　そして、タイミングＴ８乃至Ｔ９の期間内に垂直走査回路２１１は、全行にハイレベルのＦＤリセット信号ｒｓｔを供給し、タイミングＴ９からパルス期間に亘って全行にハイレベルの選択信号Φｒ２を供給する。これにより、ＬＣＧに対応するリセットレベルがサンプルホールドされる。
　また、垂直走査回路２１１は、タイミングＴ２乃至Ｔ１０の期間に亘って、全行の電流源トランジスタ３１６の制御により電流ｉｄ１を供給させる。
　図４１は、本技術の第８の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの期間に亘って、垂直走査回路２１１は、全行のＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇをローレベルにし、全行の前段リセット信号ｒｓｔａをハイレベルにする。
　容量素子３２１－１等と選択回路３３０とからなるスイッチトキャパシタを駆動する際に第１の実施の形態では、順次読出し時にＦＤ３１４を電源電圧ＶＤＤに固定し、前段増幅トランジスタ３１５により前段ノード３２０を電源電圧にＶＤＤに固定していた。しかし、追加容量３６１を設けた画素３００の場合、順次読出し中に画素が蓄積状態にあり、有効な電荷が光電変換素子３１１からＦＤ３１４へ排出されることもあるため、ＦＤ３１４を電源電圧ＶＤＤに固定することができない。したがって、ノード３２０を読出し中に電源電圧ＶＤＤに固定する前段リセットトランジスタ３２３が必要となる。
　タイミングＴ２０からＴ２８までの第ｎ行の読出し期間に亘って、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをハイレベルにする。垂直走査回路２１１は、タイミングＴ２０からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２１からパルス期間に亘ってハイレベルの選択信号Φｒ１を供給する。これにより、ＨＣＧに対応するリセットレベルが読み出される。そして、垂直走査回路２１１は、タイミングＴ２２からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２３からパルス期間に亘ってハイレベルの選択信号Φｓ１を供給する。これにより、ＨＣＧに対応する信号レベルが読み出される。
　続いて垂直走査回路２１１は、タイミングＴ２４からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２５からパルス期間に亘ってハイレベルの選択信号Φｒ２を供給する。これにより、ＬＣＧに対応するリセットレベルが読み出される。そして、垂直走査回路２１１は、タイミングＴ２６からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２７からパルス期間に亘ってハイレベルの選択信号Φｓ２を供給する。これにより、ＬＣＧに対応する信号レベルが読み出される。
　同図に例示するように、ＨＣＧ、ＬＣＧの両方において、リセットレベル、信号レベルの順に、読出しの順序が揃えられる。また、それぞれのレベルの読出しの直前に、後段リセット信号ｒｓｔｂにより、後段ノード３４０について、前の読出しの履歴が消去される。
　また、タイミング制御回路２１２は、全行の読出し期間内において、全列の負荷ＭＯＳトランジスタ２５１を制御して電流ｉｄ２を供給させる。
　後段のカラム信号処理回路２６０は、ＨＣＧに対応するリセットレベルと、ＨＣＧに対応する信号レベルとの差分を求めるＣＤＳ処理を行い、ＨＣＧに対応するデジタル信号を生成する。また、カラム信号処理回路２６０は、ＬＣＧに対応するリセットレベルと、ＨＣＧに対応する信号レベルとの差分を求めるＣＤＳ処理を行い、ＬＣＧに対応するデジタル信号を生成する。
　ここで、図４０に例示したように、ＨＣＧに対応する露光期間の長さｄＴ１と、ＬＣＧに対応する露光期間の長さｄＴ２とが若干異なる。このため、カラム信号処理回路２６０は、これらの時間差に応じて、デジタル信号を補正することが望ましい。例えば、カラム信号処理回路２６０は、ＨＣＧに対応するデジタル信号にｄＴ２／ｄＴ１を乗算する。あるいは、カラム信号処理回路２６０は、ＬＣＧに対応するデジタル信号にｄＴ１／ｄＴ２を乗算する。
　また、カラム信号処理回路２６０は、照度が所定値より高いか否かを画素ごとに判定する。そして、カラム信号処理回路２６０は、照度が高い場合にＬＣＧに対応するデジタル信号を、その画素の画素信号として出力し、照度が低い場合にＨＣＧに対応するデジタル信号を画素信号として出力する。これにより、第１の実施の形態よりもダイナミックレンジが拡大される。また、フレームごとに異なる変換効率で２フレームを撮像する必要がないため、フレームレートの低下を抑制することができる。
　なお、第８の実施の形態に、第３、第４、第５、第７の実施の形態のそれぞれを適用することができる。
　このように、本技術の第８の実施の形態によれば、選択回路３３０が、４つの容量素子のいずれかを後段ノード３４０に接続するため、画素の微細化が容易になる。また、変換効率を切り替えてリセットレベルおよび信号レベルを保持するため、フレームレートの低下を抑制しつつ、ダイナミックレンジを拡大することができる。
　［第１の変形例］
　上述の第８の実施の形態では、電流源トランジスタ３１６により前段増幅トランジスタ３１５を駆動していたが、この構成では、電流源トランジスタ３１６の電流のバラツキが大きくなる。このため、前段ノード３２０のハイレベルからローレベルへのセトリングが遅くなり、応答性が低下するおそれがある。この第８の実施の形態の第１の変形例における固体撮像素子２００は、前段ノード３２０のレベルを制御するためのスイッチ３６３および３６４を設けた点において第８の実施の形態と異なる。
　図４２は、本技術の第８の実施の形態の第１の変形例における画素３００の一構成例を示す回路図である。この第８の実施の形態の第１の変形例の画素３００は、電流源トランジスタ３１６の代わりに、スイッチ３６３および３６４を備える点において第８の実施の形態と異なる。
　スイッチ３６３は、垂直走査回路２１１からの制御信号ｓｗ１に従って、前段増幅トランジスタ３１５と前段ノード３２０との間の経路を開閉するものである。スイッチ３６４は、垂直走査回路２１１からの制御信号ｓｗ２に従って、前段ノード３２０と接地端子との間の経路を開閉するものである。なお、スイッチ３６３および３６４は、特許請求の範囲に記載の第１および第２のスイッチの一例である。
　以下、電流源トランジスタ３１６により前段増幅トランジスタ３１５を駆動する方式を「電流駆動」と称する。また、スイッチ３６３および３６４により駆動する方式を「プリチャージ駆動」と称する。
　垂直走査回路２１１は、スイッチ３６３および３６４をオンオフすることにより、前段ノード３２０のレベルを制御することができる。これにより、前段ノード３２０のハイレベルからローレベルへのセトリングを早くして応答性を改善することができる。
　このように、本技術の第８の実施の形態の第１の変形例によれば、垂直走査回路２１１がスイッチ３６３および３６４のオンオフによりプリチャージ駆動するため、応答性を改善することができる。
　［第２の変形例］
　上述の第８の実施の形態の第１の変形例では、プリチャージ駆動していたが、この構成では、ローレベルにプリチャージした後の前段ノード３２０はハイインピーダンスの状態になる。このため、前段ノード３２０のレベルが安定するまでに時間がかかり、外乱の影響を受けやすくなってしまう。この第８の実施の形態の第２の変形例における固体撮像素子２００は、電流源トランジスタ３１６を追加した点において第８の実施の形態の第１の変形例と異なる。
　図４３は、本技術の第８の実施の形態の第２の変形例における画素３００の一構成例を示す回路図である。この第８の実施の形態の第２の変形例の画素３００は、電流源トランジスタ３１６をさらに備える点において第８の実施の形態の第１の変形例と異なる。
　電流源トランジスタ３１６の追加により、ローレベルにプリチャージした後の前段ノード３２０をハイレベルにする際のセトリングが早くなる。このため、外乱の影響を抑制することができる。以下、電流源トランジスタ３１６と、スイッチ３６３および３６４とにより駆動する方式を「プリチャージ＋電流駆動」と称する。
　このように、本技術の第８の実施の形態の第２の変形例によれば、垂直走査回路２１１が、電流源トランジスタ３１６とスイッチ３６３および３６４とにより駆動するため、プリチャージ後のセトリングを早くすることができる。
　図４４は、本技術の実施の形態における前段増幅トランジスタの駆動方式のそれぞれの特徴をまとめた図である。電流駆動の場合、電流のバラツキが大きいため、前段ノード３２０のハイレベルからローレベルへのセトリングが遅くなるおそれがある。プリチャージ駆動では、電流源トランジスタ３１６のノイズが無いため、電流駆動よりも低ノイズであるが、プリチャージ後の前段ノード３２０がハイインピーダンスの状態になる。このため、前段ノード３２０のレベルが安定するまでに時間がかかり、外乱の影響を受けやすくなってしまう。これに対して、プリチャージ＋電流駆動では、プリチャージ後のセトリングをプリチャージ駆動よりも早くすることができる。
　なお、プリチャージ駆動と、プリチャージ＋電流駆動とのそれぞれを第８の実施の形態以外の実施の形態のそれぞれに適用することもできる。
　＜９．第９の実施の形態＞
　上述の第８の実施の形態では、光電変換素子３１１を転送トランジスタ３１２のみに接続していたが、この構成では、ＨＣＧに対応するリセットレベルの光電変換素子３１１のサンプル中に、光電変換素子３１１からＦＤ３１４へ電荷が溢れるおそれがある。このオーバーフローにより、ＦＤ３１４の電位が変化し続けると、対応する容量素子を充電する電流が流れ、ＶＤＤやＶｒｅｇのＩＲドロップが生じて、画素信号を変化させてしまうことがある。この第９の実施の形態における固体撮像素子２００は、排出トランジスタ３１７をさらに備える点において第８の実施の形態と異なる。
　図４５は、本技術の第９の実施の形態における画素３００の一構成例を示す回路図である。この第９の実施の形態の画素３００は、光電変換素子３１１と、変換効率制御トランジスタ３６２および追加容量３６１の接続ノードとの間に、排出トランジスタ３１７が挿入される点において第８の実施の形態と異なる。排出トランジスタ３１７は、垂直走査回路２１１からの排出信号оｆｇに従って、光電変換素子３１１から溢れた電荷を排出するものである。
　垂直走査回路２１１は、ＨＣＧにより生成されたリセットレベルのサンプルホールドの直後に、パルス期間に亘って排出トランジスタ３１７をオン状態に制御する。これにより、初期化後に光電変換素子３１１から溢れた電荷は、排出トランジスタ３１７から追加容量３６１へのパスに排出されるため、溢れた電荷によるＦＤ３１４の電位変動を抑制することができる。
　図４６は、本技術の第９の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。ＨＣＧにより生成されたリセットレベルがサンプルされた直後のタイミングｔ３からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給する。その直後のタイミングｔ４からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの排出信号оｆｇを供給する。このように、ＨＣＣに対応する電荷の転送の直後に、排出信号оｆｇによりＦＤ３１４および追加容量３６１への電荷転送を始めることにより、ＨＣＧおよびＬＣＧのそれぞれの露光時間の差を小さくすることができる。
　図４７は、本技術の第９の実施の形態における読出し動作の一例を示すタイミングチャートである。同図に例示するように、読出し期間に亘って排出信号оｆｇはローレベルに制御される。
　このように、本技術の第９の実施の形態によれば、排出トランジスタ３１７が、光電変換素子３１１から溢れた電荷を追加容量３６１へのパスに排出するため、溢れた電荷によるＦＤ３１４の電位変動を抑制することができる。
　＜１０．第１０の実施の形態＞
　上述の第８の実施の形態では、変換効率を２段階で切り替えていた。しかし、変換効率を切り替える直前と、切り替えた直後とのそれぞれのＳＮＲ(Signal-Noise Ratio)には差があり、２段階では、このつなぎ目のＳＮＲの段差を小さくすることが困難である。この第１０の実施の形態の固体撮像素子２００は、変換効率を３段階で切り替える点において第８の実施の形態と異なる。
　　図４８は、本技術の第１０の実施の形態における画素３００の一構成例を示す回路図である。この第１０の実施の形態の画素３００は、変換効率制御トランジスタ３６５と、容量素子３２１－３および３２２－３と、選択トランジスタ３３１－３および３３２－３とをさらに備える点において第８の実施の形態と異なる。
　変換効率制御トランジスタ３６５は、変換効率制御トランジスタ３６２と追加容量３６１との間に挿入され、ゲートには、垂直走査回路２１１からの制御信号ｆｃｇが入力される。なお、変換効率制御トランジスタ３６２および３６５は、特許請求の範囲に記載の第１および第２の変換効率制御トランジスタの一例である。
　変換効率制御トランジスタ３６２および３６５のうち、変換効率制御トランジスタ３６２のみがオン状態の場合、変換効率制御トランジスタ３６２および３６５の両方がオフ状態の場合よりも変換効率が低くなる。また、変換効率制御トランジスタ３６２および３６５の両方がオン状態の場合、変換効率制御トランジスタ３６２のみがオン状態の場合よりも変換効率が低くなる。このように、変換効率が３段階に制御される。３段階のうち、最も高い変換効率をＨＣＧとし、最も低い変換効率をＬＣＧとする。また、ＨＣＧとＬＣＧとの間の変換効率を「ＭＣＧ（Middle Conversion Gain）」と称する。変換効率を３段階で切り替えることにより、２段階で切り替える場合と比較して、つなぎ目が２か所になるため、１か所当たりのＳＮＲの段差を小さくすることができる。
　容量素子３２１－３および３２２－３のそれぞれの一端は、前段ノード３２０に共通に接続される。選択トランジスタ３３１－３は、選択信号Φｒ３に従って、容量素子３２１－３と後段ノード３４０の間の経路を開閉するものである。選択トランジスタ３３２－３は、選択信号Φｓ３に従って、容量素子３２２－３と後段ノード３４０の間の経路を開閉するものである。
　なお、容量素子３２１－３および３２２－３は、特許請求の範囲に記載の第５および第６の容量素子の一例である。
　また、変換効率を３段階としているが、４段階以上にすることもできる。４段階以上にする場合、段階数に応じて、追加容量や変換効率制御トランジスタを追加すればよい。
　図４９は、本技術の第１０の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０からパルス期間に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔ、制御信号ｆｃｇ、制御信号ｆｄｇおよび転送信号ｔｒｇを供給する。これにより、全行で同時に露光が開始される。
　タイミングＴ１において、垂直走査回路２１１は、全行の制御信号ｆｃｇおよびｆｄｇをハイレベルにし、タイミングＴ２において全行の制御信号ｆｃｇをローベルにする。また、垂直走査回路２１１は、タイミングＴ２からパルス期間に亘って全行にハイレベルの選択信号Φｒ２を供給する。制御信号ｆｄｇのみがハイレベルであるため、ＭＣＧに対応するリセットレベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ３において全行の制御信号ｆｄｇをローベルにし、パルス期間に亘って全行にハイレベルの選択信号Φｒ１を供給する。制御信号ｆｃｇおよびｆｄｇがローレベルであるため、ＨＣＧに対応するリセットレベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ４乃至Ｔ５の期間内に全行にハイレベルの転送信号ｔｒｇを供給し、タイミングＴ５からパルス期間に亘って全行にハイレベルの選択信号Φｓ１を供給する。これにより、ＨＣＧに対応する信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ６において全行の制御信号ｆｄｇをハイレベルにする。そして、垂直走査回路２１１は、タイミングＴ６乃至Ｔ７の期間内に全行にハイレベルの転送信号ｔｒｇを供給し、タイミングＴ７からパルス期間に亘って全行にハイレベルの選択信号Φｓ２を供給する。これにより、ＭＣＧに対応する信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ８において全行の制御信号ｆｃｇをハイレベルにする。そして、垂直走査回路２１１は、タイミングＴ８乃至Ｔ９の期間内に全行にハイレベルの転送信号ｔｒｇを供給し、タイミングｔ９からパルス期間に亘って全行にハイレベルの選択信号Φｓ３を供給する。制御信号ｆｃｇおよびｆｄｇがハイレベルであるため、ＬＣＧに対応する信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ１０乃至Ｔ１１の期間内に全行にハイレベルのＦＤリセット信号ｒｓｔを供給し、タイミングＴ１１からパルス期間に亘って全行にハイレベルの選択信号Φｒ３を供給する。これにより、ＬＣＧに対応するリセットレベルがサンプルホールドされる。
　また、垂直走査回路２１１は、タイミングＴ１乃至Ｔ１２の期間に亘って、全行の電流源トランジスタ３１６の制御により電流ｉｄ１を供給させる。
　図５０は、本技術の第１０の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの期間に亘って、垂直走査回路２１１は、全行のＦＤリセット信号ｒｓｔ、制御信号ｆｃｇ、制御信号ｆｄｇおよび転送信号ｔｒｇをローレベルにし、全行の前段リセット信号ｒｓｔａをハイレベルにする。
　タイミングＴ２０からＴ３２までの第ｎ行の読出し期間に亘って、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをハイレベルにする。選択信号Φｒ１、Φｓ１、Φｒ２およびΦｓ２により、ＨＣＧに対応するリセットレベルおよび信号レベルと、ＭＣＧに対応するリセットレベルおよび信号レベルとが読み出される。
　垂直走査回路２１１は、タイミングＴ２８からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２９からパルス期間に亘ってハイレベルの選択信号Φｒ３を供給する。これにより、ＬＣＧに対応するリセットレベルが読み出される。そして、垂直走査回路２１１は、タイミングｔ３０からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ３１からパルス期間に亘ってハイレベルの選択信号Φｓ３を供給する。これにより、ＬＣＧに対応する信号レベルが読み出される。
　このように、本技術の第１０の実施の形態によれば、変換効率制御トランジスタ３６２および３６５により変換効率が３段階で切り替えられるため、２段階で切り替える場合よりも、つなぎ目のＳＮＲの段差を小さくすることができる。
　＜１１．第１１の実施の形態＞
　上述の第１０の実施の形態では、光電変換素子３１１を転送トランジスタ３１２のみに接続していたが、この構成では、ＨＣＧに対応するリセットレベルの光電変換素子３１１のサンプル中に、光電変換素子３１１からＦＤ３１４へ電荷が溢れるおそれがある。この第１１の実施の形態における固体撮像素子２００は、排出トランジスタ３１７をさらに備える点において第１０の実施の形態と異なる。
　図５１は、本技術の１１の実施の形態における画素３００の一構成例を示す回路図である。この第１１の実施の形態の画素３００は、光電変換素子３１１と、変換効率制御トランジスタ３６５および追加容量３６１の接続ノードとの間に、排出トランジスタ３１７が挿入される点において第１０の実施の形態と異なる。
　図５２は、本技術の第１１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。ＨＣＧにより生成されたリセットレベルがサンプルされた直後のタイミングＴ４からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給する。その直後のタイミングＴ５からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの排出信号оｆｇを供給する。
　図５３は、本技術の第１１の実施の形態における読出し動作の一例を示すタイミングチャートである。同図に例示するように、読出し期間に亘って排出信号оｆｇはローレベルに制御される。
　このように、本技術の第１１の実施の形態によれば、排出トランジスタ３１７が、光電変換素子３１１から溢れた電荷を追加容量３６１へのパスに排出するため、溢れた電荷によるＦＤ３１４の電位変動を抑制することができる。
　＜１２．第１２の実施の形態＞
　上述の第８の実施の形態では、変換効率を２段階で切り替え、ＨＣＧおよびＬＣＧのそれぞれのリセットレベルおよび信号レベルを画素内の４つの容量素子に保持させていた。しかしながら、この構成では、画素ごとに容量素子が４つ必要となり、容量素子が２つの場合よりも画素の面積が増大してしまう。この第１２の実施の形態における固体撮像素子２００は、変換効率が低いときのリセットレベルおよび信号レベルを出力する短絡トランジスタを追加し、容量素子の個数を削減した点において第８の実施の形態と異なる。
　図５４は、本技術の第１２の実施の形態における画素３００の一構成例を示す回路図である。この第１２の実施の形態の画素３００は、前段回路３１０と、容量素子３２１および３２２と、選択トランジスタ３３１および３３２と、短絡トランジスタ３３３と、後段リセットトランジスタ３４１と、後段回路３５０とを備える。第１２の実施の形態において、前段回路３１０および後段回路３５０の回路構成は、第８の実施の形態と同様である。また、容量素子３２１および３２２と、選択トランジスタ３３１および３３２と、後段リセットトランジスタ３４１とのそれぞれの接続構成は、第８の実施の形態と同様である。
　短絡トランジスタ３３３は、垂直走査回路２１１からの制御信号ｓｈｔに従って、前段増幅トランジスタ３１５の出力ノード（前段ノード３２０）と、後段選択トランジスタ３５２の出力ノードとの間の経路を開閉するものである。
　図５５は、本技術の第１２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔ、制御信号ｆｄｇおよび転送信号ｔｒｇを供給する。これにより、全行で同時に露光が開始される。
　垂直走査回路２１１は、タイミングＴ２で全行の後段リセット信号ｒｓｔｂをハイレベルにし、タイミングＴ２乃至Ｔ３の期間内に全行にハイレベルのＦＤリセット信号ｒｓｔおよび制御信号ｆｄｇを供給する。これにより、全画素についてＦＤリセットが行われる。そして、タイミングＴ４からパルス期間に亘って全行にハイレベルの選択信号Φｒを供給する。制御信号ｆｄｇがローレベルであるため、全画素の容量素子３２１にＨＣＧに対応するリセットレベルがサンプルホールドされる。
　そして、タイミングＴ５乃至Ｔ６の期間内に垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給し、タイミングＴ７からパルス期間に亘って全行にハイレベルの選択信号Φｓを供給する。これにより、全画素の容量素子３２２にＨＣＧに対応する信号レベルがサンプルホールドされる。タイミングＴ１からＴ６までの期間が、ＨＣＧに対応する露光期間に該当する。
　続いて垂直走査回路２１１は、タイミングＴ８において全行の制御信号ｆｄｇをハイレベルにしつつ後段リセット信号ｒｓｔｂをローレベルにし、変換効率をＬＣＧに切り替える。タイミングＴ９乃至Ｔ１０の期間内に垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給する。これにより、ＬＣＧに対応する信号レベルが全画素のＦＤ３１４に保持される。タイミングＴ１からＴ１０までの期間が、ＬＣＧに対応する露光期間に該当する。
　なお、露光期間内の後段選択信号ｓｅｌｂおよび制御信号ｓｈｔは、ハイレベル、ローレベルのいずれでもよい。同図において、斜線部分は、レベルが不問であることを示す。
　同図に例示するように、垂直走査回路２１１は、ＨＣＧに対応する露光期間の露光終了直前のタイミングＴ２乃至Ｔ３でＦＤリセットさせ、変換効率制御トランジスタ３６２を開状態にしつつＨＣＧに対応するリセットレベルを容量素子３２１に保持させる。また、垂直走査回路２１１は、変換効率制御トランジスタ３６２を開状態にしつつ、ＨＣＧに対応する露光期間の露光終了時のタイミングＴ５乃至Ｔ６で電荷を転送させて、ＨＣＧに対応する信号レベルを容量素子３２２に保持させる。そして、垂直走査回路２１１は、変換効率制御トランジスタ３６２を閉状態にしつつ、ＬＣＧに対応する露光期間の露光終了時のタイミングＴ９乃至Ｔ１０で電荷を転送させて、ＬＣＧに対応する信号レベルをＦＤ３１４に保持させる。
　図５６は、本技術の第１２の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの期間に亘って、垂直走査回路２１１は、全行について制御信号ｆｄｇをハイレベルにしつつ、転送信号ｔｒｇをローレベルにする。
　タイミングＴ２０からＴ３１までのｎ行の読出し期間のうち、タイミングＴ２０からＴ２３までの期間内に垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをローレベルにしつつ、制御信号ｓｈｔをハイレベルにする。これにより、短絡トランジスタ３３３が閉状態になり、前段増幅トランジスタ３１５の出力ノード（前段ノード３２０）と、後段選択トランジスタ３５２の出力ノードとが短絡される。
　そして、垂直走査回路２１１は、タイミングＴ２１乃至Ｔ２２の期間内に、第ｎ行にハイレベルのＦＤリセット信号ＦＤを供給する。これにより、第ｎ行がＦＤリセットされ、ＬＣＧに対応するリセットレベルが生成される。タイミングＴ２０乃至Ｔ２１の期間内に、ＦＤ３１４に保持されていたＬＣＧに対応する信号レベルがＡＤＣ２６１へ出力され、読み出される。また、ＦＤリセット後のタイミングＴ２２乃至２３の期間内に、ＬＣＧに対応するリセットレベルがＡＤＣ２６１へ出力され、読み出される。
　続いて、垂直走査回路２１１は、タイミングＴ２３でＦＤリセット信号をハイレベルにし、制御信号ｓｈｔをローレベルにする。これにより、短絡トランジスタ３３３が開状態になる。また、タイミングＴ２３からＴ３０までの期間内に垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをハイレベルにする。
　そして、垂直走査回路２１１は、タイミングＴ２４からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２５乃至Ｔ２６の期間に亘ってハイレベルの選択信号Φｒを供給する。これにより、ＨＣＧに対応するリセットレベルがＡＤＣ２６１へ出力され、読み出される。そして、垂直走査回路２１１は、タイミングＴ２７からパルス期間に亘って第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給し、タイミングＴ２８乃至Ｔ２９の期間に亘ってハイレベルの選択信号Φｓを供給する。これにより、ＨＣＧに対応する信号レベルがＡＤＣ２６１へ出力され、読み出される。垂直走査回路２１１は、タイミングＴ３１で第ｎ行のＦＤリセット信号ｒｓｔをローレベルに戻す。
　同図に例示するように、垂直走査回路２１１は、読出し期間内に短絡トランジスタ３３３を閉状態にして、ＬＣＧに対応する信号レベルをＡＤＣ２６１へ出力させる。また、垂直走査回路２１１は、短絡トランジスタ３３３を閉状態にしつつ、タイミングＴ２１乃至Ｔ２２でＦＤリセットさせ、ＬＣＧに対応するリセットレベルをＡＤＣ２６１へ出力させる。そして、垂直走査回路２１１は、短絡トランジスタ３３３を開状態にしつつ、ＨＣＧに対応するリセットレベルおよび信号レベルを順にＡＤＣ２６１へ出力させる。
　第１の実施の形態では、ＦＤの後段の容量素子に電圧を保持するボルテージドメイン方式でグローバルシャッター動作を実現し、第８の実施の形態ではさらにＨＣＧおよびＬＣＧのデュアルゲインを実現していた。しかし、第８の実施の形態では、サンプリング用の容量素子を画素ごとに４つ搭載しなければならず、第１の実施の形態よりも画素面積が増大してしまう。
　これに対して、第１２の実施の形態では、短絡トランジスタ３３３を追加したため、そのトランジスタを介してＬＣＧに対応するリセットレベルおよび信号レベルを読み出すことができる。このため、ＬＣＧに対応するリセットレベルおよび信号レベルを保持するための容量素子が不要になり、画素ごとに２つの容量素子を削減することができる。これにより、ボルテージドメイン方式でグローバルシャッター方式およびデュアルゲインを実現しつつ、画素面積を第８の実施の形態よりも削減することができる。
　なお、第９、第１０、第１１の実施の形態の回路に、第１２の実施の形態の短絡トランジスタ３３３を追加することもできる。この場合も同様に、容量素子を削減することができる。
　このように、本技術の第１２の実施の形態によれば、短絡トランジスタ３３３を追加したため、ＬＣＧに対応するリセットレベルおよび信号レベルを保持するための容量素子が不要になり、画素の面積を削減することができる。
　［第１の変形例］
　上述の第１２の実施の形態では、変換効率を２段階で切り替えていたが、変換効率を切り替えない構成とすることもできる。この第１２の実施の形態の第１の変形例における固体撮像素子２００は、変換効率を固定とした点において第１２の実施の形態と異なる。
　図５７は、本技術の第１２の実施の形態の第１の変形例における画素３００の一構成例を示す回路図である。この第１２の実施の形態の第１の変形例の画素３００は、前段回路３１０内に追加容量３６１および変換効率制御トランジスタ３６２が設けられない点において第１２の実施の形態と異なる。
　垂直走査回路２１１は、グローバルシャッター方式およびローリングシャッター方式のいずれかで露光制御することができる。そして、垂直走査回路２１１は、短絡トランジスタ３３３を開状態にして、グローバルシャッター方式で露光時の画素信号を出力させることができる。また、垂直走査回路２１１は、短絡トランジスタ３３３を閉状態にして、ローリングシャッター方式で露光時の画素信号を出力させることができる。
　図５８は、本技術の第１２の実施の形態の第１の変形例における固体撮像素子２００の動作の一例を示すタイミングチャートである。同図において、一点鎖線は、ローリングシャッター方式による露光開始、露光終了のタイミングを示す。
　垂直走査回路２１１は、タイミングＴ０前の期間内に垂直走査信号ＶＳＹＮＣに同期してローリングシャッター方式で露光制御を行う。また、垂直走査回路２１１は、ローリングシャッター方式による露光のたびに、一部の行を間引いて順に駆動し、カラム信号処理回路２６０は、一部の列を間引いて画素信号を読み出す。これにより、行や列を間引いた低解像度の画像データからなるライブビューストリームが生成される。同図における太い点線は、ライブビューストリームの読出しタイミングを示す。タイミングＴ０前の期間内に短絡トランジスタ３３３は閉状態に制御される。
　垂直走査回路２１１は、ライブビューストリームを出力中に、タイミングＴ０からＴ１までの期間内に、グローバルシャッター方式による露光制御を行う。そして、画素ごとにリセットレベルおよび信号レベルがサンプルホールドされる。
　そして、タイミングＴ１以降に垂直走査回路２１１は、全行を順に駆動し、カラム信号処理回路２６０は、各行から画素信号を読み出す。これにより、間引かずに全画素の画素信号を配列した高解像度の画像データからなる静止画ストリームが生成される。この高解像度の画像データは、ＳＲＡＭ（Static Random Access Memory）などに保持される。同図における太い実線は、静止画ストリームの読出しタイミングを示す。この静止画ストリームの読出し期間内において、短絡トランジスタ３３３は開状態に制御され、容量素子３２１および３２２から、リセットレベルおよび信号レベルが読み出される。
　また、静止画出力ストリームの出力中に、カラム信号処理回路２６０は、静止画の画像データの行や列を間引いた画像データを生成し、ライブビューストリームを並行して出力する。この期間内に、ライブビューストリームで同じ行や列を複数回に亘って読み出すことがあるが、画素ごとにリセットレベルや信号レベルがサンプルホールドされているため、同じ信号を非破壊で繰り返し読み出すことができる。静止画ストリームの出力後は、短絡トランジスタ３３３が閉状態に制御され、ライブビューストリームのみが出力される。
　ここで、ＦＤの前段にアナログメモリを追加し、そのアナログメモリに電荷を保持するチャージドメイン方式を比較例として想定する。この比較例において、ライブビューストリーム中に静止画ストリームを生成する際には、図５９に例示するように、垂直走査信号ＶＳＹＮＣに同期して繰り返し、グローバルシャッター方式により露光制御が行われる。そして、行が順に選択され、画素信号が読み出される。ただし、比較例では、画素が画素信号をサンプルホールドすることができないため、ライブビューストリームを出力しつつ、そのデータをＳＲＡＭなどに保持しておく必要がある。そして、固体撮像素子２００は、ライブストリームで間引いていた行や列を読み出し、ＳＲＡＭに保持した画素信号とマージして静止画ストリームを生成する必要がある。このように、比較例では、ライブビューストリーム中に静止画ストリームを生成する際に、静止画ストリームに加えてライブストリームもＳＲＡＭに保持する必要がある。
　これに対して、ボルテージドメイン方式において短絡トランジスタ３３３を追加した第１２の実施の形態の第１の変形例では、ライブストリームをＳＲＡＭに保持する必要がなくなり、ＳＲＡＭの容量を削減することができる。
　このように、本技術の第１２の実施の形態の第１の変形例によれば、ボルテージドメイン方式の画素３００に短絡トランジスタ３３３を追加したため、チャージドメイン方式と比較してＳＲＡＭの容量を削減することができる。
　［第２の変形例］
　上述の第１２の実施の形態の第１の変形例では、画素ごとに選択トランジスタ３３１および３３２を配置していたが、画素内のトランジスタ数をさらに削減することが好ましい。第１２の実施の形態の第２の変形例における固体撮像素子２００は、選択トランジスタ３３１および３３２の代わりにサンプルトランジスタ３３４を設けた点において第１２の実施の形態の第１の変形例と異なる。
　図６０は、本技術の第１２の実施の形態の第２の変形例における画素３００の一構成例を示す回路図である。第１２の実施の形態の第２の変形例において、選択トランジスタ３３１および３３２の代わりにサンプルトランジスタ３３４が配置される。また、前段回路３１０および後段回路３５０の間においてサンプルトランジスタ３３４および容量素子３２１は、直列に接続される。容量素子３２２は、サンプルトランジスタ３３４および容量素子３２１の接続ノードと接地端子との間に挿入される。選択トランジスタ３３１および３３２の代わりにサンプルトランジスタ３３４を設けることにより、トランジスタ数を削減することができる。
　同図の回路に関して、「Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020.」に記載の制御を参考にすることができる。
　このように、本技術の第１２の施の形態の第２の変形例における固体撮像素子２００は、選択トランジスタ３３１および３３２の代わりにサンプルトランジスタ３３４を設けたため、トランジスタ数を削減することができる。
　［第３の変形例］
　上述の第１２の実施の形態の第１の変形例では、容量素子３２１および３２２と、後段ノード３４０との間に並列に選択トランジスタ３３１および３３２を挿入していたが、これらのトランジスタを直列に接続することもできる。この第１２の実施の形態の第３の変形例における固体撮像素子２００は、選択トランジスタ３３１および３３２を直列に接続した点において第１２の実施の形態の第１の変形例と異なる。
　図６１は、本技術の第１２の実施の形態の第３の変形例における画素３００の一構成例を示す回路図である。この第１２の実施の形態の第３の変形例では、前段回路３１０と後段回路３５０との間において選択トランジスタ３３２および３３１が直列に接続される。また、容量素子３２２は、選択トランジスタ３３２および３３１の接続ノードと接地端子との間に挿入される。容量素子３２１は、選択トランジスタ３３１および後段回路３５０の接続ノードと接地端子との間に挿入される。また、後段リセットトランジスタ３４１は配置されない。
　同図の回路の制御方法の詳細は、例えば、「Chen Xu et al., A Stacked Global-Shutter CMOS Imager with SC-Type Hybrid-GS Pixel and Self-Knee Point Calibration Single-Frame HDR and On-Chip Binarization Algorithm for Smart Vision Applications ISSCC2019.」に記載されている。
　このように、本技術の第１２の実施の形態の第３の変形例によれば、選択トランジスタ３３１および３３２を直列に接続したため、後段リセットトランジスタ３４１を削減することができる。
　［第４の変形例］
　上述の第１２の実施の形態の第１の変形例では、容量素子３２１および３２２と後段回路３５０との間に、選択トランジスタ３３１および３３２を挿入していた。この回路構成に限定されず、前段回路３１０と容量素子３２１および３２２との間に選択トランジスタ３３１および３３２を挿入することもできる。この第１２の実施の形態の第４の変形例における固体撮像素子２００は、前段回路３１０と容量素子３２１および３２２との間に選択トランジスタ３３１および３３２を挿入した点において第１２の実施の形態の第１の変形例と異なる。
　図６２は、本技術の第１２の実施の形態の第４の変形例における画素３００の一構成例を示す回路図である。この第１２の実施の形態の第３の変形例では、前段回路３１０の出力ノードが、後段回路３５０の入力ノードに接続される。また、前段回路３１０と容量素子３２１との間に選択トランジスタ３３１が挿入され、前段回路３１０と容量素子３２２との間に選択トランジスタ３３２が挿入される。また、容量素子３２１の一端は、選択トランジスタ３３１に接続され、他端は所定電圧のノードに接続される。容量素子３２２の一端は、選択トランジスタ３３２に接続され、他端は所定電圧のノードに接続される。
　また、後段リセットトランジスタ３４１は配置されない。同図の回路の制御方法は、第１２の実施の形態の第１の変形例と同様である。
　このように、本技術の第１２の実施の形態の第４の変形例によれば、前段回路３１０と容量素子３２１および３２２との間に選択トランジスタ３３１および３３２を挿入したため、後段リセットトランジスタ３４１を削減することができる。
　＜１３．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図６３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図６４は、撮像部１２０３１の設置位置の例を示す図である。
　図６４では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図６４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ｋＴＣノイズを低減し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、
　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、
　前記出力された電圧を保持する複数の容量素子と、
　前記複数の容量素子のいずれかを後段ノードに接続する選択回路と、
　前記後段ノードを介して前記保持された電圧を読み出して出力する後段回路と
を具備する固体撮像素子。
（２）前記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルとのいずれかであり、
　前記複数の容量素子は、前記第１のリセットレベルを保持する第１の容量素子と前記第１の信号レベルを保持する第２の容量素子と前記第２のリセットレベルを保持する第３の容量素子と前記第２の信号レベルを保持する第４の容量素子とを含む
前記（１）記載の固体撮像素子。
（３）光電変換素子と、
　前記光電管素子から溢れた電荷を排出する排出トランジスタと
をさらに具備し、
　前記排出トランジスタは、前記変換効率制御トランジスタおよび前記追加容量の接続ノードと前記光電変換素子との間に挿入される
前記（２）記載の固体撮像素子。
（４）前記変換効率制御トランジスタは、前記追加容量と前記浮遊拡散層との間に挿入された第１および第２の変換効率制御トランジスタを含み、
　前記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルと第３のリセットレベルと第３の信号レベルとのいずれかであり、
　前記複数の容量素子は、前記第１のリセットレベルを保持する第１の容量素子と前記第１の信号レベルを保持する第２の容量素子と前記第２のリセットレベルを保持する第３の容量素子と前記第２の信号レベルを保持する第４の容量素子と前記第３のリセットレベルを保持する第５の容量素子と前記第３の信号レベルを保持する第６の容量素子とを含む
前記（１）記載の固体撮像素子。
（５）光電変換素子と、
　前記光電変換素子から溢れた電荷を排出する排出トランジスタと
をさらに具備し、
　前記排出トランジスタは、前記第１の変換効率制御トランジスタおよび前記追加容量の接続ノードと前記光電変換素子との間に挿入される
前記（４）記載の固体撮像素子。
（６）前記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備する
前記（１）から（５）のいずれかに記載の固体撮像素子。
（７）前記前段ノードと前記前段増幅トランジスタとの間の経路を開閉する第１のスイッチと、
　前記前段ノードと所定の接地端子との間の経路を開閉する第２のスイッチと
をさらに具備する
前記（６）記載の固体撮像素子。
（８）前記第１のスイッチを介して前記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備する
前記（７）記載の固体撮像素子。
（９）光電変換素子と、
　前記光電変換素子から前記浮遊拡散層へ電荷を転送する前段転送トランジスタと、
　前記浮遊拡散層を初期化する第１のリセットトランジスタと
をさらに具備し、
　前記複数の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択回路に接続される
前記（１）から（８）のいずれかに記載の固体撮像素子。
（１０）前記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部と、
　前記前段増幅トランジスタのドレインに接続された電流源トランジスタと
をさらに具備し、
　前記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行する
前記（９）記載の固体撮像素子。
（１１）前記切り替え部は、前記露光期間内に所定の電源電圧を前記ソース電圧として供給し、前記露光期間の終了後に前記電源電圧と異なる生成電圧を前記ソース電圧として供給する
前記（１０）記載の固体撮像素子。
（１２）前記電源電圧と前記生成電圧との差分は、前記第１のリセットトランジスタのリセットフィードスルーによる変動量と前記前段増幅トランジスタのゲート－ソース間電圧の和に略一致する
前記（１１）記載の固体撮像素子。
（１３）所定の露光開始タイミングにおいて前記前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記第１のリセットトランジスタが前記浮遊拡散層とともに前記光電変換素子を初期化し、
　所定の露光終了タイミングにおいて前記前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送する
前記（９）記載の固体撮像素子。
（１４）連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、
　前記複数の容量素子は、第１および第２の容量素子を含み、
　前記電圧は、リセットレベルおよび信号レベルのいずれかであり、
　前記選択回路は、前記一対のフレームの一方の露光期間内に前記第１および第２の容量素子の一方に前記リセットレベルを保持させた後に前記第１および第２の容量素子の他方に前記信号レベルを保持させ、前記一対のフレームの他方の露光期間内に前記第１および第２の容量素子の前記他方に前記リセットレベルを保持させた後に前記第１および第２の容量素子の前記一方に前記信号レベルを保持させる
前記（１）から（１３）のいずれかに記載の固体撮像素子。
（１５）前記出力された電圧をデジタル信号に変換するアナログデジタル変換器をさらに具備する
前記（１）から（１４）のいずれかに記載の固体撮像素子。
（１６）前記アナログデジタル変換器は、
　前記電圧を伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、
　前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
を備える
前記（１５）記載の固体撮像素子。
（１７）前記コンパレータは、
　一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、
　前記垂直信号線と所定の参照電圧のノードとのいずれかを選択して前記一対の入力端子の一方に接続する入力側セレクタと
を備え、
　前記一対の入力端子の一方には、前記ランプ信号が入力される
前記（１６）記載の固体撮像素子。
（１８）前記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、
　前記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、
　前記相関二重サンプリング処理が実行された前記デジタル信号と所定値のデジタル信号とのいずれかを前記判定結果に基づいて出力する出力側セレクタと
をさらに具備する前記（１７）記載の固体撮像素子。
（１９）前記前段ノードと前記後段回路の出力ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
　前記複数の容量素子は、第１および第２の容量素子を含む
前記（１）記載の固体撮像素子。
（２０）第１の露光期間の終了の直前に前記浮遊拡散層を初期化させて前記変換効率制御トランジスタを開状態にしつつ前記電圧を第１のリセットレベルとして前記第１の容量素子に保持させ、前記変換効率制御トランジスタを開状態にしつつ前記第１の露光期間の終了時に電荷を転送させて前記電圧を第１の信号レベルとして前記第２の容量素子に保持させ、前記変換効率制御トランジスタを閉状態にしつつ第２の露光期間の終了時に電荷を転送させて前記電圧を第２の信号レベルとして前記浮遊拡散層に保持させる垂直走査回路をさらに具備する
前記（１９）記載の固体撮像素子。
（２１）アナログデジタル変換器をさらに具備し、
　前記垂直走査回路は、読出し期間内に前記短絡トランジスタを閉状態にして前記第２の信号レベルを前記アナログデジタル変換器へ出力させ、前記短絡トランジスタを閉状態にしつつ前記浮遊拡散層を初期化させて前記電圧を第２のリセットレベルとして前記アナログデジタル変換器へ出力させ、前記短絡トランジスタを開状態にしつつ前記第１のリセットレベルと前記第１の信号レベルとを順に前記アナログデジタル変換器へ出力させる
前記（２０）記載の固体撮像素子。
（２２）浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、
　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、
　前記出力された電圧を保持する複数の容量素子と、
　前記複数の容量素子のいずれかを後段ノードに接続する選択回路と、
　前記後段ノードを介して前記保持された電圧を読み出して出力する後段回路と、
　前記電圧の信号を処理する信号処理回路と
を具備する撮像装置。
（２３）浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御手順と、
　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅手順と、
　前記出力された電圧を保持する複数の容量素子のいずれかを後段ノードに接続する選択手順と、
　前記後段ノードを介して前記複数の容量素子に保持された電圧を読み出して出力する後段手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　上側画素チップ
　２０２　下側画素チップ
　２０３　回路チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１　負荷ＭＯＳトランジスタ
　２６０　カラム信号処理回路
　２６１、２７０　ＡＤＣ
　２６２、２９０　デジタル信号処理部
　２７１　カウンタ
　２８０　コンパレータ
　２８１、２９２　セレクタ
　２８２、２８３、３２１、３２１－１～３２１－３、３２２、３２２－１～３２２－３　容量素子
　２８４、２８６　オートゼロスイッチ
　２８５　比較器
　２９１　ＣＤＳ処理部
　３００　画素
　３０１　有効画素
　３１０　前段回路
　３１１　光電変換素子
　３１２　転送トランジスタ
　３１３　ＦＤリセットトランジスタ
　３１４　ＦＤ
　３１５　前段増幅トランジスタ
　３１６　電流源トランジスタ
　３１７　排出トランジスタ
　３２３　前段リセットトランジスタ
　３２４　前段選択トランジスタ
　３３０　選択回路
　３３１、３３２、３３１－１～３３１－３、３３２－１～３３２－３　選択トランジスタ
　３３３　短絡トランジスタ
　３３４　サンプルトランジスタ
　３４１　後段リセットトランジスタ
　３５０　後段回路
　３５１　後段増幅トランジスタ
　３５２　後段選択トランジスタ
　３６１　追加容量
　３６２、３６５　変換効率制御トランジスタ
　３６３、３６４　スイッチ
　４２０　レギュレータ
　４２１　ローパスフィルタ
　４２２　バッファアンプ
　４２３　容量素子
　４３０　ダミー画素
　４３１　リセットトランジスタ
　４３２　ＦＤ
　４３３　増幅トランジスタ
　４３４　電流源トランジスタ
　４４０　切り替え部
　４４１　インバータ
　４４２　切り替え回路
　４４３、４４４　スイッチ
　１２０３１　撮像部

Claims (23)

  1. 　浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、
    　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、
    　前記出力された電圧を保持する複数の容量素子と、
    　前記複数の容量素子のいずれかを後段ノードに接続する選択回路と、
    　前記後段ノードを介して前記保持された電圧を読み出して出力する後段回路と
    を具備する固体撮像素子。
  2. 　前記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルとのいずれかであり、
    　前記複数の容量素子は、前記第１のリセットレベルを保持する第１の容量素子と前記第１の信号レベルを保持する第２の容量素子と前記第２のリセットレベルを保持する第３の容量素子と前記第２の信号レベルを保持する第４の容量素子とを含む
    請求項１記載の固体撮像素子。
  3. 　光電変換素子と、
    　前記光電変換素子から溢れた電荷を排出する排出トランジスタと
    をさらに具備し、
    　前記排出トランジスタは、前記変換効率制御トランジスタおよび前記追加容量の接続ノードと前記光電変換素子との間に挿入される
    請求項２記載の固体撮像素子。
  4. 　前記変換効率制御トランジスタは、前記追加容量と前記浮遊拡散層との間に挿入された第１および第２の変換効率制御トランジスタを含み、
    　前記電圧は、第１のリセットレベルと第１の信号レベルと第２のリセットレベルと第２の信号レベルと第３のリセットレベルと第３の信号レベルとのいずれかであり、
    　前記複数の容量素子は、前記第１のリセットレベルを保持する第１の容量素子と前記第１の信号レベルを保持する第２の容量素子と前記第２のリセットレベルを保持する第３の容量素子と前記第２の信号レベルを保持する第４の容量素子と前記第３のリセットレベルを保持する第５の容量素子と前記第３の信号レベルを保持する第６の容量素子とを含む
    請求項１記載の固体撮像素子。
  5. 　光電変換素子と、
    　前記光電変換素子から溢れた電荷を排出する排出トランジスタと
    をさらに具備し、
    　前記排出トランジスタは、前記第１の変換効率制御トランジスタおよび前記追加容量の接続ノードと前記光電変換素子との間に挿入される
    請求項４記載の固体撮像素子。
  6. 　前記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備する
    請求項１記載の固体撮像素子。
  7. 　前記前段ノードと前記前段増幅トランジスタとの間の経路を開閉する第１のスイッチと、
    　前記前段ノードと所定の接地端子との間の経路を開閉する第２のスイッチと
    をさらに具備する
    請求項６記載の固体撮像素子。
  8. 　前記第１のスイッチを介して前記前段増幅トランジスタに所定の電流を供給する電流源トランジスタをさらに具備する
    請求項７記載の固体撮像素子。
  9. 　光電変換素子と、
    　前記光電変換素子から前記浮遊拡散層へ電荷を転送する前段転送トランジスタと、
    　前記浮遊拡散層を初期化する第１のリセットトランジスタと
    をさらに具備し、
    　前記複数の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択回路に接続される
    請求項１記載の固体撮像素子。
  10. 　前記前段増幅トランジスタのソースに供給するソース電圧を調整する切り替え部と、
    　前記前段増幅トランジスタのドレインに接続された電流源トランジスタと
    をさらに具備し、
    　前記電流源トランジスタは、露光期間の終了後にオン状態からオフ状態に移行する
    請求項９記載の固体撮像素子。
  11. 　前記切り替え部は、前記露光期間内に所定の電源電圧を前記ソース電圧として供給し、前記露光期間の終了後に前記電源電圧と異なる生成電圧を前記ソース電圧として供給する
    請求項１０記載の固体撮像素子。
  12. 　前記電源電圧と前記生成電圧との差分は、前記第１のリセットトランジスタのリセットフィードスルーによる変動量と前記前段増幅トランジスタのゲート－ソース間電圧の和に略一致する
    請求項１１記載の固体撮像素子。
  13. 　所定の露光開始タイミングにおいて前記前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記第１のリセットトランジスタが前記浮遊拡散層とともに前記光電変換素子を初期化し、
    　所定の露光終了タイミングにおいて前記前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送する
    請求項９記載の固体撮像素子。
  14. 　連続する一対のフレームを加算するデジタル信号処理部をさらに具備し、
    　前記複数の容量素子は、第１および第２の容量素子を含み、
    　前記電圧は、リセットレベルおよび信号レベルのいずれかであり、
    　前記選択回路は、前記一対のフレームの一方の露光期間内に前記第１および第２の容量素子の一方に前記リセットレベルを保持させた後に前記第１および第２の容量素子の他方に前記信号レベルを保持させ、前記一対のフレームの他方の露光期間内に前記第１および第２の容量素子の前記他方に前記リセットレベルを保持させた後に前記第１および第２の容量素子の前記一方に前記信号レベルを保持させる
    請求項１記載の固体撮像素子。
  15. 　前記出力された電圧をデジタル信号に変換するアナログデジタル変換器をさらに具備する
    請求項１記載の固体撮像素子。
  16. 　前記アナログデジタル変換器は、
    　前記電圧を伝送する垂直信号線のレベルと所定のランプ信号とを比較して比較結果を出力するコンパレータと、
    　前記比較結果が反転するまでの期間に亘って計数値を計数して当該計数値を示す前記デジタル信号を出力するカウンタと
    を備える
    請求項１５記載の固体撮像素子。
  17. 　前記コンパレータは、
    　一対の入力端子のそれぞれのレベルを比較して比較結果を出力する比較器と、
    　前記垂直信号線と所定の参照電圧のノードとのいずれかを選択して前記一対の入力端子の一方に接続する入力側セレクタと
    を備え、
    　前記一対の入力端子の一方には、前記ランプ信号が入力される
    請求項１６記載の固体撮像素子。
  18. 　前記比較結果に基づいて照度が所定値より高いか否かを判定して判定結果を出力する制御部と、
    　前記デジタル信号に対して相関二重サンプリング処理を実行するＣＤＳ（Correlated Double Sampling）処理部と、
    　前記相関二重サンプリング処理が実行された前記デジタル信号と所定値のデジタル信号とのいずれかを前記判定結果に基づいて出力する出力側セレクタと
    をさらに具備する請求項１７記載の固体撮像素子。
  19. 　前記前段ノードと前記後段回路の出力ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
    　前記複数の容量素子は、第１および第２の容量素子を含む
    請求項１記載の固体撮像素子。
  20. 　第１の露光期間の終了の直前に前記浮遊拡散層を初期化させて前記変換効率制御トランジスタを開状態にしつつ前記電圧を第１のリセットレベルとして前記第１の容量素子に保持させ、前記変換効率制御トランジスタを開状態にしつつ前記第１の露光期間の終了時に電荷を転送させて前記電圧を第１の信号レベルとして前記第２の容量素子に保持させ、前記変換効率制御トランジスタを閉状態にしつつ第２の露光期間の終了時に電荷を転送させて前記電圧を第２の信号レベルとして前記浮遊拡散層に保持させる垂直走査回路をさらに具備する
    請求項１９記載の固体撮像素子。
  21. 　アナログデジタル変換器をさらに具備し、
    　前記垂直走査回路は、読出し期間内に前記短絡トランジスタを閉状態にして前記第２の信号レベルを前記アナログデジタル変換器へ出力させ、前記短絡トランジスタを閉状態にしつつ前記浮遊拡散層を初期化させて前記電圧を第２のリセットレベルとして前記アナログデジタル変換器へ出力させ、前記短絡トランジスタを開状態にしつつ前記第１のリセットレベルと前記第１の信号レベルとを順に前記アナログデジタル変換器へ出力させる
    請求項２０記載の固体撮像素子。
  22. 　浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御トランジスタと、
    　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅トランジスタと、
    　前記出力された電圧を保持する複数の容量素子と、
    　前記複数の容量素子のいずれかを後段ノードに接続する選択回路と、
    　前記後段ノードを介して前記保持された電圧を読み出して出力する後段回路と、
    　前記電圧の信号を処理する信号処理回路と
    を具備する撮像装置。
  23. 　浮遊拡散層と追加容量との間の経路の開閉によって電荷を電圧に変換する際の変換効率を制御する変換効率制御手順と、
    　前記変換効率により前記電荷から生成された前記電圧を増幅して前段ノードに出力する前段増幅手順と、
    　前記出力された電圧を保持する複数の容量素子のいずれかを後段ノードに接続する選択手順と、
    　前記後段ノードを介して前記複数の容量素子に保持された電圧を順に読み出して出力する後段手順と
    を具備する固体撮像素子の制御方法。
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