WO2023162471A1 - 固体撮像素子、撮像装置、および、固体撮像素子の制御方法 - Google Patents

固体撮像素子、撮像装置、および、固体撮像素子の制御方法 Download PDF

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WO2023162471A1
WO2023162471A1 PCT/JP2022/048592 JP2022048592W WO2023162471A1 WO 2023162471 A1 WO2023162471 A1 WO 2023162471A1 JP 2022048592 W JP2022048592 W JP 2022048592W WO 2023162471 A1 WO2023162471 A1 WO 2023162471A1
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WO
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circuit
signal
capacitive element
stage
post
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PCT/JP2022/048592
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啓悟 中澤
凌平 川崎
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ソニーセミコンダクタソリューションズ株式会社
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N23/70—Circuitry for compensating brightness variation in the scene
    • H04N23/741—Circuitry for compensating brightness variation in the scene by increasing the dynamic range of the image compared to the dynamic range of the electronic image sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/57—Control of the dynamic range
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • This technology relates to solid-state imaging devices. More specifically, the present invention relates to a solid-state imaging device that amplifies a signal, an imaging device, and a control method for the solid-state imaging device.
  • the dynamic range is expanded by synthesizing a frame generated with high gain and a frame generated with low gain.
  • the above-described solid-state imaging device requires a frame memory, which causes a problem of an increase in circuit scale.
  • This technology was created in view of this situation, and aims to reduce the circuit scale in a solid-state image sensor that synthesizes multiple frames.
  • a first aspect of the present technology includes a pre-stage circuit that generates an analog signal as a pixel signal, and a high-gain signal obtained by amplifying the pixel signal with a predetermined high gain. in one of a plurality of capacitive elements, and generates a low gain signal obtained by amplifying a pixel signal with a low gain smaller than the high gain and corresponding to a combined capacitance of the plurality of capacitive elements; and the sample and hold circuit. and a post-stage circuit for sequentially reading out and outputting the high gain signal and the low gain signal from the solid-state imaging device, and a control method thereof. This brings about the effect of reducing the circuit scale.
  • the plurality of capacitive elements include a first capacitive element, a second capacitive element, a third capacitive element, and a fourth capacitive element
  • the sample-and-hold circuit includes the first capacitive element and the , the second capacitive element, the third capacitive element, the fourth capacitive element, the first capacitive element, the second capacitive element, the third capacitive element, and the fourth capacitive element. to the latter circuit. This brings about an effect that a low gain signal is generated by connecting a plurality of capacitive elements.
  • the pre-stage circuit, the sample-and-hold circuit, and the post-stage circuit are arranged in each of a plurality of pixels, and the level of the pixel signal initializes a floating diffusion layer in the pre-stage circuit. and the signal level when the charge is transferred to the floating diffusion layer, the pre-stage circuit generates the reset level immediately before the timing at which exposure of all of the plurality of pixels is completed, and Even if the signal level is generated at the timing, the selection circuit connects the first capacitive element to the post-stage circuit immediately before the timing, and connects the third capacitive element to the post-stage circuit at the timing. good. This provides an effect that the reset level and signal level are held at the end of exposure by the global shutter method.
  • the selection circuit performs control to connect the first capacitive element to the post-stage circuit, control to connect the first capacitive element and the second capacitive element to the post-stage circuit,
  • the control for connecting the third capacitive element to the post-stage circuit and the control for connecting the third capacitive element and the fourth capacitive element to the post-stage circuit may be sequentially performed within the pixel signal readout period. This brings about the effect of generating high-gain and low-gain signals.
  • the selection circuit performs control to connect the first capacitive element to the post-stage circuit, control to connect the first capacitive element and the second capacitive element to the post-stage circuit, When it is determined that the signal level does not exceed the predetermined determination value, the third capacitive element is connected to the post-stage circuit, and when it is determined that the signal level is higher than the determination value, the third capacitance element is connected.
  • Control for connecting the capacitive element and the fourth capacitive element to the post-stage circuit may be performed in order during the readout period of the pixel signal. This brings about the effect of improving the read speed.
  • a determination circuit may be further provided for determining whether the signal level is higher than the determination value and supplying the determination result to the sample hold circuit. This brings about the effect of reducing the processing load of the subsequent circuit.
  • the determination circuit may be arranged in each of the plurality of pixels. This brings about the effect of reducing the circuit scale of the subsequent stage of the pixel.
  • the determination circuit may be arranged outside the plurality of pixels. This brings about the effect of reducing the circuit scale of the pixel.
  • the determination circuit may compare a determination signal corresponding to the determination value and the high gain signal corresponding to the signal level to generate the determination result.
  • the first aspect further comprises an analog-digital converter for converting each of the high-gain signal and the low-gain signal into digital signals based on a predetermined ramp signal, wherein the determination circuit converts the ramp signal and the The determination result may be generated by comparing the signal level with the high gain signal corresponding to the signal level. This brings about the effect of reducing wiring.
  • a coupling circuit is further provided, wherein the pre-stage circuit, the sample-and-hold circuit, and the post-stage circuit are arranged in each of the plurality of pixels, and the coupling circuit is one of the plurality of pixels.
  • the sample and hold circuits for each of a pair of pixels may be combined. This brings about the effect of improving the resolution.
  • the coupling circuit includes the sample-and-hold circuit for each of the pair of pixels arranged in the predetermined direction and the sample-and-hold circuit for each of the pair of pixels arranged in the direction perpendicular to the predetermined direction. may be selected and connected to the above-described sample-and-hold circuit. This brings about the effect that the direction in which the resolution is improved becomes variable.
  • a logic circuit may be further provided for synthesizing a frame in which the digital signal converted from the high gain signal is arranged and a frame in which the digital signal converted from the low gain signal is arranged. This brings about the effect of expanding the dynamic range.
  • the first aspect further includes a post-stage reset transistor that initializes the post-stage node when the plurality of capacitive elements are disconnected from the predetermined post-stage node, wherein the plurality of capacitive elements are the first capacitors. element, a second capacitive element, a third capacitive element and a fourth capacitive element, the post-stage circuit reads out the pixel signal via the post-stage node, and the sample-and-hold circuit comprises the first capacitive element and the control for connecting the second capacitive element, the third capacitive element, the fourth capacitive element, and the first capacitive element to the post-stage node;
  • a selection circuit may be provided which sequentially performs control for disconnecting the capacitive element and the fourth capacitive element from the post-stage node and control for connecting the third capacitive element to the post-stage node. This brings about the effect of reducing noise.
  • a second aspect of the present technology is a pre-stage circuit that generates an analog signal as a pixel signal, and a high-gain signal obtained by amplifying the pixel signal by a predetermined high-gain is held in one of a plurality of capacitive elements, a sample-and-hold circuit for generating a low-gain signal obtained by amplifying a pixel signal with a low-gain corresponding to the combined capacitance of the plurality of capacitive elements;
  • An imaging apparatus comprising: a circuit; and a recording unit that records a frame generated from the high gain signal and the low gain signal. This brings about the effect of reducing the circuit scale of the imaging device.
  • FIG. 1 It is a block diagram showing an example of 1 composition of an imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a solid-state image sensing device in a 1st embodiment of this art. It is a circuit diagram showing a configuration example of a pixel in the first embodiment of the present technology. It is a block diagram showing a configuration example of a load MOS circuit block and a column signal processing circuit in the first embodiment of the present technology. It is a block diagram showing an example of composition of a column circuit in a 1st embodiment of this art.
  • FIG. 1 It is a block diagram showing an example of 1 composition of an imaging device in a 1st embodiment of this art. It is a block diagram showing an example of 1 composition of a solid-state image sensing device in a 1st embodiment of this art. It is a circuit diagram showing a configuration example of a pixel in the first embodiment of the present technology. It is a block diagram showing a configuration example of a
  • 4 is a block diagram showing one configuration example of a load MOS circuit block and a column signal processing circuit in a comparative example; It is a timing chart which shows an example of operation of a solid-state image sensing device in a 1st embodiment of this art. 4 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology; It is a timing chart which shows an example of read-out operation in a 1st embodiment of this art. It is a flow chart which shows an example of operation of a solid-state image sensing device in a 1st embodiment of this art. It is a figure showing an example of a frame before and after composition in a 1st embodiment of this art.
  • 9 is a timing chart showing another example of read operation in the second embodiment of the present technology; It is a circuit diagram showing a configuration example of a pixel in the third embodiment of the present technology. It is a block diagram which shows one structural example of the column circuit in 3rd Embodiment of this technique. It is a timing chart showing an example of read-out operation in a 3rd embodiment of this art. It is a timing chart showing another example of read operation in a 3rd embodiment of this art. It is a block diagram showing an example of composition of a column circuit in a 4th embodiment of this art.
  • FIG. 14 is a circuit diagram showing a configuration example of a pixel with reduced elements in the fifth embodiment of the present technology; It is a timing chart which shows an example of operation of a solid-state image sensing device in a 5th embodiment of this art. It is a figure showing an example of a frame before and after pixel interpolation in a 5th embodiment of this art.
  • FIG. 14 is a diagram illustrating an example of frames before and after pixel interpolation in the vertical direction according to the sixth embodiment of the present technology
  • FIG. 13 is a diagram showing an example of frames before and after pixel interpolation in the horizontal direction and the vertical direction according to the sixth embodiment of the present technology
  • It is a timing chart which shows an example of read-out operation in a 7th embodiment of this art.
  • It is a circuit diagram showing one example of composition of a pixel in the 1st modification of a 7th embodiment of this art.
  • FIG. 14 is a diagram illustrating an example of frames before and after pixel interpolation in the vertical direction according to the sixth embodiment of the present technology
  • FIG. 13 is a diagram showing an example of frames before and after pixel interpolation in the horizontal direction and the vertical direction according to the sixth embodiment of the present technology
  • It is a timing chart which shows an example of read-out operation in a 7th embodiment of this art.
  • It is a circuit diagram showing one example of composition of a pixel
  • FIG. 16 is a timing chart showing an example of global shutter operation in the first modified example of the seventh embodiment of the present technology; FIG. It is a timing chart which shows an example of read-out operation in the 1st modification of a 7th embodiment of this art. It is a figure showing an example of lamination structure of a solid-state image sensor in the 2nd modification of a 7th embodiment of this art. It is a circuit diagram which shows one structural example of the pixel in the 2nd modification of 7th Embodiment of this technique. It is a figure showing an example of lamination structure of a solid-state image sensor in the 3rd modification of a 7th embodiment of this art. It is a circuit diagram which shows one structural example of the pixel in 8th Embodiment of this technique.
  • FIG. 20 is a timing chart showing an example of global shutter operation for odd frames according to the tenth embodiment of the present technology
  • FIG. FIG. 20 is a timing chart showing an example of readout operation for odd frames according to the tenth embodiment of the present technology
  • FIG. FIG. 20 is a timing chart showing an example of readout operation for odd frames according to the tenth embodiment of the present technology
  • FIG. 21 is a timing chart showing an example of global shutter operation for even-numbered frames according to the tenth embodiment of the present technology
  • FIG. FIG. 20 is a timing chart showing an example of readout operation of even-numbered frames according to the tenth embodiment of the present technology
  • FIG. It is a circuit diagram which shows one structural example of the column signal processing circuit in 11th Embodiment of this technique. It is a timing chart which shows an example of global shutter operation in an 11th embodiment of this art. It is a timing chart which shows an example of read-out operation in an 11th embodiment of this art.
  • FIG. 16 is a timing chart showing an example of rolling shutter operation in the twelfth embodiment of the present technology; FIG.
  • FIG. 22 is a circuit diagram showing a configuration example of a dummy pixel, a regulator, and a switching unit according to a thirteenth embodiment of the present technology
  • FIG. 21 is a timing chart showing an example of operation of a dummy pixel and a regulator in the thirteenth embodiment of the present technology
  • FIG. It is a circuit diagram which shows one structural example of the effective pixel in 13th Embodiment of this technique.
  • FIG. 22 is a timing chart showing an example of global shutter operation in the thirteenth embodiment of the present technology;
  • FIG. It is a timing chart which shows an example of read-out operation in a 13th embodiment of this art.
  • FIG. 22 is a diagram for explaining effects in the thirteenth embodiment of the present technology
  • 1 is a block diagram showing a schematic configuration example of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit;
  • First embodiment (example of connecting a plurality of capacitive elements) 2.
  • Second Embodiment (Example of connecting a plurality of capacitive elements according to determination results in pixels) 3.
  • Third Embodiment (Example of Connecting a Plurality of Capacitive Elements According to Out-of-Pixel Determination Results) 4.
  • Fourth Embodiment (Example of Connecting a Plurality of Capacitive Elements According to Out-of-Pixel Determination Results Using Ramp Signals) 5.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • This imaging apparatus 100 is an apparatus for capturing image data (frames), and includes an imaging lens 110 , a solid-state imaging device 200 , a recording section 120 and an imaging control section 130 .
  • As the imaging device 100 a digital camera or an electronic device (smartphone, personal computer, etc.) having an imaging function is assumed.
  • the solid-state imaging device 200 captures frames under the control of the imaging control section 130 .
  • the solid-state imaging device 200 supplies frames to the recording section 120 via the signal line 209 .
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200 .
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture frames.
  • the imaging control unit 130 supplies imaging control signals including, for example, the vertical synchronization signal XVS to the solid-state imaging device 200 via the signal line 139 .
  • the recording unit 120 records frames.
  • the vertical synchronization signal XVS is a signal indicating the timing of imaging, and a periodic signal with a constant frequency (60 Hz, etc.) is used as the vertical synchronization signal XVS.
  • the imaging device 100 records frames
  • the frames may be transmitted to the outside of the imaging device 100.
  • an external interface is additionally provided for transmitting frames.
  • the imaging device 100 may further display frames.
  • a display section is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211 , a pixel array section 220 , a timing control circuit 212 , a DAC (Digital to Analog Converter) 213 , a load MOS circuit block 250 and a column signal processing circuit 260 .
  • a plurality of pixels 300 are arranged in a two-dimensional grid in the pixel array section 220 .
  • each circuit in the solid-state imaging device 200 is provided on, for example, a single semiconductor chip.
  • a set of pixels 300 arranged in the horizontal direction is hereinafter referred to as a "row”, and a set of pixels 300 arranged in the direction perpendicular to the row is referred to as a "column”.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal XVS from the imaging control section .
  • the DAC 213 generates a sawtooth ramp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 260 .
  • the vertical scanning circuit 211 sequentially selects and drives rows to output analog pixel signals.
  • the pixel 300 photoelectrically converts incident light to generate an analog pixel signal. This pixel 300 supplies a pixel signal to the column signal processing circuit 260 via the load MOS circuit block 250 .
  • the load MOS circuit block 250 is provided with a MOS transistor for supplying a constant current for each column.
  • the column signal processing circuit 260 executes signal processing such as AD (Analog to Digital) conversion processing and CDS (Correlated Double Sampling) processing on pixel signals for each column.
  • the column signal processing circuit 260 supplies the image data (frame) composed of the processed signal to the recording unit 120 .
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 300 according to the first embodiment of the present technology.
  • This pixel 300 includes a front-stage circuit 310 , a sample-and-hold circuit 320 , a rear-stage reset transistor 341 , and a rear-stage circuit 350 .
  • the pre-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD (Floating Diffusion) reset transistor 313 , an FD 314 , a pre-stage amplification transistor 315 and a current source transistor 316 .
  • the photoelectric conversion element 311 generates charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg from the vertical scanning circuit 211 .
  • the FD reset transistor 313 extracts electric charge from the FD 314 according to the FD reset signal rst from the vertical scanning circuit 211 and initializes it.
  • the FD 314 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the front-stage amplification transistor 315 amplifies the voltage level of the FD 314 and outputs it to the front-stage node 319 .
  • the sources of the FD reset transistor 313 and the pre-amplification transistor 315 are connected to the power supply voltage VDD.
  • the current source transistor 316 is connected to the drain of the pre-amplification transistor 315 . This current source transistor 316 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • the sample hold circuit 320 samples and holds the pixel signal.
  • the sample hold circuit 320 includes capacitive elements 321 , 322 , 323 and 324 and a selection circuit 330 .
  • each of the capacitive elements 321 to 324 is commonly connected to the preceding node 319 , and the other end of each is connected to the selection circuit 330 .
  • the capacitive elements 321, 322, 323, and 324 are examples of the first capacitive element, the second capacitive element, the third capacitive element, and the fourth capacitive element described in the claims.
  • the selection circuit 330 includes selection transistors 331 , 332 , 333 and 334 .
  • the selection transistor 331 opens and closes the path between the capacitive element 321 and the post-stage node 340 according to the selection signal ⁇ r1 from the vertical scanning circuit 211 .
  • the selection transistor 332 opens and closes the path between the capacitive element 322 and the subsequent node 340 according to the selection signal ⁇ r2 from the vertical scanning circuit 211 .
  • the selection transistor 333 opens and closes the path between the capacitive element 323 and the subsequent node 340 according to the selection signal ⁇ s1 from the vertical scanning circuit 211 .
  • the selection transistor 334 opens and closes the path between the capacitive element 324 and the subsequent node 340 according to the selection signal ⁇ s2 from the vertical scanning circuit 211 .
  • the post-stage reset transistor 341 initializes the level of the post-stage node 340 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211 .
  • a potential different from the power supply potential VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 350 includes a post-stage amplification transistor 351 and a post-stage selection transistor 352 .
  • the rear-stage amplification transistor 351 amplifies the level of the rear-stage node 340 .
  • the post-stage selection transistor 352 outputs a signal of a level amplified by the post-stage amplification transistor 351 to the vertical signal line 309 as a pixel signal in accordance with the post-stage selection signal selb from the vertical scanning circuit 211 .
  • nMOS n-channel Metal Oxide Semiconductor
  • the vertical scanning circuit 211 supplies high-level FD reset signal rst and transfer signal trg to all pixels at the start of exposure. Thereby, the photoelectric conversion element 311 is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r1 to high level for all pixels.
  • the FD 314 is initialized, and the capacitive element 321 holds a level corresponding to the level of the FD 314 at that time.
  • This control is hereinafter referred to as "FD reset”.
  • the level of FD 314 at the time of this FD reset is hereinafter referred to as "P phase" or "reset level”.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ s1 to high level for all pixels.
  • a signal charge corresponding to the amount of exposure is transferred to the FD 314 , and a level corresponding to the level of the FD 314 at that time is held in the capacitive element 323 .
  • the level of the FD 314 during signal charge transfer is hereinafter referred to as "D phase" or "signal level".
  • Exposure control that simultaneously starts and ends exposure for all pixels in this way is called a global shutter method.
  • the pre-stage circuits 310 of all pixels sequentially generate a reset level and a signal level.
  • a level corresponding to the reset level is held in the capacitive element 321 and a level corresponding to the signal level is held in the capacitive element 323 .
  • the vertical scanning circuit 211 sequentially selects rows and sequentially outputs the reset level and signal level of the rows.
  • the vertical scanning circuit 211 supplies the high level selection signal ⁇ r1 for a predetermined period while setting the FD reset signal rst and the subsequent stage selection signal selb of the selected row to high level.
  • the capacitive element 321 is connected to the post-stage node 340 .
  • the level held by the capacitive element 321 corresponds to the level obtained by amplifying the level (reset level) of the FD 314 at the time of FD reset by the front-stage amplification transistor 315 .
  • G1 be the analog gain in this amplification.
  • the vertical scanning circuit 211 supplies high level selection signals ⁇ r1 and ⁇ r2 for a predetermined period while setting the FD reset signal rst and the subsequent stage selection signal selb of the selected row to high level.
  • Capacitive elements 321 and 322 are thereby connected to subsequent node 340 .
  • the level held in coupled capacitive elements 321 and 322 is lower than when only capacitive element 321 is connected to post-stage node 340 .
  • the level held by the capacitive elements 321 and 322 is the level obtained by amplifying the reset level with an analog gain of G1 ⁇ C1/Cr. Since the combined capacitance Cr is larger than C1, the gain when capacitive elements 321 and 322 are coupled is smaller than G1.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s1 for a predetermined period while setting the FD reset signal rst and the post-stage selection signal selb of the selected row to high level.
  • the capacitive element 323 is connected to the post-stage node 340 .
  • the level held by the capacitive element 323 corresponds to the level obtained by amplifying the level (signal level) of the FD 314 at the time of transfer by the front-stage amplification transistor 315 .
  • the analog gain in this amplification is assumed to be G3.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ s1 and ⁇ s2 for a predetermined period while setting the FD reset signal rst and the subsequent stage selection signal selb of the selected row to high level.
  • Capacitive elements 323 and 324 are thereby connected to subsequent node 340 .
  • the gain when capacitive elements 323 and 324 are coupled is smaller than G3.
  • the gain (G1 or G3) when the capacitive element 321 or 323 is connected is hereinafter referred to as "high gain”.
  • the gain when two capacitive elements (such as capacitive elements 321 and 322) are coupled is smaller than the high gain, and hence is hereinafter referred to as "low gain”.
  • a pixel signal (reset level or signal level) amplified by high gain is called a "high gain signal”
  • a pixel signal amplified by low gain is called a "low gain signal”.
  • the post-stage circuit 350 of the selected row sequentially reads the high-gain signal and the low-gain signal via the post-stage node 340 and outputs them to the vertical signal line 309 .
  • the pre-stage circuit 310 generates an analog pixel signal (reset level or signal level).
  • the sample-and-hold circuit 320 holds, in capacitive elements 321 and 323, high-gain signals obtained by amplifying pixel signals with a predetermined high-gain (G1 or G3). Then, the sample hold circuit 320 generates a low gain signal by amplifying the pixel signal with a low gain (such as G1 ⁇ C1/Cr) that is smaller than the high gain and that corresponds to the combined capacitance of the capacitors 321 and 322 .
  • FIG. 4 is a block diagram showing one configuration example of the load MOS circuit block 250 and the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired to the load MOS circuit block 250 for each column. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. A load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309 .
  • a plurality of column circuits 450 and logic circuits 460 are arranged in the column signal processing circuit 260 .
  • a column circuit 450 is arranged for each column. Assuming that the number of columns is I, I column circuits 450 are arranged.
  • the column circuit 450 performs AD conversion processing and CDS processing on analog signals from corresponding columns.
  • the column circuit 450 supplies the processed digital signal to the logic circuit 460 .
  • the logic circuit 460 synthesizes a frame in which the digital signal converted from the high gain signal is arranged and a frame in which the digital signal converted from the low gain signal is arranged. This synthesis can expand the dynamic range, and this synthesis is called HDR (High-Dynamic-Range) synthesis. In addition, the logic circuit 460 performs various signal processing such as white balance correction processing and demosaicing processing on the combined frame as necessary. The logic circuit 460 then outputs the processed frame to the recording unit 120 .
  • HDR High-Dynamic-Range
  • FIG. 5 is a block diagram showing a configuration example of the column circuit 450 according to the first embodiment of the present technology.
  • This column circuit 450 comprises an ADC 451 , a selector 454 , a P-phase holding memory 455 and a CDS circuit 456 .
  • the ADC 451 converts analog signals into digital signals.
  • This ADC 451 comprises a comparator 452 and a counter 453 .
  • the ADC 451 receives analog high-gain and low-gain signals from corresponding columns.
  • the signal corresponding to the reset level (P-phase level) is Ain_P1
  • the signal corresponding to the signal level (D-phase level) is Ain_D1.
  • the signal corresponding to the reset level is Ain_P2
  • the signal corresponding to the signal level is Ain_D2.
  • the comparator 452 compares the ramp signal RMP from the DAC 213 and the analog signal from the corresponding column. This comparator 452 supplies the comparison result CMP to the counter 453 .
  • the counter 453 counts the count value over the period until the comparison result CMP is inverted. This counter 453 supplies a digital signal indicating the count value to the selector 454 .
  • Dout_P1, Dout_P2, Dout_D1 and Dout_D2 be digital signals corresponding to the analog signals Ain_P1, Ain_P2, Ain_D1 and Ain_D2.
  • the selector 454 switches the output destination of the digital signal under the control of the timing control circuit 212 .
  • This selector 454 outputs the digital signals Dout_P1 and Dout_P2 corresponding to the P-phase level to the P-phase hold memory 455 for holding.
  • Selector 454 also supplies digital signals Dout_D1 and Dout_D2 corresponding to the D-phase level to CDS circuit 456 .
  • the P-phase holding memory 455 temporarily holds the digital signals Dout_P1 and Dout_P2. Since the P-phase holding memory 455 is provided for each column, the memory in which they are arranged becomes a line memory for two lines.
  • the CDS circuit 456 performs CDS processing to find the difference between the reset level and the signal level.
  • This CDS circuit 456 reads the digital signal Dout_P1 from the P-phase holding memory 455 and obtains the difference from the digital signal Dout_D1.
  • the digital signal of this difference is assumed to be Dout_CDS1.
  • the CDS circuit 456 also reads the digital signal Dout_P2 from the P-phase holding memory 455 and obtains the difference from the digital signal Dout_D2.
  • the digital signal of this difference is assumed to be Dout_CDS2.
  • the digital signals Dout_CDS1 and Dout_CDS2 are supplied to the logic circuit 460.
  • a frame in which the digital signal Dout_CDS1 is arranged is a frame corresponding to high gain
  • a frame in which the digital signal Dout_CDS2 is arranged is a frame corresponding to low gain. These frames are HDR composited.
  • FIG. 6 is a block diagram showing one configuration example of the load MOS circuit block 250 and the column signal processing circuit 260 in the comparative example.
  • a logic circuit 460 of the comparative example includes a frame memory 461 , a multiplication circuit 462 and an HDR synthesis section 463 .
  • the frame memory 461 holds frames in which digital signals after AD conversion and CDS processing are arranged.
  • the multiplication circuit 462 amplifies each of the digital signals in the frame held in the frame memory 461 with digital high gain or low gain. As a result, two frames with different gains are generated and supplied to the HDR synthesizing unit 463 .
  • the HDR synthesizing section 463 synthesizes two frames from the multiplication circuit 462 .
  • the multiplication circuit 462 In the comparative example in which the sample-and-hold circuit 320 is not provided within the pixel, the high-gain signal and low-gain signal cannot be generated within the pixel. Therefore, it is necessary for the multiplication circuit 462 to generate a high-gain signal and a low-gain signal by amplifying one frame with digital high-gain and low-gain. In this case, a frame memory 461 is required to hold the digital signal to be amplified.
  • each pixel when a sample-and-hold circuit 320 having a circuit configuration as illustrated in FIG. 3 is provided for each pixel, each pixel can generate and hold a high-gain signal and a low-gain signal. If the number of pixels is N, the sample-and-hold circuits 320, which are N in total for all pixels, can be considered as an analog memory capable of holding a frame. Therefore, it is not necessary to provide the frame memory 461 after the pixels. Although the line memory for holding the P-phase level is required as described above, the frame memory 461 is not required, so the circuit scale can be reduced more than the comparative example.
  • FIG. 7 is a timing chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 exposes all pixels during the exposure period from timing T0 to T1. That is, the pixel array section 220 is exposed by the global shutter method.
  • the sample-and-hold circuit 320 of each pixel holds a high-gain signal obtained by amplifying the P-phase level and the D-phase level with a high gain. Let P1 be the high gain signal corresponding to the P phase level, and let D1 be the high gain signal corresponding to the D phase level.
  • timing T1 After timing T1, pixel signals are read out in order for each row. A readout period for a certain row is assumed to be from timing T2 to timing T3.
  • the sample-and-hold circuit 320 in the corresponding row outputs the held high-gain signal P1, and the combination of the capacitive elements 321 and 322 generates and outputs the low-gain signal P2. Then, the sample hold circuit 320 outputs the held high gain signal D1, and generates and outputs the low gain signal D2 by coupling of the capacitive elements 323 and 324.
  • the ADC 451 in the corresponding row converts each of analog P1, P2, D1 and D2 into a digital signal.
  • the CDS circuit 456 finds the difference between the digital signal corresponding to P1 and the digital signal corresponding to D1, and supplies it to the logic circuit 460.
  • FIG. The CDS circuit 456 also obtains the difference between the digital signal corresponding to P2 and the digital signal corresponding to D2, and supplies the difference to the logic circuit 460.
  • FIG. Logic circuit 460 performs HDR synthesis.
  • FIG. 8 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology. This figure shows the details of the control of the exposure period in FIG.
  • the vertical scanning circuit 211 sets the post-stage reset signal rstb and the selection signal ⁇ r1 of all rows (in other words, all pixels) to high level at timing T10 immediately before the start of exposure.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst and transfer signal trg to all rows from timing T10 to timing T11 after the pulse period has elapsed. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • N is an integer indicating the total number of lines
  • n is an integer from 1 to N.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst over the pulse period while the post-stage reset signal rstb and the selection signal ⁇ r1 remain high in all pixels. do.
  • the pre-stage circuits 310 of all pixels generate a reset level
  • the selection circuits 330 connect only the capacitive elements 321 to the post-stage circuit 350 .
  • a signal obtained by amplifying the reset level with a high gain is sampled and held.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg while the post-stage reset signal rstb and the selection signal ⁇ s1 remain high in all pixels.
  • the pre-stage circuits 310 of all pixels generate signal levels, and the selection circuits 330 connect only the capacitive elements 323 to the post-stage circuit 350 .
  • a signal obtained by amplifying the signal level with a high gain is sampled and held.
  • the level of the preceding node 319 is lowered by Vsig. where Vsig is the net signal level resulting from CDS processing.
  • the vertical scanning circuit 211 returns the selection signal ⁇ s1 to low level, and at subsequent timing T16 returns the post-stage reset signal rstb to low level.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to supply the current id1.
  • id1_[n] in the figure indicates the current of the n-th pixel.
  • the current id1 needs to be on the order of several nanoamperes (nA) to several tens of nanoamperes (nA).
  • the load MOS transistors 251 of all columns are in the off state, and the current id2 is not supplied to the vertical signal line 309 .
  • FIG. 9 is a timing chart showing an example of read operation in the first embodiment of the present technology. This figure shows the details of the readout period control for one row in FIG.
  • the vertical scanning circuit 211 sets the FD reset signal rst and the post-selection signal selb of the n-th row to high level. Also, during the readout period, the transfer signals trg for all rows are controlled to low level.
  • selb_[n] in the figure indicates a signal to the n-th row pixel.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb to the n-th row for a predetermined pulse period from timing T20. As a result, the level of the subsequent node 340 is initialized.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r1 to the n-th row during the period from timing T21 to timing T22, and the selection circuit 330 connects the capacitive element 321 to the post-stage circuit 350 according to this signal.
  • a high-gain signal P1 corresponding to the P-phase level is output and converted into a digital signal.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ r1 and ⁇ r2 to the n-th row during the period from timing T22 to timing T23, and the selection circuit 330 connects the capacitive elements 321 and 322 to the post-stage circuit 350 according to these signals. do.
  • a low gain signal P2 corresponding to the P-phase level is generated and converted into a digital signal.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s1 to the n-th row during the period from timing T24 to timing T25.
  • the level of the subsequent node 340 changes by the net signal level.
  • a high-gain signal D1 corresponding to the D-phase level is output and converted into a digital signal.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ s1 and ⁇ s2 to the n-th row during the period from timing T25 to timing T26. Since the gain is reduced due to the coupling of the capacitive elements, the level of the post-stage node 340 is lowered.
  • a low-gain signal D2 corresponding to the D-phase level is generated and converted into a digital signal.
  • the vertical scanning circuit 211 controls the current source transistor 316 of the n-th row to be read from the timing T20 to the timing T26 to supply the current id1. Further, the timing control circuit 212 controls the load MOS transistors 251 of all columns to supply the current id2 during the readout period of all rows.
  • FIG. 10 is a flow chart showing an example of the operation of the solid-state imaging device 200 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing a frame is executed.
  • the vertical scanning circuit 211 in the solid-state imaging device 200 exposes all pixels within the exposure period (step S901), and causes all pixels to sample and hold the high gain signal (step S902).
  • the vertical scanning circuit 211 selects a row to read out and causes the row to output analog signals P1, P2, D1 and D2.
  • the ADC 451 performs AD conversion on those analog signals (step S903).
  • the CDS circuit 456 performs CDS processing on P1 and D1 and CDS processing on P2 and D2 (step S904).
  • the logic circuit 460 performs HDR synthesis (step S905).
  • the vertical scanning circuit 211 determines whether or not all rows have been selected (step S906). If there is a row that has not been selected (step S906: No), the solid-state imaging device 200 repeatedly executes step S903 and subsequent steps. If all rows have been selected (step S906: Yes), the solid-state imaging device 200 ends the operation for imaging.
  • steps S901 to S906 are repeatedly executed in synchronization with the vertical synchronization signal XVS.
  • FIG. 11 is a diagram showing an example of frames before and after combining according to the first embodiment of the present technology.
  • a is an example of a frame 501 in which high gain signals are arranged.
  • b in the figure is an example of a frame 502 in which low gain signals are arranged.
  • c in the figure is an example of a combined frame 503 .
  • a frame 503 with a wide dynamic range is obtained by synthesizing frames 501 and 502 with different gains. This prevents the occurrence of blown-out highlights and blocked-up shadows.
  • circuit illustrated in FIG. 3 uses two levels of gain, high gain and low gain, it is also possible to use three or more levels of gain.
  • the gain is set to three stages, for example, as illustrated in FIG.
  • the capacitive elements 325 and 326 are connected to the preceding node 319 in parallel with the capacitive elements 321 to 324 .
  • the selection transistor 335 opens and closes the path between the capacitive element 325 and the subsequent node 340
  • the selection transistor 336 opens and closes the path between the capacitive element 326 and the subsequent node 340 .
  • the vertical scanning circuit 211 may combine two capacitive elements when generating a middle gain signal between high gain and low gain, and combine three capacitive elements when generating a low gain signal. If the gain has four or more stages, additional capacitive elements and selection transistors are added according to the number of stages.
  • the sample-and-hold circuit 320 holds the high-gain signal and generates the low-gain signal, which eliminates the need for a frame memory when HDR synthesis is performed. Thereby, the circuit scale of the solid-state imaging device 200 can be reduced.
  • the pixels 300 having the circuit configuration illustrated in FIG. 3 are arranged, but the circuit configuration of the pixels 300 is not limited to that illustrated in FIG.
  • the solid-state imaging device 200 in this modified example of the first embodiment differs from the first embodiment in that a circuit configuration different from that in FIG. 3 is used.
  • FIG. 13 is a circuit diagram showing one configuration example of the pixel 300 in the modified example of the first embodiment of the present technology.
  • the pixel 300 of the modified example of the first embodiment differs from the first embodiment in that it has two systems of post-stage circuits.
  • Post-stage circuits 350-1 and 350-2 are arranged in the pixel 300, and a post-amplification transistor 351-1 and a post-selection transistor 352-1 are arranged in the post-stage circuit 350-1. connected to line 309-1.
  • a post-amplification transistor 351-2 and a post-selection transistor 352-2 are arranged in the post-stage circuit 350-2, and the post-stage selection transistor 352-2 is connected to the vertical signal line 309-2.
  • the selection transistor 332 opens and closes the path between the subsequent node 340 - 1 and the other end of the capacitive element 322 . Also, one end of the capacitive element 324 is grounded. The selection transistor 334 opens and closes the path between the subsequent node 340 - 2 and the other end of the capacitive element 324 .
  • the circuit configuration illustrated in the figure can suppress level fluctuations at the subsequent node.
  • the selection transistors 331 and 332 can also be connected in series between the pre-stage circuit 310 and the post-stage circuit 350, as illustrated in FIG.
  • the capacitive element 321 is inserted between the subsequent node 340 and the ground terminal.
  • Capacitive element 322 is inserted between the connection node of select transistors 331 and 332 and the ground terminal.
  • Select transistor 333 and capacitive element 323 are inserted in series between subsequent node 340 and the ground terminal.
  • Select transistor 334 and capacitive element 324 are inserted in series between the connection node of select transistors 331 and 332 and the ground terminal.
  • a sampling transistor 337 can be arranged instead of the selection transistors 331 and 333 in the sample and hold circuit 320 .
  • sampling transistor 337 and capacitive element 321 are connected in series between pre-stage circuit 310 and post-stage circuit 350 .
  • Capacitive element 322 and select transistor 332 are connected in series between a connection node of sampling transistor 337 and capacitive element 321 and post-stage node 340 .
  • Capacitive element 323 is inserted between the connection node of sampling transistor 337 and capacitive element 321 and the ground terminal.
  • Capacitive element 324 and select transistor 334 are connected in series between the connection node of sampling transistor 337 and capacitive element 321 and the ground terminal. The number of transistors can be reduced by the circuit configuration illustrated in FIG.
  • the sample-and-hold circuit 320 outputs both the high gain signal D1 and the low gain signal D2 corresponding to the signal level.
  • the pixel 300 of the second embodiment differs from the first embodiment in that it outputs one of the high gain signal D1 and the low gain signal D2 according to the signal level.
  • FIG. 16 is a circuit diagram showing one configuration example of the pixel 300 according to the second embodiment of the present technology.
  • the pixel 300 of the second embodiment differs from that of the first embodiment in that a determination circuit 338 is further provided.
  • the determination circuit 338 determines whether or not the signal level exceeds a predetermined determination value.
  • a comparator for example, is used as the determination circuit 338 .
  • One of the two input terminals of the decision circuit 338 receives the decision signal DC, and the other is connected to the post-stage node 340 . Since the signal level amplified by the high gain is compared with the determination signal DC, the vertical scanning circuit 211 supplies a signal obtained by multiplying the determination value by the high gain as the determination signal DC. Also, the output terminal of the determination circuit 338 is connected to the gate of the selection transistor 334 .
  • the vertical scanning circuit 211 supplies the determination signal DC at the timing when the high gain signal D1 corresponding to the signal level is output from the post-stage node 340 .
  • the decision circuit 338 compares the decision signal DC with the high gain signal D1. When the high gain signal D1 is higher than the determination signal DC, that is, when the signal level is higher than the determination value, the determination circuit 338 outputs a high level as the determination result. As a result, the low gain signal D2 is generated by the coupling of the capacitive elements 323 and 324 and AD-converted.
  • the determination circuit 338 when the high gain signal D1 is equal to or lower than the determination signal DC, that is, when the signal level is equal to or lower than the determination value, the determination circuit 338 outputs a low level as the determination result. Thereby, the high gain signal D1 is AD-converted.
  • a vertical signal line 308 is further wired for each column, and the determination result of the determination circuit 338 is supplied to the CDS circuit 456 via the vertical signal line 308 .
  • FIG. 17 is a timing chart showing an example of the operation of the solid-state imaging device 200 according to the second embodiment of the present technology.
  • the sample-and-hold circuit 320 in the corresponding row sequentially outputs the high gain signal P1 and the low gain signal P2. Then, the sample hold circuit 320 outputs either the high gain signal D1 or the low gain signal D2 based on the determination result of the determination circuit 338.
  • the ADCs 451 in the corresponding rows convert analog P1 and P2 and D1 or D2, respectively, into digital signals.
  • the CDS circuit 456 obtains the difference between the digital signal corresponding to P2 and the digital signal corresponding to D2.
  • the signal level is determined to be equal to or less than the determination value
  • the difference between the digital signal corresponding to P1 and the digital signal corresponding to D1 is obtained.
  • a frame in which digital signals after CDS processing are arranged is a frame with an expanded dynamic range. Therefore, the logic circuit 460 does not need to perform HDR synthesis.
  • FIG. 18 is a timing chart showing an example of read operation in the second embodiment of the present technology.
  • the control up to timing T24 when the selection signal ⁇ s1 goes high is the same as in the first embodiment.
  • the vertical scanning circuit 211 supplies a high-level determination signal DC higher than the initial value.
  • the initial value of the determination signal DC is equal to or lower than the level at which the subsequent node 340 is initialized.
  • the determination circuit 338 determines that the high gain signal D1 corresponding to the signal level is higher than the determination signal DC. In this case, at timing T25, the determination circuit 338 changes the determination result from low level to high level, and the selection circuit 330 connects the capacitive elements 323 and 324 to the post-stage circuit 350. FIG. As a result, the capacitive elements 323 and 324 are coupled, and the low gain signal D2 is generated and AD-converted at timings T25 to T26.
  • FIG. 19 is a timing chart showing another example of read operation in the second embodiment of the present technology.
  • the control up to timing T24 is the same as in FIG.
  • the determination circuit 338 determines that the high gain signal D1 corresponding to the signal level is equal to or lower than the determination signal DC at timing T25.
  • the determination result after timing T25 remains low level, and the selection circuit 330 connects only the capacitive element 323 to the subsequent circuit 350 .
  • the capacitive elements 323 and 324 are not coupled, and the high gain signal D1 is output and AD-converted at timings T25 to T26.
  • the sample hold circuit 320 outputs either the high gain signal D1 or the low gain signal D2 depending on the signal level. Therefore, the ADC 451 needs to AD-convert only one of D1 and D2, and the reading speed can be improved more than the first embodiment AD-converting both. Moreover, since the logic circuit 460 does not need to perform HDR synthesis processing, the processing load on the logic circuit 460 can be reduced.
  • the modified example of the first embodiment can be applied to the second embodiment.
  • the sample-and-hold circuit 320 outputs either the high gain signal D1 or the low gain signal D2 according to the signal level. can also improve the read speed.
  • the determination circuit 338 is arranged within the pixel, but in this configuration, the circuit size of the pixel increases compared to the case where the determination circuit 338 is not arranged within the pixel.
  • the solid-state imaging device 200 according to the third embodiment differs from that according to the second embodiment in that determination circuits are arranged outside the pixels.
  • FIG. 20 is a circuit diagram showing one configuration example of the pixel 300 according to the third embodiment of the present technology.
  • the pixel 300 of this third embodiment differs from that of the second embodiment in that the determination circuit 338 is not arranged.
  • a feedback signal FB from the vertical signal line 308 is input to the gate of the selection transistor 334 of the third embodiment.
  • FIG. 21 is a block diagram showing one configuration example of the column circuit 450 according to the third embodiment of the present technology.
  • the column circuit 450 of the third embodiment differs from that of the second embodiment in that a determination circuit 457 is further arranged.
  • a comparator for example, is used as the determination circuit 457 .
  • the determination circuit 457 determines whether or not the signal level is higher than the determination value.
  • One of the two input terminals of this determination circuit 457 is connected to the vertical signal line 309, and the other is input with the determination signal DC from the timing control circuit 212.
  • FIG. The determination signal DC is supplied at the timing when the analog signal Ain_D1 corresponding to the signal level is output from the vertical signal line 309 .
  • the determination circuit 457 compares the analog signal Ain_D1 and the determination signal DC, and determines whether the analog signal Ain_D1 is higher than the determination signal DC (that is, the signal level is higher than the determination value).
  • the determination circuit 457 outputs a signal indicating the determination result to the sample hold circuit 320 via the vertical signal line 308 as a feedback signal FB.
  • the determination circuit 457 also supplies the feedback signal FB to the CDS circuit 456 as well.
  • FIG. 22 and 23 are timing charts showing an example of the read operation in the third embodiment of the present technology.
  • FIG. 22 is a timing chart when it is determined that the signal level is higher than the determination value
  • FIG. 23 is a timing chart when it is determined that the signal level is equal to or less than the determination value.
  • the pulse width of the determination signal DC is set to a larger value than in the second embodiment.
  • the circuit scale of the pixel is larger than that of the second embodiment in which the determination circuit 338 is arranged inside the pixel. can be reduced.
  • the determination circuit 457 compares the determination signal DC with the analog signal Ain_D1 corresponding to the signal level. There is a need to.
  • the solid-state imaging device 200 of the fourth embodiment differs from that of the third embodiment in that the ramp signal RMP is input to the determination circuit 457 instead of the determination signal DC.
  • FIG. 24 is a block diagram showing one configuration example of the column circuit 450 according to the fourth embodiment of the present technology.
  • the column circuit 450 of the fourth embodiment differs from that of the third embodiment in that the ramp signal RMP from the DAC 213 is input to the decision circuit 457 instead of the decision signal DC.
  • the maximum value of ramp signal RMP is set to a value according to the determination value.
  • the determination circuit 457 of the fourth embodiment compares the analog signal Ain_D1 and the ramp signal RMP, and determines whether the analog signal Ain_D1 is higher than the ramp signal RMP (that is, the signal level is higher than the determination value). . Since the determination circuit 457 compares the high gain signal (Ain_D1) corresponding to the signal level with the ramp signal RMP, the wiring for transmitting the determination signal DC becomes unnecessary and the wiring can be reduced.
  • FIG. 25 and 26 are timing charts showing an example of the read operation in the fourth embodiment of the present technology.
  • FIG. 25 is a timing chart when it is determined that the signal level is higher than the determination value
  • FIG. 26 is a timing chart when it is determined that the signal level is equal to or less than the determination value.
  • the DAC 213 changes the ramp signal RMP in a sawtooth waveform over time during the conversion period of the high-gain signal P1 and the low-gain signal P2.
  • the DAC 213 also changes the ramp signal RMP over time during the determination period from timings T24 to T25.
  • the determination circuit 457 compares the high gain signal corresponding to the signal level with the ramp signal RMP, wiring for transmitting the determination signal DC can be reduced. can be done.
  • the solid-state imaging device 200 performs HDR synthesis processing using the high-gain signal and low-gain signal, but these signals may be used to perform signal processing other than HDR synthesis processing. can.
  • the solid-state imaging device 200 of the fifth embodiment differs from that of the first embodiment in that processing for improving resolution is performed.
  • FIG. 27 is a block diagram showing a configuration example of the pixel array section 220 according to the fifth embodiment of the present technology.
  • R (Red), G (Green), and B (Blue) pixels are arranged in a Bayer array.
  • Two pixels of the same color adjacent in the horizontal direction are connected by two signal lines.
  • horizontally adjacent R pixels 300-1 and 300-2 are connected.
  • Horizontally adjacent R pixels 300-3 and 300-4 are also connected.
  • B and G two pixels of the same color adjacent in the horizontal direction are connected.
  • the signal lines connecting the B and G pixels are omitted.
  • FIG. 28 is a circuit diagram showing one configuration example of pixels 300-1 and 300-2 according to the fifth embodiment of the present technology.
  • the pixel 300-1 comprises a pre-stage circuit 310-1, a sample-and-hold circuit 320-1, a post-stage circuit 350-1 and a combining circuit 470-1.
  • the pixel 300-2 includes a pre-stage circuit 310-2, a sample-and-hold circuit 320-2, a post-stage circuit 350-2 and a combining circuit 470-2.
  • the pixels 300-1 and 300-2 further include a post-stage reset transistor 341, but for convenience of description, the post-stage reset transistor 341 is omitted in FIG.
  • the coupling circuits 470-1 and 470-2 couple the sample-and-hold circuit 320-1 and the sample-and-hold circuit 320-2 in parallel according to the selection signal SELh from the vertical scanning circuit 211.
  • the coupling circuit 470-1 includes selectors 471 and 472.
  • the selector 471 opens and closes the path between the post-stage node 340-1 of the pixel 300-1 and the coupling circuit 470-2 according to the selection signal SELh.
  • the selector 472 opens and closes the path between the preceding node 319-1 of the pixel 300-1 and the coupling circuit 470-2 according to the selection signal SELh.
  • the circuit configuration of coupling circuit 470-2 is similar to that of coupling circuit 470-1.
  • the vertical scanning circuit 211 controls the coupling circuits 470-1 and 470-2 to couple the sample-and-hold circuit 320-1 and the sample-and-hold circuit 320-2 in parallel. Also, at this time, the vertical scanning circuit 211 controls the two selection transistors (selection transistors 331 and 332, etc.) to the closed state as necessary. By these controls, a plurality of capacitive elements are connected in parallel to generate a low gain signal.
  • the capacitive elements and selection transistors in the sample-and-hold circuit 320-1 can also be reduced by half. Even in this case, a low-gain signal can be generated by coupling sample-and-hold circuits 320-1 and 320-2.
  • pixels adjacent in the horizontal direction are connected, but three or more pixels can be connected. It is also possible to connect pixels that are adjacent in the vertical direction instead of connecting pixels that are adjacent in the horizontal direction.
  • FIG. 30 is a timing chart showing an example of the operation of the solid-state imaging device 200 according to the fifth embodiment of the present technology.
  • the pixel array section 220 is exposed by the global shutter method.
  • the sample-and-hold circuit 320 of each pixel holds the high-gain signal P1 corresponding to the P-phase level and the high-gain signal D1 corresponding to the D-phase level.
  • timing T1 After timing T1, pixel signals are read out in order for each row.
  • a readout period for a certain row is assumed to be from timing T2 to timing T3.
  • the sample-and-hold circuit 320 in the corresponding row outputs the held high-gain signals P1 and D1.
  • the ADC 451 performs AD conversion on those analog signals, and the CDS circuit 456 performs CDS processing.
  • the vertical scanning circuit 211 couples the sample-and-hold circuits of two pixels adjacent in the horizontal direction to generate the low gain signals P2 and D2.
  • the sample-and-hold circuit 320 in the corresponding row outputs the generated low-gain signals P2 and D2.
  • the ADC 451 performs AD conversion on those analog signals, and the CDS circuit 456 performs CDS processing.
  • the results of CDS processing on high-gain signals P1 and D1 correspond to pixel signals of two adjacent pixels.
  • the results of the CDS processing on the low-gain signals P2 and D2 correspond to the average values of the respective pixel signals of two adjacent pixels.
  • the logic circuit 460 performs pixel interpolation processing for interpolating pixel signals between two adjacent pixels based on the average value. This process improves the horizontal resolution. This interpolation processing is also called super-resolution processing.
  • FIG. 31 is a diagram showing an example of frames before and after pixel interpolation according to the fifth embodiment of the present technology.
  • a in the figure shows an example of a frame 504 before pixel interpolation.
  • b in the figure shows an example of a frame 505 after pixel interpolation.
  • pixel interpolation improves the horizontal resolution compared to a in the figure.
  • the coupling circuit 470-1 couples the sample-and-hold circuits of two pixels adjacent in the horizontal direction, the resolution in the horizontal direction can be increased by pixel interpolation processing. can be improved.
  • FIG. 32 is a block diagram showing a configuration example of the pixel array section 220 according to the sixth embodiment of the present technology.
  • two pixels of the same color that are adjacent in the vertical direction are further connected in addition to the horizontal direction.
  • R pixels 300-1 and 300-2 are connected, and vertically adjacent R pixels 300-1 and 300-3 are connected.
  • B and G two pixels of the same color that are adjacent in the horizontal and vertical directions are connected.
  • the signal lines connecting the B and G pixels are omitted.
  • FIG. 33 is a circuit diagram showing one configuration example of a pixel according to the sixth embodiment of the present technology.
  • the pixel 300-3 comprises a pre-stage circuit 310-3, a sample-and-hold circuit 320-3, a post-stage circuit 350-3 and a combining circuit 470-3.
  • the post-stage reset transistor 341 is omitted in FIG.
  • the selector 471 connects the connection destination of the subsequent node 340-1 to one of the sample and hold circuits 320-1, 320-3, and a predetermined node according to the selection signal SELhv.
  • the selector 472 connects the connection destination of pre-stage node 319-1 to one of sample-and-hold circuit 320-1, sample-and-hold circuit 320-3, and a predetermined node according to selection signal SELhv.
  • the vertical scanning circuit 211 can control the coupling direction to either the horizontal direction or the horizontal direction.
  • the pixel interpolation process can improve the resolution in the vertical direction.
  • the pixel interpolation process can improve the resolution in both the horizontal and vertical directions.
  • the number of pixels to be combined is fixed at 2 pixels, the number of pixels to be combined can be made variable.
  • FIG. 34 is a diagram showing an example of frames before and after pixel interpolation in the vertical direction according to the sixth embodiment of the present technology.
  • a in the same figure is a diagram showing an example of a frame 504 before pixel interpolation.
  • b in the figure is a diagram showing an example of a frame 506 on which pixel interpolation processing has been performed in the vertical direction. Pixel interpolation improves the vertical resolution as compared to a in the figure, as exemplified at b in the figure.
  • FIG. 35 is a diagram showing an example of frames before and after pixel interpolation in the horizontal and vertical directions according to the sixth embodiment of the present technology.
  • a in the same figure is a diagram showing an example of a frame 504 before pixel interpolation.
  • b in the figure shows an example of a frame 507 on which pixel interpolation processing has been performed in the horizontal and vertical directions.
  • pixel interpolation improves the horizontal and vertical resolution compared to a in the figure.
  • coupling circuit 470-1 couples sample-and-hold circuit 320-1 to either of sample-and-hold circuits 320-2 and 320-3, so resolution You can change the direction to improve.
  • the vertical scanning circuit 211 sets the selection signal ⁇ r1 to high level after initializing the post-stage node 340, but the control is not limited to this.
  • the vertical scanning circuit 211 of the seventh embodiment differs from that of the first embodiment in that the post-stage node 340 is initialized after setting the selection signal ⁇ r1 to a high level.
  • FIG. 36 is a timing chart showing an example of read operation in the seventh embodiment of the present technology.
  • the vertical scanning circuit 211 sets the n-th row FD reset signal rst and the subsequent stage selection signal selb to high level.
  • the post-stage reset signal rstb for all rows is controlled to low level.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r1 to the n-th row over a period from timing T11 immediately after timing T10 to timing T13.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T14 immediately after timing T13. As a result, when a parasitic capacitance exists in the post-stage node 340, the history of the previous signal held in the parasitic capacitance can be erased.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s1 to the n-th row over a period from timing T15 to timing T17 immediately after initialization of the subsequent node 340 .
  • the selection circuit 330 of the selected row performs control to connect the capacitive element 321 to the subsequent node 340, to disconnect the capacitive elements 321 to 324 from the subsequent node 340, and to connect the capacitive element 323 to the subsequent stage node 340. and control to connect to the node 340 are sequentially performed. Also, when the capacitive elements 321 to 324 are disconnected from the post-stage node 340 , the post-stage reset transistor 341 in the selected row initializes the level of the post-stage node 340 .
  • the kTC noise generated at that time can be reduced. Thereby, the image quality of the frame can be improved.
  • the post-stage reset transistor 341 initializes the post-stage node 340 when the capacitive elements 321 to 324 are disconnected from the post-stage node 340, so that the kTC noise is reduced. can do.
  • the signal is read while the pre-stage circuit 310 is connected to the pre-stage node 319, but in this configuration, noise from the pre-stage node 319 cannot be blocked during reading.
  • the pixel 300 of the first modified example of the seventh embodiment differs from the seventh embodiment in that a transistor is inserted between the pre-stage circuit 310 and the pre-stage node 319 .
  • FIG. 37 is a circuit diagram showing one configuration example of the pixel 300 in the first modified example of the seventh embodiment of the present technology.
  • the pixel 300 of the first modification of the seventh embodiment differs from the first embodiment in that it further includes a pre-stage reset transistor 327 and a pre-stage selection transistor 328 .
  • the power supply voltage of the pre-stage circuit 310 and the post-stage circuit 350 in the first modification of the seventh embodiment is assumed to be VDD1.
  • the pre-stage reset transistor 327 initializes the level of the pre-stage node 319 with the power supply voltage VDD2. It is desirable to set this power supply voltage VDD2 to a value that satisfies the following equation.
  • VDD2 VDD1-Vgs Equation 1
  • Vgs is the voltage between the gate and source of the preamplifying transistor 315 .
  • Equation 1 By setting a value that satisfies Equation 1, it is possible to reduce the potential fluctuation between the preceding node 319 and the succeeding node 340 when it is dark. This makes it possible to improve photo response non-uniformity (PRNU).
  • PRNU photo response non-uniformity
  • the front-stage selection transistor 328 opens and closes the path between the front-stage circuit 310 and the front-stage node 319 according to the front-stage selection signal sel from the vertical scanning circuit 211 .
  • FIG. 38 is a timing chart showing an example of global shutter operation in the first modified example of the seventh embodiment of the present technology.
  • the timing chart of the first modification of the seventh embodiment differs from that of the seventh embodiment in that the vertical scanning circuit 211 further supplies the previous stage reset signal rsta and the previous stage selection signal sel.
  • rsta_[n] and sel_[n] denote signals to pixels in the nth row.
  • the vertical scanning circuit 211 supplies a high-level pre-stage selection signal sel to all pixels from timing T2 immediately before the end of exposure to timing T5.
  • the previous stage reset signal rsta is controlled to a low level.
  • FIG. 39 is a timing chart showing an example of read operation in the first modified example of the first embodiment of the present technology.
  • the previous stage selection signal sel is controlled to a low level.
  • the front-stage selection transistor 328 shifts to the open state, and the front-stage node 319 is disconnected from the front-stage circuit 310 .
  • noise from the preceding node 319 can be cut off during reading.
  • the vertical scanning circuit 211 supplies the high-level pre-stage reset signal rsta to the n-th row.
  • the vertical scanning circuit 211 controls the current source transistors 316 of all pixels to stop supplying the current id1.
  • Current id2 is supplied in the same manner as in the first embodiment. Thus, control of the current id1 becomes simpler than in the first embodiment.
  • the pre-stage selection transistor 328 transitions to the open state during reading to disconnect the pre-stage circuit 310 from the pre-stage node 319 .
  • Noise from the circuit 310 can be blocked.
  • the circuits in the solid-state imaging device 200 were provided on a single semiconductor chip, but in this configuration, there is a risk that the device will not fit within the semiconductor chip when the pixels 300 are miniaturized.
  • the solid-state imaging device 200 of the second modification of the seventh embodiment differs from the first embodiment in that the circuits in the solid-state imaging device 200 are distributed over two semiconductor chips.
  • FIG. 40 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the second modified example of the seventh embodiment of the present technology.
  • a solid-state imaging device 200 according to a second modification of the seventh embodiment includes a lower pixel chip 202 and an upper pixel chip 201 stacked on the lower pixel chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 and a column signal processing circuit 260 are arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a vertical scanning circuit 211 , a timing control circuit 212 , a DAC 213 and a load MOS circuit block 250 are also arranged in the lower pixel chip 202 . These circuits are omitted in the figure.
  • the upper pixel chip 201 is manufactured by, for example, a process dedicated to pixels
  • the lower pixel chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • CMOS Complementary MOS
  • FIG. 41 is a circuit diagram showing one configuration example of the pixel 300 in the second modified example of the seventh embodiment of the present technology.
  • the front-stage circuit 310 is arranged on the upper pixel chip 201
  • the other circuits and elements are arranged on the lower pixel chip 202 .
  • the current source transistor 316 can also be placed further on the lower pixel chip 202 .
  • the area of the pixel can be reduced and the pixel can be miniaturized. becomes easier.
  • the circuits and elements in the pixel 300 are distributed over two semiconductor chips, so that the pixel can be easily miniaturized. Become.
  • FIG. 42 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the third modified example of the seventh embodiment of the present technology.
  • a solid-state imaging device 200 of the third modification of the seventh embodiment includes an upper pixel chip 201 , a lower pixel chip 202 and a circuit chip 203 . These chips are stacked and electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 201 .
  • a lower pixel array section 222 is arranged in the lower pixel chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a column signal processing circuit 260 In the circuit chip 203, a column signal processing circuit 260, a vertical scanning circuit 211, a timing control circuit 212, a DAC 213 and a load MOS circuit block 250 are arranged. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the lower pixel chip 202 of the second layer can be manufactured by a dedicated process for capacitors and switches.
  • the circuits in the solid-state imaging device 200 are distributed over the three semiconductor chips, so that the circuits are distributed over the two semiconductor chips. Pixels can be further miniaturized as compared with the case where
  • the reset level is sampled and held within the exposure period, but in this configuration, the exposure period cannot be made shorter than the reset level sample and hold period.
  • the solid-state imaging device 200 of the eighth embodiment differs from that of the seventh embodiment in that the exposure period is made shorter by adding a transistor for discharging charges from the photoelectric conversion element.
  • FIG. 43 is a circuit diagram showing one configuration example of the pixel 300 according to the eighth embodiment of the present technology.
  • the pixel 300 of the eighth embodiment differs from that of the seventh embodiment in that a discharge transistor 317 is further provided in the pre-stage circuit 310 .
  • the discharge transistor 317 functions as an overflow drain that discharges charges from the photoelectric conversion element 311 according to the discharge signal ofg from the vertical scanning circuit 211 .
  • An nMOS transistor, for example, is used as the discharge transistor 317 .
  • blooming may occur when charges are transferred from the photoelectric conversion element 311 to the FD 314 for all pixels. Then, the potentials of the FD 314 and the previous stage node 319 drop when the FD is reset. Following this potential drop, a charging/discharging current continues to be generated in the capacitive element 321, etc., and the IR drop of the power supply and ground changes from a steady state without blooming.
  • the discharge transistor 317 the charge of the photoelectric conversion element 311 is discharged to the overflow drain side. Therefore, the IR drop at the time of sampling and holding the reset level and the signal level is approximately the same, and streaking noise can be suppressed.
  • FIG. 44 is a timing chart showing an example of global shutter operation according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the FD reset signal rst of high level to all the pixels for the pulse period while setting the discharge signal fg of all pixels to high level.
  • PD reset and FD reset are performed for all pixels.
  • the reset level is sample-held.
  • ?fg_[n] in the same figure indicates the signal to the pixel of the n-th row among the N rows.
  • the vertical scanning circuit 211 returns the discharge signal THERfg of all pixels to low level. Then, the vertical scanning circuit 211 supplies a high-level transfer signal trg to all pixels over a period from timing T2 immediately before the end of exposure to T3 at the end of exposure. This samples and holds the signal level.
  • both the transfer transistor 312 and the FD reset transistor 313 must be turned on at the start of exposure (that is, at PD reset).
  • the FD 314 must be reset at the same time when the PD is reset. Therefore, it is necessary to reset the FD again within the exposure period and sample and hold the reset level, and the exposure period cannot be shorter than the sample and hold period of the reset level.
  • a certain amount of waiting time is required until the voltage and current stabilize. A period is required.
  • the reset level can be sample-held by performing the FD reset before releasing the PD reset (starting exposure). As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the first to third modifications of the seventh embodiment can also be applied to the eighth embodiment.
  • the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 since the discharge transistor 317 that discharges the charge from the photoelectric conversion element 311 is provided, it is possible to perform the FD reset and sample and hold the reset level before the start of exposure. can. As a result, the exposure period can be made shorter than the sample-and-hold period of the reset level.
  • the FD 314 is initialized by the power supply voltage VDD.
  • PRNU sensitivity non-uniformity
  • the solid-state imaging device 200 of the ninth embodiment differs from the seventh embodiment in that PRNU is improved by lowering the power supply of the FD reset transistor 313 during reading.
  • FIG. 45 is a circuit diagram showing one configuration example of the pixel 300 according to the ninth embodiment of the present technology.
  • the pixel 300 of the ninth embodiment differs from the first embodiment in that the power supply of the FD reset transistor 313 is separated from the power supply voltage VDD of the pixel 300 .
  • the drain of the FD reset transistor 313 of the ninth embodiment is connected to the reset power supply voltage VRST.
  • This reset power supply voltage VRST is controlled by the timing control circuit 212, for example.
  • the potential of the FD 314 decreases due to the reset feedthrough of the FD reset transistor 313 at timing T0 immediately before the start of exposure, as illustrated in FIG. This fluctuation amount is assumed to be Vft.
  • the potential of the FD 314 changes from VDD to VDD-Vft at timing T0. Also, the potential of the previous stage node 319 during exposure is VDD-Vft-Vsig.
  • the FD reset transistor 313 is turned on during reading, and the FD 314 is fixed to the power supply voltage VDD. Due to the amount of variation Vft of FD 314, the potentials of pre-stage node 319 and post-stage node 340 in reading are shifted higher by about Vft. However, due to variations in the capacitance values of the capacitive elements 321 and 322 and parasitic capacitance, the amount of voltage to be shifted varies from pixel to pixel, resulting in deterioration of PRNU.
  • the transition amount of the subsequent node 340 when the preceding node 319 transitions by Vft is expressed by, for example, the following equation. ⁇ (Cs+ ⁇ Cs)/(Cs+ ⁇ Cs+Cp) ⁇ *Vft Equation 2
  • Cs is the capacitance value of the capacitive element 323 on the signal level side
  • ⁇ Cs is the variation of Cs
  • Cp is the capacitance value of the parasitic capacitance of the post-stage node 340 .
  • Equation 2 can be approximated by the following equation. ⁇ 1 ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 3
  • Equation 4 the variation of the post-stage node 340 can be expressed by the following equation. ⁇ ( ⁇ Cs/Cs)*(Cp/Cs) ⁇ *Vft Equation 4
  • FIG. 48 is a timing chart showing an example of voltage control in the ninth embodiment of the present technology.
  • the timing control circuit 212 controls the reset power supply voltage VRST to a value different from that during the exposure period during the row-by-row readout period after timing T9.
  • the timing control circuit 212 sets the reset power supply voltage VRST to the same value as the power supply voltage VDD.
  • the timing control circuit 212 reduces the reset power supply voltage VRST to VDD-Vft. That is, in the read period, the timing control circuit 212 reduces the reset power supply voltage VRST by an amount that substantially matches the variation Vft due to the reset feedthrough. With this control, the reset level of the FD 314 can be made uniform at the time of exposure and at the time of readout.
  • the timing control circuit 212 reduces the reset power supply voltage VRST by the fluctuation amount Vft due to the reset feedthrough at the time of reading. You can level up. This makes it possible to suppress deterioration of sensitivity non-uniformity (PRNU).
  • the signal level is read next to the reset level for each frame.
  • sensitivity non-uniformity PRNU
  • the solid-state imaging device 200 of the tenth embodiment is different from the seventh embodiment in improving PRNU by exchanging the level held by the capacitive element 321 and the level held by the capacitative element 323 for each frame. Different from the form.
  • the solid-state imaging device 200 of the tenth embodiment continuously captures a plurality of frames in synchronization with the vertical synchronization signal.
  • the odd-numbered frames are called “odd-numbered frames”, and the even-numbered frames are called “even-numbered frames”.
  • FIG. 49 is a timing chart showing an example of global shutter operation for odd frames in the tenth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 321 to hold the reset level by setting the selection signal ⁇ r1 and then the selection signal ⁇ s1 to high level, and then changes the signal level. It is held by the capacitor 323 .
  • FIG. 50 is a timing chart showing an example of the odd-numbered frame readout operation according to the tenth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ r1 to the high level, then the selection signal ⁇ s1, and reads the signal level after the reset level.
  • FIG. 51 is a timing chart showing an example of global shutter operation for even-numbered frames according to the tenth embodiment.
  • the pre-stage circuit 310 in the solid-state imaging device 200 causes the capacitive element 323 to hold the reset level by setting the selection signal ⁇ s1 and then the selection signal ⁇ r1 to a high level, and then changes the signal level. It is held in the capacitor 321 .
  • FIG. 52 is a timing chart showing an example of the even-numbered frame readout operation according to the tenth embodiment of the present technology.
  • the post-stage circuit 350 in the solid-state imaging device 200 sets the selection signal ⁇ s1 to the high level, then the selection signal ⁇ r1, and reads the signal level after the reset level.
  • the levels held in the capacitive elements 321 and 323 are reversed between even-numbered frames and odd-numbered frames.
  • the polarity of the PRNU is also reversed between even and odd frames.
  • the post-stage column signal processing circuit 260 obtains the arithmetic mean of the odd-numbered frames and the even-numbered frames. This allows PRNUs with opposite polarities to cancel each other out.
  • This control is effective for capturing moving images and adding frames. In addition, it is possible to realize this by only changing the driving method without adding an element to the pixel 300 .
  • the level held in the capacitive element 321 and the level held in the capacitive element 323 are reversed between the odd frame and the even frame.
  • the polarity of PRNU can be reversed between frames.
  • the column signal processing circuit 260 obtains the difference between the reset level and the signal level for each column.
  • the charge overflows from the photoelectric conversion element 311, which may cause a black spot phenomenon in which the brightness is lowered and the pixel is blackened.
  • the solid-state imaging device 200 of the eleventh embodiment differs from that of the seventh embodiment in that whether or not the black spot phenomenon has occurred is determined for each pixel.
  • FIG. 53 is a circuit diagram showing one configuration example of the column signal processing circuit 260 according to the eleventh embodiment of the present technology.
  • an ADC 270 is arranged instead of the ADC 451, and a selector 292 is further arranged for each column.
  • the ADC 270 also includes a comparator 280 and a counter 271 .
  • the comparator 280 compares the level of the vertical signal line 309 with the ramp signal RMP from the DAC 213 and outputs the comparison result VCO.
  • a comparison result VCO is supplied to the counter 271 and the timing control circuit 212 .
  • Comparator 280 includes selector 281 , capacitive elements 282 and 283 , auto-zero switches 284 and 286 , and comparator 285 .
  • the selector 281 connects either the vertical signal line 309 of the corresponding column or the node of the predetermined reference voltage VREF to the non-inverting input terminal (+) of the comparator 285 according to the input-side selection signal selin, and the capacitive element 282. It connects through The input side selection signal selin is supplied from the timing control circuit 212 . Note that the selector 281 is an example of an input-side selector described in the claims.
  • the comparator 285 compares the levels of the non-inverting input terminal (+) and the inverting input terminal (-) and outputs the comparison result VCO to the counter 271 .
  • a ramp signal RMP is input to the inverting input terminal (-) through the capacitive element 283 .
  • the auto-zero switch 284 short-circuits the non-inverting input terminal (+) and the output terminal of the comparison result VCO according to the auto-zero signal Az from the timing control circuit 212 .
  • the auto-zero switch 286 short-circuits the inverting input terminal (-) and the output terminal of the comparison result VCO according to the auto-zero signal Az.
  • the counter 271 counts the count value until the comparison result VCO is inverted, and outputs a digital signal indicating the count value.
  • the CDS circuit 456 calculates the difference between the digital signal corresponding to the reset level and the digital signal corresponding to the signal level, and outputs it to the selector 292 as CDS_out.
  • the selector 292 outputs either the CDS-processed digital signal CDS_out or the full-code digital signal FULL as the pixel data of the corresponding column according to the output-side selection signal selout from the timing control circuit 212 .
  • FIG. 54 is a timing chart showing an example of global shutter operation in the eleventh embodiment of the present technology.
  • the method of controlling the transistors during the global shutter in the eleventh embodiment is the same as in the seventh embodiment.
  • the dashed-dotted line in the figure shows the potential variation of the FD 314 when weak sunlight is incident so that the amount of overflowed charge is relatively small.
  • the dotted line in FIG. 3 indicates the potential fluctuation of the FD 314 when strong sunlight is incident so that the amount of overflowed charge is relatively large.
  • the reset level is lowered at timing T3 when the FD reset is completed, but the level is not lowered at this point.
  • the reset level drops completely at timing T3.
  • the signal level is the same as the reset level, and the potential difference between them is "0", so the digital signal after CDS processing is the same as in the dark state and darkens.
  • a phenomenon in which a pixel becomes black even when very high illuminance light such as sunlight is incident is called a black spot phenomenon or blooming.
  • the operating point of the pre-stage circuit 310 cannot be secured, and the current id1 of the current source transistor 316 fluctuates. Since the current source transistor 316 of each pixel is connected to a common power supply and ground, when the current fluctuates in one pixel, the IR drop fluctuation of that pixel affects the sample level of other pixels. end up A pixel where the black dot phenomenon occurs becomes an aggressor, and a pixel whose sample level changes due to that pixel becomes a victim. This results in streaking noise.
  • the black dot phenomenon is less likely to occur in pixels with black dots (blooming), since overflowing charges are discarded to the drain transistor 317 side.
  • the discharge transistor 317 even if the discharge transistor 317 is provided, there is a possibility that part of the charge will flow to the FD 314, and the black spot phenomenon may not be eradicated.
  • the addition of the discharge transistor 317 has the disadvantage that the effective area/charge ratio for each pixel is reduced. Therefore, it is desirable to suppress the black spot phenomenon without using the discharge transistor 317 .
  • the first is adjustment of the clip level of the FD 314 .
  • the second method is to judge whether or not a black dot phenomenon has occurred during reading, and replace the output with a full code when the black dot phenomenon has occurred.
  • the high level of the FD reset signal rst (in other words, the gate of the FD reset transistor 313) in FIG.
  • the difference (ie amplitude) between these high and low levels is set to a value corresponding to the dynamic range.
  • the value is adjusted to a value obtained by adding a margin to that value.
  • the value corresponding to the dynamic range corresponds to the difference between the power supply voltage VDD and the potential of the FD 314 when the digital signal becomes full code.
  • the dynamic range changes depending on the analog gain of the ADC.
  • a low analog gain requires a large dynamic range, while a high analog gain requires a small dynamic range. Therefore, the gate voltage when the FD reset transistor 313 is turned off can be changed according to the analog gain.
  • FIG. 55 is a timing chart showing an example of read operation in the eleventh embodiment of the present technology.
  • the selection signal ⁇ r1 becomes high level at the timing T11 immediately after the readout start timing T10, the potential of the vertical signal line 309 fluctuates in the pixel on which sunlight is incident.
  • the dashed-dotted line in FIG. 4 indicates the potential fluctuation of the vertical signal line 309 when weak sunlight is incident.
  • a dotted line in the figure indicates the potential fluctuation of the vertical signal line 309 when strong sunlight is incident.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "0" to connect the comparator 285 to the vertical signal line 309. During this auto-zero period, the timing control circuit 212 performs auto-zero with the auto-zero signal Az.
  • the timing control circuit 212 supplies, for example, the input side selection signal selin of "1" within the determination period from timing T12 to timing T13.
  • the input side selection signal selin disconnects the comparator 285 from the vertical signal line 309 and connects it to the node of the reference voltage VREF.
  • This reference voltage VREF is set to the expected value of the level of the vertical signal line 309 when no blooming occurs.
  • Vrst corresponds to, for example, Vreg-Vgs2, where Vgs2 is the gate-source voltage of the rear-stage amplifying transistor 351 .
  • the DAC 213 reduces the level of the ramp signal RMP from Vrmp_az to Vrmp_sun within the determination period.
  • the reset level Vrst of the vertical signal line 309 is substantially the same as the reference voltage VREF, and the potential of the inverting input terminal (+) of the comparator 285 is autozero. Not much different from time to time.
  • the comparison result VCO becomes high level.
  • the timing control circuit 212 can determine whether blooming has occurred based on whether the comparison result VCO becomes low level within the determination period.
  • the timing control circuit 212 connects the comparator 285 to the vertical signal line 309 after timing T13 after the determination period has elapsed.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the digital signal CDS_out after the CDS processing as it is.
  • the timing control circuit 212 controls the selector 292 with the output side selection signal selout to output the full code FULL instead of the CDS-processed digital signal CDS_out. Thereby, the black spot phenomenon can be suppressed.
  • the timing control circuit 212 determines whether or not the black spot phenomenon has occurred based on the comparison result VCO, and when the black spot phenomenon has occurred, the full code is Since it is output, the black spot phenomenon can be suppressed.
  • the vertical scanning circuit 211 performs control (that is, global shutter operation) to simultaneously expose all rows (all pixels).
  • control that is, global shutter operation
  • the solid-state imaging device 200 of the twelfth embodiment differs from that of the seventh embodiment in that it performs a rolling shutter operation during testing.
  • FIG. 56 is a timing chart showing an example of rolling shutter operation in the twelfth embodiment of the present technology.
  • the vertical scanning circuit 211 performs control to sequentially select a plurality of rows and start exposure.
  • the figure shows the exposure control of the n-th row.
  • the vertical scanning circuit 211 supplies the n-th row with the high-level post-stage selection signal selb, the selection signal ⁇ r1, and the selection signal ⁇ s1. Also, at the timing T0 of exposure start, the vertical scanning circuit 211 supplies the high-level FD reset signal rst and the post-stage reset signal rstb to the n-th row over the pulse period. The vertical scanning circuit 211 supplies the transfer signal trg to the n-th row at timing T1 when exposure ends.
  • the solid-state imaging device 200 can generate low-noise image data by the rolling shutter operation shown in FIG.
  • the solid-state imaging device 200 of the twelfth embodiment performs a global shutter operation during normal imaging as in the seventh embodiment.
  • the vertical scanning circuit 211 performs control (that is, rolling shutter operation) to sequentially select a plurality of rows and start exposure. data can be generated.
  • the source of the source follower in the preceding stage (the amplifying transistor 315 in the preceding stage and the current source transistor 316) is connected to the power supply voltage VDD, and reading is performed row by row while the source follower is on. Ta.
  • the circuit noise of the source follower in the preceding stage propagates to the succeeding stage during readout in units of rows, and there is a possibility that the random noise increases.
  • the solid-state imaging device 200 of the thirteenth embodiment differs from the seventh embodiment in that noise is reduced by turning off the source follower in the preceding stage during readout.
  • FIG. 57 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the thirteenth embodiment of the present technology.
  • the solid-state imaging device 200 of the thirteenth embodiment differs from that of the seventh embodiment in that a regulator 420 and a switching section 440 are further provided.
  • a pixel array section 220 of the thirteenth embodiment a plurality of effective pixels 301 and a predetermined number of dummy pixels 430 are arranged.
  • the dummy pixels 430 are arranged around the area where the effective pixels 301 are arranged.
  • each of the dummy pixels 430 is supplied with the power supply voltage VDD
  • each of the effective pixels 301 is supplied with the power supply voltage VDD and the source voltage Vs.
  • a signal line for supplying the power supply voltage VDD to the effective pixels 301 is omitted in FIG.
  • the power supply voltage VDD is supplied from a pad 410 outside the solid-state imaging device 200 .
  • the regulator 420 generates a constant generation voltage V gen based on the input potential Vi from the dummy pixel 430 and supplies it to the switching section 440 .
  • the switching unit 440 selects either the power supply voltage VDD from the pad 410 or the generated voltage V gen from the regulator 420 and supplies it as the source voltage Vs to each column of the effective pixels 301 .
  • FIG. 58 is a circuit diagram showing one configuration example of the dummy pixel 430, the regulator 420, and the switching section 440 according to the thirteenth embodiment of the present technology.
  • a is a circuit diagram of the dummy pixel 430 and the regulator 420
  • b is a circuit diagram of the switching section 440 .
  • the dummy pixel 430 includes a reset transistor 431, an FD 432, an amplification transistor 433 and a current source transistor 434.
  • the reset transistor 431 initializes the FD 432 according to the reset signal RST from the vertical scanning circuit 211 .
  • the FD 432 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the amplification transistor 433 amplifies the voltage level of the FD 432 and supplies it to the regulator 420 as an input voltage Vi.
  • the sources of the reset transistor 431 and the amplification transistor 433 are connected to the power supply voltage VDD.
  • Current source transistor 434 is connected to the drain of amplification transistor 433 . This current source transistor 434 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • the regulator 420 includes a low-pass filter 421, a buffer amplifier 422 and a capacitive element 423.
  • the low-pass filter 421 passes, as an output voltage Vj, components of a low frequency band below a predetermined frequency in the signal of the input voltage Vi.
  • the output voltage Vj is input to the non-inverting input terminal (+) of the buffer amplifier 422 .
  • the inverting input terminal (-) of buffer amplifier 422 is connected to its output terminal.
  • the capacitive element 423 holds the voltage of the output terminal of the buffer amplifier 422 as Vgen .
  • This V gen is supplied to the switching section 440 .
  • the switching section 440 includes an inverter 441 and a plurality of switching circuits 442 .
  • a switching circuit 442 is arranged for each column of the effective pixels 301 .
  • the inverter 441 inverts the switching signal SW from the timing control circuit 212 . This inverter 441 supplies an inverted signal to each of the switching circuits 442 .
  • the switching circuit 442 selects either the power supply voltage VDD or the generated voltage V gen and supplies it to the corresponding column in the pixel array section 220 as the source voltage Vs.
  • the switching circuit 442 includes switches 443 and 444 .
  • the switch 443 opens and closes the path between the node of the power supply voltage VDD and the corresponding column according to the switching signal SW.
  • the switch 444 opens and closes the path between the node of the generated voltage V gen and the corresponding column according to the inverted signal of the switching signal SW.
  • FIG. 59 is a timing chart showing an example of operations of the dummy pixel 430 and the regulator 420 according to the thirteenth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a reset signal RST of high level (here, power supply voltage VDD) to each dummy pixel 430 .
  • the potential Vfd of the FD 432 within the dummy pixel 430 is initialized to the power supply voltage VDD. Then, when the reset signal RST becomes low level, it changes to VDD-Vft due to the reset feedthrough.
  • the input voltage Vi drops to VDD-Vgs-Vsig after reset.
  • Vj and Vgen become substantially constant voltages.
  • FIG. 60 is a circuit diagram showing one configuration example of the effective pixel 301 according to the thirteenth embodiment of the present technology.
  • the circuit configuration of the effective pixel 301 is the same as that of the pixel 300 of the seventh embodiment except that the source of the preamplifying transistor 315 is supplied with the source voltage Vs from the switching unit 440 .
  • FIG. 61 is a timing chart showing an example of global shutter operation in the thirteenth embodiment of the present technology.
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. Also, the voltage of the preceding node drops from VDD-Vgs-Vth to VDD-Vgs-Vsig at timing T4.
  • Vth is the threshold voltage of the transfer transistor 312 .
  • FIG. 62 is a timing chart showing an example of read operation in the thirteenth embodiment of the present technology.
  • the switching unit 440 selects the generated voltage V gen during reading and supplies it as the source voltage Vs. This generated voltage V gen is adjusted to VDD-Vgs-Vft. Further, in the thirteenth embodiment, the vertical scanning circuit 211 controls the current source transistors 316 of all rows (all pixels) to stop supplying the current id1.
  • FIG. 63 is a diagram for explaining the effects of the thirteenth embodiment of the present technology.
  • the source follower the front-stage amplification transistor 315 and the current source transistor 316
  • the circuit noise of the source follower in the preceding stage may propagate to the subsequent stage (the capacitive element, the source follower in the subsequent stage, and the ADC), increasing the readout noise.
  • the kTC noise generated in pixels during global shutter operation is 450 ( ⁇ Vrms) as illustrated in FIG.
  • the noise generated in the source follower in the preceding stage (the amplifying transistor 315 in the preceding stage and the current source transistor 316) in reading for each row is 380 ( ⁇ Vrms).
  • the noise generated after the source follower in the latter stage is 160 ( ⁇ Vrms). Therefore, the total noise is 610 ( ⁇ Vrms).
  • the noise contribution of the preceding source follower in the total noise value is relatively large.
  • the source of the preceding source follower is supplied with an adjustable voltage (Vs) as described above.
  • Vs adjustable voltage
  • the switching unit 440 selects the power supply voltage VDD and supplies it as the source voltage Vs. After the exposure ends, the switching unit 440 switches the source voltage Vs to VDD-Vgs-Vft. Also, the timing control circuit 212 turns on the current source transistor 316 in the previous stage during the global shutter (exposure) operation, and turns it off after the end of the exposure.
  • the potentials of the front-stage nodes during the global shutter operation and during the row-by-row readout are aligned, and PRNU can be improved.
  • the source follower in the preceding stage is turned off when reading out each row, the circuit noise of the source follower does not occur and becomes 0 ( ⁇ Vrms) as shown in FIG. Note that the front-stage amplifying transistor 315 of the front-stage source follower is in the ON state.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 64 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display section 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 65 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 65 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the present technology can also have the following configuration.
  • a sample-and-hold circuit that generates and a post-stage circuit that sequentially reads and outputs the high-gain signal and the low-gain signal from the sample-and-hold circuit.
  • the plurality of capacitive elements include a first capacitive element, a second capacitive element, a third capacitive element and a fourth capacitive element;
  • the sample and hold circuit is the first capacitive element; the second capacitive element; the third capacitive element; the fourth capacitive element; (1), further comprising a selection circuit that connects one or more of the first capacitive element, the second capacitive element, the third capacitive element, and the fourth capacitive element to the post-stage circuit.
  • the front-stage circuit, the sample-and-hold circuit, and the rear-stage circuit are arranged in each of a plurality of pixels;
  • the level of the pixel signal includes a reset level when the floating diffusion layer in the pre-stage circuit is initialized and a signal level when the charge is transferred to the floating diffusion layer;
  • the pre-stage circuit generates the reset level immediately before the timing at which exposure of all the pixels ends, generates the signal level at the timing,
  • the solid-state imaging device (2), wherein the selection circuit connects the first capacitive element to the post-stage circuit immediately before the timing, and connects the third capacitive element to the post-stage circuit at the timing.
  • the selection circuit performs control to connect the first capacitive element to the post-stage circuit, control to connect the first capacitive element and the second capacitive element to the post-stage circuit, and control to connect the third capacitive element to the post-stage circuit.
  • the solid-state imaging device according to (3) wherein the control for connecting to the post-stage circuit and the control for connecting the third capacitive element and the fourth capacitive element to the post-stage circuit are sequentially performed within a readout period of the pixel signal.
  • the selection circuit controls connection of the first capacitive element to the post-stage circuit, control of connection of the first capacitive element and the second capacitive element to the post-stage circuit, and When it is determined that the signal level does not exceed the determination value, the third capacitor is connected to the post-stage circuit, and when it is determined that the signal level is higher than the determination value, the third capacitor and the fourth capacitor are connected.
  • (6) The solid-state imaging device according to (5), further comprising a determination circuit that determines whether the signal level is higher than the determination value and supplies the determination result to the sample-and-hold circuit.
  • the solid-state imaging device wherein the determination circuit is arranged in each of the plurality of pixels.
  • the solid-state imaging device (6), wherein the determination circuit is arranged outside the plurality of pixels.
  • the solid-state imaging device (8), wherein the determination circuit compares a determination signal corresponding to the determination value and the high gain signal corresponding to the signal level to generate the determination result.
  • the solid-state imaging device (8), wherein the determination circuit compares the ramp signal and the high gain signal corresponding to the signal level to generate the determination result.
  • the solid-state imaging device (11) further comprising a coupling circuit; the pre-stage circuit, the sample-and-hold circuit, and the post-stage circuit are arranged in each of a plurality of pixels;
  • the solid-state imaging device (1), wherein the coupling circuit couples the sample-and-hold circuits of a pair of pixels among the plurality of pixels.
  • the coupling circuit includes the sample-and-hold circuit for each of the pair of pixels arranged in a predetermined direction and the sample-and-hold circuit for each of the pair of pixels arranged in the direction perpendicular to the predetermined direction.
  • the solid-state imaging device 11), wherein any one of the above is selected and connected.
  • the solid-state imaging device further comprising a logic circuit for synthesizing a frame in which the digital signal obtained by converting the high-gain signal is arranged and a frame in which the digital signal obtained by converting the low-gain signal is arranged.
  • the solid-state imaging device further comprising a selection circuit that sequentially performs control for connecting a capacitive element to the subsequent node.
  • a pre-stage circuit that generates an analog signal as a pixel signal; A high gain signal obtained by amplifying the pixel signal with a predetermined high gain is held in one of a plurality of capacitive elements, and a low gain signal obtained by amplifying the pixel signal with a low gain smaller than the high gain and corresponding to the combined capacitance of the plurality of capacitive elements.
  • a sample-and-hold circuit that generates a post-stage circuit that sequentially reads and outputs the high-gain signal and the low-gain signal from the sample-and-hold circuit; and a recording unit that records a frame generated from the high gain signal and the low gain signal.
  • a pre-stage procedure in which the pre-stage circuit generates an analog signal as a pixel signal;
  • a sample-and-hold circuit holds a high-gain signal obtained by amplifying the pixel signal with a predetermined high-gain in one of a plurality of capacitive elements, and a pixel signal with a low gain smaller than the high-gain and corresponding to a combined capacitance of the plurality of capacitive elements.
  • a sample-and-hold procedure that generates a low-gain signal that is amplified by A control method for a solid-state imaging device, comprising a post-stage procedure in which a post-stage circuit sequentially reads and outputs the high-gain signal and the low-gain signal from the sample-and-hold circuit.
  • imaging device 110 imaging lens 120 recording unit 130 imaging control unit 200 solid-state imaging device 201 upper pixel chip 202 lower pixel chip 203 circuit chip 211 vertical scanning circuit 212 timing control circuit 213 DAC 220 pixel array section 221 upper pixel array section 222 lower pixel array section 250 load MOS circuit block 251 load MOS transistor 260 column signal processing circuit 270, 451 ADC 271, 453 counters 280, 452 comparators 281, 292, 454, 471, 472 selectors 282, 283, 321 to 326, 423 capacitive elements 284, 286 auto zero switch 285 comparators 300, 300-1, 300-2, 300-3 , 300-4 pixel 301 effective pixel 310, 310-1, 310-2, 310-3, 310-4 pre-stage circuit 311 photoelectric conversion element 312 transfer transistor 313 FD reset transistor 314, 432 FD 315 pre-stage amplification transistor 316, 434 current source transistor 317 discharge transistor 320, 320-1, 320-2, 320-3

Landscapes

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Abstract

複数のフレームを合成する固体撮像素子において、回路規模を削減する。　前段回路は、アナログ信号を画素信号として生成する。サンプルホールド回路は、複数の容量素子のいずれかの容量に応じたゲインにより画素信号を増幅したハイゲイン信号を保持し、複数の容量素子の合成容量と容量との比に応じたゲインにより画素信号を増幅したローゲイン信号を生成する。後段回路は、サンプルホールド回路からハイゲイン信号およびローゲイン信号を順に読み出して出力する。

Description

固体撮像素子、撮像装置、および、固体撮像素子の制御方法
　本技術は、固体撮像素子に関する。詳しくは、信号を増幅する固体撮像素子、撮像装置、および、固体撮像素子の制御方法に関する。
　従来より、画質を向上させる目的で、複数の画像データ（言い換えれば、フレーム）を合成する処理が撮像装置などにおいて実行されている。例えば、フレームメモリにフレームを保持し、そのフレームの信号をハイゲインおよびローゲインのそれぞれで増幅して２枚のフレームを生成し、それらを合成する固体撮像素子が提案されている（例えば、特許文献１参照。）。
特開２０１８－０１１１６２号公報
　上述の従来技術では、ハイゲインで生成したフレームとローゲインで生成したフレームとを合成することにより、ダイナミックレンジの拡大を図っている。しかしながら、上述の固体撮像素子では、フレームメモリが必要となるため、その分だけ回路規模が増大してしまうという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、複数のフレームを合成する固体撮像素子において、回路規模を削減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログ信号を画素信号として生成する前段回路と、所定のハイゲインにより上記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、上記ハイゲインよりも小さくて上記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、上記サンプルホールド回路から上記ハイゲイン信号および上記ローゲイン信号を順に読み出して出力する後段回路とを具備する固体撮像素子、および、その制御方法である。これにより、回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、上記サンプルホールド回路は、上記第１容量素子と、上記第２容量素子と、上記第３容量素子と、上記第４容量素子と、上記第１容量素子、上記第２容量素子、上記第３容量素子および上記第４容量素子のうち１つ以上を上記後段回路に接続する選択回路とを備えてもよい。これにより、複数の容量素子の接続によってローゲイン信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記前段回路、上記サンプルホールド回路および上記後段回路は、複数の画素のそれぞれに配置され、上記画素信号のレベルは、上記前段回路内の浮遊拡散層を初期化したときのリセットレベルと上記浮遊拡散層に電荷を転送したときの信号レベルとを含み、上記前段回路は、上記複数の画素の全ての露光が終了するタイミングの直前に上記リセットレベルを生成し、上記タイミングで上記信号レベルを生成し、上記選択回路は、上記タイミングの直前に上記第１容量素子を上記後段回路に接続し、上記タイミングで上記第３容量素子を上記後段回路に接続してもよい。これにより、グローバルシャッター方式による露光終了時にリセットレベルおよび信号レベルが保持されるという作用をもたらす。
　また、この第１の側面において、上記選択回路は、上記第１容量素子を上記後段回路に接続する制御と、上記第１容量素子および上記第２容量素子を上記後段回路に接続する制御と、上記第３容量素子を上記後段回路に接続する制御と、上記第３容量素子および上記第４容量素子を上記後段回路に接続する制御とを上記画素信号の読出し期間内に順に行ってもよい。これにより、ハイゲイン、ローゲインの信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記選択回路は、上記第１容量素子を上記後段回路に接続する制御と、上記第１容量素子および上記第２容量素子を上記後段回路に接続する制御と、上記信号レベルが所定の判定値を超えないと判定された場合には上記第３容量素子を上記後段回路に接続し、上記信号レベルが上記判定値より高いと判定された場合には上記第３容量素子および上記第４容量素子を上記後段回路に接続する制御とを上記画素信号の読出し期間内に順に行ってもよい。これにより、読出し速度が向上するという作用をもたらす。
　また、この第１の側面において、上記信号レベルが上記判定値より高いか否かを判定して判定結果を上記サンプルホールド回路に供給する判定回路をさらに具備してもよい。これにより、後段の回路の処理負荷が軽減されるという作用をもたらす。
　また、この第１の側面において、上記判定回路は、上記複数の画素のそれぞれに配置されてもよい。これにより、画素の後段の回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記判定回路は、上記複数の画素の外部に配置されてもよい。これにより、画素の回路規模が削減されるという作用をもたらす。
　また、この第１の側面において、上記判定回路は、上記判定値に応じた判定信号と上記信号レベルに対応する上記ハイゲイン信号とを比較して上記判定結果を生成してもよい。
　また、この第１の側面において、所定のランプ信号に基づいて上記ハイゲイン信号および上記ローゲイン信号のそれぞれをデジタル信号に変換するアナログデジタル変換器をさらに具備し、上記判定回路は、上記ランプ信号と上記信号レベルに対応する上記ハイゲイン信号とを比較して上記判定結果を生成してもよい。これにより、配線が削減されるという作用をもたらす。
　また、この第１の側面において、結合回路をさらに具備し、上記前段回路、上記サンプルホールド回路および上記後段回路は、複数の画素のそれぞれに配置され、上記結合回路は、上記複数の画素のうち一対の画素のそれぞれの上記サンプルホールド回路を結合してもよい。これにより、解像度が向上するという作用をもたらす。
　また、この第１の側面において、上記結合回路は、所定方向に配列された一対の画素のそれぞれの上記サンプルホールド回路と、上記所定方向に対して垂直な方向に配列された一対の画素のそれぞれの上記サンプルホールド回路とのいずれかを選択して接続してもよい。これにより、解像度を向上させる方向が可変になるという作用をもたらす。
　また、この第１の側面において、上記ハイゲイン信号を変換したデジタル信号が配列されたフレームと上記ローゲイン信号を変換したデジタル信号が配列されたフレームとを合成するロジック回路をさらに具備してもよい。これにより、ダイナミックレンジが拡大されるという作用をもたらす。
　また、この第１の側面において、上記複数の容量素子が所定の後段ノードから切り離されたときに上記後段ノードを初期化する後段リセットトランジスタをさらに具備し、上記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、上記後段回路は、上記後段ノードを介して上記画素信号を読み出し、上記サンプルホールド回路は、上記第１容量素子と、上記第２容量素子と、上記第３容量素子と、上記第４容量素子と、上記第１容量素子を上記後段ノードに接続する制御と、上記第１容量素子、上記第２容量素子、上記第３容量素子および上記第４容量素子を上記後段ノードから切り離す制御と、上記第３容量素子を上記後段ノードに接続する制御とを順に行う選択回路とを備えてもよい。これにより、ノイズが低減するという作用をもたらす。
　また、本技術の第２の側面は、アナログ信号を画素信号として生成する前段回路と、所定のハイゲインにより上記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、上記ハイゲインよりも小さくて上記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、上記サンプルホールド回路から上記ハイゲイン信号および上記ローゲイン信号を順に読み出して出力する後段回路と、上記ハイゲイン信号および上記ローゲイン信号から生成されたフレームを記録する記録部とを具備する撮像装置である。これにより、撮像装置の回路規模が削減されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるカラム回路の一構成例を示すブロック図である。 比較例における負荷ＭＯＳ回路ブロックおよびカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第１の実施の形態における合成前後のフレームの一例を示す図である。 本技術の第１の実施の形態における、３つ以上のゲインを用いる際の画素の一構成例を示す回路図である。 本技術の第１の実施の形態の変形例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態の変形例における画素の別の例を示す回路図である。 本技術の第１の実施の形態の変形例における、トランジスタを削減した画素の一構成例を示す回路図である。 本技術の第２の実施の形態における画素の一構成例を示す回路図である。 本技術の第２の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における読出し動作の別の例を示すタイミングチャートである。 本技術の第３の実施の形態における画素の一構成例を示す回路図である。 本技術の第３の実施の形態におけるカラム回路の一構成例を示すブロック図である。 本技術の第３の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における読出し動作の別の例を示すタイミングチャートである。 本技術の第４の実施の形態におけるカラム回路の一構成例を示すブロック図である。 本技術の第４の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における読出し動作の別の例を示すタイミングチャートである。 本技術の第５の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第５の実施の形態における画素の一構成例を示す回路図である。 本技術の第５の実施の形態における、素子を削減した画素の一構成例を示す回路図である。 本技術の第５の実施の形態における固体撮像素子の動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態における画素補間前後のフレームの一例を示す図である。 本技術の第６の実施の形態における画素アレイ部の一構成例を示すブロック図である。 本技術の第６の実施の形態における画素の一構成例を示す回路図である。 本技術の第６の実施の形態における垂直方向についての画素補間前後のフレームの一例を示す図である。 本技術の第６の実施の形態における水平方向および垂直方向についての画素補間前後のフレームの一例を示す図である。 本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態の第１の変形例における画素の一構成例を示す回路図である。 本技術の第７の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第７の実施の形態の第２の変形例における画素の一構成例を示す回路図である。 本技術の第７の実施の形態の第３の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第８の実施の形態における画素の一構成例を示す回路図である。 本技術の第８の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第９の実施の形態における画素の一構成例を示す回路図である。 本技術の第９の実施の形態におけるリセットフィードスルーについて説明するための図である。 本技術の第９の実施の形態におけるリセットフィードスルーによるレベルのばらつきについて説明するための図である。 本技術の第９の実施の形態における電圧制御の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１０の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。 本技術の第１１の実施の形態におけるカラム信号処理回路の一構成例を示す回路図である。 本技術の第１１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１１の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１２の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１３の実施の形態におけるダミー画素、レギュレータ、および、切り替え部の一構成例を示す回路図である。 本技術の第１３の実施の形態におけるダミー画素およびレギュレータの動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における有効画素の一構成例を示す回路図である。 本技術の第１３の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における読出し動作の一例を示すタイミングチャートである。 本技術の第１３の実施の形態における効果を説明するための図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（複数の容量素子を接続する例）
　２．第２の実施の形態（画素内の判定結果に従って複数の容量素子を接続する例）
　３．第３の実施の形態（画素外の判定結果に従って複数の容量素子を接続する例）
　４．第４の実施の形態（ランプ信号を用いた画素外の判定結果に従って複数の容量素子を接続する例）
　５．第５の実施の形態（隣接する複数の画素のそれぞれの容量素子を接続する例）
　６．第６の実施の形態（水平方向または水平方向において隣接する複数の画素のそれぞれの容量素子を接続する例）
　７．第７の実施の形態（容量素子が切り離されたときに後段ノードを初期化する例）
　８．第８の実施の形態（排出トランジスタを追加する例）
　９．第９の実施の形態（リセット電源電圧を制御する例）
　１０．第１０の実施の形態（フレームごとに保持させるレベルを入れ替える例）
　１１．第１１の実施の形態（黒点現象を抑制する例）
　１２．第１２の実施の形態（ローリングシャッター動作を行う例）
　１３．第１３の実施の形態（読出しの際に前段のソースフォロワをオフ状態にする例）
　１４．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データ（フレーム）を撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、フレームを撮像するものである。この固体撮像素子２００は、フレームを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御してフレームを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＸＶＳを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、フレームを記録するものである。
　ここで、垂直同期信号ＸＶＳは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＸＶＳとして用いられる。
　なお、撮像装置１００は、フレームを記録しているが、そのフレームを撮像装置１００の外部に送信してもよい。この場合には、フレームを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらにフレームを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に複数の画素３００が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　以下、水平方向に配列された画素３００の集合を「行」と称し、行に垂直な方向に配列された画素３００の集合を「列」と称する。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＸＶＳに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素３００は、入射光を光電変換してアナログの画素信号を生成するものである。この画素３００は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データ（フレーム）を記録部１２０に供給する。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３００の一構成例を示す回路図である。この画素３００は、前段回路３１０と、サンプルホールド回路３２０と、後段リセットトランジスタ３４１と、後段回路３５０とを備える。
　前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５および電流源トランジスタ３１６を備える。
　光電変換素子３１１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇに従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔに従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤ３１４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅して前段ノード３１９に出力するものである。
　また、ＦＤリセットトランジスタ３１３および前段増幅トランジスタ３１５のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段増幅トランジスタ３１５のドレインに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　サンプルホールド回路３２０は、画素信号をサンプルホールドするものである。このサンプルホールド回路３２０は、容量素子３２１、３２２、３２３および３２４と、選択回路３３０とを備える。
　容量素子３２１乃至３２４のそれぞれの一端は、前段ノード３１９に共通に接続され、それぞれの他端は、選択回路３３０に接続される。なお、容量素子３２１、３２２、３２３および３２４は、特許請求の範囲に記載の第１容量素子、第２容量素子、第３容量素子および第４容量素子の一例である。
　選択回路３３０は、選択トランジスタ３３１、３３２、３３３および３３４を備える。選択トランジスタ３３１は、垂直走査回路２１１からの選択信号Φｒ１に従って、容量素子３２１と後段ノード３４０との間の経路を開閉するものである。選択トランジスタ３３２は、垂直走査回路２１１からの選択信号Φｒ２に従って、容量素子３２２と後段ノード３４０との間の経路を開閉するものである。
　また、選択トランジスタ３３３は、垂直走査回路２１１からの選択信号Φｓ１に従って、容量素子３２３と後段ノード３４０との間の経路を開閉するものである。選択トランジスタ３３４は、垂直走査回路２１１からの選択信号Φｓ２に従って、容量素子３２４と後段ノード３４０との間の経路を開閉するものである。
　後段リセットトランジスタ３４１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３４０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電位ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３５０は、後段増幅トランジスタ３５１および後段選択トランジスタ３５２を備える。後段増幅トランジスタ３５１は、後段ノード３４０のレベルを増幅するものである。後段選択トランジスタ３５２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３５１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。
　なお、画素３００内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　垂直走査回路２１１は、露光開始時に全画素へハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、光電変換素子３１１が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｒ１をハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、ＦＤ３１４が初期化され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２１に保持される。この制御を以下、「ＦＤリセット」と称する。このＦＤリセットの際のＦＤ３１４のレベルを、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全画素について後段リセット信号ｒｓｔｂおよび選択信号Φｓ１をハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、露光量に応じた信号電荷がＦＤ３１４へ転送され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３２３に保持される。信号電荷の転送の際のＦＤ３１４のレベルを、以下、「Ｄ相」または「信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、リセットレベルおよび信号レベルを順に生成する。リセットレベルに応じたレベルは、容量素子３２１に保持され、信号レベルに応じたレベルは、容量素子３２３に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のリセットレベルおよび信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｒ１を所定期間に亘って供給する。これにより、容量素子３２１が後段ノード３４０に接続される。容量素子３２１に保持されたレベルは、ＦＤリセット時のＦＤ３１４のレベル（リセットレベル）を、前段増幅トランジスタ３１５が増幅したレベルに該当する。この増幅におけるアナログゲインをＧ１とする。
　次に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｒ１およびΦｒ２を所定期間に亘って供給する。これにより、容量素子３２１および３２２が後段ノード３４０に接続される。このとき、容量素子３２１および３２２は並列に接続されるため、それらの合成容量は、容量素子３２１よりも大きくなる。このため、結合された容量素子３２１および３２２に保持されたレベルは、容量素子３２１のみが後段ノード３４０に接続された場合よりも低くなる。
　容量素子３２１の容量値をＣ１とし、合成容量の容量値をＣｒとすると、容量素子３２１および３２２に保持されたレベルは、リセットレベルをＧ１×Ｃ１／Ｃｒのアナログゲインにより増幅したレベルとなる。合成容量ＣｒがＣ１よりも大きいため、容量素子３２１および３２２の結合時のゲインは、Ｇ１よりも小さくなる。
　そして、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｓ１を所定期間に亘って供給する。これにより、容量素子３２３が後段ノード３４０に接続される。容量素子３２３に保持されたレベルは、転送時のＦＤ３１４のレベル（信号レベル）を、前段増幅トランジスタ３１５が増幅したレベルに該当する。この増幅におけるアナログゲインをＧ３とする。
　次に、垂直走査回路２１１は、選択した行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｓ１およびΦｓ２を所定期間に亘って供給する。これにより、容量素子３２３および３２４が後段ノード３４０に接続される。容量素子３２３および３２４の結合時のゲインは、Ｇ３よりも小さくなる。
　以下、容量素子３２１または３２３が接続された場合のゲイン（Ｇ１またはＧ３）を「ハイゲイン」と称する。一方、２つの容量素子（容量素子３２１および３２２など）が結合された際のゲインは、そのハイゲインよりも小さいため、以下、「ローゲイン」と称する。
　また、ハイゲインにより増幅した画素信号（リセットレベルまたは信号レベル）を、「ハイゲイン信号」と称し、ローゲインにより増幅した画素信号を、「ローゲイン信号」と称する。
　選択された行の後段回路３５０は、後段ノード３４０を介して、ハイゲイン信号およびローゲイン信号を順に読み出して垂直信号線３０９へ出力する。
　上述の制御により、前段回路３１０は、アナログの画素信号（リセットレベルまたは信号レベル）を生成する。サンプルホールド回路３２０は、容量素子３２１、３２３に、所定のハイゲイン（Ｇ１またはＧ３）により画素信号を増幅したハイゲイン信号を保持する。そして、サンプルホールド回路３２０は、ハイゲインよりも小さく、容量３２１および３２２などの合成容量に応じたローゲイン（Ｇ１×Ｃ１／Ｃｒなど）により画素信号を増幅したローゲイン信号を生成する。
　［カラム信号処理回路の構成例］
　図４は、本技術の第１の実施の形態における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、複数のカラム回路４５０とロジック回路４６０とが配置される。カラム回路４５０は、列ごとに配置される。列数をＩとすると、Ｉ個のカラム回路４５０が配置される。
　カラム回路４５０は、対応する列からのアナログ信号に対して、ＡＤ変換処理やＣＤＳ処理を行うものである。このカラム回路４５０は、処理後のデジタル信号をロジック回路４６０に供給する。
　ロジック回路４６０は、ハイゲイン信号を変換したデジタル信号が配列されたフレームと、ローゲイン信号を変換したデジタル信号が配列されたフレームとを合成するものである。この合成によりダイナミックレンジを拡大することができ、この合成は、ＨＤＲ（High-Dynamic-Range）合成と呼ばれる。また、ロジック回路４６０は、合成したフレームに対し、必要に応じて、ホワイトバランス補正処理やデモザイク処理などの各種の信号処理を行う。そして、ロジック回路４６０は、処理後のフレームを記録部１２０に出力する。
　［カラム回路の構成例］
　図５は、本技術の第１の実施の形態におけるカラム回路４５０の一構成例を示すブロック図である。このカラム回路４５０は、ＡＤＣ４５１、セレクタ４５４、Ｐ相保持メモリ４５５およびＣＤＳ回路４５６を備える。
　ＡＤＣ４５１は、アナログ信号をデジタル信号に変換するものである。このＡＤＣ４５１は、コンパレータ４５２およびカウンタ４５３を備える。ＡＤＣ４５１には、対応する列からの、アナログのハイゲイン信号およびローゲイン信号が入力される。ハイゲイン信号のうち、リセットレベル（Ｐ相レベル）に対応する信号をＡｉｎ＿Ｐ１とし、信号レベル（Ｄ相レベル）に対応する信号をＡｉｎ＿Ｄ１とする。ローゲイン信号のうち、リセットレベルに対応する信号をＡｉｎ＿Ｐ２とし、信号レベルに対応する信号をＡｉｎ＿Ｄ２とする。
　コンパレータ４５２は、ＤＡＣ２１３からのランプ信号ＲＭＰと、対応する列からのアナログ信号とを比較するものである。このコンパレータ４５２は、比較結果ＣＭＰをカウンタ４５３に供給する。
　カウンタ４５３は、比較結果ＣＭＰが反転するまでの期間に亘って計数値を計数するものである。このカウンタ４５３は、計数値を示すデジタル信号をセレクタ４５４に供給する。アナログ信号Ａｉｎ＿Ｐ１、Ａｉｎ＿Ｐ２、Ａｉｎ＿Ｄ１およびＡｉｎ＿Ｄ２に対応するデジタル信号をＤｏｕｔ＿Ｐ１、Ｄｏｕｔ＿Ｐ２、Ｄｏｕｔ＿Ｄ１およびＤｏｕｔ＿Ｄ２とする。
　セレクタ４５４は、タイミング制御回路２１２の制御に従って、デジタル信号の出力先を切り替えるものである。このセレクタ４５４は、Ｐ相レベルに対応するデジタル信号Ｄｏｕｔ＿Ｐ１およびＤｏｕｔ＿Ｐ２をＰ相保持メモリ４５５に出力して保持させる。また、セレクタ４５４は、Ｄ相レベルに対応するデジタル信号Ｄｏｕｔ＿Ｄ１およびＤｏｕｔ＿Ｄ２をＣＤＳ回路４５６に供給する。
　Ｐ相保持メモリ４５５は、デジタル信号Ｄｏｕｔ＿Ｐ１およびＤｏｕｔ＿Ｐ２を一時的に保持するものである。Ｐ相保持メモリ４５５は、列ごとに設けられるため、それらを配列したメモリは、２ライン分のラインメモリとなる。
　ＣＤＳ回路４５６は、リセットレベルと信号レベルとの差分を求めるＣＤＳ処理を行うものである。このＣＤＳ回路４５６は、デジタル信号Ｄｏｕｔ＿Ｐ１をＰ相保持メモリ４５５から読み出し、デジタル信号Ｄｏｕｔ＿Ｄ１との差分を求める。この差分のデジタル信号をＤｏｕｔ＿ＣＤＳ１とする。また、ＣＤＳ回路４５６は、デジタル信号Ｄｏｕｔ＿Ｐ２をＰ相保持メモリ４５５から読み出し、デジタル信号Ｄｏｕｔ＿Ｄ２との差分を求める。この差分のデジタル信号をＤｏｕｔ＿ＣＤＳ２とする。
　デジタル信号Ｄｏｕｔ＿ＣＤＳ１およびＤｏｕｔ＿ＣＤＳ２は、ロジック回路４６０に供給される。デジタル信号Ｄｏｕｔ＿ＣＤＳ１を配列したフレームは、ハイゲインに対応するフレームであり、デジタル信号Ｄｏｕｔ＿ＣＤＳ２を配列したフレームは、ローゲインに対応するフレームである。これらのフレームがＨＤＲ合成される。
　ここで、画素内にサンプルホールド回路３２０を設けず、フレームメモリを追加した構成を比較例として想定する。
　図６は、比較例における負荷ＭＯＳ回路ブロック２５０およびカラム信号処理回路２６０の一構成例を示すブロック図である。比較例のロジック回路４６０は、フレームメモリ４６１、乗算回路４６２およびＨＤＲ合成部４６３を備える。
　フレームメモリ４６１は、ＡＤ変換およびＣＤＳ処理後のデジタル信号を配列したフレームを保持するものである。
　乗算回路４６２は、フレームメモリ４６１に保持されたフレーム内のデジタル信号のそれぞれに対し、デジタルのハイゲインまたはローゲインで増幅するものである。これにより、ゲインの異なる２枚のフレームが生成され、ＨＤＲ合成部４６３に供給される。ＨＤＲ合成部４６３は、乗算回路４６２からの２枚のフレームを合成するものである。
　画素内にサンプルホールド回路３２０を設けない比較例では、画素内でハイゲイン信号およびローゲイン信号を生成することができない。このため、１枚のフレームに対し、乗算回路４６２が、デジタルのハイゲイン、ローゲインで増幅することによりハイゲイン信号およびローゲイン信号を生成する必要がある。この場合、増幅対象のデジタル信号を保持させておくために、フレームメモリ４６１が必要となる。
　これに対して、図３に例示したように回路構成のサンプルホールド回路３２０を画素ごとに設けた場合、画素のそれぞれは、ハイゲイン信号およびローゲイン信号を生成して保持することができる。画素数をＮとして、全画素で合計Ｎ個のサンプルホールド回路３２０は、フレームを保持することができるアナログのメモリと考えることができる。このため、画素の後段にフレームメモリ４６１を設ける必要がなくなる。前述したようにＰ相レベルを保持するためのラインメモリは必要であるが、フレームメモリ４６１は不要であるため、比較例よりも回路規模を削減することができる。
　［固体撮像素子の動作例］
　図７は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。タイミングＴ０からＴ１までの露光期間に亘って、垂直走査回路２１１は、全画素を露光させる。すなわち、グローバルシャッター方式により、画素アレイ部２２０が露光される。露光終了時に、画素のそれぞれのサンプルホールド回路３２０は、Ｐ相レベル、Ｄ相レベルをハイゲインにより増幅したハイゲイン信号を保持する。Ｐ相レベルに対応するハイゲイン信号をＰ１とし、Ｄ相レベルに対応するハイゲイン信号をＤ１とする。
　タイミングＴ１以降において、行ごとに順に画素信号が読み出される。ある行の読み出し期間を、タイミングＴ２からＴ３までとする。
　その読出し期間内に、対応する行のサンプルホールド回路３２０は、保持していたハイゲイン信号Ｐ１を出力し、容量素子３２１および３２２の結合によりローゲイン信号Ｐ２を生成して出力する。そして、サンプルホールド回路３２０は、保持していたハイゲイン信号Ｄ１を出力し、容量素子３２３および３２４の結合によりローゲイン信号Ｄ２を生成して出力する。
　対応する行のＡＤＣ４５１は、アナログのＰ１、Ｐ２、Ｄ１およびＤ２のそれぞれをデジタル信号に変換する。ＣＤＳ回路４５６は、Ｐ１に対応するデジタル信号とＤ１に対応するデジタル信号との差分を求め、ロジック回路４６０に供給する。また、ＣＤＳ回路４５６は、Ｐ２に対応するデジタル信号とＤ２に対応するデジタル信号との差分を求め、ロジック回路４６０に供給する。ロジック回路４６０は、ＨＤＲ合成を行う。
　図８は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。同図は、図７の露光期間の制御の詳細を示す。垂直走査回路２１１は、露光開始の直前のタイミングＴ１０において全行（言い換えれば、全画素）の後段リセット信号ｒｓｔｂおよび選択信号Φｒ１をハイレベルにする。
　また、垂直走査回路２１１は、タイミングＴ１０から、パルス期間経過後のタイミングＴ１１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔおよび転送信号ｔｒｇを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ＿［ｎ］、ｔｒｇ＿［ｎ］、ｒｓｔｂ＿［ｎ］、Φｒ１＿［ｎ］、Φｒ２＿［ｎ］、Φｓ１＿［ｎ］およびΦｓ２＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは全行数を示す整数であり、ｎは、１乃至Ｎの整数である。
　そして、露光期間の終了直前のタイミングＴ１２において、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｒ１がハイレベルのままで、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、全画素の前段回路３１０はリセットレベルを生成し、選択回路３３０は、容量素子３２１のみを後段回路３５０に接続する。この結果、リセットレベルをハイゲインで増幅した信号がサンプルホールドされる。
　露光終了のタイミングＴ１３からＴ１４までのパルス期間内に、垂直走査回路２１１は、全画素において後段リセット信号ｒｓｔｂおよび選択信号Φｓ１がハイレベルのままで、ハイレベルの転送信号ｔｒｇを供給する。これにより、全画素の前段回路３１０は信号レベルを生成し、選択回路３３０は、容量素子３２３のみを後段回路３５０に接続する。この結果、信号レベルをハイゲインで増幅した信号がサンプルホールドされる。前段ノード３１９のレベルは、Ｖｓｉｇの分だけ低下する。ここで、Ｖｓｉｇは、ＣＤＳ処理により得られる正味の信号レベルである。
　タイミングＴ１４の後のタイミングＴ１５において、垂直走査回路２１１は、選択信号Φｓ１をローレベルに戻し、その後のタイミングＴ１６において後段リセット信号ｒｓｔｂをローレベルに戻す。
　また、垂直走査回路２１１は、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。ここで、同図のｉｄ１＿［ｎ］は、ｎ行目の画素の電流を示す。電流ｉｄが大電流となるとＩＲドロップが大きくなるため、電流ｉｄ１は数ナノアンペア（ｎＡ）乃至数十ナノアンペア（ｎＡ）のオーダーにする必要がある。一方、全列の負荷ＭＯＳトランジスタ２５１は、オフ状態であり、垂直信号線３０９に電流ｉｄ２は供給されない。
　図９は、本技術の第１の実施の形態における読出し動作の一例を示すタイミングチャートである。同図は、図７の１行分の読出し期間の制御の詳細を示す。
　タイミングＴ２０からタイミングＴ２６までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間において、全行の転送信号ｔｒｇは、ローレベルに制御される。ここで、同図のｓｅｌｂ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ２０から所定のパルス期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３４０のレベルが初期化される。
　そして、タイミングＴ２１からＴ２２までの期間内に垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１を供給し、この信号に従って選択回路３３０は、容量素子３２１を後段回路３５０に接続する。この期間内に、Ｐ相レベルに対応するハイゲイン信号Ｐ１が出力され、デジタル信号に変換される。タイミングＴ２２からＴ２３までの期間内に垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１およびΦｒ２を供給し、この信号に従って選択回路３３０は、容量素子３２１および３２２を後段回路３５０に接続する。この期間内に、Ｐ相レベルに対応するローゲイン信号Ｐ２が生成され、デジタル信号に変換される。
　続いて、タイミングＴ２４からＴ２５までの期間内に垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ１を供給する。後段ノード３４０のレベルは、正味の信号レベルの分だけ変化する。この期間内に、Ｄ相レベルに対応するハイゲイン信号Ｄ１が出力され、デジタル信号に変換される。タイミングＴ２５からＴ２６までの期間内に垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ１およびΦｓ２を供給する。容量素子の結合によりゲインが小さくなったため、後段ノード３４０のレベルは低下する。この期間内に、Ｄ相レベルに対応するローゲイン信号Ｄ２が生成され、デジタル信号に変換される。
　また、垂直走査回路２１１は、タイミングＴ２０からタイミングＴ２６の期間に亘って読み出す対象の第ｎ行の電流源トランジスタ３１６を制御して電流ｉｄ１を供給させる。また、タイミング制御回路２１２は、全行の読出し期間内において、全列の負荷ＭＯＳトランジスタ２５１を制御して電流ｉｄ２を供給させる。
　図１０は、本技術の第１の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、フレームを撮像するための所定のアプリケーションが実行されたときに開始される。
　固体撮像素子２００内の垂直走査回路２１１は、露光期間内に全画素を露光させ（ステップＳ９０１）、全画素にハイゲイン信号をサンプルホールドさせる（ステップＳ９０２）。
　垂直走査回路２１１は、読み出す行を選択し、その行にＰ１、Ｐ２、Ｄ１およびＤ２のアナログ信号を出力させる。ＡＤＣ４５１は、それらのアナログ信号に対してＡＤ変換を行う（ステップＳ９０３）。
　また、ＣＤＳ回路４５６は、Ｐ１およびＤ１に対するＣＤＳ処理と、Ｐ２およびＤ２に対するＣＤＳ処理とを行う（ステップＳ９０４）。ロジック回路４６０は、ＨＤＲ合成を行う（ステップＳ９０５）。
　垂直走査回路２１１は、全行を選択したか否かを判断する（ステップＳ９０６）。選択されていない行がある場合（ステップＳ９０６：Ｎｏ）、固体撮像素子２００は、ステップＳ９０３以降を繰り返し実行する。全行を選択した場合（ステップＳ９０６：Ｙｅｓ）、固体撮像素子２００は、撮像のための動作を終了する。
　なお、垂直同期信号ＸＶＳに同期して、複数のフレームを連続して撮像する場合、ステップＳ９０１乃至Ｓ９０６の処理が垂直同期信号ＸＶＳに同期して繰り返し実行される。
　図１１は、本技術の第１の実施の形態における合成前後のフレームの一例を示す図である。同図におけるａは、ハイゲイン信号を配列したフレーム５０１の一例である。同図におけるｂは、ローゲイン信号を配列したフレーム５０２の一例である。同図におけるｃは、合成したフレーム５０３の一例である。
　同図におけるａに例示するように、ゲインが大きいと、明るい部分において階調が失われる現象（いわゆる、「白飛び」）が発生しやすくなる。一方、同図におけるｂに例示するように、ゲインが小さいと、暗い部分において階調が失われる現象（いわゆる、「黒つぶれ」）が発生しやすくなる。
　同図におけるｃに例示するように、ゲインの異なるフレーム５０１および５０２の合成により、ダイナミックレンジの広いフレーム５０３が得られる。これにより、白飛びや黒つぶれの発生が防止される。
　なお、図３に例示した回路では、ハイゲイン、ローゲインの２段階のゲインを用いていたが、３段階以上のゲインを用いることもできる。ゲインを３段階にする場合、例えば、図１２に例示するように、サンプルホールド回路３２０内に容量素子３２５および３２６と、選択トランジスタ３３５および３３６がさらに設けられる。
　容量素子３２５および３２６は、容量素子３２１乃至３２４と並列に前段ノード３１９に接続される。選択トランジスタ３３５は、容量素子３２５と後段ノード３４０の間の経路を開閉し、選択トランジスタ３３６は、容量素子３２６と後段ノード３４０の間の経路を開閉する。垂直走査回路２１１は、ハイゲインとローゲインとの間のミドルゲインの信号を生成する場合、２つの容量素子を結合し、ローゲインの信号を生成する場合、３つの容量素子を結合すればよい。ゲインを４段階以上にする場合、段階数に応じて、容量素子および選択トランジスタがさらに追加される。
　このように、本技術の第１の実施の形態によれば、サンプルホールド回路３２０がハイゲイン信号を保持し、ローゲイン信号を生成するため、ＨＤＲ合成を行う際にフレームメモリが不要になる。これにより、固体撮像素子２００の回路規模を削減することができる。
　［変形例］
　上述の第１の実施の形態では、図３に例示した回路構成の画素３００を配列していたが、画素３００の回路構成は図３に例示したものに限定されない。この第１の実施の形態の変形例における固体撮像素子２００は、図３と異なる回路構成を用いる点において第１の実施の形態と異なる。
　図１３は、本技術の第１の実施の形態の変形例における画素３００の一構成例を示す回路図である。この第１の実施の形態の変形例の画素３００は、後段回路が２系統である点において第１の実施の形態と異なる。
　画素３００内に後段回路３５０－１および３５０－２が配置され、後段回路３５０－１内に後段増幅トランジスタ３５１－１および後段選択トランジスタ３５２－１が配置され、後段選択トランジスタ３５２－１は垂直信号線３０９－１に接続される。後段回路３５０－２内には、後段増幅トランジスタ３５１－２および後段選択トランジスタ３５２－２が配置され、後段選択トランジスタ３５２－２は、垂直信号線３０９－２に接続される。
　また、サンプルホールド回路３２０において、容量素子３２２の一端は接地される。選択トランジスタ３３２は、後段ノード３４０－１と、容量素子３２２の他端との間の経路を開閉する。また、容量素子３２４の一端は接地される。選択トランジスタ３３４は、後段ノード３４０－２と、容量素子３２４の他端との間の経路を開閉する。同図に例示した回路構成により、後段ノードのレベルの変動を抑制することができる。
　なお、図１４に例示するように、前段回路３１０と後段回路３５０との間において選択トランジスタ３３１および３３２を直列に接続することもできる。この場合、容量素子３２１は、後段ノード３４０と接地端子との間に挿入される。容量素子３２２は、選択トランジスタ３３１および３３２の接続ノードと接地端子との間に挿入される。また、選択トランジスタ３３３および容量素子３２３は、後段ノード３４０と接地端子との間に直列に挿入される。選択トランジスタ３３４および容量素子３２４は、選択トランジスタ３３１および３３２の接続ノードと接地端子との間に直列に挿入される。
　同図の回路に関して、例えば、「Chen Xu et al., A Stacked Global-Shutter CMOS Imager with SC-Type Hybrid-GS Pixel and Self-Knee Point Calibration Single-Frame HDR and On-Chip Binarization Algorithm for Smart Vision Applications ISSCC2019.」に記載の制御を参考にすることができる。
　また、図１５に例示するように、サンプルホールド回路３２０において選択トランジスタ３３１および３３３の代わりにサンプリングトランジスタ３３７を配置することもできる。この場合、前段回路３１０および後段回路３５０の間において直列にサンプリングトランジスタ３３７および容量素子３２１が接続される。容量素子３２２および選択トランジスタ３３２は、サンプリングトランジスタ３３７および容量素子３２１の接続ノードと後段ノード３４０との間において直列に接続される。容量素子３２３は、サンプリングトランジスタ３３７および容量素子３２１の接続ノードと接地端子との間に挿入される。容量素子３２４および選択トランジスタ３３４は、サンプリングトランジスタ３３７および容量素子３２１の接続ノードと接地端子との間において直列に接続される。同図に例示した回路構成により、トランジスタ数を削減することができる。
　同図の回路に関して、「Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020.」に記載の制御を参考にすることができる。
　このように、本技術の第１の実施の形態の第１の変形例によれば、後段回路を２系統にしたため、後段ノードのレベルの変動を抑制することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、サンプルホールド回路３２０が、信号レベルに対応するハイゲイン信号Ｄ１およびローゲイン信号Ｄ２の両方を出力していたが、この構成では、読出し速度を向上させることが困難である。この第２の実施の形態の画素３００は、信号レベルに応じてハイゲイン信号Ｄ１およびローゲイン信号Ｄ２の一方を出力する点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態における画素３００の一構成例を示す回路図である。この第２の実施の形態の画素３００は、判定回路３３８をさらに備える点において第１の実施の形態と異なる。
　判定回路３３８は、信号レベルが所定の判定値を超えるか否かを判定するものである。判定回路３３８として、例えば、コンパレータが用いられる。判定回路３３８の２つの入力端子の一方には、判定信号ＤＣが入力され、他方は、後段ノード３４０と接続される。信号レベルをハイゲインにより増幅したレベルと判定信号ＤＣが比較されるため、判定値にハイゲインを乗算した値の信号が判定信号ＤＣとして、垂直走査回路２１１により供給される。また、判定回路３３８の出力端子は、選択トランジスタ３３４のゲートに接続される。
　垂直走査回路２１１は、信号レベルに対応するハイゲイン信号Ｄ１が後段ノード３４０から出力されるタイミングで、判定信号ＤＣを供給する。判定回路３３８は、その判定信号ＤＣと、ハイゲイン信号Ｄ１とを比較する。ハイゲイン信号Ｄ１が判定信号ＤＣより高い場合、すなわち、信号レベルが判定値より高い場合、判定回路３３８は、ハイレベルを判定結果として出力する。これにより、容量素子３２３および３２４の結合によってローゲイン信号Ｄ２が生成され、ＡＤ変換される。
　一方、ハイゲイン信号Ｄ１が判定信号ＤＣ以下の場合、すなわち、信号レベルが判定値以下の場合、判定回路３３８は、ローレベルを判定結果として出力する。これにより、ハイゲイン信号Ｄ１がＡＤ変換される。
　また、列ごとに垂直信号線３０８がさらに配線され、判定回路３３８の判定結果は、その垂直信号線３０８を介して、ＣＤＳ回路４５６に供給される。
　図１７は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。
　読出し期間内に、対応する行のサンプルホールド回路３２０は、ハイゲイン信号Ｐ１およびローゲイン信号Ｐ２を順に出力する。そして、サンプルホールド回路３２０は、判定回路３３８の判定結果に基づいてハイゲイン信号Ｄ１およびローゲイン信号Ｄ２のいずれかを出力する。
　対応する行のＡＤＣ４５１は、アナログのＰ１およびＰ２と、Ｄ１またはＤ２とのそれぞれをデジタル信号に変換する。
　ＣＤＳ回路４５６は、信号レベルが判定値より高いと判定された場合、Ｐ２に対応するデジタル信号とＤ２に対応するデジタル信号との差分を求める。一方、信号レベルが判定値以下と判定された場合、Ｐ１に対応するデジタル信号とＤ１に対応するデジタル信号との差分を求める。
　ＣＤＳ処理後のデジタル信号を配列したフレームは、ダイナミックレンジを拡大したフレームとなる。このため、ロジック回路４６０は、ＨＤＲ合成を行う必要が無くなる。
　図１８は、本技術の第２の実施の形態における読出し動作の一例を示すタイミングチャートである。同図において、選択信号Φｓ１がハイレベルになるタイミングＴ２４までの制御は、第１の実施の形態と同様である。
　タイミングＴ２４の直後からタイミングＴ２５までのパルス期間内に、垂直走査回路２１１は、初期値より高いハイレベルの判定信号ＤＣを供給する。判定信号ＤＣの初期値は、後段ノード３４０の初期化時のレベル以下である。
　同図においては、タイミングＴ２５において、判定回路３３８は、信号レベルに対応するハイゲイン信号Ｄ１が判定信号ＤＣより高いと判定したものとする。この場合、タイミングＴ２５において判定回路３３８は、判定結果をローレベルからハイレベルにし、選択回路３３０は、容量素子３２３および３２４を後段回路３５０に接続する。これにより、容量素子３２３および３２４が結合され、タイミングＴ２５乃至Ｔ２６においてローゲイン信号Ｄ２が生成されてＡＤ変換される。
　図１９は、本技術の第２の実施の形態における読出し動作の別の例を示すタイミングチャートである。同図において、タイミングＴ２４までの制御は、図１８と同様である。
　図１９においては、タイミングＴ２５で判定回路３３８は、信号レベルに対応するハイゲイン信号Ｄ１が判定信号ＤＣ以下であると判定したものとする。この場合、タイミングＴ２５以降の判定結果は、ローレベルのままであり、選択回路３３０は、容量素子３２３のみを後段回路３５０に接続する。これにより、容量素子３２３および３２４が結合されず、タイミングＴ２５乃至Ｔ２６においてハイゲイン信号Ｄ１が出力されてＡＤ変換される。
　図１８および図１９に例示したように、サンプルホールド回路３２０が、信号レベルに応じてハイゲイン信号Ｄ１およびローゲイン信号Ｄ２のいずれかを出力する。このため、ＡＤＣ４５１は、Ｄ１およびＤ２の一方のみをＡＤ変換すればよくなり、両方をＡＤ変換する第１の実施の形態よりも読出し速度を向上させることができる。また、ロジック回路４６０がＨＤＲ合成処理を実行する必要が無くなるため、ロジック回路４６０の処理負荷を軽減することができる。
　なお、第２の実施の形態に第１の実施の形態の変形例を適用することができる。
　このように、本技術の第２の実施の形態によれば、サンプルホールド回路３２０が、信号レベルに応じてハイゲイン信号Ｄ１およびローゲイン信号Ｄ２のいずれかを出力するため、第１の実施の形態よりも読出し速度を向上させることができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、画素内に判定回路３３８を配置していたが、この構成では、画素内に判定回路３３８を配置しない場合よりも画素の回路規模が増大してしまう。この第３の実施の形態の固体撮像素子２００は、画素の外部に判定回路を配置した点において第２の実施の形態と異なる。
　図２０は、本技術の第３の実施の形態における画素３００の一構成例を示す回路図である。この第３の実施の形態の画素３００は、判定回路３３８が配置されない点において第２の実施の形態と異なる。また、第３の実施の形態の選択トランジスタ３３４のゲートには、垂直信号線３０８からの帰還信号ＦＢが入力される。
　図２１は、本技術の第３の実施の形態におけるカラム回路４５０の一構成例を示すブロック図である。この第３の実施の形態のカラム回路４５０は、判定回路４５７がさらに配置される点において第２の実施の形態と異なる。判定回路４５７として、例えば、コンパレータが用いられる。
　判定回路４５７は、信号レベルが判定値よりも高いか否かを判定するものである。この判定回路４５７の２つの入力端子の一方は、垂直信号線３０９に接続され、他方には、タイミング制御回路２１２からの判定信号ＤＣが入力される。判定信号ＤＣは、信号レベルに対応するアナログ信号Ａｉｎ＿Ｄ１が垂直信号線３０９から出力されるタイミングで供給される。
　判定回路４５７は、アナログ信号Ａｉｎ＿Ｄ１と判定信号ＤＣとを比較し、アナログ信号Ａｉｎ＿Ｄ１が判定信号ＤＣより高い（すなわち、信号レベルが判定値より高い）か否かを判定する。この判定回路４５７は、判定結果を示す信号を帰還信号ＦＢとして、垂直信号線３０８を介してサンプルホールド回路３２０に出力する。また、判定回路４５７は、帰還信号ＦＢをＣＤＳ回路４５６にも供給する。
　図２２および図２３は、本技術の第３の実施の形態における読出し動作の一例を示すタイミングチャートである。図２２は、信号レベルが判定値より高いと判定された場合のタイミングチャートであり、図２３は、信号レベルが判定値以下であると判定された場合のタイミングチャートである。
　図２２および図２３に例示するように、第３の実施の形態において、判定信号ＤＣのパルス幅は、第２の実施の形態よりも大きな値に設定される。
　このように、本技術の第３の実施の形態によれば、画素の外部に判定回路４５７を配置したため、画素内に判定回路３３８を配置する第２の実施の形態よりも、画素の回路規模を削減することができる。
　＜４．第４の実施の形態＞
　上述の第３の実施の形態では、判定回路４５７が判定信号ＤＣと信号レベルに応じたアナログ信号Ａｉｎ＿Ｄ１とを比較していたが、この構成では、判定信号ＤＣを伝送するための信号線を配線する必要がある。この第４の実施の形態の固体撮像素子２００は、判定信号ＤＣの代わりにランプ信号ＲＭＰを判定回路４５７に入力する点において第３の実施の形態と異なる。
　図２４は、本技術の第４の実施の形態におけるカラム回路４５０の一構成例を示すブロック図である。この第４の実施の形態のカラム回路４５０は、判定信号ＤＣの代わりに、ＤＡＣ２１３からのランプ信号ＲＭＰが判定回路４５７に入力される点において第３の実施の形態と異なる。ランプ信号ＲＭＰの最大値は、判定値に応じた値に設定される。
　第４の実施の形態の判定回路４５７は、アナログ信号Ａｉｎ＿Ｄ１とランプ信号ＲＭＰとを比較し、アナログ信号Ａｉｎ＿Ｄ１がランプ信号ＲＭＰより高い（すなわち、信号レベルが判定値より高い）か否かを判定する。判定回路４５７が、信号レベルに対応するハイゲイン信号（Ａｉｎ＿Ｄ１）とランプ信号ＲＭＰとを比較するため、判定信号ＤＣを伝送する配線が不要となり、その配線を削減することができる。
　図２５および図２６は、本技術の第４の実施の形態における読出し動作の一例を示すタイミングチャートである。図２５は、信号レベルが判定値より高いと判定された場合のタイミングチャートであり、図２６は、信号レベルが判定値以下であると判定された場合のタイミングチャートである。
　図２５および図２６に例示するように、ハイゲイン信号Ｐ１やローゲイン信号Ｐ２の変換期間において、ＤＡＣ２１３は、ランプ信号ＲＭＰを、時間経過に伴ってのこぎり波状に変化させる。また、タイミングＴ２４からＴ２５までの判定期間内においても、ＤＡＣ２１３は、ランプ信号ＲＭＰを時間経過に伴って変化させる。
　このように、本技術の第４の実施の形態によれば、判定回路４５７が、信号レベルに対応するハイゲイン信号とランプ信号ＲＭＰとを比較するため、判定信号ＤＣを伝送する配線を削減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、固体撮像素子２００が、ハイゲイン信号およびローゲイン信号を用いてＨＤＲ合成処理を行っていたが、これらの信号を用いてＨＤＲ合成処理以外の信号処理を行うこともできる。この第５の実施の形態の固体撮像素子２００は、解像度を向上させるための処理を行う点において第１の実施の形態と異なる。
　図２７は、本技術の第５の実施の形態における画素アレイ部２２０の一構成例を示すブロック図である。画素アレイ部２２０において、例えば、Ｒ(Red)、Ｇ(Green)、およびＢ(Blue)の画素がベイヤー配列される。また、水平方向において隣接する同色の２画素は、２本の信号線により接続される。例えば、水平方向において隣接するＲの画素３００－１および３００－２が接続される。水平方向において隣接するＲの画素３００－３および３００－４も接続される。Ｂ、Ｇについても同様に、水平方向において隣接する同色の２画素が接続される。同図においては、記載の便宜上、Ｂ、Ｇの画素同士を接続する信号線は省略されている。
　図２８は、本技術の第５の実施の形態における画素３００－１および３００－２の一構成例を示す回路図である。画素３００－１は、前段回路３１０－１、サンプルホールド回路３２０－１、後段回路３５０－１および結合回路４７０－１を備える。画素３００－２は、前段回路３１０－２、サンプルホールド回路３２０－２、後段回路３５０－２および結合回路４７０－２を備える。また、画素３００－１および３００－２は、後段リセットトランジスタ３４１をさらに備えるが、記載の便宜上、同図において後段リセットトランジスタ３４１は省略されている。
　結合回路４７０－１および４７０－２は、垂直走査回路２１１からの選択信号ＳＥＬｈに従って、サンプルホールド回路３２０－１とサンプルホールド回路３２０－２とを並列に結合するものである。
　結合回路４７０－１は、セレクタ４７１および４７２を備える。セレクタ４７１は、選択信号ＳＥＬｈに従って、画素３００－１の後段ノード３４０－１と結合回路４７０－２との間の経路を開閉するものである。セレクタ４７２は、選択信号ＳＥＬｈに従って、画素３００－１の前段ノード３１９－１と結合回路４７０－２との間の経路を開閉するものである。結合回路４７０－２の回路構成は、結合回路４７０－１と同様である。
　ローゲイン信号を生成させる際に垂直走査回路２１１は、結合回路４７０－１および４７０－２を制御してサンプルホールド回路３２０－１とサンプルホールド回路３２０－２とを並列に結合させる。また、このとき、必要に応じて垂直走査回路２１１は、２つの選択トランジスタ（選択トランジスタ３３１および３３２など）を閉状態に制御する。これらの制御により、複数の容量素子が並列に接続され、ローゲイン信号が生成される。
　なお、図２９に例示するように、第５の実施の形態では、サンプルホールド回路３２０－１内の容量素子および選択トランジスタを半分に削減することもできる。この場合であっても、サンプルホールド回路３２０－１および３２０－２の結合によりローゲイン信号を生成することができる。
　また、水平方向において隣接する２画素を接続しているが、３画素以上を接続することもできる。また、水平方向に隣接する画素同士は接続せず、その代わりに垂直方向において隣接する複数の画素を接続することもできる。
　図３０は、本技術の第５の実施の形態における固体撮像素子２００の動作の一例を示すタイミングチャートである。グローバルシャッター方式により、画素アレイ部２２０が露光される。露光終了時に、画素のそれぞれのサンプルホールド回路３２０は、Ｐ相レベルに対応するハイゲイン信号Ｐ１と、Ｄ相レベルに対応するハイゲイン信号Ｄ１とを保持する。
　タイミングＴ１以降において、行ごとに順に画素信号が読み出される。ある行の読み出し期間を、タイミングＴ２からＴ３までとする。この読出し期間において、対応する行のサンプルホールド回路３２０は、保持していたハイゲイン信号Ｐ１およびＤ１を出力する。ＡＤＣ４５１は、それらのアナログ信号に対してＡＤ変換を行い、ＣＤＳ回路４５６は、ＣＤＳ処理を行う。
　そして、垂直走査回路２１１は、水平方向において隣接する２画素のそれぞれのサンプルホールド回路を結合させて、ローゲイン信号Ｐ２およびＤ２を生成させる。対応する行のサンプルホールド回路３２０は、生成したローゲイン信号Ｐ２およびＤ２を出力する。ＡＤＣ４５１は、それらのアナログ信号に対してＡＤ変換を行い、ＣＤＳ回路４５６は、ＣＤＳ処理を行う。
　ハイゲイン信号Ｐ１およびＤ１に対するＣＤＳ処理の結果は、隣接する２画素のそれぞれの画素信号に該当する。ローゲイン信号Ｐ２およびＤ２に対するＣＤＳ処理の結果は、隣接する２画素のそれぞれの画素信号の平均値に該当する。ロジック回路４６０は、その平均値により、隣接する２画素の間の画素信号を補間する画素補間処理を行う。この処理により、水平方向の解像度が向上する。この補間処理は、超解像処理とも呼ばれる。
　図３１は、本技術の第５の実施の形態における画素補間前後のフレームの一例を示す図である。同図におけるａは、画素補間前のフレーム５０４の一例を示す。同図におけるｂは、画素補間後のフレーム５０５の一例を示す。同図におけるｂに例示するように、画素補間により、同図におけるａと比較して水平方向の解像度が向上する。
　このように、本技術の第５の実施の形態によれば、結合回路４７０－１が水平方向において隣接する２画素のそれぞれのサンプルホールド回路を結合するため、画素補間処理により水平方向の解像度を向上させることができる。
　＜６．第６の実施の形態＞
　上述の第５の実施の形態では、水平方向において隣接する２画素のそれぞれのサンプルホールド回路を結合していたが、結合する方向や画素数を可変にすることもできる。この第６の実施の形態の固体撮像素子２００は、結合する方向が可変である点において第５の実施の形態と異なる。
　図３２は、本技術の第６の実施の形態における画素アレイ部２２０の一構成例を示すブロック図である。この第６の実施の形態において、水平方向に加えて、垂直方向において隣接する同色の２画素がさらに接続される。
　例えば、水平方向において隣接するＲの画素３００－１および３００－２が接続され、垂直方向において隣接するＲの画素３００－１および３００－３が接続される。Ｂ、Ｇについても同様に、水平方向および垂直方向において隣接する同色の２画素が接続される。同図においては、記載の便宜上、Ｂ、Ｇの画素同士を接続する信号線は省略されている。
　図３３は、本技術の第６の実施の形態における画素の一構成例を示す回路図である。画素３００－３は、前段回路３１０－３、サンプルホールド回路３２０－３、後段回路３５０－３および結合回路４７０－３を備える。また、記載の便宜上、同図において後段リセットトランジスタ３４１は省略されている。
　結合回路４７０－１において、セレクタ４７１は、選択信号ＳＥＬｈｖに従って、サンプルホールド回路３２０－１とサンプルホールド回路３２０－３と所定ノードとのいずれかに後段ノード３４０－１の接続先を接続する。所定ノードに接続した場合、後段ノード３４０－１は、サンプルホールド回路３２０－１および３２０－３から切り離される。セレクタ４７２は、選択信号ＳＥＬｈｖに従って、サンプルホールド回路３２０－１とサンプルホールド回路３２０－３と所定ノードとのいずれかに前段ノード３１９－１の接続先を接続する。
　同図の回路構成により、垂直走査回路２１１は、結合する方向を水平方向および水平方向のいずれかに制御することができる。垂直方向に結合させた場合、画素補間処理により垂直方向の解像度を向上させることができる。また、水平方向および垂直方向の両方に順に結合させた場合、画素補間処理により水平方向および垂直方向の両方の解像度を向上させることができる。
　なお、結合する画素数を２画素に固定しているが、結合する画素数を可変にすることもできる。
　図３４は、本技術の第６の実施の形態における垂直方向についての画素補間前後のフレームの一例を示す図である。同図におけるａは、画素補間前のフレーム５０４の一例を示す図である。同図におけるｂは、垂直方向について画素補間処理を行ったフレーム５０６の一例を示す図である。同図におけるｂに例示するように、画素補間により、同図におけるａと比較して垂直方向の解像度が向上する。
　図３５は、本技術の第６の実施の形態における水平方向および垂直方向についての画素補間前後のフレームの一例を示す図である。同図におけるａは、画素補間前のフレーム５０４の一例を示す図である。同図におけるｂは、水平方向および垂直方向について画素補間処理を行ったフレーム５０７の一例を示す図である。同図におけるｂに例示するように、画素補間により、同図におけるａと比較して水平方向および垂直方向の解像度が向上する。
　このように、本技術の第６の実施の形態によれば、結合回路４７０－１は、サンプルホールド回路３２０－２および３２０－３のいずれかにサンプルホールド回路３２０－１を結合するため、解像度を向上させる方向を変更することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、垂直走査回路２１１は、後段ノード３４０を初期化してから、選択信号Φｒ１をハイレベルにしていたが、この制御に限定されない。この第７の実施の形態の垂直走査回路２１１は、選択信号Φｒ１をハイレベルにしてから後段ノード３４０を初期化する点において第１の実施の形態と異なる。
　図３６は、本技術の第７の実施の形態における読出し動作の一例を示すタイミングチャートである。タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔおよび後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間において、全行の後段リセット信号ｒｓｔｂは、ローレベルに制御される。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１３までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１を供給する。
　タイミングＴ１３の直後のタイミングＴ１４からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３４０に寄生容量が存在する際に、その寄生容量に保持される前回の信号の履歴を消去することができる。後段ノード３４０の初期化直後のタイミングＴ１５からタイミングＴ１７までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ１を供給する。
　同図に例示した制御により、選択された行の選択回路３３０は、容量素子３２１を後段ノード３４０に接続する制御と、容量素子３２１乃至３２４を後段ノード３４０から切り離す制御と、容量素子３２３を後段ノード３４０に接続する制御とを順に行う。また、容量素子３２１乃至３２４が後段ノード３４０から切り離されたときに、選択された行の後段リセットトランジスタ３４１は後段ノード３４０のレベルを初期化する。
　後段リセットトランジスタ３４１の駆動時に容量素子３２１乃至３２４を切り離すことにより、その際に生じるｋＴＣノイズを小さくすることができる。これにより、フレームの画質を向上させることができる。
　なお、第７の実施の形態に、第１から第６の実施の形態のそれぞれを適用することができる。
　このように、本技術の第７の実施の形態によれば、容量素子３２１乃至３２４が後段ノード３４０から切り離されたときに後段リセットトランジスタ３４１が後段ノード３４０を初期化するため、ｋＴＣノイズを小さくすることができる。
　［第１の変形例］
　上述の第７の実施の形態では、前段回路３１０が前段ノード３１９に接続されたままで信号を読み出していたが、この構成では、読出しの際に前段ノード３１９からのノイズを遮断することができない。この第７の実施の形態の第１の変形例の画素３００は、前段回路３１０と前段ノード３１９との間にトランジスタを挿入した点において第７の実施の形態と異なる。
　図３７は、本技術の第７の実施の形態の第１の変形例における画素３００の一構成例を示す回路図である。この第７の実施の形態の第１の変形例の画素３００は、前段リセットトランジスタ３２７および前段選択トランジスタ３２８をさらに備える点において第１の実施の形態と異なる。また、第７の実施の形態の第１の変形例の前段回路３１０および後段回路３５０の電源電圧をＶＤＤ１とする。
　前段リセットトランジスタ３２７は、前段ノード３１９のレベルを電源電圧ＶＤＤ２により初期化するものである。この電源電圧ＶＤＤ２は、次の式を満たす値に設定することが望ましい。
　　ＶＤＤ２＝ＶＤＤ１－Ｖｇｓ　　　　　　　　　　　　　・・・式１
上式において、Ｖｇｓは、前段増幅トランジスタ３１５のゲート－ソース間電圧である。
　式１を満たす値に設定することにより、暗いときの前段ノード３１９と後段ノード３４０との間の電位変動を少なくすることができる。これにより、感度不均一性 (PRNU: Photo Response Non-Uniformity)を改善することができる。
　前段選択トランジスタ３２８は、垂直走査回路２１１からの前段選択信号ｓｅｌに従って、前段回路３１０と前段ノード３１９との間の経路を開閉するものである。
　図３８は、本技術の第７の実施の形態の第１の変形例におけるグローバルシャッター動作の一例を示すタイミングチャートである。第７の実施の形態の第１の変形例のタイミングチャートは、垂直走査回路２１１が前段リセット信号ｒｓｔａおよび前段選択信号ｓｅｌをさらに供給する点において第７の実施の形態と異なる。同図において、ｒｓｔａ＿［ｎ］およびｓｅｌ＿［ｎ］は、第ｎ行の画素への信号を示す。
　垂直走査回路２１１は、露光終了の直前のタイミングＴ２からタイミングＴ５に亘って全画素へハイレベルの前段選択信号ｓｅｌを供給する。前段リセット信号ｒｓｔａは、ローレベルに制御される。
　図３９は、本技術の第１の実施の形態の第１の変形例における読出し動作の一例を示すタイミングチャートである。各行の読出しの際に前段選択信号ｓｅｌはローレベルに制御される。この制御により、前段選択トランジスタ３２８が開状態に移行して、前段ノード３１９が前段回路３１０から切り離される。これにより、読出しの際に前段ノード３１９からのノイズを遮断することができる。
　また、タイミングＴ１０からタイミングＴ１７までの第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行にハイレベルの前段リセット信号ｒｓｔａを供給する。
　また、読出しの際に、垂直走査回路２１１は、全画素の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。電流ｉｄ２は、第１の実施の形態と同様に供給される。このように、第１の実施の形態と比較して、電流ｉｄ１の制御がシンプルとなる。
　このように、本技術の第７の実施の形態の第１の変形例によれば、読出しの際に前段選択トランジスタ３２８が開状態に移行し、前段回路３１０を前段ノード３１９から切り離すため、前段回路３１０からのノイズを遮断することができる。
　　［第２の変形例］
　上述の第７の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素３００を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第７の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第１の実施の形態と異なる。
　図４０は、本技術の第７の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第７の実施の形態の第２の変形例の固体撮像素子２００は、下側画素チップ２０２と、その下側画素チップ２０２に積層された上側画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、下側画素チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、上側画素チップ２０１は、例えば、画素専用のプロセスで製造され、下側画素チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。
　図４１は、本技術の第７の実施の形態の第２の変形例における画素３００の一構成例を示す回路図である。画素３００のうち、前段回路３１０は、上側画素チップ２０１に配置され、それ以外の回路や素子（容量素子３２１および３２２など）は、下側画素チップ２０２に配置される。なお、電流源トランジスタ３１６をさらに下側画素チップ２０２に配置することもできる。同図に例示するように、画素３００内の素子を、積層した上側画素チップ２０１および下側画素チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第７の実施の形態の第２の変形例によれば、画素３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第３の変形例］
　上述の第７の実施の形態の第２の変形例では、画素３００の一部と周辺回路（カラム信号処理回路２６０など）とを下側の下側画素チップ２０２に設けていた。しかし、この構成では、周辺回路の分、下側画素チップ２０２側の回路や素子の配置面積が上側画素チップ２０１より大きくなり、上側画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第７の実施の形態の第３の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第７の実施の形態の第２の変形例と異なる。
　図４２は、本技術の第７の実施の形態の第３の変形例における固体撮像素子２００の積層構造の一例を示す図である。第７の実施の形態の第３の変形例の固体撮像素子２００は、上側画素チップ２０１、下側画素チップ２０２および回路チップ２０３を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０１には、上側画素アレイ部２２１が配置される。下側画素チップ２０２には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０３には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０２を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第７の実施の形態の第３の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜８．第８の実施の形態＞
　上述の第７の実施の形態では、露光期間内にリセットレベルをサンプルホールドしていたが、この構成では、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。この第８の実施の形態の固体撮像素子２００は、光電変換素子から電荷を排出するトランジスタを追加することにより、露光期間をより短くした点において第７の実施の形態と異なる。
　図４３は、本技術の第８の実施の形態における画素３００の一構成例を示す回路図である。この第８の実施の形態の画素３００は、前段回路３１０内に排出トランジスタ３１７をさらに備える点において第７の実施の形態と異なる。
　排出トランジスタ３１７は、垂直走査回路２１１からの排出信号оｆｇに従って光電変換素子３１１から電荷を排出するオーバーフロードレインとして機能するものである。排出トランジスタ３１７として、例えば、ｎＭＯＳトランジスタが用いられる。
　第７の実施の形態のように、排出トランジスタ３１７を設けない構成では、全画素について光電変換素子３１１からＦＤ３１４へ電荷を転送した際に、ブルーミングが生じることがある。そして、ＦＤリセットの際にＦＤ３１４と前段ノード３１９の電位が降下する。この電位降下に追従して、容量素子３２１などの充放電の電流が発生し続け、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態から変化してしまう。
　その一方で、全画素の信号レベルのサンプルホールドの際には、信号電荷の転送後、光電変換素子３１１内の電荷が空の状態になるため、ブルーミングが発生しなくなり、電源やグランドのＩＲドロップが、ブルーミングの無い定常状態となる。これらのリセットレベル、信号レベルをサンプルホールドの際のＩＲドロップの違いに起因して、ストリーキングノイズが生じる。
　これに対して、排出トランジスタ３１７を設けた第８の実施の形態では、光電変換素子３１１の電荷がオーバーフロードレイン側に排出される。このため、リセットレベル、信号レベルをサンプルホールドの際のＩＲドロップが同程度となり、ストリーキングノイズを抑制することができる。
　図４４は、本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。露光開始のタイミング前のタイミングＴ０において、垂直走査回路２１１は、全画素の排出信号оｆｇをハイレベルにしつつ、全画素にハイレベルのＦＤリセット信号ｒｓｔをパルス期間に亘って供給する。これにより、全画素についてＰＤリセットおよびＦＤリセットが行われる。また、リセットレベルがサンプルホールドされる。ここで、同図のоｆｇ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　そして、露光開始のタイミングＴ１において、垂直走査回路２１１は、全画素の排出信号оｆｇをローレベルに戻す。そして、露光終了の直前のタイミングＴ２から露光終了のＴ３までの期間に亘って、垂直走査回路２１１は、全画素にハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。
　第７の実施の形態のように、排出トランジスタ３１７を設けない構成では、露光開始時（すなわち、ＰＤリセット時）に転送トランジスタ３１２およびＦＤリセットトランジスタ３１３の両方をオン状態にしなければならない。この制御では、ＰＤリセットの際に、同時にＦＤ３１４もリセットしなければならない。このため、露光期間内に再度ＦＤリセットを行い、リセットレベルをサンプルホールドする必要があり、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができない。全画素のリセットレベルをサンプルホールドする際には、電圧や電流が静定するまでにある程度の待ち時間が必要になり、例えば、数マイクロ秒（μｓ）から数十マイクロ秒（μｓ）のサンプルホールド期間が必要となる。
　これに対して、排出トランジスタ３１７を設ける第８の実施の形態では、ＰＤリセットとＦＤリセットとを個別に行うことができる。このため、同図に例示するように、ＰＤリセットの解除（露光開始）前にＦＤリセットを行って、リセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　なお、第８の実施の形態に、第７の実施の形態の第１乃至第３の変形例を適用することもできる。
　このように、本技術の第８の実施の形態によれば、光電変換素子３１１から電荷を排出する排出トランジスタ３１７を設けたため、露光開始前にＦＤリセットを行ってリセットレベルをサンプルホールドすることができる。これにより、リセットレベルのサンプルホールド期間よりも露光期間を短くすることができる。
　＜９．第９の実施の形態＞
　上述の第７の実施の形態では、電源電圧ＶＤＤによりＦＤ３１４を初期化していたが、この構成では容量素子３２１乃至３２４のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第９の実施の形態の固体撮像素子２００は、ＦＤリセットトランジスタ３１３の電源を読出しの際に低下させることにより、ＰＲＮＵを改善する点において第７の実施の形態と異なる。
　図４５は、本技術の第９の実施の形態における画素３００の一構成例を示す回路図である。この第９の実施の形態の画素３００は、ＦＤリセットトランジスタ３１３の電源が、画素３００の電源電圧ＶＤＤと分離されている点において第１の実施の形態と異なる。
　第９の実施の形態のＦＤリセットトランジスタ３１３のドレインは、リセット電源電圧ＶＲＳＴに接続される。このリセット電源電圧ＶＲＳＴは、例えば、タイミング制御回路２１２により制御される。
　ここで、図４６および図４７を参照して、第７の実施の形態の画素３００におけるＰＲＮＵの悪化について考える。第７の実施の形態では、図４６に例示するように露光開始時直前のタイミングＴ０において、ＦＤ３１４の電位は、ＦＤリセットトランジスタ３１３のリセットフィードスルーにより低下する。この変動量をＶｆｔとする。
　第７の実施の形態では、ＦＤリセットトランジスタ３１３の電源電圧はＶＤＤであるため、タイミングＴ０において、ＦＤ３１４の電位は、ＶＤＤから、ＶＤＤ－Ｖｆｔに変動する。また、露光時の前段ノード３１９の電位は、ＶＤＤ－Ｖｆｔ－Ｖｓｉｇとなる。
　また、第１の実施の形態では、図４７に例示するように読出しの際にＦＤリセットトランジスタ３１３がオン状態に移行し、ＦＤ３１４が、電源電圧ＶＤＤに固定される。そのＦＤ３１４の変動量Ｖｆｔにより、読出しの際の前段ノード３１９および後段ノード３４０の電位を、Ｖｆｔ程度高くシフトする。ただし、容量素子３２１および３２２の容量値のばらつきや、寄生容量により、シフトする電圧量が画素ごとにばらつき、ＰＲＮＵ悪化の元になる。
　前段ノード３１９がＶｆｔだけ遷移した場合の後段ノード３４０の遷移量は、例えば、次の式により表される。
　　｛（Ｃｓ＋δＣｓ）／（Ｃｓ＋δＣｓ＋Ｃｐ）｝＊Ｖｆｔ　・・・式２
上式において、Ｃｓは、信号レベル側の容量素子３２３の容量値であり、δＣｓは、Ｃｓのばらつきである。Ｃｐは、後段ノード３４０の寄生容量の容量値である。
　式２は、次の式に近似することができる。
　　｛１－（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　・・・式３
　式３より、後段ノード３４０のばらつきは、次の式により表すことができる。
　　｛（δＣｓ／Ｃｓ）＊（Ｃｐ／Ｃｓ）｝＊Ｖｆｔ　　　　　・・・式４
　（δＣｓ／Ｃｓ）を１０－２とし、（Ｃｐ／Ｃｓ）を１０－１とし、Ｖｆｔを４００ミリボルト（ｍＶ）とすると、式４よりＰＲＮＵは、４００μＶｒｍｓとなり、比較的大きな値となる。
　特に、入力換算の容量のサンプリングホールド時のｋＴＣノイズを小さくする際には、ＦＤ３１４の電荷電圧変換効率を大きくする必要がある。電荷電圧変換効率を大きくするにはＦＤ３１４の容量を小さくしなければならないが、ＦＤ３１４の容量が小さいほど変動量Ｖｆｔが大きくなり、数百ミリボルト（ｍＶ）になりうる。この場合、式４よりＰＲＮＵの影響が無視できないレベルになりうる。
　図４８は、本技術の第９の実施の形態における電圧制御の一例を示すタイミングチャートである。
　タイミング制御回路２１２は、タイミングＴ９以降の行単位の読出し期間において、リセット電源電圧ＶＲＳＴを露光期間と異なる値に制御する。
　例えば、露光期間において、タイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを電源電圧ＶＤＤと同じ値にする。一方、読出し期間においてタイミング制御回路２１２は、リセット電源電圧ＶＲＳＴを、ＶＤＤ－Ｖｆｔに低下させる。すなわち、読出し期間において、タイミング制御回路２１２は、リセットフィードスルーによる変動量Ｖｆｔに略一致する分だけ、リセット電源電圧ＶＲＳＴを低下させる。この制御により、露光時と、読出しの際とにおいて、ＦＤ３１４のリセットレベルを揃えることができる。
　リセット電源電圧ＶＲＳＴの制御により、同図に例示するように、ＦＤ３１４と、前段ノード３１９との電圧変動量を低減することができる。これにより、容量素子３２１および３２２のばらつきや、寄生容量に起因するＰＲＮＵの悪化を抑制することができる。
　なお、第９の実施の形態に、第７の実施の形態の第１乃至第３の変形例や、第８の実施の形態を適用することもできる。
　このように、本技術の第９の実施の形態によれば、読出しの際にタイミング制御回路２１２が、リセットフィードスルーによる変動量Ｖｆｔだけリセット電源電圧ＶＲＳＴを低下させるため、露光と読出しとでリセットレベルを揃えることができる。これにより、感度不均一性（ＰＲＮＵ）の悪化を抑制することができる。
　＜１０．第１０の実施の形態＞
　上述の第７の実施の形態では、フレーム毎にリセットレベルの次に信号レベルを読み出していたが、この構成では容量素子３２１乃至３２４のばらつきや、寄生容量により、感度不均一性（ＰＲＮＵ）が悪化するおそれがある。この第１０の実施の形態の固体撮像素子２００は、フレームごとに、容量素子３２１に保持するレベルと容量素子３２３に保持するレベルとを入れ替えることにより、ＰＲＮＵを改善する点において第７の実施の形態と異なる。
　第１０の実施の形態の固体撮像素子２００は、複数のフレームを垂直同期信号に同期して連続して撮像する。奇数番目のフレームを「奇数フレーム」と称し、偶数番目のフレームを「偶数フレーム」と称する。
　図４９は、第１０の実施の形態における奇数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。奇数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｒ１の次に選択信号Φｓ１をハイレベルにすることにより、リセットレベルを容量素子３２１に保持させ、次に信号レベルを容量素子３２３に保持させる。
　図５０は、本技術の第１０の実施の形態における奇数フレームの読出し動作の一例を示すタイミングチャートである。奇数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｒ１の次に選択信号Φｓ１をハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図５１は、第１０の実施の形態における偶数フレームのグローバルシャッター動作の一例を示すタイミングチャートである。偶数フレームの露光期間内に固体撮像素子２００内の前段回路３１０は、選択信号Φｓ１の次に選択信号Φｒ１をハイレベルにすることにより、リセットレベルを容量素子３２３に保持させ、次に信号レベルを容量素子３２１に保持させる。
　図５２は、本技術の第１０の実施の形態における偶数フレームの読出し動作の一例を示すタイミングチャートである。偶数フレームの読出し期間内に固体撮像素子２００内の後段回路３５０は、選択信号Φｓ１の次に選択信号Φｒ１をハイレベルにしてリセットレベルの次に信号レベルを読み出す。
　図４９および図５１に例示したように、偶数フレームと奇数フレームとで、容量素子３２１および３２３のそれぞれに保持されるレベルが逆になる。これにより、偶数フレームと奇数フレームとで、ＰＲＮＵの極性も逆になる。後段のカラム信号処理回路２６０は、奇数フレームと偶数フレームとの加算平均を求める。これにより、極性が逆のＰＲＮＵ同士を相殺することができる。
　この制御は、動画の撮像や、フレーム同士の加算において有効な制御である。また、画素３００に素子を追加する必要はなく、駆動方式の変更のみにより実現することができる。
　なお、第１０の実施の形態に、第７の実施の形態の第１乃至第３の変形例や、第８、第９の実施の形態を適用することもできる。
　このように、本技術の第１０の実施の形態では、奇数フレームと偶数フレームとで容量素子３２１に保持されるレベルと容量素子３２３に保持されるレベルとが逆になるため、奇数フレームと偶数フレームとでＰＲＮＵの極性を逆にすることができる。これらの奇数フレームおよび偶数フレームをカラム信号処理回路２６０が加算することにより、ＰＲＮＵの悪化を抑制することができる。
　＜１１．第１１の実施の形態＞
　上述の第７の実施の形態では、カラム信号処理回路２６０は、カラム毎にリセットレベルと信号レベルとの差分を求めていた。しかし、この構成では、非常に高照度の光が画素に入射した際に、光電変換素子３１１から電荷が溢れることにより輝度が低下し、黒く沈んでしまう黒点現象が生じるおそれがある。この第１１の実施の形態の固体撮像素子２００は、黒点現象が生じたか否かを画素ごとに判定する点において第７の実施の形態と異なる。
　図５３は、本技術の第１１の実施の形態におけるカラム信号処理回路２６０の一構成例を示す回路図である。この第１の実施の形態のカラム信号処理回路２６０には、ＡＤＣ４５１の代わりにＡＤＣ２７０が配置され、列ごとにセレクタ２９２がさらに配置される。
　また、ＡＤＣ２７０は、コンパレータ２８０およびカウンタ２７１を備える。コンパレータ２８０は、垂直信号線３０９のレベルと、ＤＡＣ２１３からのランプ信号ＲＭＰとを比較し、比較結果ＶＣＯを出力するものである。比較結果ＶＣＯは、カウンタ２７１とタイミング制御回路２１２とに供給される。コンパレータ２８０は、セレクタ２８１と、容量素子２８２および２８３と、オートゼロスイッチ２８４および２８６と、比較器２８５とを備える。
　セレクタ２８１は、入力側選択信号ｓｅｌｉｎに従って、対応する列の垂直信号線３０９と、所定の参照電圧ＶＲＥＦのノードとのいずれかを比較器２８５の非反転入力端子（＋）に、容量素子２８２を介して接続するものである。入力側選択信号ｓｅｌｉｎは、タイミング制御回路２１２から供給される。なお、セレクタ２８１は、特許請求の範囲に記載の入力側セレクタの一例である。
　比較器２８５は、非反転入力端子（＋）と反転入力端子（－）とのそれぞれのレベルを比較して、比較結果ＶＣＯをカウンタ２７１へ出力するものである。反転入力端子（－）には、容量素子２８３を介してランプ信号ＲＭＰが入力される。
　オートゼロスイッチ２８４は、タイミング制御回路２１２からのオートゼロ信号Ａｚに従って、比較結果ＶＣＯの非反転入力端子（＋）と出力端子とを短絡するものである。オートゼロスイッチ２８６は、オートゼロ信号Ａｚに従って、比較結果ＶＣＯの反転入力端子（－）と出力端子とを短絡するものである。
　カウンタ２７１は、比較結果ＶＣＯが反転するまでに亘って計数値を計数し、その計数値を示すデジタル信号を出力するものである。
　ＣＤＳ回路４５６は、リセットレベルに対応するデジタル信号と、信号レベルに対応するデジタル信号との差分を演算し、ＣＤＳ＿ｏｕｔとしてセレクタ２９２に出力する。
　セレクタ２９２は、タイミング制御回路２１２からの出力側選択信号ｓｅｌоｕｔに従って、ＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔと、フルコードのデジタル信号ＦＵＬＬとのいずれかを対応する列の画素データとして出力するものである。
　図５４は、本技術の第１１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第１１の実施の形態のグローバルシャッター時のトランジスタの制御方法は、第７の実施の形態と同様である。
　ここで、画素３００に非常に高照度の光が入射したものとする。この場合、光電変換素子３１１の電荷が満杯になり、光電変換素子３１１からＦＤ３１４へと電荷があふれ出し、ＦＤリセット後のＦＤ３１４の電位が低下する。同図における一点鎖線は、溢れた電荷量が比較的少なくなる程度の弱い太陽光が入射した際のＦＤ３１４の電位変動を示す。同図における点線は、溢れた電荷量が比較的多くなるような強い太陽光が入射した際のＦＤ３１４の電位変動を示す。
　弱い太陽光が入射した際は、ＦＤリセットの完了したタイミングＴ３においてリセットレベルが低下しているが、この時点ではレベルが下がりきってない。
　一方、強い太陽光が入射した際は、タイミングＴ３の時点でリセットレベルが下がりきってしまう。この場合、信号レベルがリセットレベルと同じになり、それらの電位差が「０」であるため、ＣＤＳ処理後のデジタル信号が、暗状態の場合と同じになって黒く沈んでしまう。このように、太陽光などの非常に高照度の光が入射したにも関わらず、その画素が黒くなる現象は、黒点現象あるいはブルーミングと呼ばれる。
　また、黒点現象の生じた画素のＦＤ３１４のレベルが下がりすぎると、前段回路３１０の動作点が確保できなくなって、電流源トランジスタ３１６の電流ｉｄ１が変動する。各画素の電流源トランジスタ３１６は、共通の電源やグランドに接続されているため、ある画素で電流が変動した際に、その画素のＩＲドロップの変動が、他の画素のサンプルレベルに影響を及ぼしてしまう。黒点現象の生じた画素がアグレッサーとなり、その画素によりサンプルレベルが変動した画素がビクティムとなる。この結果、ストリーキングノイズが生じる。
　なお、第８の実施の形態のように排出トランジスタ３１７を設けた場合、黒点（ブルーミング）のある画素では、溢れた電荷が排出トランジスタ３１７側に捨てられるため、黒点現象が生じにくい。ただし、排出トランジスタ３１７を設けても、一部の電荷がＦＤ３１４に流れる可能性があり、黒点現象の根治にはならない可能性がある。さらに、排出トランジスタ３１７の追加により、画素毎の有効面積／電荷量の比率が低下してしまうというデメリットもある。このため、排出トランジスタ３１７を用いずに、黒点現象を抑制することが望ましい。
　排出トランジスタ３１７を用いずに黒点現象を抑制する方法として２つの方法が考えられる。１つ目は、ＦＤ３１４のクリップレベルの調整である。２つ目は、読出しの際に黒点現象が生じたか否かを判断して、黒点現象の生じた際に、出力をフルコードに置き換える方法である。
　１つ目の方法に関して、同図のＦＤリセット信号ｒｓｔ（言い換えれば、ＦＤリセットトランジスタ３１３のゲート）のハイレベルは電源電圧ＶＤＤであり、ローレベルが、ＦＤ３１４のクリップレベルに該当する。第７の実施の形態では、これらのハイレベルとローレベルとの差（すなわち、振幅）は、ダイナミックレンジに対応する値に設定される。これに対して、第１１の実施の形態では、その値にさらにマージンを加えた値に調整される。ここで、ダイナミックレンジに対応する値は、電源電圧ＶＤＤと、デジタル信号がフルコードになるときのＦＤ３１４の電位との差分に該当する。
　ＦＤリセットトランジスタ３１３のオフ時のゲート電圧（ＦＤリセット信号ｒｓｔのローレベル）を下げることにより、ブルーミングによりＦＤ３１４が低下しすぎて、前段増幅トランジスタ３１５の動作点をつぶすことを防止することができる。
　なお、ダイナミックレンジは、ＡＤＣのアナログゲインによって変わる。アナログゲインが低いときは、大きなダイナミックレンジが必要となり、逆にアナログゲインが高い時は、ダイナミックレンジは少なくて済む。このため、ＦＤリセットトランジスタ３１３のオフ時のゲート電圧を、アナログゲインに応じて変更することもできる。
　図５５は、本技術の第１１の実施の形態における読出し動作の一例を示すタイミングチャートである。読出しの開始のタイミングＴ１０の直後のタイミングＴ１１において選択信号Φｒ１がハイレベルになると、太陽光が入射した画素では、垂直信号線３０９の電位が変動する。同図における一点鎖線は、弱い太陽光が入射した際の垂直信号線３０９の電位変動を示す。同図における点線は、強い太陽光が入射した際の垂直信号線３０９の電位変動を示す。
　タイミングＴ１０からタイミングＴ１２までのオートゼロ期間において、タイミング制御回路２１２は、例えば、「０」の入力側選択信号ｓｅｌｉｎを供給し、比較器２８５を垂直信号線３０９に接続させる。このオートゼロ期間内にタイミング制御回路２１２は、オートゼロ信号Ａｚによりオートゼロを行う。
　２つ目の方法に関して、タイミングＴ１２からタイミングＴ１３までの判定期間内にタイミング制御回路２１２は、例えば、「１」の入力側選択信号ｓｅｌｉｎを供給する。この入力側選択信号ｓｅｌｉｎにより、比較器２８５が垂直信号線３０９から切り離され、参照電圧ＶＲＥＦのノードと接続される。この参照電圧ＶＲＥＦは、ブルーミングが生じなかったときの、垂直信号線３０９のレベルの期待値に設定される。Ｖｒｓｔは、例えば、後段増幅トランジスタ３５１のゲート－ソース間電圧をＶｇｓ２とすると、Ｖｒｅｇ－Ｖｇｓ２に該当する。また、ＤＡＣ２１３は、判定期間内にランプ信号ＲＭＰのレベルをＶｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに低下させる。
　また、判定期間内において、ブルーミングが発生しなかった場合、垂直信号線３０９のリセットレベルのＶｒｓｔは、参照電圧ＶＲＥＦとほぼ同じであり、比較器２８５の反転入力端子（＋）の電位がオートゼロのときとあまり変わらない。一方、非反転入力端子（－）は、Ｖｒｍｐ＿ａｚからＶｒｍｐ＿ｓｕｎに下がったため、比較結果ＶＣＯはハイレベルとなる。
　逆に、ブルーミングが発生した場合、リセットレベルＶｒｓｔは、参照電圧ＶＲＥＦよりも十分に高くなり、次の式が成立した際に、比較結果ＶＣＯがローレベルになる。
　　Ｖｒｓｔ－ＶＲＥＦ＞Ｖｒｍｐ＿ａｚ－Ｖｒｍｐ＿ｓｕｎ・・・式５
　つまり、タイミング制御回路２１２は、判定期間内に比較結果ＶＣＯがローレベルとなるか否かにより、ブルーミングが発生したか否かを判断することができる。
　なお、後段増幅トランジスタ３５１の閾値電圧のバラツキや、面内のＶｒｅｇのＩＲドロップ差等による誤判定が発生しないように、太陽判定のためのマージン（式５の右辺）をある程度大きく確保する必要がある。
　判定期間経過後のタイミングＴ１３以降において、タイミング制御回路２１２は、比較器２８５を垂直信号線３０９に接続させる。
　判定期間においてブルーミングが発生していないと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔをそのまま出力させる。
　一方、判定期間においてブルーミングが発生したと判断した場合、タイミング制御回路２１２は、出力側選択信号ｓｅｌоｕｔによりセレクタ２９２を制御してＣＤＳ処理後のデジタル信号ＣＤＳ＿ｏｕｔの代わりにフルコードＦＵＬＬを出力させる。これにより、黒点現象を抑制することができる。
　なお、第１１の実施の形態に、第７の実施の形態の第１乃至第３の変形例や、第８乃至第１０の実施の形態を適用することもできる。
　このように、本技術の第１１の実施の形態によれば、タイミング制御回路２１２は、比較結果ＶＣＯに基づいて黒点現象が生じたか否かを判断し、黒点現象が生じた際にフルコードを出力させるため、黒点現象を抑制することができる。
　＜１２．第１２の実施の形態＞
　上述の第７の実施の形態では、垂直走査回路２１１は、全行（全画素）を同時に露光させる制御（すなわち、グローバルシャッター動作）を行っていた。しかし、テストのときや、解析を行うときなど、露光の同時性が不要で低ノイズが要求される場合には、ローリングシャッター動作を行うことが望ましい。この第１２の実施の形態の固体撮像素子２００は、テスト時などにおいて、ローリングシャッター動作を行う点において第７の実施の形態と異なる。
　図５６は、本技術の第１２の実施の形態におけるローリングシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御を行う。同図は、第ｎ行の露光制御を示す。
　タイミングＴ０乃至Ｔ２の期間において、垂直走査回路２１１は、第ｎ行にハイレベルの後段選択信号ｓｅｌｂ、選択信号Φｒ１および選択信号Φｓ１を供給する。また、露光開始のタイミングＴ０において、垂直走査回路２１１は、第ｎ行にハイレベルのＦＤリセット信号ｒｓｔおよび後段リセット信号ｒｓｔｂをパルス期間に亘って供給する。露光終了のタイミングＴ１において垂直走査回路２１１は、第ｎ行に転送信号ｔｒｇを供給する。同図のローリングシャッター動作により、固体撮像素子２００は、低ノイズの画像データを生成することができる。
　なお、通常の撮像時において第１２の実施の形態の固体撮像素子２００は、第７の実施の形態と同様にグローバルシャッター動作を行う。
　また、第１２の実施の形態に、第７の実施の形態の第１乃至第３の変形例や、第８乃至第１１の実施の形態を適用することもできる。
　このように本技術の第１２の実施の形態によれば、垂直走査回路２１１は、複数の行を順に選択して露光を開始させる制御（すなわち、ローリングシャッター動作）を行うため、低ノイズの画像データを生成することができる。
　＜１３．第１３の実施の形態＞
　上述の第７の実施の形態では、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）のソースを電源電圧ＶＤＤに接続し、そのソースフォロワがオンの状態で行単位で読出しを行っていた。しかし、この駆動方法では、行単位の読出しの際の前段のソースフォロワの回路ノイズが後段に伝搬し、ランダムノイズが増大するおそれがある。この第１３の実施の形態の固体撮像素子２００は、読出しの際に前段のソースフォロワをオフ状態にすることにより、ノイズを低減する点において第７の実施の形態と異なる。
　図５７は、本技術の第１３の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第１３の実施の形態の固体撮像素子２００は、レギュレータ４２０および切り替え部４４０をさらに備える点において第７の実施の形態と異なる。また、第１３の実施の形態の画素アレイ部２２０には、複数の有効画素３０１と、所定数のダミー画素４３０とが配列される。ダミー画素４３０は、有効画素３０１が配列された領域の周囲に配列される。
　また、ダミー画素４３０のそれぞれには、電源電圧ＶＤＤが供給され、有効画素３０１のそれぞれには、電源電圧ＶＤＤと、ソース電圧Ｖｓとが供給される。有効画素３０１へ電源電圧ＶＤＤを供給する信号線は、同図において省略されている。また、電源電圧ＶＤＤは、固体撮像素子２００の外部のパッド４１０から供給される。
　レギュレータ４２０は、ダミー画素４３０からの入力電位Ｖｉに基づいて、一定の生成電圧Ｖｇｅｎを生成し、切り替え部４４０に供給するものである。切り替え部４４０は、パッド４１０からの電源電圧ＶＤＤと、レギュレータ４２０からの生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして有効画素３０１のカラムのそれぞれに供給するものである。
　図５８は、本技術の第１３の実施の形態におけるダミー画素４３０、レギュレータ４２０、および、切り替え部４４０の一構成例を示す回路図である。同図におけるａは、ダミー画素４３０およびレギュレータ４２０の回路図であり、同図におけるｂは、切り替え部４４０の回路図である。
　同図におけるａに例示するように、ダミー画素４３０は、リセットトランジスタ４３１、ＦＤ４３２、増幅トランジスタ４３３および電流源トランジスタ４３４を備える。リセットトランジスタ４３１は、垂直走査回路２１１からのリセット信号ＲＳＴに従って、ＦＤ４３２を初期化するものである。ＦＤ４３２は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。増幅トランジスタ４３３は、ＦＤ４３２の電圧のレベルを増幅し、入力電圧Ｖｉとしてレギュレータ４２０に供給するものである。
　また、リセットトランジスタ４３１および増幅トランジスタ４３３のソースは、電源電圧ＶＤＤに接続される。電流源トランジスタ４３４は、増幅トランジスタ４３３のドレインに接続される。この電流源トランジスタ４３４は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　レギュレータ４２０は、ローパスフィルタ４２１、バッファアンプ４２２および容量素子４２３を備える。ローパスフィルタ４２１は、入力電圧Ｖｉの信号のうち、所定周波数未満の低周波数帯域の成分を出力電圧Ｖｊとして通過させるものである。
　バッファアンプ４２２の非反転入力端子（＋）には、出力電圧Ｖｊが入力される。バッファアンプ４２２の反転入力端子（－）は、その出力端子と接続される。容量素子４２３は、バッファアンプ４２２の出力端子の電圧をＶｇｅｎとして保持するものである。このＶｇｅｎは、切り替え部４４０に供給される。
　同図におけるｂに例示するように、切り替え部４４０は、インバータ４４１と、複数の切り替え回路４４２とを備える。切り替え回路４４２は、有効画素３０１の列ごとに配置される。
　インバータ４４１は、タイミング制御回路２１２からの切替信号ＳＷを反転させるものである。このインバータ４４１は、反転信号を切り替え回路４４２のそれぞれに供給する。
　切り替え回路４４２は、電源電圧ＶＤＤと、生成電圧Ｖｇｅｎとのいずれかを選択し、ソース電圧Ｖｓとして、画素アレイ部２２０内の対応する列に供給するものである。切り替え回路４４２は、スイッチ４４３および４４４を備える。スイッチ４４３は、切替信号ＳＷに従って、電源電圧ＶＤＤのノードと、対応する列との間の経路を開閉するものである。スイッチ４４４は、切替信号ＳＷの反転信号に従って、生成電圧Ｖｇｅｎのノードと、対応する列との間の経路を開閉するものである。
　図５９は、本技術の第１３の実施の形態におけるダミー画素４３０およびレギュレータ４２０の動作の一例を示すタイミングチャートである。ある行の読出しの直前のタイミングＴ１０において、垂直走査回路２１１は、ダミー画素４３０のそれぞれに、ハイレベル（ここでは、電源電圧ＶＤＤ）のリセット信号ＲＳＴを供給する。ダミー画素４３０内のＦＤ４３２の電位Ｖｆｄは、電源電圧ＶＤＤに初期化される。そして、リセット信号ＲＳＴがローレベルとなった際に、リセットフィードスルーにより、ＶＤＤ－Ｖｆｔに変動する。
　また、入力電圧Ｖｉは、リセット後にＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ローパスフィルタ４２１の通過により、Ｖｊ、Ｖｇｅｎは、略一定の電圧となる。
　次の行の読出しの直前のタイミングＴ２０以降は、行ごとに、同様の制御が行われ、一定の生成電圧Ｖｇｅｎが供給される。
　図６０は、本技術の第１３の実施の形態における有効画素３０１の一構成例を示す回路図である。有効画素３０１の回路構成は、前段増幅トランジスタ３１５のソースに、切り替え部４４０からのソース電圧Ｖｓが供給される点以外は、第７の実施の形態の画素３００と同様である。
　図６１は、本技術の第１３の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。第１３の実施の形態において、全画素で同時に露光する際に、切り替え部４４０は、電源電圧ＶＤＤを選択し、ソース電圧Ｖｓとして供給する。また、前段ノードの電圧は、タイミングＴ４において、ＶＤＤ－Ｖｇｓ－ＶｔｈからＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ここで、Ｖｔｈは、転送トランジスタ３１２の閾値電圧である。
　図６２は、本技術の第１３の実施の形態における読出し動作の一例を示すタイミングチャートである。この第１３の実施の形態では、読出しの際に切り替え部４４０は、生成電圧Ｖｇｅｎを選択し、ソース電圧Ｖｓとして供給する。この生成電圧Ｖｇｅｎは、ＶＤＤ－Ｖｇｓ－Ｖｆｔに調整される。また、第１３の実施の形態では、垂直走査回路２１１が、全行（全画素）の電流源トランジスタ３１６を制御して電流ｉｄ１の供給を停止させる。
　図６３は、本技術の第１３の実施の形態における効果を説明するための図である。第１の実施の形態では、行ごとの読出しにおいて、読出し対象の画素３００のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）をオンにしていた。しかし、この駆動方法では、前段のソースフォロワの回路ノイズが、後段（容量素子、後段のソースフォロワやＡＤＣ）に伝搬し、読出しノイズが増大するおそれがある。
　例えば、第７の実施の形態では、同図に例示するようにグローバルシャッター動作時の画素で生じるｋＴＣノイズは、４５０（μＶｒｍｓ）である。また、行ごとの読出しにおける、前段のソースフォロワ（前段増幅トランジスタ３１５および電流源トランジスタ３１６）で生じるノイズは、３８０（μＶｒｍｓ）となる。後段のソースフォロワ以降で生じるノイズは、１６０（μＶｒｍｓ）である。このため、合計のノイズは、６１０（μＶｒｍｓ）である。このように、第７の実施の形態では、ノイズの合計値における、前段のソースフォロワのノイズの寄与分は、比較的大きくなる。
　この前段のソースフォロワのノイズを低減するために、第１３の実施の形態では、前述したように前段のソースフォロワのソースに、電圧調整の可能な電圧（Ｖｓ）を供給している。グローバルシャッター（露光）動作時に、切り替え部４４０は、電源電圧ＶＤＤを選択してソース電圧Ｖｓとして供給する。そして、露光の終了後に切り替え部４４０は、ソース電圧ＶｓをＶＤＤ－Ｖｇｓ－Ｖｆｔに切り替える。また、タイミング制御回路２１２は、グローバルシャッター（露光）動作時に、前段の電流源トランジスタ３１６をオンにし、露光の終了後にオフにする。
　上述の制御により、図６１および図６２に例示したように、グローバルシャッター動作時と、行ごとの読出し時とのそれぞれの前段ノードの電位が揃い、ＰＲＮＵを改善することができる。また、行ごとに読み出す際に前段のソースフォロワがオフ状態になるため、図６３に例示するように、ソースフォロワの回路ノイズが生じず、０（μＶｒｍｓ）となる。なお、前段のソースフォロワのうち前段増幅トランジスタ３１５はオン状態である。
　このように、本技術の第１３の実施の形態によれば、読出しの際に前段のソースフォロワをオフ状態にするため、そのソースフォロワで生じるノイズを低減することができる。
　＜１４．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図６４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図６４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図６４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図６５は、撮像部１２０３１の設置位置の例を示す図である。
　図６５では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図６５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ダイナミックレンジの拡大などによって、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）アナログ信号を画素信号として生成する前段回路と、
　所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、
　前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段回路と
を具備する固体撮像素子。
（２）前記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、
　前記サンプルホールド回路は、
　前記第１容量素子と、
　前記第２容量素子と、
　前記第３容量素子と、
　前記第４容量素子と、
　前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子のうち１つ以上を前記後段回路に接続する選択回路と
を備える前記（１）記載の固体撮像素子。
（３）前記前段回路、前記サンプルホールド回路および前記後段回路は、複数の画素のそれぞれに配置され、
　前記画素信号のレベルは、前記前段回路内の浮遊拡散層を初期化したときのリセットレベルと前記浮遊拡散層に電荷を転送したときの信号レベルとを含み、
　前記前段回路は、前記複数の画素の全ての露光が終了するタイミングの直前に前記リセットレベルを生成し、前記タイミングで前記信号レベルを生成し、
　前記選択回路は、前記タイミングの直前に前記第１容量素子を前記後段回路に接続し、前記タイミングで前記第３容量素子を前記後段回路に接続する
前記（２）記載の固体撮像素子。
（４）前記選択回路は、前記第１容量素子を前記後段回路に接続する制御と、前記第１容量素子および前記第２容量素子を前記後段回路に接続する制御と、前記第３容量素子を前記後段回路に接続する制御と、前記第３容量素子および前記第４容量素子を前記後段回路に接続する制御とを前記画素信号の読出し期間内に順に行う
前記（３）記載の固体撮像素子。
（５）前記選択回路は、前記第１容量素子を前記後段回路に接続する制御と、前記第１容量素子および前記第２容量素子を前記後段回路に接続する制御と、前記信号レベルが所定の判定値を超えないと判定された場合には前記第３容量素子を前記後段回路に接続し、前記信号レベルが前記判定値より高いと判定された場合には前記第３容量素子および前記第４容量素子を前記後段回路に接続する制御とを前記画素信号の読出し期間内に順に行う
前記（３）記載の固体撮像素子。
（６）前記信号レベルが前記判定値より高いか否かを判定して判定結果を前記サンプルホールド回路に供給する判定回路をさらに具備する
前記（５）記載の固体撮像素子。
（７）前記判定回路は、前記複数の画素のそれぞれに配置される
前記（６）記載の固体撮像素子。
（８）前記判定回路は、前記複数の画素の外部に配置される
前記（６）記載の固体撮像素子。
（９）前記判定回路は、前記判定値に応じた判定信号と前記信号レベルに対応する前記ハイゲイン信号とを比較して前記判定結果を生成する
前記（８）記載の固体撮像素子。
（１０）所定のランプ信号に基づいて前記ハイゲイン信号および前記ローゲイン信号のそれぞれをデジタル信号に変換するアナログデジタル変換器をさらに具備し、
　前記判定回路は、前記ランプ信号と前記信号レベルに対応する前記ハイゲイン信号とを比較して前記判定結果を生成する
前記（８）記載の固体撮像素子。
（１１）結合回路をさらに具備し、
　前記前段回路、前記サンプルホールド回路および前記後段回路は、複数の画素のそれぞれに配置され、
　前記結合回路は、前記複数の画素のうち一対の画素のそれぞれの前記サンプルホールド回路を結合する
前記（１）記載の固体撮像素子。
（１２）前記結合回路は、所定方向に配列された一対の画素のそれぞれの前記サンプルホールド回路と、前記所定方向に対して垂直な方向に配列された一対の画素のそれぞれの前記サンプルホールド回路とのいずれかを選択して接続する
前記（１１）記載の固体撮像素子。
（１３）前記ハイゲイン信号を変換したデジタル信号が配列されたフレームと前記ローゲイン信号を変換したデジタル信号が配列されたフレームとを合成するロジック回路をさらに具備する
前記（１）に記載の固体撮像素子。
（１４）前記複数の容量素子が所定の後段ノードから切り離されたときに前記後段ノードを初期化する後段リセットトランジスタをさらに具備し、
　前記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、
　前記後段回路は、前記後段ノードを介して前記画素信号を読み出し、
　前記サンプルホールド回路は、
　前記第１容量素子と、
　前記第２容量素子と、
　前記第３容量素子と、
　前記第４容量素子と、
　前記第１容量素子を前記後段ノードに接続する制御と、前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子を前記後段ノードから切り離す制御と、前記第３容量素子を前記後段ノードに接続する制御とを順に行う選択回路と
を備える前記（１）記載の固体撮像素子。
（１５）アナログ信号を画素信号として生成する前段回路と、
　所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、
　前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段回路と、
　前記ハイゲイン信号および前記ローゲイン信号から生成されたフレームを記録する記録部と
を具備する撮像装置。
（１６）前段回路が、アナログ信号を画素信号として生成する前段手順と、
　サンプルホールド回路が、所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド手順と、
　後段回路が、前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段手順と
を具備する固体撮像素子の制御方法。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　上側画素チップ
　２０２　下側画素チップ
　２０３　回路チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１　負荷ＭＯＳトランジスタ
　２６０　カラム信号処理回路
　２７０、４５１　ＡＤＣ
　２７１、４５３　カウンタ
　２８０、４５２　コンパレータ
　２８１、２９２、４５４、４７１、４７２　セレクタ
　２８２、２８３、３２１～３２６、４２３　容量素子
　２８４、２８６　オートゼロスイッチ
　２８５　比較器
　３００、３００－１、３００－２、３００－３、３００－４　画素
　３０１　有効画素
　３１０、３１０－１、３１０－２、３１０－３、３１０－４　前段回路
　３１１　光電変換素子
　３１２　転送トランジスタ
　３１３　ＦＤリセットトランジスタ
　３１４、４３２　ＦＤ
　３１５　前段増幅トランジスタ
　３１６、４３４　電流源トランジスタ
　３１７　排出トランジスタ
　３２０、３２０－１、３２０－２、３２０－３，３２０－４　サンプルホールド回路
　３２７　前段リセットトランジスタ
　３２８　前段選択トランジスタ
　３３０　選択回路
　３３１～３３６　選択トランジスタ
　３３７　サンプリングトランジスタ
　３３８、４５７　判定回路
　３４１　後段リセットトランジスタ
　３５０、３５０－１、３５０－２、３５０－３、３５０－４　後段回路
　３５１、３５１－１、３５１－２　後段増幅トランジスタ
　３５２、３５２－１、３５２－２　後段選択トランジスタ
　４２０　レギュレータ
　４２１　ローパスフィルタ
　４２２　バッファアンプ
　４３０　ダミー画素
　４３１　リセットトランジスタ
　４３３　増幅トランジスタ
　４４０　切り替え部
　４４１　インバータ
　４４２　切り替え回路
　４４３、４４４　スイッチ
　４５０　カラム回路
　４５５　Ｐ相保持メモリ
　４５６　ＣＤＳ回路
　４６０　ロジック回路
　４６１　フレームメモリ
　４６２　乗算回路
　４６３　ＨＤＲ合成部
　４７０－１、４７０－２、４７０－３、４７０－４　結合回路
　１２０３１　撮像部

Claims (16)

  1. 　アナログ信号を画素信号として生成する前段回路と、
    　所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、
    　前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段回路と
    を具備する固体撮像素子。
  2. 　前記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、
    　前記サンプルホールド回路は、
    　前記第１容量素子と、
    　前記第２容量素子と、
    　前記第３容量素子と、
    　前記第４容量素子と、
    　前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子のうち１つ以上を前記後段回路に接続する選択回路と
    を備える請求項１記載の固体撮像素子。
  3. 　前記前段回路、前記サンプルホールド回路および前記後段回路は、複数の画素のそれぞれに配置され、
    　前記画素信号のレベルは、前記前段回路内の浮遊拡散層を初期化したときのリセットレベルと前記浮遊拡散層に電荷を転送したときの信号レベルとを含み、
    　前記前段回路は、前記複数の画素の全ての露光が終了するタイミングの直前に前記リセットレベルを生成し、前記タイミングで前記信号レベルを生成し、
    　前記選択回路は、前記タイミングの直前に前記第１容量素子を前記後段回路に接続し、前記タイミングで前記第３容量素子を前記後段回路に接続する
    請求項２記載の固体撮像素子。
  4. 　前記選択回路は、前記第１容量素子を前記後段回路に接続する制御と、前記第１容量素子および前記第２容量素子を前記後段回路に接続する制御と、前記第３容量素子を前記後段回路に接続する制御と、前記第３容量素子および前記第４容量素子を前記後段回路に接続する制御とを前記画素信号の読出し期間内に順に行う
    請求項３記載の固体撮像素子。
  5. 　前記選択回路は、前記第１容量素子を前記後段回路に接続する制御と、前記第１容量素子および前記第２容量素子を前記後段回路に接続する制御と、前記信号レベルが所定の判定値を超えないと判定された場合には前記第３容量素子を前記後段回路に接続し、前記信号レベルが前記判定値より高いと判定された場合には前記第３容量素子および前記第４容量素子を前記後段回路に接続する制御とを前記画素信号の読出し期間内に順に行う
    請求項３記載の固体撮像素子。
  6. 　前記信号レベルが前記判定値より高いか否かを判定して判定結果を前記サンプルホールド回路に供給する判定回路をさらに具備する
    請求項５記載の固体撮像素子。
  7. 　前記判定回路は、前記複数の画素のそれぞれに配置される
    請求項６記載の固体撮像素子。
  8. 　前記判定回路は、前記複数の画素の外部に配置される
    請求項６記載の固体撮像素子。
  9. 　前記判定回路は、前記判定値に応じた判定信号と前記信号レベルに対応する前記ハイゲイン信号とを比較して前記判定結果を生成する
    請求項８記載の固体撮像素子。
  10. 　所定のランプ信号に基づいて前記ハイゲイン信号および前記ローゲイン信号のそれぞれをデジタル信号に変換するアナログデジタル変換器をさらに具備し、
    　前記判定回路は、前記ランプ信号と前記信号レベルに対応する前記ハイゲイン信号とを比較して前記判定結果を生成する
    請求項８記載の固体撮像素子。
  11. 　結合回路をさらに具備し、
    　前記前段回路、前記サンプルホールド回路および前記後段回路は、複数の画素のそれぞれに配置され、
    　前記結合回路は、前記複数の画素のうち一対の画素のそれぞれの前記サンプルホールド回路を結合する
    請求項１記載の固体撮像素子。
  12. 　前記結合回路は、所定方向に配列された一対の画素のそれぞれの前記サンプルホールド回路と、前記所定方向に対して垂直な方向に配列された一対の画素のそれぞれの前記サンプルホールド回路とのいずれかを選択して接続する
    請求項１１記載の固体撮像素子。
  13. 　前記ハイゲイン信号を変換したデジタル信号が配列されたフレームと前記ローゲイン信号を変換したデジタル信号が配列されたフレームとを合成するロジック回路をさらに具備する
    請求項１記載の固体撮像素子。
  14. 　前記複数の容量素子が所定の後段ノードから切り離されたときに前記後段ノードを初期化する後段リセットトランジスタをさらに具備し、
    　前記複数の容量素子は、第１容量素子、第２容量素子、第３容量素子および第４容量素子を含み、
    　前記後段回路は、前記後段ノードを介して前記画素信号を読み出し、
    　前記サンプルホールド回路は、
    　前記第１容量素子と、
    　前記第２容量素子と、
    　前記第３容量素子と、
    　前記第４容量素子と、
    　前記第１容量素子を前記後段ノードに接続する制御と、前記第１容量素子、前記第２容量素子、前記第３容量素子および前記第４容量素子を前記後段ノードから切り離す制御と、前記第３容量素子を前記後段ノードに接続する制御とを順に行う選択回路と
    を備える請求項１記載の固体撮像素子。
  15. 　アナログ信号を画素信号として生成する前段回路と、
    　所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド回路と、
    　前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段回路と、
    　前記ハイゲイン信号および前記ローゲイン信号から生成されたフレームを記録する記録部と
    を具備する撮像装置。
  16. 　前段回路が、アナログ信号を画素信号として生成する前段手順と、
    　サンプルホールド回路が、所定のハイゲインにより前記画素信号を増幅したハイゲイン信号を複数の容量素子のいずれかに保持し、前記ハイゲインよりも小さくて前記複数の容量素子の合成容量に応じたローゲインにより画素信号を増幅したローゲイン信号を生成するサンプルホールド手順と、
    　後段回路が、前記サンプルホールド回路から前記ハイゲイン信号および前記ローゲイン信号を順に読み出して出力する後段手順と
    を具備する固体撮像素子の制御方法。
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