WO2022196057A1 - 固体撮像素子 - Google Patents

固体撮像素子 Download PDF

Info

Publication number
WO2022196057A1
WO2022196057A1 PCT/JP2022/000864 JP2022000864W WO2022196057A1 WO 2022196057 A1 WO2022196057 A1 WO 2022196057A1 JP 2022000864 W JP2022000864 W JP 2022000864W WO 2022196057 A1 WO2022196057 A1 WO 2022196057A1
Authority
WO
WIPO (PCT)
Prior art keywords
stage
node
circuit
capacitive elements
selection
Prior art date
Application number
PCT/JP2022/000864
Other languages
English (en)
French (fr)
Inventor
ルォンフォン 朝倉
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to US18/550,180 priority Critical patent/US20240187752A1/en
Priority to DE112022001625.6T priority patent/DE112022001625T5/de
Priority to CN202280015652.5A priority patent/CN116965053A/zh
Publication of WO2022196057A1 publication Critical patent/WO2022196057A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/50—Control of the SSIS exposure
    • H04N25/53—Control of the integration time
    • H04N25/532—Control of the integration time by controlling global shutters in CMOS SSIS
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/766—Addressed sensors, e.g. MOS or CMOS sensors comprising control or output lines used for a plurality of functions, e.g. for pixel output, driving, reset or power
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Definitions

  • This technology relates to solid-state imaging devices. More specifically, it relates to a solid-state imaging device that performs AD (Analog to Digital) conversion for each column.
  • AD Analog to Digital
  • solid-state imaging devices use a column ADC (Analog to Digital Converter) method, in which an ADC is arranged for each column outside the pixel array section and pixel signals are sequentially read out row by row, with the aim of miniaturizing the pixels. It is In this column ADC method, rolling shutter distortion may occur if exposure is performed by a rolling shutter method in which exposure is started row by row. Therefore, in order to realize a global shutter method in which exposure is started simultaneously for all pixels, a solid-state imaging device has been proposed in which a pair of capacitors are provided for each pixel and the reset level and signal level are held in those capacitors (for example, , Non-Patent Document 1). A pair of transistors is arranged between the pair of capacitors and the preceding circuit, and a reset level and a signal level are supplied to the capacitors via these transistors.
  • a pair of transistors is arranged between the pair of capacitors and the preceding circuit, and a reset level and a signal level are supplied to the capacitors via these transistors.
  • a reset level and a signal level are held in a pair of capacitors for each pixel, thereby realizing a global shutter method in a column ADC method.
  • the longer the signal (reset level or signal level) is held in the pair of capacitors the more leakage current occurs at the pn junction between the high-impedance drain of the transistor and the semiconductor substrate. easier.
  • noise is generated in image data due to variations in the leak current for each pixel, and the image quality may be degraded.
  • This technology was created in view of this situation, and aims to improve image quality in solid-state imaging devices that expose all pixels simultaneously.
  • the present technology has been made to solve the above-described problems, and a first aspect thereof is to generate a predetermined number of capacitive elements, a predetermined reset level, and a signal level corresponding to the amount of exposure.
  • a vertical scanning circuit that performs control to lower the potential of the one end when the reset level and the signal level are held. This brings about the effect of suppressing leakage current.
  • the node is a post-stage node that is a connection point between the selection circuit and the post-stage circuit
  • the capacitive element includes first and second capacitive elements
  • the selection circuit are a first selection transistor for opening/closing a path between one end of the first capacitive element and the post-stage node, and a second selection transistor for opening/closing a path between one end of the second capacitive element and the post-stage node.
  • 2 selection transistors, the other ends of the first and second capacitive elements being commonly connected to a predetermined pre-stage node, and the pre-stage circuit being reset according to a predetermined pre-stage selection signal input to the gate.
  • the signal level to the preceding node, and the vertical scanning circuit may reduce the voltage of the preceding stage selection signal when the reset level and the signal level are held. . This brings about the effect of suppressing the leakage current by controlling the reference voltage.
  • the node is a pre-stage node that is a connection point between the pre-stage circuit and the selection circuit, and the predetermined number of capacitive elements includes first and second capacitive elements
  • the selection circuit includes a first selection transistor that opens and closes a path between one end of the first capacitive element and the preceding stage node, and a path between one end of the second capacitive element and the preceding stage node. and a second selection transistor that opens and closes, and the vertical scanning circuit receives a signal in which the other ends of the first and second capacitive elements are commonly connected when the reset level and the signal level are held.
  • the line reference voltage may be lowered. This brings about the effect of suppressing the leakage current by controlling the reference voltage.
  • the node is a pre-stage node that is a connection point between the pre-stage circuit and the selection transistor, and the predetermined number of capacitive elements are arranged between the selection transistor and the predetermined signal line.
  • the vertical scanning circuit includes a first capacitive element inserted and a second capacitive element inserted between the selection transistor and the post-stage circuit, and when the reset level and the signal level are held, the vertical scanning circuit operates on the signal line. may be lowered. This brings about the effect of suppressing the leakage current by controlling the reference voltage.
  • the node is a connection node between the pre-stage circuit and the post-stage circuit
  • the predetermined number of capacitive elements include first and second capacitive elements
  • the selection circuit is , a first selection transistor for opening/closing a path between one end of the first capacitive element and the connection node; and a second selection transistor for opening/closing a path between one end of the second capacitive element and the connection node.
  • a post-stage reset transistor is further provided, the node is a post-stage node that is a connection point between the selection circuit and the post-stage circuit, and the pre-stage circuit controls the reset level and the exposure amount. and a plurality of signal levels corresponding to each of the predetermined number of capacitive elements and held in the different capacitive elements.
  • a post-stage reset transistor may be arranged in a selection section that sequentially controls connection to a post-stage node, and the post-stage reset transistor may initialize the level of the post-stage node when the predetermined number of capacitive elements are disconnected from the post-stage node. This brings about the effect of reducing the kTC noise.
  • the predetermined number of capacitive elements includes first and second capacitive elements and third and fourth capacitive elements
  • the preceding circuit block is set at a first reset level and a a first pre-stage circuit that sequentially generates a first signal level and holds the first and second capacitive elements; and a third circuit that sequentially generates a second reset level and a second signal level.
  • a second pre-stage circuit to be held by a fourth capacitive element wherein the selection unit includes a first selection circuit that connects either one of the first and second capacitive elements to the post-stage node; A second selection circuit may be provided which connects one of the third and fourth capacitive elements to the post-stage node. This has the effect of holding the reset level and signal level of each of the two pixels.
  • the first pre-stage circuit includes a first photoelectric conversion element and a first pre-stage transfer transistor for transferring charges from the first photoelectric conversion element to the first floating diffusion layer. and a first reset transistor for initializing the first floating diffusion layer, and a first pre-amplification transistor for amplifying the voltage of the first floating diffusion layer
  • the second pre-stage circuit comprising: a second photoelectric conversion element; a second pre-stage transfer transistor for transferring charges from the second photoelectric conversion element to the second floating diffusion layer; and a second reset for initializing the second floating diffusion layer. and a second pre-amplifying transistor for amplifying the voltage of the second floating diffusion layer. This brings about the effect of holding the level according to the voltage of the floating diffusion layer.
  • the first pre-stage circuit further includes a first current source transistor connected to the first pre-stage node, and the second pre-stage circuit is connected to the second pre-stage node.
  • a connected second current source transistor is further provided, wherein the first pre-stage amplifying transistor amplifies the voltage of the first floating diffusion layer and outputs the amplified voltage to the first pre-stage node, and the second pre-stage amplifying transistor amplifies the voltage.
  • the amplifying transistor amplifies the voltage of the second floating diffusion layer and outputs the voltage to the second pre-stage node, and one end of each of the first and second capacitive elements is commonly connected to the first pre-stage node.
  • each is connected to the first selection circuit, one end of each of the third and fourth capacitive elements is commonly connected to the second preceding node, and the other end of each of the It may be connected to a second selection circuit. This brings about the effect of supplying a constant current to each pixel.
  • the first and second pre-stage transfer transistors transfer the charge to the first and second floating diffusion layers, and the first and second transfer transistors transfer the charges to the first and second floating diffusion layers.
  • the reset transistor initializes the first and second photoelectric conversion elements together with the first and second floating diffusion layers, and the first and second pre-stage transfer transistors reset the first and second transfer transistors at a predetermined exposure end timing.
  • the charge may be transferred to the second floating diffusion layer. This brings about the effect that all the pixels are exposed at the same time.
  • the selection unit controls connecting one of the first and second capacitive elements to the post-stage node and connecting the other of the first and second capacitive elements to the post-stage node.
  • the control for connecting, the control for connecting one of the third and fourth capacitive elements to the post-stage node, and the control for connecting the other of the third and fourth capacitive elements to the post-stage node may be sequentially performed. . This brings about the effect that the reset level and signal level of each of the two pixels are read in order.
  • the selection unit connects both one of the first and second capacitive elements and one of the third and fourth capacitive elements to the latter node in a predetermined addition mode.
  • the connection control and the control of connecting both the other of the first and second capacitive elements and the other of the third and fourth capacitive elements to the post-stage node may be sequentially performed. This brings about the effect that the signal added to the pixels is read out.
  • the first pre-stage circuit provides a first pre-stage selection for outputting the voltage amplified by the first pre-amplification transistor to a predetermined pre-stage node in accordance with a predetermined first selection signal.
  • the second pre-stage circuit includes: a second pre-stage selection transistor for outputting a voltage amplified by the second pre-amplification transistor to the pre-stage node in accordance with a predetermined second selection signal; and a current source transistor connected to the node, wherein one end of each of the first and second capacitive elements is commonly connected to the preceding node, and the other end of each is connected to the first selection circuit. , one end of each of the third and fourth capacitive elements may be commonly connected to the preceding node, and the other end of each may be connected to the second selection circuit. This brings about the effect that the current source transistor is shared by two pixels.
  • the first and second pre-selection transistors are sequentially closed immediately before a predetermined exposure end timing and after the exposure end timing, and the first stage selection transistor is closed.
  • the reset transistor initializes the first floating diffusion layer when the first pre-stage selection transistor is in the closed state
  • the second reset transistor initializes the first floating diffusion layer when the second pre-stage selection transistor is in the closed state.
  • the second floating diffusion layer is initialized immediately after the timing of the end of the exposure
  • the first and second pre-stage selection transistors are sequentially closed
  • the first and second pre-stage transfer transistors are , the charge may be transferred at a predetermined timing of completion of exposure.
  • the first aspect further comprises a short-circuiting transistor for opening and closing a path between the first rear-stage node and the second rear-stage node, wherein the predetermined number of capacitors are the first, second, and third , fourth, fifth, sixth, seventh and eighth capacitive elements, and the selecting section connects either one of the first and second capacitive elements to the first subsequent node.
  • a second selection circuit for connecting either one of the third and fourth capacitive elements to the first post-stage node; and one of the fifth and sixth capacitive elements for connecting the second and a fourth selection circuit connecting one of the seventh and eight capacitive elements to the second subsequent node.
  • the short-circuiting transistor is in an open state in a predetermined non-addition mode, and the selection section sequentially switches the first and second capacitive elements in the non-addition mode.
  • the control for connecting to the subsequent node and the control for sequentially connecting the seventh and eighth capacitive elements to the second subsequent node may be performed in a predetermined order.
  • the reset level and signal level of each of the four pixels are sequentially read out.
  • the short-circuiting transistor in a predetermined addition mode, is in a closed state, and in the addition mode, the selection section is configured to connect one of the first and second capacitive elements and the third and third capacitive elements. 4 is connected to the first subsequent node, and one of the fifth and sixth capacitance elements and one of the seventh and eighth capacitance elements are connected to the second subsequent node. and connecting the other of the first and second capacitive elements and the other of the third and fourth capacitive elements to the first post-stage node while connecting the other of the fifth and sixth capacitive elements.
  • the control for connecting the other of the seventh and eighth capacitive elements to the second subsequent node may be sequentially performed. This brings about the effect that four pixels are added in the pixel addition mode.
  • the predetermined number of capacitive elements includes first and second capacitive elements and a third capacitor
  • the pre-stage circuit block includes a first photoelectric conversion element and the first a first pre-stage transfer transistor for transferring charges from the photoelectric conversion element to a predetermined floating diffusion layer; a second photoelectric conversion element; and a second transfer transistor for transferring charges from the second photoelectric conversion element to a predetermined floating diffusion layer.
  • a reset transistor for initializing the floating diffusion layer, and a front amplification transistor for amplifying the voltage of the floating diffusion layer and outputting it to a predetermined front-stage node;
  • One end of each of the capacitive element and the third capacitive element may be commonly connected to the preceding node, and the other end of each may be connected to the selection section. This brings about the effect of holding the reset level and a plurality of signal levels.
  • the first and second pre-stage transfer transistors transfer the charge to the floating diffusion layer, and the reset transistor moves the first and second transfer transistors together with the floating diffusion layer.
  • the second photoelectric conversion element may be initialized, and the first and second pre-stage transfer transistors may sequentially transfer the charges to the first and second floating diffusion layers at a predetermined exposure end timing. This brings about the effect that all the pixels are exposed.
  • the selection unit controls connecting one of the first and second capacitive elements to the post-stage node and connecting the other of the first and second capacitive elements to the post-stage node.
  • the control for connecting and the control for connecting the third capacitive element to the subsequent node may be performed in order. This brings about the effect that the reset level and the plurality of signal levels are read out in order.
  • FIG. 4 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology
  • 4 is a timing chart showing an example of a pixel readout operation according to the first embodiment of the present technology
  • FIG. 4 is a circuit diagram showing a configuration example of a pixel in a comparative example
  • It is a figure which shows an example of the state of each pixel at the time of read-out of the reset level in 1st Embodiment of this technique, and at the time of initialization of a succeeding node.
  • It is a figure showing an example of a state of a pixel at the time of read-out of a signal level in a 1st embodiment of this art.
  • Timing chart which shows an example of global shutter operation in a 6th embodiment of this art. It is a timing chart which shows an example of the read-out operation
  • FIG. 1 is a block diagram showing a schematic configuration example of a vehicle control system
  • FIG. 4 is an explanatory diagram showing an example of an installation position of an imaging unit
  • First Embodiment Example of Controlling Pre-stage Selection Transistor
  • Second Embodiment Example in which Two Pixels Share a Circuit and Control the Pre-Selection Transistor
  • Third Embodiment Example of Short-circuiting Post-stage Nodes and Controlling Pre-stage Selection Transistor
  • Fourth Embodiment Example of Sharing a Current Source and Controlling a Pre-Selection Transistor 5.
  • FIG. 1 is a block diagram showing a configuration example of an imaging device 100 according to the first embodiment of the present technology.
  • This imaging device 100 is a device for capturing image data, and includes an imaging lens 110 , a solid-state imaging device 200 , a recording section 120 and an imaging control section 130 .
  • As the imaging device 100 a digital camera or an electronic device (smartphone, personal computer, etc.) having an imaging function is assumed.
  • the solid-state imaging device 200 captures image data under the control of the imaging control section 130 .
  • the solid-state imaging device 200 supplies image data to the recording section 120 via the signal line 209 .
  • the imaging lens 110 collects light and guides it to the solid-state imaging device 200 .
  • the imaging control unit 130 controls the solid-state imaging device 200 to capture image data.
  • the imaging control unit 130 supplies an imaging control signal including, for example, a vertical synchronization signal VSYNC to the solid-state imaging device 200 via the signal line 139 .
  • the recording unit 120 records image data.
  • the vertical synchronization signal VSYNC is a signal that indicates the timing of imaging, and a periodic signal with a constant frequency (such as 60 Hz) is used as the vertical synchronization signal VSYNC.
  • the imaging device 100 records image data
  • the image data may be transmitted to the outside of the imaging device 100.
  • an external interface is further provided for transmitting image data.
  • the imaging device 100 may further display image data.
  • a display section is further provided.
  • FIG. 2 is a block diagram showing a configuration example of the solid-state imaging device 200 according to the first embodiment of the present technology.
  • This solid-state imaging device 200 includes a vertical scanning circuit 211 , a pixel array section 220 , a timing control circuit 212 , a DAC (Digital to Analog Converter) 213 , a load MOS circuit block 250 and a column signal processing circuit 260 .
  • a pixel array section 220 a plurality of pixels such as the pixel 301 are arranged in a two-dimensional lattice.
  • each circuit in the solid-state imaging device 200 is provided on, for example, a single semiconductor chip.
  • the timing control circuit 212 controls the operation timings of the vertical scanning circuit 211, the DAC 213, and the column signal processing circuit 260 in synchronization with the vertical synchronization signal VSYNC from the imaging control section 130.
  • the DAC 213 generates a sawtooth ramp signal by DA (Digital to Analog) conversion.
  • the DAC 213 supplies the generated ramp signal to the column signal processing circuit 260 .
  • the vertical scanning circuit 211 sequentially selects and drives rows to output analog pixel signals.
  • a pixel photoelectrically converts incident light to generate an analog pixel signal. This pixel supplies a pixel signal to the column signal processing circuit 260 through the load MOS circuit block 250 .
  • the load MOS circuit block 250 is provided with a MOS transistor for supplying a constant current for each column.
  • the column signal processing circuit 260 executes signal processing such as AD conversion processing and CDS (Correlated Double Sampling) processing on pixel signals for each column.
  • the column signal processing circuit 260 supplies the image data made up of the processed signals to the recording unit 120 .
  • FIG. 3 is a circuit diagram showing one configuration example of the pixel 301 according to the first embodiment of the present technology.
  • a pre-stage circuit 310 In this pixel 301, a pre-stage circuit 310, capacitive elements 331 and 332, a selection circuit 350, a post-stage reset transistor 361, and a post-stage circuit 370 are arranged.
  • the capacitive elements 331 and 332 for example, capacitors of MIM (Metal-Insulator-Metal) structure are used. Note that the capacitive elements 331 and 332 are examples of the first and second capacitive elements described in the claims.
  • MIM Metal-Insulator-Metal
  • the pre-stage circuit 310 sequentially generates a reset level and a signal level and causes capacitive elements 331 and 332 to hold them.
  • This pre-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD (Floating Diffusion) reset transistor 313 , an FD 314 , a pre-stage amplification transistor 315 , a current source transistor 316 and a pre-stage selection transistor 317 .
  • the photoelectric conversion element 311 generates charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg from the vertical scanning circuit 211 .
  • the FD reset transistor 313 extracts electric charge from the FD 314 according to the FD reset signal rst from the vertical scanning circuit 211 and initializes it.
  • the FD 314 accumulates charges and generates a voltage corresponding to the amount of charges.
  • the front-stage amplification transistor 315 amplifies the voltage level of the FD 314 .
  • the front stage selection transistor 317 outputs the level amplified by the front stage amplification transistor 315 to the front stage node 330 in accordance with the front stage selection signal sela from the vertical scanning circuit 211 .
  • the respective drains of the FD reset transistor 313 and the pre-amplification transistor 315 are connected to the power supply voltage VDD.
  • Current source transistor 316 is connected to the source of pre-select transistor 317 . This current source transistor 316 supplies the current id1 under the control of the vertical scanning circuit 211 .
  • One ends of the capacitive elements 331 and 332 are commonly connected to the preceding node 330 , and the other ends are connected to the selection circuit 350 .
  • the selection circuit 350 includes selection transistors 351 and 352 .
  • the selection transistor 351 opens and closes the path between the capacitive element 331 and the post-stage node 360 according to the selection signal ⁇ r from the vertical scanning circuit 211 .
  • the selection transistor 352 opens and closes the path between the capacitive element 332 and the subsequent node 360 according to the selection signal ⁇ s from the vertical scanning circuit 211 .
  • the post-stage reset transistor 361 initializes the level of the post-stage node 360 to a predetermined potential Vreg according to the post-stage reset signal rstb from the vertical scanning circuit 211 .
  • a potential different from the power supply voltage VDD (for example, a potential lower than VDD) is set to the potential Vreg.
  • the post-stage circuit 370 includes a post-stage amplification transistor 371 and a post-stage selection transistor 372 .
  • the rear-stage amplification transistor 371 amplifies the level of the rear-stage node 360 .
  • the post-stage selection transistor 372 outputs a signal of a level amplified by the post-stage amplification transistor 371 to the vertical signal line 309 as a pixel signal in accordance with the post-stage selection signal selb from the vertical scanning circuit 211 .
  • nMOS n-channel Metal Oxide Semiconductor
  • the vertical scanning circuit 211 supplies a high level FD reset signal rst and a high level transfer signal trg to all rows at the start of exposure. Thereby, the photoelectric conversion element 311 is initialized.
  • this control will be referred to as "PD reset”.
  • the vertical scanning circuit 211 sets the front stage selection signal sela, the rear stage reset signal rstb, and the selection signal ⁇ r to high level for all rows, and keeps the FD reset signal rst at high level over the pulse period. supply.
  • the FD 314 is initialized, and the capacitive element 331 holds a level corresponding to the level of the FD 314 at that time. This control is hereinafter referred to as "FD reset".
  • the level of the FD 314 at the time of FD reset and the level corresponding to that level (holding level of the capacitive element 331 and level of the vertical signal line 309) are hereinafter collectively referred to as "P phase” or "reset level”. .
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg over the pulse period while setting the front-stage selection signal sela, the rear-stage reset signal rstb, and the selection signal ⁇ s to high level for all rows.
  • signal charges corresponding to the amount of exposure are transferred to the FD 314 , and a level corresponding to the level of the FD 314 at that time is held in the capacitive element 332 .
  • phase D the level of the FD 314 during signal charge transfer and the level corresponding to that level (the holding level of the capacitive element 332 and the level of the vertical signal line 309) are collectively referred to as "phase D" or “signal level” below. called.
  • Exposure control that simultaneously starts and ends exposure for all pixels in this way is called a global shutter method.
  • the pre-stage circuits 310 of all pixels sequentially generate a reset level and a signal level.
  • the reset level is held in the capacitor 331 and the signal level is held in the capacitor 332 .
  • the vertical scanning circuit 211 sequentially selects rows and sequentially outputs the reset level and signal level of the rows.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ r for a predetermined period while setting the front-stage selection signal sela and the rear-stage selection signal selb of the selected row to high level.
  • the capacitive element 331 is connected to the post-stage node 360, and the reset level is read.
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 opens the selection transistors 351 and 352 for a certain period of time to disconnect the capacitive elements 331 and 332 from the subsequent node 360 . At this time, the post-stage reset transistor 361 in the selected row may initialize the level of the post-stage node 360 .
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s for a predetermined period while keeping the front-stage selection signal sela and the rear-stage selection signal selb of the selected row at high level. Thereby, the capacitive element 332 is connected to the post-stage node 360, and the signal level is read.
  • the selection circuit 350 of the selected row performs control to connect the capacitive element 331 to the post-stage node 360, to disconnect the capacitive elements 331 and 332 from the post-stage node 360, and to connect the capacitive element 332 to the post-node 360. and control to connect to .
  • the post-stage circuit 370 of the selected row sequentially reads the reset level and the signal level from the capacitive elements 331 and 332 via the post-stage node 360 and outputs them to the vertical signal line 309 .
  • node 353 between the capacitive element 331 and the selection transistor 351 in the same figure is in a high impedance state while the capacitive element 331 holds the signal (reset level or signal level).
  • node 354 between capacitive element 332 and select transistor 352 is in a high impedance state.
  • a gray semicircle in the figure indicates a node that becomes high impedance during hold.
  • the capacitive elements 331 and 332 hold the reset level and the signal level over the time from the end of the exposure to the readout. There is a need. This hold time becomes longer for rows whose reading order is later, and can reach, for example, several tens of milliseconds for the slowest row. The longer the hold time and the higher the potential of high impedance nodes 353 and 354, the more likely leakage current will occur at the pn junction between those nodes and the semiconductor substrate.
  • the vertical scanning circuit 211 lowers the previous stage selection signal sela from high level (such as power supply voltage VDD) to middle level Vm when the reset level and signal level are held.
  • This middle level Vm is a voltage between a high level and a low level (ground voltage or the like). Due to the drop in the voltage of pre-stage selection signal sela, the potential of pre-stage node 330 drops, and the potentials of nodes 353 and 354 are also shifted to a lower level accordingly. Thereby, leakage current can be suppressed.
  • FIG. 4 is an example of a cross-sectional view of the selection transistor 351 according to the first embodiment of the present technology.
  • a p + semiconductor substrate 501 In a p + semiconductor substrate 501, n + regions 502 and 504 are formed. A gate electrode 503 is formed between these regions with an oxide film interposed therebetween.
  • N + regions 502 and 504 and gate electrode 503 function as select transistor 351 .
  • the n + region 502 is the drain of the select transistor 351 and is connected to one end of the capacitor 331 .
  • This node 353 is in a high impedance state while the signal level is being held.
  • this high-impedance node 353 The higher the potential of this high-impedance node 353 , the more likely leak current is generated at the pn junction between the node 353 and the semiconductor substrate 501 .
  • a dotted line in the figure indicates a leakage current that occurs when the potential is high. The same is true for node 354 .
  • the vertical scanning circuit 211 lowers the potentials of the nodes 353 and 354 by lowering the previous stage selection signal sela to the middle level Vm. Thereby, the leak current generated at the pn junction can be suppressed.
  • leakage current may increase between the drain and source of the selection transistors 351 and 352 .
  • the dashed-dotted line in the figure indicates the leakage current that occurs when the potential is too low.
  • the middle level Vm is adjusted to an optimum value that can suppress both the leakage current from the drain to the semiconductor substrate 501 and the leakage current between the drain and the source.
  • FIG. 5 is a block diagram showing a configuration example of the column signal processing circuit 260 according to the first embodiment of the present technology.
  • a vertical signal line 309 is wired to the load MOS circuit block 250 for each column. Assuming that the number of columns is I (I is an integer), I vertical signal lines 309 are wired. A load MOS transistor 251 that supplies a constant current id2 is connected to each of the vertical signal lines 309 .
  • a plurality of ADCs 261 and a digital signal processing unit 262 are arranged in the column signal processing circuit 260 .
  • ADC 261 is arranged for each column. Assuming that the number of columns is I, I ADCs 261 are arranged.
  • the ADC 261 uses the ramp signal Rmp from the DAC 213 to convert analog pixel signals from the corresponding column into digital signals.
  • This ADC 261 supplies a digital signal to the digital signal processing section 262 .
  • the ADC 261 is a single-slope ADC that includes a comparator and a counter.
  • the digital signal processing unit 262 performs predetermined signal processing such as CDS processing on each digital signal for each column.
  • the digital signal processing unit 262 supplies image data made up of processed digital signals to the recording unit 120 .
  • FIG. 6 is a timing chart showing an example of global shutter operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 sets the post-stage reset signal rstb and the selection signal ⁇ r to high level for all rows (in other words, all pixels) at timing T0 immediately before the start of exposure.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst and transfer signal trg to all rows from timing T0 to timing T1 after the pulse period has elapsed. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • N is an integer indicating the total number of lines
  • n is an integer from 1 to N.
  • the vertical scanning circuit 211 turns on the current source transistors 316 while setting the previous stage selection signal sela to high level in all rows, and keeps the FD reset signal rst at high level over the pulse period. supply. As a result, all pixels are FD-reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r to low level.
  • the vertical scanning circuit 211 sets the selection signal ⁇ s to high level in all rows, and supplies the high level transfer signal trg over the pulse period. This samples and holds the signal level. Also, the potential of the previous stage node 330 drops from VDD-Vgs to VDD-Vgs-Vsig.
  • Vgs indicates the gate-source voltage of the pre-stage selection transistor 317
  • Vsig indicates the signal level.
  • the vertical scanning circuit 211 At timing T5 after timing T4, the vertical scanning circuit 211 returns the selection signal ⁇ s to low level. Immediately after that, at timing T6, the vertical scanning circuit 211 returns the post-stage reset signal rstb to low level.
  • the vertical scanning circuit 211 sets the FD reset signal rst to high level, and lowers the previous stage selection signal sela from high level (such as power supply voltage VDD) to middle level Vm.
  • the potential of the previous stage node drops from VDD-Vgs-Vsig and becomes Vm-Vgs at timing T8.
  • the high-impedance node 353 on the reset side drops from Vreg to Vreg-(VDD-Vm).
  • the high impedance node 354 on the signal side drops from Vreg to Vreg-(VDD-Vm)+Vsig.
  • the vertical scanning circuit 211 turns off the current source transistor 316 to stop the current id1.
  • the vertical scanning circuit 211 sets the previous stage selection signal sela to low level (eg, ground voltage VSS).
  • the potential of the node 353 remains at Vreg and the potential of the node 354 rises to Vreg+Vsig.
  • the dashed-dotted line in FIG. 10 indicates potential fluctuations of nodes 353 and 354 when the pre-stage selection transistor 317 is not provided. In this case, since nodes 353 and 354 are at high potential, leakage current may occur at the pn junction.
  • the front stage selection transistor 317 is provided and the vertical scanning circuit 211 lowers the front stage selection signal sela to the middle level Vm, the potentials of the nodes 353 and 354 can be lowered. Thereby, leakage current can be suppressed.
  • FIG. 7 is a timing chart showing an example of a pixel readout operation according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 keeps the FD reset signal rst at high level and sets the front-stage selection signal sela and the rear-stage selection signal selb of the n-th row to high level.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T10.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r to the n-th row over a period from timing T11 immediately after timing T10 to timing T12.
  • the potential of pre-stage node 330 rises and returns to power supply voltage VDD, and the potentials of nodes 353 and 354 also rise. Also, the potential of the post-stage node 360 becomes the reset level.
  • the ADC 261 AD-converts this reset level.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb over the pulse period from timing T13.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s to the n-th row over the period from timing T14 to timing T15.
  • the potential of the post-stage node 360 becomes the signal level.
  • the ADC 261 AD-converts this signal level. The difference between the reset level and the signal level corresponds to the net signal level after removing reset noise and offset noise of the FD.
  • high-level selection signals ⁇ r and ⁇ s are supplied in order.
  • selection section 340 connects capacitive elements 331 and 332 to subsequent node 360 in order. Then, the reset level and signal level of the first pixel in the pixel block 300 are read out in order.
  • the vertical scanning circuit 211 returns the previous stage selection signal sela to high level within the readout period.
  • the solid-state imaging device 200 reads the signal level after the reset level, the order is not limited to this.
  • the solid-state imaging device 200 can also read the reset level after the signal level.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ r after the high-level selection signal ⁇ s. Also, in this case, it is necessary to reverse the slope of the ramp signal.
  • FIG. 8 is a circuit diagram showing a configuration example of a pixel in a comparative example.
  • the selection circuit 350 is not provided, and a transfer transistor is inserted between the pre-stage node 330 and the pre-stage circuit.
  • Capacitors C1 and C2 are inserted instead of capacitive elements 331 and 332, respectively.
  • Capacitor C 1 is inserted between pre-stage node 330 and the ground terminal, and capacity C 2 is inserted between pre-stage node 330 and post-stage node 360 .
  • Exposure control and readout control of pixels in this comparative example are described, for example, in "Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 ⁇ m-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020”, Figure 5.5.2.
  • the capacitance value of each of capacitors C1 and C2 is C
  • kTC noise level Vn during exposure and reading is expressed by the following equation.
  • Vn (3*kT/C) 1/2 Equation 1
  • k is the Boltzmann's constant
  • the unit is, for example, Joules per Kelvin (J/K).
  • T is the absolute temperature, and the unit is, for example, Kelvin (K).
  • the unit of Vn is, for example, volts (V)
  • the unit of C is, for example, farads (F).
  • FIG. 9 is a diagram showing an example of the states of the pixels 301 when the reset level is read and when the subsequent node is initialized according to the first embodiment of the present technology.
  • a indicates the state of the pixel 301 when the reset level is read
  • b indicates the state of the pixel 301 when the subsequent node 360 is initialized.
  • the selection transistor 351, the selection transistor 352, and the post-stage reset transistor 361 are represented by the symbol of a switch for convenience of explanation.
  • the vertical scanning circuit 211 closes the selection transistor 351 and opens the selection transistor 352 and the post-stage reset transistor 361 .
  • the reset level of the first pixel is read out via the post-stage circuit 370 .
  • the vertical scanning circuit 211 After reading the reset level, the vertical scanning circuit 211 opens the selection transistor 351 and the selection transistor 352 and closes the post-stage reset transistor 361, as illustrated in b in FIG. Thereby, capacitive elements 331 and 332 are disconnected from post-stage node 360, and the level of post-stage node 360 is initialized.
  • the capacitance value of the parasitic capacitance Cp of the post-stage node 360 disconnected from the capacitive elements 331 and 332 is much smaller than that of the capacitive elements 331 and 332 .
  • the parasitic capacitance Cp is several femtofarads (fF)
  • the capacitive elements 331 and 332 are on the order of several tens of femtofarads.
  • FIG. 10 is a diagram showing an example of the state of the pixel 301 when reading the signal level according to the first embodiment of the present technology.
  • the vertical scanning circuit 211 closes the selection transistor 352 and opens the selection transistor 351 and the post-stage reset transistor 361 . As a result, the signal level of the first pixel is read out via the post-stage circuit 370 .
  • the post-stage reset transistor 361 is driven during reading, so kTC noise is generated at that time.
  • the capacitive elements 331 and 332 are disconnected when the post-stage reset transistor 361 is driven, and the parasitic capacitance Cp at that time is small. Therefore, the kTC noise during readout can be ignored compared to the kTC noise during exposure. Therefore, the kTC noise during exposure and readout is expressed by Equation 7.
  • the pixel block 300 in which the capacitance is separated during readout has smaller kTC noise than the comparative example in which the capacitance is not separated during readout. Thereby, the image quality of image data can be improved.
  • the potential of the nodes 353 and 354 during holding is lowered by controlling the pre-stage selection transistor 317, so that the leakage current of the pn junction can be suppressed. .
  • the image quality of image data can be improved.
  • Second Embodiment> In the first embodiment described above, the post-stage reset transistor and selection circuit are arranged for each pixel, but in this configuration, it is difficult to reduce the circuit scale.
  • the solid-state imaging device 200 of the second embodiment differs from that of the first embodiment in that two adjacent pixels share a post-stage reset transistor and a selection circuit.
  • FIG. 11 is a circuit diagram showing one configuration example of the pixel block 300 according to the second embodiment of the present technology.
  • a plurality of pixel blocks 300 are arranged in the pixel array section 220 of the second embodiment.
  • Pixels 301 and 302 are arranged in each pixel block 300 .
  • a front-stage circuit block 305 In the pixel block 300, a front-stage circuit block 305, capacitive elements 331, 332, 336 and 337, a selection section 340, a rear-stage reset transistor 361, and a rear-stage circuit 370 are arranged.
  • Pre-stage circuits 310 and 320 are arranged in the pre-stage circuit block 305 .
  • Selection circuits 350 and 355 are arranged in the selection unit 340 .
  • the post-stage circuit 370 includes a post-stage amplification transistor 371 and a post-stage selection transistor 372 .
  • the selection circuit 350 connects one of the capacitive elements 331 and 332 to the subsequent node 360 .
  • Selection circuit 355 connects one of capacitive elements 336 and 337 to post-stage node 360 .
  • the selection circuit 350 is an example of the first selection circuit described in the claims, and the selection circuit 355 is an example of the second selection circuit described in the claims.
  • FIG. 12 is a circuit diagram showing a configuration example of pre-stage circuits 310 and 320 and selection circuits 350 and 355 according to the second embodiment of the present technology.
  • the front-stage circuit 310 includes a photoelectric conversion element 311 , a transfer transistor 312 , an FD reset transistor 313 , an FD 314 , a front-stage amplification transistor 315 , a current source transistor 316 and a front-stage selection transistor 317 .
  • the pre-stage circuit 320 includes a photoelectric conversion element 321 , a transfer transistor 322 , an FD reset transistor 323 , an FD 324 , a pre-stage amplification transistor 325 , a current source transistor 326 and a pre-stage selection transistor 327 .
  • the preceding stage selection signal sela is supplied to the preceding stage selection transistors 317 and 327 .
  • the photoelectric conversion elements 311 and 321 generate charges by photoelectric conversion.
  • the transfer transistor 312 transfers charges from the photoelectric conversion element 311 to the FD 314 according to the transfer signal trg1 from the vertical scanning circuit 211 .
  • the transfer transistor 322 transfers charges from the photoelectric conversion element 321 to the FD 324 according to the transfer signal trg2 from the vertical scanning circuit 211 .
  • the photoelectric conversion elements 311 and 321 are examples of the first and second photoelectric conversion elements described in the claims.
  • Transfer transistors 312 and 322 are examples of the first and second transfer transistors described in the claims.
  • the FD reset transistor 313 extracts electric charge from the FD 314 according to the FD reset signal rst1 from the vertical scanning circuit 211 and initializes it.
  • the FD reset transistor 323 extracts charge from the FD 324 and initializes it according to the FD reset signal rst2 from the vertical scanning circuit 211 .
  • the FDs 314 and 324 accumulate charges and generate voltages according to the amount of charges.
  • the FD reset transistors 313 and 323 are examples of the first and second reset transistors described in the claims.
  • FDs 314 and 324 are examples of the first and second floating diffusion layers described in the claims.
  • the front-stage amplification transistor 315 amplifies the voltage level of the FD 314 and outputs it to the front-stage node 330 via the front-stage selection transistor 317 .
  • the front-stage amplification transistor 325 amplifies the voltage level of the FD 324 and outputs it to the front-stage node 335 via the front-stage selection transistor 327 .
  • the pre-amplification transistors 315 and 325 are examples of the first and second pre-amplification transistors described in the claims.
  • the respective drains of the FD reset transistors 313 and 323 and the pre-amplification transistors 315 and 325 are connected to the power supply voltage VDD.
  • Current source transistor 316 is connected to the source of pre-select transistor 317 . This current source transistor 316 supplies the current id11 under the control of the vertical scanning circuit 211 .
  • Current source transistor 326 is connected to the source of pre-select transistor 327 . This current source transistor 326 supplies the current id12 under the control of the vertical scanning circuit 211 .
  • the current source transistors 316 and 326 are examples of the first and second current source transistors described in the claims.
  • each of the capacitive elements 331 and 332 is commonly connected to the preceding node 330 , and the other end of each is connected to the selection circuit 350 .
  • One end of each of capacitive elements 336 and 337 is commonly connected to previous node 335 , and the other end of each is connected to selection circuit 355 .
  • the selection circuit 350 includes selection transistors 351 and 352 .
  • the selection transistor 351 opens and closes the path between the capacitive element 331 and the subsequent node 360 according to the selection signal ⁇ r1 from the vertical scanning circuit 211 .
  • the selection transistor 352 opens and closes the path between the capacitive element 332 and the subsequent node 360 according to the selection signal ⁇ s1 from the vertical scanning circuit 211 .
  • the selection circuit 355 includes selection transistors 356 and 357 .
  • the selection transistor 356 opens and closes the path between the capacitive element 336 and the post-stage node 360 according to the selection signal ⁇ r2 from the vertical scanning circuit 211 .
  • the selection transistor 357 opens and closes the path between the capacitive element 337 and the post-stage node 360 according to the selection signal ⁇ s2 from the vertical scanning circuit 211 .
  • nMOS transistors for example, are used as various transistors (transfer transistors 312 and the like) in the pixel block 300 .
  • a circuit composed of the above-described front-stage circuit 310, capacitive elements 331 and 332, selection circuit 350, rear-stage reset transistor 361, and rear-stage circuit 370 functions as one pixel.
  • a circuit including the front-stage circuit 320, the capacitive elements 336 and 337, the selection circuit 355, the rear-stage reset transistor 361, and the rear-stage circuit 370 also functions as one pixel. These two pixels share the post-stage reset transistor 361 and the post-stage circuit 370 .
  • two pixels in the pixel block 300 are arranged in the column direction, for example. In other words, these two pixels are placed in odd and even rows. Note that the positional relationship between the two pixels in the pixel block 300 is not limited to odd-numbered rows and even-numbered rows. For example, two pixels can be arranged in odd and even columns. Alternatively, one of the two pixels can be arranged diagonally above the other.
  • FIG. 13 is a timing chart showing an example of global shutter operation according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signals rst1 and rst2 and a transfer signal trg1 to all rows (in other words, all pixels) from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. and trg2.
  • all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • rst1_[n], rst2_[n], trg1_[n], and trg2_[n] in the same figure indicate signals to pixels in the n-th row among the N rows.
  • N is an integer indicating the total number of rows in which the pixel blocks 300 are arranged, and n is an integer from 1 to N. If the two pixels in pixel block 300 are even and odd rows of pixels, the nth row of pixel block 300 includes two rows of odd and even rows.
  • the vertical scanning circuit 211 sets the post-stage reset signal rstb and the selection signals ⁇ r1 and ⁇ r2 to high level in all rows, and keeps the FD reset signals rst1 and rst2 at high level over the pulse period. supply. As a result, all pixels are FD-reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signals ⁇ r1 and ⁇ r2 to low level.
  • the vertical scanning circuit 211 supplies high-level transfer signals trg1 and trg2 over the pulse period while setting the post-stage reset signal rstb and the selection signals ⁇ s1 and ⁇ s2 to high levels in all rows. This samples and holds the signal level. Also, ⁇ s1_[n] and ⁇ s2_[n] in the same figure indicate signals to pixels in the n-th row.
  • the vertical scanning circuit 211 returns the selection signals ⁇ s1 and ⁇ s2 to low level.
  • FIG. 14 is a timing chart showing an example of readout operation of the first pixel in the pixel block 300 according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 sets the n-th row FD reset signals rst1 and rst2 and the subsequent stage selection signal selb to high level.
  • the post-stage reset signal rstb for all rows is controlled to low level.
  • selb_[n] in the figure indicates a signal to the n-th row pixel.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r1 to the n-th row over a period from timing T11 immediately after timing T10 to timing T12.
  • the potential of the post-stage node 360 becomes the reset level Vrst1.
  • the ADC 261 AD-converts this reset level.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T13 immediately after timing T12. As a result, when a parasitic capacitance exists in the post-stage node 360, the history of the previous signal held in the parasitic capacitance can be erased.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s1 to the n-th row over a period from timing T14 to timing T15 immediately after initialization of the subsequent node 360 .
  • the potential of the post-stage node 360 becomes the signal level Vsig1.
  • the ADC 261 AD-converts this signal level.
  • the difference between the reset level Vrst1 and the signal level Vsig1 corresponds to the net signal level after removing the FD reset noise and offset noise.
  • FIG. 15 is a timing chart showing an example of readout operation of the second pixel in the pixel block 300 according to the second embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T16 immediately after timing T15.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r2 to the n-th row over a period from timing T17 to timing T18 immediately after initialization of the subsequent node 360 .
  • the potential of the post-stage node 360 becomes the reset level Vrst2.
  • the ADC 261 AD-converts this reset level.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T19 immediately after timing T18.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ s2 to the n-th row over a period from timing T20 to timing T21 immediately after initialization of the subsequent node 360 .
  • the potential of the post-stage node 360 becomes the signal level Vsig2.
  • the ADC 261 AD-converts this signal level.
  • the vertical scanning circuit 211 returns the n-th row FD reset signals rst1 and rst2 and the subsequent stage selection signal selb to low level.
  • High-level selection signals ⁇ r1, ⁇ s1, ⁇ r2 and ⁇ s2 are supplied in order.
  • Selecting section 340 connects capacitive elements 331 , 332 , 336 and 337 to subsequent node 360 in order according to these selection signals. Then, the reset level Vrst1 and signal level Vsig1 of the first pixel in the pixel block 300 and the reset level Vrst2 and signal level Vsig2 of the second pixel are read in order.
  • FIG. 16 is a flow chart showing an example of the operation of the solid-state imaging device 200 according to the second embodiment of the present technology. This operation is started, for example, when a predetermined application for capturing image data is executed.
  • the vertical scanning circuit 211 exposes all pixels (step S901). Then, the vertical scanning circuit 211 selects a row of the pixel block 300 to be read (step S902). The column signal processing circuit 260 reads the reset level of the first pixel in the pixel block 300 of that row (step S903), and then reads the signal level of that pixel (step S904). Subsequently, the column signal processing circuit 260 reads the reset level of the second pixel (step S905), and then reads the signal level of that pixel (step S906).
  • the solid-state imaging device 200 determines whether reading of all rows has been completed (step S907). If readout of all rows has not been completed (step S907: No), the solid-state imaging device 200 repeats step S902 and subsequent steps. On the other hand, when reading of all rows is completed (step S907: Yes), the solid-state imaging device 200 executes CDS processing and the like, and ends the operation for imaging. When image data of a plurality of images are continuously captured, steps S901 to S907 are repeatedly executed in synchronization with the vertical synchronization signal.
  • the circuit scale of the pixel array section 220 is reduced compared to the case where they are not shared. can do.
  • the solid-state imaging device 200 sequentially reads the pixel signals of the two pixels in the pixel block 300, but this configuration may result in insufficient readout speed.
  • the solid-state imaging device 200 of the first modification of the second embodiment differs from that of the second embodiment in that pixel addition is performed.
  • FIG. 17 is a timing chart showing an example of reset level and signal level readout operations in the first modification of the second embodiment of the present technology.
  • One of a plurality of modes including a non-addition mode in which pixel addition is not performed and an addition mode in which pixel addition is performed is set in the solid-state imaging device 200 of the first modification of the second embodiment.
  • the global shutter operation and readout operation in non-addition mode are the same as in the second embodiment.
  • Global shutter operation in additive mode is similar to non-additive mode.
  • the vertical scanning circuit 211 When reading is performed in the addition mode, as illustrated in the figure, at timing T10 when reading of the n-th row is started, the vertical scanning circuit 211 supplies high-level FD reset signals rst1 and rst2 over the pulse period. . Further, the vertical scanning circuit 211 sets the subsequent stage selection signal selb to high level during the readout period from timing T10 to timing T15.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ r1 and ⁇ s2 to the n-th row over a period from timing T11 immediately after timing T10 to timing T12. As a result, the potential of the post-stage node 360 becomes the reset level Vrst.
  • This reset level Vrst is the sum of the reset levels of the two pixels in the pixel block 300 .
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from timing T13 immediately after timing T12.
  • the vertical scanning circuit 211 supplies high-level selection signals ⁇ r2 and ⁇ s2 to the n-th row over a period from timing T14 to timing T15 immediately after initialization of the subsequent node 360 .
  • the potential of the post-stage node 360 becomes the signal level Vsig.
  • This signal level Vsig is a value obtained by adding the signal levels of two pixels in the pixel block 300 .
  • high-level selection signals ⁇ r1 and ⁇ s1 are supplied, and the selection section 340 connects the capacitive elements 331 and 336 to the subsequent node 360 according to these selection signals. In other words, the capacitive element 331 and the capacitive element 336 are short-circuited. Thereby, the reset levels of two pixels are added. Also, high-level selection signals ⁇ r2 and ⁇ s2 are supplied, and the selection section 340 connects the capacitive elements 332 and 337 to the post-stage node 360 according to these selection signals. In other words, capacitive element 332 and capacitive element 337 are short-circuited. As a result, the signal levels of the two pixels are added. By adding these pixels, sensitivity and readout speed can be improved as compared with the case where they are not added. In addition, since the number of rows to be read out is reduced by pixel addition, power consumption can be reduced.
  • the solid-state imaging device 200 reads the signal level after the reset level
  • the order is not limited to this, and the reset level can also be read after the signal level.
  • the selector 340 connects the capacitive elements 331 and 336 to the subsequent node 360 and connects the capacitive elements 332 and 337 to the subsequent node 360.
  • the respective pixel signals of the two pixels can be added.
  • sensitivity and read speed can be improved and power consumption can be reduced as compared with the case where the addition is not performed.
  • the circuits in the solid-state imaging device 200 are provided on a single semiconductor chip. be.
  • the solid-state imaging device 200 of the second modification of the second embodiment differs from the second embodiment in that the circuits in the solid-state imaging device 200 are distributed over two semiconductor chips.
  • FIG. 18 is a diagram showing an example of the layered structure of the solid-state imaging device 200 in the second modified example of the second embodiment of the present technology.
  • a solid-state imaging device 200 of a second modification of the second embodiment includes a circuit chip 202 and pixel chips 201 stacked on the circuit chip 202 . These chips are electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the pixel chip 201 .
  • a lower pixel array section 222 and a column signal processing circuit 260 are arranged in the circuit chip 202 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a vertical scanning circuit 211 , a timing control circuit 212 , a DAC 213 and a load MOS circuit block 250 are also arranged on the circuit chip 202 . These circuits are omitted in the figure.
  • the pixel chip 201 is manufactured by, for example, a pixel-dedicated process
  • the circuit chip 202 is manufactured by, for example, a CMOS (Complementary MOS) process.
  • the pixel chip 201 is an example of the first chip described in the claims
  • the circuit chip 202 is an example of the second chip described in the claims.
  • FIG. 19 is a circuit diagram showing a configuration example of the pixel block 300 in the second modified example of the second embodiment of the present technology.
  • the preceding stage circuit block 305 is arranged on the pixel chip 201 , and other circuits and elements (capacitance elements 331 and 332 , etc.) are arranged on the circuit chip 202 .
  • the current source transistors 316 and 326 can also be arranged on the circuit chip 202 .
  • the area of the pixels can be reduced and the pixels can be easily miniaturized. become.
  • the circuits and elements in the pixel block 300 are distributed over two semiconductor chips, which facilitates miniaturization of pixels. become.
  • FIG. 20 is a diagram showing an example of the layered structure of the solid-state imaging device 200 according to the third modification of the second embodiment of the present technology.
  • a solid-state imaging device 200 of the third modification of the second embodiment includes an upper pixel chip 203 , a lower pixel chip 204 and a circuit chip 202 . These chips are stacked and electrically connected, for example, by Cu--Cu bonding. In addition to Cu--Cu bonding, vias and bumps can also be used for connection.
  • An upper pixel array section 221 is arranged in the upper pixel chip 203 .
  • a lower pixel array section 222 is arranged in the lower pixel chip 204 .
  • Some of the pixels in the pixel array section 220 are arranged in the upper pixel array section 221 and the rest are arranged in the lower pixel array section 222 .
  • a column signal processing circuit 260 In the circuit chip 202, a column signal processing circuit 260, a vertical scanning circuit 211, a timing control circuit 212, a DAC 213 and a load MOS circuit block 250 are arranged. Circuits other than the column signal processing circuit 260 are omitted in the figure.
  • the lower pixel chip 204 of the second layer can be manufactured by a dedicated process for capacitors and switches.
  • the circuits in the solid-state imaging device 200 are distributed over the three semiconductor chips, so that the circuits are distributed over the two semiconductor chips. Pixels can be further miniaturized as compared with the case where
  • the solid-state imaging device 200 sequentially reads the pixel signals of the two pixels in the pixel block 300, but this configuration may result in insufficient readout speed.
  • the solid-state imaging device 200 of the third embodiment differs from that of the second embodiment in that pixel addition is performed.
  • FIG. 21 is a plan view showing one configuration example of the pixel array section 220 according to the third embodiment of the present technology.
  • a is a plan view showing an example of the pixel array section 220 in the Bayer arrangement.
  • b in the figure is a plan view showing an example of the pixel array section 220 in a quadra-bayer arrangement.
  • R (Red), G (Green), and B (Blue) pixels are arranged in a Bayer array, as illustrated by a in FIG.
  • the solid-state imaging device 200 can add the pixel signals of the R pixel 301 and the neighboring R pixels 302 to 304 .
  • the solid-state imaging device 200 can add the respective pixel signals of four neighboring pixels.
  • the pixels can also be arrayed in a quadra-Bayer array as exemplified by b in the figure.
  • the Quadra Bayer array four pixels of the same color are arranged adjacently in 2 rows ⁇ 2 columns. Focusing on the 4 pixels of R, the 4 pixels of B are arranged on the lower right of them, and the 4 pixels of G are arranged on the right and lower sides thereof.
  • the solid-state imaging device 200 can add respective pixel signals of four adjacent pixels of the same color (pixels 301 to 304, etc.) among these pixels.
  • the pixel array is not limited to the Bayer array or quadra Bayer array.
  • pixels of R, G, B and W can be arranged.
  • FIG. 22 is a circuit diagram showing one configuration example of the pixel block 300 according to the third embodiment of the present technology.
  • the pixel block 300 of the third embodiment four pixels to be added when pixel addition is performed are arranged.
  • pixels 301 through 304 in FIG. 21 are arranged within pixel block 300 .
  • the pixel block 300 of the third embodiment is further provided with capacitive elements 431 , 432 , 436 and 437 , a short-circuit transistor 480 , a post-stage reset transistor 461 , and a post-stage circuit 470 .
  • pre-stage circuits 410 and 420 are further arranged in pre-stage circuit block 305
  • selection circuits 450 and 455 are further arranged in selection section 340 .
  • the vertical scanning circuit 211 supplies the post-stage reset signal rstb1 to the post-stage reset transistor 361 and supplies the post-stage reset signal rstb2 to the post-stage reset transistor 461 .
  • a post-amplification transistor 471 and a post-selection transistor 472 are arranged in the post-stage circuit 470 .
  • nMOS transistors are used as these transistors.
  • the circuit configurations of the post-stage reset transistor 461 and the post-stage circuit 470 are the same as those of the post-stage reset transistor 361 and the post-stage circuit 370 .
  • Post-stage circuits 370 and 470 are connected to the same vertical signal line 309 .
  • the vertical scanning circuit 211 supplies the rear-stage selection signal selb1 to the rear-stage selection transistor 372 and the rear-stage selection signal selb2 to the rear-stage selection transistor 472 .
  • the pre-stage circuit 410 sequentially generates a reset level and a signal level and causes the capacitive elements 431 and 432 to hold them.
  • Pre-stage circuit 420 sequentially generates a reset level and a signal level and causes capacitive elements 436 and 437 to hold them.
  • the capacitors 431 and 432 are examples of the fifth and sixth capacitors described in the claims, and the capacitors 436 and 437 are examples of the seventh and eighth capacitors described in the claims. It is an example of an element.
  • the selection circuit 450 connects one of the capacitive elements 431 and 432 to the subsequent node 460
  • the selection circuit 455 connects one of the capacitive elements 436 and 437 to the subsequent node 460 .
  • the selection circuit 450 is an example of the third selection circuit described in the claims
  • the selection circuit 455 is an example of the fourth selection circuit described in the claims.
  • the subsequent node 360 is an example of the first subsequent node described in the claims
  • the subsequent node 460 is an example of the second subsequent node described in the claims.
  • the short-circuit transistor 480 opens and closes the path between the rear-stage node 360 and the rear-stage node 460 according to the short-circuit signal sht from the vertical scanning circuit 211 .
  • An nMOS transistor for example, is used as the short-circuit transistor 480 .
  • FIG. 23 is a circuit diagram showing a configuration example of pre-stage circuits 410 and 420 and selection circuits 450 and 455 according to the third embodiment of the present technology.
  • the front-stage circuit 410 includes a photoelectric conversion element 411 , a transfer transistor 412 , an FD reset transistor 413 , an FD 414 , a front-stage amplification transistor 415 , a current source transistor 416 and a front-stage selection transistor 417 .
  • the vertical scanning circuit 211 supplies a transfer signal trg3 and an FD reset signal rst3 to the transfer transistor 412 and the FD reset transistor 413 .
  • the pre-stage circuit 420 also includes a photoelectric conversion element 421 , a transfer transistor 422 , an FD reset transistor 423 , an FD 424 , a pre-stage amplification transistor 425 , a current source transistor 426 and a pre-stage selection transistor 427 .
  • the vertical scanning circuit 211 supplies a transfer signal trg4 and an FD reset signal rst4 to the transfer transistor 422 and the FD reset transistor 423, respectively.
  • the preceding stage selection signal sela is supplied to the preceding stage selection transistors 417 and 427 .
  • the selection circuit 450 includes selection transistors 451 and 452
  • the selection circuit 455 includes selection transistors 456 and 457 .
  • the vertical scanning circuit 211 supplies selection signals ⁇ r3 and ⁇ s3 to the selection transistors 451 and 452 and supplies selection signals ⁇ r4 and ⁇ s4 to the selection transistors 456 and 457 .
  • the circuit configurations of the pre-stage circuits 410 and 420 are similar to those of the pre-stage circuits 310 and 320.
  • the circuit configurations of select circuits 450 and 455 are similar to those of select circuits 350 and 355, respectively.
  • FIG. 24 is a timing chart showing an example of readout operations for the first and second pixels in the pixel block 300 according to the third embodiment of the present technology.
  • One of a plurality of modes including a non-addition mode in which pixel addition is not performed and an addition mode in which pixel addition is performed is set in the solid-state imaging device 200 of the third embodiment.
  • the global shutter operation and readout operation in non-addition mode are the same as in the second embodiment.
  • Global shutter operation in additive mode is similar to non-additive mode.
  • the vertical scanning circuit 211 sets the short-circuit signal sht to low level. Also, at the timing T10 to start reading out the rows of the n-th pixel block 300, the vertical scanning circuit 211 sets the FD reset signals rst1 to rst4 to high level. Further, the vertical scanning circuit 211 sets the post-selection signal selb1 to high level and the post-selection signal selb2 to low level during the period from timings T10 to T18.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb1 during the pulse period from timings T10 to T11, and supplies a high-level selection signal ⁇ r1 during the period from timings T11 to T12. During this period, the reset level Vrst1 of the first pixel is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb1 during the pulse period from timings T12 to T13, and supplies a high-level selection signal ⁇ s1 during the period from timings T13 to T14. During this period, the signal level Vsig1 of the first pixel is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb1 during the pulse period from timings T14 to T15, and supplies a high-level selection signal ⁇ r2 during the period from timings T15 to T16. During this period, the reset level Vrst2 of the second pixel is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb1 during the pulse period from timings T16 to T17, and supplies a high-level selection signal ⁇ s2 during the period from timings T17 to T18.
  • the signal level Vsig2 of the second pixel is read out through the vertical signal line 309 during this period.
  • FIG. 25 is a timing chart showing an example of readout operations for the third and fourth pixels in the pixel block 300 according to the third embodiment of the present technology.
  • the vertical scanning circuit 211 sets the rear selection signal selb1 to low level and the rear selection signal selb2 to high level.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb2 during the pulse period from timings T18 to T19, and supplies a high-level selection signal ⁇ r3 during the period from timings T19 to T20. During this period, the reset level Vrst3 of the third pixel is read through the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb2 during the pulse period from timings T20 to T21, and supplies a high-level selection signal ⁇ s3 during the period from timings T21 to T22. During this period, the signal level Vsig3 of the third pixel is read out via the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb2 during the pulse period from timings T22 to T23, and supplies a high-level selection signal ⁇ r4 during the period from timings T23 to T24. During this period, the reset level Vrst4 of the fourth pixel is read through the vertical signal line 309. FIG.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb2 during the pulse period from timings T24 to T25, and supplies a high-level selection signal ⁇ s4 during the period from timings T25 to T26.
  • the signal level Vsig4 of the fourth pixel is read through the vertical signal line 309 during this period.
  • the vertical scanning circuit 211 sets the FD reset signals rst1 to rst4 to low level.
  • shorting transistor 480 is controlled to an open state.
  • the capacitive elements 331 and 332 are connected in order to the post-stage node 360, and the reset level and signal level of the first pixel are read out in order.
  • Capacitive elements 336 and 337 are connected in order to post-stage node 360, and the reset level and signal level of the second pixel are read out in order.
  • capacitive elements 431 and 432 are connected in order to post-stage node 460, and the reset level and signal level of the third pixel are read out in order.
  • Capacitive elements 436 and 437 are connected in order to post-stage node 460, and the reset level and signal level of the fourth pixel are read out in order. Thus, the reset level and signal level of each of the four pixels in the pixel block 300 are read in order.
  • FIG. 26 is a timing chart showing an example of the addition mode read operation in the third embodiment of the present technology.
  • the vertical scanning circuit 211 makes the short-circuit signal sht high.
  • T10 to T14 which are the row readout periods of the n-th pixel block 300
  • the vertical scanning circuit 211 sets the FD reset signals rst1 to rst4 and the subsequent stage selection signals selb1 and selb2 to high level.
  • the vertical scanning circuit 211 supplies high-level post-stage reset signals rstb1 and rstb2 during the pulse period from timing T10 to T11, and supplies high-level selection signals ⁇ r1 to ⁇ r4 during the period from timing T11 to T12. .
  • the reset level Vrst is read through the vertical signal line 309 during this period. This reset level Vrst is a value obtained by adding the reset levels of the four pixels in the pixel block 300 .
  • the vertical scanning circuit 211 supplies high-level post-stage reset signals rstb1 and rstb2 during the pulse period from timings T12 to T13, and supplies high-level selection signals ⁇ s1 to ⁇ s4 during the period from timings T13 to T14. do.
  • the signal level Vsig is read through the vertical signal line 309 during this period. This signal level Vsig is a value obtained by adding the signal levels of the four pixels in the pixel block 300 .
  • four pixels can also be added by increasing the number of pixels sharing the post-stage circuit 370 to four.
  • the number of pixels sharing the post-stage circuit 370 increases, a problem arises. If the number of pixels sharing the post-stage circuit 370 is four, the wiring of the post-stage node 360 straddles four pixels, and the parasitic capacitance of the post-stage node 360 increases. Due to this increase in parasitic capacitance, the gain of the signal is reduced when pixel addition is not performed. This is because the voltages held in the capacitive elements 331 and 332 are reduced by parasitic capacitance when connecting to the subsequent node 360 . This reduction in gain reduces the SN (Signal-Noise) ratio.
  • the short-circuit transistor 480 is provided, the number of pixels shared by each of the subsequent circuits 370 and 470 is reduced to two by opening the short-circuit transistor 480 in the non-addition mode. can do.
  • the number of pixels shared by each of the subsequent circuits 370 and 470 is reduced to two by opening the short-circuit transistor 480 in the non-addition mode. can do.
  • one vertical signal line 309 is shared by the post-stage circuits 370 and 470, but the configuration is not limited to this. It is also possible to wire vertical signal lines 309-1 and 309-2, connect post-stage circuit 370 to vertical signal line 309-1, and post-stage circuit 470 to vertical signal line 309-2. In this case, it is necessary to double the number of load MOS transistors 251 and the number of ADCs 261 in the latter stage as well as the number of vertical signal lines. Instead, in the non-addition mode, one of the two pixels sharing the post-stage circuit 370 and one of the two pixels sharing the post-stage circuit 470 can be read simultaneously, thereby improving the readout speed. Also, in addition mode, only one of the vertical signal lines 309-1 and 309-2 is used, and the load MOS transistor 251 corresponding to the other is controlled to be off.
  • the short-circuiting transistor 480 short-circuits the subsequent node 360 and the subsequent node 460, so that the pixel block 300 can add the pixel signals of the four pixels. can be done. As a result, sensitivity and read speed can be improved and power consumption can be reduced as compared with the case where the addition is not performed.
  • the current source transistors (316 and 326) are arranged for each pixel, but with this configuration, there is a possibility that miniaturization of the pixels becomes difficult.
  • the solid-state imaging device 200 of the fourth embodiment differs from that of the first embodiment in that a plurality of pixels share a current source transistor.
  • FIG. 27 is a circuit diagram showing one configuration example of the pixel block 300 according to the fourth embodiment of the present technology.
  • the pixel block 300 of this fourth embodiment differs from that of the second embodiment in that the current source transistor 316 is not provided.
  • the front-stage selection transistor 317 outputs the voltage amplified by the front-stage amplification transistor 315 to the front-stage node 338 according to the front-stage selection signal sela1 from the vertical scanning circuit 211 .
  • the front selection transistor 327 outputs the voltage amplified by the front amplification transistor 325 to the front node 338 according to the front selection signal sela2 from the vertical scanning circuit 211 .
  • Current source transistor 326 is also connected to previous node 338 .
  • one ends of the capacitive elements 331 , 332 , 336 and 337 are commonly connected to the preceding node 339 , and the other ends are connected to the selection circuits 350 and 355 .
  • the preceding node 339 is connected to the preceding node 338 .
  • the circuits and elements in the solid-state imaging device 200 are distributed and arranged in the upper pixel chip 203 and the lower pixel chip 204 .
  • the front-stage circuits 310 and 320 are located on the upper pixel chip 203 and their rear-stage circuits are located on the circuit chip 204 .
  • the preceding node 338 and the preceding node 339 are connected by a Cu--Cu connection or the like.
  • the number of Cu--Cu connections can be reduced. This facilitates miniaturization of pixels. Also, the current can be reduced during global shutter operation.
  • the current source transistor 326 generally has a cascade configuration in order to suppress current fluctuations due to the channel length modulation effect of the transistor. By sharing the relatively large size current source transistor 326, the area of the transistor can be reduced.
  • the number of pixels to share is not limited to two pixels, and may be three pixels or more.
  • FIG. 28 is a timing chart showing an example of global shutter operation according to the fourth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level FD reset signals rst1 and rst2 and transfer signals trg1 and trg2 to all rows from timing T0 immediately before the start of exposure to timing T1 after the pulse period has elapsed. As a result, all pixels are PD-reset, and exposure is started simultaneously for all rows.
  • the vertical scanning circuit 211 sets the previous stage selection signal sela1 of all rows to a high level within a period from timing T2 to timing T5 immediately before the end of exposure. At timing T3 within that period, the vertical scanning circuit 211 supplies the high-level FD reset signal rst1 over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r1 to high level in all rows. As a result, the first pixel in the pixel block 300 is FD reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r1 to low level.
  • the vertical scanning circuit 211 sets the front selection signal sela1 of all rows to low level and the front selection signal sela2 to high level during the period from timing T5 to timing T8.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst2 over the pulse period while setting the post-stage reset signal rstb and the selection signal ⁇ r2 to high level in all rows.
  • the second pixel in the pixel block 300 is FD reset, and the reset level is sample-held.
  • the vertical scanning circuit 211 returns the selection signal ⁇ r2 for all rows to low level at timing T7, and sets the previous selection signal sela2 to low level and the previous selection signal sela1 to high level at timing T8.
  • sela1_[n] and sela2_[n] in the figure indicate signals to the n-th row pixels.
  • the vertical scanning circuit 211 sequentially closes the pre-stage selection transistors 317 and 327 immediately before the end of exposure.
  • the FD reset transistor 313 performs FD reset when the pre-stage selection transistor 317 is closed, and the FD reset transistor 323 performs FD reset when the pre-stage selection transistor 327 is closed.
  • FIG. 29 is a timing chart showing an example of control immediately after exposure ends in the fourth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies high-level transfer signals trg1 and trg2 over the pulse period in all rows.
  • the vertical scanning circuit 211 sets the selection signal ⁇ s1 to high level in all rows during the period from timings T10 to T11. This causes the signal level of the first pixel in the pixel block 300 to be sampled and held.
  • the vertical scanning circuit 211 sets the front selection signal sela1 of all rows to low level, and sets the front selection signal sela2 to high level.
  • the vertical scanning circuit 211 sets the selection signal ⁇ s2 to high level in all rows during the period from timing T13 to timing T14. As a result, the signal level of the second pixel in pixel block 300 is sample-held.
  • the vertical scanning circuit 211 lowers the previous stage selection signal sela2 of all rows to the middle level Vm at timing T15.
  • the vertical scanning circuit 211 sequentially closes the pre-stage selection transistors 317 and 327 at the end of exposure. Then, the vertical scanning circuit 211 causes the transfer transistors 312 and 322 to transfer charges at the end of exposure, and then sequentially closes the pre-stage selection transistors 317 and 327 .
  • the solid-state imaging device 200 of the fifth embodiment differs from that of the first embodiment in that the number of capacitors is reduced.
  • FIG. 30 is a circuit diagram showing one configuration example of the pixel block 300 according to the fifth embodiment of the present technology.
  • a front-stage circuit block 305 capacitive elements 331, 332, 531, 532 and 533, a selection section 340, a rear-stage reset transistor 361, and a rear-stage circuit 370 are arranged. be done.
  • Four pixels are arranged in the pixel block 300 of the fifth embodiment. For example, pixels 301 through 304 in FIG. 21 are arranged within pixel block 300 .
  • the front-stage circuit block 305 includes photoelectric conversion elements 311 , 511 , 512 and 513 and transfer transistors 312 , 514 , 515 and 516 . Further, the pre-stage circuit block 305 includes an FD reset transistor 313 , an FD 314 , a pre-amplification transistor 315 , a current source transistor 316 and a pre-stage selection transistor 317 . As the transfer transistors 312, 514, 515 and 516, nMOS transistors are used, for example.
  • the selection unit 340 also includes selection transistors 351 , 352 , 551 , 552 and 5553 .
  • selection transistors 551, 552 and 553, nMOS transistors are used, for example.
  • connection configuration of the photoelectric conversion element 311, the transfer transistor 312, the FD reset transistor 313, the FD 314, the front stage amplification transistor 315, the current source transistor 316, and the front stage selection transistor 317 of the fourth embodiment is the same as that of the first embodiment. is. However, the FD reset signal rst from the vertical scanning circuit 211 is input to the FD reset transistor 313 .
  • the photoelectric conversion elements 511 to 513 generate charges by photoelectric conversion.
  • the transfer transistor 514 transfers charges from the photoelectric conversion element 511 to the FD 314 according to the transfer signal trg2 from the vertical scanning circuit 211 .
  • the transfer transistor 515 transfers charges from the photoelectric conversion element 512 to the FD 314 according to the transfer signal trg3 from the vertical scanning circuit 211 .
  • the transfer transistor 516 transfers charges from the photoelectric conversion element 513 to the FD 314 according to the transfer signal trg4 from the vertical scanning circuit 211 .
  • connection configuration between the capacitive elements 331 and 332 and the select transistors 351 and 352 of the fourth embodiment is the same as that of the first embodiment.
  • the selection signal ⁇ r from the vertical scanning circuit 211 is input to the selection transistor 351 .
  • One ends of the capacitive elements 531 , 532 and 533 are commonly connected to the preceding node 330 , and the other ends are connected to the selector 340 .
  • the selection transistor 551 opens and closes the path between the capacitive element 531 and the subsequent node 360 according to the selection signal ⁇ r2 from the vertical scanning circuit 211 .
  • the selection transistor 552 opens and closes the path between the capacitive element 532 and the post-stage node 360 according to the selection signal ⁇ r3 from the vertical scanning circuit 211 .
  • the selection transistor 553 opens and closes the path between the capacitive element 533 and the post-stage node 360 according to the selection signal ⁇ r4 from the vertical scanning circuit 211 .
  • the circuit configurations of the post-stage reset transistor 361 and the post-stage circuit 370 of the fifth embodiment are the same as those of the first embodiment.
  • the circuits and elements in the solid-state imaging device 200 are distributed and arranged in the pixel chip 201 and the circuit chip 202 .
  • the front-stage circuit block 305 is arranged on the pixel chip 201 and their rear-stage circuits are arranged on the circuit chip 202 .
  • the capacitor for holding the reset level had to be arranged for each pixel. can be reduced. This facilitates miniaturization of pixels compared to the case of not sharing.
  • the FD 314 and the like are shared by four pixels, the number of pixels to be shared is not limited to four.
  • the capacitive elements 331 and 332 are examples of the first and second capacitive elements described in the claims.
  • the capacitive elements 531, 532 and 533 are examples of the third capacitive element described in the claims.
  • FIG. 31 is a timing chart showing an example of global shutter operation according to the fourth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies a high-level FD reset signal rst to all rows during the period from timing T0 to T4 at the start of exposure.
  • the vertical scanning circuit 211 supplies transfer signals trg1, trg2, trg3 and trg4 to all rows over the pulse period. As a result, all pixels are PD-reset.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb to all rows during the period from timing T5 to T15 at the end of exposure. Also, at timing T5, the vertical scanning circuit 211 supplies the FD reset signal rst to all rows over the pulse period. At timing T6 immediately after timing T5, the vertical scanning circuit 211 supplies the selection signal ⁇ r to all rows over the pulse period. As a result, all rows are FD reset.
  • the vertical scanning circuit 211 supplies the transfer signal trg1 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s1 to all rows over the pulse period. This causes the signal level of the first pixel in the pixel block 300 to be sampled and held.
  • the vertical scanning circuit 211 supplies the transfer signal trg2 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s2 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the transfer signal trg3 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s3 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the transfer signal trg4 to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies the selection signal ⁇ s4 to all rows over the pulse period.
  • rst_[n] and ⁇ r_[n] denote signals to pixels in the n-th row among the N rows.
  • the FD 314 is shared by four pixels in the fifth embodiment, it is not possible to simultaneously transfer the charges of the four pixels as illustrated in the figure. However, since the sampling of the four capacitors (capacitor elements 332, 531, 532 and 533) to which the charge is transferred can be realized on the order of several microseconds ( ⁇ s), the exposure time difference between pixels does not become very large. .
  • FIG. 32 is a timing chart showing an example of reset level and signal level readout operations in the fifth embodiment of the present technology.
  • the vertical scanning circuit 211 sets the FD reset signal rst to high level.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period. Then, at timing T21 immediately after timing T20, the vertical scanning circuit 211 supplies the high-level selection signal ⁇ r to the n-th row over the pulse period. Immediately after this control, the reset level commonly used by the four pixels is read through the vertical signal line 309 .
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s1 to the n-th row over the pulse period.
  • the signal level Vsig1 of the first pixel is read out via the vertical signal line 309 .
  • the column signal processing circuit 260 obtains the difference between the reset level Vrst and the signal level Vsig1 as the net signal level of the first pixel by CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s2 to the n-th row over the pulse period.
  • Vsig2 is read out via vertical signal line 309 .
  • This Vsig2 corresponds to the sum of the signal levels of the first and second pixels.
  • the column signal processing circuit 260 obtains the difference between Vsig1 and Vsig2 as the signal level of the second pixel after CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s3 to the n-th row over the pulse period.
  • Vsig3 is read out via vertical signal line 309 .
  • This Vsig3 corresponds to the sum of the signal levels of the first to third pixels.
  • the column signal processing circuit 260 obtains the difference between Vsig2 and Vsig3 as the signal level of the third pixel after CDS processing.
  • the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s4 to the n-th row over the pulse period.
  • Vsig4 is read out via vertical signal line 309 .
  • This Vsig4 corresponds to the sum of the signal levels of the first to fourth pixels.
  • the column signal processing circuit 260 obtains the difference between Vsig3 and Vsig4 as the signal level of the fourth pixel after CDS processing.
  • the capacitative element 331 that holds the reset level is shared by four pixels, so that it is easier to miniaturize the pixels compared to the case where they are not shared.
  • FIG. 33 is a circuit diagram showing one configuration example of the pixel 301 according to the sixth embodiment of the present technology.
  • the pixel 301 of the sixth embodiment differs from the first embodiment in that the front stage selection transistor 317 and the rear stage reset transistor 361 are not arranged, and the rear stage circuit 380 is further arranged.
  • a connection node between the front-stage amplification transistor 315 and the current source transistor 316 is the front-stage node 330 .
  • the selection transistor 351 opens and closes the path between the preceding node 330 and one end of the capacitive element 331
  • the selection transistor 352 opens and closes the path between the preceding node 330 and one end of the capacitive element 332 .
  • the other ends of the capacitive elements 331 and 332 are commonly connected to the reference signal line 307 .
  • the reference signal line 307 is wired horizontally for each row.
  • the vertical scanning circuit 211 can control the reference voltage Vref, which is the voltage of the reference signal line 307, for each row.
  • the post-stage circuit 370 further includes a load MOS transistor 373 connected to the post-stage selection transistor 372 .
  • a gate of the post-amplification transistor 371 is connected to a node 353 between the selection transistor 351 and the capacitive element 331 .
  • the post-stage selection transistor 372 supplies the potential vsld to the column signal processing circuit 260 via the vertical signal line 308 .
  • the post-stage circuit 380 includes a post-stage amplification transistor 381 , a post-stage selection transistor 382 and a load MOS transistor 383 .
  • the configuration of the post-stage circuit 380 is similar to that of the post-stage circuit 370 .
  • the gate of the post-stage amplification transistor 381 is connected to a node 354 between the selection transistor 352 and the capacitive element 332 .
  • the post-stage selection transistor 382 supplies the potential vslp to the column signal processing circuit 260 via the vertical signal line 309 .
  • two ADCs are arranged for each column in the column signal processing circuit 260 and connected to the vertical signal lines 308 and 309 of the corresponding columns.
  • a node 353 between the selection transistor 351 and the capacitive element 331 is in a high impedance state while the capacitive element 331 is holding the level.
  • node 354 between select transistor 352 and capacitive element 332 is in a high impedance state.
  • a gray semicircle in the figure indicates a node that becomes high impedance during hold. The higher the potentials of these nodes 353 and 354, the more likely leakage current will occur at the pn junctions between these nodes and the semiconductor substrate.
  • the vertical scanning circuit 211 lowers the reference voltage Vref from high level to low level when the reset level and signal level are held. Due to the decrease in reference voltage Vref, the potentials of nodes 353 and 354 also shift to lower levels. Thereby, leakage current can be suppressed.
  • FIG. 34 is a timing chart showing an example of global shutter operation according to the sixth embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst and transfer signal trg to all rows from timing T0 to timing T1 after the pulse period has elapsed. As a result, exposure is started simultaneously for all rows. At timing T2 immediately before the end of the exposure period, the vertical scanning circuit 211 supplies the high-level FD reset signal rst to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ r to all rows over the pulse period from timing T3 after timing T2.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows over a pulse period from timing T4 at which exposure ends. Then, the vertical scanning circuit 211 supplies the high-level selection signal ⁇ s to all the rows over the pulse period from timing T5 thereafter.
  • the vertical scanning circuit 211 changes the reference voltage Vref of all rows from low level to high level at timing T2.
  • Vref_[n] in the figure indicates the n-th row reference voltage.
  • the vertical scanning circuit 211 changes the reference voltage Vref of all rows from high level to low level.
  • ⁇ be the difference between the high level and the low level of the reference voltage Vref.
  • the vertical scanning circuit 211 sets the reference voltage Vref to high level during the signal sampling period (timings T2 to T6), and shifts it to low level after the sampling period elapses. Due to this control, immediately after the timing T6, the reset-side high-impedance nodes 353 of all rows drop from VDD-Vgs to VDD-Vgs- ⁇ . Also, the high impedance node 354 on the signal side of all rows drops from VDD-Vgs-Vsig to VDD-Vgs-Vsig- ⁇ .
  • the potentials of the nodes 353 and 354 remain at VDD-Vgs and VDD-Vgs-Vsig even after the sample period elapses. remains. In this case, if the potentials of those nodes (especially VDD-Vgs) are high, there is a risk of leakage current occurring at the pn junctions.
  • the vertical scanning circuit 211 reduces the reference voltage Vref after the sampling period has elapsed. Thereby, the potentials of nodes 353 and 354 can be lowered to suppress leakage current.
  • FIG. 35 is a timing chart showing an example of readout operation of the pixel 301 according to the sixth embodiment of the present technology.
  • the vertical scanning circuit 211 sets the post-stage selection signal selb of the n-th row to high level. Also, at timing T11 within the readout period, the vertical scanning circuit 211 sets the n-th row selection signals ⁇ r and ⁇ s to high level. Then, at timing T12 at the end of reading, the vertical scanning circuit 211 returns the n-th row selection signals ⁇ r and ⁇ s and the subsequent stage selection signal selb to low level.
  • the vertical scanning circuit 211 returns the reference voltage Vref to high level during the readout period.
  • the difference between the potentials vslp and vsld is ⁇ 1 during the period from timings T10 to T11, and the difference between the potentials vslp and vsld is ⁇ 2 during the period from timings T11 to T12.
  • a subsequent circuit calculates the difference between ⁇ 1 and ⁇ 2 as the net signal level Vsig.
  • the reference signal line 307 needs to be wired for each row because the control timing of the reference voltage Vref during reading differs for each row.
  • the vertical scanning circuit 211 lowers the potential of the high impedance node by controlling the reference voltage Vref, so the pre-stage selection transistor 317 can be eliminated. .
  • FIG. 36 is a circuit diagram showing one configuration example of the pixel 301 according to the seventh embodiment of the present technology.
  • the pixel 301 of the seventh embodiment differs from the first embodiment in that the pre-stage selection transistor 317 is not arranged and a selection transistor 359 is arranged instead of the selection transistors 351 and 352 .
  • a connection node between the front-stage amplification transistor 315 and the current source transistor 316 is the front-stage node 330 .
  • Selection transistor 359 opens and closes the path between preceding node 330 and node 353 according to selection signal ⁇ .
  • the capacitive element 331 is inserted between the node 353 and the reference signal line 307, and the capacitive element 332 is inserted between the nodes 353 and 354.
  • the reference signal line 307 is wired horizontally for each row.
  • the post-stage reset transistor 361 initializes the potential of the node 354 with the power supply voltage VDD.
  • Nodes 353 and 354 are in a high impedance state during hold.
  • a gray semicircle in the figure indicates a node that becomes high impedance during hold. The higher the potentials of these nodes 353 and 354, the more likely leakage current will occur at the pn junctions between these nodes and the semiconductor substrate.
  • the vertical scanning circuit 211 lowers the reference voltage Vref from high level to low level when the reset level and signal level are held. Due to the decrease in reference voltage Vref, the potentials of nodes 353 and 354 also shift to lower levels. Thereby, leakage current can be suppressed.
  • FIG. 37 is a timing chart showing an example of global shutter operation according to the seventh embodiment of the present technology.
  • the vertical scanning circuit 211 supplies the high-level FD reset signal rst and transfer signal trg to all rows from timing T0 to timing T1 after the pulse period has elapsed. As a result, exposure is started simultaneously for all rows. At timing T2 immediately before the end of the exposure period, the vertical scanning circuit 211 supplies the high-level FD reset signal rst to all rows over the pulse period.
  • the vertical scanning circuit 211 supplies a high-level post-stage reset signal rstb to all rows over a period from timing T2 to timing T3.
  • the vertical scanning circuit 211 supplies a high-level transfer signal trg to all rows over a pulse period from timing T4 at which exposure ends.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ to all rows during a period from timing T2 to timing T5 after timing T4.
  • the vertical scanning circuit 211 changes the reference voltage Vref of all rows from low level to high level at timing T2. Then, at timing T6 after timing T5, the vertical scanning circuit 211 changes the reference voltage Vref of all rows from high level to low level. Let ⁇ be the difference between the high level and the low level of the reference voltage Vref.
  • the vertical scanning circuit 211 sets the reference voltage Vref to high level during the signal sampling period (timings T2 to T6), and shifts it to low level after the sampling period elapses. Due to this control, the potentials of nodes 354 and 353 drop from VDD-Vsig and VDD-Vgs-Vsig to VDD-Vsig- ⁇ and VDD-Vgs-Vsig- ⁇ immediately after timing T6.
  • the potentials of the nodes 354 and 353 remain VDD-Vsig and VDD-Vgs-Vsig even after the sample period elapses. becomes. In this case, if the potentials of those nodes (especially VDD-Vgs) are high, there is a risk of leakage current occurring at the pn junctions.
  • the vertical scanning circuit 211 reduces the reference voltage Vref after the sampling period has elapsed. Thereby, the potentials of nodes 354 and 353 can be lowered to suppress leakage current.
  • FIG. 38 is a timing chart showing an example of readout operation of the pixel 301 according to the seventh embodiment of the present technology.
  • the vertical scanning circuit 211 sets the post-stage selection signal selb of the n-th row to high level.
  • the vertical scanning circuit 211 supplies the high-level post-stage reset signal rstb to the n-th row over the pulse period from the timing T11 in the readout period.
  • the vertical scanning circuit 211 supplies a high-level selection signal ⁇ to the n-th row for a certain period from timing T11. Then, at timing T12 at the end of readout, the vertical scanning circuit 211 returns the subsequent stage selection signal selb for the n-th row to low level.
  • the vertical scanning circuit 211 returns the reference voltage Vref to high level during the readout period.
  • a subsequent circuit calculates the difference between Vd and Vp as a net signal level.
  • the vertical scanning circuit 211 lowers the potential of the high-impedance node by controlling the reference voltage Vref, so the pre-stage selection transistor 317 can be eliminated. .
  • FIG. 39 is a circuit diagram showing one configuration example of the pixel 301 according to the eighth embodiment of the present technology.
  • the pixel 301 of the eighth embodiment differs from that of the first embodiment in that the pre-stage selection transistor 317 is not arranged.
  • the post-stage circuit 370 is connected to the connection node between the pre-amplification transistor 315 and the current source transistor 316 .
  • the selection transistor 351 opens and closes the path between its connection node and one end of the capacitor 331
  • the selection transistor 352 opens and closes the path between the connection node and one end of the capacitor 332 .
  • the other ends of capacitive elements 331 and 332 are commonly connected to reference signal line 307 .
  • the reference signal line 307 is wired horizontally for each row.
  • a node 353 between the select transistor 351 and the capacitive element 331 and a node 354 between the select transistor 352 and the capacitive element 332 are in a high impedance state during hold.
  • a gray semicircle in the figure indicates a node that becomes high impedance during hold. The higher the potentials of these nodes 353 and 354, the more likely leakage current will occur at the pn junctions between these nodes and the semiconductor substrate.
  • the vertical scanning circuit 211 lowers the reference voltage Vref from high level to low level when the reset level and signal level are held. Due to the decrease in reference voltage Vref, the potentials of nodes 353 and 354 also shift to lower levels. Thereby, leakage current can be suppressed.
  • the global shutter operation of the eighth embodiment is similar to the operation of the sixth embodiment illustrated in FIG.
  • FIG. 40 is a timing chart showing an example of readout operation of the pixel 301 according to the eighth embodiment of the present technology.
  • the vertical scanning circuit 211 sets the n-th row selection signal ⁇ r and the subsequent stage selection signal selb to high level.
  • the vertical scanning circuit 211 sets the selection signal ⁇ r for the n-th row to low level and the selection signal ⁇ s for that row to high level.
  • the vertical scanning circuit 211 returns the n-th row selection signal ⁇ s and the subsequent stage selection signal selb to low level.
  • the vertical scanning circuit 211 returns the reference voltage Vref to high level during the readout period.
  • the vertical scanning circuit 211 lowers the potential of the high-impedance node by controlling the reference voltage Vref, so the pre-stage selection transistor 317 can be eliminated. .
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 41 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside information detection unit 12030, an inside information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • the body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 42 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 has imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • the imaging unit 12105 provided above the windshield in the passenger compartment is mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 42 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided on the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to the imaging unit 12031 among the configurations described above.
  • the imaging device 100 in FIG. 1 can be applied to the imaging unit 12031 .
  • the technology according to the present disclosure it is possible to reduce noise and obtain an easier-to-see photographed image, thereby reducing fatigue of the driver.
  • the present technology can also have the following configuration. (1) a predetermined number of capacitive elements; a pre-stage circuit that generates a predetermined reset level and a signal level corresponding to the amount of exposure and causes the capacitive elements that are different from each other to hold the signal level; a selection circuit having a selection transistor for opening and closing a path between one end of the capacitive element and a predetermined node; a post-stage circuit that sequentially reads the reset level and the signal level through the node; and a vertical scanning circuit that performs control to lower the potential of the one end when the reset level and the signal level are held.
  • the node is a post-stage node that is a connection point between the selection circuit and the post-stage circuit;
  • the capacitive element includes first and second capacitive elements,
  • the selection circuit is a first selection transistor that opens and closes a path between one end of the first capacitive element and the subsequent node; a second selection transistor that opens and closes a path between one end of the second capacitive element and the subsequent node; the other ends of the first and second capacitive elements are commonly connected to a predetermined pre-stage node;
  • the pre-stage circuit includes a pre-stage selection transistor that outputs the reset level and the signal level to the pre-stage node according to a predetermined pre-stage selection signal input to a gate;
  • the solid-state imaging device according to (1), wherein the vertical scanning circuit reduces the voltage of the preceding stage selection signal when the reset level and the signal level are held.
  • the node is a pre-stage node that is a connection point between the pre-stage circuit and the selection circuit; the predetermined number of capacitive elements includes first and second capacitive elements,
  • the selection circuit is a first selection transistor that opens and closes a path between one end of the first capacitive element and the preceding node; a second selection transistor that opens and closes a path between one end of the second capacitive element and the preceding node;
  • the vertical scanning circuit lowers the reference voltage of the signal line to which the other ends of the first and second capacitive elements are commonly connected when the reset level and the signal level are held.
  • the node is a pre-stage node that is a connection point between the pre-stage circuit and the selection transistor;
  • the predetermined number of capacitive elements includes a first capacitive element inserted between the select transistor and a predetermined signal line and a second capacitive element inserted between the select transistor and the post-stage circuit;
  • the node is a connection node between the pre-stage circuit and the post-stage circuit;
  • the predetermined number of capacitive elements includes first and second capacitive elements
  • the selection circuit is a first selection transistor that opens and closes a path between one end of the first capacitive element and the connection node; a second selection transistor that opens and closes a path between one end of the second capacitive element and the connection node;
  • the vertical scanning circuit lowers the reference voltage of the signal line to which the other ends of the first and second capacitive elements are commonly connected when the reset level and the signal level are held.
  • the node is a post-stage node that is a connection point between the selection circuit and the post-stage circuit;
  • the preceding circuit is arranged in a preceding circuit block that generates the reset level and a plurality of signal levels corresponding to the amount of exposure, and causes the capacitive elements that are different from each other to hold the signal levels,
  • the selection circuit performs control for connecting the capacitive elements holding the reset level among the predetermined number of capacitive elements to a predetermined post-stage node, control for disconnecting the predetermined number of capacitive elements from the post-stage node, and control for disconnecting the predetermined number of capacitive elements from the post-stage node.
  • the solid-state imaging device wherein the post-stage reset transistor initializes the level of the post-stage node when the predetermined number of capacitive elements are disconnected from the post-stage node.
  • the predetermined number of capacitive elements includes first and second capacitive elements and third and fourth capacitive elements;
  • the pre-stage circuit block includes: a first pre-stage circuit that sequentially generates a first reset level and a first signal level and causes the first and second capacitive elements to hold the first reset level and the first signal level; a second pre-stage circuit that sequentially generates a second reset level and a second signal level and causes the third and fourth capacitive elements to hold the second pre-stage circuit;
  • the selection unit a first selection circuit that connects one of the first and second capacitive elements to the subsequent node;
  • the solid-state imaging device according to (6) further comprising a second selection circuit that connects either one of the third and fourth capacitive elements to the post-stage node.
  • the first pre-stage circuit a first photoelectric conversion element; a first pre-stage transfer transistor that transfers charges from the first photoelectric conversion element to the first floating diffusion layer; a first reset transistor that initializes the first floating diffusion layer; a first pre-amplification transistor that amplifies the voltage of the first floating diffusion layer;
  • the second pre-stage circuit is a second photoelectric conversion element; a second pre-stage transfer transistor that transfers charges from the second photoelectric conversion element to the second floating diffusion layer; a second reset transistor that initializes the second floating diffusion layer;
  • the solid-state imaging device according to (7) above, further comprising a second pre-amplification transistor for amplifying the voltage of the second floating diffusion layer.
  • the first pre-stage circuit further includes a first current source transistor connected to the first pre-stage node; the second pre-stage circuit further comprising a second current source transistor connected to the second pre-stage node; the first pre-amplifying transistor amplifies the voltage of the first floating diffusion layer and outputs the amplified voltage to the first pre-stage node; the second pre-amplifying transistor amplifies the voltage of the second floating diffusion layer and outputs the amplified voltage to the second pre-stage node; one end of each of the first and second capacitive elements is commonly connected to the first pre-stage node, and the other end of each is connected to the first selection circuit;
  • the first and second pre-stage transfer transistors transfer the charge to the first and second floating diffusion layers, and the first and second reset transistors and initializing the first and second photoelectric conversion elements together with the second floating diffusion layer;
  • the selection unit performs control to connect one of the first and second capacitive elements to the post-stage node, control to connect the other of the first and second capacitive elements to the post-stage node, and control to connect the other of the first and second capacitive elements to the post-stage node.
  • control for connecting one of the third and fourth capacitive elements to the latter node and control for connecting the other of the third and fourth capacitive elements to the latter node are performed in this order;
  • the solid-state imaging device according to any one of the above.
  • the selection unit controls to connect both one of the first and second capacitive elements and one of the third and fourth capacitive elements to the post-stage node in a predetermined addition mode; According to any one of (8) to (11), the control is sequentially performed to connect both the other of the first and second capacitive elements and the other of the third and fourth capacitive elements to the post-stage node.
  • the first pre-stage circuit further includes a first pre-stage selection transistor that outputs the voltage amplified by the first pre-stage amplification transistor to a predetermined pre-stage node according to a predetermined first selection signal
  • the second pre-stage circuit is a second pre-stage selection transistor for outputting the voltage amplified by the second pre-stage amplification transistor to the pre-stage node according to a predetermined second selection signal; a current source transistor connected to the preceding node; one end of each of the first and second capacitive elements is commonly connected to the preceding node, and the other end of each is connected to the first selection circuit;
  • the solid-state imaging device according to (8), wherein one end of each of the third and fourth capacitive elements is commonly connected to the preceding node, and the other end of each is connected to the second selection circuit.
  • the selection unit a first selection circuit that connects one of the first and second capacitive elements to the first subsequent node; a second selection circuit that connects one of the third and fourth capacitive elements to the first post-stage node; a third selection circuit that connects one of the fifth and sixth capacitive elements to the second subsequent node;
  • the solid-state imaging device according to (6) above, further comprising a fourth selection circuit that connects either one of the seventh and eighth capacitive elements to the second subsequent node.
  • the shorting transistor is open in a predetermined non-adding mode;
  • the selection unit sequentially connects the first and second capacitive elements to the first subsequent node, and sequentially connects the third and fourth capacitive elements to the first node.
  • a control for connecting to the latter stage node a control for connecting each of the fifth and sixth capacitive elements to the second latter node, and a control for sequentially connecting each of the seventh and eighth capacitive elements to the second latter stage;
  • the shorting transistor is closed in a predetermined addition mode;
  • the selection unit connects one of the first and second capacitive elements and one of the third and fourth capacitive elements to the first subsequent node, while connecting the fifth and sixth capacitive elements to the first subsequent node. and one of the seventh and eighth capacitive elements to the second subsequent node, and the other of the first and second capacitive elements and the third and fourth capacities control to connect the other of the fifth and sixth capacitive elements and the other of the seventh and eight capacitive elements to the second subsequent node while connecting the other of the elements to the first subsequent node;
  • the solid-state imaging device according to (15) or (16), wherein the steps are performed in order.
  • the predetermined number of capacitive elements includes first and second capacitive elements and a third capacitor
  • the pre-stage circuit block includes: a first photoelectric conversion element; a first pre-stage transfer transistor that transfers charges from the first photoelectric conversion element to a predetermined floating diffusion layer; a second photoelectric conversion element; a second pre-stage transfer transistor that transfers charges from the second photoelectric conversion element to a predetermined floating diffusion layer; a reset transistor for initializing the floating diffusion layer; a front-stage amplification transistor for amplifying the voltage of the floating diffusion layer and outputting it to a predetermined front-stage node;
  • the solid-state imaging device according to (6) wherein one end of each of the first and second capacitive elements and the third capacitive element is commonly connected to the preceding node, and the other end of each is connected to the selection section.
  • the first and second pre-stage transfer transistors transfer the charge to the floating diffusion layer, and the reset transistor moves the first and second photoelectric conversion elements together with the floating diffusion layer. and initialize The solid-state imaging device according to (18), wherein the first and second pre-stage transfer transistors sequentially transfer the charges to the first and second floating diffusion layers at a predetermined exposure end timing.
  • the selection unit performs control to connect one of the first and second capacitive elements to the post-stage node, control to connect the other of the first and second capacitive elements to the post-stage node, and control to connect the other of the first and second capacitive elements to the post-stage node. 3.
  • control for connecting the capacitive element of No. 3 to the subsequent node is performed in sequence.
  • imaging device 110 imaging lens 120 recording unit 130 imaging control unit 200 solid-state imaging device 201 pixel chip 202 circuit chip 203 upper pixel chip 204 lower pixel chip 211 vertical scanning circuit 212 timing control circuit 213 DAC 220 pixel array section 221 upper pixel array section 222 lower pixel array section 250 load MOS circuit blocks 251, 373, 383 load MOS transistors 260 column signal processing circuit 261 ADC 262 digital signal processor 300 pixel block 301-304 pixel 305 pre-circuit block 310, 320, 410, 420 pre-circuit 311, 321, 411, 421, 511-513 photoelectric conversion element 312, 322, 412, 422, 514-516 Transfer transistors 313, 323, 413, 423 FD reset transistors 314, 324, 414, 424 FD 315, 325, 415, 425 Pre-stage amplification transistors 316, 326, 416, 426 Current source transistors 317, 327, 417, 427 Pre-stage selection transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

全画素で同時に露光を行う固体撮像素子において、画質を向上させる。　固体撮像素子は、所定数の容量素子と、前段回路と、選択回路と、後段回路と、垂直走査回路とを具備する。前段回路は、所定のリセットレベルと露光量に応じた信号レベルとを生成して互いに異なる容量素子に保持させる。選択回路には、容量素子の一端と所定のノードとの間の経路を開閉する選択トランジスタが配置される。後段回路は、ノードを介してリセットレベルおよび信号レベルを順に読み出す。垂直走査回路は、リセットレベルおよび信号レベルが保持されると一端の電位を低下させるための制御を行う。

Description

固体撮像素子
　本技術は、固体撮像素子に関する。詳しくは、カラム毎にＡＤ（Analog to Digital）変換を行う固体撮像素子に関する。
　従来より、固体撮像素子においては、画素を微細化する目的で、画素アレイ部の外部にカラムごとにＡＤＣを配置し、１行ずつ順に画素信号を読み出すカラムＡＤＣ（Analog to Digital Converter）方式が用いられている。このカラムＡＤＣ方式において、１行ずつ順に露光を開始するローリングシャッター方式により露光を行うと、ローリングシャッター歪みが生じるおそれがある。そこで、全画素で同時に露光を開始するグローバルシャッター方式を実現するために、画素毎に一対の容量を設け、それらの容量にリセットレベルおよび信号レベルを保持させる固体撮像素子が提案されている（例えば、非特許文献１参照。）。これらの一対の容量と、前段の回路との間には、一対のトランジスタが配置され、それらのトランジスタを介してリセットレベルや信号レベルが容量に供給される。
Geunsook Park et al., A 2.2μm Stacked Back Side Illuminated Voltage Domain Global Shutter CMOS Image Sensor, 2019 IEEE International Electron Devices Meeting.
　上述の従来技術では、リセットレベルおよび信号レベルを画素ごとに一対の容量に保持させることにより、カラムＡＤＣ方式において、グローバルシャッター方式の実現を図っている。しかしながら、上述の従来技術では、一対の容量に信号（リセットレベルや信号レベル）を保持する時間が長いほど、トランジスタのハイインピーダンスのドレインなどと半導体基板との間のｐｎ接合でリーク電流が発生しやすくなる。リーク電流が発生すると、画素ごとのリーク電流のばらつきにより画像データにノイズが生じ、その画質が低下するおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、全画素で同時に露光を行う固体撮像素子において、画質を向上させることを目的とする
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定数の容量素子と、所定のリセットレベルと露光量に応じた信号レベルとを生成して互いに異なる上記容量素子に保持させる前段回路と、上記容量素子の一端と所定のノードとの間の経路を開閉する選択トランジスタを配置した選択回路と、上記ノードを介して上記リセットレベルおよび上記信号レベルを順に読み出す後段回路と、上記リセットレベルおよび上記信号レベルが保持されると上記一端の電位を低下させるための制御を行う垂直走査回路とを具備する固体撮像素子である。これにより、リーク電流が抑制されるという作用をもたらす。
　また、この第１の側面において、上記ノードは、上記選択回路と上記後段回路との接続点である後段ノードであり、上記容量素子は、第１および第２の容量素子を含み、上記選択回路は、上記第１の容量素子の一端と上記後段ノードとの間の経路を開閉する第１の選択トランジスタと、上記第２の容量素子の一端と上記後段ノードとの間の経路を開閉する第２の選択トランジスタとを備え、上記第１および第２の容量素子の他端は、所定の前段ノードに共通に接続され、上記前段回路は、ゲートに入力された所定の前段選択信号に従って上記リセットレベルおよび上記信号レベルのそれぞれを上記前段ノードに出力する前段選択トランジスタを備え、上記垂直走査回路は、上記リセットレベルおよび上記信号レベルが保持されると上記前段選択信号の電圧を低下させてもよい。これにより、参照電圧の制御によってリーク電流が抑制されるという作用をもたらす。
　また、この第１の側面において、上記ノードは、上記前段回路と上記選択回路との接続点である前段ノードであり、上記所定数の容量素子は、第１および第２の容量素子を含み、上記選択回路は、上記第１の容量素子の一端と上記前段ノードとの間の経路を開閉する第１の選択トランジスタと、上記第２の容量素子の一端と上記前段ノードとの間の経路を開閉する第２の選択トランジスタとを備え、上記垂直走査回路は、上記リセットレベルおよび上記信号レベルが保持されると上記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させてもよい。これにより、参照電圧の制御によってリーク電流が抑制されるという作用をもたらす。
　また、この第１の側面において、上記ノードは、上記前段回路と上記選択トランジスタとの接続点である前段ノードであり、上記所定数の容量素子は、上記選択トランジスタおよび所定の信号線の間に挿入された第１容量素子と上記選択トランジスタおよび上記後段回路の間に挿入された第２容量素子とを含み、上記垂直走査回路は、上記リセットレベルおよび上記信号レベルが保持されると上記信号線の参照電圧を低下させてもよい。これにより、参照電圧の制御によってリーク電流が抑制されるという作用をもたらす。
　また、この第１の側面において、上記ノードは、上記前段回路と上記後段回路との接続ノードであり、上記所定数の容量素子は、第１および第２の容量素子を含み、上記選択回路は、上記第１の容量素子の一端と上記接続ノードとの間の経路を開閉する第１の選択トランジスタと、上記第２の容量素子の一端と上記接続ノードとの間の経路を開閉する第２の選択トランジスタとを備え、上記垂直走査回路は、上記リセットレベルおよび上記信号レベルが保持されると上記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させてもよい。これにより、参照電圧の制御によってリーク電流が抑制されるという作用をもたらす。
　また、この第１の側面において、後段リセットトランジスタをさらに具備し、上記ノードは、上記選択回路と上記後段回路との接続点である後段ノードであり、上記前段回路は、上記リセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる上記容量素子に保持させる前段回路ブロック内に配置され、上記選択回路は、上記所定数の容量素子のうち上記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と上記所定数の容量素子を上記後段ノードから切り離す制御と上記所定数の容量素子のうち上記複数の信号レベルのいずれかが保持された容量素子を上記後段ノードに接続する制御とを順に行う選択部内に配置され、後段リセットトランジスタは、上記所定数の容量素子が上記後段ノードから切り離されたときに上記後段ノードのレベルを初期化してもよい。これにより、ｋＴＣノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、上記前段回路ブロックは、第１のリセットレベルと第１の信号レベルとを順に生成して上記第１および第２の容量素子に保持させる第１の前段回路と、第２のリセットレベルと第２の信号レベルとを順に生成して上記第３および第４の容量素子に保持させる第２の前段回路とを備え、上記選択部は、上記第１および第２の容量素子のいずれかを上記後段ノードに接続する第１の選択回路と、上記第３および第４の容量素子のいずれかを上記後段ノードに接続する第２の選択回路とを備えてもよい。これにより、２画素のそれぞれのリセットレベルおよび信号レベルが保持されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、第１の光電変換素子と、上記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、上記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、上記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタとを備え、上記第２の前段回路は、第２の光電変換素子と、上記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、上記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、上記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタとを備えてもよい。これにより、浮遊拡散層の電圧に応じたレベルが保持されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、上記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、上記第１の前段増幅トランジスタは、上記第１の浮遊拡散層の電圧を増幅して上記第１の前段ノードへ出力し、上記第２の前段増幅トランジスタは、上記第２の浮遊拡散層の電圧を増幅して上記第２の前段ノードへ出力し、上記第１および第２の容量素子のそれぞれの一端は上記第１の前段ノードに共通に接続され、それぞれの他端は上記第１の選択回路に接続され、上記第３および第４の容量素子のそれぞれの一端は上記第２の前段ノードに共通に接続され、それぞれの他端は上記第２の選択回路に接続されてもよい。これにより、画素ごとに定電流が供給されるという作用をもたらす。
　また、この第１の側面において、所定の露光開始タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ上記電荷を転送するとともに上記第１および第２のリセットトランジスタが上記第１および第２の浮遊拡散層とともに上記第１および第２の光電変換素子を初期化し、所定の露光終了タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ上記電荷を転送してもよい。これにより、全画素が同時に露光されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、上記第１および第２の容量素子の一方を上記後段ノードに接続する制御と上記第１および第２の容量素子の他方を上記後段ノードに接続する制御と上記第３および第４の容量素子の一方を上記後段ノードに接続する制御と上記第３および第４の容量素子の他方を上記後段ノードに接続する制御とを順に行ってもよい。これにより、２画素のそれぞれのリセットレベルおよび信号レベルが順に読み出されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、所定の加算モードにおいて上記第１および第２の容量素子の一方と上記第３および第４の容量素子の一方との両方を上記後段ノードに接続する制御と、上記第１および第２の容量素子の他方と上記第３および第４の容量素子の他方との両方を上記後段ノードに接続する制御とを順に行ってもよい。これにより、画素加算された信号が読み出されるという作用をもたらす。
　また、この第１の側面において、上記第１の前段回路は、所定の第１の選択信号に従って上記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、上記第２の前段回路は、所定の第２の選択信号に従って上記第２の前段増幅トランジスタにより増幅された電圧を上記前段ノードに出力する第２の前段選択トランジスタと、上記前段ノードに接続された電流源トランジスタとをさらに備え、上記第１および第２の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記第１の選択回路に接続され、上記第３および第４の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記第２の選択回路に接続されてもよい。これにより、電流源トランジスタが２画素で共有されるという作用をもたらす。
　また、この第１の側面において、所定の露光終了のタイミングの直前と上記露光終了のタイミングの後とに上記第１および第２の前段選択トランジスタは、順に閉状態に移行し、上記第１のリセットトランジスタは、上記第１の前段選択トランジスタが上記閉状態のときに上記第１の浮遊拡散層を初期化し、上記第２のリセットトランジスタは、上記第２の前段選択トランジスタが上記閉状態のときに上記第２の浮遊拡散層を初期化し、上記露光終了のタイミングの直後に上記第１および第２の前段選択トランジスタは、順に閉状態に移行し、上記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで上記電荷を転送してもよい。これにより、電流源トランジスタが２画素で共有された構成において、全画素が同時に露光されるという作用をもたらす。
　また、この第１の側面において、第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、上記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、上記選択部は、上記第１および第２の容量素子のいずれかを上記第１の後段ノードに接続する第１の選択回路と、上記第３および第４の容量素子のいずれかを上記第１の後段ノードに接続する第２の選択回路と、上記第５および第６の容量素子のいずれかを上記第２の後段ノードに接続する第３の選択回路と、上記第７および第８の容量素子のいずれかを上記第２の後段ノードに接続する第４の選択回路とを備えてもよい。これにより、第１の後段ノードと第２の後段ノードとが短絡されるという作用をもたらす。
　また、この第１の側面において、所定の非加算モードにおいて上記短絡トランジスタは、開状態であり、上記非加算モードにおいて上記選択部は、上記第１および第２の容量素子のそれぞれを順に上記第１の後段ノードに接続する制御と上記第３および第４の容量素子のそれぞれを順に上記第１の後段ノードに接続する制御と上記第５および第６の容量素子のそれぞれを順に上記第２の後段ノードに接続する制御と上記第７および第８の容量素子のそれぞれを順に上記第２の後段ノードに接続する制御とを所定の順序で行ってもよい。これにより、非加算モードにおいて、４画素のそれぞれのリセットレベルおよび信号レベルが順に読み出されるという作用をもたらす。
　また、この第１の側面において、所定の加算モードにおいて上記短絡トランジスタは、閉状態であり、上記加算モードにおいて上記選択部は、上記第１および第２の容量素子の一方と上記第３および第４の容量素子の一方とを上記第１の後段ノードに接続しつつ上記第５および第６の容量素子の一方と上記７および第８の容量素子の一方とを上記第２の後段ノードに接続する制御と、上記第１および第２の容量素子の他方と上記第３および第４の容量素子の他方とを上記第１の後段ノードに接続しつつ上記５および第６の容量素子の他方と上記第７および第８の容量素子の他方とを上記第２の後段ノードに接続する制御とを順に行ってもよい。これにより、画素加算モードにおいて、４画素が加算されるという作用をもたらす。
　また、この第１の側面において、上記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、上記前段回路ブロックは、第１の光電変換素子と、上記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、第２の光電変換素子と、上記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、上記浮遊拡散層を初期化するリセットトランジスタと、上記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタとを備え、上記第１および第２の容量素子と上記第３の容量素子のそれぞれの一端は上記前段ノードに共通に接続され、それぞれの他端は上記選択部に接続されてもよい。これにより、リセットレベルと複数の信号レベルとが保持されるという作用をもたらす。
　また、この第１の側面において、所定の露光開始タイミングにおいて上記第１および第２の前段転送トランジスタが上記浮遊拡散層へ上記電荷を転送するとともに上記リセットトランジスタが上記浮遊拡散層とともに上記第１および第２の光電変換素子を初期化し、所定の露光終了タイミングにおいて上記第１および第２の前段転送トランジスタが上記第１および第２の浮遊拡散層へ順に上記電荷を転送してもよい。これにより、全画素が露光されるという作用をもたらす。
　また、この第１の側面において、上記選択部は、上記第１および第２の容量素子の一方を上記後段ノードに接続する制御と上記第１および第２の容量素子の他方を上記後段ノードに接続する制御と上記第３の容量素子を上記後段ノードに接続する制御とを順に行ってもよい。これにより、リセットレベルと複数の信号レベルとが順に読み出されるという作用をもたらす。
本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。 本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。 本技術の第１の実施の形態における画素の一構成例を示す回路図である。 本技術の第１の実施の形態における前段選択トランジスタの断面図の一例である。 本技術の第１の実施の形態におけるカラム信号処理回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第１の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。 比較例における画素の一構成例を示す回路図である。 本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素の状態の一例を示す図である。 本技術の第１の実施の形態における信号レベルの読出しのときの画素の状態の一例を示す図である。 本技術の第２の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第２の実施の形態における前段回路と選択回路との一構成例を示す回路図である。 本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における画素ブロック内の最初の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における画素ブロック内の２番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態における固体撮像素子の動作の一例を示すフローチャートである。 本技術の第２の実施の形態の第１の変形例におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。 本技術の第２の実施の形態の第２の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第２の実施の形態の第２の変形例における画素ブロックの一構成例を示す回路図である。 本技術の第２の実施の形態の第３の変形例における固体撮像素子の積層構造の一例を示す図である。 本技術の第３の実施の形態における画素アレイ部の一構成例を示す平面図である。 本技術の第３の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第３の実施の形態における前段回路と選択回路との一構成例を示す回路図である。 本技術の第３の実施の形態における画素ブロック内の１番目および２番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における画素ブロック内の３番目および４番目の画素の読出し動作の一例を示すタイミングチャートである。 本技術の第３の実施の形態における加算モードの読出し動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第４の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第４の実施の形態における露光終了直後の制御の一例を示すタイミングチャートである。 本技術の第５の実施の形態における画素ブロックの一構成例を示す回路図である。 本技術の第５の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第５の実施の形態におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。 本技術の第６の実施の形態における画素の一構成例を示す回路図である。 本技術の第６の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第６の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における画素の一構成例を示す回路図である。 本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。 本技術の第７の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。 本技術の第８の実施の形態における画素の一構成例を示す回路図である。 本技術の第８の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（前段選択トランジスタを制御する例）
　２．第２の実施の形態（２画素で回路を共有し、前段選択トランジスタを制御する例）
　３．第３の実施の形態（後段ノード間を短絡し、前段選択トランジスタを制御する例）
　４．第４の実施の形態（電流源を共有し、前段選択トランジスタを制御する例）
　５．第５の実施の形態（１つの容量にリセットレベルを保持させ、複数の容量に信号レベルを保持させて前段選択トランジスタを制御する例）
　６．第６の実施の形態（参照電圧を制御する例）
　７．第７の実施の形態（参照電圧を制御する例）
　８．第８の実施の形態（参照電圧を制御する例）
　９．移動体への応用例
　＜１．第１の実施の形態＞
　［撮像装置の構成例］
　図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、デジタルカメラや、撮像機能を持つ電子装置（スマートフォンやパーソナルコンピュータなど）が想定される。
　固体撮像素子２００は、撮像制御部１３０の制御に従って、画像データを撮像するものである。この固体撮像素子２００は、画像データを信号線２０９を介して記録部１２０に供給する。
　撮像レンズ１１０は、光を集光して固体撮像素子２００に導くものである。撮像制御部１３０は、固体撮像素子２００を制御して画像データを撮像させるものである。この撮像制御部１３０は、例えば、垂直同期信号ＶＳＹＮＣを含む撮像制御信号を固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
　ここで、垂直同期信号ＶＳＹＮＣは、撮像のタイミングを示す信号であり、一定の周波数（６０ヘルツなど）の周期信号が垂直同期信号ＶＳＹＮＣとして用いられる。
　なお、撮像装置１００は、画像データを記録しているが、その画像データを撮像装置１００の外部に送信してもよい。この場合には、画像データを送信するための外部インターフェースがさらに設けられる。もしくは、撮像装置１００は、さらに画像データを表示してもよい。この場合には表示部がさらに設けられる。
　［固体撮像素子の構成例］
　図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直走査回路２１１、画素アレイ部２２０、タイミング制御回路２１２、ＤＡＣ（Digital to Analog Converter）２１３、負荷ＭＯＳ回路ブロック２５０、カラム信号処理回路２６０を備える。画素アレイ部２２０には、二次元格子状に、画素３０１などの複数の画素が配列される。また、固体撮像素子２００内の各回路は、例えば、単一の半導体チップに設けられる。
　タイミング制御回路２１２は、撮像制御部１３０からの垂直同期信号ＶＳＹＮＣに同期して垂直走査回路２１１、ＤＡＣ２１３、カラム信号処理回路２６０のそれぞれの動作タイミングを制御するものである。
　ＤＡＣ２１３は、ＤＡ（Digital to Analog）変換により、のこぎり波状のランプ信号を生成するものである。ＤＡＣ２１３は、生成したランプ信号をカラム信号処理回路２６０に供給する。
　垂直走査回路２１１は、行を順に選択して駆動し、アナログの画素信号を出力させるものである。画素は、入射光を光電変換してアナログの画素信号を生成するものである。この画素は、負荷ＭＯＳ回路ブロック２５０を介して、カラム信号処理回路２６０に画素信号を供給する。
　負荷ＭＯＳ回路ブロック２５０には、定電流を供給するＭＯＳトランジスタが列ごとに設けられる。
　カラム信号処理回路２６０は、列ごとに、画素信号に対してＡＤ変換処理やＣＤＳ（Correlated Double Sampling）処理などの信号処理を実行するものである。このカラム信号処理回路２６０は、処理後の信号からなる画像データを記録部１２０に供給する。
　［画素の構成例］
　図３は、本技術の第１の実施の形態における画素３０１の一構成例を示す回路図である。この画素３０１には、前段回路３１０と、容量素子３３１および３３２と、選択回路３５０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。容量素子３３１および３３２として、例えば、ＭＩＭ(Metal-Insulator-Metal)構造の容量が用いられる。なお、容量素子３３１および３３２は、特許請求の範囲に記載の第１および第２の容量素子の一例である。
　前段回路３１０は、リセットレベルおよび信号レベルを順に生成して容量素子３３１および３３２に保持させるものである。この前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤ（Floating Diffusion）リセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５、電流源トランジスタ３１６および前段選択トランジスタ３１７を備える。
　光電変換素子３１１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇに従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔに従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤ３１４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅するものである。前段選択トランジスタ３１７は、垂直走査回路２１１からの前段選択信号ｓｅｌａに従って、前段増幅トランジスタ３１５により増幅されたレベルを前段ノード３３０に出力するものである。
　ＦＤリセットトランジスタ３１３と前段増幅トランジスタ３１５とのそれぞれのドレインは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段選択トランジスタ３１７のソースに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１を供給する。
　容量素子３３１および３３２の一端は、前段ノード３３０に共通に接続され、他端は、選択回路３５０に接続される。
　選択回路３５０は、選択トランジスタ３５１および３５２を備える。選択トランジスタ３５１は、垂直走査回路２１１からの選択信号Φｒに従って、容量素子３３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５２は、垂直走査回路２１１からの選択信号Φｓに従って、容量素子３３２と後段ノード３６０との間の経路を開閉するものである。
　後段リセットトランジスタ３６１は、垂直走査回路２１１からの後段リセット信号ｒｓｔｂに従って、後段ノード３６０のレベルを所定の電位Ｖｒｅｇに初期化するものである。電位Ｖｒｅｇには、電源電圧ＶＤＤと異なる電位（例えば、ＶＤＤより低い電位）が設定される。
　後段回路３７０は、後段増幅トランジスタ３７１および後段選択トランジスタ３７２を備える。後段増幅トランジスタ３７１は、後段ノード３６０のレベルを増幅するものである。後段選択トランジスタ３７２は、垂直走査回路２１１からの後段選択信号ｓｅｌｂに従って、後段増幅トランジスタ３７１により増幅されたレベルの信号を画素信号として垂直信号線３０９に出力するものである。
　なお、画素３０１内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳ（n-channel Metal Oxide Semiconductor）トランジスタが用いられる。
　垂直走査回路２１１は、露光開始時に全行へハイレベルのＦＤリセット信号ｒｓｔとハイレベルの転送信号ｔｒｇとを供給する。これにより、光電変換素子３１１が初期化される。以下、この制御を「ＰＤリセット」と称する。
　そして、垂直走査回路２１１は、露光終了の直前に、全行について前段選択信号ｓｅｌａ、後段リセット信号ｒｓｔｂおよび選択信号Φｒとをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、ＦＤ３１４が初期化され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３３１に保持される。この制御を以下、「ＦＤリセット」と称する。
　ＦＤリセットの際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３３１の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｐ相」または「リセットレベル」と称する。
　垂直走査回路２１１は、露光終了時に、全行について前段選択信号ｓｅｌａ、後段リセット信号ｒｓｔｂおよび選択信号Φｓをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、露光量に応じた信号電荷がＦＤ３１４へ転送され、そのときのＦＤ３１４のレベルに応じたレベルが容量素子３３２に保持される。
　信号電荷の転送の際のＦＤ３１４のレベルと、そのレベルに対応するレベル（容量素子３３２の保持レベルや、垂直信号線３０９のレベル）とをまとめて、以下、「Ｄ相」または「信号レベル」と称する。
　このように全画素について同時に露光を開始し、終了する露光制御は、グローバルシャッター方式と呼ばれる。この露光制御により、全画素の前段回路３１０は、リセットレベルおよび信号レベルを順に生成する。リセットレベルは、容量素子３３１に保持され、信号レベルは、容量素子３３２に保持される。
　露光終了後に垂直走査回路２１１は、行を順に選択して、その行のリセットレベルおよび信号レベルを順に出力させる。リセットレベルを出力させる際に、垂直走査回路２１１は、選択した行の前段選択信号ｓｅｌａおよび後段選択信号ｓｅｌｂをハイレベルにしつつ、ハイレベルの選択信号Φｒを所定期間に亘って供給する。これにより、容量素子３３１が後段ノード３６０に接続され、リセットレベルが読み出される。
　リセットレベルの読出し後に、垂直走査回路２１１は、選択トランジスタ３５１および３５２を一定期間に亘って開状態にし、容量素子３３１および３３２を後段ノード３６０から切り離す。なお、このときに、選択された行の後段リセットトランジスタ３６１が後段ノード３６０のレベルを初期化してもよい。
　垂直走査回路２１１は、選択した行の前段選択信号ｓｅｌａおよび後段選択信号ｓｅｌｂをハイレベルにしたままで、ハイレベルの選択信号Φｓを所定期間に亘って供給する。これにより、容量素子３３２が後段ノード３６０に接続され、信号レベルが読み出される。
　上述の読出し制御により、選択された行の選択回路３５０は、容量素子３３１を後段ノード３６０に接続する制御と、容量素子３３１および３３２を後段ノード３６０から切り離す制御と、容量素子３３２を後段ノード３６０に接続する制御とを順に行う。
　また、選択された行の後段回路３７０は、後段ノード３６０を介してリセットレベルおよび信号レベルを容量素子３３１および３３２から順に読み出して垂直信号線３０９へ出力する。
　ここで、同図における容量素子３３１および選択トランジスタ３５１の間のノード３５３は、容量素子３３１が信号（リセットレベルや信号レベル）をホールドしている間においてハイインピーダンスの状態となる。また、容量素子３３２および選択トランジスタ３５２の間のノード３５４も同様にハイインピーダンスの状態になる。同図における灰色の半円は、ホールド中にハイインピーダンスとなるノードを示す。
　グローバルシャッター方式による露光終了後にカラム信号処理回路２６０は１行ずつ順に読出しを行うため、露光終了から読出しまでの時間に亘って、容量素子３３１および３３２は、リセットレベルや信号レベルを保持しておく必要がある。このホールド時間は、読出し順序が遅い行ほど長くなり、最も遅い行では、例えば、数十ミリ秒にも達することがある。このホールド時間が長いほど、また、ハイインピーダンスのノード３５３および３５４の電位が高いほど、それらのノードと半導体基板との間のｐｎ接合でリーク電流が発生しやすくなる。
　リーク電流が発生すると、画素ごとのリーク電流のばらつきにより画像データにノイズが生じ、その画質が低下するおそれがある。そこで、リーク電流を抑制するために、垂直走査回路２１１は、リセットレベルおよび信号レベルが保持されると前段選択信号ｓｅｌａをハイレベル（電源電圧ＶＤＤなど）からミドルレベルＶｍに低下させている。このミドルレベルＶｍは、ハイレベルとローレベル（接地電圧など）との間の電圧である。前段選択信号ｓｅｌａの電圧の低下により、前段ノード３３０の電位が低下し、連動してノード３５３および３５４の電位も、より低いレベルにシフトする。これにより、リーク電流を抑制することができる。
　図４は、本技術の第１の実施の形態における選択トランジスタ３５１の断面図の一例である。ｐ＋の半導体基板５０１において、ｎ＋領域５０２および５０４が形成される。また、それらの領域の間に酸化膜を介してゲート電極５０３が形成される。
　ｎ＋領域５０２および５０４とゲート電極５０３とは、選択トランジスタ３５１として機能する。ｎ＋領域５０２は、選択トランジスタ３５１のドレインであり、容量素子３３１の一端に接続される。このノード３５３は、信号レベルなどのホールド中にハイインピーダンスの状態となる。
　このハイインピーダンスのノード３５３の電位が高いほど、そのノード３５３と半導体基板５０１とのｐｎ接合でリーク電流が発生しやすくなる。同図における点線は、電位が高い場合に生じるリーク電流を示す。ノード３５４についても同様である。
　そこで、前述のように垂直走査回路２１１は、前段選択信号ｓｅｌａをミドルレベルＶｍに低下させることにより、ノード３５３および３５４の電位を低下させている。これにより、ｐｎ接合で生じるリーク電流を抑制することができる。
　ただし、ノード３５３および３５４の電位が低すぎると、選択トランジスタ３５１および３５２のドレイン－ソース間でリーク電流が増大するおそれがある。同図における一点鎖線は、電位が低すぎる場合に生じるリーク電流を示す。
　このため、ミドルレベルＶｍは、ドレインから半導体基板５０１へのリーク電流と、ドレイン－ソース間のリーク電流との両方を抑制することができる最適な値に調整される。
　［カラム信号処理回路の構成例］
　図５は、本技術の第１の実施の形態におけるカラム信号処理回路２６０の一構成例を示すブロック図である。
　負荷ＭＯＳ回路ブロック２５０には、列ごとに垂直信号線３０９が配線される。列数をＩ（Ｉは、整数）とすると、Ｉ本の垂直信号線３０９が配線される。また、垂直信号線３０９のそれぞれには、一定の電流ｉｄ２を供給する負荷ＭＯＳトランジスタ２５１が接続される。
　カラム信号処理回路２６０には、複数のＡＤＣ２６１とデジタル信号処理部２６２とが配置される。ＡＤＣ２６１は、列ごとに配置される。列数をＩとすると、Ｉ個のＡＤＣ２６１が配置される。
　ＡＤＣ２６１は、ＤＡＣ２１３からのランプ信号Ｒｍｐを用いて、対応する列からのアナログの画素信号をデジタル信号に変換するものである。このＡＤＣ２６１は、デジタル信号をデジタル信号処理部２６２に供給する。例えば、ＡＤＣ２６１として、コンパレータおよびカウンタを備えるシングルスロープ型のＡＤＣが配置される。
　デジタル信号処理部２６２は、列ごとのデジタル信号のそれぞれに対して、ＣＤＳ処理などの所定の信号処理を行うものである。デジタル信号処理部２６２は、処理後のデジタル信号からなる画像データを記録部１２０に供給する。
　［固体撮像素子の動作例］
　図６は、本技術の第１の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０において、全ての行（言い換えれば、全画素）について後段リセット信号ｒｓｔｂおよび選択信号Φｒをハイレベルにする。
　また、垂直走査回路２１１は、タイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔと転送信号ｔｒｇとを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ＿［ｎ］、ｔｒｇ＿［ｎ］、ｓｅｌａ＿［ｎ］、ｓｅｌｂ＿［ｎ］、Φｒ＿［ｎ］およびΦｓ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは、全行数を示す整数であり、ｎは、１乃至Ｎの整数である。
　露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全行において前段選択信号ｓｅｌａをハイレベルにしつつ電流源トランジスタ３１６をオン状態にし、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。これにより、全画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。
　タイミングＴ２の後のタイミングＴ３において、垂直走査回路２１１は、選択信号Φｒをローレベルに戻す。
　露光終了のタイミングＴ４において、垂直走査回路２１１は、全行において選択信号Φｓをハイレベルにし、パルス期間に亘ってハイレベルの転送信号ｔｒｇを供給する。これにより、信号レベルがサンプルホールドされる。また、前段ノード３３０の電位は、ＶＤＤ－Ｖｇｓから、ＶＤＤ－Ｖｇｓ－Ｖｓｉｇに低下する。ここで、Ｖｇｓは、前段選択トランジスタ３１７のゲート－ソース間電圧を示し、Ｖｓｉｇは信号レベルを示す。
　タイミングＴ４の後のタイミングＴ５において、垂直走査回路２１１は、選択信号Φｓをローレベルに戻す。その直後のタイミングＴ６において垂直走査回路２１１は、後段リセット信号ｒｓｔｂをローレベルに戻す。
　タイミングＴ６の後のタイミングＴ７において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔをハイレベルにし、前段選択信号ｓｅｌａをハイレベル（電源電圧ＶＤＤなど）からミドルレベルＶｍに低下させる。これにより、前段ノードの電位は、ＶＤＤ－Ｖｇｓ－Ｖｓｉｇから低下し、タイミングＴ８においてＶｍ－Ｖｇｓとなる。
　前段ノード３３０の電位の変動に連動して、リセット側のハイインピーダンスのノード３５３は、ＶｒｅｇからＶｒｅｇ－（ＶＤＤ－Ｖｍ）に低下する。信号側のハイインピーダンスのノード３５４は、ＶｒｅｇからＶｒｅｇ－（ＶＤＤ－Ｖｍ）＋Ｖｓｉｇに低下する。
　ノード３５３および３５４の電位が低下したタイミングＴ８において垂直走査回路２１１は、電流源トランジスタ３１６をオフ状態にして電流ｉｄ１を停止させる。その後のタイミングＴ９において、垂直走査回路２１１は、前段選択信号ｓｅｌａをロ－レベル（接地電圧ＶＳＳなど）にする。
　仮に前段選択トランジスタ３１７を設けない構成とした場合、タイミングＴ７において、ノード３５３の電位がＶｒｅｇのままで、ノード３５４の電位は、Ｖｒｅｇ＋Ｖｓｉｇに上昇する。同図における一点鎖線は、前段選択トランジスタ３１７を設けない場合のノード３５３および３５４の電位変動を示す。この場合、ノード３５３および３５４が高電位のため、ｐｎ接合でリーク電流が生じるおそれがある。
　しかし、前段選択トランジスタ３１７を設け、垂直走査回路２１１が前段選択信号ｓｅｌａをミドルレベルＶｍに低下させるため、ノード３５３および３５４の電位を低下させることができる。これにより、リーク電流を抑制することができる。
　図７は、本技術の第１の実施の形態における画素の読出し動作の一例を示すタイミングチャートである。タイミングＴ１０以降の第ｎ行の読出し期間において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔをハイレベルにしたままで、第ｎ行の前段選択信号ｓｅｌａおよび後段選択信号ｓｅｌｂをハイレベルにする。また、タイミングＴ１０からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１２までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒを供給する。前段ノード３３０の電位は上昇して電源電圧ＶＤＤに戻り、ノード３５３および３５４の電位も上昇する。また、後段ノード３６０の電位は、リセットレベルとなる。ＡＤＣ２６１により、このリセットレベルがＡＤ変換される。
　また、垂直走査回路２１１は、タイミングＴ１３からパルス期間に亘ってハイレベルの後段リセット信号ｒｓｔｂを供給する。
　そして、タイミングＴ１４からタイミングＴ１５までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓを供給する。後段ノード３６０の電位は、信号レベルとなる。ＡＤＣ２６１により、この信号レベルがＡＤ変換される。リセットレベルと信号レベルとの差分が、ＦＤのリセットノイズやオフセットノイズを除去した正味の信号レベルに該当する。
　同図に例示したように、ハイレベルの選択信号ΦｒおよびΦｓが順に供給される。これらの選択信号に従って選択部３４０は、容量素子３３１および３３２を順に後段ノード３６０に接続する。そして、画素ブロック３００内の最初の画素のリセットレベルおよび信号レベルが順に読み出される。
　仮に読出し期間（タイミングＴ１０乃至Ｔ１５の期間）内に前段選択信号ｓｅｌａがローレベルのままだと、ノード３５３および３５４の電位が低くなり、垂直信号線３０９の電位も低くなる。この場合、後段の回路の動作点やレンジを十分に確保することができなくなるおそれがある。そこで、垂直走査回路２１１は、読出し期間内に前段選択信号ｓｅｌａをハイレベルに戻している。
　なお、固体撮像素子２００は、リセットレベルの後に、信号レベルを読み出しているが、この順番に限定されない。固体撮像素子２００は、信号レベルの後に、リセットレベルを読み出すこともできる。この場合に垂直走査回路２１１は、ハイレベルの選択信号Φｓの後に、ハイレベルの選択信号Φｒを供給する。また、この場合、ランプ信号のスロープの傾きを逆にする必要がある。
　図８は、比較例における画素の一構成例を示す回路図である。この比較例では、選択回路３５０が設けられず、前段ノード３３０と前段回路との間に転送トランジスタが挿入される。また、容量素子３３１および３３２の代わりに、容量Ｃ１およびＣ２が挿入される。容量Ｃ１は、前段ノード３３０と接地端子との間に挿入され、容量Ｃ２は、前段ノード３３０と後段ノード３６０との間に挿入される。
　この比較例の画素の露光制御および読出し制御は、例えば、「Jae-kyu Lee, et al., A 2.1e-Temporal Noise and -105dB Parasitic Light Sensitivity Backside-Illuminated 2.3 μm-Pixel Voltage-Domain Global Shutter CMOS Image Sensor Using High-Capacity DRAM Capacitor Technology, ISSCC 2020」のFigure 5.5.2に記載されている。この比較例において、容量Ｃ１およびＣ２のそれぞれの容量値をＣと仮定すると、露光および読出しの際のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（３＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　・・・式１
上式において、ｋは、ボルツマン定数であり、単位は、例えば、ジュール毎ケルビン（Ｊ／Ｋ）である。Ｔは絶対温度であり、単位は、例えば、ケルビン（Ｋ）である。また、Ｖｎの単位は、例えば、ボルト（Ｖ）であり、Ｃの単位は、例えば、ファラッド（Ｆ）である。
　図９は、本技術の第１の実施の形態におけるリセットレベルの読出しのときと、後段ノードの初期化のときとのそれぞれの画素３０１の状態の一例を示す図である。同図におけるａは、リセットレベルの読出しのときの画素３０１の状態を示し、同図におけるｂは、後段ノード３６０の初期化のときの画素３０１の状態を示す。また、同図において、選択トランジスタ３５１、選択トランジスタ３５２および後段リセットトランジスタ３６１は、説明の便宜上、スイッチの図記号により表される。
　同図におけるａに例示するように、垂直走査回路２１１は、選択トランジスタ３５１を閉状態にし、選択トランジスタ３５２および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介して最初の画素のリセットレベルが読み出される。
　リセットレベルの読出し後に同図におけるｂに例示するように、垂直走査回路２１１は、選択トランジスタ３５１および選択トランジスタ３５２を開状態にし、後段リセットトランジスタ３６１を閉状態にする。これにより、容量素子３３１および３３２が後段ノード３６０から切り離され、後段ノード３６０のレベルが初期化される。
　このように容量素子３３１および３３２から切り離した状態の後段ノード３６０の寄生容量Ｃｐの容量値は、容量素子３３１および３３２と比べて非常に小さいものとする。例えば、寄生容量Ｃｐを数フェムトファラッド（ｆＦ）とすると、容量素子３３１および３３２は、数十フェムトファラッドのオーダーである。
　図１０は、本技術の第１の実施の形態における信号レベルの読出しのときの画素３０１の状態の一例を示す図である。
　後段ノード３６０の初期化後において、垂直走査回路２１１は、選択トランジスタ３５２を閉状態にし、選択トランジスタ３５１および後段リセットトランジスタ３６１を開状態にする。これにより、後段回路３７０を介して最初の画素の信号レベルが読み出される。
　ここで、画素の露光時のｋＴＣノイズについて考える。露光時において、露光終了の直前のリセットレベルのサンプリングと信号レベルのサンプリングとのそれぞれにおいてｋＴＣノイズが発生する。容量素子３３１および３３２のそれぞれの容量値をＣと仮定すると、露光時のｋＴＣノイズのレベルＶｎは、次の式により表される。
　　Ｖｎ＝（２＊ｋＴ／Ｃ）１／２　　　　　　　　　　　　　・・・式２
　また、図９および図１０に例示したように、読出しの際に後段リセットトランジスタ３６１が駆動しているため、そのときにｋＴＣノイズが発生する。しかし、後段リセットトランジスタ３６１の駆動時に容量素子３３１および３３２が切り離されており、そのときの寄生容量Ｃｐが小さい。このため、読出しの際のｋＴＣノイズは、露光時のｋＴＣノイズと比べて無視することができる。したがって、露光および読出しの際のｋＴＣノイズは、式７により表される。
　式１および式２より、読出しの際に容量を切り離す画素ブロック３００では、読出しの際に容量を切り離すことができない比較例よりもｋＴＣノイズが小さくなる。これにより、画像データの画質を向上させることができる。
　このように、本技術の第１の実施の形態によれば、前段選択トランジスタ３１７の制御により、ノード３５３および３５４のホールド中の電位を低下させたため、ｐｎ接合のリーク電流を抑制することができる。これにより、画像データの画質を向上させることができる。
　　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、画素ごとに後段リセットトランジスタおよび選択回路を配置していたが、この構成では、回路規模の削減が困難である。この第２の実施の形態の固体撮像素子２００は、隣接する２画素で、後段リセットトランジスタおよび選択回路を共有する点において第１の実施の形態と異なる。
　図１１は、本技術の第２の実施の形態における画素ブロック３００の一構成例を示す回路図である。この第２の実施の形態の画素アレイ部２２０には、複数の画素ブロック３００が配列される。画素ブロック３００のそれぞれには、画素３０１および３０２が、配列される。
　画素ブロック３００には、前段回路ブロック３０５と、容量素子３３１、３３２、３３６および３３７と、選択部３４０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。
　また、前段回路ブロック３０５には、前段回路３１０および３２０が配置される。選択部３４０には、選択回路３５０および３５５が配置される。後段回路３７０は、後段増幅トランジスタ３７１および後段選択トランジスタ３７２を備える。
　選択回路３５０は、容量素子３３１および３３２のいずれかを後段ノード３６０に接続するものである。選択回路３５５は、容量素子３３６および３３７のいずれかを後段ノード３６０に接続するものである。なお、選択回路３５０は、特許請求の範囲に記載の第１の選択回路の一例であり、選択回路３５５は、特許請求の範囲に記載の第２の選択回路の一例である。
　図１２は、本技術の第２の実施の形態における前段回路３１０および３２０と選択回路３５０および３５５との一構成例を示す回路図である。
　前段回路３１０は、光電変換素子３１１、転送トランジスタ３１２、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５、電流源トランジスタ３１６および前段選択トランジスタ３１７を備える。
　また、前段回路３２０は、光電変換素子３２１、転送トランジスタ３２２、ＦＤリセットトランジスタ３２３、ＦＤ３２４、前段増幅トランジスタ３２５、電流源トランジスタ３２６および前段選択トランジスタ３２７を備える。前段選択トランジスタ３１７および３２７には、前段選択信号ｓｅｌａが供給される。
　光電変換素子３１１および３２１は、光電変換により電荷を生成するものである。転送トランジスタ３１２は、垂直走査回路２１１からの転送信号ｔｒｇ１に従って、光電変換素子３１１からＦＤ３１４へ電荷を転送するものである。転送トランジスタ３２２は、垂直走査回路２１１からの転送信号ｔｒｇ２に従って、光電変換素子３２１からＦＤ３２４へ電荷を転送するものである。
　なお、光電変換素子３１１および３２１は、特許請求の範囲に記載の第１および第２の光電変換素子の一例である。転送トランジスタ３１２および３２２は、特許請求の範囲に記載の第１および第２の転送トランジスタの一例である。
　ＦＤリセットトランジスタ３１３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔ１に従って、ＦＤ３１４から電荷を引き抜いて初期化するものである。ＦＤリセットトランジスタ３２３は、垂直走査回路２１１からのＦＤリセット信号ｒｓｔ２に従って、ＦＤ３２４から電荷を引き抜いて初期化するものである。ＦＤ３１４および３２４は、電荷を蓄積し、電荷量に応じた電圧を生成するものである。
　なお、ＦＤリセットトランジスタ３１３および３２３は、特許請求の範囲に記載の第１および第２のリセットトランジスタの一例である。ＦＤ３１４および３２４は、特許請求の範囲に記載の第１および第２の浮遊拡散層の一例である。
　前段増幅トランジスタ３１５は、ＦＤ３１４の電圧のレベルを増幅して前段選択トランジスタ３１７を介して前段ノード３３０に出力するものである。前段増幅トランジスタ３２５は、ＦＤ３２４の電圧のレベルを増幅して前段選択トランジスタ３２７を介して前段ノード３３５に出力するものである。なお、前段増幅トランジスタ３１５および３２５は、特許請求の範囲に記載の第１および第２の前段増幅トランジスタの一例である。
　ＦＤリセットトランジスタ３１３および３２３と前段増幅トランジスタ３１５および３２５とのそれぞれのドレインは、電源電圧ＶＤＤに接続される。電流源トランジスタ３１６は、前段選択トランジスタ３１７のソースに接続される。この電流源トランジスタ３１６は、垂直走査回路２１１の制御に従って、電流ｉｄ１１を供給する。電流源トランジスタ３２６は、前段選択トランジスタ３２７のソースに接続される。この電流源トランジスタ３２６は、垂直走査回路２１１の制御に従って、電流ｉｄ１２を供給する。
　なお、電流源トランジスタ３１６および３２６は、特許請求の範囲に記載の第１および第２の電流源トランジスタの一例である。
　容量素子３３１および３３２のそれぞれの一端は、前段ノード３３０に共通に接続され、それぞれの他端は、選択回路３５０に接続される。容量素子３３６および３３７のそれぞれの一端は、前段ノード３３５に共通に接続され、それぞれの他端は、選択回路３５５に接続される。
　選択回路３５０は、選択トランジスタ３５１および３５２を備える。選択トランジスタ３５１は、垂直走査回路２１１からの選択信号Φｒ１に従って、容量素子３３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５２は、垂直走査回路２１１からの選択信号Φｓ１に従って、容量素子３３２と後段ノード３６０との間の経路を開閉するものである。
　選択回路３５５は、選択トランジスタ３５６および３５７を備える。選択トランジスタ３５６は、垂直走査回路２１１からの選択信号Φｒ２に従って、容量素子３３６と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ３５７は、垂直走査回路２１１からの選択信号Φｓ２に従って、容量素子３３７と後段ノード３６０との間の経路を開閉するものである。
　なお、画素ブロック３００内の各種のトランジスタ（転送トランジスタ３１２など）として、例えば、ｎＭＯＳトランジスタが用いられる。
　上述の前段回路３１０と、容量素子３３１および３３２と、選択回路３５０と、後段リセットトランジスタ３６１と、後段回路３７０とからなる回路は、１つの画素として機能する。また、前段回路３２０と、容量素子３３６および３３７と、選択回路３５５と、後段リセットトランジスタ３６１と、後段回路３７０とからなる回路も１つの画素として機能する。これらの２画素により、後段リセットトランジスタ３６１および後段回路３７０が共有される。
　また、画素ブロック３００内の２画素は、例えば、列方向に配列される。言い換えれば、これらの２画素は、奇数行および偶数行に配置される。なお、画素ブロック３００内の２画素の位置関係は、奇数行および偶数行に限定されない。例えば、２画素を奇数列および偶数列に配置することもできる。あるいは、２画素の一方を他方の斜め上に配置することもできる。
　図１３は、本技術の第２の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行（言い換えれば、全画素）にハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２と転送信号ｔｒｇ１およびｔｒｇ２とを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　ここで、同図のｒｓｔ１＿［ｎ］、ｒｓｔ２＿［ｎ］、ｔｒｇ１＿［ｎ］およびｔｒｇ２＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。Ｎは、画素ブロック３００を配列した行の全行数を示す整数であり、ｎは、１乃至Ｎの整数である。画素ブロック３００内の２画素が偶数行および奇数行の画素である場合、画素ブロック３００の第ｎ行は、奇数行および偶数行の２行を含む。
　露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ１およびΦｒ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２を供給する。これにより、全画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。ここで、同図のｒｓｔｂ＿［ｎ］、Φｒ１＿［ｎ］およびΦｒ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ２の後のタイミングＴ３において、垂直走査回路２１１は、選択信号Φｒ１およびΦｒ２をローレベルに戻す。
　露光終了のタイミングＴ４において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｓ１およびΦｓ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルの転送信号ｔｒｇ１およびｔｒｇ２を供給する。これにより、信号レベルがサンプルホールドされる。また、同図のΦｓ１＿［ｎ］およびΦｓ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ４の後のタイミングＴ５において、垂直走査回路２１１は、選択信号Φｓ１およびΦｓ２をローレベルに戻す。
　図１４は、本技術の第２の実施の形態における画素ブロック３００内の最初の画素の読出し動作の一例を示すタイミングチャートである。タイミングＴ１０以降の第ｎ行の読出し期間において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔ１およびｒｓｔ２と後段選択信号ｓｅｌｂとをハイレベルにする。また、タイミングＴ１０において、全行の後段リセット信号ｒｓｔｂは、ローレベルに制御される。ここで、同図のｓｅｌｂ＿［ｎ］は、ｎ行目の画素への信号を示す。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１２までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１を供給する。後段ノード３６０の電位は、リセットレベルＶｒｓｔ１となる。ＡＤＣ２６１により、このリセットレベルがＡＤ変換される。
　タイミングＴ１２の直後のタイミングＴ１３からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。これにより、後段ノード３６０に寄生容量が存在する際に、その寄生容量に保持される前回の信号の履歴を消去することができる。
　後段ノード３６０の初期化直後のタイミングＴ１４からタイミングＴ１５までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ１を供給する。後段ノード３６０の電位は、信号レベルＶｓｉｇ１となる。ＡＤＣ２６１により、この信号レベルがＡＤ変換される。リセットレベルＶｒｓｔ１と信号レベルＶｓｉｇ１との差分が、ＦＤのリセットノイズやオフセットノイズを除去した正味の信号レベルに該当する。
　図１５は、本技術の第２の実施の形態における画素ブロック３００内の２番目の画素の読出し動作の一例を示すタイミングチャートである。
　タイミングＴ１５の直後のタイミングＴ１６からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ１７からタイミングＴ１８までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ２を供給する。後段ノード３６０の電位は、リセットレベルＶｒｓｔ２となる。ＡＤＣ２６１により、このリセットレベルがＡＤ変換される。
　タイミングＴ１８の直後のタイミングＴ１９からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ２０からタイミングＴ２１までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｓ２を供給する。後段ノード３６０の電位は、信号レベルＶｓｉｇ２となる。ＡＤＣ２６１により、この信号レベルがＡＤ変換される。
　また、タイミングＴ２１において、垂直走査回路２１１は、第ｎ行のＦＤリセット信号ｒｓｔ１およびｒｓｔ２と後段選択信号ｓｅｌｂとをローレベルに戻す。
　図１４および図１５に例示したように、ハイレベルの選択信号Φｒ１、Φｓ１、Φｒ２およびΦｓ２が順に供給される。これらの選択信号に従って選択部３４０は、容量素子３３１、３３２、３３６および３３７を順に後段ノード３６０に接続する。そして、画素ブロック３００内の最初の画素のリセットレベルＶｒｓｔ１および信号レベルＶｓｉｇ１と、２番目の画素のリセットレベルＶｒｓｔ２および信号レベルＶｓｉｇ２とが順に読み出される。
　図１６は、本技術の第２の実施の形態における固体撮像素子２００の動作の一例を示すフローチャートである。この動作は、例えば、画像データを撮像するための所定のアプリケーションが実行されたときに開始される。
　垂直走査回路２１１は、全画素の露光を行う（ステップＳ９０１）。そして、垂直走査回路２１１は、読出し対象の画素ブロック３００の行を選択する（ステップＳ９０２）。カラム信号処理回路２６０は、その行の画素ブロック３００内の最初の画素のリセットレベルの読出しを行い（ステップＳ９０３）、次に、その画素の信号レベルの読出しを行う（ステップＳ９０４）。続いてカラム信号処理回路２６０は、２番目の画素のリセットレベルの読出しを行い（ステップＳ９０５）、次に、その画素の信号レベルの読出しを行う（ステップＳ９０６）。
　固体撮像素子２００は、全行の読出しが完了したか否かを判断する（ステップＳ９０７）。全行の読出しが完了していない場合に（ステップＳ９０７：Ｎｏ）、固体撮像素子２００は、ステップＳ９０２以降を繰り返す。一方、全行の読出しが完了した場合に（ステップＳ９０７：Ｙｅｓ）、固体撮像素子２００は、ＣＤＳ処理などを実行し、撮像のための動作を終了する。複数枚の画像データを連続して撮像する場合には、垂直同期信号に同期して、ステップＳ９０１乃至Ｓ９０７が繰り返し実行される。
　このように、本技術の第２の実施の形態によれば、２画素が後段リセットトランジスタ３６１および後段回路３７０を共有するため、共有しない場合と比較して、画素アレイ部２２０の回路規模を削減することができる。
　［第１の変形例］
　上述の第２の実施の形態では、固体撮像素子２００は、画素ブロック３００内の２画素のそれぞれの画素信号を順に読み出していたが、この構成では、読出し速度が不足するおそれがある。この第２の実施の形態の第１の変形例の固体撮像素子２００は、画素加算を行う点において第２の実施の形態と異なる。
　図１７は、本技術の第２の実施の形態の第１の変形例におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。この第２の実施の形態の第１の変形例の固体撮像素子２００には、画素加算を行わない非加算モードと、画素加算を行う加算モードとを含む複数のモードのいずれかが設定される。非加算モードのグローバルシャッター動作および読出し動作は、第２の実施の形態と同様である。加算モードのグローバルシャッター動作は、非加算モードと同様である。
　加算モードにおいて読出しを行う場合、同図に例示するように、第ｎ行の読出し開始のタイミングＴ１０において、垂直走査回路２１１は、ハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２をパルス期間に亘って供給する。また、タイミングＴ１０からタイミングＴ１５までの読出し期間内に垂直走査回路２１１は、後段選択信号ｓｅｌｂをハイレベルにする。
　タイミングＴ１０の直後のタイミングＴ１１からタイミングＴ１２までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ１およびΦｓ２を供給する。これにより、後段ノード３６０の電位は、リセットレベルＶｒｓｔとなる。このリセットレベルＶｒｓｔは、画素ブロック３００内の２画素のそれぞれのリセットレベルを加算した値である。
　タイミングＴ１２の直後のタイミングＴ１３からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。
　後段ノード３６０の初期化直後のタイミングＴ１４からタイミングＴ１５までの期間に亘って垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φｒ２およびΦｓ２を供給する。これにより、後段ノード３６０の電位は、信号レベルＶｓｉｇとなる。この信号レベルＶｓｉｇは、画素ブロック３００内の２画素のそれぞれの信号レベルを加算した値である。
　同図に例示したように、ハイレベルの選択信号Φｒ１およびΦｓ１が供給され、これらの選択信号に従って選択部３４０は、容量素子３３１および３３６を後段ノード３６０に接続する。言い換えれば、容量素子３３１と容量素子３３６とが短絡される。これにより、２画素のリセットレベルが加算される。また、ハイレベルの選択信号Φｒ２およびΦｓ２が供給され、これらの選択信号に従って選択部３４０は、容量素子３３２および３３７を後段ノード３６０に接続する。言い換えれば、容量素子３３２と容量素子３３７とが短絡される。これにより、２画素の信号レベルが加算される。これらの画素加算により、加算しない場合と比較して感度や読出し速度を向上させることができる。また、画素加算により読み出す行数が削減されるため、消費電力を低減することができる。
　なお、固体撮像素子２００は、リセットレベルの後に信号レベルを読み出しているが、この順番に限定されず、信号レベルの後に、リセットレベルを読み出すこともできる。
　このように、本技術の第２の実施の形態の第１の変形例によれば、選択部３４０は、容量素子３３１および３３６を後段ノード３６０に接続し、容量素子３３２および３３７を後段ノード３６０に接続するため、２画素のそれぞれの画素信号を加算することができる。これにより、加算しない場合と比較して感度や読出し速度を向上させ、消費電力を低減することができる。
　［第２の変形例］
　上述の第２の実施の形態では、固体撮像素子２００内の回路を単一の半導体チップに設けていたが、この構成では、画素を微細化した際に半導体チップ内に素子が収まらなくなるおそれがある。この第２の実施の形態の第２の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を２つの半導体チップに分散して配置した点において第２の実施の形態と異なる。
　図１８は、本技術の第２の実施の形態の第２の変形例における固体撮像素子２００の積層構造の一例を示す図である。第２の実施の形態の第２の変形例の固体撮像素子２００は、回路チップ２０２と、その回路チップ２０２に積層された画素チップ２０１とを備える。これらのチップは、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　画素チップ２０１には、上側画素アレイ部２２１が配置される。回路チップ２０２には、下側画素アレイ部２２２とカラム信号処理回路２６０とが配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０２には、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０も配置される。これらの回路は、同図において省略されている。
　また、画素チップ２０１は、例えば、画素専用のプロセスで製造され、回路チップ２０２は、例えば、ＣＭＯＳ（Complementary MOS）プロセスで製造される。なお、画素チップ２０１は、特許請求の範囲に記載の第１のチップの一例であり、回路チップ２０２は、特許請求の範囲に記載の第２のチップの一例である。
　図１９は、本技術の第２の実施の形態の第２の変形例における画素ブロック３００の一構成例を示す回路図である。画素ブロック３００のうち、前段回路ブロック３０５は、画素チップ２０１に配置され、それ以外の回路や素子（容量素子３３１および３３２など）は、回路チップ２０２に配置される。なお、電流源トランジスタ３１６や３２６をさらに回路チップ２０２に配置することもできる。同図に例示するように、画素ブロック３００内の素子を、積層した画素チップ２０１および回路チップ２０２に分散して配置することにより、画素の面積を小さくすることができ、画素の微細化が容易になる。
　このように、本技術の第２の実施の形態の第２の変形例によれば、画素ブロック３００内の回路や素子を２つの半導体チップに分散して配置するため、画素の微細化が容易になる。
　［第３の変形例］
　上述の第２の実施の形態の第２の変形例では、画素ブロック３００の一部と周辺回路（カラム信号処理回路２６０など）とを下側の回路チップ２０２に設けていた。しかし、この構成では、周辺回路の分、回路チップ２０２側の回路や素子の配置面積が画素チップ２０１より大きくなり、画素チップ２０１に、回路や素子の無い無駄なスペースが生じるおそれがある。この第２の実施の形態の第３の変形例の固体撮像素子２００は、固体撮像素子２００内の回路を３つの半導体チップに分散して配置した点において第２の実施の形態の第２の変形例と異なる。
　図２０は、本技術の第２の実施の形態の第３の変形例における固体撮像素子２００の積層構造の一例を示す図である。第２の実施の形態の第３の変形例の固体撮像素子２００は、上側画素チップ２０３、下側画素チップ２０４および回路チップ２０２を備える。これらのチップは積層され、例えば、Ｃｕ－Ｃｕ接合により電気的に接続される。なお、Ｃｕ－Ｃｕ接合の他、ビアやバンプにより接続することもできる。
　上側画素チップ２０３には、上側画素アレイ部２２１が配置される。下側画素チップ２０４には、下側画素アレイ部２２２が配置される。画素アレイ部２２０内の画素ごとに、その一部が、上側画素アレイ部２２１に配置され、残りが下側画素アレイ部２２２に配置される。
　また、回路チップ２０２には、カラム信号処理回路２６０、垂直走査回路２１１、タイミング制御回路２１２、ＤＡＣ２１３および負荷ＭＯＳ回路ブロック２５０が配置される。カラム信号処理回路２６０以外の回路は、同図において省略されている。
　同図に例示したように３層構成にすることにより、２層構成と比較して無駄なスペースを削減し、さらに画素を微細化することができる。また、２層目の下側画素チップ２０４を、容量やスイッチのための専用のプロセスで製造することができる。
　このように、本技術の第２の実施の形態の第３の変形例では、固体撮像素子２００内の回路を３つの半導体チップに分散して配置するため、２つの半導体チップに分散して配置する場合と比較してさらに画素を微細化することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、固体撮像素子２００は、画素ブロック３００内の２画素のそれぞれの画素信号を順に読み出していたが、この構成では、読出し速度が不足するおそれがある。この第３の実施の形態の固体撮像素子２００は、画素加算を行う点において第２の実施の形態と異なる。
　図２１は、本技術の第３の実施の形態における画素アレイ部２２０の一構成例を示す平面図である。同図におけるａは、ベイヤー配列の画素アレイ部２２０の一例を示す平面図である。同図におけるｂは、クアドラベイヤー配列の画素アレイ部２２０の一例を示す平面図である。
　同図におけるａに例示するように第２の実施の形態の画素アレイ部２２０において、Ｒ(Red)、Ｇ(Green)およびＢ（Blue）の画素がベイヤー配列により配列される。固体撮像素子２００は、これらの画素のうち、Ｒの画素３０１と、その近傍のＲの画素３０２乃至３０４とのそれぞれの画素信号を加算することができる。Ｇの画素やＢの画素についても、同様に、固体撮像素子２００は、近傍の４画素の各画素信号を加算することができる。
　なお、ベイヤー配列の代わりに、同図におけるｂに例示するようにクアドラベイヤー配列により画素を配列することもできる。クアドラベイヤー配列では、同色の４画素が２行×２列で隣接して配列される。そして、Ｒの４画素に着目すると、それらの右下にＢの４画素が配置され、右側と下側にＧの４画素が配置される。固体撮像素子２００は、これらの画素のうち、隣接する同色の４画素（画素３０１乃至３０４など）のそれぞれの画素信号を加算することができる。
　なお、画素の配列は、ベイヤー配列やクアドラベイヤー配列に限定されない。例えば、Ｒ、Ｇ、ＢおよびＷ（White）の画素を配列することもできる。
　図２２は、本技術の第３の実施の形態における画素ブロック３００の一構成例を示す回路図である。第３の実施の形態の画素ブロック３００には、画素加算を行う際に加算対象となる４画素が配置される。例えば、図２１における画素３０１乃至３０４が画素ブロック３００内に配置される。
　第３の実施の形態の画素ブロック３００には、容量素子４３１、４３２、４３６および４３７と、短絡トランジスタ４８０と、後段リセットトランジスタ４６１と、後段回路４７０とがさらに設けられる。また、第３の実施の形態において、前段回路ブロック３０５には、前段回路４１０および４２０がさらに配置され、選択部３４０には、選択回路４５０および４５５がさらに配置される。垂直走査回路２１１は、後段リセットトランジスタ３６１に後段リセット信号ｒｓｔｂ１を供給し、後段リセットトランジスタ４６１に後段リセット信号ｒｓｔｂ２を供給する。
　後段回路４７０には、後段増幅トランジスタ４７１および後段選択トランジスタ４７２が配置される。これらのトランジスタとして、例えば、ｎＭＯＳトランジスタが用いられる。また、後段リセットトランジスタ４６１および後段回路４７０の回路構成は、後段リセットトランジスタ３６１および後段回路３７０と同様である。後段回路３７０および４７０は、同一の垂直信号線３０９に接続される。垂直走査回路２１１は、後段選択トランジスタ３７２に後段選択信号ｓｅｌｂ１を供給し、後段選択トランジスタ４７２に後段選択信号ｓｅｌｂ２を供給する。
　前段回路４１０は、リセットレベルおよび信号レベルを順に生成して容量素子４３１および４３２に保持させる。前段回路４２０は、リセットレベルおよび信号レベルを順に生成して容量素子４３６および４３７に保持させる。なお、容量素子４３１および４３２は、特許請求の範囲に記載の第５および第６の容量素子の一例であり、容量素子４３６および４３７は、特許請求の範囲に記載の第７および第８の容量素子の一例である。
　また、選択回路４５０は、容量素子４３１および４３２のいずれかを後段ノード４６０に接続し、選択回路４５５は、容量素子４３６および４３７のいずれかを後段ノード４６０に接続する。なお、選択回路４５０は、特許請求の範囲に記載の第３の選択回路の一例であり、選択回路４５５は、特許請求の範囲に記載の第４の選択回路の一例である。また、後段ノード３６０は、特許請求の範囲に記載の第１の後段ノードの一例であり、後段ノード４６０は、特許請求の範囲に記載の第２の後段ノードの一例である。
　短絡トランジスタ４８０は、垂直走査回路２１１からの短絡信号ｓｈｔに従って、後段ノード３６０と後段ノード４６０との間の経路を開閉するものである。短絡トランジスタ４８０として、例えば、ｎＭＯＳトランジスタが用いられる。
　図２３は、本技術の第３の実施の形態における前段回路４１０および４２０と選択回路４５０および４５５との一構成例を示す回路図である。
　前段回路４１０は、光電変換素子４１１、転送トランジスタ４１２、ＦＤリセットトランジスタ４１３、ＦＤ４１４、前段増幅トランジスタ４１５、電流源トランジスタ４１６および前段選択トランジスタ４１７を備える。垂直走査回路２１１は、転送トランジスタ４１２およびＦＤリセットトランジスタ４１３に転送信号ｔｒｇ３およびＦＤリセット信号ｒｓｔ３を供給する。
　また、前段回路４２０は、光電変換素子４２１、転送トランジスタ４２２、ＦＤリセットトランジスタ４２３、ＦＤ４２４、前段増幅トランジスタ４２５、電流源トランジスタ４２６および前段選択トランジスタ４２７を備える。垂直走査回路２１１は、転送トランジスタ４２２およびＦＤリセットトランジスタ４２３に転送信号ｔｒｇ４およびＦＤリセット信号ｒｓｔ４を供給する。前段選択トランジスタ４１７および４２７には、前段選択信号ｓｅｌａが供給される。
　選択回路４５０は、選択トランジスタ４５１および４５２を備え、選択回路４５５は、選択トランジスタ４５６および４５７を備える。垂直走査回路２１１は、選択トランジスタ４５１および４５２に選択信号Φｒ３およびΦｓ３を供給し、選択トランジスタ４５６および４５７に選択信号Φｒ４およびΦｓ４を供給する。
　前段回路４１０および４２０の回路構成は、前段回路３１０および３２０と同様である。また、選択回路４５０および４５５の回路構成は、選択回路３５０および３５５と同様である。
　図２４は、本技術の第３の実施の形態における画素ブロック３００内の１番目および２番目の画素の読出し動作の一例を示すタイミングチャートである。この第３の実施の形態の固体撮像素子２００には、画素加算を行わない非加算モードと、画素加算を行う加算モードとを含む複数のモードのいずれかが設定される。非加算モードのグローバルシャッター動作および読出し動作は、第２の実施の形態と同様である。加算モードのグローバルシャッター動作は、非加算モードと同様である。
　非加算モードにおいて、垂直走査回路２１１は、短絡信号ｓｈｔをローレベルにする。また、ｎ番目の画素ブロック３００の行の読出し開始のタイミングＴ１０において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４をハイレベルにする。また、タイミングＴ１０乃至Ｔ１８の期間内に垂直走査回路２１１は、後段選択信号ｓｅｌｂ１をハイレベルにし、後段選択信号ｓｅｌｂ２をローレベルにする。
　また、タイミングＴ１０からＴ１１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１１乃至Ｔ１２の期間内にハイレベルの選択信号Φｒ１を供給する。この期間内に垂直信号線３０９を介して１番目の画素のリセットレベルＶｒｓｔ１が読み出される。
　タイミングＴ１２からＴ１３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１３乃至Ｔ１４の期間内にハイレベルの選択信号Φｓ１を供給する。この期間内に垂直信号線３０９を介して１番目の画素の信号レベルＶｓｉｇ１が読み出される。
　続いて、タイミングＴ１４からＴ１５までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１５乃至Ｔ１６の期間内にハイレベルの選択信号Φｒ２を供給する。この期間内に垂直信号線３０９を介して２番目の画素のリセットレベルＶｒｓｔ２が読み出される。
　タイミングＴ１６からＴ１７までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１を供給し、タイミングＴ１７乃至Ｔ１８の期間内にハイレベルの選択信号Φｓ２を供給する。この期間内に垂直信号線３０９を介して２番目の画素の信号レベルＶｓｉｇ２が読み出される。
　図２５は、本技術の第３の実施の形態における画素ブロック３００内の３番目および４番目の画素の読出し動作の一例を示すタイミングチャートである。
　タイミングＴ１８乃至Ｔ２６の期間内に垂直走査回路２１１は、後段選択信号ｓｅｌｂ１をローレベルにし、後段選択信号ｓｅｌｂ２をハイレベルにする。
　また、タイミングＴ１８からＴ１９までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ１９乃至Ｔ２０の期間内にハイレベルの選択信号Φｒ３を供給する。この期間内に垂直信号線３０９を介して３番目の画素のリセットレベルＶｒｓｔ３が読み出される。
　タイミングＴ２０からＴ２１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２１乃至Ｔ２２の期間内にハイレベルの選択信号Φｓ３を供給する。この期間内に垂直信号線３０９を介して３番目の画素の信号レベルＶｓｉｇ３が読み出される。
　続いて、タイミングＴ２２からＴ２３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２３乃至Ｔ２４の期間内にハイレベルの選択信号Φｒ４を供給する。この期間内に垂直信号線３０９を介して４番目の画素のリセットレベルＶｒｓｔ４が読み出される。
　タイミングＴ２４からＴ２５までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ２を供給し、タイミングＴ２５乃至Ｔ２６の期間内にハイレベルの選択信号Φｓ４を供給する。この期間内に垂直信号線３０９を介して４番目の画素の信号レベルＶｓｉｇ４が読み出される。
　また、第ｎ行の読出しの終了のタイミングＴ２６において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４をローレベルにする。
　図２４および図２５に例示したように、非加算モードにおいて、短絡トランジスタ４８０は開状態に制御される。また、容量素子３３１および３３２が順に後段ノード３６０に接続され、１番目の画素のリセットレベルおよび信号レベルが順に読み出される。容量素子３３６および３３７が順に後段ノード３６０に接続され、２番目の画素のリセットレベルおよび信号レベルが順に読み出される。続いて、容量素子４３１および４３２が順に後段ノード４６０に接続され、３番目の画素のリセットレベルおよび信号レベルが順に読み出される。容量素子４３６および４３７が順に後段ノード４６０に接続され、４番目の画素のリセットレベルおよび信号レベルが順に読み出される。このように画素ブロック３００内の４画素のそれぞれのリセットレベルおよび信号レベルが順に読み出される。
　図２６は、本技術の第３の実施の形態における加算モードの読出し動作の一例を示すタイミングチャートである。加算モードにおいて、垂直走査回路２１１は、短絡信号ｓｈｔをハイレベルにする。ｎ番目の画素ブロック３００の行の読出し期間であるタイミングＴ１０乃至Ｔ１４において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔ１乃至ｒｓｔ４と後段選択信号ｓｅｌｂ１およびｓｅｌｂ２とをハイレベルにする。
　また、タイミングＴ１０からＴ１１までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１およびｒｓｔｂ２を供給し、タイミングＴ１１乃至Ｔ１２の期間内にハイレベルの選択信号Φｒ１乃至Φｒ４を供給する。この期間内に垂直信号線３０９を介してリセットレベルＶｒｓｔが読み出される。このリセットレベルＶｒｓｔは、画素ブロック３００内の４画素のそれぞれのリセットレベルを加算した値である。
　続いて、タイミングＴ１２からＴ１３までのパルス期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂ１およびｒｓｔｂ２を供給し、タイミングＴ１３乃至Ｔ１４の期間内にハイレベルの選択信号Φｓ１乃至Φｓ４を供給する。この期間内に垂直信号線３０９を介して信号レベルＶｓｉｇが読み出される。この信号レベルＶｓｉｇは、画素ブロック３００内の４画素のそれぞれの信号レベルを加算した値である。
　ここで、第２の実施の形態の画素ブロック３００において、後段回路３７０を共有する画素数を４つに増やすことによっても４画素を加算することができる。しかし、後段回路３７０を共有する画素数が増えると弊害が生じる。後段回路３７０を共有する画素数を４つにすると、後段ノード３６０の配線が４画素に跨り、その後段ノード３６０の寄生容量が増大する。この寄生容量の増大により、画素加算を行わない場合の信号のゲインが低下してしまう。これは、容量素子３３１や３３２に保持した電圧が、後段ノード３６０と接続する際に、寄生容量により低減されてしまうためである。このゲインの低下により、ＳＮ（Signal-Noise）比が低下する。
　これに対して、短絡トランジスタ４８０を設けた第３の実施の形態では、非加算モードにおいて短絡トランジスタ４８０を開状態にすることにより、後段回路３７０および４７０のそれぞれを共有する画素数を２画素にすることができる。これにより、４画素が後段回路３７０を共有する場合と比較して、後段ノードの寄生容量の増大を抑制することができる。このような構成により、２画素より多くの画素の加算を実現しつつ、非加算モードのＳＮ比の低下を抑制することができる。
　なお、図２２に例示した画素ブロック３００では、１本の垂直信号線３０９を後段回路３７０および４７０で共有していたが、この構成に限定されない。垂直信号線３０９－１および３０９－２を配線し、後段回路３７０を垂直信号線３０９－１に接続し、後段回路４７０を垂直信号線３０９－２に接続することもできる。この場合、垂直信号線の配線数とともに、後段の負荷ＭＯＳトランジスタ２５１の個数とＡＤＣ２６１の個数とを２倍にする必要がある。その代わりに、非加算モードの際に、後段回路３７０を共有する２画素の一方と後段回路４７０を共有する２画素の一方とを同時に読み出すことができるため、読出し速度を向上させることができる。また、加算モードの際には、垂直信号線３０９－１および３０９－２の一方のみが使用され、他方に対応する負荷ＭＯＳトランジスタ２５１はオフ状態に制御される。
　なお、第３の実施の形態に、第２の実施の形態の第２、第３の変形例を適用することもできる。
　このように、本技術の第３の実施の形態によれば、短絡トランジスタ４８０が後段ノード３６０と後段ノード４６０とを短絡するため、画素ブロック３００は、４画素のそれぞれの画素信号を加算することができる。これにより、加算しない場合と比較して感度や読出し速度を向上させ、消費電力を低減することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、画素ごとに電流源トランジスタ（３１６や３２６）を配置していたが、この構成では、画素の微細化が困難になるおそれがある。この第４の実施の形態の固体撮像素子２００は、複数の画素で電流源トランジスタを共有する点において第１の実施の形態と異なる。
　図２７は、本技術の第４の実施の形態における画素ブロック３００の一構成例を示す回路図である。この第４の実施の形態の画素ブロック３００は、電流源トランジスタ３１６が設けられない点において第２の実施の形態と異なる。
　前段選択トランジスタ３１７は、垂直走査回路２１１からの前段選択信号ｓｅｌａ１に従って、前段増幅トランジスタ３１５により増幅された電圧を前段ノード３３８に出力するものである。前段選択トランジスタ３２７は、垂直走査回路２１１からの前段選択信号ｓｅｌａ２に従って、前段増幅トランジスタ３２５により増幅された電圧を前段ノード３３８に出力するものである。また、電流源トランジスタ３２６は、前段ノード３３８に接続される。
　また、容量素子３３１、３３２、３３６および３３７の一端は、前段ノード３３９に共通に接続され、他端は、選択回路３５０および３５５に接続される。前段ノード３３９は、前段ノード３３８に接続される。
　また、固体撮像素子２００内の回路や素子は、上側画素チップ２０３および下側画素チップ２０４に分散して配置される。例えば、前段回路３１０および３２０が上側画素チップ２０３に配置され、それらの後段の回路は回路チップ２０４に配置される。そして、前段ノード３３８と前段ノード３３９とが、Ｃｕ－Ｃｕ接続などにより接続される。
　画素ごとに電流源トランジスタを配置する第２の実施の形態では、積層構造とする際に、図１９に例示したように、画素ごとにＣｕ－Ｃｕ接続を行う必要がある。特に、回路チップ２０２にＭＩＭ構造の容量素子３３１などを配置する場合、チップの厚さが増え、上下のチップを接続する面の平坦化が難しくなり、Ｃｕ－Ｃｕ接続のピッチを制約することになる。例えば、モバイル用途のイメージセンサの微細画素のサイズがマイクロメートル（μｍ）以下であるのに対し、Ｃｕ－Ｃｕ接続のピッチは数マイクロメートル（μｍ）となってしまう。このため、画素ごとに電流源トランジスタを配置する構成では、微細化が困難となる。
　これに対して、２画素で電流源トランジスタ３２６を共有する図２７の構成では、Ｃｕ－Ｃｕ接続数を削減することができる。このため、画素の微細化が容易になる。また、グローバルシャッター動作の際の電流を削減することができる。また、電流源トランジスタ３２６は、トランジスタのチャンネル長変調効果による電流変動を抑制するために、カスケードの構成を取ることが一般的に行われている。比較的サイズが大きい電流源トランジスタ３２６を共有することにより、トランジスタの面積を削減することができる。
　なお、２画素で電流源トランジスタ３２６を共有しているが、共有する画素数は２画素に限定されず、３画素以上であってもよい。
　図２８は、本技術の第４の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。垂直走査回路２１１は、露光開始の直前のタイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全ての行にハイレベルのＦＤリセット信号ｒｓｔ１およびｒｓｔ２と転送信号ｔｒｇ１およびｔｒｇ２とを供給する。これにより、全画素がＰＤリセットされ、全行で同時に露光が開始される。
　露光終了の直前のタイミングＴ２からＴ５までの期間内に垂直走査回路２１１は、全行の前段選択信号ｓｅｌａ１をハイレベルにする。その期間内のタイミングＴ３において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ１とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ１を供給する。これにより、画素ブロック３００内の最初の画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。
　タイミングＴ４において、垂直走査回路２１１は、選択信号Φｒ１をローレベルに戻す。また、垂直走査回路２１１は、タイミングＴ５からＴ８までの期間内に、全行の前段選択信号ｓｅｌａ１をローレベルにし、前段選択信号ｓｅｌａ２をハイレベルにする。その期間内のタイミングＴ６において、垂直走査回路２１１は、全行において後段リセット信号ｒｓｔｂと選択信号Φｒ２とをハイレベルにしつつ、パルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔ２を供給する。これにより、画素ブロック３００内の２番目の画素がＦＤリセットされ、リセットレベルがサンプルホールドされる。
　そして、垂直走査回路２１１は、タイミングＴ７において、全行の選択信号Φｒ２をローレベルに戻し、タイミングＴ８において、前段選択信号ｓｅｌａ２をローレベルにし、前段選択信号ｓｅｌａ１をハイレベルにする。
　ここで、同図のｓｅｌａ１＿［ｎ］およびｓｅｌａ２＿［ｎ］は、ｎ行目の画素への信号を示す。
　同図に例示するように、垂直走査回路２１１は、露光終了の直前に前段選択トランジスタ３１７および３２７を順に閉状態にする。そして、前段選択トランジスタ３１７が閉状態のときにＦＤリセットトランジスタ３１３がＦＤリセットを行い、前段選択トランジスタ３２７が閉状態のときにＦＤリセットトランジスタ３２３がＦＤリセットを行う。
　図２９は、本技術の第４の実施の形態における露光終了直後の制御の一例を示すタイミングチャートである。露光終了のタイミングＴ９において、垂直走査回路２１１は、全行においてパルス期間に亘ってハイレベルの転送信号ｔｒｇ１およびｔｒｇ２を供給する。
　そして垂直走査回路２１１は、タイミングＴ１０からＴ１１までの期間内に全行において選択信号Φｓ１をハイレベルにする。これにより、画素ブロック３００内の最初の画素の信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ１２において、全行の前段選択信号ｓｅｌａ１をローレベルにし、前段選択信号ｓｅｌａ２をハイレベルにする。
　そして垂直走査回路２１１は、タイミングＴ１３からＴ１４までの期間内に全行において選択信号Φｓ２をハイレベルにする。これにより、画素ブロック３００内の２番目の画素の信号レベルがサンプルホールドされる。
　垂直走査回路２１１は、タイミングＴ１５において、全行の前段選択信号ｓｅｌａ２をミドルレベルＶｍに低下させる。
　同図に例示するように、垂直走査回路２１１は、露光終了時に前段選択トランジスタ３１７および３２７を順に閉状態にする。そして、垂直走査回路２１１は、露光終了時に転送トランジスタ３１２および３２２に電荷を転送させ、その後に前段選択トランジスタ３１７および３２７を順に閉状態にする。
　なお、第４の実施の形態に、第２の実施の形態の第１、第３の変形例や第３の実施の形態を適用することができる。
　このように、本技術の第４の実施の形態によれば、２画素で電流源トランジスタ３２６を共有するため、チップ間のＣｕ－Ｃｕ接続数を削減することができる。これにより、画素の微細化が容易になる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、画素ごとに一対の容量を配置していたが、この構成では、画素の微細化が困難となる。この第５の実施の形態の固体撮像素子２００は、容量の個数を削減した点において第１の実施の形態と異なる。
　図３０は、本技術の第５の実施の形態における画素ブロック３００の一構成例を示す回路図である。この第５の実施の形態の画素ブロック３００には、前段回路ブロック３０５と、容量素子３３１、３３２、５３１、５３２および５３３と、選択部３４０と、後段リセットトランジスタ３６１と、後段回路３７０とが配置される。第５の実施の形態の画素ブロック３００には、４画素が配置される。例えば、図２１における画素３０１乃至３０４が画素ブロック３００内に配置される。
　前段回路ブロック３０５は、光電変換素子３１１、５１１、５１２および５１３と、転送トランジスタ３１２、５１４、５１５および５１６とを備える。さらに前段回路ブロック３０５は、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５、電流源トランジスタ３１６および前段選択トランジスタ３１７を備える。転送トランジスタ３１２、５１４、５１５および５１６として、例えば、ｎＭＯＳトランジスタが用いられる。
　また、選択部３４０は、選択トランジスタ３５１、３５２、５５１、５５２および５５５３を備える。選択トランジスタ５５１、５５２および５５３として、例えば、ｎＭＯＳトランジスタが用いられる。
　第４の実施の形態の光電変換素子３１１、転送トランジスタ３１２、ＦＤリセットトランジスタ３１３、ＦＤ３１４、前段増幅トランジスタ３１５、電流源トランジスタ３１６および前段選択トランジスタ３１７の接続構成は、第１の実施の形態と同様である。ただし、ＦＤリセットトランジスタ３１３には、垂直走査回路２１１からのＦＤリセット信号ｒｓｔが入力される。
　光電変換素子５１１乃至５１３は、光電変換により電荷を生成するものである。転送トランジスタ５１４は、垂直走査回路２１１からの転送信号ｔｒｇ２に従って、光電変換素子５１１からＦＤ３１４へ電荷を転送するものである。転送トランジスタ５１５は、垂直走査回路２１１からの転送信号ｔｒｇ３に従って、光電変換素子５１２からＦＤ３１４へ電荷を転送するものである。転送トランジスタ５１６は、垂直走査回路２１１からの転送信号ｔｒｇ４に従って、光電変換素子５１３からＦＤ３１４へ電荷を転送するものである。
　第４の実施の形態の容量素子３３１および３３２と選択トランジスタ３５１および３５２との接続構成は、第１の実施の形態と同様である。ただし、選択トランジスタ３５１には、垂直走査回路２１１からの選択信号Φｒが入力される。
　容量素子５３１、５３２および５３３の一端は、前段ノード３３０に共通に接続され、他端は、選択部３４０に接続される。
　選択トランジスタ５５１は、垂直走査回路２１１からの選択信号Φｒ２に従って、容量素子５３１と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ５５２は、垂直走査回路２１１からの選択信号Φｒ３に従って、容量素子５３２と後段ノード３６０との間の経路を開閉するものである。選択トランジスタ５５３は、垂直走査回路２１１からの選択信号Φｒ４に従って、容量素子５３３と後段ノード３６０との間の経路を開閉するものである。
　第５の実施の形態の後段リセットトランジスタ３６１および後段回路３７０の回路構成は、第１の実施の形態と同様である。
　また、固体撮像素子２００内の回路や素子は、画素チップ２０１および回路チップ２０２に分散して配置される。例えば、前段回路ブロック３０５が画素チップ２０１に配置され、それらの後段の回路は回路チップ２０２に配置される。
　図３０に例示したように、４画素により１つのＦＤ３１４と、後段リセットトランジスタ３６１や後段回路３７０とが共有される。また、４画素のリセットレベルは、容量素子３３１に保持され、４画素のそれぞれの信号レベルは、容量素子３３２、５３１、５３２および５３３に保持される。第１の実施の形態では、リセットレベルを保持するための容量を画素ごとに配置しなければならなかったが、第４の実施の形態では、その容量を４画素で共有するため、容量の個数を削減することができる。これにより、共有しない場合と比較して画素の微細化が容易になる。
　なお、ＦＤ３１４等を４画素が共有しているが、共有する画素数は４画素に限定されない。また、容量素子３３１および３３２は、特許請求の範囲に記載の第１および第２の容量素子の一例である。容量素子５３１、５３２および５３３は、特許請求の範囲に記載の第３の容量素子の一例である。
　図３１は、本技術の第４の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。露光開始時のタイミングＴ０乃至Ｔ４の期間内に垂直走査回路２１１は、ハイレベルのＦＤリセット信号ｒｓｔを全行へ供給する。この期間内のタイミングＴ０、Ｔ１、Ｔ２およびＴ３において、垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ１、ｔｒｇ２、ｔｒｇ３およびｔｒｇ４を供給する。これにより、全画素がＰＤリセットされる。
　そして、露光終了時のタイミングＴ５乃至Ｔ１５の期間内に垂直走査回路２１１は、ハイレベルの後段リセット信号ｒｓｔｂを全行へ供給する。また、タイミングＴ５において垂直走査回路２１１は、パルス期間に亘って全行へＦＤリセット信号ｒｓｔを供給する。タイミングＴ５の直後のタイミングＴ６において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｒを供給する。これにより、全行がＦＤリセットされる。
　また、タイミングＴ７において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ１を供給する。タイミングＴ７の直後のタイミングＴ８において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ１を供給する。これにより、画素ブロック３００内の最初の画素の信号レベルがサンプルホールドされる。
　また、タイミングＴ９において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ２を供給する。タイミングＴ９の直後のタイミングＴ１０において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ２を供給する。これにより、画素ブロック３００内の最初と２番目の画素とのそれぞれの信号レベルの和がサンプルホールドされる。
　また、タイミングＴ１１において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ３を供給する。タイミングＴ１１の直後のタイミングＴ１２において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ３を供給する。これにより、画素ブロック３００内の最初から３番目までの画素のそれぞれの信号レベルの和がサンプルホールドされる。
　また、タイミングＴ１３において垂直走査回路２１１は、パルス期間に亘って全行へ転送信号ｔｒｇ４を供給する。タイミングＴ１３の直後のタイミングＴ１４において垂直走査回路２１１は、パルス期間に亘って全行へ選択信号Φｓ４を供給する。これにより、画素ブロック３００内の最初から４番目までの画素のそれぞれの信号レベルの和がサンプルホールドされる。
　ここで、ｒｓｔ＿［ｎ］およびΦｒ＿［ｎ］は、Ｎ行のうちｎ行目の画素への信号を示す。
　第５の実施の形態ではＦＤ３１４を４画素で共有するため、同図に例示するように、４画素のそれぞれの電荷転送を同時に行うことはできない。ただし、電荷の転送先の４つの容量（容量素子３３２、５３１、５３２および５３３）のサンプリングは、数マイクロ秒（μｓ）のオーダーで実現することができるため、画素間の露光時間差はあまり大きくならない。
　図３２は、本技術の第５の実施の形態におけるリセットレベルおよび信号レベルの読出し動作の一例を示すタイミングチャートである。
　第ｎ行を読み出すタイミングＴ２０乃至Ｔ２６の期間において、垂直走査回路２１１は、ＦＤリセット信号ｒｓｔをハイレベルにする。
　また、タイミングＴ２０において垂直走査回路２１１は、パルス期間に亘ってハイレベルの後段リセット信号ｒｓｔｂを第ｎ行へ供給する。そして、タイミングＴ２０の直後のタイミングＴ２１において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｒを第ｎ行へ供給する。この制御の直後に、４画素で共通に用いられるリセットレベルが垂直信号線３０９を介して読み出される。
　そして、リセットレベルの読出し後のタイミングＴ２２において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ１を第ｎ行へ供給する。この制御の直後に、最初の画素の信号レベルＶｓｉｇ１が垂直信号線３０９を介して読み出される。カラム信号処理回路２６０は、ＣＤＳ処理により、リセットレベルＶｒｓｔと信号レベルＶｓｉｇ１との差分を最初の画素の正味の信号レベルとして求める。
　そして、信号レベルＶｓｉｇ１の読出し後のタイミングＴ２３において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ２を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ２が垂直信号線３０９を介して読み出される。このＶｓｉｇ２は、最初および２番目の画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ１とＶｓｉｇ２との差分を２番目の画素のＣＤＳ処理後の信号レベルとして求める。
　そして、Ｖｓｉｇ２の読出し後のタイミングＴ２４において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ３を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ３が垂直信号線３０９を介して読み出される。このＶｓｉｇ３は、最初から３番目までの画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ２とＶｓｉｇ３との差分を３番目の画素のＣＤＳ処理後の信号レベルとして求める。
　そして、Ｖｓｉｇ３の読出し後のタイミングＴ２５において垂直走査回路２１１は、パルス期間に亘ってハイレベルの選択信号Φｓ４を第ｎ行へ供給する。この制御の直後に、Ｖｓｉｇ４が垂直信号線３０９を介して読み出される。このＶｓｉｇ４は、最初から４番目までの画素のそれぞれの信号レベルの和に該当する。カラム信号処理回路２６０は、Ｖｓｉｇ３とＶｓｉｇ４との差分を４番目の画素のＣＤＳ処理後の信号レベルとして求める。
　なお、第５の実施の形態に、第２の実施の形態の第３の変形例を適用することもできる。
　このように本技術の第５の実施の形態では、リセットレベルを保持する容量素子３３１を４画素で共有するため、共有しない場合と比較して画素の微細化が容易になる。
　＜６．第６の実施の形態＞
　上述の第１の実施の形態では、前段選択トランジスタ３１７の制御により、ハイインピーダンスのノード３５３および３５４の電位を低下させていたが、参照信号線の電圧の制御により、それらのノードの電位を低下させることもできる。この第６の実施の形態の固体撮像素子２００は、参照信号線の電圧を制御する点において第１の実施の形態と異なる。
　図３３は、本技術の第６の実施の形態における画素３０１の一構成例を示す回路図である。この第６の実施の形態の画素３０１は、前段選択トランジスタ３１７および後段リセットトランジスタ３６１が配置されず、後段回路３８０がさらに配置される点において第１の実施の形態と異なる。
　前段増幅トランジスタ３１５および電流源トランジスタ３１６の接続ノードが前段ノード３３０となる。選択トランジスタ３５１は、前段ノード３３０と容量素子３３１の一端との間の経路を開閉し、選択トランジスタ３５２は、前段ノード３３０と容量素子３３２の一端との間の経路を開閉する。また、容量素子３３１および３３２の他端は、参照信号線３０７に共通に接続される。参照信号線３０７は、行ごとに水平方向に配線される。垂直走査回路２１１は、参照信号線３０７の電圧である参照電圧Ｖｒｅｆを行ごとに制御することができる。
　また、後段回路３７０は、後段選択トランジスタ３７２に接続された負荷ＭＯＳトランジスタ３７３をさらに備える。後段増幅トランジスタ３７１のゲートは、選択トランジスタ３５１および容量素子３３１の間のノード３５３に接続される。後段選択トランジスタ３７２は、垂直信号線３０８を介してカラム信号処理回路２６０に電位ｖｓｌｄを供給する。
　また、後段回路３８０は、後段増幅トランジスタ３８１、後段選択トランジスタ３８２および負荷ＭＯＳトランジスタ３８３を備える。後段回路３８０の構成は、後段回路３７０と同様である。ただし、後段増幅トランジスタ３８１のゲートは、選択トランジスタ３５２および容量素子３３２の間のノード３５４に接続される。また、後段選択トランジスタ３８２は、垂直信号線３０９を介してカラム信号処理回路２６０に電位ｖｓｌｐを供給する。
　第６の実施の形態において、カラム信号処理回路２６０には、列毎に２つのＡＤＣが配置され、対応する列の垂直信号線３０８および３０９に接続される。
　同図の回路構成において、選択トランジスタ３５１および容量素子３３１の間のノード３５３は、容量素子３３１がレベルをホールドしている間においてハイインピーダンスの状態となる。また、選択トランジスタ３５２および容量素子３３２の間のノード３５４も同様にハイインピーダンスの状態になる。同図における灰色の半円は、ホールド中にハイインピーダンスとなるノードを示す。これらのノード３５３および３５４の電位が高いほど、それらのノードと半導体基板との間のｐｎ接合でリーク電流が発生しやすくなる。
　そこで、リーク電流を抑制するために、垂直走査回路２１１は、リセットレベルおよび信号レベルが保持されると参照電圧Ｖｒｅｆをハイレベルからローレベルに低下させている。参照電圧Ｖｒｅｆの低下により、ノード３５３および３５４の電位も、より低いレベルにシフトする。これにより、リーク電流を抑制することができる。
　図３４は、本技術の第６の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。
　垂直走査回路２１１は、タイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔと転送信号ｔｒｇとを供給する。これにより、全行で同時に露光が開始される。露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全行にパルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。
　タイミングＴ２の後のタイミングＴ３からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの選択信号Φｒを供給する。露光終了のタイミングＴ４からパルス期間に亘って、垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給する。そして、その後のタイミングＴ５からパルス期間に亘って垂直走査回路２１１は、全行にハイレベルの選択信号Φｓを供給する。
　また、垂直走査回路２１１は、タイミングＴ２において、全行の参照電圧Ｖｒｅｆをローレベルからハイレベルにする。同図のＶｒｅｆ＿［ｎ］は、ｎ行目の参照電圧を示す。そして、垂直走査回路２１１は、タイミングＴ５の後のタイミングＴ６において、全行の参照電圧Ｖｒｅｆをハイレベルからローレベルにする。参照電圧Ｖｒｅｆのハイレベルとローレベルとの差分をΔとする。
　上述のように信号のサンプル期間（タイミングＴ２乃至Ｔ６の期間）中に垂直走査回路２１１は、参照電圧Ｖｒｅｆをハイレベルにし、サンプル期間が経過するとローレベルにシフトする。この制御により、タイミングＴ６の直後において、全行のリセット側のハイインピーダンスのノード３５３は、ＶＤＤ－Ｖｇｓから、ＶＤＤ－Ｖｇｓ－Δに低下する。また、全行の信号側のハイインピーダンスのノード３５４は、ＶＤＤ－Ｖｇｓ－Ｖｓｉｇから、ＶＤＤ－Ｖｇｓ－Ｖｓｉｇ－Δに低下する。
　仮に参照信号線３０７を配線せず、容量素子３３１および３３２の一端をローレベルのままにした場合、ノード３５３および３５４の電位は、サンプル期間が経過してもＶＤＤ－ＶｇｓおよびＶＤＤ－Ｖｇｓ－Ｖｓｉｇのままとなる。この場合、それらのノードの電位（特にＶＤＤ－Ｖｇｓ）が高いと、ｐｎ接合でリーク電流が生じるおそれがある。
　そこで、垂直走査回路２１１は、サンプル期間が経過すると参照電圧Ｖｒｅｆを低下させている。これにより、ノード３５３および３５４の電位を低下させてリーク電流を抑制することができる。
　図３５は、本技術の第６の実施の形態における画素３０１の読出し動作の一例を示すタイミングチャートである。第ｎ行の読出し開始時のタイミングＴ１０において、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間内のタイミングＴ１１において、垂直走査回路２１１は、第ｎ行の選択信号ΦｒおよびΦｓをハイレベルにする。そして、読出し終了時のタイミングＴ１２において、垂直走査回路２１１は、第ｎ行の選択信号ΦｒおよびΦｓと後段選択信号ｓｅｌｂとをローレベルに戻す。
　また、仮に読出し期間（タイミングＴ１０乃至Ｔ１２の期間）内に参照電圧Ｖｒｅｆがローレベルのままだと、ノード３５３および３５４の電位が低くなり、垂直信号線３０８および３０９を介して読み出す電位ｖｓｌｐおよびｖｓｌｄも低くなる。この場合、後段の回路の動作点やレンジを十分に確保することができなくなるおそれがある。そこで、垂直走査回路２１１は、読出し期間内に参照電圧Ｖｒｅｆをハイレベルに戻している。
　タイミングＴ１０乃至Ｔ１１の期間内に、電位ｖｓｌｐおよびｖｓｌｄの差分はΔ１となり、タイミングＴ１１乃至Ｔ１２の期間内に、電位ｖｓｌｐおよびｖｓｌｄの差分はΔ２となる。後段の回路（カラム信号処理回路２６０など）は、Δ１およびΔ２の差分を正味の信号レベルＶｓｉｇとして算出する。
　第６の実施の形態では、同図に例示するように、読出しの際の参照電圧Ｖｒｅｆの制御タイミングが行ごとに異なるため、参照信号線３０７を行ごとに配線する必要がある。
　このように、本技術の第６の実施の形態によれば、垂直走査回路２１１は、参照電圧Ｖｒｅｆの制御によりハイインピーダンスのノードの電位を低下させるため、前段選択トランジスタ３１７を削減することができる。
　＜７．第７の実施の形態＞
　上述の第１の実施の形態では、前段選択トランジスタ３１７の制御により、ハイインピーダンスのノード３５３および３５４の電位を低下させていたが、参照信号線の電圧の制御により、それらのノードの電位を低下させることもできる。この第７の実施の形態の固体撮像素子２００は、参照信号線の電圧を制御する点において第１の実施の形態と異なる。
　図３６は、本技術の第７の実施の形態における画素３０１の一構成例を示す回路図である。この第７の実施の形態の画素３０１は、前段選択トランジスタ３１７が配置されず、選択トランジスタ３５１および３５２の代わりに選択トランジスタ３５９が配置される点において第１の実施の形態と異なる。
　前段増幅トランジスタ３１５および電流源トランジスタ３１６の接続ノードが前段ノード３３０となる。選択トランジスタ３５９は、選択信号Φに従って、前段ノード３３０とノード３５３との間の経路を開閉する。
　容量素子３３１は、ノード３５３と参照信号線３０７との間に挿入され、容量素子３３２は、ノード３５３とノード３５４との間に挿入される。参照信号線３０７は、行ごとに水平方向に配線される。また、後段リセットトランジスタ３６１は、ノード３５４の電位を電源電圧ＶＤＤにより初期化する。
　ノード３５３および３５４は、ホールド中にハイインピーダンスの状態となる。同図における灰色の半円は、ホールド中にハイインピーダンスとなるノードを示す。これらのノード３５３および３５４の電位が高いほど、それらのノードと半導体基板との間のｐｎ接合でリーク電流が発生しやすくなる。
　そこで、リーク電流を抑制するために、垂直走査回路２１１は、リセットレベルおよび信号レベルが保持されると参照電圧Ｖｒｅｆをハイレベルからローレベルに低下させている。参照電圧Ｖｒｅｆの低下により、ノード３５３および３５４の電位も、より低いレベルにシフトする。これにより、リーク電流を抑制することができる。
　図３７は、本技術の第７の実施の形態におけるグローバルシャッター動作の一例を示すタイミングチャートである。
　垂直走査回路２１１は、タイミングＴ０から、パルス期間経過後のタイミングＴ１に亘って、全行にハイレベルのＦＤリセット信号ｒｓｔと転送信号ｔｒｇとを供給する。これにより、全行で同時に露光が開始される。露光期間の終了直前のタイミングＴ２において、垂直走査回路２１１は、全行にパルス期間に亘ってハイレベルのＦＤリセット信号ｒｓｔを供給する。
　また、タイミングＴ２からタイミングＴ３までの期間に亘って垂直走査回路２１１は、全行にハイレベルの後段リセット信号ｒｓｔｂを供給する。露光終了のタイミングＴ４からパルス期間に亘って、垂直走査回路２１１は、全行にハイレベルの転送信号ｔｒｇを供給する。
　また、タイミングＴ２から、タイミングＴ４の後のタイミングＴ５までの期間において垂直走査回路２１１は、全行にハイレベルの選択信号Φを供給する。
　上述の制御によりタイミングＴ３において、ノード３５４および３５３の電位は、ＶＤＤおよびＶＤＤ－Ｖｇｓから、ＶＤＤ－ＶｓｉｇおよびＶＤＤ－Ｖｇｓ－Ｖｓｉｇに遷移する。
　また、垂直走査回路２１１は、タイミングＴ２において、全行の参照電圧Ｖｒｅｆをローレベルからハイレベルにする。そして、垂直走査回路２１１は、タイミングＴ５の後のタイミングＴ６において、全行の参照電圧Ｖｒｅｆをハイレベルからローレベルにする。参照電圧Ｖｒｅｆのハイレベルとローレベルとの差分をΔとする。
　上述のように信号のサンプル期間（タイミングＴ２乃至Ｔ６の期間）中に垂直走査回路２１１は、参照電圧Ｖｒｅｆをハイレベルにし、サンプル期間が経過するとローレベルにシフトする。この制御により、タイミングＴ６の直後において、ノード３５４および３５３の電位は、ＶＤＤ－ＶｓｉｇおよびＶＤＤ－Ｖｇｓ－Ｖｓｉｇから、ＶＤＤ－Ｖｓｉｇ－ΔおよびＶＤＤ－Ｖｇｓ－Ｖｓｉｇ－Δに低下する。
　仮に参照信号線３０７を配線せず、容量素子３３１の一端をローレベルのままにした場合、ノード３５４および３５３の電位は、サンプル期間が経過してもＶＤＤ－ＶｓｉｇおよびＶＤＤ－Ｖｇｓ－Ｖｓｉｇのままとなる。この場合、それらのノードの電位（特にＶＤＤ－Ｖｇｓ）が高いと、ｐｎ接合でリーク電流が生じるおそれがある。
　そこで、垂直走査回路２１１は、サンプル期間が経過すると参照電圧Ｖｒｅｆを低下させている。これにより、ノード３５４および３５３の電位を低下させてリーク電流を抑制することができる。
　図３８は、本技術の第７の実施の形態における画素３０１の読出し動作の一例を示すタイミングチャートである。第ｎ行の読出し開始時のタイミングＴ１０において、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間内のタイミングＴ１１からパルス期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの後段リセット信号ｒｓｔｂを供給する。また、タイミングＴ１１から一定期間に亘って、垂直走査回路２１１は、第ｎ行にハイレベルの選択信号Φを供給する。そして、読出し終了時のタイミングＴ１２において、垂直走査回路２１１は、第ｎ行の後段選択信号ｓｅｌｂをローレベルに戻す。
　また、仮に読出し期間（タイミングＴ１０乃至Ｔ１２の期間）内に参照電圧Ｖｒｅｆがローレベルのままだと、ノード３５３および３５４の電位が低くなり、垂直信号線３０９の電位も低くなる。この場合、後段の回路の動作点やレンジを十分に確保することができなくなるおそれがある。そこで、垂直走査回路２１１は、読出し期間内に参照電圧Ｖｒｅｆをハイレベルに戻している。
　タイミングＴ１１において垂直信号線の電位はＶｄからＶｐに遷移する。後段の回路（カラム信号処理回路２６０など）は、ＶｄおよびＶｐの差分を正味の信号レベルとして算出する。
　このように、本技術の第７の実施の形態によれば、垂直走査回路２１１は、参照電圧Ｖｒｅｆの制御によりハイインピーダンスのノードの電位を低下させるため、前段選択トランジスタ３１７を削減することができる。
　＜８．第８の実施の形態＞
　上述の第１の実施の形態では、前段選択トランジスタ３１７の制御により、ハイインピーダンスのノード３５３および３５４の電位を低下させていたが、参照信号線の電圧の制御により、それらのノードの電位を低下させることもできる。この第８の実施の形態の固体撮像素子２００は、参照信号線の電圧を制御する点において第１の実施の形態と異なる。
　図３９は、本技術の第８の実施の形態における画素３０１の一構成例を示す回路図である。この第８の実施の形態の画素３０１は、前段選択トランジスタ３１７が配置されない点において第１の実施の形態と異なる。
　また、第８の実施の形態において、前段増幅トランジスタ３１５および電流源トランジスタ３１６の接続ノードに、後段回路３７０が接続される。選択トランジスタ３５１は、その接続ノードと容量素子３３１の一端との間の経路を開閉し、選択トランジスタ３５２は、接続ノードと容量素子３３２の一端との間の経路を開閉する。容量素子３３１および３３２の他端は、参照信号線３０７に共通に接続される。参照信号線３０７は、行ごとに水平方向に配線される。
　同図の回路構成において、選択トランジスタ３５１および容量素子３３１の間のノード３５３と、選択トランジスタ３５２および容量素子３３２の間のノード３５４とは、ホールド中にハイインピーダンスの状態になる。同図における灰色の半円は、ホールド中にハイインピーダンスとなるノードを示す。これらのノード３５３および３５４の電位が高いほど、それらのノードと半導体基板との間のｐｎ接合でリーク電流が発生しやすくなる。
　そこで、リーク電流を抑制するために、垂直走査回路２１１は、リセットレベルおよび信号レベルが保持されると参照電圧Ｖｒｅｆをハイレベルからローレベルに低下させている。参照電圧Ｖｒｅｆの低下により、ノード３５３および３５４の電位も、より低いレベルにシフトする。これにより、リーク電流を抑制することができる。
　第８の実施の形態のグローバルシャッター動作は、図３４に例示した第６の実施の形態の動作と同様である。
　図４０は、本技術の第８の実施の形態における画素３０１の読出し動作の一例を示すタイミングチャートである。第ｎ行の読出し開始時のタイミングＴ１０において、垂直走査回路２１１は、第ｎ行の選択信号Φｒおよび後段選択信号ｓｅｌｂをハイレベルにする。また、読出し期間内のタイミングＴ１１において、垂直走査回路２１１は、第ｎ行の選択信号Φｒをローレベルにし、その行の選択信号Φｓをハイレベルにする。第ｎ行の読出し終了時のタイミングＴ１２において、垂直走査回路２１１は、第ｎ行の選択信号Φｓおよび後段選択信号ｓｅｌｂをローレベルに戻す。
　また、仮に読出し期間（タイミングＴ１０乃至Ｔ１２の期間）内に参照電圧Ｖｒｅｆがローレベルのままだと、ノード３５３および３５４の電位が低くなり、垂直信号線３０８および３０９を介して読み出す電位ｖｓｌｐおよびｖｓｌｄも低くなる。この場合、後段の回路の動作点やレンジを十分に確保することができなくなるおそれがある。そこで、垂直走査回路２１１は、読出し期間内に参照電圧Ｖｒｅｆをハイレベルに戻している。
　このように、本技術の第８の実施の形態によれば、垂直走査回路２１１は、参照電圧Ｖｒｅｆの制御によりハイインピーダンスのノードの電位を低下させるため、前段選択トランジスタ３１７を削減することができる。
　＜９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図２９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ(interface)１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ(Advanced Driver Assistance System)の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４２は、撮像部１２０３１の設置位置の例を示す図である。
　図４２では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、撮像部１２０３１に適用され得る。具体的には、例えば、図１の撮像装置１００は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、ノイズを低減し、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定数の容量素子と、
　所定のリセットレベルと露光量に応じた信号レベルとを生成して互いに異なる前記容量素子に保持させる前段回路と、
　前記容量素子の一端と所定のノードとの間の経路を開閉する選択トランジスタを配置した選択回路と、
　前記ノードを介して前記リセットレベルおよび前記信号レベルを順に読み出す後段回路と、
　前記リセットレベルおよび前記信号レベルが保持されると前記一端の電位を低下させるための制御を行う垂直走査回路と
を具備する固体撮像素子。
（２）前記ノードは、前記選択回路と前記後段回路との接続点である後段ノードであり、
　前記容量素子は、第１および第２の容量素子を含み、
　前記選択回路は、
　前記第１の容量素子の一端と前記後段ノードとの間の経路を開閉する第１の選択トランジスタと、
　前記第２の容量素子の一端と前記後段ノードとの間の経路を開閉する第２の選択トランジスタと
を備え、
　前記第１および第２の容量素子の他端は、所定の前段ノードに共通に接続され、
　前記前段回路は、ゲートに入力された所定の前段選択信号に従って前記リセットレベルおよび前記信号レベルのそれぞれを前記前段ノードに出力する前段選択トランジスタを備え、
　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記前段選択信号の電圧を低下させる
前記（１）記載の固体撮像素子。
（３）前記ノードは、前記前段回路と前記選択回路との接続点である前段ノードであり、
　前記所定数の容量素子は、第１および第２の容量素子を含み、
　前記選択回路は、
　前記第１の容量素子の一端と前記前段ノードとの間の経路を開閉する第１の選択トランジスタと、
　前記第２の容量素子の一端と前記前段ノードとの間の経路を開閉する第２の選択トランジスタと
を備え、
　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させる
前記（１）記載の個体撮像素子。
（４）前記ノードは、前記前段回路と前記選択トランジスタとの接続点である前段ノードであり、
　前記所定数の容量素子は、前記選択トランジスタおよび所定の信号線の間に挿入された第１容量素子と前記選択トランジスタおよび前記後段回路の間に挿入された第２容量素子とを含み、
　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記信号線の参照電圧を低下させる
前記（１）記載の固体撮像素子。
（５）前記ノードは、前記前段回路と前記後段回路との接続ノードであり、
　前記所定数の容量素子は、第１および第２の容量素子を含み、
　前記選択回路は、
　前記第１の容量素子の一端と前記接続ノードとの間の経路を開閉する第１の選択トランジスタと、
　前記第２の容量素子の一端と前記接続ノードとの間の経路を開閉する第２の選択トランジスタと
を備え、
　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させる
前記（１）記載の固体撮像素子。
（６）後段リセットトランジスタをさらに具備し、
　前記ノードは、前記選択回路と前記後段回路との接続点である後段ノードであり、
　前記前段回路は、前記リセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロック内に配置され、
　前記選択回路は、前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部内に配置され、
　後段リセットトランジスタは、前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する
前記（１）記載の固体撮像素子。
（７）前記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、
　前記前段回路ブロックは、
　第１のリセットレベルと第１の信号レベルとを順に生成して前記第１および第２の容量素子に保持させる第１の前段回路と、
　第２のリセットレベルと第２の信号レベルとを順に生成して前記第３および第４の容量素子に保持させる第２の前段回路と
を備え、
　前記選択部は、
　前記第１および第２の容量素子のいずれかを前記後段ノードに接続する第１の選択回路と、
　前記第３および第４の容量素子のいずれかを前記後段ノードに接続する第２の選択回路とを備える
前記（６）記載の固体撮像素子。
（８）前記第１の前段回路は、
　第１の光電変換素子と、
　前記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
　前記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、
　前記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタと
を備え、
　前記第２の前段回路は、
　第２の光電変換素子と、
　前記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
　前記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、
　前記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタと
を備える
前記（７）記載の固体撮像素子。
（９）前記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、
　前記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、
　前記第１の前段増幅トランジスタは、前記第１の浮遊拡散層の電圧を増幅して前記第１の前段ノードへ出力し、
　前記第２の前段増幅トランジスタは、前記第２の浮遊拡散層の電圧を増幅して前記第２の前段ノードへ出力し、
　前記第１および第２の容量素子のそれぞれの一端は前記第１の前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
　前記第３および第４の容量素子のそれぞれの一端は前記第２の前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
前記（８）記載の固体撮像素子。
（１０）所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送するとともに前記第１および第２のリセットトランジスタが前記第１および第２の浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送する
前記（８）または（９）に記載の固体撮像素子。
（１１）前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３および第４の容量素子の一方を前記後段ノードに接続する制御と前記第３および第４の容量素子の他方を前記後段ノードに接続する制御とを順に行う
前記（８）から（１０）のいずれかに記載の固体撮像素子。
（１２）前記選択部は、所定の加算モードにおいて前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方との両方を前記後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方との両方を前記後段ノードに接続する制御とを順に行う
前記（８）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記第１の前段回路は、所定の第１の選択信号に従って前記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、
　前記第２の前段回路は、
　所定の第２の選択信号に従って前記第２の前段増幅トランジスタにより増幅された電圧を前記前段ノードに出力する第２の前段選択トランジスタと、
　前記前段ノードに接続された電流源トランジスタと
をさらに備え、
　前記第１および第２の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
　前記第３および第４の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
前記（８）記載の固体撮像素子。
（１４）所定の露光終了のタイミングの直前と前記露光終了のタイミングの後とに前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
　前記第１のリセットトランジスタは、前記第１の前段選択トランジスタが前記閉状態のときに前記第１の浮遊拡散層を初期化し、
　前記第２のリセットトランジスタは、前記第２の前段選択トランジスタが前記閉状態のときに前記第２の浮遊拡散層を初期化し、
　前記露光終了のタイミングの直後に前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
　前記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで前記電荷を転送する
前記（１３）記載の固体撮像素子。
（１５）第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
　前記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、
　前記選択部は、
　前記第１および第２の容量素子のいずれかを前記第１の後段ノードに接続する第１の選択回路と、
　前記第３および第４の容量素子のいずれかを前記第１の後段ノードに接続する第２の選択回路と、
　前記第５および第６の容量素子のいずれかを前記第２の後段ノードに接続する第３の選択回路と、
　前記第７および第８の容量素子のいずれかを前記第２の後段ノードに接続する第４の選択回路と
を備える前記（６）記載の固体撮像素子。
（１６）所定の非加算モードにおいて前記短絡トランジスタは、開状態であり、
　前記非加算モードにおいて前記選択部は、前記第１および第２の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第３および第４の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第５および第６の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御と前記第７および第８の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御とを所定の順序で行う
前記（１５）記載の固体撮像素子。
（１７）所定の加算モードにおいて前記短絡トランジスタは、閉状態であり、
　前記加算モードにおいて前記選択部は、前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方とを前記第１の後段ノードに接続しつつ前記第５および第６の容量素子の一方と前記７および第８の容量素子の一方とを前記第２の後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方とを前記第１の後段ノードに接続しつつ前記５および第６の容量素子の他方と前記第７および第８の容量素子の他方とを前記第２の後段ノードに接続する制御とを順に行う
前記（１５）または（１６）に記載の固体撮像素子。
（１８）前記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、
　前記前段回路ブロックは、
　第１の光電変換素子と、
　前記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
　第２の光電変換素子と、
　前記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
　前記浮遊拡散層を初期化するリセットトランジスタと、
　前記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタと
を備え、
　前記第１および第２の容量素子と前記第３の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択部に接続される
前記（６）記載の固体撮像素子。
（１９）所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記リセットトランジスタが前記浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ順に前記電荷を転送する
前記（１８）記載の固体撮像素子。
（２０）前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３の容量素子を前記後段ノードに接続する制御とを順に行う
前記（１８）または（１９）に記載の固体撮像素子。
　１００　撮像装置
　１１０　撮像レンズ
　１２０　記録部
　１３０　撮像制御部
　２００　固体撮像素子
　２０１　画素チップ
　２０２　回路チップ
　２０３　上側画素チップ
　２０４　下側画素チップ
　２１１　垂直走査回路
　２１２　タイミング制御回路
　２１３　ＤＡＣ
　２２０　画素アレイ部
　２２１　上側画素アレイ部
　２２２　下側画素アレイ部
　２５０　負荷ＭＯＳ回路ブロック
　２５１、３７３、３８３　負荷ＭＯＳトランジスタ
　２６０　カラム信号処理回路
　２６１　ＡＤＣ
　２６２　デジタル信号処理部
　３００　画素ブロック
　３０１～３０４　画素
　３０５　前段回路ブロック
　３１０、３２０、４１０、４２０　前段回路
　３１１、３２１、４１１、４２１、５１１～５１３　光電変換素子
　３１２、３２２、４１２、４２２、５１４～５１６　転送トランジスタ
　３１３、３２３、４１３、４２３　ＦＤリセットトランジスタ
　３１４、３２４、４１４、４２４　ＦＤ
　３１５、３２５、４１５、４２５　前段増幅トランジスタ
　３１６、３２６、４１６、４２６　電流源トランジスタ
　３１７、３２７、４１７、４２７　前段選択トランジスタ
　３３１、３３２、３３６、３３７、４３１、４３２、４３６、４３７、５３１～５３３　容量素子
　３４０　選択部
　３５０、３５５、４５０、４５５　選択回路
　３５１、３５２、３５６、３５７、３５９、４５１、４５２、４５６、４５７、５５１～５５３　選択トランジスタ
　３６１、４６１　後段リセットトランジスタ
　３７０、３８０、４７０　後段回路
　３７１、３８１、４７１　後段増幅トランジスタ
　３７２、３８２、４７２　後段選択トランジスタ
　４８０　短絡トランジスタ
　５０１　半導体基板
　５０２、５０４　ｎ＋領域
　５０３　ゲート電極
　１２０３１　撮像部

Claims (20)

  1. 　所定数の容量素子と、
    　所定のリセットレベルと露光量に応じた信号レベルとを生成して互いに異なる前記容量素子に保持させる前段回路と、
    　前記容量素子の一端と所定のノードとの間の経路を開閉する選択トランジスタを配置した選択回路と、
    　前記ノードを介して前記リセットレベルおよび前記信号レベルを順に読み出す後段回路と、
    　前記リセットレベルおよび前記信号レベルが保持されると前記一端の電位を低下させるための制御を行う垂直走査回路と
    を具備する固体撮像素子。
  2. 　前記ノードは、前記選択回路と前記後段回路との接続点である後段ノードであり、
    　前記容量素子は、第１および第２の容量素子を含み、
    　前記選択回路は、
    　前記第１の容量素子の一端と前記後段ノードとの間の経路を開閉する第１の選択トランジスタと、
    　前記第２の容量素子の一端と前記後段ノードとの間の経路を開閉する第２の選択トランジスタと
    を備え、
    　前記第１および第２の容量素子の他端は、所定の前段ノードに共通に接続され、
    　前記前段回路は、ゲートに入力された所定の前段選択信号に従って前記リセットレベルおよび前記信号レベルのそれぞれを前記前段ノードに出力する前段選択トランジスタを備え、
    　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記前段選択信号の電圧を低下させる
    請求項１記載の固体撮像素子。
  3. 　前記ノードは、前記前段回路と前記選択回路との接続点である前段ノードであり、
    　前記所定数の容量素子は、第１および第２の容量素子を含み、
    　前記選択回路は、
    　前記第１の容量素子の一端と前記前段ノードとの間の経路を開閉する第１の選択トランジスタと、
    　前記第２の容量素子の一端と前記前段ノードとの間の経路を開閉する第２の選択トランジスタと
    を備え、
    　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させる
    請求項１記載の個体撮像素子。
  4. 　前記ノードは、前記前段回路と前記選択トランジスタとの接続点である前段ノードであり、
    　前記所定数の容量素子は、前記選択トランジスタおよび所定の信号線の間に挿入された第１容量素子と前記選択トランジスタおよび前記後段回路の間に挿入された第２容量素子とを含み、
    　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記信号線の参照電圧を低下させる
    請求項１記載の固体撮像素子。
  5. 　前記ノードは、前記前段回路と前記後段回路との接続ノードであり、
    　前記所定数の容量素子は、第１および第２の容量素子を含み、
    　前記選択回路は、
    　前記第１の容量素子の一端と前記接続ノードとの間の経路を開閉する第１の選択トランジスタと、
    　前記第２の容量素子の一端と前記接続ノードとの間の経路を開閉する第２の選択トランジスタと
    を備え、
    　前記垂直走査回路は、前記リセットレベルおよび前記信号レベルが保持されると前記第１および第２の容量素子のそれぞれの他端が共通に接続された信号線の参照電圧を低下させる
    請求項１記載の固体撮像素子。
  6. 　後段リセットトランジスタをさらに具備し、
    　前記ノードは、前記選択回路と前記後段回路との接続点である後段ノードであり、
    　前記前段回路は、前記リセットレベルと露光量に応じた複数の信号レベルとのそれぞれを生成して互いに異なる前記容量素子に保持させる前段回路ブロック内に配置され、
    　前記選択回路は、前記所定数の容量素子のうち前記リセットレベルが保持された容量素子を所定の後段ノードに接続する制御と前記所定数の容量素子を前記後段ノードから切り離す制御と前記所定数の容量素子のうち前記複数の信号レベルのいずれかが保持された容量素子を前記後段ノードに接続する制御とを順に行う選択部内に配置され、
    　後段リセットトランジスタは、前記所定数の容量素子が前記後段ノードから切り離されたときに前記後段ノードのレベルを初期化する
    請求項１記載の固体撮像素子。
  7. 　前記所定数の容量素子は、第１および第２の容量素子と第３および第４の容量素子とを含み、
    　前記前段回路ブロックは、
    　第１のリセットレベルと第１の信号レベルとを順に生成して前記第１および第２の容量素子に保持させる第１の前段回路と、
    　第２のリセットレベルと第２の信号レベルとを順に生成して前記第３および第４の容量素子に保持させる第２の前段回路と
    を備え、
    　前記選択部は、
    　前記第１および第２の容量素子のいずれかを前記後段ノードに接続する第１の選択回路と、
    　前記第３および第４の容量素子のいずれかを前記後段ノードに接続する第２の選択回路とを備える
    請求項６記載の固体撮像素子。
  8. 　前記第１の前段回路は、
    　第１の光電変換素子と、
    　前記第１の光電変換素子から第１の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
    　前記第１の浮遊拡散層を初期化する第１のリセットトランジスタと、
    　前記第１の浮遊拡散層の電圧を増幅する第１の前段増幅トランジスタと
    を備え、
    　前記第２の前段回路は、
    　第２の光電変換素子と、
    　前記第２の光電変換素子から第２の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
    　前記第２の浮遊拡散層を初期化する第２のリセットトランジスタと、
    　前記第２の浮遊拡散層の電圧を増幅する第２の前段増幅トランジスタと
    を備える
    請求項７記載の固体撮像素子。
  9. 　前記第１の前段回路は、第１の前段ノードに接続された第１の電流源トランジスタをさらに備え、
    　前記第２の前段回路は、第２の前段ノードに接続された第２の電流源トランジスタをさらに備え、
    　前記第１の前段増幅トランジスタは、前記第１の浮遊拡散層の電圧を増幅して前記第１の前段ノードへ出力し、
    　前記第２の前段増幅トランジスタは、前記第２の浮遊拡散層の電圧を増幅して前記第２の前段ノードへ出力し、
    　前記第１および第２の容量素子のそれぞれの一端は前記第１の前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
    　前記第３および第４の容量素子のそれぞれの一端は前記第２の前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
    請求項８記載の固体撮像素子。
  10. 　所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送するとともに前記第１および第２のリセットトランジスタが前記第１および第２の浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
    　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ前記電荷を転送する
    請求項８記載の固体撮像素子。
  11. 　前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３および第４の容量素子の一方を前記後段ノードに接続する制御と前記第３および第４の容量素子の他方を前記後段ノードに接続する制御とを順に行う
    請求項８記載の固体撮像素子。
  12. 　前記選択部は、所定の加算モードにおいて前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方との両方を前記後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方との両方を前記後段ノードに接続する制御とを順に行う
    請求項８記載の固体撮像素子。
  13. 　前記第１の前段回路は、所定の第１の選択信号に従って前記第１の前段増幅トランジスタにより増幅された電圧を所定の前段ノードに出力する第１の前段選択トランジスタをさらに備え、
    　前記第２の前段回路は、
    　所定の第２の選択信号に従って前記第２の前段増幅トランジスタにより増幅された電圧を前記前段ノードに出力する第２の前段選択トランジスタと、
    　前記前段ノードに接続された電流源トランジスタと
    をさらに備え、
    　前記第１および第２の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第１の選択回路に接続され、
    　前記第３および第４の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記第２の選択回路に接続される
    請求項８記載の固体撮像素子。
  14. 　所定の露光終了のタイミングの直前と前記露光終了のタイミングの後とに前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
    　前記第１のリセットトランジスタは、前記第１の前段選択トランジスタが前記閉状態のときに前記第１の浮遊拡散層を初期化し、
    　前記第２のリセットトランジスタは、前記第２の前段選択トランジスタが前記閉状態のときに前記第２の浮遊拡散層を初期化し、
    　前記露光終了のタイミングの直後に前記第１および第２の前段選択トランジスタは、順に閉状態に移行し、
    　前記第１および第２の前段転送トランジスタは、所定の露光終了のタイミングで前記電荷を転送する
    請求項１３記載の固体撮像素子。
  15. 　第１の後段ノードと第２の後段ノードとの間の経路を開閉する短絡トランジスタをさらに具備し、
    　前記所定数の容量は、第１、第２、第３、第４、第５、第６、第７および第８の容量素子を含み、
    　前記選択部は、
    　前記第１および第２の容量素子のいずれかを前記第１の後段ノードに接続する第１の選択回路と、
    　前記第３および第４の容量素子のいずれかを前記第１の後段ノードに接続する第２の選択回路と、
    　前記第５および第６の容量素子のいずれかを前記第２の後段ノードに接続する第３の選択回路と、
    　前記第７および第８の容量素子のいずれかを前記第２の後段ノードに接続する第４の選択回路と
    を備える請求項６記載の固体撮像素子。
  16. 　所定の非加算モードにおいて前記短絡トランジスタは、開状態であり、
    　前記非加算モードにおいて前記選択部は、前記第１および第２の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第３および第４の容量素子のそれぞれを順に前記第１の後段ノードに接続する制御と前記第５および第６の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御と前記第７および第８の容量素子のそれぞれを順に前記第２の後段ノードに接続する制御とを所定の順序で行う
    請求項１５記載の固体撮像素子。
  17. 　所定の加算モードにおいて前記短絡トランジスタは、閉状態であり、
    　前記加算モードにおいて前記選択部は、前記第１および第２の容量素子の一方と前記第３および第４の容量素子の一方とを前記第１の後段ノードに接続しつつ前記第５および第６の容量素子の一方と前記７および第８の容量素子の一方とを前記第２の後段ノードに接続する制御と、前記第１および第２の容量素子の他方と前記第３および第４の容量素子の他方とを前記第１の後段ノードに接続しつつ前記５および第６の容量素子の他方と前記第７および第８の容量素子の他方とを前記第２の後段ノードに接続する制御とを順に行う
    請求項１５記載の固体撮像素子。
  18. 　前記所定数の容量素子は、第１および第２の容量素子と第３容量とを含み、
    　前記前段回路ブロックは、
    　第１の光電変換素子と、
    　前記第１の光電変換素子から所定の浮遊拡散層へ電荷を転送する第１の前段転送トランジスタと、
    　第２の光電変換素子と、
    　前記第２の光電変換素子から所定の浮遊拡散層へ電荷を転送する第２の前段転送トランジスタと、
    　前記浮遊拡散層を初期化するリセットトランジスタと、
    　前記浮遊拡散層の電圧を増幅して所定の前段ノードへ出力する前段増幅トランジスタと
    を備え、
    　前記第１および第２の容量素子と前記第３の容量素子のそれぞれの一端は前記前段ノードに共通に接続され、それぞれの他端は前記選択部に接続される
    請求項６記載の固体撮像素子。
  19. 　所定の露光開始タイミングにおいて前記第１および第２の前段転送トランジスタが前記浮遊拡散層へ前記電荷を転送するとともに前記リセットトランジスタが前記浮遊拡散層とともに前記第１および第２の光電変換素子を初期化し、
    　所定の露光終了タイミングにおいて前記第１および第２の前段転送トランジスタが前記第１および第２の浮遊拡散層へ順に前記電荷を転送する
    請求項１８記載の固体撮像素子。
  20. 　前記選択部は、前記第１および第２の容量素子の一方を前記後段ノードに接続する制御と前記第１および第２の容量素子の他方を前記後段ノードに接続する制御と前記第３の容量素子を前記後段ノードに接続する制御とを順に行う
    請求項１８記載の固体撮像素子。
PCT/JP2022/000864 2021-03-19 2022-01-13 固体撮像素子 WO2022196057A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US18/550,180 US20240187752A1 (en) 2021-03-19 2022-01-13 Solid-state imaging element
DE112022001625.6T DE112022001625T5 (de) 2021-03-19 2022-01-13 Festkörper-bildgebungselement
CN202280015652.5A CN116965053A (zh) 2021-03-19 2022-01-13 固态成像元件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021045378 2021-03-19
JP2021-045378 2021-03-19

Publications (1)

Publication Number Publication Date
WO2022196057A1 true WO2022196057A1 (ja) 2022-09-22

Family

ID=83320211

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/000864 WO2022196057A1 (ja) 2021-03-19 2022-01-13 固体撮像素子

Country Status (4)

Country Link
US (1) US20240187752A1 (ja)
CN (1) CN116965053A (ja)
DE (1) DE112022001625T5 (ja)
WO (1) WO2022196057A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119340A (ja) * 2013-12-18 2015-06-25 キヤノン株式会社 光電変換装置の駆動方法
JP2018207488A (ja) * 2017-06-01 2018-12-27 パナソニックＩｐマネジメント株式会社 撮像装置
JP2019057873A (ja) * 2017-09-22 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015119340A (ja) * 2013-12-18 2015-06-25 キヤノン株式会社 光電変換装置の駆動方法
JP2018207488A (ja) * 2017-06-01 2018-12-27 パナソニックＩｐマネジメント株式会社 撮像装置
JP2019057873A (ja) * 2017-09-22 2019-04-11 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子及び電子機器

Also Published As

Publication number Publication date
CN116965053A (zh) 2023-10-27
US20240187752A1 (en) 2024-06-06
DE112022001625T5 (de) 2024-01-18

Similar Documents

Publication Publication Date Title
WO2020110679A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2021215105A1 (ja) 固体撮像素子
WO2021215093A1 (ja) 固体撮像素子、および、撮像装置
WO2022181099A1 (ja) 固体撮像素子、および、撮像装置
WO2022209126A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2022196057A1 (ja) 固体撮像素子
TW202205644A (zh) 固態攝像裝置及攝像裝置
WO2023062935A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062940A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024116605A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023157489A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023067961A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023007772A1 (ja) 固体撮像素子
WO2023162471A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062947A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2024004377A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023062962A1 (ja) 固体撮像素子
WO2023166848A1 (ja) 撮像装置、画像処理装置および撮像装置の制御方法
WO2023042415A1 (ja) 固体撮像素子、固体撮像素子の制御方法、および、電子装置
WO2024042849A1 (ja) 固体撮像素子、および、固体撮像素子の制御方法
WO2023166854A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023063024A1 (ja) 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
WO2023032252A1 (ja) 固体撮像素子
TW202205645A (zh) 固態攝像裝置
JP2023032311A (ja) 撮像装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22770819

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202280015652.5

Country of ref document: CN

WWE Wipo information: entry into national phase

Ref document number: 18550180

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 112022001625

Country of ref document: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22770819

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP