WO2013031097A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2013031097A1
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current source
transistor
voltage
imaging device
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PCT/JP2012/004993
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雅史 村上
生熊　誠
阿部　豊
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パナソニック株式会社
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging device.
  • MOS Metal Oxide Semiconductor
  • This MOS type solid-state imaging device is configured to amplify and take out signal charges photoelectrically converted by a photoelectric conversion element for each pixel.
  • the MOS type solid-state imaging device has a feature that a pixel array driving circuit in which pixels are two-dimensionally arranged in a matrix and a signal processing circuit can be integrated on the same chip as the pixel array.
  • a column parallel output type that selects a plurality of pixels of a pixel array in units of rows and simultaneously reads signals of the plurality of pixels in the selected row in the column direction (direction along the pixel columns).
  • Various configurations have been proposed for the signal output circuit of the column-parallel output type solid-state imaging device.
  • MOS type solid-state imaging device equipped with a column parallel type AD conversion device in which an AD converter is arranged for each column and an analog signal output from a pixel is extracted as a digital signal.
  • FIG. 21 is a block diagram showing a MOS type solid-state imaging device 10 equipped with a column parallel AD converter shown in Patent Document 1.
  • signals generated in the plurality of pixel cells 11 are simultaneously read out to a plurality of vertical signal lines 22-1, 22-2,.
  • the solid-state imaging device 10 includes a comparator 31, and the signal read out to the vertical signal line 22 is arranged for each of the vertical signal lines 22-1, 22-2, ... 22-m.
  • AD conversion is simultaneously performed by the column parallel AD converters 23-1, 23-2,... 23-m.
  • the solid-state imaging device shown in the prior art has a problem that noise characteristics and image quality deteriorate due to noise caused by an amplifier such as a comparator.
  • an object of the present invention is to provide a solid-state imaging device capable of suppressing deterioration of noise characteristics and image quality.
  • a solid-state imaging device includes a photoelectric conversion element that generates a signal charge according to the amount of received light, and an amplification transistor that generates a signal voltage by amplifying the signal charge.
  • a plurality of vertical signal lines to which the signal voltage is output and a plurality of vertical signal lines that are provided for each of one or more columns and to which the signal voltages output to the vertical signal lines arranged in the corresponding columns are input.
  • Each of the plurality of column circuits includes an amplifier that receives an input signal based on the signal voltage and includes a constant current source transistor.
  • the solid-state imaging device further includes: The plurality of A sample-and-hold circuit that includes a reference current source circuit that supplies a first bias voltage to the gates of the plurality of constant current source transistors included in the circuit, and each of the plurality of column circuits further holds the first bias voltage. Is provided.
  • the sample hold circuit provided for each column circuit holds the bias voltage supplied to the gate of the constant current source transistor. Therefore, when the voltage fluctuation of the power supply voltage line or the ground line occurs due to the current fluctuation of one of the plurality of amplifiers, the fluctuation of the current flowing through the other amplifier can be suppressed. Therefore, the solid-state imaging device according to one embodiment of the present invention can suppress deterioration in S / N characteristics and image quality.
  • Each of the plurality of column circuits includes an AD conversion unit that converts the signal voltage into a digital signal.
  • the AD conversion unit includes a comparator that compares the signal voltage with a reference signal.
  • One bias voltage may be held.
  • the solid-state imaging device can be used when the voltage variation of the power supply voltage line or the ground line occurs due to the inversion of the output signal of the amplifier included in a certain comparator.
  • the fluctuation of the current flowing through the amplifier included in the other comparator can be suppressed.
  • the amplifier includes a differential amplifier that compares the signal voltage with a reference signal, and an amplification amplifier that includes the constant current source transistor and amplifies an output signal of the differential amplifier.
  • the first bias voltage may be held in a period in which the differential amplifier compares a reference signal with the signal voltage.
  • Each of the plurality of column circuits includes the amplifier and includes a signal amplifier that amplifies the signal voltage.
  • the sample and hold circuit includes the first bias in a period in which the signal amplifier amplifies the signal voltage. The voltage may be held.
  • the solid-state imaging device can be used when the voltage variation of the power supply voltage line or the ground line occurs due to the change of the output signal of the amplifier included in a certain signal amplifier.
  • the fluctuation of the current flowing through the amplifier included in the other signal amplifier can be suppressed.
  • the sample and hold circuit includes a sample and hold transistor connected between the gate of the constant current source transistor and the reference current source circuit, and a sample and hold capacitor connected to the gate of the constant current source transistor. May be.
  • the timing control of the sample and hold circuit can be easily performed.
  • the sampling capacity can suppress fluctuations in the sample and hold voltage due to the influence of the leakage current of the sample and hold transistor and the influence of the gate leakage of the constant current source transistor during the sample and hold period.
  • the solid-state imaging device further includes a bias line connected to the reference current source circuit and a plurality of the sample hold circuits included in the plurality of column circuits, and the reference current source circuit includes The first bias voltage may be supplied to the gates of the plurality of constant current source transistors via a bias line.
  • the solid-state imaging device can simultaneously apply bias voltages to a plurality of sample and hold circuits.
  • the period during which the bias voltage is supplied to the plurality of sample hold circuits can be shortened, so that the frame rate (frame speed) can be improved.
  • the reference current source circuit may include a transistor that forms a current mirror circuit with the constant current source transistor, and a reference current source that supplies a reference current to the transistor.
  • the solid-state imaging device can supply a constant current to the amplifier according to the current supplied from the reference current source and the mirror ratio of the current mirror circuit.
  • the reference current source circuit includes a plurality of first reference current source units provided for each of the column circuits, and each of the plurality of first reference current source units includes the constant current source transistor and a current.
  • a current mirror transistor that constitutes a mirror circuit and supplies the first bias voltage to the gate of the constant current source transistor, and a reference current source transistor that supplies a reference current to the current mirror transistor may be provided.
  • the reference current source circuit further includes a bias line connected to gates of the plurality of reference current source transistors included in the plurality of first reference current source units, and the plurality of the reference current source circuits via the bias line. And a second reference current source unit for supplying a second bias voltage to the gate of the reference current source transistor.
  • a bias voltage can be simultaneously applied to a plurality of sample and hold circuits.
  • the period for supplying the bias voltage to the plurality of sample and hold circuits can be shortened, so that the frame rate (frame speed) can be improved.
  • sample hold circuit may capture and hold the first bias voltage outside the period when the comparator compares the reference signal and the signal voltage.
  • the timing control of the sample and hold circuit can be easily performed.
  • the sample and hold circuit may capture and hold the first bias voltage outside the period in which the signal amplifier amplifies the signal voltage.
  • the timing control of the sample and hold circuit can be easily performed.
  • the amplifier may be a common source amplifier.
  • the column circuit may further include a power-down control unit that stops the amplifier.
  • the solid-state imaging device can achieve low power consumption by stopping the amplifier that has completed the operation. Furthermore, when a voltage variation of the power supply voltage line or the ground line occurs due to the stop of a certain amplifier, it is possible to suppress the fluctuation of the current flowing through another amplifier.
  • the present invention can be realized not only as such a solid-state imaging device but also as a control method or a driving method of the solid-state imaging device using characteristic means included in the solid-state imaging device as steps.
  • the present invention can be realized as a semiconductor integrated circuit (LSI) that realizes part or all of the functions of such a solid-state imaging device, or as an imaging device (camera) including such a solid-state imaging device. it can.
  • LSI semiconductor integrated circuit
  • imaging device camera
  • the present invention can provide a solid-state imaging device capable of suppressing deterioration of noise characteristics and image quality.
  • FIG. 1 is a block diagram illustrating a configuration example of a solid-state imaging apparatus according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the pixel cell according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram of the comparator according to the first embodiment of the present invention.
  • FIG. 4 is a timing chart showing the operation of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 is a circuit diagram of a comparator according to a comparative example of the first embodiment of the present invention.
  • FIG. 6 is a diagram illustrating an example of an image according to the first embodiment of the present invention.
  • FIG. 7A is a diagram illustrating an example of noise generation according to the first embodiment of the present invention.
  • FIG. 7B is a diagram illustrating an example of noise generation according to the first embodiment of the present invention.
  • FIG. 8 is a diagram illustrating an example of noise generation according to the first embodiment of the present invention.
  • FIG. 9 is a circuit diagram of a comparator according to the second embodiment of the present invention.
  • FIG. 10 is a circuit diagram of a modification of the comparator according to the second embodiment of the present invention.
  • FIG. 11 is a circuit diagram of a comparator according to the third embodiment of the present invention.
  • FIG. 12 is a circuit diagram of a modification of the comparator according to the third embodiment of the present invention.
  • FIG. 13 is a block diagram showing a configuration of a solid-state imaging apparatus according to the fourth embodiment of the present invention.
  • FIG. 14 is a circuit diagram of a signal amplifier according to the fourth embodiment of the present invention.
  • FIG. 15 is a timing chart showing the operation of the solid-state imaging device according to the fourth embodiment of the present invention.
  • FIG. 16A is a diagram illustrating an example of noise generation according to the fourth embodiment of the present invention.
  • FIG. 16B is a diagram illustrating an example of noise generation according to the fourth embodiment of the present invention.
  • FIG. 17 is a block diagram showing a configuration of a solid-state imaging apparatus according to the fifth embodiment of the present invention.
  • FIG. 18 is a circuit diagram of a comparator according to the fifth embodiment of the present invention.
  • FIG. 19 is a circuit diagram of a modification of the comparator according to the fifth embodiment of the present invention.
  • FIG. 20 is a block diagram illustrating a configuration example of an imaging apparatus according to the sixth embodiment of the present invention.
  • FIG. 21 is a circuit diagram showing a circuit configuration example of a conventional comparator.
  • the solid-state imaging device includes an amplifier provided for each column and a sample-and-hold circuit that holds (samples and holds) a gate voltage of a constant current source transistor included in the amplifier. Thereby, when the voltage fluctuation of the power supply voltage line occurs due to the current fluctuation of one of the plurality of amplifiers, the fluctuation of the current flowing through the other amplifier can be suppressed. As described above, the solid-state imaging device can suppress deterioration in S / N characteristics and image quality.
  • FIG. 1 is a block diagram showing a configuration of a solid-state imaging device 10A according to the first embodiment of the present invention.
  • a solid-state imaging device 10A includes a pixel array 12 in which pixel cells 11 as repeating units including at least one photoelectric conversion element are two-dimensionally arranged in a matrix (matrix shape), and a row scanning circuit. 13, a column processing unit 14 ⁇ / b> A, a reference signal generation unit 15, a column scanning circuit 16, a horizontal output line 17, and a timing control circuit 18.
  • the timing control circuit 18 is based on a master clock MCK, such as a clock signal and a control signal that serve as a reference for operations of the row scanning circuit 13, the column processing unit 14A, the reference signal generation unit 15, the column scanning circuit 16, and the like. Is generated. Then, the timing control circuit 18 supplies the generated clock signal and control signal to the row scanning circuit 13, the column processing unit 14A, the reference signal generation unit 15, the column scanning circuit 16, and the like.
  • a master clock MCK such as a clock signal and a control signal that serve as a reference for operations of the row scanning circuit 13, the column processing unit 14A, the reference signal generation unit 15, the column scanning circuit 16, and the like.
  • the row scanning circuit 13, the column processing unit 14A, the reference signal generation unit 15, the column scanning circuit 16, the horizontal output line 17, and the timing control circuit 18 are a peripheral drive system that drives and controls each pixel cell 11 of the pixel array 12, and It is a signal processing system. These drive system and signal processing system are integrated on the same chip (semiconductor substrate) as the pixel array 12.
  • pixel cells 11 of m columns and n rows are two-dimensionally arranged.
  • row control lines 21 (21-1 to 21-n) are arranged for each row
  • vertical signal lines 22 (22-1 to 22-m) are arranged for each column.
  • One end of each of the row control lines 21-1 to 21-m is connected to each output terminal corresponding to each row of the row scanning circuit 13.
  • the row scanning circuit 13 includes a shift register, an address decoder, and the like, and controls the row address and row scanning of the pixel array 12 via row control lines 21-1 to 21-n.
  • the column processing unit 14A includes, for example, an AD converter (analog-digital converter) 23A provided with a one-to-one correspondence for each pixel column of the pixel array 12, that is, for each of the vertical signal lines 22-1 to 22-m. -1 to 23A-m.
  • the AD converter 23A converts an analog signal (also referred to as a pixel signal or a signal voltage) output from the pixel cell 11 arranged in the corresponding column into a digital signal, and outputs the converted digital signal.
  • the solid-state imaging device 10A includes a plurality of column circuits 20 (20-1 to 20-m) provided one for each column.
  • Each of the column circuits 20-1 to 20-m includes an AD converter 23 arranged in a corresponding column.
  • the reference signal generation unit 15 includes, for example, a DAC (digital-analog converter) 151 as means for generating a reference signal Vref having a so-called ramp (RAMP) waveform in which the voltage value changes stepwise as time passes. ing.
  • the means for generating the ramp waveform reference signal Vref is not limited to the DAC 151.
  • the DAC 151 generates the ramp waveform reference signal Vref based on the clock CK supplied from the timing control circuit 18 in accordance with the control by the control signal CS1 supplied from the timing control circuit 18.
  • the DAC 151 supplies the generated reference signal Vref to the AD converters 23A-1 to 23A-m included in the column processing unit 14A.
  • the AD converters 23A-1 to 23A-m all have the same configuration, and the AD converter 23A-m will be described as an example here.
  • the AD converter 23A-m includes a comparator 31A, for example, an up / down counter (denoted as “U / DCNT” in the figure) 32 that is a counting means, a transfer switch 33, and a memory 34.
  • the comparator 31A includes the signal voltage Vx of the vertical signal line 22-m corresponding to the pixel signal output from each pixel cell 11 in the m-th column of the pixel array 12, and the ramp waveform supplied from the reference signal generation unit 15.
  • the reference signal Vref is compared.
  • the comparator 31A sets the output signal Vco to the H level when the reference signal Vref is larger than the signal voltage Vx, and sets the output signal Vco to the L level when the reference signal Vref is equal to or lower than the signal voltage Vx.
  • the up / down counter 32 is an asynchronous counter and operates according to control by the control signal CS2 supplied from the timing control circuit 18.
  • the up / down counter 32 is supplied with the clock CK from the timing control circuit 18 simultaneously with the DAC 151.
  • the up / down counter 32 measures the comparison period from the start of the comparison operation to the end of the comparison operation in the comparator 31A by performing a down (DOWN) count or an up (UP) count in synchronization with the clock CK. To do.
  • the transfer switch 33 is turned on (closed) when the count operation of the up / down counter 32 for the pixel cells 11 in a certain row is completed in accordance with the control by the control signal CS3 given from the timing control circuit 18. As a result, the count result of the up / down counter 32 is transferred to the memory 34.
  • the analog signal supplied for each column from each pixel cell 11 of the pixel array 12 via the vertical signal lines 22-1 to 22-m is converted into the AD converter 23A (23A-1 to 23A-m).
  • the AD converter 23A are converted into an N-bit digital signal by the operations of the comparator 31A and the up / down counter 32 included in FIG.
  • the converted N-bit digital signal is stored in the memory 34.
  • the column scanning circuit 16 includes a shift register, an address decoder, and the like, and controls column addresses and column scanning of the AD converters 23A-1 to 23A-m in the column processing unit 14A. Under the control of the column scanning circuit 16, the N-bit digital signals AD-converted by each of the AD converters 23A-1 to 23A-m are sequentially read out to the N-bit width horizontal output line 17. The read digital signal is output to the outside as imaging data via the horizontal output line 17.
  • the count result of the up / down counter 32 can be selectively transferred to the memory 34 via the transfer switch 33. Thereby, the count operation of the up / down counter 32 and the operation of reading the count result of the up / down counter 32 to the horizontal output line 17 can be controlled independently.
  • FIG. 2 is a circuit diagram showing the circuit configuration of the pixel cell 11 and the constant current source 35.
  • FIG. 3 is a circuit diagram showing a circuit configuration example of the comparator 31A according to the first embodiment of the present invention. 2 and FIG. 3, specific examples of the pixel cell 11 (11-x, 11-i) in the i column adjacent to the x column and the x column and the comparator 31A (31A-x, 31A-i) are shown. The circuit configuration is shown.
  • the pixel cell 11 has a three-transistor configuration including a photoelectric conversion element 101, an FD (floating diffusion) 105, a transfer transistor 102, a reset transistor 103, and an amplification transistor 104.
  • the photoelectric conversion element 101 is a photodiode, for example, and generates a signal charge according to the amount of received light.
  • the transfer transistor 102 transfers signal charges obtained by photoelectric conversion by the photoelectric conversion element 101 to the FD 105.
  • the reset transistor 103 controls (resets) the voltage Vfd of the FD 105.
  • the amplification transistor 104 generates a signal voltage Vx by amplifying the signal charge generated by the photoelectric conversion element 101. Specifically, the amplification transistor 104 generates a signal voltage Vx corresponding to the voltage Vfd of the FD 105, and outputs the generated signal voltage Vx to the vertical signal line 22 of the corresponding column.
  • the pixel cell 11 is not limited to the above-described three-transistor configuration.
  • the pixel cell 11 it is possible to use a four-transistor configuration having a selection transistor for performing pixel selection in addition to the above three transistors.
  • the vertical signal line 22 is provided for each column, and the signal voltage Vx generated by the plurality of pixel cells 11 arranged in the corresponding column is output.
  • One end of the vertical signal line 22 is connected to a constant current source 35.
  • the constant current source 35 includes a constant current source transistor 142.
  • the solid-state imaging device 10A includes a diode-connected transistor 141 in which a gate and a drain are commonly connected.
  • the constant current source transistor 142 is connected between each end of the vertical signal line 22 and the ground (ground potential), and the gate is connected to the gate of the transistor 141. That is, the constant current source transistor 142 forms a current mirror circuit together with the transistor 141.
  • the transistor 141 is commonly connected to the gates of the plurality of constant current source transistors 142.
  • the comparator 31A compares the signal voltage Vx with the reference signal Vref.
  • the comparator 31A includes an amplifier 40 and an inverter 43.
  • the amplifier 40 receives an input signal based on the signal voltage Vx.
  • the amplifier 40 includes a differential amplifier 41 and an inverting amplifier 42.
  • the differential amplifier 41 includes differential pair transistors 111 and 112, active load transistors 113 and 114, a constant current source transistor 115, capacitive elements 116 and 117, and switch transistors 118 and 119.
  • the sources of the differential pair transistors 111 and 112 are connected in common and form a differential pair.
  • the reference signal Vref is input to the gate of one differential pair transistor 111 through the capacitor 116.
  • the signal voltage Vx is input to the gate of the other differential pair transistor 112 via the capacitive element 117.
  • the switch transistor 118 is connected between the gate and drain of the differential transistor 111, and a set signal PSET is selectively given to the gate.
  • the switch transistor 119 is connected between the gate and drain of the differential pair transistor 112, and the set signal PSET is selectively given to the gate.
  • the active load transistor 113 is connected between the drain of the differential pair transistor 111 and the power supply voltage line L11.
  • the active load transistor 114 is connected between the drain of the differential pair transistor 112 and the power supply voltage line L11.
  • the active load transistors 113 and 114 have gates commonly connected to each other.
  • the active load transistor 113 has a diode connection configuration in which a gate and a drain are connected in common, and forms a current mirror circuit together with the active load transistor 114.
  • the power supply voltage Vdda is applied to the power supply voltage line L11, and the ground potential Vss (ground potential) is applied to the ground line L12.
  • the constant current source transistor 115 is connected between the common source connection node of the differential pair transistors 111 and 112 and the ground line L12, and a constant voltage VG1 is applied to the gate.
  • the inverting amplifier 42 is a common source inverting amplifier, and includes an inverting transistor 121, a constant current source transistor 122, a switch transistor 123, and a capacitor element 124.
  • the inverting transistor 121 has a source connected to the power supply voltage line L11 and a gate connected to the drain of the differential pair transistor 112 that is the output terminal of the differential amplifier 41.
  • the inversion transistor 121 inverts the polarity of the output signal from the differential amplifier 41.
  • the constant current source transistor 122 is connected between the drain of the inverting transistor 121 and the ground line L12, and a constant voltage VG1 is applied to the gate.
  • the switch transistor 123 is connected between the gate and drain of the inverting transistor 121, and a set signal PSET is selectively given to the gate.
  • a set signal PSET is supplied to the gate of the switch transistor 123, the gate and drain of the inverting transistor 121 are electrically connected. Thereby, the input / output of the inverting amplifier 42 can be reset to a predetermined level.
  • the capacitive element 124 is provided between the differential amplifier 41 and the inverting amplifier 42 and has an action of separating the output terminal of the differential amplifier 41 and the input terminal of the inverting amplifier 42 in a DC manner. Specifically, the capacitive element 124 has an action of separating the reset voltage of the differential amplifier 41 and the reset voltage of the inverting amplifier 42 so as not to be short-circuited when the set signal PSET is given.
  • the solid-state imaging device 10A includes a reference current source circuit 80 including a transistor 161 that forms a current mirror circuit together with the constant current source transistors 115 and 122, and a reference current source 181 that supplies a reference current to the transistor 161. It is characterized by having.
  • the reference current source circuit 80 supplies a bias voltage Vbiasa to the gates of the constant current source transistors 115 and 122 of the plurality of comparators 31A arranged for each column.
  • the solid-state imaging device 10A is connected to the gates of the constant current source transistors 115 and 122 of the amplifier 40 in the comparator 31, and has a plurality of samples that hold the bias voltage Vbiasa supplied from the reference current source circuit 80 for each column. It is characterized by having a sample hold circuit 50.
  • the sample hold circuit 50 includes a sample hold transistor 170 and a sample hold capacitor 173.
  • the sample hold transistor 170 is connected between the gates of the constant current source transistors 115 and 122 and the bias line L14 to which the bias voltage Vbiasa is supplied from the reference current source circuit 80.
  • a control signal SH1 is applied to the gate of the sample hold transistor 170.
  • the control signal SH1 controls whether or not the bias line L14 and the gate of the constant current source transistor are electrically connected.
  • the bias voltage Vbiasa supplied from the reference current source circuit 80 is supplied to the gates of the constant current source transistors 115 and 122.
  • the control signal SH1 is at L (low) level
  • the gates of the constant current source transistors 115 and 112 and the bias line L14 are electrically separated.
  • the sample hold circuit 50 samples and holds the bias voltage Vbias supplied to the constant current source transistor 115 and the constant current source transistor 122.
  • the sample hold capacitor 173 is connected between the gates of the constant current source transistors 115 and 122 and the ground line L12.
  • the sample hold capacitor 173 holds the bias voltage Vbiasa supplied from the reference current source circuit 80.
  • the inverter 43 is connected in series between the power supply voltage line L11 and the ground line L12.
  • the inverter 43 is a CMOS inverter and includes reverse-conductivity type transistors 131 and 132 each having a gate connected in common to the drain of the inverting transistor 121 that is the output terminal of the inverting amplifier 42.
  • the pixel cell 11 in the pixel cell 11, a reset operation by the reset transistor 103 and a transfer operation by the transfer transistor 102 are performed.
  • the reset operation the voltage of the FD 105 when reset to a predetermined voltage is output from the pixel cell 11 to the vertical signal lines 22-1 to 22-m as a reset component.
  • the transfer operation the voltage of the FD 105 when the signal charge due to photoelectric conversion is transferred from the photoelectric conversion element 101 is output as a signal component from the pixel cell 11 to the vertical signal lines 22-1 to 22-m.
  • a row k is selected by row scanning by the row scanning circuit 13. After the first read operation from the pixel cell 11 of the selected row k to the vertical signal lines 22-1 to 22-m is stabilized, the set signal PSET becomes active (L (low) level). Thereby, the operating points of the differential pair transistors 111 and 112 are determined. Thereafter, the set signal PSET becomes inactive (H (high) level), and the reference signal Vref of the staircase wave is supplied from the DAC 151 to each comparator 31A of the AD converters 23A-1 to 23A-m.
  • the differential amplifier 41 has the input voltage of the differential pair transistor 112 determined by the gate voltage of the amplification transistor 104 of the pixel cell 11 and the differential pair transistor 111 determined by the reference signal Vref which is a staircase wave. Comparison operation with input voltage is performed.
  • a reference signal Vref which is a staircase wave is input to the comparator 31A, and at the same time, a clock CK is supplied from the timing control circuit 18 to the up / down counter 32.
  • the up / down counter 32 measures the comparison time in the comparator 31A during the first read operation by the down-count operation.
  • the output signal Vco of the comparator 31A is inverted from the H level to the L level.
  • the up / down counter 32 stops the down-count operation and holds the count value corresponding to the first comparison period in the comparator 31A.
  • the reset component ⁇ V of the pixel cell 11 is read.
  • the reset component ⁇ V includes fixed pattern noise that varies from pixel cell 11 to pixel cell 11 as an offset.
  • the signal voltage Vx of the vertical signal lines 22-1 to 22-m is approximately known. Therefore, when the reset component ⁇ V is read for the first time, the comparison period can be shortened by adjusting the reference signal Vref.
  • the reset component ⁇ V is compared in a 7-bit count period (128 clocks).
  • the signal component Vsig corresponding to the amount of incident light for each pixel cell 11 is read by the same operation as the first read operation of the reset component ⁇ V. That is, after the second reading from the pixel cell 11 of the selected row k to the vertical signal lines 22-1 to 22-m is stabilized, the reference signal Vref from the DAC 151 is compared with each of the AD converters 23A-1 to 23A-m. Is provided to the container 31A.
  • the comparator 31A performs a comparison operation between each signal voltage Vx of the vertical signal lines 22-1 to 22-m and the reference signal Vref.
  • the up / down counter 32 measures the second comparison time in the comparator 31A by the up-counting operation contrary to the first time.
  • the up / down counter 32 performs a down-count operation for the first time and performs an up-count operation for the second time, so that the up / down counter 32 automatically (second comparison period) ⁇ (1 Subtraction processing for the second comparison period) is performed.
  • the reference signal Vref becomes equal to the signal voltage Vx of the vertical signal lines 22-1 to 22-m
  • the polarity of the output signal Vco of the comparator 31A is inverted.
  • the counting operation of the up / down counter 32 is stopped.
  • the up / down counter 32 holds a count value corresponding to the result of the subtraction process of (second comparison period)-(first comparison period).
  • the process of removing the reset component ⁇ V including the variation for each pixel cell 11 is a so-called CDS (Correlated Double Sampling) process.
  • the signal component Vsig is read out in a 10-bit count period (1024 clocks).
  • the accuracy of AD conversion can be made equal by making the slope of the ramp waveform of the reference signal Vref the same between the first time and the second time.
  • a correct subtraction result is obtained as a result of the subtraction process of (second comparison period) ⁇ (first comparison period) by the up / down counter 32.
  • the up / down counter 32 holds an N-bit digital value.
  • the N-bit digital values (digital signals) AD-converted by the AD converters 23A-1 to 23A-m of the column processing unit 14A are converted into N-bit horizontal output lines by column scanning by the column scanning circuit 16. Then, the data is sequentially output to the outside through 17. Thereafter, the same operation is sequentially repeated for each row to generate a two-dimensional image.
  • each of the AD converters 23A-1 to 23A-m has a memory 34.
  • the digital value after AD conversion for the pixel cell 11 in the i-th row is transferred to the memory 34, the transferred digital value is output from the horizontal output line 17 to the outside, and the pixel cell 11 in the i + 1-th row.
  • the read operation and the up / down count operation can be executed in parallel.
  • the feature of this embodiment is that the bias voltage Vbiasa supplied to the plurality of comparators 31A arranged for each column is sampled and held in accordance with the control signal SH1 at least within the AD conversion period.
  • the sample hold circuit 50 holds (samples and holds) the bias voltage Vbiasa during a period in which the differential amplifier 41 included in the comparator 31A compares the reference signal Vref and the signal voltage Vx.
  • the sample hold circuit 50 captures and holds the bias voltage Vbias outside the period in which the comparator 31A compares the reference signal Vref and the signal voltage Vx.
  • the control signal SH1 is controlled to H level before the start of pixel signal readout in which the signal voltage Vx changes.
  • the sample hold transistor 170 is turned on. Therefore, the bias voltage Vbias is supplied from the reference current source circuit 80 to the gates of the constant current source transistors 115 and 122 in the comparator 31A and the sample hold capacitor 173 connected to the gates.
  • the transistor 161 for supplying the bias voltage Vbias constitutes a current mirror circuit with the constant current source transistors 115 and 122. Therefore, a constant current is supplied to the differential amplifier 41 and the inverting amplifier 42 by mirroring the current supplied from the reference current source 181 constituting the reference current source circuit 80. For example, by setting the W / L size ratio of the transistor 161 and the constant current source transistor 115 to m: 1, the differential amplifier 41 passes a constant current that is 1 / m of the current supplied from the reference current source 181. be able to.
  • the inverting amplifier 42 for example, by setting the W / L size ratio of the transistor 161 and the constant current source transistor 122 to n: 1, the inverting amplifier 42 has 1 of the current supplied from the reference current source 181. / N constant current can flow.
  • the transistor 161 forms a current mirror circuit with the constant current source transistors 115 and 122. Therefore, even when the characteristics of the constant current source transistor 115 of the differential amplifier 41 and the constant current source transistor 122 of the inverting amplifier 42 change due to manufacturing variations and temperature changes, the currents flowing in the differential amplifier 41 and the inverting amplifier 42 respectively. Can be set with high accuracy. That is, the solid-state imaging device 10A can reduce characteristic fluctuations of the differential amplifier 41 and the inverting amplifier 42 due to manufacturing variations and temperature changes.
  • the bias voltage Vbiasa can be simultaneously supplied to the gates of the constant current source transistors 115 and 122 arranged in the plurality of columns. . Thereby, the bias voltage Vbiasa can be supplied to the plurality of constant current source transistors 115 and 122 in a short period.
  • a solid-state imaging device suitable for application to a digital video camera or a digital still camera has thousands of sample and hold circuits 50 in the column direction. Therefore, when the bias voltage is sequentially held for each column, there is a problem that the frame rate (number of frames) for outputting the image signal is extremely lowered.
  • the bias voltage Vbiasa can be supplied simultaneously for a plurality of columns, so that a drop in the frame rate (the number of frames) can be greatly reduced.
  • the sample hold transistor 170 is turned off by controlling the control signal SH1 from the H level to the L level.
  • the bias voltage Vbiasa supplied from the reference current source circuit 80 is electrically separated for each column.
  • the bias voltage Vbiasa is sampled and held in the sample and hold capacitor 173.
  • the voltage VG1 in the x and i columns shown in FIG. 3 maintains the voltage level of the bias voltage Vbiasa.
  • the constant current can be continuously supplied to the differential amplifier 41 and the inverting amplifier 42.
  • the control signal SH1 is controlled from the L level to the H level.
  • the sample hold transistor 170 is turned on again. Therefore, the bias voltage Vbiasa can be supplied from the reference current source circuit 80 to the gates of the constant current source transistors 115 and 122 and the sample hold capacitor 173.
  • a differential amplifier 41, an inverting amplifier 42, and an inverter 43 are used as a comparator constituting the AD converter 23A arranged for each column.
  • a differential amplifier 41, an inverting amplifier 42, and an inverter 43 are used as a comparator constituting the AD converter 23A arranged for each column.
  • the comparator 31B shown in FIG. 5 differs from the comparator 31A shown in FIG. 2 in that the reference current source transistor 171 and the current mirror transistor 172, which are features of the present embodiment, are not provided. That is, the voltage VG is applied to the gates of the constant current source transistors 115 and 122 from the common bias line for all the columns.
  • W is the gate width of the constant current source transistor 115
  • L is the gate length
  • Cox is the gate oxide film capacitance
  • ⁇ is the mobility.
  • Equation 1 the current shown in (Equation 1) fluctuates in the inverting amplifier 42 as well.
  • the AD converter 23A is an AD conversion means that converts an analog signal in the time direction based on the output signal Vco of the comparator 31B, and obtains a digital signal by measuring the time.
  • the currents of the comparators 31B in a plurality of columns arranged from the i-th column to the j-th column vary as shown in FIG. 7A. Accordingly, the voltages of the power supply voltage line and the ground line that are commonly connected to the first column to the m-th column including the i-th column to the j-th column vary. As a result, the ground potential of the amplifier 40 in the plurality of non-inverted comparators 31B arranged with respect to the dark subject 200 from the first column to the (i-1) th column and the j + 1th column to the mth column. Fluctuates. When the ground potential fluctuates, as described above, the output signal of the non-inverting amplifier 40 fluctuates, so that the inversion time of the non-inverting comparator 31B varies.
  • the black and white of the band-like noise is common to the current fluctuations of the plurality of comparators 31B arranged from the first column to the (i ⁇ 1) th column and the j + 1th column to the mth column arranged for the regions 201 and 202.
  • the voltage fluctuation of the power supply voltage line or the ground line connected to, and the polarity of the signal input to the differential amplifier 41 is influenced by the voltage fluctuation of the power supply voltage line or the ground line connected to, and the polarity of the signal input to the differential amplifier 41.
  • a current flows from the power supply voltage line L11 to the inverting transistor 121 included in the inverting amplifier 42 during the comparison operation between the reference signal Vref and the signal voltage Vx.
  • the drain voltage of the constant current source transistor 122 increases.
  • the current flowing from the drain of the constant current source transistor 122 to the ground line L12 increases. Therefore, the voltage of the power supply voltage line L11 or the ground line L12 in the corresponding column varies.
  • the voltage of the ground line L12 varies greatly. Specifically, when the operating region of the constant current source transistor 122 changes from the non-saturated region to the saturated region when the magnitude relationship between the signal voltage Vx and the reference signal Vref is reversed, the current flowing through the constant current source transistor 122 is It fluctuates greatly. Due to this current variation, the voltage of the ground line L12 varies greatly.
  • the offset voltage of the reference signal Vref smaller than the voltage width of Vref that varies during the downcount period, the magnitude relationship between the reference signal Vref and the signal voltage Vx is reliably reversed during the downcount period. It becomes possible.
  • the offset voltage is amplified by the differential amplifier 41 and the inverting amplifier 42, respectively.
  • the output signal Vz of the inverting amplifier 42 drops to near Vss.
  • the constant current source transistor 122 operates in the non-saturated region, so that the current flowing from the constant current source transistor 122 to the ground line L12 decreases.
  • the voltage of the output signal Vy of the differential amplifier 41 is lowered, so that a current is supplied to the inverting transistor 121 from the power supply voltage line L11. Flowing. Further, as the voltage of the output signal Vz of the inverting amplifier 42 increases, the constant current source transistor 122 operates in the saturation region. As a result, the current flowing through the ground line L12 increases.
  • the solid-state imaging device 10A includes a reference current source circuit 80 that supplies a bias voltage Vbiasa to a plurality of comparators 31 arranged for each column by using circuit noise due to voltage fluctuations of the power supply voltage line and the ground line. This is reduced by providing a sample and hold circuit 50 provided for each comparator 31A. Specifically, the solid-state imaging device 10A reduces the circuit noise by sample-holding the bias voltage Vbiasa supplied from the reference current source circuit 80 for each column. This action will be specifically described.
  • noise reduction for example, a case is assumed in which the output signal of the comparator 31A-i in the adjacent i column is inverted in the situation where the output signal of the comparator 31A-x in the x column has not yet been inverted. Assuming that the voltage fluctuation amount of the ground line L12 when the output signal of the comparator 31A-i in the i column is inverted is ⁇ V, the voltage of the ground line L12 of the comparator 31A-x in the x column also varies by ⁇ V.
  • the bias voltage Vbiasa is held in the x-column sample hold circuit 50 before the output signal of the i-column comparator 31A-i is inverted.
  • the control signal SH1 is controlled to the L level during the AD conversion period. Therefore, the sample and hold transistor 170 in the x column is turned off, and the voltage Vbiasa ⁇ Vss is held in the sample and hold capacitor 173 in the x column. That is, even if the voltage of the ground line L12 connected to the sample and hold capacitor 173 varies by ⁇ V, the voltage difference between both ends of the sample and hold capacitors 173 in the x column is held. Therefore, the voltage VG1 of the bias line L15 connected to the sample and hold capacitor 173 in the x column is Vbiasa + ⁇ V.
  • the gate voltage VG1 of the constant current source transistors 115 and 122 in the x column becomes Vbiasa + ⁇ V.
  • the constant current source transistors 115 and 122 supply current depending on the voltage difference Vgs between the gate and the source as shown in (Equation 1). Since the gate voltage Vg is Vbiasa + ⁇ V and the source voltage Vs is Vss + ⁇ V, the gate-source voltage Vgs is expressed by the following (formula 3).
  • the solid-state imaging device 10A according to the present embodiment can continue to supply a constant current to the differential amplifier 41 and the inverting amplifier 42 even if the voltage of the ground line L12 varies by ⁇ V. That is, the solid-state imaging device 10A according to the present embodiment is not affected by the voltage fluctuation ⁇ V of the ground line L12 due to the action of the sample hold transistor 170 and the sample hold capacitor 173 included in the sample hold circuit 50.
  • the constant current can be continuously supplied to the amplifier 41 and the inverting amplifier 42.
  • the current of the comparator 31-x does not change even if the voltage of the ground line L12 changes due to the output signal of the comparator 31-i being inverted.
  • the constant current can be continuously supplied to the non-inverting differential amplifier 41 and the inverting amplifier 42. As a result, it is possible to reduce the horizontal band noise as shown in FIGS. 7A and 7B.
  • control signal SH1 is controlled to the L level during the AD conversion period.
  • noise generated by the transistor 161 constituting the reference current source circuit 80 and the reference current source 181 that supplies the reference current can be canceled. This operation will be described with reference to the timing chart of FIG.
  • the voltage VG1 shown in FIG. 4 indicates a bias voltage supplied to the gates of the constant current source transistors 115 and 122.
  • a solid line indicates the voltage VG1 in this embodiment, and a dotted line indicates the voltage VG1 when the sample hold circuit 50 is not used.
  • the bias voltage VG1 fluctuates during the AD conversion period due to the noise of the reference current source circuit 80.
  • high-frequency noise includes thermal noise and 1 / f noise of the transistors constituting the reference current source circuit 80.
  • the bias voltage Vbias fluctuates due to the fluctuation of the ground potential of the reference current source circuit 80 during the AD conversion period.
  • a variation factor of the ground potential for example, current variation due to the AD conversion operation of the comparator 31A during the AD conversion period, and current variation due to the pixel signal readout circuit including the amplification transistor 104 and the constant current source transistor 142 are included. Can be mentioned.
  • FIG. 8 shows an example of the horizontal streak noises 206 and 207. As shown in FIG.
  • the horizontal streak-like noises 206 and 207 are generated as a horizontal streak as an image, so that they are easier to visually recognize than noise randomly generated in space. Therefore, the horizontal stripe noises 206 and 207 cause the image quality to deteriorate greatly even when the noise level is low.
  • the bias voltage Vbiasa is sampled and held by the sample and hold circuit 50 provided in each column.
  • the gate voltage VG1 of each column is electrically separated from the bias voltage Vbiasa supplied from the reference current source circuit 80.
  • the influence of the noise of the bias voltage supplied from the reference current source circuit 80 on the constant current source transistors 115 and 122 in each column can be suppressed.
  • the gates of the constant current source transistors 115 and 122 in each column are electrically separated for each column, even when noise occurs in the bias voltage held in the sample hold circuit 50 in a certain column, It is possible to suppress the noise from affecting the bias voltages of other columns. Thereby, generation
  • the bias voltage Vbiasa supplied from the reference current source circuit 80 is supplied to the gate electrodes of the constant current source transistors 115 and 122. At this time, it is assumed that noise ⁇ VN1 is generated in the bias voltage Vbiasa supplied from the reference current source circuit 80.
  • control signal SH1 is switched from H level to L level.
  • the bias voltage Vbiasa + ⁇ VN1 is held in the sample hold circuit 50.
  • the up / down counter 32 performs the down-count operation as the first count operation and performs the up-count operation as the second count operation.
  • the subtraction process of (second comparison period) ⁇ (first comparison period) is automatically performed in the up / down counter 32.
  • (second comparison period) (signal component Vsig + reset component ⁇ V + ⁇ VN2 + AD converter 23A offset component)
  • ⁇ (reset component ⁇ V + ⁇ VN2 + AD converter 23A offset component) (signal Component Vsig). That is, the noise ⁇ VN2 is also removed by the two read operations and the subtraction process by the up / down counter 32.
  • noise is generated in the bias voltage supplied from the reference current source circuit 80 by sample-holding the bias voltage supplied from the reference current source circuit 80 during the AD conversion period. Even in this case, the influence of this noise can be reduced by the CDS process.
  • the solid-state imaging device 10A has an advantage that the drive circuit and the signal processing circuit of the pixel array in which the pixels are two-dimensionally arranged in a matrix can be integrated on the same chip as the pixel array.
  • the solid-state imaging device 10A can select each pixel of the pixel array in units of rows and simultaneously read out the signals of the pixels in the selected row in the column direction (direction along the pixel column). (Reading) speed can be increased. Accordingly, the solid-state imaging device 10A can improve the moving image shooting function and can cope with high-speed autofocus.
  • the solid-state imaging device 10A suppresses fluctuations in the current flowing through the comparator 31A-x when the voltage of the ground line or the power supply voltage line fluctuates due to the output signal of the comparator 31A-i being inverted. it can. As a result, the solid-state imaging device 10A can reduce the lateral band noise as shown in FIGS. 7A and 7B. As described above, the solid-state imaging device 10A can simultaneously achieve downsizing of the device, high-speed signal readout, and high image quality at a high level.
  • the gate of the constant current source transistor 115 of the differential amplifier 41 and the gate of the constant current source transistor 122 of the inverting amplifier 42 are connected in common.
  • the configuration in which the sample and hold circuit 50 is provided in common for the constant current source transistors 115 and 122 has been described.
  • a sample hold circuit is provided for each of the constant current source transistors 115 and 122.
  • FIG. 9 is a circuit diagram showing a configuration of a comparator 31C (31C-x, 31C-i) according to the second embodiment of the present invention.
  • the comparator 31C shown in FIG. 9 includes a sample hold circuit 50A that holds the bias voltage applied to the gate of the constant current source transistor 115, and a sample hold circuit that holds the bias voltage applied to the gate of the constant current source transistor 122. 50B.
  • the sample hold circuit 50A includes a sample hold transistor 170 and a sample hold capacitor 173.
  • the sample hold transistor 170 is connected between the gate (bias line L15) of the constant current source transistor 115 and the bias line L14.
  • a control signal SH1 is applied to the gate of the sample hold transistor.
  • the sample hold capacitor 173 is connected between the gate of the constant current source transistor 115 and the ground line L12. The sample hold capacitor 173 holds the bias voltage Vbiasa supplied from the reference current source circuit 80.
  • the sample and hold circuit 50B includes a sample and hold transistor 176 and a sample and hold capacitor 177.
  • the sample hold transistor 176 is connected between the gate (bias line L16) of the constant current source transistor 122 and the bias line L14.
  • a control signal SH1 is applied to the gate of the sample hold transistor 176.
  • the sample hold capacitor 177 is connected between the gate of the constant current source transistor 122 and the ground line L12.
  • the sample hold capacitor 177 holds the bias voltage Vbiasa supplied from the reference current source circuit 80.
  • sample and hold circuits are provided in both constant current source transistors 115 and 122, but at least for the constant current source transistors of one or more amplifiers provided in the column.
  • One or more bias sample and hold circuits may be provided.
  • sample hold circuit 50B may be provided only for the gate of the constant current source transistor 122 of the inverting amplifier 42 as in the comparator 31D (31D-x, 31D-i) shown in FIG.
  • the gates of the constant current source transistors 122 are electrically separated between the plurality of columns. Therefore, when the output level of the inverting amplifier 42 in a certain column varies, the variation in the gate voltage of the constant current source transistor 122 in another column can be reduced. Specifically, even when the output signal of the comparator 31-i is inverted and the gate voltage of the constant current source transistor 122 in the i column varies, the gate voltage of the constant current source transistors 115 and 122 in the x column varies. do not do. Therefore, it is possible to reduce the horizontal band noise as shown in FIGS. 7A and 7B.
  • the output level of the inverting amplifier 42 varies greatly as compared with the differential amplifier 41. That is, the amount of change in the gate voltage of the constant current source transistor 122 is larger than the amount of change in the gate voltage of the constant current source transistor 115.
  • the sample-and-hold circuit only for the constant current source transistors 122 having a great influence on the constant current source transistors 115 and 122 in the other columns, it is possible to achieve both a reduction in circuit scale and a high noise reduction effect. it can.
  • FIG. 11 is a circuit diagram showing a configuration of a comparator 31E (31E-x, 31E-i) according to the third embodiment of the present invention.
  • the comparator 31E shown in FIG. 9 further includes a reference current source transistor 171 and a current mirror transistor 172 in addition to the configuration of the comparator 31A shown in FIG.
  • the solid-state imaging device according to the third embodiment includes a reference current source circuit 81 instead of the reference current source circuit 80 shown in FIG.
  • the reference current source circuit 81 corresponds to the second reference current source unit of the present invention, generates the voltage Vbiasb, and outputs the generated voltage Vbiasb to the bias line L17.
  • the reference current source circuit 81 includes a transistor 162 and a reference current source 182 that supplies a reference current to the transistor 162.
  • a ground potential Vssb is applied to the reference current source 182.
  • a current mirror circuit is provided in the comparator 31E.
  • a reference current source circuit is provided in the comparator 31E.
  • the reference current source circuit in the comparator 31E corresponds to the first reference current source unit of the present invention, and includes a reference current source transistor 171 and a current mirror transistor 172.
  • the reference current source transistor 171 forms a current mirror circuit with the transistor 162 that supplies the bias voltage Vbiasb.
  • the reference current source transistor 171 supplies a current to the current mirror transistor 172.
  • the current mirror transistor 172 is connected to the reference current source transistor 171 and constitutes a current mirror circuit with the constant current source transistors 115 and 122.
  • the current mirror transistor 172 generates a predetermined bias voltage based on the current supplied from the reference current source transistor 171. Then, the bias voltage is supplied to the gates of the constant current source transistors 115 and 122. Thus, a constant current is supplied to the differential amplifier 41 and the inverting amplifier 42.
  • one end of the sample hold transistor 170 is connected to the current mirror transistor 172. Therefore, not only in the state where the control signal SH1 is at the L level but also in the state where the control signal SH1 before the pixel signal reading is started is at the H level, the gates of the constant current source transistors 115 and 122 are connected between a plurality of columns. Is electrically separated. Thereby, the influence of horizontal stripe noise can be further reduced.
  • the solid-state imaging device can reduce noise generated in common to a plurality of columns, it can reduce horizontal streak noise as shown in FIG.
  • sample and hold transistor 170 is provided between the gate of the constant current source transistor 115 and the gate of the current mirror transistor 172 is shown.
  • a means for sample-holding the bias voltage with respect to the gate may be provided.
  • a sample and hold transistor 170 may be provided at the source and gate of the current mirror transistor 172 as in the comparator 31F (31F-x, 31F-i) shown in FIG.
  • the bias voltage is applied to the gate of the constant current source transistor 115 by setting the control signal SH1 to the H level. Thereafter, the bias voltage is held in the sample hold circuit 50 by setting the control signal SH1 to the L level.
  • FIG. 13 is a block diagram showing a configuration of a solid-state imaging device 10G according to the fourth embodiment of the present invention.
  • FIG. 14 is a circuit diagram showing a circuit configuration example of the signal amplifier 24 according to the fourth embodiment of the present invention.
  • a feature of the solid-state imaging device 10G according to the fourth embodiment is that the column circuit 20G outputs an analog signal (signal voltage Vx) output from the pixel between the vertical signal line 22 and the column parallel AD converter 23A.
  • Vx analog signal
  • the signal amplifier 24 to be amplified is provided, and the point that the sample and hold circuit 70 is provided for the constant current source in the signal amplifier 24 as shown in FIG.
  • the signal amplifier 24 (24-x, 24-i) includes an amplifier 45 and a sample hold circuit 70.
  • the amplifier 45 is, for example, a single-ended type grounded source inverting amplifier.
  • the amplifier 45 includes an input capacitor 216 to which the signal voltage Vx is input, a feedback capacitor 217, an amplification transistor 211 that amplifies the input signal, a constant current source transistor 215 that supplies current to the amplification transistor, and a signal amplifier 24. And a reset transistor 218 for resetting the input and output.
  • the reset transistor 218 is connected between the gate and drain of the amplification transistor 211, and a set signal PSETc is selectively given to the gate.
  • the signal amplifier 24 includes a sample hold circuit 70 that samples and holds the bias voltage Vbiasd supplied to the gate electrode of the constant current source transistor 215.
  • the sample and hold circuit 70 includes a sample and hold transistor 270 and a sample and hold capacitor 273.
  • the sample hold circuit 70 holds the bias voltage Vbiasd during the period when the signal amplifier 24 amplifies the signal voltage Vx.
  • the sample hold circuit 70 takes in and holds the bias voltage Vbiasd outside the period in which the signal amplifier 24 amplifies the signal voltage Vx.
  • the sample hold capacitor 273 is connected between the bias line L25 electrically connected to the gate of the constant current source transistor 215 and the power supply voltage line L21.
  • the sample hold transistor 270 is connected between the gates of the constant current source transistors 215 and 215 and the bias line L24 to which the voltage Vbiasd is supplied.
  • a control signal SH2 is applied to the gate of the sample hold transistor 270.
  • the solid-state imaging device 10G includes a reference current source circuit 82.
  • the reference current source circuit 82 generates a voltage Vbiasd and outputs the generated voltage Vbiasd to the bias line L24.
  • the reference current source circuit 82 includes a transistor 261 and a reference current source 281 that supplies a reference current to the transistor 261.
  • the power supply voltage Vddc is applied to the power supply voltage line L21, and the ground potential Vssc is applied to the ground line L22.
  • the set signal PSETc becomes active (H level). Thereby, the operating point of the amplification transistor 211 is determined.
  • the set signal PSETc becomes inactive (L level).
  • the signal amplifier 24 amplifies the analog signal output from the pixel cell 11.
  • the amplifier 45 of this embodiment is an inverting amplifier. As shown in FIG. 15, the output signal Vo of the amplifier 45 is inverted and amplified with respect to fluctuations in the signal voltage Vx. Therefore, the polarity of the timing chart according to the comparator 31A is inverted with respect to the first embodiment.
  • a staircase reference signal Vref is supplied from the DAC 151 to each comparator 31A of the AD converters 23-1 to 23-m.
  • the differential amplifier 41 performs a comparison operation between the input voltage of the differential pair transistor 112 determined by the signal amplifier 24 and the input voltage of the differential pair transistor 111 determined by the staircase reference signal Vref. Is called.
  • the AD conversion operation is the same as the operation when the signal voltage Vx is replaced with the output signal Vo of the signal amplifier 24 in the description of the first embodiment described above, and thus the description thereof is omitted.
  • a feature of this embodiment is that the bias voltage Vbiasd supplied to the plurality of signal amplifiers 24 arranged for each column is sampled and held by the control signal SH2 at least within the AD conversion period.
  • the sample and hold transistor 270 is turned on by controlling the control signal SH2 to the L level before the start of pixel signal reading in which the signal voltage Vx changes.
  • the bias voltage Vbiasd is supplied from the reference current source circuit 82 to the gate of the constant current source transistor 215 and the sample hold capacitor 273.
  • the transistor 261 that supplies the bias voltage Vbiasd constitutes a current mirror circuit with the constant current source transistor 215. Therefore, a constant current is supplied to the signal amplifier 24 in a manner that mirrors the current supplied from the reference current source 281. For example, by setting the W / L size ratio of the transistor 261 and the constant current source transistor 215 to m: 1, the signal amplifier 24 allows a constant current that is 1 / m of the current supplied from the reference current source 281 to flow. Can do.
  • the transistor 261 forms a current mirror circuit with the constant current source transistor 215. Therefore, even when the characteristics of the constant current source transistor 215 of the signal amplifier 24 fluctuate due to manufacturing variations and temperature changes, the current flowing through the signal amplifier 24 can be accurately set. That is, the solid-state imaging device 10G can reduce the characteristic variation of the signal amplifier 24 due to manufacturing variations and temperature changes.
  • the bias voltage Vbiasd can be simultaneously supplied to the gates of the constant current source transistors 215 arranged in the plurality of columns. Thereby, the bias voltage Vbiasd can be supplied to the plurality of constant current source transistors 215 in a short period of time.
  • a solid-state imaging device suitable for application to a digital video camera or a digital still camera has thousands of sample and hold circuits 70 in the column direction. Therefore, when the bias voltage is sequentially held for each column, there is a problem that the frame rate (number of frames) for outputting the image signal is extremely lowered.
  • the bias voltage Vbiasd can be supplied simultaneously for a plurality of columns, so that the drop in the frame rate (the number of frames) can be greatly reduced.
  • the sample hold transistor 270 is turned off by controlling the control signal SH2 from the H level to the L level.
  • the bias voltage Vbiasd supplied from the reference current source circuit 82 is electrically separated for each column.
  • the bias voltage Vbiasd is sampled and held in the sample and hold capacitor 273.
  • the voltage VG2 in the x and i columns shown in FIG. 14 maintains the voltage level of the bias voltage Vbiasd, respectively.
  • the signal amplifier 24 can continue to supply a constant current.
  • the control signal SH2 is controlled from the H level to the L level.
  • the sample hold transistor 270 is turned on again. Therefore, the bias voltage Vbiasd can be supplied from the reference current source circuit 82 to the gate of the constant current source transistor 215 and the sample hold capacitor 273.
  • noise reduction for example, a situation is assumed in which the input signal of the i-row signal amplifier 24-i varies and the input signal of the x-column does not vary.
  • FIGS. 16A and 16B an example of an image in which a subject 203 brighter than the surroundings exists in the i-th to j-th columns will be described.
  • the output signals of the signal amplifiers 24 in the i-th to j-th columns vary greatly.
  • the constant current source transistors 215 or the amplification transistors 211 in the i-th to j-th columns cannot operate in the saturation region, so that the current flowing through these transistors greatly fluctuates.
  • the voltage of the ground line L22 or the power supply voltage line L21 varies.
  • white stripes are formed from the first column to the (i ⁇ 1) th column region 204 and from the j + 1th column to the mth column region 205 located on the left and right of the bright subject 203. Noise or black band noise occurs.
  • the common-source signal amplifier 24 having a large gain when used, the influence of the horizontal band circuit noise as shown in FIGS. 16A and 16B becomes more remarkable. The reason is that, first, when the gain of the signal amplifier 24 is high, even when the input level is low, the output signal of the amplifier 45 varies greatly. Therefore, even when strong light is not incident, the constant current source transistor 215 or the amplification transistor 211 cannot operate in the saturation region.
  • the band becomes narrower when the gain is increased. That is, even when the constant current source transistor 215 or the amplification transistor 211 does not operate in the saturation region, the period required for the output signal to become stable becomes longer due to the narrow band. Therefore, the period during which the voltage of the ground line L12 varies, that is, the period during which the current flowing through the amplifier 45 changes becomes longer. Thereby, the influence of the horizontal band-like circuit noise becomes more remarkable.
  • the circuit noise due to the voltage fluctuation of the power supply / ground is reduced by including the reference current source circuit 82 and the sample hold circuit 70 provided for each signal amplifier 24.
  • the solid-state imaging device 10G reduces this circuit noise by sample-holding the bias voltage Vbiasd supplied from the reference current source circuit 82 for each column. This action will be specifically described.
  • the output signal of the i column fluctuates greatly and the voltage level of the signal voltage of the x column is small.
  • the voltage of the power supply voltage line L21 fluctuates. If this variation is ⁇ V, the voltage of the power supply voltage line L21 of the signal amplifier 24-x in the x column also varies by ⁇ V.
  • the bias voltage Vbiasd is held in the x-column sample hold circuit 70 before the output signal of the i-column signal amplifier 24-i greatly fluctuates.
  • the control signal SH2 is controlled to the H level during the AD conversion period. Therefore, the sample hold transistor 270 in the x column is OFF, and the voltage Vbias ⁇ Vddc is held in the sample hold capacitor 273 in the x column. That is, even if the power supply voltage line L21 connected to the sample and hold capacitor 273 fluctuates by ⁇ V, the voltage difference between both ends of the x and column sample and hold capacitors 273 is held. Therefore, the voltage VG2 of the bias line L25 connected to the sample hold capacitor 273 in the x column is Vbiasd + ⁇ V.
  • the gate voltage VG2 of the constant current source transistor 215 in the x column becomes Vbiasd + ⁇ V.
  • the constant current source transistor 215 supplies a current depending on the voltage difference Vgs between the gate and the source as shown in (Formula 1). Since the gate voltage Vg is Vbiasd + ⁇ V and the source voltage Vs is Vddc + ⁇ V, the gate-source voltage Vgs is expressed by the following (formula 4).
  • the solid-state imaging device 10G according to the present embodiment can continue to supply a constant current to the signal amplifier 24 even when the voltage of the power supply voltage line L21 varies by ⁇ V. That is, the solid-state imaging device 10G according to the present embodiment receives the signal without being affected by the voltage fluctuation ⁇ V of the power supply voltage line L21 due to the action of the sample hold transistor 270 and the sample hold capacitor 273 included in the sample hold circuit 70.
  • the constant current can be continuously supplied to the amplifier 24.
  • the signal amplifier 24-x Since the current does not fluctuate, the constant current can be continuously supplied to the signal amplifier 24-x having a small output signal. Thereby, it is possible to reduce the lateral band-like noise as shown in FIGS. 16A and 16B.
  • control signal SH2 is controlled to the H level during the AD conversion period.
  • noise generated by the transistor 261 constituting the reference current source circuit 82 and the reference current source 281 that supplies the reference current can be canceled. This operation will be described with reference to the timing chart of FIG.
  • a voltage VG2 shown in FIG. 15 indicates a bias voltage supplied to the gate of the constant current source transistor 215.
  • a solid line indicates the bias voltage VG2 in the present embodiment, and a dotted line indicates the voltage VG2 when the sample hold circuit 70 is not used.
  • the bias voltage VG2 fluctuates during the AD conversion period due to the influence of the noise of the reference current source circuit 82.
  • high-frequency noise includes thermal noise and 1 / f noise of the transistors constituting the reference current source circuit 82.
  • low-frequency noise includes fluctuation of the bias voltage Vbiasd due to fluctuation of the ground potential of the reference current source circuit 82 during the AD conversion period.
  • the ground potential fluctuation factors include, for example, current fluctuation due to current fluctuation of the signal amplifier 24 during the AD conversion period, and current fluctuation due to the pixel signal readout circuit configured by the amplification transistor 104 and the constant current source transistor 142. It is done.
  • the bias voltage Vbiasd is commonly applied to the gates of the constant current source transistors 215 in a plurality of columns. Accordingly, a common noise is generated in the signal amplifiers 24 in a plurality of columns, thereby generating a horizontal stripe noise. As shown in FIG. 8, the horizontal streak noise is generated as a horizontal streak as an image, and thus is easier to visually recognize than noise generated randomly in space. Therefore, this noise is a factor that greatly deteriorates the image quality even when the noise level is low.
  • the bias voltage Vbiasd is sampled and held by the sample and hold circuit 70 provided in each column. Further, the gate voltage VG2 of each column is electrically separated from the bias voltage Vbiasd supplied from the reference current source circuit 82. Thereby, during the AD conversion period, the influence of the noise of the bias voltage supplied from the reference current source circuit 82 on the constant current source transistors 215 in each column can be suppressed. In addition, since the gates of the constant current source transistors 215 in each column are electrically separated from each other, even if noise occurs in the bias voltage held in the sample hold circuit 70 in a certain column, the noise is not generated in the other column. The influence of the bias voltage on the bias voltage can be suppressed. Thereby, generation
  • the bias voltage Vbiasd supplied from the reference current source circuit 82 is supplied to the gate of the constant current source transistor 215 by the control signal SH2 becoming L level before the pixel signal readout is started. At this time, it is assumed that noise ⁇ VN1 is generated in the bias voltage Vbiasd supplied from the reference current source circuit 82.
  • control signal SH2 is switched from the L level to the H level.
  • the bias voltage Vbiasd + ⁇ VN1 is held in the sample hold circuit 70.
  • the up / down counter 32 performs the down-count operation as the first count operation and performs the up-count operation as the second count operation.
  • the subtraction process of (second comparison period) ⁇ (first comparison period) is automatically performed in the up / down counter 32.
  • (second comparison period) (signal component Vsig + reset component ⁇ V + ⁇ VN2 + AD converter 23A offset component)
  • ⁇ (reset component ⁇ V + ⁇ VN2 + AD converter 23A offset component) (signal Component Vsig). That is, the noise ⁇ VN2 is also removed by the two read operations and the subtraction process by the up / down counter 32.
  • noise is generated in the bias voltage supplied from the reference current source circuit 80 by sample-holding the bias voltage supplied from the reference current source circuit 80 during the AD conversion period. Even in this case, the influence of this noise can be reduced by the CDS process.
  • the solid-state imaging device In addition to the characteristics of the solid-state imaging device according to the first embodiment described above, the solid-state imaging device according to the fifth embodiment of the present invention puts the comparator that has finished the comparison operation into a power-down state. Thereby, the power consumed by the comparator can be reduced.
  • FIG. 17 is a block diagram showing a configuration of a solid-state imaging device 10H according to the fifth embodiment of the present invention.
  • the solid-state imaging device 10H according to the fifth embodiment of the present invention further includes an AD converter 23H (column circuit) included in the column processing unit 14H.
  • 20H includes a power-down control unit 51.
  • the power down control unit 51 is disposed between the comparator 31H and the up / down counter 32, and controls the current flowing through the comparator 31H.
  • FIG. 18 is a circuit diagram of the comparator 31H and the power-down control unit 51.
  • the 18 includes a transistor 175 for controlling the current of the comparator 31H in addition to the configuration of the comparator 31A according to the first embodiment.
  • the transistor 175 is connected between the gates of the constant current source transistor 115 and 122 and the ground line L12.
  • the power-down control unit 51 includes a flip-flop 511 and sets the power-down signal Vpd to the H level at the timing when the output signal Vco from the comparator 31H is inverted from the L level to the H level.
  • the power down signal Vpd is input to the comparator 31H.
  • the comparator 31H is in an operating state, and when the power down signal Vpd is at H level, the comparator 31H is stopped (power down state). That is, the power-down control unit 51 stops supplying power to the comparator 31H at the timing when the output signal Vco is inverted from the H level to the L level. Specifically, the power down control unit 51 stops the supply of the drive current to the comparator 31H.
  • the transistor 175 is turned on. As a result, the constant current source transistors 115 and 122 are turned off. Therefore, since the drive current is not supplied to the differential amplifier 41 and the inverting amplifier 42 that constitute the comparator 31H, the comparator 31H is stopped.
  • the gate of the constant current source transistor 115 in the x column and the gate of the constant current source transistor 115 in the i column are electrically separated.
  • the voltages VG1 of the gates i column and x column are sampled and held, respectively.
  • the current mirror circuit formed by the reference current source transistor 171 and the current mirror transistor 172 in the x column is not affected by the voltage fluctuation of the ground line L12 by the i column amplifier 40, and the x column amplifier 40 is not affected.
  • the configuration of the comparator 31H is not limited to the configuration shown in FIG. 18 and may be any configuration having the same function.
  • a transistor 178 may be provided in the current mirror circuit as in the comparator 31I illustrated in FIG. In this configuration, when the power down signal Vpd becomes H level, the transistor 175 is turned on and the transistor 178 is turned off. As a result, the current mirror transistor 172 and the constant current source transistors 115 and 122 are turned off. Therefore, since the drive current is not supplied to the amplifier 40 included in the comparator 31I, the comparator 31I is stopped.
  • the sample and hold unit includes the sample and hold capacitor that holds the bias voltage
  • the sample and hold capacitor may be a dedicated capacitor.
  • a parasitic capacitance may be used as the sample hold capacitance.
  • the parasitic capacitance is a sample-and-hold capacitance that is a capacitance between the gate and the substrate of the constant current transistor and a capacitance between the gate and the source.
  • the AD converters including the comparators are arranged in the number of pixel columns in accordance with the pixel pitch, that is, in a one-to-one correspondence relationship with the pixel columns.
  • the present invention is not limited to this application example. That is, one AD converter may be arranged for a plurality of vertical signal lines 22. In this case, the AD converter AD converts the signal voltage output to the plurality of vertical signal lines 22 corresponding to the time division.
  • pixel signals (analog signals) output from the pixel cells 11 through the vertical signal lines 22-1, 22-2,..., 22-m are AD converted or signal amplified in the column circuit.
  • this is only an example.
  • the present invention can be applied to a case where at least one of a signal amplifier and an AD converter is incorporated in each of the plurality of pixel cells 11.
  • a technique similar to that of the above-described AD converter and signal amplifier may be applied to at least one of the signal amplifier and AD converter incorporated in the pixel cell 11.
  • the example has been described in which the AD converter obtains a digital signal by measuring time.
  • the present invention can be applied to AD converters having other configurations.
  • the present invention is applied to signal amplifiers and AD converters in general that include one or a plurality of amplifiers arranged for each column, and the sources of the constant current source transistors in the amplifier are commonly connected between the columns. Is possible.
  • the solid-state imaging device that detects the light quantity distribution of the image light from the subject as a physical quantity distribution in units of pixels has been described as an example.
  • the present invention is limited to this application example. It is not something that can be done.
  • the present invention can be similarly applied to all solid-state imaging devices using an XY address system other than a MOS image sensor and mounted with a column parallel amplifier or a column parallel AD converter.
  • the present invention can be applied to all physical quantity distribution detection devices that detect a physical quantity distribution using the XY address system and mounting a column parallel amplifier or a column parallel AD converter.
  • This imaging device is, for example, a digital video camera, a digital still camera, or a camera module for mobile devices such as a mobile phone.
  • FIG. 20 is a block diagram showing an example of the configuration of the imaging apparatus according to the present invention.
  • the imaging apparatus according to the present embodiment includes an optical system including a lens 61, an imaging device 62, a camera signal processing circuit 63, and a system controller 64.
  • the lens 61 forms image light from the subject on the imaging surface of the imaging device 62.
  • the imaging device 62 converts the image light imaged on the imaging surface by the lens 61 into an electrical signal for each pixel, and outputs an image signal obtained by the conversion.
  • the imaging device 62 the solid-state imaging device according to each embodiment described above is used.
  • the camera signal processing circuit 63 performs various signal processing on the image signal output from the imaging device 62.
  • the system controller 64 controls the imaging device 62 and the camera signal processing circuit 63.
  • the imaging device 62 has a normal frame rate mode and a high-speed frame rate mode. Further, the imaging device 62 controls the AD conversion operation according to these modes.
  • the normal frame rate mode is an operation mode in the progressive scanning method for reading out information of all pixels.
  • the high-speed frame rate mode is an operation mode in which the frame rate is increased M times by setting the pixel exposure time to 1 / M compared to the normal frame rate mode. In such a case, the system controller 64 performs this operation mode switching control in accordance with an external command.
  • the imaging apparatus according to the sixth embodiment of the present invention can reduce noise that cannot be removed by the CDS process by using the solid-state imaging apparatus according to each of the embodiments described above as the imaging device 62. Thereby, the imaging apparatus can improve the S / N as an image sensor, and thus has an advantage that the image quality can be greatly improved.
  • each processing unit included in the solid-state imaging device according to the embodiment is typically realized as an LSI that is an integrated circuit. These may be individually made into one chip, or may be made into one chip so as to include a part or all of them.
  • circuits are not limited to LSI, and may be realized by a dedicated circuit or a general-purpose processor.
  • An FPGA Field Programmable Gate Array
  • reconfigurable processor that can reconfigure the connection and setting of circuit cells inside the LSI may be used.
  • a part of the functions of the solid-state imaging device or the imaging device according to the embodiment of the present invention may be realized by a processor such as a CPU executing a program.
  • the present invention may be the above program or a non-transitory computer-readable recording medium on which the above program is recorded.
  • the program can be distributed via a transmission medium such as the Internet.
  • division of functional blocks in the block diagram is an example, and a plurality of functional blocks can be realized as one functional block, a single functional block can be divided into a plurality of functions, or some functions can be transferred to other functional blocks. May be.
  • functions of a plurality of functional blocks having similar functions may be processed in parallel or time-division by a single hardware or software.
  • MOS transistors In the above description, an example using MOS transistors is shown, but other transistors may be used.
  • the circuit configuration shown in the circuit diagram is an example, and the present invention is not limited to the circuit configuration. That is, like the above circuit configuration, a circuit that can realize a characteristic function of the present invention is also included in the present invention.
  • the present invention includes a device in which a device such as a switching device (transistor), a resistor, or a capacitor is connected in series or in parallel to a certain device within a range in which a function similar to the above circuit configuration can be realized. It is.
  • “connected” in the above-described embodiment is not limited to the case where two terminals (nodes) are directly connected, and the two terminals (nodes) can be realized within a range in which a similar function can be realized. ) Is connected via an element.
  • the present invention can be applied to a solid-state imaging device.
  • the present invention can be applied to a digital video camera, a digital still camera, a mobile phone device, and the like that use a solid-state imaging device.

Landscapes

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Abstract

　本発明に係る固体撮像装置（１０Ａ）は、行列状に配置された複数の画素セル（１１）と、列毎に一つ設けられており、複数の垂直信号線（２２）と、１以上の列毎に一つ設けられており、対応する列に配置された垂直信号線（２２）に出力された信号電圧が入力される複数の列回路（２０）とを備え、列回路（２０）の各々は、定電流源トランジスタ（１１５及び１２２）を含むアンプ（４０）を備え、固体撮像装置（１０Ａ）は、さらに、複数の列回路（２０）に含まれる複数の定電流源トランジスタ（１１５及び１２２）のゲートに第１バイアス電圧を供給する基準電流源回路（８０）を備え、列回路（２０）の各々は、さらに、第１バイアス電圧を保持するサンプルホールド回路（５０）を備える。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置及び撮像装置に関する。
　近年、デジタルビデオカメラ及びデジタルスチルカメラ等への応用に適した固体撮像装置として、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の固体撮像装置の開発が活発に進められている。このＭＯＳ型固体撮像装置は、画素毎に光電変換素子で光電変換された信号電荷を増幅して取り出すよう構成されている。また、ＭＯＳ型固体撮像装置は、画素が行列状に２次元配置されてなる画素アレイの駆動回路、及び信号処理回路を、当該画素アレイと同一チップ上に集積できるという特長を持つ。
　また、その信号出力系としては、画素アレイの複数の画素を行単位で選択し、その選択行の複数の画素の信号を同時に列方向（画素列に沿った方向）へと読み出す列並列出力型が主流である。この列並列出力型の固体撮像装置の信号出力回路については様々な構成が提案されている。その最も進んだ形態の一つとして、例えば列毎にＡＤ変換器を配置し、画素から出力されるアナログ信号をデジタル信号として取り出す構成の列並列型ＡＤ変換装置を搭載したＭＯＳ型固体撮像装置が知られている。
　図２１は、特許文献１に示された列並列型ＡＤ変換装置を搭載したＭＯＳ型固体撮像装置１０を示すブロック図である。
　図２１に示すように、複数の画素セル１１で生成された信号は、列毎に配置される複数の垂直信号線２２－１、２２－２、・・・２２－ｍへ同時に読み出される。また、固体撮像装置１０は、比較器３１を備え、垂直信号線２２に読み出された信号は、各々の垂直信号線２２－１、２２－２、・・・２２－ｍに対して配置されている列並列型のＡＤ変換器２３－１、２３－２、・・・２３－ｍにより、同時にＡＤ変換される。
特開２００７－２８１５４０号公報
　しかし、従来技術で示された固体撮像装置は、比較器等のアンプに起因するノイズにより、ノイズ特性の劣化及び画質が劣化するという課題を有していた。
　上記課題に鑑み、本発明は、ノイズ特性及び画質の劣化を抑制できる固体撮像装置を提供することを目的とする。
　上記目的を達成するために、本発明の一形態に係る固体撮像装置は、受光量に応じて信号電荷を生成する光電変換素子と、前記信号電荷を増幅することで信号電圧を生成する増幅トランジスタとを各々が含み、行列状に配置された複数の画素セルと、列毎に一つ設けられており、前記複数の画素セルのうち対応する列に配置された複数の画素セルにより生成された前記信号電圧が出力される複数の垂直信号線と、１以上の列毎に一つ設けられており、対応する列に配置された前記垂直信号線に出力された前記信号電圧が入力される複数の列回路とを備える固体撮像装置であって、前記複数の列回路の各々は、前記信号電圧に基づく入力信号が入力され、定電流源トランジスタを含むアンプを備え、前記固体撮像装置は、さらに、前記複数の列回路に含まれる複数の前記定電流源トランジスタのゲートに第１バイアス電圧を供給する基準電流源回路を備え、前記複数の列回路の各々は、さらに、前記第１バイアス電圧を保持するサンプルホールド回路を備える。
　この構成によれば、列回路ごとに設けられたサンプルホールド回路は、定電流源トランジスタのゲートに供給するバイアス電圧を保持する。これにより、複数のアンプのうちのいずれかのアンプの電流変動に起因して電源電圧線又はグランド線の電圧変動が発生した場合の、他のアンプに流れる電流の変動を抑制できる。よって、本発明の一形態に係る固体撮像装置は、Ｓ／Ｎ特性及び画質の劣化を抑制できる。
　また、前記複数の列回路の各々は、前記信号電圧をデジタル信号に変換するＡＤ変換部を備え、前記ＡＤ変換部は、前記信号電圧と参照信号とを比較する比較器を備え、前記アンプは、前記比較器に含まれ、前記信号電圧と前記参照信号とが入力されるアンプであり、前記サンプルホールド回路は、前記比較器が前記参照信号と前記信号電圧とを比較する期間において、前記第１バイアス電圧を保持してもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、ある比較器に含まれるアンプの出力信号が反転したことに起因して電源電圧線又はグランド線の電圧変動が発生した場合の、他の比較器に含まれるアンプに流れる電流の変動を抑制できる。
　また、前記アンプは、前記信号電圧と参照信号とを比較する差動アンプと、前記定電流源トランジスタを含み、前記差動アンプの出力信号を増幅する増幅アンプとを備え、前記サンプルホールド回路は、前記差動アンプが参照信号と前記信号電圧とを比較する期間において、前記第１バイアス電圧を保持してもよい。
　この構成によれば、電流変動が大きい増幅アンプの電流変動に起因するノイズを低減できる。
　また、前記複数の列回路の各々は、前記アンプを含み、前記信号電圧を増幅する信号増幅器を備え、前記サンプルホールド回路は、前記信号増幅器が前記信号電圧を増幅する期間において、前記第１バイアス電圧を保持してもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、ある信号増幅器に含まれるアンプの出力信号が変化したことに起因して電源電圧線又はグランド線の電圧変動が発生した場合の、他の信号増幅器に含まれるアンプに流れる電流の変動を抑制できる。
　また、前記サンプルホールド回路は、前記定電流源トランジスタのゲートと前記基準電流源回路との間に接続されたサンプルホールドトランジスタと、前記定電流源トランジスタのゲートに接続されたサンプルホールド容量とを備えてもよい。
　この構成によれば、サンプルホールド回路のタイミング制御を容易に行うことができる。
　また、サンプリング容量により、サンプルホールド期間中における、サンプルホールドトランジスタのリーク電流の影響、及び定電流源トランジスタのゲートリークの影響に伴う、サンプルホールド電圧の変動を抑制することができる。
　また、前記固体撮像装置は、さらに、前記基準電流源回路と、前記複数の列回路に含まれる複数の前記サンプルホールド回路とに接続されているバイアス線を備え、前記基準電流源回路は、前記バイアス線を介して、前記複数の定電流源トランジスタのゲートに前記第１バイアス電圧を供給してもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、複数のサンプルホールド回路にバイアス電圧を同時に印加することができる。これにより、複数のサンプルホールド回路にバイアス電圧を供給する期間を短くできるので、フレームレート（コマ速）を向上できる。
　また、前記基準電流源回路は、前記定電流源トランジスタとカレントミラー回路を形成するトランジスタと、前記トランジスタに基準電流を供給する参照電流源とを備えてもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、参照電流源から供給される電流とカレントミラー回路のミラー比とに応じて、アンプに定電流を供給することができる。
　また、前記基準電流源回路は、前記列回路ごとに一つ設けられた複数の第１基準電流源部を備え、前記複数の第１基準電流源部の各々は、前記定電流源トランジスタとカレントミラー回路を構成し、前記定電流源トランジスタのゲートに前記第１バイアス電圧を供給するカレントミラートランジスタと、前記カレントミラートランジスタに対して基準電流を供給する参照電流源トランジスタとを備えてもよい。
　この構成によれば、サンプルホールドトランジスタの両端子がそれぞれ、複数の列間で電気的に分離されるので、複数列で共通に発生するノイズを低減することができる。これにより、横筋状のノイズを低減することができる。
　また、前記基準電流源回路は、さらに、前記複数の第１基準電流源部に含まれる複数の前記参照電流源トランジスタのゲートに接続されているバイアス線と、前記バイアス線を介して、前記複数の参照電流源トランジスタのゲートに第２バイアス電圧を供給する第２基準電流源部とを備えてもよい。
　この構成によれば、複数のサンプルホールド回路にバイアス電圧を同時に印加することができる。これにより、複数のサンプルホールド回路にバイアス電圧を供給する期間を短くできるので、フレームレート（コマ速）を向上できる。
　また、前記サンプルホールド回路は、前記比較器が参照信号と前記信号電圧とを比較する期間外に、前記第１バイアス電圧を取り込み保持してもよい。
　この構成によれば、サンプルホールド回路のタイミング制御を容易に行うことができる。
　また、前記サンプルホールド回路は、前記信号増幅器が前記信号電圧を増幅する期間外に、前記第１バイアス電圧を取り込み保持してもよい。
　この構成によれば、サンプルホールド回路のタイミング制御を容易に行うことができる。
　また、前記アンプはソース接地型アンプであってもよい。
　この構成によれば、電流変動が大きいソース接地型アンプの電流変動に起因するノイズを低減できる。
　また、前記列回路は、さらに、前記アンプを停止させるパワーダウン制御部を備えてもよい。
　この構成によれば、本発明の一形態に係る固体撮像装置は、動作が完了したアンプを停止させることで低消費電力化を実現できる。さらに、あるアンプを停止させたことにより電源電圧線又はグランド線の電圧変動が発生した場合の、他のアンプに流れる電流の変動を抑制できる。
　なお、本発明は、このような固体撮像装置として実現できるだけでなく、固体撮像装置に含まれる特徴的な手段をステップとする固体撮像装置の制御方法又は駆動方法として実現できる。
　さらに、本発明は、このような固体撮像装置の機能の一部又は全てを実現する半導体集積回路（ＬＳＩ）として実現したり、このような固体撮像装置を備える撮像装置（カメラ）として実現したりできる。
　以上より、本発明は、ノイズ特性及び画質の劣化を抑制できる固体撮像装置を提供できる。
図１は、本発明の第１の実施形態に係る固体撮像装置の構成例を示すブロック図である。 図２は、本発明の第１の実施形態に係る画素セルの回路図である。 図３は、本発明の第１の実施形態に係る比較器の回路図である。 図４は、本発明の第１の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図５は、本発明の第１の実施形態の比較例に係る比較器の回路図である。 図６は、本発明の第１の実施形態に係る画像の一例を示す図である。 図７Ａは、本発明の第１の実施形態に係るノイズ発生例を示す図である。 図７Ｂは、本発明の第１の実施形態に係るノイズ発生例を示す図である。 図８は、本発明の第１の実施形態に係るノイズ発生例を示す図である。 図９は、本発明の第２の実施形態に係る比較器の回路図である。 図１０は、本発明の第２の実施形態に係る比較器の変形例の回路図である。 図１１は、本発明の第３の実施形態に係る比較器の回路図である。 図１２は、本発明の第３の実施形態に係る比較器の変形例の回路図である。 図１３は、本発明の第４の実施形態に係る固体撮像装置の構成を示すブロック図である。 図１４は、本発明の第４の実施形態に係る信号増幅器の回路図である。 図１５は、本発明の第４の実施形態に係る固体撮像装置の動作を示すタイミングチャートである。 図１６Ａは、本発明の第４の実施形態に係るノイズ発生例を示す図である。 図１６Ｂは、本発明の第４の実施形態に係るノイズ発生例を示す図である。 図１７は、本発明の第５の実施形態に係る固体撮像装置の構成を示すブロック図である。 図１８は、本発明の第５の実施形態に係る比較器の回路図である。 図１９は、本発明の第５の実施形態に係る比較器の変形例の回路図である。 図２０は、本発明の第６の実施形態に係る撮像装置の構成例を示すブロック図である。 図２１は、従来の比較器の回路構成例を示す回路図である。
　以下、本発明の実施形態について図面を参照して詳細に説明する。なお、以下で説明する実施形態は、いずれも本発明の好ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲だけによって限定される。よって、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　（第１の実施形態）
　本発明の第１の実施形態に係る固体撮像装置は、列毎に設けられたアンプと、当該アンプに含まれる定電流源トランジスタのゲート電圧を保持（サンプルホールド）するサンプルホールド回路とを備える。これにより、複数のアンプのうちのいずれかのアンプの電流変動に起因して電源電圧線の電圧変動が発生した場合の、他のアンプに流れる電流の変動を抑制できる。このように、当該固体撮像装置は、Ｓ／Ｎ特性及び画質の劣化を抑制できる。
　まず、本発明の第１の実施形態に係る固体撮像装置１０Ａの構成を説明する。
　図１は、本発明の第１の実施形態に係る固体撮像装置１０Ａの構成を示すブロック図である。図１に示すように、固体撮像装置１０Ａは、少なくとも１つの光電変換素子を含む繰返し単位である画素セル１１が行列状（マトリックス状）に２次元配置されている画素アレイ１２と、行走査回路１３と、カラム処理部１４Ａと、参照信号生成部１５と、列走査回路１６と、水平出力線１７と、タイミング制御回路１８とを備える。
　この構成において、タイミング制御回路１８は、マスタークロックＭＣＫに基づいて、行走査回路１３、カラム処理部１４Ａ、参照信号生成部１５及び列走査回路１６などの動作の基準となるクロック信号及び制御信号などを生成する。そして、タイミング制御回路１８は、生成したクロック信号及び制御信号を、行走査回路１３、カラム処理部１４Ａ、参照信号生成部１５及び列走査回路１６などに供給する。
　行走査回路１３、カラム処理部１４Ａ、参照信号生成部１５、列走査回路１６、水平出力線１７及びタイミング制御回路１８は、画素アレイ１２の各画素セル１１を駆動及び制御する周辺の駆動系及び信号処理系である。これら駆動系及び信号処理系は、画素アレイ１２と同一のチップ（半導体基板）上に集積される。
　画素アレイ１２には、ｍ列ｎ行の画素セル１１が２次元配置されている。このｍ列ｎ行の画素配置に対して行毎に行制御線２１（２１－１～２１－ｎ）が配置され、列毎に垂直信号線２２（２２－１～２２－ｍ）が配置されている。行制御線２１－１～２１－ｍの各一端は、行走査回路１３の各行に対応した各出力端子に接続されている。行走査回路１３は、シフトレジスタ及びアドレスデコーダなどによって構成され、行制御線２１－１～２１－ｎを介して画素アレイ１２の行アドレス及び行走査の制御を行う。
　カラム処理部１４Ａは、例えば、画素アレイ１２の画素列毎、即ち垂直信号線２２－１～２２－ｍ毎に１対１の対応関係をもって設けられたＡＤ変換器（アナログ－デジタル変換器）２３Ａ－１～２３Ａ－ｍを有する。このＡＤ変換器２３Ａは、対応する列に配置されている画素セル１１から出力されるアナログ信号（画素信号又は信号電圧とも呼ぶ）をデジタル信号に変換し、変換したデジタル信号を出力する。
　また、固体撮像装置１０Ａは、列毎に一つ設けられた複数の列回路２０（２０－１～２０－ｍ）を備える。この列回路２０～１～２０－ｍの各々は、対応する列に配置されているＡＤ変換器２３を含む。
　参照信号生成部１５は、時間が経過するにつれて電圧値が階段状に変化する、いわゆるランプ（ＲＡＭＰ）波形の参照信号Ｖｒｅｆを生成する手段として、例えばＤＡＣ（デジタル－アナログ変換器）１５１を有している。なお、ランプ波形の参照信号Ｖｒｅｆを生成する手段は、ＤＡＣ１５１に限られるものではない。
　ＤＡＣ１５１は、タイミング制御回路１８から与えられる制御信号ＣＳ１による制御に従い、タイミング制御回路１８から与えられるクロックＣＫに基づいてランプ波形の参照信号Ｖｒｅｆを生成する。また、ＤＡＣ１５１は、生成した参照信号Ｖｒｅｆをカラム処理部１４Ａに含まれるＡＤ変換器２３Ａ－１～２３Ａ－ｍに供給する。
　ＡＤ変換器２３Ａ－１～２３Ａ－ｍは全て同じ構成となっており、ここでは、ＡＤ変換器２３Ａ－ｍを例に挙げて説明する。ＡＤ変換器２３Ａ－ｍは、比較器３１Ａと、計数手段である例えばアップ／ダウンカウンタ（図中、「Ｕ／ＤＣＮＴ」と記している）３２と、転送スイッチ３３と、メモリ３４とを有する。
　比較器３１Ａは、画素アレイ１２のｍ列目の各画素セル１１から出力される画素信号に応じた垂直信号線２２－ｍの信号電圧Ｖｘと、参照信号生成部１５から供給されるランプ波形の参照信号Ｖｒｅｆとを比較する。そして、比較器３１Ａは、例えば、参照信号Ｖｒｅｆが信号電圧Ｖｘよりも大きい場合に出力信号ＶｃｏをＨレベルにし、参照信号Ｖｒｅｆが信号電圧Ｖｘ以下の場合に出力信号ＶｃｏをＬレベルにする。
　アップ／ダウンカウンタ３２は、非同期カウンタであり、タイミング制御回路１８から与えられる制御信号ＣＳ２による制御に従い動作する。また、アップ／ダウンカウンタ３２には、タイミング制御回路１８からクロックＣＫがＤＡＣ１５１と同時に与えられる。アップ／ダウンカウンタ３２は、当該クロックＣＫに同期してダウン（ＤＯＷＮ）カウント又はアップ（ＵＰ）カウントを行うことにより、比較器３１Ａでの比較動作の開始から比較動作の終了までの比較期間を計測する。
　転送スイッチ３３は、タイミング制御回路１８から与えられる制御信号ＣＳ３による制御に従い、ある行の画素セル１１についてのアップ／ダウンカウンタ３２のカウント動作が完了した時点でオン（閉）状態になる。これにより、当該アップ／ダウンカウンタ３２のカウント結果がメモリ３４に転送される。
　このようにして、画素アレイ１２の各画素セル１１から垂直信号線２２－１～２２－ｍを経由して列毎に供給されるアナログ信号が、ＡＤ変換器２３Ａ（２３Ａ－１～２３Ａ－ｍ）に含まれる比較器３１Ａ及びアップ／ダウンカウンタ３２の各動作により、Ｎビットのデジタル信号に変換される。そして、変換されたＮビットのデジタル信号がメモリ３４に格納される。
　列走査回路１６は、シフトレジスタ及びアドレスデコーダなどによって構成され、カラム処理部１４ＡにおけるＡＤ変換器２３Ａ－１～２３Ａ－ｍの列アドレス及び列走査の制御を行う。この列走査回路１６による制御に従い、ＡＤ変換器２３Ａ－１～２３Ａ－ｍの各々でＡＤ変換されたＮビットのデジタル信号は、順にＮビット幅の水平出力線１７に読み出される。そして、読み出されたデジタル信号は、当該水平出力線１７を経由して撮像データとして外部に出力される。
　なお、本発明には直接関連しないため特に図示しないが、水平出力線１７を経由して出力される撮像データに対して各種の信号処理を施す回路等を、上記構成要素以外に設けることも可能である。
　上記構成の本実施形態に係る固体撮像装置１０Ａにおいては、アップ／ダウンカウンタ３２のカウント結果を、転送スイッチ３３を介して選択的にメモリ３４に転送することができる。これにより、アップ／ダウンカウンタ３２のカウント動作と、当該アップ／ダウンカウンタ３２のカウント結果の水平出力線１７への読み出し動作とを独立して制御することが可能である。
　図２は、画素セル１１及び定電流源３５の回路構成を示す回路図である。図３は、本発明の第１の実施形態に係る比較器３１Ａの回路構成例を示す回路図である。図２及び図３には、ｘ列及びｘ列の隣のｉ列の画素セル１１（１１－ｘ、１１－ｉ）と、比較器３１Ａ（３１Ａ－ｘ、３１Ａ－ｉ）との具体的な回路構成を示している。
　画素セル１１は、光電変換素子１０１と、ＦＤ（フローティングディフュージョン）１０５と、転送トランジスタ１０２と、リセットトランジスタ１０３と、増幅トランジスタ１０４とを有する３トランジスタ構成である。
　光電変換素子１０１は、例えばフォトダイオードであり、受光量に応じて信号電荷を生成する。転送トランジスタ１０２は、光電変換素子１０１で光電変換して得られる信号電荷をＦＤ１０５に転送する。リセットトランジスタ１０３は、ＦＤ１０５の電圧Ｖｆｄを制御（リセット）する。増幅トランジスタ１０４は、光電変換素子１０１で生成された信号電荷を増幅することで信号電圧Ｖｘを生成する。具体的には、増幅トランジスタ１０４は、ＦＤ１０５の電圧Ｖｆｄに応じた信号電圧Ｖｘを生成し、生成した信号電圧Ｖｘを、対応する列の垂直信号線２２に出力する。
　なお、画素セル１１は、上記３トランジスタ構成のものに限られるものではない。例えば、画素セル１１として、上記３つのトランジスタに加えて、画素選択を行うための選択トランジスタを別に有する４トランジスタ構成を用いることも可能である。
　垂直信号線２２は、列毎に一つ設けられており、対応する列に配置された複数の画素セル１１により生成された信号電圧Ｖｘが出力される。この垂直信号線２２の一端は、定電流源３５に接続されている。
　定電流源３５は、定電流源トランジスタ１４２を備える。また、固体撮像装置１０Ａは、ゲートとドレインとが共通接続されたダイオード接続構成のトランジスタ１４１を備える。定電流源トランジスタ１４２は、垂直信号線２２の各一端とグランド（接地電位）との間に接続され、ゲートがトランジスタ１４１のゲートに接続されている。つまり、定電流源トランジスタ１４２はトランジスタ１４１と共にカレントミラー回路を形成する。また、トランジスタ１４１は、複数の定電流源トランジスタ１４２のゲートに共通に接続されている。
　比較器３１Ａは、信号電圧Ｖｘと参照信号Ｖｒｅｆとを比較する。この比較器３１Ａは、アンプ４０と、インバータ４３とを有する。
　アンプ４０には、信号電圧Ｖｘに基づく入力信号が入力される。この、アンプ４０は、差動アンプ４１と、反転アンプ４２とを有する。
　差動アンプ４１は、差動対トランジスタ１１１及び１１２と、能動負荷トランジスタ１１３及び１１４と、定電流源トランジスタ１１５と、容量素子１１６及び１１７と、スイッチトランジスタ１１８及び１１９とを備える。
　差動対トランジスタ１１１及び１１２は、ソースが共通に接続されており、差動対を形成している。一方の差動対トランジスタ１１１のゲートには、容量素子１１６を介して参照信号Ｖｒｅｆが入力される。他方の差動対トランジスタ１１２のゲートには、容量素子１１７を介して信号電圧Ｖｘが入力される。
　スイッチトランジスタ１１８は、差動対トランジスタ１１１のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴが選択的に与えられる。同様に、スイッチトランジスタ１１９は、差動対トランジスタ１１２のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴが選択的に与えられる。
　能動負荷トランジスタ１１３は、差動対トランジスタ１１１のドレインと、電源電圧線Ｌ１１との間に接続されている。能動負荷トランジスタ１１４は、差動対トランジスタ１１２のドレインと、電源電圧線Ｌ１１との間に接続されている。この能動負荷トランジスタ１１３及び１１４は、ゲートが互いに共通に接続されている。能動負荷トランジスタ１１３は、ゲートとドレインとが共通に接続されたダイオード接続構成となっており、能動負荷トランジスタ１１４と共にカレントミラー回路を形成している。
　また、電源電圧線Ｌ１１には電源電圧Ｖｄｄａが印加されており、グランド線Ｌ１２には接地電位Ｖｓｓ（グランド電位）が印加されている。
　定電流源トランジスタ１１５は、差動対トランジスタ１１１及び１１２のソース共通接続ノードと、グランド線Ｌ１２との間に接続され、ゲートには一定の電圧ＶＧ１が与えられる。
　反転アンプ４２は、ソース接地型の反転アンプであり、反転トランジスタ１２１と、定電流源トランジスタ１２２と、スイッチトランジスタ１２３と、容量素子１２４とを備える。反転トランジスタ１２１は、ソースが電源電圧線Ｌ１１に、ゲートが差動アンプ４１の出力端子である差動対トランジスタ１１２のドレインにそれぞれ接続されている。この反転トランジスタ１２１は、差動アンプ４１の出力信号の極性を反転する。定電流源トランジスタ１２２は、反転トランジスタ１２１のドレインとグランド線Ｌ１２との間に接続され、ゲートに一定の電圧ＶＧ１が与えられている。
　スイッチトランジスタ１２３は、反転トランジスタ１２１のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴが選択的に与えられる。スイッチトランジスタ１２３のゲートにセット信号ＰＳＥＴが与えられると、反転トランジスタ１２１のゲートとドレインとが電気的に接続される。これにより、反転アンプ４２の入出力を所定のレベルにリセットすることができる。
　容量素子１２４は、差動アンプ４１と反転アンプ４２との間に設けられ、差動アンプ４１の出力端子と反転アンプ４２の入力端子とをＤＣ的に分離する作用を有する。具体的には、容量素子１２４は、セット信号ＰＳＥＴが与えられたときに、差動アンプ４１のリセット電圧と反転アンプ４２のリセット電圧とが電気的にショートしないよう、分離させる作用を有する。
　本実施形態に係る固体撮像装置１０Ａは、定電流源トランジスタ１１５及び１２２と共にカレントミラー回路を形成するトランジスタ１６１と、トランジスタ１６１に基準電流を供給する参照電流源１８１とを備える基準電流源回路８０を有する点を特徴とする。この基準電流源回路８０は列毎に配置される複数の比較器３１Ａの定電流源トランジスタ１１５及び１２２のゲートにバイアス電圧Ｖｂｉａｓａを供給する。
　さらに、固体撮像装置１０Ａは、比較器３１内のアンプ４０の定電流源トランジスタ１１５及び１２２のゲートに接続され、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａを列毎にサンプルホールドする複数のサンプルホールド回路５０を有する点を特徴とする。
　サンプルホールド回路５０は、サンプルホールドトランジスタ１７０と、サンプルホールド容量１７３とを備える。サンプルホールドトランジスタ１７０は、定電流源トランジスタ１１５及び１２２のゲートと基準電流源回路８０からバイアス電圧Ｖｂｉａｓａが供給されるバイアス線Ｌ１４との間に接続されている。サンプルホールドトランジスタ１７０のゲートには制御信号ＳＨ１が印加される。この制御信号ＳＨ１は、バイアス線Ｌ１４と定電流源トランジスタのゲートとを電気的に接続する／しないを制御する。
　制御信号ＳＨ１がＨ（ハイ）レベルの場合、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａが定電流源トランジスタ１１５及び１２２のゲートに供給される。一方、制御信号ＳＨ１がＬ（ロー）レベルの場合、定電流源トランジスタ１１５及び１１２のゲートと、バイアス線Ｌ１４とが電気的に分離される。これにより、サンプルホールド回路５０は、定電流源トランジスタ１１５及び定電流源トランジスタ１２２に供給されていたバイアス電圧Ｖｂｉａｓａをサンプルホールドする。
　サンプルホールド容量１７３は定電流源トランジスタ１１５及び１２２のゲートとグランド線Ｌ１２との間に接続されている。このサンプルホールド容量１７３は、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａを保持する。
　なお、本実施形態の作用の詳細については後述する。
　インバータ４３は、電源電圧線Ｌ１１とグランド線Ｌ１２との間に直列に接続されている。このインバータ４３は、ＣＭＯＳインバータであり、各ゲートが反転アンプ４２の出力端子である反転トランジスタ１２１のドレインに共通に接続された逆導電型のトランジスタ１３１及び１３２を含む。
　次に、上記構成の比較器３１Ａを用いた固体撮像装置１０Ａの動作について、図４のタイミングチャートを用いて説明する。
　ここでは、画素セル１１の具体的な動作については説明を省略するが、周知のように、画素セル１１では、リセットトランジスタ１０３によるリセット動作と、転送トランジスタ１０２による転送動作とが行われる。そして、リセット動作では、所定の電圧にリセットされたときのＦＤ１０５の電圧がリセット成分として画素セル１１から垂直信号線２２－１～２２－ｍに出力される。また、転送動作では、光電変換素子１０１から光電変換による信号電荷が転送されたときのＦＤ１０５の電圧が信号成分として画素セル１１から垂直信号線２２－１～２２－ｍに出力される。
　行走査回路１３による行走査によってある行ｋが選択される。その選択行ｋの画素セル１１から垂直信号線２２－１～２２－ｍへの１回目の読み出し動作が安定した後、セット信号ＰＳＥＴがアクティブ状態（Ｌ（ロー）レベル）になる。これにより、差動対トランジスタ１１１及び１１２の動作点が決定される。その後、セット信号ＰＳＥＴが非アクティブ状態（Ｈ（ハイ）レベル）になり、ＤＡＣ１５１から階段波の参照信号ＶｒｅｆがＡＤ変換器２３Ａ－１～２３Ａ－ｍの各比較器３１Ａに与えられる。これにより、差動アンプ４１は、画素セル１１の増幅トランジスタ１０４のゲート電圧で決定される差動対トランジスタ１１２の入力電圧と、階段波である参照信号Ｖｒｅｆで決定される差動対トランジスタ１１１の入力電圧との比較動作を行う。
　動作シーケンスとしては、階段波である参照信号Ｖｒｅｆが比較器３１Ａに入力されると同時に、タイミング制御回路１８からアップ／ダウンカウンタ３２に対してクロックＣＫが与えられる。これにより、当該アップ／ダウンカウンタ３２は、１回目の読み出し動作時の比較器３１Ａでの比較時間をダウンカウント動作によって計測する。そして、参照信号Ｖｒｅｆと垂直信号線２２－１～２２－ｍの信号電圧Ｖｘとが等しくなったときに比較器３１Ａの出力信号ＶｃｏはＨレベルからＬレベルへ反転する。この比較器３１Ａの出力信号Ｖｃｏの極性反転を受けて、アップ／ダウンカウンタ３２は、ダウンカウント動作を停止して比較器３１Ａでの１回目の比較期間に応じたカウント値を保持する。
　この１回目の読み出し動作では、先述したように、画素セル１１のリセット成分ΔＶが読み出される。このリセット成分ΔＶ内には、画素セル１１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、垂直信号線２２－１～２２－ｍの信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、参照信号Ｖｒｅｆを調整することにより比較期間を短くすることが可能である。
　本実施形態では、７ビット分のカウント期間（１２８クロック）でリセット成分ΔＶの比較を行っている。２回目の読み出し動作では、リセット成分ΔＶに加えて、画素セル１１毎の入射光量に応じた信号成分Ｖｓｉｇが、１回目のリセット成分ΔＶの読み出し動作と同様の動作によって読み出される。すなわち、選択行ｋの画素セル１１から垂直信号線２２－１～２２－ｍへの２回目の読み出しが安定した後、ＤＡＣ１５１から参照信号ＶｒｅｆがＡＤ変換器２３Ａ－１～２３Ａ－ｍの各比較器３１Ａに与えられる。これにより、比較器３１Ａは、垂直信号線２２－１～２２－ｍの各信号電圧Ｖｘと参照信号Ｖｒｅｆとの比較動作を行う。これと同時に、アップ／ダウンカウンタ３２は、この比較器３１Ａでの２回目の比較時間を、１回目とは逆にアップカウント動作によって計測する。
　このように、アップ／ダウンカウンタ３２は、１回目にダウンカウント動作し、２回目にアップカウント動作することにより、当該アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）－（１回目の比較期間）の減算処理が行われる。そして、参照信号Ｖｒｅｆと垂直信号線２２－１～２２－ｍの信号電圧Ｖｘとが等しくなったときに比較器３１Ａの出力信号Ｖｃｏが極性反転する。この極性反転を受けてアップ／ダウンカウンタ３２のカウント動作が停止する。その結果、アップ／ダウンカウンタ３２には、（２回目の比較期間）－（１回目の比較期間）の減算処理の結果に応じたカウント値が保持される。
　つまり、（２回目の比較期間）－（１回目の比較期間）＝（信号成分Ｖｓｉｇ＋リセット成分ΔＶ＋ＡＤ変換器２３Ａのオフセット成分）－（リセット成分ΔＶ＋ＡＤ変換器２３Ａのオフセット成分）＝（信号成分Ｖｓｉｇ）である。よって、以上の２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理とにより、画素セル１１毎のばらつきを含んだリセット成分ΔＶに加えて、ＡＤ変換器２３Ａ（２３Ａ－１～２３Ａ－ｍ）毎のオフセット成分も除去される。このように、固体撮像装置１０Ａは、画素セル１１毎の入射光量に応じた信号成分Ｖｓｉｇのみを取り出すことができる。ここで、画素セル１１毎のばらつきを含んだリセット成分ΔＶを除去する処理は、いわゆるＣＤＳ（ＣｏｒｒｅｌａｔｅｄＤｏｕｂｌｅＳａｍｐｌｉｎｇ：相関二重サンプリング）処理である。
　また、２回目の読み出し時には、入射光量に応じた信号成分Ｖｓｉｇが読み出されるので、光量の大小を広い範囲で判定するために参照信号Ｖｒｅｆを大きく変化させる必要がある。そこで、本実施形態に係る固体撮像装置１０Ａでは、信号成分Ｖｓｉｇの読み出しを１０ビット分のカウント期間（１０２４クロック）で行うようにしている。この場合、１回目と２回目との比較ビット数が異なるが、参照信号Ｖｒｅｆのランプ波形の傾きを１回目と２回目とで同じにすることにより、ＡＤ変換の精度を等しくできる。これにより、アップ／ダウンカウンタ３２による（２回目の比較期間）－（１回目の比較期間）の減算処理の結果として正しい減算結果が得られる。
　上述した一連のＡＤ変換動作の終了後、アップ／ダウンカウンタ３２にはＮビットのデジタル値が保持される。そして、カラム処理部１４Ａの各ＡＤ変換器２３Ａ－１～２３Ａ－ｍでＡＤ変換されたＮビットのデジタル値（デジタル信号）は、列走査回路１６による列走査により、Ｎビット幅の水平出力線１７を経て順次外部へ出力される。その後、同様の動作が順次行毎に繰り返されることによって２次元画像が生成される。
　また、本実施形態に係る固体撮像装置１０Ａでは、ＡＤ変換器２３Ａ－１～２３Ａ－ｍの各々がメモリ３４を有している。これにより、ｉ行目の画素セル１１についてのＡＤ変換後のデジタル値をメモリ３４に転送するとともに、転送したデジタル値を水平出力線１７から外部へ出力する動作と、ｉ＋１行目の画素セル１１についての読み出し動作及びアップ／ダウンカウント動作とを並行して実行することができる。
　本実施形態の特徴するところは、制御信号ＳＨ１に従い、少なくともＡＤ変換期間内に、列毎に配置される複数の比較器３１Ａに供給されるバイアス電圧Ｖｂｉａｓａをサンプルホールドする点である。言い換えると、サンプルホールド回路５０は、比較器３１Ａに含まれる差動アンプ４１が参照信号Ｖｒｅｆと信号電圧Ｖｘとを比較する期間において、バイアス電圧Ｖｂｉａｓａを保持（サンプルホールド）する。また、サンプルホールド回路５０は、比較器３１Ａが参照信号Ｖｒｅｆと信号電圧Ｖｘとを比較する期間外に、バイアス電圧Ｖｂｉａｓａを取り込み保持する。
　具体的には、図４に示すように、信号電圧Ｖｘが変化する画素信号読み出し開始前に制御信号ＳＨ１をＨレベルに制御する。これにより、サンプルホールドトランジスタ１７０がオンする。よって、基準電流源回路８０から、比較器３１Ａ内の定電流源トランジスタ１１５及び１２２のゲートと、当該ゲートに接続されるサンプルホールド容量１７３とにバイアス電圧Ｖｂｉａｓａが供給される。
　ここで、バイアス電圧Ｖｂｉａｓａを供給するトランジスタ１６１は、定電流源トランジスタ１１５及び１２２とカレントミラー回路を構成する。よって、基準電流源回路８０を構成する参照電流源１８１から供給される電流をミラーする形で、差動アンプ４１及び反転アンプ４２に定電流が供給される。例えば、トランジスタ１６１と定電流源トランジスタ１１５とのＷ／Ｌサイズ比をｍ：１にすることで、差動アンプ４１は、参照電流源１８１から供給される電流の１／ｍの定電流を流すことができる。反転アンプ４２についても同様に、例えば、トランジスタ１６１と定電流源トランジスタ１２２とのＷ／Ｌサイズ比をｎ：１にすることで、反転アンプ４２は、参照電流源１８１から供給される電流の１／ｎの定電流を流すことができる。
　このように本実施形態に係る固体撮像装置１０Ａでは、トランジスタ１６１は定電流源トランジスタ１１５及び１２２とカレントミラー回路を構成する。よって、製造ばらつき及び温度変化により、差動アンプ４１の定電流源トランジスタ１１５及び反転アンプ４２の定電流源トランジスタ１２２の特性が変動した場合においても、差動アンプ４１及び反転アンプ４２それぞれに流れる電流を精度よく設定することができる。つまり、固体撮像装置１０Ａは、製造ばらつき及び温度変化による、差動アンプ４１及び反転アンプ４２の特性変動を低減することができる。
　さらに、複数列に供給される制御信号ＳＨ１を同時にＨレベルに制御することで、複数列に配置される定電流源トランジスタ１１５及び１２２のゲートに、複数列同時にバイアス電圧Ｖｂｉａｓａを供給することができる。これにより、複数の定電流源トランジスタ１１５及び１２２に短い期間でバイアス電圧Ｖｂｉａｓａを供給することかできる。
　特にデジタルビデオカメラ又はデジタルスチルカメラ等への応用に適した固体撮像装置では列方向に数千個のサンプルホールド回路５０を有することになる。よって、列毎にバイアス電圧を順次保持していく場合、画像信号を出力するフレームレート（コマ数）が極端に落ちるという課題を有する。本実施形態では、上記のとおり、複数列同時にバイアス電圧Ｖｂｉａｓａを供給することができるため、フレームレート（コマ数）の落ちを大幅に低減することができる。
　次に、制御信号ＳＨ１をＨレベルからＬレベルに制御することで、サンプルホールドトランジスタ１７０をオフする。サンプルホールドトランジスタ１７０がオフすると、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａは列毎に電気的に分離される。これにより、サンプルホールド容量１７３にバイアス電圧Ｖｂｉａｓａがサンプルホールドされる。例えば、図３に示す、ｘ列及びｉ列の電圧ＶＧ１がそれぞれバイアス電圧Ｖｂｉａｓａの電圧レベルを維持する。これにより、差動アンプ４１及び反転アンプ４２に定電流を供給し続けることができる。
　次に、図４に示すようにＡＤ変換が終了すると、制御信号ＳＨ１をＬレベルからＨレベルに制御する。これにより、再びサンプルホールドトランジスタ１７０がオンする。よって、基準電流源回路８０から、定電流源トランジスタ１１５及び１２２のゲートと、サンプルホールド容量１７３とにバイアス電圧Ｖｂｉａｓａを供給することができる。
　次に、電源電圧線及びグランド線の電圧変動による回路ノイズについて考える。
　まず、本発明の理解を容易とするため、図５に示すような、列毎に配されるＡＤ変換器２３Ａを構成する比較器として、差動アンプ４１、反転アンプ４２及びインバータ４３を有する差動アンプ型の比較器３１Ｂの構成について考察する。
　図５に示す比較器３１Ｂは、図２に示す比較器３１Ａに対して、本実施形態の特徴である基準電流源トランジスタ１７１及びカレントミラートランジスタ１７２を備えない点が異なる。つまり、定電流源トランジスタ１１５及び１２２のゲートには、全列に対して共通のバイアス線から電圧ＶＧが印加されている。
　ここで、差動アンプ４１において信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転するときに、反転アンプ４２において電源電圧線Ｌ１１からグランド線Ｌ１２へ電流が流れる。これにより、対応する列において電源電圧線Ｌ１１の電圧降下、又はグランド線Ｌ１２の電圧上昇が発生する。
　ここで、ある列の比較器３１Ｂの出力信号がまだ反転していない状況において、その隣の列の比較器３１Ｂの出力信号が反転した場合を想定する。この未反転の比較器３１Ｂにおいては、グランド線Ｌ１２の電圧上昇に対応して、当該未反転の比較器３１Ｂの電流が変動する。電流変動の一例として、差動アンプ４１の例に示す。グランド線Ｌ１２の電圧上昇をΔＶ、差動アンプ４１の変動前の電流をＩ、電流変動をΔＩ、定電流源トランジスタ１１５のｇｍをｇｍ１とすると、下記（式１）の関係が成り立つ。
　ΔＩ＝ｇｍ１×ΔＶ、ｇｍ１＝√（２βＩ）、β＝Ｗ／Ｌ×μＣｏｘ　（式１）
　ここで、Ｗは定電流源トランジスタ１１５のゲート幅、Ｌはゲート長、Ｃｏｘはゲート酸化膜容量、μは移動度である。
　また、反転アンプ４２についても同様に（式１）に示す電流が変動する。
　差動アンプ４１及び反転アンプ４２に流れる電流が変動するとその変動量に応じて差動アンプ４１の出力信号Ｖｙ及び反転アンプ４２の出力信号Ｖｚが変動する。これにより、当該未反転の比較器３１Ｂの反転時間がその変動量に応じて変化する。また、差動アンプ４１及び反転アンプ４２に流れる電流が変動することで、差動アンプ４１及び反転アンプ４２のゲイン及び帯域が変動する。これにより、当該未反転の比較器３１Ｂの反転時間がその変動量に応じて変化する。ＡＤ変換器２３Ａは比較器３１Ｂの出力信号Ｖｃｏを基準にアナログ信号を時間方向に変換し、その時間を計測することによってデジタル信号を得るＡＤ変換手段である。よって、当該未反転の比較器３１Ｂの反転時間が変動すると、その影響が回路ノイズとして画像上に現れる。特に、列並列型ＡＤ変換装置を備えるＭＯＳ型固体撮像装置においては、１列につき例えば比較器が１つずつ存在する。これにより、比較器の出力信号が一斉に反転したときのグランド線Ｌ１２の電圧変動が大きくなり、このノイズが問題となる。
　このノイズの一例として、図６に示すような横方向に長く、周囲より暗い被写体２００が存在する画像を例に説明する。
　周囲より暗い被写体２００に対応する光が撮像面に照射された場合、図７Ａに示すように第ｉ列から第ｊ列に対して配される複数列の比較器３１Ｂの電流が変動する。これにより、第ｉ列から第ｊ列を含む第１列から第ｍ列に対して共通に接続される電源電圧線及びグランド線の電圧が変動する。その結果、暗い被写体２００の左右に位置する第１列から第ｉ－１列、及び第ｊ＋１列から第ｍ列に対して配置される未反転の複数の比較器３１Ｂ内のアンプ４０の接地電位が変動する。当該接地電位が変動すると、上記のとおり、当該未反転のアンプ４０の出力信号が変動することで、当該未反転の比較器３１Ｂの反転時間が変動する。
　当該未反転の比較器３１Ｂの反転時間が長い方向に変動すると、図７Ａに示すように、暗い被写体２００の左右に位置する第１列から第ｉ－１列の領域２０１と、第ｊ＋１列から第ｍ列の領域２０２とに白い帯状のノイズが発生する。一方、当該未反転の比較器３１Ｂの反転時間が短い方向に変動すると、図７Ｂに示すように、上記領域２０１及び２０２に黒い帯状のノイズが発生する。なお、帯状のノイズの白黒は、上記領域２０１及び２０２に対して配置される第１列から第ｉ－１列、及び第ｊ＋１列から第ｍ列の複数の比較器３１Ｂの電流変動と、共通に接続される電源電圧線又はグランド線の電圧変動と、差動アンプ４１に入力される信号の極性とに依存する。
　次に、これまで図１から図４までを用いて説明した固体撮像装置１０Ａにおける、電源電圧線及びグランド線の電圧変動による回路ノイズについて考える。
　本実施形態に係る比較器３１Ａにおいては、参照信号Ｖｒｅｆと信号電圧Ｖｘとの比較動作時に、反転アンプ４２に含まれる反転トランジスタ１２１には電源電圧線Ｌ１１から電流が流れる。反転トランジスタ１２１に電流が流れると、定電流源トランジスタ１２２のドレイン電圧が高くなる。これにより、定電流源トランジスタ１２２のドレインからグランド線Ｌ１２に流れる電流が増加する。そのため、対応する列の電源電圧線Ｌ１１又はグランド線Ｌ１２の電圧が変動する。
　また、信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転したときに、反転アンプ４２の定電流源トランジスタ１２２のドレイン電圧が大きく変動する場合、グランド線Ｌ１２の電圧は大きく変動する。具体的には信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転したときに、定電流源トランジスタ１２２の動作領域が非飽和領域から飽和領域に変化する場合、定電流源トランジスタ１２２に流れる電流が大きく変動する。この電流変動により、グランド線Ｌ１２の電圧は大きく変動する。
　例えば図４に示すように、ダウンカウント開始前に誤反転が発生しないように、ｔ＝ａのタイミングで参照信号Ｖｒｅｆにオフセットを設ける。このように信号電圧Ｖｘに対して高い方向に、参照信号Ｖｒｅｆの電圧にオフセットを設けることで、ダウンカウント前に参照信号Ｖｒｅｆと信号電圧Ｖｘとの大小関係が反転しないようにすることができる。すなわちダウンカウント開始前に誤反転が発生しないようにできる。
　また、参照信号Ｖｒｅｆのオフセット電圧を、ダウンカウント期間中に変動させるＶｒｅｆの電圧幅よりも小さくすることで、ダウンカウント期間中に、参照信号Ｖｒｅｆと信号電圧Ｖｘとの大小関係を確実に反転させることが可能になる。
　また、ｔ＝ａのタイミングで参照信号Ｖｒｅｆにオフセット電圧を設けると、オフセット電圧は差動アンプ４１及び反転アンプ４２でそれぞれ増幅される。これにより、反転アンプ４２の出力信号ＶｚはＶｓｓの近くまで低下する。反転アンプ４２の出力信号ＶｚがＶｓｓの近くまで低下すると、定電流源トランジスタ１２２は非飽和領域で動作するので、定電流源トランジスタ１２２からグランド線Ｌ１２に流れる電流が減少する。また、ダウンカウントが開始された後の参照信号Ｖｒｅｆと信号電圧Ｖｘとの比較動作時には、差動アンプ４１の出力信号Ｖｙの電圧が下がることで、反転トランジスタ１２１には電源電圧線Ｌ１１から電流が流れる。また、反転アンプ４２の出力信号Ｖｚの電圧が高くなることで、定電流源トランジスタ１２２は飽和領域で動作する。これにより、グランド線Ｌ１２に流れる電流が増加する。
　先ほど定電流源トランジスタ１２２の電流が大きく変動する場合の例を説明したが、ダウンカウント開始前に参照信号Ｖｒｅｆにオフセットを設けない場合においても、信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転するときに、定電流源トランジスタ１２２の電流は変動する。例えば、信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転する前に、定電流源トランジスタ１２２のドレイン電圧がＶｓｓ近くまで下がっていない場合においても、信号電圧Ｖｘと参照信号Ｖｒｅｆとの大小関係が反転すると、反転トランジスタ１２１には電源電圧線Ｌ１１から電流が流れる。これにより、反転アンプ４２の出力信号Ｖｚが高くなる。反転アンプ４２の出力信号Ｖｚが高くなると、定電流源トランジスタ１２２のドレイン－ソース間電圧Ｖｄｓが高くなる。これにより、（式２）に示すチャネル長変調効果（１＋λＶｄｓ）により、定電流源トランジスタ１２２からグランド線Ｌ１２に流れる電流が増加する。
　Ｉｄ＝β／２×（Ｖｇｓ－Ｖｔ）２×（１＋λＶｄｓ）　（式２）
　上述したように、列並列型ＡＤ変換装置を備えるＭＯＳ型固体撮像装置においては、１列につき例えば比較器が１つずつ存在する。よって、比較器が一斉に反転したときの定電流源トランジスタ１２２の電流変動に伴うグランド線Ｌ１２の電圧変動が大きくなる。そしてこの電圧変動に伴うノイズが問題となる。
　具体的には、ある列の比較器３１Ａの出力信号がまだ反転していない状況において、その隣の列の比較器３１Ａの出力信号が反転した場合を想定する。この場合、未反転の比較器３１Ａにおいて、グランド線Ｌ１２の電圧変動の影響を受け、当該比較器の差動アンプ４１及び反転アンプ４２に流れる電流が変化すると、この影響が回路ノイズとして画像に現れる。例えば、図７Ａ及び図７Ｂに示すような横帯状の回路ノイズが発生する。
　本実施形態に係る固体撮像装置１０Ａは、この電源電圧線及びグランド線の電圧変動による回路ノイズを、列毎に配置される複数の比較器３１にバイアス電圧Ｖｂｉａｓａを供給する基準電流源回路８０と、比較器３１Ａごとに設けられたサンプルホールド回路５０とを備えることによって低減する。具体的には、固体撮像装置１０Ａは、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａを列毎にサンプルホールドすることによって、この回路ノイズを低減する。この作用について具体的に説明する。
　ノイズ低減の一例として、例えば、ｘ列の比較器３１Ａ－ｘの出力信号がまだ反転していない状況において、その隣のｉ列の比較器３１Ａ－ｉの出力信号が反転した場合を想定する。ｉ列の比較器３１Ａ－ｉの出力信号が反転した際の、グランド線Ｌ１２の電圧の変動量をΔＶとすると、ｘ列の比較器３１Ａ－ｘのグランド線Ｌ１２の電圧もΔＶ変動する。
　ここで、本実施形態に係る比較器３１Ａでは、ｉ列の比較器３１Ａ－ｉの出力信号が反転する前に、ｘ列のサンプルホールド回路５０にはバイアス電圧Ｖｂｉａｓａが保持される。これにより、ｘ列の定電流源トランジスタ１１５及び１２２のゲートにはバイアス電圧Ｖｂｉａｓａが印加され、ソースには接地電位Ｖｓｓが印加される。よって、定電流源トランジスタ１１５及び１２２は（式１）に示すようにゲート－ソース間の電圧差Ｖｇｓ＝（Ｖｂａｉｓａ－Ｖｓｓ）に依存して電流を生成する。
　本実施形態では、ＡＤ変換期間中には、制御信号ＳＨ１はＬレベルに制御される。よって、ｘ列のサンプルホールドトランジスタ１７０はＯＦＦされており、ｘ列のサンプルホールド容量１７３にはＶｂｉａｓａ－Ｖｓｓの電圧がホールドされている。つまり、サンプルホールド容量１７３に接続されるグランド線Ｌ１２の電圧がΔＶ変動しても、ｘ列のサンプルホールド容量１７３の両端の電圧差は保持される。よって、ｘ列のサンプルホールド容量１７３に接続されるバイアス線Ｌ１５の電圧ＶＧ１は、Ｖｂｉａｓａ＋ΔＶとなる。つまり、ｘ列の定電流源トランジスタ１１５及び１２２のソース電圧がＶｓｓからＶｓｓ＋ΔＶに変動した場合、上記の通り、ｘ列の定電流源トランジスタ１１５及び１２２のゲート電圧ＶＧ１はＶｂｉａｓａ＋ΔＶとなる。ここで、定電流源トランジスタ１１５及び１２２は、（式１）に示すようにゲート－ソース間の電圧差Ｖｇｓに依存して電流を供給する。また、ゲート電圧ＶｇはＶｂｉａｓａ＋ΔＶであり、ソース電圧ＶｓはＶｓｓ＋ΔＶであることから、ゲート－ソース間電圧Ｖｇｓは、下記（式３）で表される。
　Ｖｇｓ＝Ｖｇ－Ｖｓ＝（Ｖｂｉａｓａ＋ΔＶ）－（Ｖｓｓ＋ΔＶ）＝Ｖｂｉａｓ－Ｖｓｓ　（式３）
　つまり、グランド線Ｌ１２の電圧がΔＶ変動しても、ｘ列の定電流源トランジスタ１１５及び１２２のゲート－ソース間電圧Ｖｇｓは変化しない。このように、本実施形態に係る固体撮像装置１０Ａは、グランド線Ｌ１２の電圧がΔＶ変動しても、差動アンプ４１及び反転アンプ４２に定電流を供給し続けることができる。つまり、本実施形態に係る固体撮像装置１０Ａは、サンプルホールド回路５０に含まれるサンプルホールドトランジスタ１７０とサンプルホールド容量１７３との作用により、グランド線Ｌ１２の電圧変動ΔＶの影響を受けずに、差動アンプ４１及び反転アンプ４２に定電流を供給し続けることができる。
　このように、本実施形態に係る固体撮像装置１０Ａは、比較器３１－ｉの出力信号が反転したことによりグランド線Ｌ１２の電圧が変動しても、比較器３１―ｘの電流は変動しないので、未反転の差動アンプ４１及び反転アンプ４２に定電流を供給し続けることができる。これにより、図７Ａ及び図７Ｂに示すような横帯状のノイズを低減することができる。
　さらに、本実施形態では、ＡＤ変換期間中に制御信号ＳＨ１がＬレベルに制御される。これにより、基準電流源回路８０を構成するトランジスタ１６１及び基準電流を供給する参照電流源１８１が発生するノイズをキャンセルすることができる。この作用について図４のタイミングチャートを用いて説明する。
　図４に示す電圧ＶＧ１は定電流源トランジスタ１１５及び１２２のゲートに供給されるバイアス電圧を示す。実線は本実施形態における電圧ＶＧ１を示し、点線はサンプルホールド回路５０を用いない場合の電圧ＶＧ１を示す。
　図４に示すようにサンプルホールド回路５０を用いない場合、基準電流源回路８０のノイズの影響を受けて、ＡＤ変換期間中にバイアス電圧ＶＧ１が変動する。電圧ＶＧ１の変動要因のうち高周波のノイズとしては、基準電流源回路８０を構成するトランジスタの熱ノイズ及び１／ｆノイズが挙げられる。また、当該変動要因のうち低周波のノイズとしては、ＡＤ変換期間中に基準電流源回路８０の接地電位が変動することにより、バイアス電圧Ｖｂｉａｓａが変動することが挙げられる。この接地電位の変動要因としては、例えば、ＡＤ変換期間中における、比較器３１ＡのＡＤ変換動作による電流変動、及び増幅トランジスタ１０４及び定電流源トランジスタ１４２で構成される画素信号読み出し回路による電流変動が挙げられる。
　ＡＤ変換期間中に、定電流源トランジスタ１１５及び定電流源トランジスタ１２２のゲートに供給される電圧ＶＧ１が変動した場合、差動アンプ４１及び反転アンプ４２に供給される電流が変動することで、ノイズが発生する。具体的には、定電流源トランジスタ１１５及び１２２のゲートに供給されるバイアス電圧をサンプルホールドしない場合、バイアス電圧Ｖｂｉａｓａは複数列の定電流源トランジスタのゲートに共通に印加される。よって、複数列の比較器３１Ａに共通のノイズが発生することで横筋状のノイズが発生する。図８に横筋状のノイズ２０６及び２０７の一例を示す。横筋状のノイズ２０６及び２０７は図８に示すように、画像として横筋状に発生することから、空間にランダムに発生するノイズよりも視認しやすいノイズである。よって、横筋状のノイズ２０６及び２０７は、ノイズレベルが小さい場合においても、画質を大きく劣化させる要因となる。
　これに対して、本実施形態では、各列に設けられたサンプルホールド回路５０によりバイアス電圧Ｖｂｉａｓａはサンプルホールドされる。また、各列のゲート電圧ＶＧ１は、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａと電気的に分離される。これにより、ＡＤ変換期間中に、基準電流源回路８０から供給されるバイアス電圧のノイズが各列の定電流源トランジスタ１１５及び１２２に与える影響を抑制することができる。また、各列の定電流源トランジスタ１１５及び１２２のゲートは、列毎に電気的に分離されることから、ある列のサンプルホールド回路５０に保持されているバイアス電圧にノイズが発生した場合でも、当該ノイズが他の列のバイアス電圧に影響をあたえることを抑制できる。これにより、視認しやすい横筋状のノイズの発生が低減される。
　さらに、本実施形態では、サンプルホールド前に基準電流源回路８０から供給されるバイアス電圧のノイズの影響を低減することができる。図４を用いて本作用について説明する。
　画素の信号読み出しが開始される前に制御信号ＳＨ１がＨレベルになることにより、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａが定電流源トランジスタ１１５及び１２２のゲート電極に供給される。このとき、基準電流源回路８０から供給されるバイアス電圧ＶｂｉａｓａにノイズΔＶＮ１が発生したとする。
　次に、制御信号ＳＨ１をＨレベルからＬレベルに切り替える。これにより、サンプルホールド回路５０にバイアス電圧Ｖｂｉａｓａ＋ΔＶＮ１が保持される。
　このノイズΔＶＮ１により、リセット成分ΔＶがΔＶ＋ΔＶＮ２に変動したとする。
　本実施形態では、上述のとおり、ＡＤ変換動作において、アップ／ダウンカウンタ３２は、１回目のカウント動作としてダウンカウント動作を行い、２回目のカウント動作としてアップカウント動作を行う。これにより、アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）－（１回目の比較期間）の減算処理が行われる。
　具体的には、（２回目の比較期間）－（１回目の比較期間）＝（信号成分Ｖｓｉｇ＋リセット成分ΔＶ＋ΔＶＮ２＋ＡＤ変換器２３Ａのオフセット成分）－（リセット成分ΔＶ＋ΔＶＮ２＋ＡＤ変換器２３Ａのオフセット成分）＝（信号成分Ｖｓｉｇ）である。つまり、この２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理とにより、ノイズΔＶＮ２も除去される。
　このように、本実施形態では、基準電流源回路８０から供給されるバイアス電圧をＡＤ変換期間中に、サンプルホールドすることにより、例え基準電流源回路８０から供給されるバイアス電圧にノイズが発生した場合においても、ＣＤＳ処理によりこのノイズの影響を低減することができる。
　以上のように、本実施形態に係る固体撮像装置１０Ａは、画素が行列状に２次元配置されてなる画素アレイの駆動回路及び信号処理回路を、当該画素アレイと同一チップ上に集積できるという利点を有する。さらに、固体撮像装置１０Ａは、画素アレイの各画素を行単位で選択し、その選択行の各画素の信号を同時に列方向（画素列に沿った方向）へと読み出すことができるので、信号出力（読み出し）の高速化を実現できる。これにより、固体撮像装置１０Ａは、動画撮影機能の向上できるとともに、高速オートフォーカスに対応できる。
　さらに、固体撮像装置１０Ａは、比較器３１Ａ－ｉの出力信号が反転したことに起因してグランド線又は電源電圧線の電圧が変動した場合の、比較器３１Ａ－ｘに流れる電流の変動を抑制できる。これにより、固体撮像装置１０Ａは、図７Ａ及び図７Ｂに示すような横帯状のノイズを低減できる。このように、固体撮像装置１０Ａは、装置の小型化、信号の高速読み出し、及び高画質化を高い次元で両立させることができる。
　（第２の実施形態）
　本発明の第２の実施形態では、上述した第１の実施形態に係る固体撮像装置１０Ａの変形例について説明する。なお、以下では、第１の実施形態との違いを中心に説明し、重複する説明は省略する。
　第１の実施形態では図３に示すように、差動アンプ４１の定電流源トランジスタ１１５のゲートと、反転アンプ４２の定電流源トランジスタ１２２のゲートとを共通に接続し、かつ、こられの定電流源トランジスタ１１５と１２２とにサンプルホールド回路５０を共通に設ける構成を説明した。第２の実施形態では、定電流源トランジスタ１１５と１２２とに個別にサンプルホールド回路を設ける。
　図９は、本発明の第２の実施形態に係る比較器３１Ｃ（３１Ｃ－ｘ、３１Ｃ－ｉ）の構成を示す回路図である。図９に示す比較器３１Ｃは、定電流源トランジスタ１１５のゲートに印加されるバイアス電圧を保持するサンプルホールド回路５０Ａと、定電流源トランジスタ１２２のゲートに印加されるバイアス電圧を保持するサンプルホールド回路５０Ｂとを備える。
　サンプルホールド回路５０Ａは、サンプルホールドトランジスタ１７０と、サンプルホールド容量１７３とを備える。サンプルホールドトランジスタ１７０は、定電流源トランジスタ１１５のゲート（バイアス線Ｌ１５）と、バイアス線Ｌ１４との間に接続されている。サンプルホールドトランジスタのゲートには制御信号ＳＨ１が印加される。サンプルホールド容量１７３は定電流源トランジスタ１１５のゲートと、グランド線Ｌ１２との間に接続されている。このサンプルホールド容量１７３は、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａを保持する。
　サンプルホールド回路５０Ｂは、サンプルホールドトランジスタ１７６と、サンプルホールド容量１７７とを備える。サンプルホールドトランジスタ１７６は、定電流源トランジスタ１２２のゲート（バイアス線Ｌ１６）と、バイアス線Ｌ１４との間に接続されている。サンプルホールドトランジスタ１７６のゲートには制御信号ＳＨ１が印加される。サンプルホールド容量１７７は定電流源トランジスタ１２２のゲートと、グランド線Ｌ１２との間に接続されている。このサンプルホールド容量１７７は、基準電流源回路８０から供給されるバイアス電圧Ｖｂｉａｓａを保持する。
　以上の構成により、本実施形態に係る固体撮像装置は、反転アンプ４２の出力レベルの変動により、反転アンプ４２の定電流源トランジスタ１２２のゲート電圧が変動した場合における、その変動が入力段である差動アンプ４１の定電流源トランジスタ１１５のゲート電圧に戻る影響（キックバック効果）を低減することができる。
　なお、図９に示す例では、定電流源トランジスタ１１５と１２２との両方にサンプルホールド回路を設けているが、少なくとも、列内に設けられる１以上のアンプの定電流源トランジスタに対して、少なくとも１つ以上のバイアスサンプルホールド回路を設ければよい。
　例えば、図１０に示す比較器３１Ｄ（３１Ｄ－ｘ、３１Ｄ－ｉ）のように、反転アンプ４２の定電流源トランジスタ１２２のゲートに対してのみ、サンプルホールド回路５０Ｂを設けてもよい。
　この構成により、複数の列間で定電流源トランジスタ１２２のゲートは電気的に分離される。よって、ある列の反転アンプ４２の出力レベルの変動した際の、他の列の定電流源トランジスタ１２２のゲート電圧が変動を低減することができる。具体的には、比較器３１－ｉの出力信号が反転し、ｉ列の定電流源トランジスタ１２２のゲート電圧が変動した場合においても、ｘ列の定電流源トランジスタ１１５及び１２２のゲート電圧は変動しない。よって、図７Ａ及び図７Ｂに示すような横帯状のノイズを低減することができる。
　ここで、反転アンプ４２は、差動アンプ４１に比べて、その出力レベルが大きく変動する。つまり、定電流源トランジスタ１２２のゲート電圧の変動量は、定電流源トランジスタ１１５のゲート電圧の変動量より大きい。このように、他の列の定電流源トランジスタ１１５及び１２２への影響が大きい定電流源トランジスタ１２２に対してのみサンプルホールド回路を設けることで、回路規模を縮小と、高いノイズ低減効果とを両立できる。
　（第３の実施形態）
　本発明の第３の実施形態では、上述した第１の実施形態に係る固体撮像装置１０Ａの変形例について説明する。
　図１１は、本発明の第３の実施形態に係る比較器３１Ｅ（３１Ｅ－ｘ、３１Ｅ－ｉ）の構成を示す回路図である。図９に示す比較器３１Ｅは、図３に示す比較器３１Ａの構成に加え、さらに、基準電流源トランジスタ１７１及びカレントミラートランジスタ１７２を備える。また、第３の実施形態に係る固体撮像装置は、図３に示す基準電流源回路８０の代わりに、基準電流源回路８１を備える。
　基準電流源回路８１は、本発明の第２基準電流源部に相当し、電圧Ｖｂｉａｓｂを生成し、生成した電圧Ｖｂｉａｓｂをバイアス線Ｌ１７に出力する。この基準電流源回路８１は、トランジスタ１６２と、トランジスタ１６２に基準電流を供給する参照電流源１８２とを備える。参照電流源１８２には接地電位Ｖｓｓｂが印加されている。
　第３の実施形態では、比較器３１Ｅ内にカレントミラー回路を設ける。また、比較器３１Ｅ内に基準電流源回路が設けられる。この比較器３１Ｅ内の基準電流源回路は、本発明の第１基準電流源部に相当し、基準電流源トランジスタ１７１とカレントミラートランジスタ１７２とで構成される。
　基準電流源トランジスタ１７１は、バイアス電圧Ｖｂｉａｓｂを供給するトランジスタ１６２とカレントミラー回路を構成する。この基準電流源トランジスタ１７１は、カレントミラートランジスタ１７２に電流を供給する。
　カレントミラートランジスタ１７２は、基準電流源トランジスタ１７１に接続されており、定電流源トランジスタ１１５及び１２２とカレントミラー回路を構成する。このカレントミラートランジスタ１７２は、基準電流源トランジスタ１７１から電流を供給される電流に基づき所定のバイアス電圧を発生させる。そして、そのバイアス電圧が、定電流源トランジスタ１１５及び１２２のゲートに供給される。このように、差動アンプ４１及び反転アンプ４２に定電流が供給される。
　また、本実施形態では、サンプルホールドトランジスタ１７０の一端がカレントミラートランジスタ１７２に接続されている。よって、制御信号ＳＨ１がＬレベルの状態のみならず、画素の信号読み出しが開始される前の制御信号ＳＨ１がＨレベルの状態においても、定電流源トランジスタ１１５及び１２２のゲートは、複数の列間で電気的に分離される。これにより、横筋状のノイズの影響を更に低減することができる。
　また、ＡＤ変換期間における制御信号ＳＨ１がＬレベルの状態においても、定電流源トランジスタ１１５及び１２２のゲートが、複数の列間で電気的に分離される。これにより、複数列共通に発生するノイズを低減することができる。このように、本実施形態に係る固体撮像装置は、複数列共通に発生するノイズを低減することができるため、図８に示すような横筋状のノイズを低減することができる。
　なお、本実施形態では図１１に示すように、サンプルホールドトランジスタ１７０を、定電流源トランジスタ１１５のゲートとカレントミラートランジスタ１７２のゲートとの間に設ける例を示したが、定電流源トランジスタ１１５のゲートに対してバイアス電圧をサンプルホールドする手段を設ければよい。
　例えば、図１２に示す比較器３１Ｆ（３１Ｆ－ｘ、３１Ｆ－ｉ）ように、カレントミラートランジスタ１７２のソースとゲートとにサンプルホールドトランジスタ１７０を設けてもよい。この場合、制御信号ＳＨ１をＨレベルにすることで定電流源トランジスタ１１５のゲートにバイアス電圧が印加される。その後、制御信号ＳＨ１をＬレベルにすることで、サンプルホールド回路５０にバイアス電圧が保持される。
　（第４の実施形態）
　上記第１～第３の実施形態では、ＡＤ変換器に含まれる比較器に対して本発明を適用した例を述べたが、第４の実施形態では、列毎に設けられた信号増幅器に同様の技術を適用する例を説明する。なお、本発明は、ソースが共通に接続される定電流源トランジスタを備えるアンプ全般に適用可能である。
　図１３は、本発明の第４の実施形態に係る固体撮像装置１０Ｇの構成を示すブロック図である。図１４は、本発明の第４の実施形態に係る信号増幅器２４の回路構成例を示す回路図である。
　第４の実施形態に係る固体撮像装置１０Ｇの特徴は、列回路２０Ｇが、垂直信号線２２と列並列型ＡＤ変換器２３Ａとの間に、画素から出力されるアナログ信号（信号電圧Ｖｘ）を増幅する信号増幅器２４を備える点と、図１４に示すように信号増幅器２４内の定電流源に対してサンプルホールド回路７０を設ける点とである。
　信号増幅器２４（２４－ｘ、２４－ｉ）は、アンプ４５と、サンプルホールド回路７０とを備える。
　アンプ４５は、例えば、シングルエンドタイプのソース接地型の反転アンプである。このアンプ４５は、信号電圧Ｖｘが入力される入力容量２１６と、フィードバック容量２１７と、入力信号を増幅する増幅トランジスタ２１１と、増幅トランジスタに電流を供給する定電流源トランジスタ２１５と、信号増幅器２４の入出力をリセットするリセットトランジスタ２１８とを備える。
　リセットトランジスタ２１８は、増幅トランジスタ２１１のゲートとドレインとの間に接続され、ゲートにはセット信号ＰＳＥＴｃが選択的に与えられる。
　この信号増幅器２４は、定電流源トランジスタ２１５のゲート電極に供給されるバイアス電圧Ｖｂｉａｓｄをサンプルホールドするサンプルホールド回路７０を備える点である。このサンプルホールド回路７０は、サンプルホールドトランジスタ２７０とサンプルホールド容量２７３とを備える。このサンプルホールド回路７０は、信号増幅器２４が信号電圧Ｖｘを増幅する期間においてバイアス電圧Ｖｂｉａｓｄを保持する。また、サンプルホールド回路７０は、信号増幅器２４が信号電圧Ｖｘを増幅する期間外に、バイアス電圧Ｖｂｉａｓｄを取り込み保持する。
　サンプルホールド容量２７３は定電流源トランジスタ２１５のゲートに電気的に接続されるバイアス線Ｌ２５と、電源電圧線Ｌ２１との間に接続されている。サンプルホールドトランジスタ２７０は、定電流源トランジスタ２１５及び２１５のゲートと、電圧Ｖｂｉａｓｄが供給されるバイアス線Ｌ２４との間に接続されている。また、サンプルホールドトランジスタ２７０のゲートには制御信号ＳＨ２が印加される。
　また、固体撮像装置１０Ｇは、基準電流源回路８２を備える。この基準電流源回路８２は、電圧Ｖｂｉａｓｄを生成し、生成した電圧Ｖｂｉａｓｄをバイアス線Ｌ２４に出力する。この基準電流源回路８２は、トランジスタ２６１と、トランジスタ２６１に基準電流を供給する参照電流源２８１とを備える。
　また、電源電圧線Ｌ２１には電源電圧Ｖｄｄｃが印加されており、グランド線Ｌ２２には接地電位Ｖｓｓｃが印加されている。
　次に、この固体撮像装置１０Ｇの動作を、図１５に示すタイミングチャートを用いて説明する。
　なお、画素セル１１及び行走査回路１３の具体的な動作は第１の実施形態と同様なので、説明は省略する。
　行走査回路１３による行走査によってある行ｋが選択されると、セット信号ＰＳＥＴｃがアクティブ状態（Ｈレベル）になる。これにより、増幅トランジスタ２１１の動作点が決定される。その選択行ｋの画素セル１１から垂直信号線２２－１～２２－ｍへの１回目の読み出し動作が安定した後、セット信号ＰＳＥＴｃが非アクティブ状態（Ｌレベル）になる。セット信号ＰＳＥＴｃが非アクティブ状態（Ｌレベル）において、信号増幅器２４は、画素セル１１から出力されるアナログ信号を増幅する。本実施形態のアンプ４５は反転アンプであり、図１５に示すように、信号電圧Ｖｘの変動に対して、アンプ４５の出力信号Ｖｏは反転増幅される。そのため、比較器３１Ａに係るタイミングチャートの極性は第１の実施形態に対して極性が反転となる。
　次に、信号増幅器２４の出力信号ＶｏをＡＤ変換するタイミングについて説明する。ＤＡＣ１５１から階段波の参照信号ＶｒｅｆがＡＤ変換器２３－１～２３－ｍの各比較器３１Ａに与えられる。これにより、差動アンプ４１において、信号増幅器２４で決定される差動対トランジスタ１１２の入力電圧と、階段波の参照信号Ｖｒｅｆで決定される差動対トランジスタ１１１の入力電圧との比較動作が行われる。
　なお、このＡＤ変換動作は、上述した第１の実施形態の説明において、信号電圧Ｖｘを、信号増幅器２４の出力信号Ｖｏに置き換えた場合の動作と同様なので説明は省略する。
　本実施形態の特徴するところは、制御信号ＳＨ２により、少なくともＡＤ変換期間内に、列毎に配置される複数の信号増幅器２４に供給されるバイアス電圧Ｖｂｉａｓｄをサンプルホールドする点である。
　そして図１５に示すように、信号電圧Ｖｘが変化する画素信号読み出し開始前に制御信号ＳＨ２をＬレベルに制御することで、サンプルホールドトランジスタ２７０がオンする。これにより、基準電流源回路８２から、定電流源トランジスタ２１５のゲート及びサンプルホールド容量２７３にバイアス電圧Ｖｂｉａｓｄが供給される。
　ここで、バイアス電圧Ｖｂｉａｓｄを供給するトランジスタ２６１は定電流源トランジスタ２１５とカレントミラー回路を構成する。よって、参照電流源２８１から供給される電流をミラーする形で、信号増幅器２４に定電流が供給される。例えば、トランジスタ２６１と定電流源トランジスタ２１５とのＷ／Ｌサイズ比をｍ：１にすることで、信号増幅器２４は、参照電流源２８１から供給される電流の１／ｍの定電流を流すことができる。
　このように本実施形態に係る固体撮像装置１０Ｇでは、トランジスタ２６１は定電流源トランジスタ２１５とカレントミラー回路を構成する。よって、製造ばらつき及び温度変化により、信号増幅器２４の定電流源トランジスタ２１５の特性が変動した場合においても、信号増幅器２４に流れる電流を精度よく設定することができる。つまり、固体撮像装置１０Ｇは、製造ばらつき及び温度変化による、信号増幅器２４の特性変動を低減することができる。
　さらに、複数列に供給される制御信号ＳＨ２を同時にＬレベルに制御することで、複数列に配置される定電流源トランジスタ２１５のゲートに、複数列同時にバイアス電圧Ｖｂｉａｓｄを供給することができる。これにより、複数の定電流源トランジスタ２１５に短い期間でバイアス電圧Ｖｂｉａｓｄを供給することかできる。
　特にデジタルビデオカメラ又はデジタルスチルカメラ等への応用に適した固体撮像装置では列方向に数千個のサンプルホールド回路７０を有することになる。よって、列毎にバイアス電圧を順次保持していく場合、画像信号を出力するフレームレート（コマ数）が極端に落ちるという課題を有する。本実施形態では、上記のとおり、複数列同時にバイアス電圧Ｖｂｉａｓｄを供給することができるため、フレームレート（コマ数）の落ちを大幅に低減することができる。
　次に、制御信号ＳＨ２をＨレベルからＬレベルに制御することで、サンプルホールドトランジスタ２７０をオフする。サンプルホールドトランジスタ２７０がオフすると、基準電流源回路８２から供給されるバイアス電圧Ｖｂｉａｓｄは列毎に電気的に分離される。これにより、サンプルホールド容量２７３にバイアス電圧Ｖｂｉａｓｄがサンプルホールドされる。例えば、図１４に示す、ｘ列及びｉ列の電圧ＶＧ２がそれぞれバイアス電圧Ｖｂｉａｓｄの電圧レベルを維持する。これにより、信号増幅器２４は定電流を供給し続けることができる。
　次に、図１５に示すようにＡＤ変換が終了すると、制御信号ＳＨ２をＨレベルからＬレベルに制御する。これにより、再びサンプルホールドトランジスタ２７０がオンする。よって、基準電流源回路８２から、定電流源トランジスタ２１５のゲート及びサンプルホールド容量２７３にバイアス電圧Ｖｂｉａｓｄを供給することができる。
　ここで、電源電圧線及びグランド線の電圧変動による回路ノイズについて考える。
　ノイズ低減の一例として、例えば、ｉ列の信号増幅器２４－ｉの入力信号が変動し、ｘ列の入力信号が変動しない状況を想定する。
　信号増幅器２４－ｉに入力される信号の電圧レベルが変動すると、電圧レベルに応じて、信号増幅器２４－ｉに含まれる定電流源トランジスタ２１５、又は増幅トランジスタ２１１に充放電電流が発生する。
　ここで、図１６Ａ及び図１６Ｂに示すように、第ｉから第ｊ列に周囲よりも明るい被写体２０３が存在する画像の例を説明する。この場合、第ｉから第ｊ列の信号増幅器２４の出力信号は大きく変動する。これにより、第ｉから第ｊ列の定電流源トランジスタ２１５、又は増幅トランジスタ２１１が飽和領域で動作することができなくなるので、これらのトランジスタに流れる電流が大きく変動する。これにより、グランド線Ｌ２２又は電源電圧線Ｌ２１の電圧が変動する。その結果、図１６Ａ及び図１６Ｂに示すように、明るい被写体２０３の左右に位置する第１列から第ｉ－１列の領域２０４と、第ｊ＋１列から第ｍ列の領域２０５とに白い帯状のノイズ、又は黒い帯状のノイズが発生する。
　上述したように、ある列での信号増幅器２４の出力信号が大きく変動し、すぐ隣の信号増幅器２４の出力レベルが小さい状況を想定した場合、出力レベルが小さい信号増幅器２４において、グランド線Ｌ２２の電圧変動の影響を受け、当該信号増幅器２４のアンプ４５に流れる電流が変化する。この影響が回路ノイズとして画像に現れる。特に、列並列型ＡＤ変換装置を備えるＣＭＯＳ固体撮像装置では、１列につき例えば比較器が１つずつ存在する。よって、比較器が一斉に反転したときの電源電圧線Ｌ２１の変動が大きくなるため、例えば図１６Ａ及び図１６Ｂに示すような横帯状の回路ノイズとして問題となる。
　また、利得の大きくいソース接地型の信号増幅器２４を用いた場合、図１６Ａ及び図１６Ｂに示すような横帯状の回路ノイズの影響がより顕著になる。その理由は、まず信号増幅器２４の利得が高い場合、低い入力レベルの場合においても、アンプ４５の出力信号は大きく変動する。よって、強い光が入射されない場合においても、定電流源トランジスタ２１５、又は増幅トランジスタ２１１が飽和領域で動作することができなくなるからである。
　また、ソース接地型の信号増幅器２４の場合、利得を大きくすると、帯域が狭くなる。つまり、定電流源トランジスタ２１５、又は増幅トランジスタ２１１が飽和領域で動作しない場合においても、帯域が狭くなることで出力信号が安定するまでにかかる期間が長くなる。よって、グランド線Ｌ１２の電圧が変動する期間、つまりアンプ４５に流れる電流が変化する期間が長くなる。これにより、横帯状の回路ノイズの影響がより顕著になる。
　本実施形態に係る信号増幅器２４においては、この電源／グランドの電圧変動による回路ノイズを、基準電流源回路８２と、信号増幅器２４ごとに設けられたサンプルホールド回路７０とを備えることによって低減する。具体的には、固体撮像装置１０Ｇは、基準電流源回路８２から供給されるバイアス電圧Ｖｂｉａｓｄを列毎にサンプルホールドすることによって、この回路ノイズを低減する。この作用について具体的に説明する。
　ノイズ低減の一例として、ｉ列の出力信号が大きく変動し、ｘ列の信号電圧の電圧レベルが小さい状況を想定する。ｉ列の出力信号が大きく変動することで、電源電圧線Ｌ２１の電圧が変動する。この変動量をΔＶとすると、ｘ列の信号増幅器２４－ｘの電源電圧線Ｌ２１の電圧もΔＶ変動する。
　これに対して、本実施形態では、ｉ列の信号増幅器２４－ｉの出力信号が大きく変動する前に、ｘ列のサンプルホールド回路７０にバイアス電圧Ｖｂｉａｓｄが保持される。これにより、ｘ列の定電流源トランジスタ２１５のゲートにはバイアス電圧Ｖｂｉａｓｄが印加され、ソースには電源電圧Ｖｄｄｃが印加される。よって、定電流源トランジスタ２１５は、（式１）に示すようにゲート－ソース間の電圧差Ｖｇｓ＝（Ｖｂａｉｓｄ－Ｖｄｄｃ）に依存して電流を生成する。
　本実施形態では、ＡＤ変換期間中には、制御信号ＳＨ２はＨレベルに制御される。よって、ｘ列のサンプルホールドトランジスタ２７０はＯＦＦされており、ｘ列のサンプルホールド容量２７３にはＶｂｉａｓｄの－Ｖｄｄｃの電圧がホールドされている。つまり、サンプルホールド容量２７３に接続される電源電圧線Ｌ２１がΔＶ変動しても、ｘ列のサンプルホールド容量２７３の両端の電圧差は保持される。よって、ｘ列のサンプルホールド容量２７３に接続されるバイアス線Ｌ２５の電圧ＶＧ２はＶｂｉａｓｄ＋ΔＶとなる。つまり、ｘ列の定電流源トランジスタ２１５のソース電圧がＶｄｄｃからＶｄｄｃ＋ΔＶに変動した場合、上記の通り、ｘ列の定電流源トランジスタ２１５のゲート電圧ＶＧ２はＶｂｉａｓｄ＋ΔＶとなる。ここで、定電流源トランジスタ２１５は、（式１）に示すようにゲート－ソース間の電圧差Ｖｇｓに依存して電流を供給する。ゲート電圧ＶｇはＶｂｉａｓｄ＋ΔＶであり、ソース電圧ＶｓはＶｄｄｃ＋ΔＶでることから、ゲート－ソース間電圧Ｖｇｓは、下記（式４）で表される。
　Ｖｇｓ＝Ｖｇ－Ｖｓ＝（Ｖｂｉａｓｄ＋ΔＶ）－（Ｖｄｄｃ＋ΔＶ）＝Ｖｂｉａｓ－Ｖｄｄｃ　（式４）
　つまり、電源電圧線Ｌ２１の電圧がΔＶ変動しても、ｘ列の定電流源トランジスタ２１５のゲート－ソース間電圧Ｖｇｓは変化しない。このように、本実施形態に係る固体撮像装置１０Ｇは、電源電圧線Ｌ２１の電圧がΔＶ変動しても、信号増幅器２４に定電流を供給し続けることができる。つまり、本実施形態に係る固体撮像装置１０Ｇは、サンプルホールド回路７０に含まれるサンプルホールドトランジスタ２７０とサンプルホールド容量２７３との作用により、電源電圧線Ｌ２１の電圧変動ΔＶの影響を受けずに、信号増幅器２４に定電流を供給し続けることができる。
　このように、本実施形態に係る固体撮像装置１０Ｇは、信号増幅器２４－ｉの出力信号の電圧レベルが大きく変動したことにより電源電圧線Ｌ２１の電圧が変動しても、信号増幅器２４－ｘの電流は変動しないので、出力信号が小さい信号増幅器２４－ｘに対して定電流を供給し続けることができる。これにより、図１６Ａ及び図１６Ｂに示すような横帯状のノイズを低減することができる。
　さらに、本実施形態では、ＡＤ変換期間中に制御信号ＳＨ２がＨレベルに制御される。これにより、基準電流源回路８２を構成するトランジスタ２６１及び基準電流を供給する参照電流源２８１が発生するノイズをキャンセルすることができる。この作用について図１５のタイミングチャートを用いて説明する。
　図１５に示す電圧ＶＧ２は定電流源トランジスタ２１５のゲートに供給されるバイアス電圧を示す。実線は本実施形態におけるバイアス電圧ＶＧ２を示し、点線はサンプルホールド回路７０を用いない場合の電圧ＶＧ２を示す。
　図１５に示すようにサンプルホールド回路７０を用いない場合、基準電流源回路８２のノイズの影響を受けて、ＡＤ変換期間中にバイアス電圧ＶＧ２が変動する。電圧ＶＧ２の変動要因のうち高周波のノイズとしては、基準電流源回路８２を構成するトランジスタの熱ノイズ及び１／ｆノイズが挙げられる。また、当該変動要因のうち低周波のノイズとしては、ＡＤ変換期間中に基準電流源回路８２の接地電位が変動することにより、バイアス電圧Ｖｂｉａｓｄが変動することが挙げられる。この接地電位の変動要因としては、例えば、ＡＤ変換期間中における、信号増幅器２４の電流変動による電流変動、及び増幅トランジスタ１０４及び定電流源トランジスタ１４２で構成される画素信号読み出し回路による電流変動が挙げられる。
　ＡＤ変換期間中に、定電流源トランジスタ２１５のゲートに供給される電圧ＶＧ２が変動した場合、信号増幅器２４に供給される電流が変動することで、ノイズが発生する。具体的には、定電流源トランジスタ２１５のゲートに供給されるバイアス電圧をサンプルホールドしない場合、バイアス電圧Ｖｂｉａｓｄは複数列の定電流源トランジスタ２１５のゲートに共通に印加される。よって、複数列の信号増幅器２４に共通のノイズが発生することで横筋状のノイズが発生する。横筋状のノイズは図８に示すように、画像として横筋状に発生することから、空間にランダムに発生するノイズよりも視認しやすいノイズである。よって、このノイズは、ノイズレベルが小さい場合においても、画質を大きく劣化させる要因となる。
　これに対して、本実施形態では、各列に設けられたサンプルホールド回路７０によりバイアス電圧Ｖｂｉａｓｄはサンプルホールドされる。また、各列のゲート電圧ＶＧ２は、基準電流源回路８２から供給されるバイアス電圧Ｖｂｉａｓｄと電気的に分離される。これにより、ＡＤ変換期間中に、基準電流源回路８２から供給されるバイアス電圧のノイズが各列の定電流源トランジスタ２１５に与える影響を抑制することができる。また、各列の定電流源トランジスタ２１５のゲートは各々電気的に分離されることから、ある列のサンプルホールド回路７０に保持されるバイアス電圧にノイズが発生した場合でも、当該ノイズが他の列のバイアス電圧に影響をバイアス電圧に影響をあたることを抑制できる。これにより、視認しやすい横筋状のノイズの発生が低減される。
　さらに、本実施形態では、サンプルホールド前に基準電流源回路８２から供給されるバイアス電圧のノイズの影響を低減することができる。図１５を用いて本作用について説明する。
　画素の信号読み出しが開始される前に制御信号ＳＨ２がＬレベルになることにより、基準電流源回路８２から供給されるバイアス電圧Ｖｂｉａｓｄが定電流源トランジスタ２１５のゲートに供給される。このとき、基準電流源回路８２から供給されるバイアス電圧ＶｂｉａｓｄにノイズΔＶＮ１が発生したとする。
　次に、制御信号ＳＨ２をＬレベルからＨレベルに切り替える。これにより、サンプルホールド回路７０にバイアス電圧Ｖｂｉａｓｄ＋ΔＶＮ１が保持される。
　このノイズΔＶＮ１により、リセット成分ΔＶがΔＶ＋ΔＶＮ２に変動したとする。
　本実施形態では、上述のとおり、ＡＤ変換動作において、アップ／ダウンカウンタ３２は、１回目のカウント動作としてダウンカウント動作を行い、２回目のカウント動作としてアップカウント動作を行う。これにより、アップ／ダウンカウンタ３２内で自動的に（２回目の比較期間）－（１回目の比較期間）の減算処理が行われる。
　具体的には、（２回目の比較期間）－（１回目の比較期間）＝（信号成分Ｖｓｉｇ＋リセット成分ΔＶ＋ΔＶＮ２＋ＡＤ変換器２３Ａのオフセット成分）－（リセット成分ΔＶ＋ΔＶＮ２＋ＡＤ変換器２３Ａのオフセット成分）＝（信号成分Ｖｓｉｇ）である。つまり、この２回の読み出し動作とアップ／ダウンカウンタ３２での減算処理とにより、ノイズΔＶＮ２も除去される。
　このように、本実施形態では、基準電流源回路８０から供給されるバイアス電圧をＡＤ変換期間中に、サンプルホールドすることにより、例え基準電流源回路８０から供給されるバイアス電圧にノイズが発生した場合においても、ＣＤＳ処理によりこのノイズの影響を低減することができる。
　（第５の実施形態）
　本発明の第５の実施形態に係る固体撮像装置は、上述した第１の実施形態に係る固体撮像装置の特徴に加え、比較動作が終わった比較器をパワーダウン状態にする。これにより、比較器で消費される電力を低減できる。
　図１７は、本発明の第５の実施形態に係る固体撮像装置１０Ｈの構成を示すブロック図である。本発明の第５の実施形態に係る固体撮像装置１０Ｈは、上述した第１の実施形態に係る固体撮像装置１０Ａの構成に加え、さらに、カラム処理部１４Ｈに含まれるＡＤ変換器２３Ｈ（列回路２０Ｈ）がパワーダウン制御部５１を備える点を特徴とする。このパワーダウン制御部５１は、比較器３１Ｈとアップ／ダウンカウンタ３２との間に配置されており、比較器３１Ｈを流れる電流を制御する。
　図１８は、比較器３１Ｈ及びパワーダウン制御部５１の回路図である。
　図１８に示す比較器３１Ｈは、第１の実施形態に係る比較器３１Ａの構成に加え、さらに、比較器３１Ｈの電流を制御するためのトランジスタ１７５を備える。トランジスタ１７５は、定電流源トランジスタ１１５のゲート及び１２２のゲートと、グランド線Ｌ１２との間に接続されている。
　パワーダウン制御部５１は、フリップフロップ５１１を含み、比較器３１Ｈからの出力信号ＶｃｏがＬレベルからＨレベルに反転したタイミングで、パワーダウン信号ＶｐｄをＨレベルにする。パワーダウン信号Ｖｐｄは、比較器３１Ｈに入力される。パワーダウン信号ＶｐｄがＬレベルの場合、比較器３１Ｈは動作状態であり、パワーダウン信号ＶｐｄがＨレベルの場合、比較器３１Ｈは停止（パワーダウン状態）である。つまり、パワーダウン制御部５１は、出力信号ＶｃｏがＨレベルからＬレベルに反転したタイミングで、比較器３１Ｈへの電力の供給を停止する。具体的には、パワーダウン制御部５１は比較器３１Ｈへの駆動電流の供給を停止する。
　より具体的には、パワーダウン信号ＶｐｄがＨレベルになると、トランジスタ１７５がオンする。これにより、定電流源トランジスタ１１５及び１２２がオフする。よって、比較器３１Ｈを構成する差動アンプ４１及び反転アンプ４２に駆動電流が供給されないので、比較器３１Ｈは停止状態となる。
　ノイズ低減の一例として、ｘ列の比較器３１Ｈ－ｘの出力信号がまだ反転しない状況において、ｉ列の比較器３１Ｈ－ｉの出力信号が反転した場合を想定する。ｉ列の比較器３１Ｈ－ｉの出力信号が反転することにより、ｉ列のアンプ４０の電流が停止する。これにより、グランド線Ｌ１２の電圧が変動する。この変動量をΔＶとすると、隣のｘ列の比較器３１Ｈ－ｘのグランド線Ｌ１２の電圧もΔＶ変動する。
　このような場合でも、上述した第１の実施形態と同様に、ＡＤ変換期間において、ｘ列の定電流源トランジスタ１１５のゲートと、ｉ列の定電流源トランジスタ１１５のゲートとは電気的に分離されおり、ｉ列及びｘ列のゲートの電圧ＶＧ１が各々サンプルホールドされる。これにより、ｘ列の基準電流源トランジスタ１７１とカレントミラートランジスタ１７２とで形成されるカレントミラー回路は、ｉ列のアンプ４０によるグランド線Ｌ１２の電圧変動の影響を受けずに、ｘ列のアンプ４０に定電流を供給することができる。これにより、図７Ａ及び図７Ｂに示すようなノイズを低減することができる。
　なお、比較器３１Ｈの構成は、図１８に示す構成に限定されるものではなく、同様の機能を有する構成であればよい。例えば、図１９に示す比較器３１Ｉのように、トランジスタ１７８をカレントミラー回路内に設けてもよい。この構成では、パワーダウン信号ＶｐｄがＨレベルになると、トランジスタ１７５がオンし、トランジスタ１７８がオフする。これにより、カレントミラートランジスタ１７２と、定電流源トランジスタ１１５及び１２２とがオフする。よって、比較器３１Ｉに含まれるアンプ４０に駆動電流が供給されないので、比較器３１Ｉは停止状態となる。
　なお、上記第１～第５の実施形態では、サンプルホールド部が、バイアス電圧を保持するサンプルホールド容量を備える例を説明したが、このサンプルホールド容量は、専用の容量素子であってもよいし、寄生容量をサンプルホールド容量として用いてもよい。この寄生容量とは、定電流トランジスタのゲートと基板との間の容量及びゲート－ソース間容量をサンプルホールド容量である。
　また、上記第１～第５の実施形態では、比較器を含むＡＤ変換器が画素ピッチに合わせて画素列の数だけ、即ち画素列に対して１対１の対応関係で配置されている場合を例に説明したが、本発明はこの適用例に限られるものではない。つまり、複数本の垂直信号線２２に対して１つのＡＤ変換器を配置してもよい。この場合、このＡＤ変換器は、時分割で対応する複数本の垂直信号線２２に出力された信号電圧をＡＤ変換する。
　また、上記各実施形態では、画素セル１１から垂直信号線２２－１、２２－２、…、２２－ｍを通して出力される画素信号（アナログ信号）を、列回路において、ＡＤ変換、又は信号増幅する例を説明したが、これは一例に過ぎない。例えば、複数の画素セル１１の各々に、信号増幅器及びＡＤ変換器の少なくとも一方が内蔵される場合にも本発明を適用できる。この場合、当該画素セル１１に内蔵される信号増幅器及びＡＤ変換器の少なくとも一方に、上述したＡＤ変換器及び信号増幅器と同様の技術を適用すればよい。
　また、上記実施形態では、ＡＤ変換器が、時間を計測することによってデジタル信号を得る例に説明したが、これは一例にすぎず、本発明は、他の構成のＡＤ変換器にも適用できる。さらに、本発明は、列毎に１又は複数配置されるアンプを含み、当該アンプ内の定電流源トランジスタのソースが複数列間で共通に接続される信号増幅器及びＡＤ変換器全般に対して適用可能である。
　さらに、上記各実施形態では、被写体からの像光の光量分布を画素単位で物理量分布として検知する固体撮像装置、例えばＭＯＳイメージセンサを例に挙げて説明したが、本発明はこの適用例に限られるものではない。例えば、本発明は、ＭＯＳイメージセンサ以外の、Ｘ－Ｙアドレス方式を用い、かつ、列並列アンプ、又は列並列型ＡＤ変換装置を搭載した固体撮像装置全般に対して同様に適用可能である。さらに、本発明は、Ｘ－Ｙアドレス方式を用い、かつ、列並列アンプ、又は列並列型ＡＤ変換装置を搭載した、物理量分布を検知する物理量分布検出装置全般に適用で可能である。
　（第６の実施形態）
　本発明の第６の実施形態では、上記した第１～第５まで実施形態に係る固体撮像装置を備える撮像装置について説明する。この撮像装置は、例えば、デジタルビデオカメラ、デジタルスチルカメラ、又は、携帯電話等のモバイル機器向けカメラモジュール等である。
　図２０は、本発明に係る撮像装置の構成の一例を示すブロック図である。図２０に示すように、本実施形態に係る撮像装置は、レンズ６１を含む光学系と、撮像デバイス６２と、カメラ信号処理回路６３と、システムコントローラ６４とを備える。
　レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換し、変換することで得られた画像信号を出力する。この撮像デバイス６２として、上述した各実施形態に係る固体撮像装置が用いられる。
　カメラ信号処理回路６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。
　システムコントローラ６４は、撮像デバイス６２及びカメラ信号処理回路６３を制御する。例えば、撮像デバイス６２は、通常フレームレートモードと高速フレームレートモードとを有する。さらに、撮像デバイス６２はこれらのモードに応じて、ＡＤ変換動作を制御する。ここで、通常フレームレートモードとは、全ての画素の情報を読み出すプログレッシブ走査方式における動作モードである。また、高速フレームレートモードとは、通常フレームレートモード時に比べて、画素の露光時間を１／Ｍに設定することでフレームレートをＭ倍に上げる動作モードである。このような場合には、システムコントローラ６４は、外部からの指令に応じてこの動作モードの切り替え制御を行う。
　以上により、本発明の第６の実施形態に係る撮像装置は、撮像デバイス６２として上述した各実施形態に係る固体撮像装置を用いることで、ＣＤＳ処理では除去できないノイズをも比較器で低減できる。これにより、当該撮像装置は、イメージセンサとしてのＳ／Ｎを向上できるので、画質を大幅に向上できる利点がある。
　以上、本発明の実施形態に係る固体撮像装置及び撮像装置について説明したが、本発明は、この実施形態に限定されるものではない。
　また、上記実施形態に係る固体撮像装置に含まれる各処理部は典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
　また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
　また、本発明の実施形態に係る、固体撮像装置又は撮像装置の機能の一部を、ＣＰＵ等のプロセッサがプログラムを実行することにより実現してもよい。
　さらに、本発明は上記プログラムであってもよいし、上記プログラムが記録された非一時的なコンピュータ読み取り可能な記録媒体であってもよい。また、上記プログラムは、インターネット等の伝送媒体を介して流通させることができるのは言うまでもない。
　また、上記実施形態１～６に係る、固体撮像装置、撮像装置、及びそれらの変形例の機能のうち少なくとも一部を組み合わせてもよい。
　また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、ハイ／ローにより表される論理レベル又はオン／オフにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示された論理レベル又はスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
　また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
　また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他のトランジスタを用いてもよい。
　また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
　更に、本発明の主旨を逸脱しない限り、本実施形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
　本発明は、固体撮像装置に適用できる。また、本発明は固体撮像装置を用いるデジタルビデオカメラ、デジタルスチルカメラ及び携帯電話機器等に適用できる。
　１０、１０Ａ、１０Ｇ、１０Ｈ　固体撮像装置
　１１、１１－ｉ、１１－ｘ　画素セル
　１２　画素アレイ
　１３　行走査回路
　１４、１４Ａ、１４Ｈ　カラム処理部
　１５　参照信号生成部
　１６　列走査回路
　１７　水平出力線
　１８　タイミング制御回路
　２０、２０－１～２０－ｍ、２０Ｇ、２０Ｇ－１～２０Ｇ－ｍ、２０Ｈ、２０Ｈ－１～２０Ｈ－ｍ　列回路
　２１、２１－１～２１－ｎ　行制御線
　２２、２２－１～２２－ｍ、２２－ｉ、２２－ｘ　垂直信号線
　２３、２３－１～２３－ｍ、２３Ａ、２３Ａ－１～２３Ａ－ｍ、２３Ｈ、２３Ｈ－１～２３Ｈ－ｍ　ＡＤ変換器
　２４、２４－ｉ、２４－ｘ　信号増幅器
　３１、３１Ａ、３１Ａ－ｉ、３１Ａ－ｘ、３１Ｂ、３１Ｂ－ｉ、３１Ｂ－ｘ、３１Ｃ、３１Ｃ－ｉ、３１Ｃ－ｘ、３１Ｄ、３１Ｄ－ｉ、３１Ｄ－ｘ、３１Ｅ、３１Ｅ－ｉ、３１Ｅ－ｘ、３１Ｆ、３１Ｆ－ｉ、３１Ｆ－ｘ、３１Ｈ、３１Ｈ－ｉ、３１Ｈ－ｘ、３１Ｉ、３１Ｉ－ｉ、３１Ｉ－ｘ　比較器
　３２　アップ／ダウンカウンタ
　３３　転送スイッチ
　３４　メモリ
　３５、３５－１～３５－ｍ、３５－ｉ、３５－ｘ　定電流源
　４０、４５　アンプ
　４１　差動アンプ
　４２　反転アンプ
　４３　インバータ
　５０、５０Ａ、５０Ｂ、７０　サンプルホールド回路
　５１　パワーダウン制御部
　６１　レンズ
　６２　撮像デバイス
　６３　カメラ信号処理回路
　６４　システムコントローラ
　８０、８１、８２　基準電流源回路
　１０１　光電変換素子
　１０２　転送トランジスタ
　１０３、２１８　リセットトランジスタ
　１０４、２１１　増幅トランジスタ
　１０５　フローティングディフュージョン（ＦＤ）
　１１１、１１２　差動対トランジスタ
　１１３、１１４　能動負荷トランジスタ
　１１５、１２２、１４２、２１５　定電流源トランジスタ
　１１６、１１７、１２４　容量素子
　１１８、１１９、１２３　スイッチトランジスタ
　１２１　反転トランジスタ
　１３１、１３２、１４１、１６１、１６２、１７５、１７８、２６１　トランジスタ
　１７０、１７６、２７０　サンプルホールドトランジスタ
　１７１　基準電流源トランジスタ
　１７２　カレントミラートランジスタ
　１７３、１７７、２７３　サンプルホールド容量
　１８１、１８２、２８１　参照電流源
　２００、２０３　被写体
　２０１、２０２、２０４、２０５　領域
　２０６、２０７　ノイズ
　２１６　入力容量
　２１７　フィードバック容量
　５１１　フリップフロップ
　ＣＫ　クロック
　ＣＳ１、ＣＳ２、ＣＳ３　制御信号
　Ｌ１１、Ｌ２１　電源電圧線
　Ｌ１２、Ｌ２２　グランド線
　Ｌ１４、Ｌ１５、Ｌ１６、Ｌ１７、Ｌ２４、Ｌ２５　バイアス線
　ＭＣＫ　マスタークロック
　ＰＳＥＴ、ＰＳＥＴｃ　セット信号
　ＳＨ１、ＳＨ２　制御信号
　Ｖｂｉａｓａ、Ｖｂｉａｓｂ、Ｖｂｉａｓｄ、ＶＧ、ＶＧ１、ＶＧ２　電圧
　Ｖｄｄ、Ｖｄｄａ、Ｖｄｄｃ　電源電圧
　Ｖｆｄ　電圧
　Ｖｒｅｆ　参照信号
　Ｖｓｉｇ　信号成分
　Ｖｓｓ、Ｖｓｓｂ、Ｖｓｓｃ接地電位
　Ｖｘ　信号電圧
　Ｖｃｏ、Ｖｏ、Ｖｙ、Ｖｚ　出力信号

Claims (14)

  1. 　受光量に応じて信号電荷を生成する光電変換素子と、前記信号電荷を増幅することで信号電圧を生成する増幅トランジスタとを各々が含み、行列状に配置された複数の画素セルと、
    　列毎に一つ設けられており、前記複数の画素セルのうち対応する列に配置された複数の画素セルにより生成された前記信号電圧が出力される複数の垂直信号線と、
    　１以上の列毎に一つ設けられており、対応する列に配置された前記垂直信号線に出力された前記信号電圧が入力される複数の列回路とを備える固体撮像装置であって、
    　前記複数の列回路の各々は、
    　前記信号電圧に基づく入力信号が入力され、定電流源トランジスタを含むアンプを備え、
    　前記固体撮像装置は、さらに、
    　前記複数の列回路に含まれる複数の前記定電流源トランジスタのゲートに第１バイアス電圧を供給する基準電流源回路を備え、
    　前記複数の列回路の各々は、さらに、
    　前記第１バイアス電圧を保持するサンプルホールド回路を備える
    　固体撮像装置。
  2. 　前記複数の列回路の各々は、前記信号電圧をデジタル信号に変換するＡＤ変換部を備え、
    　前記ＡＤ変換部は、前記信号電圧と参照信号とを比較する比較器を備え、
    　前記アンプは、前記比較器に含まれ、前記信号電圧と前記参照信号とが入力されるアンプであり、
    　前記サンプルホールド回路は、前記比較器が前記参照信号と前記信号電圧とを比較する期間において、前記第１バイアス電圧を保持する
    　請求項１記載の固体撮像装置。
  3. 　前記アンプは、
    　前記信号電圧と参照信号とを比較する差動アンプと、
    　前記定電流源トランジスタを含み、前記差動アンプの出力信号を増幅する増幅アンプとを備え、
    　前記サンプルホールド回路は、前記差動アンプが参照信号と前記信号電圧とを比較する期間において、前記第１バイアス電圧を保持する
    　請求項２記載の固体撮像装置。
  4. 　前記複数の列回路の各々は、前記アンプを含み、前記信号電圧を増幅する信号増幅器を備え、
    　前記サンプルホールド回路は、前記信号増幅器が前記信号電圧を増幅する期間において、前記第１バイアス電圧を保持する
    　請求項１記載の固体撮像装置。
  5. 　前記サンプルホールド回路は、
    　前記定電流源トランジスタのゲートと前記基準電流源回路との間に接続されたサンプルホールドトランジスタと、
    　前記定電流源トランジスタのゲートに接続されたサンプルホールド容量とを備える
    　請求項１～４のいずれか１項に記載の固体撮像装置。
  6. 　前記固体撮像装置は、さらに、前記基準電流源回路と、前記複数の列回路に含まれる複数の前記サンプルホールド回路とに接続されているバイアス線を備え、
    　前記基準電流源回路は、前記バイアス線を介して、前記複数の定電流源トランジスタのゲートに前記第１バイアス電圧を供給する
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  7. 　前記基準電流源回路は、
    　前記定電流源トランジスタとカレントミラー回路を形成するトランジスタと、
    　前記トランジスタに基準電流を供給する参照電流源とを備える
    　請求項６記載の固体撮像装置。
  8. 　前記基準電流源回路は、前記列回路ごとに一つ設けられた複数の第１基準電流源部を備え、
    　前記複数の第１基準電流源部の各々は、
    　前記定電流源トランジスタとカレントミラー回路を構成し、前記定電流源トランジスタのゲートに前記第１バイアス電圧を供給するカレントミラートランジスタと、
    　前記カレントミラートランジスタに対して基準電流を供給する参照電流源トランジスタとを備える
    　請求項１～５のいずれか１項に記載の固体撮像装置。
  9. 　前記基準電流源回路は、さらに、
    　前記複数の第１基準電流源部に含まれる複数の前記参照電流源トランジスタのゲートに接続されているバイアス線と、
    　前記バイアス線を介して、前記複数の参照電流源トランジスタのゲートに第２バイアス電圧を供給する第２基準電流源部とを備える
    　請求項８記載の固体撮像装置。
  10. 　前記サンプルホールド回路は、前記比較器が参照信号と前記信号電圧とを比較する期間外に、前記第１バイアス電圧を取り込み保持する
    　請求項２記載の固体撮像装置。
  11. 　前記サンプルホールド回路は、前記信号増幅器が前記信号電圧を増幅する期間外に、前記第１バイアス電圧を取り込み保持する
    　請求項４記載の固体撮像装置。
  12. 　前記アンプはソース接地型アンプである
    　請求項１～１１のいずれか１項に記載の固体撮像装置。
  13. 　前記列回路は、さらに、
    　前記アンプを停止させるパワーダウン制御部を備える
    　請求項１～１２のいずれか１項に記載の固体撮像装置。
  14. 　請求項１～１３のいずれか１項に記載の固体撮像装置を備える
    　撮像装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016121353A1 (ja) * 2015-01-28 2016-08-04 パナソニックＩｐマネジメント株式会社 固体撮像装置およびカメラ

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5808162B2 (ja) * 2011-06-23 2015-11-10 キヤノン株式会社 撮像素子、撮像装置及び撮像素子の駆動方法
WO2013179573A1 (ja) * 2012-05-30 2013-12-05 パナソニック株式会社 固体撮像装置およびカメラ
JP6527713B2 (ja) * 2015-02-24 2019-06-05 ルネサスエレクトロニクス株式会社 固体撮像装置
JP6494335B2 (ja) * 2015-03-05 2019-04-03 キヤノン株式会社 光電変換装置、光電変換装置の駆動方法、および、光電変換システム
JP5941577B1 (ja) * 2015-05-11 2016-06-29 力晶科技股▲ふん▼有限公司 半導体記憶装置
US10742920B2 (en) 2015-09-30 2020-08-11 Nikon Corporation Image sensor, image-capturing apparatus, and electronic device
KR20240051317A (ko) 2016-07-07 2024-04-19 코어포토닉스 리미티드 폴디드 옵틱용 선형 볼 가이드 보이스 코일 모터
JP2018082261A (ja) * 2016-11-15 2018-05-24 キヤノン株式会社 撮像素子
JP6868381B2 (ja) 2016-12-09 2021-05-12 ローム株式会社 電圧変動検知回路、半導体集積回路、車両
TWI755462B (zh) * 2017-03-02 2022-02-21 日商索尼半導體解決方案公司 影像感測器、控制影像感測器之方法及電子裝置
KR20190012659A (ko) * 2017-07-28 2019-02-11 에스케이하이닉스 주식회사 저 밴딩 노이즈를 위한 비교 장치 및 그에 따른 씨모스 이미지 센서
US10809792B2 (en) * 2018-08-16 2020-10-20 Analog Devices, Inc. Correlated double sampling amplifier for low power
KR20210128147A (ko) * 2020-04-16 2021-10-26 에스케이하이닉스 주식회사 이미지 센싱 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281540A (ja) * 2006-04-03 2007-10-25 Sony Corp 物理量分布検出装置および撮像装置
JP2009159271A (ja) * 2007-12-26 2009-07-16 Panasonic Corp 固体撮像装置
JP2010268440A (ja) * 2009-04-17 2010-11-25 Canon Inc 光電変換装置及び撮像システム
JP2011109282A (ja) * 2009-11-13 2011-06-02 Sony Corp 固体撮像素子およびその駆動方法、カメラシステム

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5488415A (en) * 1993-07-09 1996-01-30 Olympus Optical Co., Ltd. Solid-state image pickup device having a photoelectric conversion detection cell with high sensitivity
US5982318A (en) * 1997-10-10 1999-11-09 Lucent Technologies Inc. Linearizing offset cancelling white balancing and gamma correcting analog to digital converter for active pixel sensor imagers with self calibrating and self adjusting properties
JP5005179B2 (ja) * 2005-03-23 2012-08-22 ソニー株式会社 固体撮像装置
US20100289932A1 (en) * 2005-12-09 2010-11-18 Omron Corporation Solid-state imaging device
JP2008017288A (ja) * 2006-07-07 2008-01-24 Rohm Co Ltd 光電変換回路及びこれを用いた固体撮像装置
JP5167677B2 (ja) * 2007-04-12 2013-03-21 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、固体撮像装置の信号処理方法および撮像装置
JP2008271159A (ja) * 2007-04-19 2008-11-06 Matsushita Electric Ind Co Ltd 固体撮像装置
JP5106092B2 (ja) * 2007-12-26 2012-12-26 パナソニック株式会社 固体撮像装置およびカメラ
US8072525B1 (en) * 2008-06-18 2011-12-06 Infrared Newco, Inc. Imaging signal processing methods and apparatus
JP5431771B2 (ja) * 2009-04-07 2014-03-05 浜松ホトニクス株式会社 固体撮像装置
JP2012010008A (ja) * 2010-06-23 2012-01-12 Sony Corp 撮像素子及び撮像装置
JP5751766B2 (ja) * 2010-07-07 2015-07-22 キヤノン株式会社 固体撮像装置および撮像システム
JP2012034350A (ja) * 2010-07-07 2012-02-16 Canon Inc 固体撮像装置及び撮像システム
JP2012019411A (ja) * 2010-07-08 2012-01-26 Toshiba Corp 固体撮像装置
JP5152272B2 (ja) * 2010-08-16 2013-02-27 株式会社ニコン 固体撮像素子
JP5500007B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 固体撮像素子およびカメラシステム
JP5524028B2 (ja) * 2010-11-22 2014-06-18 株式会社東芝 固体撮像装置
JP2013088192A (ja) * 2011-10-14 2013-05-13 Toshiba Corp 赤外線固体撮像装置
JP5954997B2 (ja) * 2012-01-18 2016-07-20 キヤノン株式会社 固体撮像装置及びその駆動方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007281540A (ja) * 2006-04-03 2007-10-25 Sony Corp 物理量分布検出装置および撮像装置
JP2009159271A (ja) * 2007-12-26 2009-07-16 Panasonic Corp 固体撮像装置
JP2010268440A (ja) * 2009-04-17 2010-11-25 Canon Inc 光電変換装置及び撮像システム
JP2011109282A (ja) * 2009-11-13 2011-06-02 Sony Corp 固体撮像素子およびその駆動方法、カメラシステム

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016121353A1 (ja) * 2015-01-28 2016-08-04 パナソニックＩｐマネジメント株式会社 固体撮像装置およびカメラ
US10116887B2 (en) 2015-01-28 2018-10-30 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and camera

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