JP2011109282A - 固体撮像素子およびその駆動方法、カメラシステム - Google Patents
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Abstract
【解決手段】画素部110から画素信号の読み出しを行い、AD変換を行うAD変換機能を含む画素信号読み出し部130,150,60,170と、電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、サンプリングしたバイアス電圧を画素信号読み出し部に供給する電圧サンプリング部190,200と、制御部140と、を有し、画素信号読み出し部は、生成されたバイアス電圧の供給を受けて動作する機能部を含み、制御部は、電圧サンプリング部の電圧サンプリングをアナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように制御する。
【選択図】図4
Description
このため、周辺ICの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
これに対して、CMOSイメージセンサは各画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置(以下、ADC(Analog Digital Converter)と略す)を備え、デジタル信号として画素信号を取り出すタイプである。
さらに、固体撮像素子1は、デジタル−アナログ変換装置(以下、DAC(Digital - Analog Converter)と略す)7、内部電圧生成回路8、およびタイミング制御回路9を有する。
画素部2において、同一行に配列された単位画素21は同一の行制御線CTLに接続され、同一列に配列された単位画素21は信号読み出しのための垂直信号線10−1〜10−nに接続されている。
そして、負荷MOSトランジスタ51−1〜51−nのゲートが内部電圧生成回路8で生成されるバイアス電圧VBIAS1の供給ラインに共通に接続されている。
負荷MOSトランジスタ51−1〜51−nは画素読み出し時のソースフォロワの電流源として機能する。
各カラム処理回路(ADC)61は、DAC7により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMP(Vslop)と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Vslとを比較する比較器61−1を有する。
さらに、各カラム処理回路61は、比較器61−1の比較時間をカウントするカウンタ61−2と、カウンタ61−2のカウント結果を保持するメモリ(ラッチ)61−3を有する。また、カラム処理回路61は、転送スイッチ61−4を有する。
なお、外部バイアス入力端子T1から入力されるバイアス電圧VBIAS3が比較器61−1の差動対トランジスタの電流源となるトランジスタのゲートに供給される。
カラム処理回路61は、nビットデジタル信号変換機能を有し、垂直信号線(列線)10−1〜10−n毎に配置され、これにより列並列ADCブロックが構成される。
各メモリ51−2の出力は、たとえばkビット幅の水平転送線11に接続されている。
そして、水平転送線11に対応した図示しないk個のアンプ回路が配置される。
このとき、アナログ電位Vslと参照信号RAMP(Vslop)のレベルが交差し比較器61−1の出力が反転するまでカウンタ61−2でカウントが行われ、垂直信号線10の電位(アナログ信号)Vslがデジタル信号に変換される(AD変換される)。
このAD変換は、1度の読出しで2回行われる。
1回目は単位画素21のリセットレベル(P相)が垂直信号線10(−1〜−n)に読み出され、AD変換が実行される。
このリセットレベルP相には画素毎のばらつきが含まれる。
2回目は各単位画素21で光電変換された信号が垂直信号線10(−1〜−n)に読み出され(D相)、AD変換が実行される。
このD相にも、画素毎のばらつきが含まれるため、(D相レベル−P相レベル)を実行することで、相関二重サンプリング(CDS)が実現できる。
デジタル信号に変換された信号はメモリ61−3に記録され、水平(列)転送走査回路4により、順番に水平転送線11を介してアンプ回路に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
それに伴い回路ノイズ量に対する画素信号量が相対的に小さくなることで、内部の回路ノイズや外部から経由するノイズが撮像した画質に与える影響を無視することができなくなっている。
この際、この内部電圧生成回路8で生じる回路ノイズやデバイス外部から経由される外部ノイズ等が列回路へ回り込み、画質の劣化を引き起こす。
なお、説明は以下の順序で行う。
1.第1の実施形態(固体撮像素子の第1の構成例)
2.第2の実施形態(固体撮像素子の第2の構成例)
3.第3の実施形態(カメラシステムの構成例)
図3は、本発明の実施形態に係る列並列ADC搭載固体撮像素子(CMOSイメージセンサ)の構成例を示すブロック図である。
図4は、図3の第1の実施形態に係る列並列ADC搭載固体撮像素子(CMOSイメージセンサ)における画素部、列回路を含む要部をより具体的に示すブロック図である。
この固体撮像素子100は、図3および図4に示すように、撮像部としての画素部110、垂直走査回路(行走査回路)120、水平転送走査回路(列走査回路)130、およびタイミング制御回路140を有する。
さらに、固体撮像素子100は、列回路としての負荷回路150、ADC群である列並列処理部160、並びにDAC(デジタル−アナログ変換装置)170、および内部電圧生成回路(バイアス回路)180を有する。
固体撮像素子100は、サンプルホールド回路(S/H)190,200、アンプ回路(S/A)210、信号処理回路220、およびラインメモリ230を有する。
これらの構成要素のうち、画素部110、垂直走査回路120、水平転送走査回路130、負荷回路150、列並列処理部160、DAC170、内部電圧生成回路180、およびサンプルホールド回路190,200はアナログ回路により構成される。
また、タイミング制御回路140、信号処理回路220、およびラインメモリ230はデジタル回路により構成される。
また、本実施形態においては、負荷回路150、列並列処理部160、DAC170が、内部または外部で生成されたバイアス電圧が供給される機能部を含んで構成される。
図5は、本実施形態に係る4つのトランジスタで構成されるCMOSイメージセンサの画素の一例を示す図である。
単位画素110Aは、1個のフォトダイオード111に対して、転送素子としての転送トランジスタ112、リセット素子としてのリセットトランジスタ113、増幅トランジスタ114、および選択トランジスタ115の4トランジスタを能動素子として有する。
転送トランジスタ112は、フォトダイオード111と出力ノードとしてのフローティングディフュージョンFDとの間に接続されている。
転送トランジスタ112は、転送制御線LTxを通じてそのゲート(転送ゲート)に駆動信号TGが与えられることで、光電変換素子であるフォトダイオード111で光電変換された電子をフローティングディフュージョンFDに転送する。
リセットトランジスタ113は、リセット制御線LRSTを通してそのゲートにリセットRSTが与えられることで、フローティングディフュージョンFDの電位を電源ラインLVDDの電位にリセットする。
そして、選択制御線LSELを通して制御信号(アドレス信号またはセレクト信号)SELが選択トランジスタ115のゲートに与えられ、選択トランジスタ115がオンする。
選択トランジスタ115がオンすると、増幅トランジスタ114はフローティングディフュージョンFDの電位を増幅してその電位に応じた電圧を垂直信号線116に出力する。垂直信号線116を通じて、各画素から出力された電圧は、画素信号読み出し回路としての列並列処理部160に出力される。
これらの動作は、たとえば転送トランジスタ112、リセットトランジスタ113、および選択トランジスタ115の各ゲートが行単位で接続されていることから、1行分の各画素について同時並列的に行われる。
これらのリセット制御線LRST、転送制御線LTx、および選択制御線LSELは、画素駆動部としての垂直走査回路120により駆動される。
タイミング制御回路140は、サンプルホールド回路190,200におけるサンプリングスイッチのオン、オフの制御を行う。
タイミング制御回路140は、1H期間中のアナログ読み出しおよびAD変換を行う期間以外の期間にサンプルホールド回路190,200におけるサンプリングスイッチがオンしてバイアス電圧のサンプリングを行うようにサンプリングパルスにより制御する。
タイミング制御回路140は、サンプルホールド回路190のサンプリングパルスSMP11を出力し、サンプルホールド回路200にサンプリングパルスSMP12を出力する。
タイミング制御回路140は、サンプルホールド回路190,200がバイアス電圧をサンプリングするタイミング、サンプル周期を可変に制御可能である。
DAC制御機能部は、列並列処理部160の各カラム処理回路(ADC)161のAD変換を行う行ごとに、参照信号RAMPのオフセットを調整するように制御する。
DAC制御機能部は、列並列処理部160におけるCDS(Correlated Double Sampling;CDS)時に、1次サンプリング、2次サンプリングそれぞれの参照信号RAMPのオフセット調整を行うように制御可能である。
列並列処理部160では、ADCブロック(各カラム部)でそれぞれ、画素部110のアナログ出力をDAC170からの参照信号(ランプ信号)RAMPを使用したAPGA対応積分型ADC、およびデジタルCDSを行い、数ビットのデジタル信号を出力する。
そして、負荷MOSトランジスタ151−1〜151−nのゲートが内部電圧生成回路8で生成され、サンプルホールド回路190でサンプルホールドされたバイアス電圧VBIAS11の供給ラインに共通に接続されている。
負荷MOSトランジスタ151−1〜151−nは画素読み出し時のソースフォロワの電流源として機能する。
バイアス電圧VBIAS11は、アナログ信号VSLの読み出し中およびアナログデジタル(AD)変換中にサンプルホールド回路190により供給される。
負荷回路150は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路190のより電気的に切り離される。
このように負荷回路150は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路200により電気的に切り離されることから、ノイズの負荷回路、ひいてはADCへの回り込みが抑制される。
本実施形態の列並列処理部160は、ADCブロックであるカラム処理回路(ADC)161が複数列配列されている。
すなわち、列並列処理部160は、kビットデジタル信号変換機能を有し、各垂直信号線(列線)116−1〜116−n毎に配置され、列並列ADCブロックが構成される。
各ADC161は、DAC170により生成される参照信号を階段状に変化させたランプ波形である参照信号RAMP(Vslop)と、行線毎に画素から垂直信号線を経由し得られるアナログ信号VSLとを比較する機能部としての比較器162を有する。
さらに、各ADCは、比較時間をカウントするカウンタ163と、カウンタ163のカウント結果を保持するメモリ(ラッチ)164を有する。ADC161は、転送スイッチ165を有する。
各メモリ164の出力は、たとえばkビット幅の水平転送線LTRFに接続されている。
そして、水平転送線LTRFに対応したk個のアンプ回路210、および信号処理回路220が配置される。
このように、バイアス電圧VBIAS13は、アナログ信号VSLの読み出し中にサンプルホールド回路200により供給される。
比較器162は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である外部ラインからサンプルホールド回路200により電気的に切り離される。
ここでは、比較器を符号300により示す。
アンプ310は、AZ(オートゼロ)レベルのサンプリング容量である第1のキャパシタC311およびキャパシタC312を有する。
PMOSトランジスタPT311のドレインがNMOSトランジスタNT311のドレインに接続され、その接続点によりノードND311が形成されている。また、PMOSトランジスタPT311のドレインとゲートが接続され、その接続点がPMOSトランジスタ312のゲートに接続されている。
PMOSトランジスタPT312のドレインがNMOSトランジスタNT312のドレインに接続され、その接続点によりアンプ310の出力ノードND312が形成されている。
NMOSトランジスタNT311とNMOSトランジスタNT312のエミッタ同士が接続され、その接続点がNMOSトランジスタNT313のドレインに接続されている。NMOSトランジスタNT313のソースは接地電位GNDに接続されている。
NMOSトランジスタNT312のゲートがキャパシタC312の第1電極に接続され、その接続点によりノードND314が形成されている。そして、キャパシタC312の第2電極がアナログ信号VSLの入力端子TVSLに接続されている。
そして、差動対トランジスタの電流源としてのNMOSトランジスタNT313のゲートがバイアス信号VBIAS13の入力端子TBIASに接続されている。
PMOSトランジスタPT313のソースがノードND311に接続され、ドレインがノードND313に接続されている。PMOSトランジスタPT314のソースがノードND312に接続され、ドレインがノードND314に接続されている。
そして、PMOSトランジスタPT313およびPT314のゲートがローレベルでアクティブの第1の制御パルス信号CPLの入力端子TCPLに共通に接続されている。
さらに、NMOSトランジスタNT311,NT312によりNMOSトランジスタNT313を電流源とする差動の比較部が構成されている。
そして、NMOSトランジスタNT311のゲートにより第1の信号入力端子が形成され、NMOSトランジスタNT312のゲートにより第2の信号入力端子が形成される。
また、PMOSトランジスタPT313,PT314がAZスイッチとして機能し、キャパシタC311,C312がAZレベルのサンプリング容量として機能する。
そして、アンプ310の出力信号は出力ノードND312から出力される。
このとき、比較器300は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である外部ラインからサンプルホールド回路200により電気的に切り離されることから、外部ノイズのADCへの回り込みが抑制される。
このとき、比較器162と同様に列毎に配置されたカウンタ163が動作している。
各ADC161は、ランプ波形のある参照信号RAMP(電位Vslop)とカウンタ値が一対一の対応を取りながら変化することで垂直信号線116の電位(アナログ信号)VSLをデジタル信号に変換する。
ADC161は、参照信号RAMP(電位Vslop)の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号VSLと参照信号RAMP(Vslop)が交わったとき、比較器162の出力が反転し、カウンタ163の入力クロックを停止し、または、入力を停止していたクロックをカウンタ63に入力し、AD変換を完了させる。AD変換されたデータはメモリ164に保持される。
タイミング制御回路140においては、画素部110、列並列処理部160等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路220では、ラインメモリ230内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ230には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子100においては、信号処理回路220のデジタル出力がISPやベースバンド(baseband)LSIの入力として送信される。
DAC170は、たとえばDAC制御機能部の制御の下、列並列処理部160の各カラム処理回路(ADC)161のAD変換を行う行ごとに、オフセット調整した参照信号RAMPを生成する。
DAC170は、DAC制御機能部の制御の下、列並列処理部160におけるCDS時に、1次サンプリング、2次サンプリングそれぞれのサンプリング処理時にオフセット調整した参照信号RAMPを生成する。
このように、バイアス電圧VBIAS12は、アナログ信号VSLの読み出しおよびAD変換期間中にサンプルホールド回路190により供給される。
DAC170は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路190により電気的に切り離される。
このようにDAC170は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路190により電気的に切り離されることから、ノイズのDAC、ひいてはADCへの回り込みが抑制される。
すなわち、電源VDDに基準抵抗R1の一端が接続され、基準抵抗R1の他端にランプDAC171の出力およびクランプDAC172の出力が接続され、その接続点によりランプ出力ノードND171が形成されている。
基準抵抗R1および出力ノードND171により加算部173が形成される。
各スイッチSW1−1〜SW1−xの端子aにそれぞれ基準電位VSS、たとえばグランドGNDに接続された電流源I1−1〜I1−xが接続されている。
スイッチSW1−1〜SW1−xの端子bは、出力ノードND161に共通に接続されている。
スイッチSW1−1〜SW1−xは、DAC制御機能部による制御信号CTL1に応じて選択的にオン、オフされる。
このように、バイアス電圧VBIAS12は、アナログ信号VSLの読み出しおよびAD変換期間中にサンプルホールド回路190により供給される。
ランプDAC171は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路190により電気的に切り離される。
このようにして、DAC170は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からサンプルホールド回路190により電気的に切り離されることから、ノイズのDAC、ひいてはADCへの回り込みが抑制される。
各スイッチSW2−1〜SW2−yの端子aにそれぞれグランドGNDに接続された電流源I2−1〜I2−yが接続されている。
スイッチSW2−1〜SW2−yの端子bは、出力ノードND161に共通に接続されている。
スイッチSW2−1〜SW2−yは、DAC制御部141による制御信号CTL2に応じて選択的にオン、オフされる。
サンプルホールド回路190は、2つのサンプルホールド部191,192を有する。
サンプルホールド部191は、1H期間においてアナログ信号読み出しやAD変換以外の期間に内部電圧生成回路から出力されたDCバイアス電圧VDC11をサンプルホールドする。
サンプルホールド部191は、ホールドしたDCバイアス電圧VDC11をバイアスVBIAS11として負荷回路150の負荷MOSトランジスタ151−1〜151−nのゲートに共通に供給する。
このように、サンプルホールド部191は、アナログ信号読み出しやAD変換以外の期間に内部電圧生成回路180から出力されたバイアス電圧をサンプルホールドする。そして、サンプルホールド部191は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180から負荷回路(列回路)、ひいてはADCから電気的に切り離すことでノイズ経路を遮断する。
サンプリングスイッチSW191は、端子aが内部電圧生成回路180のDCバイアス電圧VDC11の供給ラインに接続され、端子bがキャパシタC191の一端に接続され、その接続点がバイアス電圧VBIAS11の供給ラインに接続されている。
キャパシタC191の他端は基準電位VSSに接続されている。
サンプリングスイッチSW191は、タイミング制御回路140によるサンプリングパルスSMP11がアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングパルスSMP11は、1H期間中のアナログ読み出しおよびAD変換を行う期間以外の期間にサンプルホールド部191におけるサンプリングスイッチSW191がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
サンプルホールド部192は、1H期間においてアナログ信号読み出しやAD変換以外の期間に内部電圧生成回路から出力されたDCバイアス電圧VDC12をサンプルホールドする。
サンプルホールド部192は、ホールドしたDCバイアス電圧VDC12をバイアスVBIAS12としてDAC170に共通に供給する。
このように、サンプルホールド部192は、アナログ信号読み出しやAD変換以外の期間に内部電圧生成回路180から出力されたバイアス電圧VDC2をサンプルホールドする。
そして、サンプルホールド部192は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である内部電圧生成回路180からDAC、ひいてはADCから電気的に切り離すことでノイズ経路を遮断する。
サンプリングスイッチSW192は、端子aが内部電圧生成回路180のDCバイアス電圧VDC12の供給ラインに接続され、端子bがキャパシタC192の一端に接続され、その接続点がバイアス電圧VBIAS12の供給ラインに接続されている。
キャパシタC192の他端は基準電位VSSに接続されている。
サンプリングスイッチSW192は、タイミング制御回路140によるサンプリングパルスSMP11がアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングパルスSMP11は、1H期間中のアナログ読み出しおよびAD変換を行う期間以外の期間にサンプルホールド部192におけるサンプリングスイッチSW192がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
2つのサンプルホールド部191,192のサンプリングスイッチSW191,SW192を異なるサンプリングパルスで個別にオン、オフ制御を行うように構成することも可能である。
サンプルホールド部201は、1H期間においてアナログ信号読み出しやAD変換以外の期間に内部電圧生成回路から出力されたDCバイアス電圧VDC13をサンプルホールドする。
サンプルホールド部201は、ホールドしたDCバイアス電圧VDC13をバイアスVBIAS13として列並列処理部160の比較器162の電流源を形成するNMOSトランジスタ313のゲートに共通に供給する。
このように、サンプルホールド部201は、アナログ信号読み出しやAD変換以外の期間に外部から入力されたバイアス電圧をサンプルホールドする。そして、サンプルホールド部201は、アナログ信号読み出しおよびAD変換期間中にノイズ発生源である外部ラインからADCから電気的に切り離すことでノイズ経路を遮断する。
サンプリングスイッチSW201は、端子aが入力端子T100に接続され、端子bがキャパシタC201の一端に接続され、その接続点がバイアス電圧VBIAS13の供給ラインに接続されている。
キャパシタC201の他端は基準電位VSSに接続されている。
サンプリングスイッチSW201は、タイミング制御回路140によるサンプリングパルスSMP12がアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングパルスSMP12は、1H期間中のアナログ読み出しおよびAD変換を行う期間以外の期間にサンプルホールド部201におけるサンプリングスイッチSW201がオンしてバイアス電圧のサンプリングおよびホールドを行うように供給される。
図8は、本第1の実施形態に係る固体撮像素子の動作を説明するためのタイミングチャートである。
次に、上記構成による動作を、図8に関連付けて説明する。
この例では、1H期間のスタート時点から所定の期間を電圧サンプリング期間TVSPLとしてアクティブのハイレベルでタイミング制御回路140よりサンプリングパルスSMP11,SMP12が供給される。
サンプルホールド回路190においては、サンプリングパルスSMP11がハイレベルの期間にサンプリングスイッチSW191,SW192がオンする。
これにより、サンプルホールド回路190において、内部電圧生成回路180から供給されるDCバイアス電圧VDC11,VDC12が内部容量であるキャパシタC191,C192にサンプリングする。
その後、サンプリングパルスSMP11がローレベルに切り替えられて、サンプリングスイッチSW191,SW192がオフする。
これにより、サンプルホールド回路190において、DCバイアス電圧VDC11,VDC12が内部容量であるキャパシタC191,C192にホールドする。
サンプルホールド回路200においては、サンプリングパルスSMP12がハイレベルの期間にサンプリングスイッチSW201がオンする。
これにより、サンプルホールド回路200において、外部バイアス入力端子T100から供給されるDCバイアス電圧VDC13が内部容量であるキャパシタC201にサンプリングする。
その後、サンプリングパルスSMP12がローレベルに切り替えられて、サンプリングスイッチSW201がオフする。
これにより、サンプルホールド回路200において、DCバイアス電圧VDC13が内部容量であるキャパシタC201にホールドする。
列並列処理部160の比較器162には、アナログ読み出しおよびAD変換期間中、サンプルホールド回路200の内部容量であるキャパシタC201にホールドされた電圧がバイアス電圧VBIAS13として供給される。
これらのバイアス電圧VBIAS11,12,13は、サンプルホールド回路190,200内のサンプリングスイッチSW191,SW192,SW201によりノイズ源となる電圧生成回路および外部バイアス入力端子から電気的に切り離されている。
このため、時間的なノイズを全く含まないDCバイアス電圧として負荷回路150、DAC170、ADCを含む列並列処理部160に供給され、AD変換期間中のノイズの伝播による画質の劣化が抑制される。
各カラム処理回路(ADC)161において、垂直信号線116に読み出されたアナログ信号電位VSLが列毎に配置された比較器162で参照信号RAMPと比較される。
アナログ電位VSLと参照信号RAMPのレベルが交差し比較器162の出力が反転するまで、カウンタ163でカウントが行われる。
カウンタ163では、たとえばクロックCLKに同期してカウント動作が行われ、比較器162の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ164に保持される。
このリセットレベルP相には画素毎のばらつきが含まれる。
2回目は各単位画素110Aで光電変換された信号が垂直信号線116(−1〜−n)に読み出され(D相)、AD変換が実行される。
各カラム処理回路(ADC)161において、垂直信号線116に読み出されたアナログ信号電位VSLが列毎に配置された比較器162で参照信号RAMPと比較される。
アナログ電位VSLと参照信号RAMPのレベルが交差し比較器162の出力が反転するまで、カウンタ163でカウントが行われる。
カウンタ163では、たとえばクロックCLKに同期してカウント動作が行われ、比較器162の出力レベルが反転するとカウント動作が停止され、そのときの値がメモリ164に保持される。
そして、このP相およびD相変換の結果と合わせて、(D相レベル−P相レベル)を実行することで、相関二重サンプリング(CDS)が実現できる。
デジタル信号に変換された信号は、水平(列)転送走査回路130により、順番に水平転送線LTRFを介してアンプ回路210に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。
図9は、図3の第2の実施形態に係る列並列ADC搭載固体撮像素子(CMOSイメージセンサ)における画素部、列回路を含む要部をより具体的に示すブロック図である。
第1の実施形態に係る固体撮像素子100では、負荷回路150のバイアス電圧の供給段に共通のサンプルホールド回路190のサンプルホールド部191が配置されている。
これに対して、本第2の実施形態に係る固体撮像素子100Aでは、負荷回路150Aの負荷MOSトランジスタ151−1〜151−nに1対1対応で個別にサンプルホールド部191A−1〜191A−nが配置されている。
サンプリングスイッチSW191A−1は、端子aが内部電圧生成回路180のDCバイアス電圧VDC11の供給ラインに接続されている。
サンプリングスイッチSW191A−1は、端子bがキャパシタC191A−1の一端に接続され、その接続点がバイアス電圧VBIAS11の供給部として負荷MOSトランジスタ151−1のゲートに接続されている。
キャパシタC191A−1の他端は基準電位VSSに接続されている。
サンプリングスイッチSW191A−1は、タイミング制御回路140によるサンプリングパルスSMP11Aがアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングスイッチSW191A−2は、端子aが内部電圧生成回路180のDCバイアス電圧VDC11の供給ラインに接続されている。
サンプリングスイッチSW191A−2は、端子bがキャパシタC191A−2の一端に接続され、その接続点がバイアス電圧VBIAS11の供給部として負荷MOSトランジスタ151−2のゲートに接続されている。
キャパシタC191A−2の他端は基準電位VSSに接続されている。
サンプリングスイッチSW191A−2は、タイミング制御回路140によるサンプリングパルスSMP11Aがアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングスイッチSW191A−3は、端子aが内部電圧生成回路180のDCバイアス電圧VDC11の供給ラインに接続されている。
サンプリングスイッチSW191A−3は、端子bがキャパシタC191A−3の一端に接続され、その接続点がバイアス電圧VBIAS11の供給部として負荷MOSトランジスタ151−3のゲートに接続されている。
キャパシタC191A−3の他端は基準電位VSSに接続されている。
サンプリングスイッチSW191A−3は、タイミング制御回路140によるサンプリングパルスSMP11Aがアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
サンプリングスイッチSW191A−nは、端子aが内部電圧生成回路180のDCバイアス電圧VDC11の供給ラインに接続されている。
サンプリングスイッチSW191A−nは、端子bがキャパシタC191A−nの一端に接続され、その接続点がバイアス電圧VBIAS11の供給部として負荷MOSトランジスタ151−nのゲートに接続されている。
キャパシタC191A−nの他端は基準電位VSSに接続されている。
サンプリングスイッチSW191A−nは、タイミング制御回路140によるサンプリングパルスSMP11Aがアクティブ(たとえばハイレベル)で供給される期間オン状態となる。
このように本発明は電圧生成回路および外部からバイアス電圧を供給する全ての回路構成に対し適用することが可能である。
なお、ノイズを遮断するサンプルホールド部の配置は負荷回路の内外に限らない。
すなわち、第2の実施形態によれば、外部容量を付加することなく、画像劣化の要因となるバイアス電圧の生成回路で生じる回路ノイズやデバイス外部から経由する外部ノイズのカラム処理系への回り込みを抑止することができる。
図10に示すように、第1および第2の実施形態のように、アナログ信号読出し期間およびAD期間中における電圧生成回路からのノイズの回り込みを完全に遮断することで、出力画像における横引きノイズは外部容量を付加した場合と同程度まで改善している。
図11は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム400は、撮像デバイス410の画素領域に入射光を導く(被写体像を結像する)光学系として、たとえば入射光(像光)を撮像面上に結像させるレンズ420を有する。
さらに、カメラシステム400は、撮像デバイス410を駆動する駆動回路(DRV)430と、撮像デバイス410の出力信号を処理する信号処理回路(PRC)440と、を有する。
信号処理回路440で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路440で処理された画像信号が液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (9)
- 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル(AD)変換を行うAD変換機能を含む列並列処理が可能な画素信号読み出し部と、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、
上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、
上記画素信号読み出し部は、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、
上記制御部は、
上記電圧サンプリング部の電圧サンプリングをアナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように制御する
固体撮像素子。 - 上記電圧サンプリング部は、
上記電圧生成回路と上記画素信号読み出し部の上記機能部との間に配置され、上記制御信号によりオン、オフ制御されるサンプリングスイッチを含み、
上記サンプリングスイッチがオンに制御された後、サンプリングしたバイアス電圧を上記機能部に供給し、
上記制御部は、
アナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、
アナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する
請求項1記載の固体撮像素子。 - 上記画素信号読み出し部は、
画素から読み出した信号を上記画素信号読み出し部に転送する信号線の負荷回路を上記機能部として含み、
上記負荷回路は、
上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給される
請求項1または2記載の固体撮像素子。 - 上記画素信号読み出し部は、
ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止するカウンタと、
上記カウンタのカウント値を保持する複数のメモリと、を含み、
上記比較器は、
トランジスタの差動対比較部と、
上記差動対比較部の電流源と、を上記機能部として含み
上記電流源は、
上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給される
請求項1から3のいずれか一に記載の固体撮像素子。 - 上記画素信号読み出し部は、
ランプ波である参照信号を生成する参照信号生成部と、
上記ランプ波である参照信号と該当列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止するカウンタと、
上記カウンタのカウント値を保持する複数のメモリと、を含み、
参照信号生成部は、
ランプ波を生成するための電流源を上記機能部として含み、
上記電流源は、
上記電圧サンプリング部によりサンプリング後のバイアス電圧が供給される
請求項1から4のいずれか一に記載の固体撮像素子。 - 上記制御部は、
上記電圧サンプリング部がバイアス電圧をサンプリングするタイミング、サンプル周期を可変に制御可能である
請求項1から5のいずれか一に記載の固体撮像素子。 - 内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、光電変換を行う複数の画素が行列状に配列された画素部から複数の画素単位で画素信号の読み出しを行う読み出しステップと、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、アナログデジタル(AD)変換を行うAD変換機能を含む列並列処理を行う列並列ステップと、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記信号読み出しステップおよび上記列並列ステップの少なくとも一方の機能部に供給する電圧サンプリングステップと、
上記電圧サンプリングステップの電圧サンプリング動作を制御する制御ステップと、を有し、
上記制御ステップは、
上記電圧サンプリングステップの電圧サンプリングをアナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように制御する
固体撮像素子の駆動方法。 - 上記電圧生成回路と上記機能部との間を上記制御信号によりオン、オフ制御されるサンプリングスイッチにより接続し、
上記制御ステップは、
アナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように上記サンプリングスイッチがオンするように制御し、
アナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間内は上記サンプリングスイッチがオフするように制御する
請求項7記載の固体撮像素子の駆動方法。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル(AD)変換を行うAD変換機能を含む列並列処理が可能な画素信号読み出し部と、
内部または外部の電圧生成回路で生成されたバイアス電圧を制御信号に応じた期間サンプリングして、当該サンプリングしたバイアス電圧を上記画素信号読み出し部に供給する電圧サンプリング部と、
上記画素信号読み出し部の信号読み出し動作および上記電圧サンプリング部の電圧サンプリング動作を制御する制御部と、を有し、
上記画素信号読み出し部は、
内部または外部で生成されたバイアス電圧の供給を受けて動作する機能部を含み、
上記制御部は、
上記電圧サンプリング部の電圧サンプリングをアナログ信号読み出し期間およびAD変換期間のうち、少なくとも一方の期間外に行うように制御する
カメラシステム。
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