JP2011172121A - 固体撮像素子およびカメラシステム - Google Patents
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Abstract
【課題】回路面積の増大を抑止しつつ、必要とされる広いクランプ調整レンジと、細かいクランプ分解能を満足することができ、動画中のクランプレベルの変動を抑えることが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】光電変換を行う画素が、光学的黒領域および有効画素領域に配置された画素部１１０と、画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部１５０と、参照信号を生成し、信号処理の動作点を調整するためにこの参照信号をクランプ処理して読み出し処理部に出力する参照信号生成部（ＤＡＣ）１６１と、を有し、参照信号生成部１６１は、撮像モードに応じて上記クランプ処理の分解能を調整可能である。
【選択図】図２
【解決手段】光電変換を行う画素が、光学的黒領域および有効画素領域に配置された画素部１１０と、画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部１５０と、参照信号を生成し、信号処理の動作点を調整するためにこの参照信号をクランプ処理して読み出し処理部に出力する参照信号生成部（ＤＡＣ）１６１と、を有し、参照信号生成部１６１は、撮像モードに応じて上記クランプ処理の分解能を調整可能である。
【選択図】図２
Description
本発明は、信号の不要なオフセット成分を除去するクランプ機能を有する固体撮像素子およびカメラシステムに関するものである。
イメージセンサにおいて、光信号を電気信号に変換する光電変換素子としてフォトダイオードが広く使われている。このフォトダイオードを含んで画素が形成される。
しかし、フォトダイオードは光が照射されていない状態でも、ＰＮジャンクションにおける逆バイアス電流などのリーク電流によって、不要な信号が発生する問題がある。
しかし、フォトダイオードは光が照射されていない状態でも、ＰＮジャンクションにおける逆バイアス電流などのリーク電流によって、不要な信号が発生する問題がある。
また、光電変換素子以降の信号処理回路自体にも不要なオフセット信号が載る場合がある。
これに対し、通常の撮像システムにおいては、このオフセットを除去する機能を搭載し対処している。
その目的としては、より正しい画像イメージを生成することにあるが、加えて、信号処理回路のダイナミックレンジを確保するためという理由もある。
これに対し、通常の撮像システムにおいては、このオフセットを除去する機能を搭載し対処している。
その目的としては、より正しい画像イメージを生成することにあるが、加えて、信号処理回路のダイナミックレンジを確保するためという理由もある。
以降、このオフセット除去機能のことをクランプと表現する。
クランプは、アナログ信号を帰還制御して行うアナログクランプと、アナログ信号をデジタル信号に変換後のデジタル信号を処理するデジタルクランプがある。
クランプは、アナログ信号を帰還制御して行うアナログクランプと、アナログ信号をデジタル信号に変換後のデジタル信号を処理するデジタルクランプがある。
撮像システムにおけるクランプの一般的な処理は、配線メタルなどで遮光した画素の出力レベル（＝黒基準信号）を記憶しておき、それが信号レベルの基準となるようにすることである。
ここでアナログクランプの場合、アナログ量を記憶する媒体が課題となる。
その一つとして、ある程度大きな容量のキャパシタに電圧値をサンプリング・ホールドして記憶する方法があるが、部品点数の増加によるコストアップや外乱ノイズを受けやすくなるという問題がある。
その一つとして、ある程度大きな容量のキャパシタに電圧値をサンプリング・ホールドして記憶する方法があるが、部品点数の増加によるコストアップや外乱ノイズを受けやすくなるという問題がある。
それに対し、アナログ・デジタル変換後の値をレジスタやメモリなどに記憶し、デジタル・アナログ変換回路（以後、ＤＡＣ)によって、再度アナログ量に戻してクランプ量制御することで上記問題を解決できる（たとえば特許文献１参照）。
ところで、撮像システムとして、後段にデジタルクランプ機能を搭載するものにおいては、最終的なクランプ精度は、その後段のデジタルクランプで概ね決定される。
このため、前段で行うアナログクランプには高い精度は要求されず、その第一目的は、前述の、所望信号の出力レンジが回路ダイナミックレンジに収まるようにオフセット量を調整することである。
要するに、この場合、クランプの分解能はある程度荒くても問題ない。
ただし、以上のことは、静止画のような時分割された信号を処理する場合のことで、動画のように連続時間の時系列データを処理する場合、条件が変わる。
このため、前段で行うアナログクランプには高い精度は要求されず、その第一目的は、前述の、所望信号の出力レンジが回路ダイナミックレンジに収まるようにオフセット量を調整することである。
要するに、この場合、クランプの分解能はある程度荒くても問題ない。
ただし、以上のことは、静止画のような時分割された信号を処理する場合のことで、動画のように連続時間の時系列データを処理する場合、条件が変わる。
動画の場合は、クランプ量が変化したときの前後の画像イメージのギャップが視認し難い程度になるよう、クランプ変動量を微小量に抑える必要があるという制約が生じる。
これにより、アナログクランプも細かい分解能で制御できることが要求される。
アナログクランプの変動量を予測し、デジタルクランプでその変動を抑制する制御システムが構成できればその対象とならない。
ただし、その場合、アナログとデジタルの両クランプを相互的に制御する複雑な制御システムが必要とされる。
ここで問題となるのがクランプ機能を実現するＤＡＣ回路の回路規模である。
これにより、アナログクランプも細かい分解能で制御できることが要求される。
アナログクランプの変動量を予測し、デジタルクランプでその変動を抑制する制御システムが構成できればその対象とならない。
ただし、その場合、アナログとデジタルの両クランプを相互的に制御する複雑な制御システムが必要とされる。
ここで問題となるのがクランプ機能を実現するＤＡＣ回路の回路規模である。
クランプにはある程度の制御レンジが必要とされ、それは先に述べたオフセットの主因となる画素の黒信号の変動量に左右される。
これは、温度、および、蓄積時間によって増加する特徴があり、長時間蓄積の撮像を許可する静止画においては、それ相応のクランプレンジが必要になることになる。
よって、静止画と動画の両方のモードを撮像用途として持つシステムにおいては、微小な分解能かつ、広いダイナミックレンジのＤＡＣが必要とされ、回路面積が増大する問題が生じる。
これは、温度、および、蓄積時間によって増加する特徴があり、長時間蓄積の撮像を許可する静止画においては、それ相応のクランプレンジが必要になることになる。
よって、静止画と動画の両方のモードを撮像用途として持つシステムにおいては、微小な分解能かつ、広いダイナミックレンジのＤＡＣが必要とされ、回路面積が増大する問題が生じる。
本発明は、回路面積の増大を抑止しつつ、必要とされる広いクランプ調整レンジと、細かいクランプ分解能を満足することができ、動画中のクランプレベルの変動を抑えることが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光電変換を行う画素が配列された画素部と、上記画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部と、参照信号を生成し、信号処理の動作点を調整するために当該参照信号をクランプ処理して上記読み出し処理部に出力する参照信号生成部と、を有し、上記参照信号生成部は、撮像モードに応じて上記クランプ処理の分解能を調整可能である。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換を行う画素が配列された画素部と、上記画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部と、参照信号を生成し、信号処理の動作点を調整するために当該参照信号をクランプ処理して上記読み出し処理部に出力する参照信号生成部と、を有し、上記参照信号生成部は、撮像モードに応じて上記クランプ処理の分解能を調整可能である。
本発明は、回路面積の増大を抑止しつつ、必要とされる広いクランプ調整レンジと、細かいクランプ分解能を満足することができ、動画中のクランプレベルの変動を抑えることができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣ（参照信号生成部）の構成例
４．カメラシステムの構成例
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣ（参照信号生成部）の構成例
４．カメラシステムの構成例
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示す図である。
図２は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示す図である。
＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図１および図２に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
読み出し処理部は、カラム処理回路群（ＡＤＣ群）１５０とＤＡＣおよびバイアス回路１６０を含んで構成される。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
この固体撮像素子１００は、図１および図２に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
読み出し処理部は、カラム処理回路群（ＡＤＣ群）１５０とＤＡＣおよびバイアス回路１６０を含んで構成される。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
本実施形態の固体撮像素子１００は、動画と静止画の両方の撮像機能を有し、アナログ信号処理回路の動作点を調整するアナログクランプ機能を有している。固体撮像素子１００は、黒基準をクランプする機能を有する。
固体撮像素子１００は、そのクランプ機能が、ＤＡＣを用いて制御している回路構成を有し、そのＤＡＣの１階調の変動量を、撮像モードごとに切り替える機能を有している。
また、固体撮像素子１００は、ＤＡＣの出力レンジを、撮像モードごとに切り替える機能を有している。
また、固体撮像素子１００は、上記ＤＡＣの１階調の変動量と、ＤＡＣの出力レンジの両方を撮像モードごとに切り替える機能を有している。
固体撮像素子１００は、そのクランプ機能が、ＤＡＣを用いて制御している回路構成を有し、そのＤＡＣの１階調の変動量を、撮像モードごとに切り替える機能を有している。
また、固体撮像素子１００は、ＤＡＣの出力レンジを、撮像モードごとに切り替える機能を有している。
また、固体撮像素子１００は、上記ＤＡＣの１階調の変動量と、ＤＡＣの出力レンジの両方を撮像モードごとに切り替える機能を有している。
画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。
［単位画素の構成例］
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＤＡＣおよびバイアス回路１６０におけるＤＡＣ１６１の参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御部１４１を含む。
タイミング制御回路１４０は、ＤＡＣおよびバイアス回路１６０におけるＤＡＣ１６１の参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御部１４１を含む。
ＤＡＣ制御部１４１は、カラム処理回路群（ＡＤＣ群）１５０の各カラム処理回路（ＡＤＣ）１５１のＡＤ変換を行う行ごとに、参照信号ＲＡＭＰのオフセットを調整するように制御する。
ＤＡＣ制御部１４１は、参照信号ＲＡＭＰのゲイン、参照信号ＲＡＭＰの生成、クランプレベルを制御信号ＣＴＬに応じて制御する。
ＤＡＣ制御部１４１は、ＤＡＣ１６１の１階調の変動量を、撮像モードごとに切り替えるように制御する。
ＤＡＣ制御部１４１は、ＤＡＣ１６１の出力レンジを、撮像モードごとに切り替えるように制御する。
撮像モードには、静止画モードと動画モードが含まれる。この撮像モードは制御信号ＣＴＬとしてＤＡＣ制御部１４１に与えられる。
ＤＡＣ制御部１４１は、後述するクランプＤＡＣの電流源素子の電流量を調整するクランプ分解能制御部を、撮像モードに応じて制御する。
ＤＡＣ制御部１４１は、静止画モードのときは電流量が大きくなるように、動画モードのときは電流量が小さくなるように、クランプ分解能制御部を制御する。
ＤＡＣ制御部１４１は、カラム処理回路群１５０におけるＣＤＳ（Correlated Double Sampling；相関２重サンプリング）時に、１次サンプリング、２次サンプリングそれぞれの参照信号ＲＡＭＰのオフセット調整を行うように制御可能である。
ＤＡＣ制御部１４１は、参照信号ＲＡＭＰのゲイン、参照信号ＲＡＭＰの生成、クランプレベルを制御信号ＣＴＬに応じて制御する。
ＤＡＣ制御部１４１は、ＤＡＣ１６１の１階調の変動量を、撮像モードごとに切り替えるように制御する。
ＤＡＣ制御部１４１は、ＤＡＣ１６１の出力レンジを、撮像モードごとに切り替えるように制御する。
撮像モードには、静止画モードと動画モードが含まれる。この撮像モードは制御信号ＣＴＬとしてＤＡＣ制御部１４１に与えられる。
ＤＡＣ制御部１４１は、後述するクランプＤＡＣの電流源素子の電流量を調整するクランプ分解能制御部を、撮像モードに応じて制御する。
ＤＡＣ制御部１４１は、静止画モードのときは電流量が大きくなるように、動画モードのときは電流量が小さくなるように、クランプ分解能制御部を制御する。
ＤＡＣ制御部１４１は、カラム処理回路群１５０におけるＣＤＳ（Correlated Double Sampling；相関２重サンプリング）時に、１次サンプリング、２次サンプリングそれぞれの参照信号ＲＡＭＰのオフセット調整を行うように制御可能である。
画素部１１０においては、たとえばラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
なお、本実施形態においては、画素部からの読み出し信号には、光学的黒領域であるオプティカルブラック（ＯＰＢ）領域からの黒レベル信号が含まれる。
行アクセスの固体撮像素子の出力行は、図４に示すように、記録画素、色処理マージン、有効不問、オプティカルブラック、オプティカルブラック不問、ブランキングがある。
有効不問、オプティカルブラック不問、ブランキングはデータとして不要なデータである。
ブランキング出力は、外部と固体撮像素子との通信期間、固体撮像素子のゲイン値などの設定変更後の内部回路安定化待ち時間、外部とのタイミング調整などのためにある。
ブランキング期間は、画素アレイ部への読み出しアクセスまたはリセットアクセスは行わない。または、読み出しデータは影響を与えない特定アドレスへのアクセスを行う。
なお、固体撮像素子では、オプティカルブラックの出力行数は画素アレイ部によって固定である。
また、オプティカルブラックの数は使用用途によって異なる。たとえば、静止画撮影のときには多く必要であるが、動画撮影のときには減らすことができる。
行アクセスの固体撮像素子の出力行は、図４に示すように、記録画素、色処理マージン、有効不問、オプティカルブラック、オプティカルブラック不問、ブランキングがある。
有効不問、オプティカルブラック不問、ブランキングはデータとして不要なデータである。
ブランキング出力は、外部と固体撮像素子との通信期間、固体撮像素子のゲイン値などの設定変更後の内部回路安定化待ち時間、外部とのタイミング調整などのためにある。
ブランキング期間は、画素アレイ部への読み出しアクセスまたはリセットアクセスは行わない。または、読み出しデータは影響を与えない特定アドレスへのアクセスを行う。
なお、固体撮像素子では、オプティカルブラックの出力行数は画素アレイ部によって固定である。
また、オプティカルブラックの数は使用用途によって異なる。たとえば、静止画撮影のときには多く必要であるが、動画撮影のときには減らすことができる。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
＜２．カラムＡＤＣの構成例＞
本実施形態のカラム処理回路群１５０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群（ＡＤＣ群）１５０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１５１は、ＤＡＣ１６１により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器（コンパレータ）１５２を有する。
さらに、各ＡＤＣは、比較時間をカウントし、カウント結果を保持するカウンタラッチ１５３を有する。
各カウンタラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
本実施形態のカラム処理回路群１５０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群（ＡＤＣ群）１５０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１５１は、ＤＡＣ１６１により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器（コンパレータ）１５２を有する。
さらに、各ＡＤＣは、比較時間をカウントし、カウント結果を保持するカウンタラッチ１５３を有する。
各カウンタラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号位Ｖｓｌは列毎（カラム毎）に配置された比較器１５２で参照信号Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５２と同様に列毎に配置されたカウンタラッチ１５３が動作している。
各ＡＤＣ１５１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
ＡＤＣ１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５２の出力が反転し、カウンタラッチ１５３の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ１５３に入力し、ＡＤ変換を完了させる。
このとき、比較器１５２と同様に列毎に配置されたカウンタラッチ１５３が動作している。
各ＡＤＣ１５１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
ＡＤＣ１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５２の出力が反転し、カウンタラッチ１５３の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ１５３に入力し、ＡＤ変換を完了させる。
図５は、本実施形態に係る固体撮像素子の基本動作を示すタイミングチャートである。
固体撮像素子では、一般的に画素ごとのオフセットバラツキや、リセットノイズを除去するためＣＤＳ処理機能が必要とされる。
図５に示すように、参照信号ＲＡＭＰのダウカウントモードで、画素のリセット信号をカウンタラッチ１５３でダウンカウントとして記憶し、続けてアップカウントモードにて画素信号をカウントする。これにより、リセット信号を減算する形になることで、「リセット信号を除去＝ＣＤＳ処理」が実現される。
図５に示すように、参照信号ＲＡＭＰのダウカウントモードで、画素のリセット信号をカウンタラッチ１５３でダウンカウントとして記憶し、続けてアップカウントモードにて画素信号をカウントする。これにより、リセット信号を減算する形になることで、「リセット信号を除去＝ＣＤＳ処理」が実現される。
ここで、先に述べた黒基準をクランプする機能については、図５中に、参照信号ＲＡＭＰのアップカウントモード中に記載されているオフセットＯＦＦａによって実現される。ここがアナログ信号処理回路の動作点となる。
まず、オフセットをゼロの状態にし、遮光画素領域であるオプティカルブラックＯＰＢ領域の出力からオフセット量を読み取る。
ついで、そのオフセット量を図５に示すオフセットＯＦＦａとしてＲＡＭＰ波形に付加することで、黒基準のオフセット量が除去されることになる。
まず、オフセットをゼロの状態にし、遮光画素領域であるオプティカルブラックＯＰＢ領域の出力からオフセット量を読み取る。
ついで、そのオフセット量を図５に示すオフセットＯＦＦａとしてＲＡＭＰ波形に付加することで、黒基準のオフセット量が除去されることになる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、カウンタラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
＜３．ＤＡＣ（参照信号生成部）の構成例＞
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰをカラム処理回路群１５０に供給する。
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰをカラム処理回路群１５０に供給する。
参照信号生成部としてのＤＡＣ１６１は、図２に示すように、ゲイン制御部（ＰＧＡ ＤＡＣ）２１０、ランプ波生成部（ＲＡＭＰ ＤＡＣ）２２０、クランプ制御部（ＣＬＡＭＰ ＤＡＣ）２３０、および加算部２４０を含んで構成される。
ＤＡＣ１６１において、積分型ＡＤＣにおける参照信号ＲＡＭＰ（ランプ波）は、図６に示すように、ＤＣレベル制御用のクランプ制御部２３０の出力信号Ｓ２３０とランプ波生成部２２０の出力信号Ｓ２２０を加算部２４０で加算することで生成される。
ＤＡＣ１６１は、電流制御型ＤＡＣとして構成される。
ＤＡＣ１６１は、電流制御型ＤＡＣとして構成される。
図６は、本実施形態に係る電流制御型ＤＡＣの基本的な構成例を示す図である。
図７は、比較例としての電流制御型ＤＡＣの基本的な構成例を示す図である。
図７は、比較例としての電流制御型ＤＡＣの基本的な構成例を示す図である。
電流制御型ＤＡＣ１６１は、ゲイン制御部２１０、ランプ波生成部２２０、クランプ制御部２３０、加算部２４０に加えて、電流源２５０を有している。
この電流制御型ＤＡＣ１６１は、電源ＶＤＤを基準とした電源基準型のＤＡＣとして構成されている。なお、グランドＧＮＤを基準としたグランド基準型ＤＡＣとしても構成することが可能である。
すなわち、電源ＶＤＤに基準抵抗Ｒ１の一端が接続され、電流電圧（Ｉ／Ｖ）変換抵抗Ｒ１の他端にランプ波生成部（ＲＡＭＰ ＤＡＣ）２００の出力およびクランプ制御部２３０の出力が接続され、その接続点によりランプ出力ノードＮＤ１６１が形成されている。
Ｉ／Ｖ変換抵抗Ｒ１および出力ノードＮＤ１６１により加算部２４０が形成される。
すなわち、電源ＶＤＤに基準抵抗Ｒ１の一端が接続され、電流電圧（Ｉ／Ｖ）変換抵抗Ｒ１の他端にランプ波生成部（ＲＡＭＰ ＤＡＣ）２００の出力およびクランプ制御部２３０の出力が接続され、その接続点によりランプ出力ノードＮＤ１６１が形成されている。
Ｉ／Ｖ変換抵抗Ｒ１および出力ノードＮＤ１６１により加算部２４０が形成される。
電流源２５０は、定電流源Ｉ１およびｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１を含んで構成されている。
ＰＭＯＳトランジスタＰＴ１のソースが電源ＶＤＤに接続され、ドレインが定電流源Ｉ１および自身のゲートに接続されている。定電流源Ｉ１は基準電位ＶＳＳ（たとえばグランドＧＮＤ）に接続されている。
電流源２５０は、ＰＭＯＳトランジスタＰ１が、そのゲートとドレインの接続点がゲイン制御部２１０に接続され、カレントミラー回路の一部を形成し、定電流をゲイン制御部２１０に供給する。
電流源２５０は、ＰＭＯＳトランジスタＰ１が、そのゲートとドレインの接続点がゲイン制御部２１０に接続され、カレントミラー回路の一部を形成し、定電流をゲイン制御部２１０に供給する。
ゲイン制御部２１０は、電流源を形成する複数のＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘ、スイッチを形成する複数のＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘ、およびゲイン制御ブロック２１１を含んで構成されている。
ＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘのソースが電源ＶＤＤに接続され、ドレインがそれぞれ対応するＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘのソースに接続されている。
ＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘのゲートが電流源２５０のＰＭＯＳトランジスタＰ１のゲートとドレインの接続点に接続されている。
すなわち、電流源２５０のＰＭＯＳトランジスタＰＴ１とゲイン制御部２１０のＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘによりカレントミラー回路が形成される。
ＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘは、ゲート電位がゲイン制御ブロック２１１により制御されて、選択的にオン、オフされる。
ＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘのゲートが電流源２５０のＰＭＯＳトランジスタＰ１のゲートとドレインの接続点に接続されている。
すなわち、電流源２５０のＰＭＯＳトランジスタＰＴ１とゲイン制御部２１０のＰＭＯＳトランジスタＰＴ１１−１〜ＰＴ１１−ｘによりカレントミラー回路が形成される。
ＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２１１が形成されている。
ＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘは、ゲート電位がゲイン制御ブロック２１１により制御されて、選択的にオン、オフされる。
ゲイン制御ブロック２１１は、ＤＡＣ制御部１４１による制御信号ＣＴＬ１１に応じてスイッチとしてのＰＭＯＳトランジスタＰＴ１２−１〜ＰＴ１２−ｘを選択的にオン、オフして、ゲイン（電流量）を制御する。
すなわち、ゲイン制御ブロック２１１は、電流量を調整することにより、参照信号ＲＡＭＰの傾きを変化させ、比較器１５２が反転するまでの時間を変化させることで、ゲインを制御している。
すなわち、ゲイン制御ブロック２１１は、電流量を調整することにより、参照信号ＲＡＭＰの傾きを変化させ、比較器１５２が反転するまでの時間を変化させることで、ゲインを制御している。
ランプ波生成部２２０は、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１、ＮＴ２２−１〜ＮＴ２２−ｘ、スイッチとしてのＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘ、およびランプ波制御ブロック２２１を含んで構成されている。
ＮＭＯＳトランジスタＮＴ２１のソースが基準電位ＶＳＳに接続され、ドレインおよびゲートがゲイン制御部２１０の出力ノードＮＤ２１０に接続されている。
ＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘのソースが基準電位ＶＳＳに接続され、ドレインがそれぞれ対応するＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘのソースに接続されている。
ＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘのゲートがＮＭＯＳトランジスタＮ２１のゲートとドレインの接続点に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ２１とＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘによりカレントミラー回路が形成される。
ＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＭＴ２３−１〜ＮＴ２３−ｘは、ゲート電位がランプ波制御ブロック２２１により制御されて、選択的にオン、オフされる。
ＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘのソースが基準電位ＶＳＳに接続され、ドレインがそれぞれ対応するＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘのソースに接続されている。
ＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘのゲートがＮＭＯＳトランジスタＮ２１のゲートとドレインの接続点に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ２１とＮＭＯＳトランジスタＮＴ２２−１〜ＮＴ２２−ｘによりカレントミラー回路が形成される。
ＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＭＴ２３−１〜ＮＴ２３−ｘは、ゲート電位がランプ波制御ブロック２２１により制御されて、選択的にオン、オフされる。
ランプ波制御ブロック２２１は、ＤＡＣ制御部１４１による制御信号ＣＴＬ１２に応じてスイッチとしてのＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘを選択的にオン、オフして、電圧スロープ波形を生成させる。
すなわち、ランプ波制御ブロック２２１は、たとえばシフトレジスタを用いて時間的に連続してスイッチとしてのＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘをオンしていくことで、電圧スロープ波形を生成する。
すなわち、ランプ波制御ブロック２２１は、たとえばシフトレジスタを用いて時間的に連続してスイッチとしてのＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘをオンしていくことで、電圧スロープ波形を生成する。
クランプ制御部２３０は、クランプ分解能制御部２３１およびオフセット制御部２３２を有する。
クランプ分解能制御部２３１は、電流源を形成する複数のＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘ、スイッチを形成する複数のＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘ、およびクランプ分解能制御ブロック２３１ａを含んで構成されている。
ＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘのソースが電源ＶＤＤに接続され、ドレインがそれぞれ対応するＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘのソースに接続されている。
ＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘのゲートが電流源２５０のＰＭＯＳトランジスタＰ１のゲートとドレインの接続点に接続されている。
すなわち、電流源２５０のＰＭＯＳトランジスタＰＴ１とクランプ分解能制御部２３１のＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘによりカレントミラー回路が形成される。
ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２３１が形成されている。
ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘは、ゲート電位がクランプ分解能制御ブロック２３１ａにより制御されて、選択的にオン、オフされる。
ＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘのゲートが電流源２５０のＰＭＯＳトランジスタＰ１のゲートとドレインの接続点に接続されている。
すなわち、電流源２５０のＰＭＯＳトランジスタＰＴ１とクランプ分解能制御部２３１のＰＭＯＳトランジスタＰＴ３１−１〜ＰＴ３１−ｘによりカレントミラー回路が形成される。
ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２３１が形成されている。
ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘは、ゲート電位がクランプ分解能制御ブロック２３１ａにより制御されて、選択的にオン、オフされる。
クランプ分解能制御ブロック２３１ａは、ＤＡＣ制御部１４１による制御信号ＣＴＬ１３に応じてスイッチとしてのＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘを選択的にオン、オフして、電流量を制御してクランプ分解能を制御する。
ＤＡＣ制御部１４１により供給される制御信号ＣＴＬ１３は、撮像モードが静止画モードであるか動画モードであるかの情報を含む。
すなわち、クランプ分解能制御ブロック２３１ａは、撮像モードに応じて電流量を調整し、静止画モードのときは電流量が大きくなり、動画モードのときは電流量が小さくなるように、ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘをオン、オフ制御する。
ＤＡＣ制御部１４１により供給される制御信号ＣＴＬ１３は、撮像モードが静止画モードであるか動画モードであるかの情報を含む。
すなわち、クランプ分解能制御ブロック２３１ａは、撮像モードに応じて電流量を調整し、静止画モードのときは電流量が大きくなり、動画モードのときは電流量が小さくなるように、ＰＭＯＳトランジスタＰＴ３２−１〜ＰＴ３２−ｘをオン、オフ制御する。
オフセット制御部２３２は、ＮＭＯＳトランジスタＮＴ４１、ＮＴ４２−１〜ＮＴ４２−ｘ、スイッチとしてのＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘ、およびクランプレベル制御ブロック２３２ａを含んで構成されている。
ＮＭＯＳトランジスタＮＴ４１のソースが基準電位ＶＳＳに接続され、ドレインおよびゲートがクランプ分解能制御ブロック２３１ａの出力ノードＮＤ２３１に接続されている。
ＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘのソースが基準電位ＶＳＳに接続され、ドレインがそれぞれ対応するＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘのソースに接続されている。
ＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘのゲートがＮＭＯＳトランジスタＮ４１のゲートとドレインの接続点に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ４１とＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘによりカレントミラー回路が形成される。
ＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２３２が形成されている。
ＮＭＯＳトランジスタＭＴ４３−１〜ＮＴ４３−ｘは、ゲート電位がクランプレベル制御ブロック２３２ａにより制御されて、選択的にオン、オフされる。
ＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘのソースが基準電位ＶＳＳに接続され、ドレインがそれぞれ対応するＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘのソースに接続されている。
ＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘのゲートがＮＭＯＳトランジスタＮ４１のゲートとドレインの接続点に接続されている。
すなわち、ＮＭＯＳトランジスタＮＴ４１とＮＭＯＳトランジスタＮＴ４２−１〜ＮＴ４２−ｘによりカレントミラー回路が形成される。
ＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘのドレインが共通に接続され、その接続点によりノードＮＤ２３２が形成されている。
ＮＭＯＳトランジスタＭＴ４３−１〜ＮＴ４３−ｘは、ゲート電位がクランプレベル制御ブロック２３２ａにより制御されて、選択的にオン、オフされる。
クランプレベル制御ブロック２３２ａは、ＤＡＣ制御部１４１による制御信号ＣＴＬ１４に応じてスイッチとしてのＮＭＯＳトランジスタＮＴ４３−１〜ＮＴ４３−ｘを選択的にオン、オフして、電圧スロープ波形を生成させる。
すなわち、クランプレベル制御ブロック２３２ａは、クランプ分解能制御部２３１で撮像モードに応じて調整された電流量に応じて、黒基準のオフセット量を除去するようにＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘをオン、オフ制御する。
すなわち、クランプレベル制御ブロック２３２ａは、クランプ分解能制御部２３１で撮像モードに応じて調整された電流量に応じて、黒基準のオフセット量を除去するようにＮＭＯＳトランジスタＮＴ２３−１〜ＮＴ２３−ｘをオン、オフ制御する。
図６と図７を比較すると、本実施形態のクランプ制御部２３０は、オフセット制御部２３２に加えてクランプ分解能制御部２３１を有している。
このように、ランプ波生成部２２０で直接オフセットを制御するのではなく、独立してクランプ回路を付加している理由としては、以下の通りである。
黒基準のオフセット信号は、参照電圧生成部としてのＤＡＣ１６１のゲイン設定値によらない、すなわち参照信号ＲＡＭＰの傾きによらない値となるもので、ゲイン値とは独立して除去すべき対象であるためである。
ランプ波生成部２２０で黒基準のオフセット量を除去しようとすると、ゲインが変動するたびに、オフセット調整回路の制御値を補正する必要があり、制御が複雑で、かつ、信号の安定性に大きな課題が生じる。
よって、クランプ制御部はランプ波生成部２２０と独立に回路を構成することになるが、ここで先にも述べたように、その回路の規模が大きな課題となる。
広い出力レンジと、細かい分解能を併せ持つには、クランプＤＡＣの各電流源素子の電流量を小さくし、その電流源素子を多数用意することで実現できるが、当然、それ相応に、回路面積が増大してしまう。
これを単純に解決する手段として、電流源素子の電流量を1/2,1/4,1/8,1/16・・・1/2のべき乗となるものを用意し、これらをバイナリ制御することで回路増大を抑制できる方法がある。
しかしこの方法では、各電流源素子の電流比に高い精度が求められることになり、プロセスバラツキなどの制限から、精度に限界が生じる。
このように、ランプ波生成部２２０で直接オフセットを制御するのではなく、独立してクランプ回路を付加している理由としては、以下の通りである。
黒基準のオフセット信号は、参照電圧生成部としてのＤＡＣ１６１のゲイン設定値によらない、すなわち参照信号ＲＡＭＰの傾きによらない値となるもので、ゲイン値とは独立して除去すべき対象であるためである。
ランプ波生成部２２０で黒基準のオフセット量を除去しようとすると、ゲインが変動するたびに、オフセット調整回路の制御値を補正する必要があり、制御が複雑で、かつ、信号の安定性に大きな課題が生じる。
よって、クランプ制御部はランプ波生成部２２０と独立に回路を構成することになるが、ここで先にも述べたように、その回路の規模が大きな課題となる。
広い出力レンジと、細かい分解能を併せ持つには、クランプＤＡＣの各電流源素子の電流量を小さくし、その電流源素子を多数用意することで実現できるが、当然、それ相応に、回路面積が増大してしまう。
これを単純に解決する手段として、電流源素子の電流量を1/2,1/4,1/8,1/16・・・1/2のべき乗となるものを用意し、これらをバイナリ制御することで回路増大を抑制できる方法がある。
しかしこの方法では、各電流源素子の電流比に高い精度が求められることになり、プロセスバラツキなどの制限から、精度に限界が生じる。
そこで、これらの課題を解決するために、本実施形態では、クランプ制御部２３０において、オフセット制御部２３２に加えてクランプ分解能制御部２３１を配置している。
具体的には、ゲイン制御部２１０とランプ波生成部２２０との関係と同様の構成で、クランプの各電流源素子の電流量を調整するための、カレントミラー回路を前段に設けている。
クランプ分解能制御部２３１において、静止画モードのときは、電流量が大きくなるようにし、動画モードのときは逆に、電流量が小さくなるように調整する。
これによって、回路を大きく増大させることなく、静止画のときは広い出力レンジのクランプレンジを実現できると同時に動画のときは、細かい分解能を実現できることになる。
具体的には、ゲイン制御部２１０とランプ波生成部２２０との関係と同様の構成で、クランプの各電流源素子の電流量を調整するための、カレントミラー回路を前段に設けている。
クランプ分解能制御部２３１において、静止画モードのときは、電流量が大きくなるようにし、動画モードのときは逆に、電流量が小さくなるように調整する。
これによって、回路を大きく増大させることなく、静止画のときは広い出力レンジのクランプレンジを実現できると同時に動画のときは、細かい分解能を実現できることになる。
図８（Ａ）および（Ｂ）は、本実施形態におけるオフセット調整レンジおよびクランプ分解能を撮像モードに応じて切り替えたときのＰＡＭＰ波形を模式的に示す第１図である。
図９は、本実施形態におけるオフセット調整レンジおよびクランプ分解能を撮像モードに応じて切り替えたときのＰＡＭＰ波形を模式的に示す第２図である。
図９は、クランプＤＡＣのＤレンジおよび分解能変調イメージを示している。
図９は、本実施形態におけるオフセット調整レンジおよびクランプ分解能を撮像モードに応じて切り替えたときのＰＡＭＰ波形を模式的に示す第２図である。
図９は、クランプＤＡＣのＤレンジおよび分解能変調イメージを示している。
図８および図９からもわかるように、反作用として、静止画のときはクランプの分解能が荒くなり、動画のときはクランプ調整レンジがせまくなる傾向にある。
しかし、静止画に対しては、先に述べたとおり本クランプの役割としては、所望の信号の出力レンジが回路のダイナミックレンジ（ここではＡＤ変換の出力レンジ）に収まるようにすればよく、後段のデジタルクランプでクランプの最終調整を行うことで解決される。
また、動画時においては、そもそも動画では静止画のような長時間の蓄積が必要とされないため、蓄積時間に大きく依存するオフセット量が少ないため、広いクランプレンジは必要されなく、問題とはならないことになる。
しかし、静止画に対しては、先に述べたとおり本クランプの役割としては、所望の信号の出力レンジが回路のダイナミックレンジ（ここではＡＤ変換の出力レンジ）に収まるようにすればよく、後段のデジタルクランプでクランプの最終調整を行うことで解決される。
また、動画時においては、そもそも動画では静止画のような長時間の蓄積が必要とされないため、蓄積時間に大きく依存するオフセット量が少ないため、広いクランプレンジは必要されなく、問題とはならないことになる。
本実施形態によれば、アナログ信号量を制御して黒基準のオフセット信号を除去するクランプ回路をＤＡＣにて構成し、かつ、静止画、動画の両方の撮像モードを持つ固体撮像素子１００において、次の効果を得ること可能である。
すなわち、本実施形態によれが、必要される広いクランプ調整レンジと、細かいクランプ分解能を、回路規模を増大させることなく、同時に満たすことができる。
換言すれば、回路面積の増大を抑止しつつ、必要とされる広いクランプ調整レンジと、細かいクランプ分解能を満足することができ、動画中のクランプレベルの変動を抑えることができる。
すなわち、本実施形態によれが、必要される広いクランプ調整レンジと、細かいクランプ分解能を、回路規模を増大させることなく、同時に満たすことができる。
換言すれば、回路面積の増大を抑止しつつ、必要とされる広いクランプ調整レンジと、細かいクランプ分解能を満足することができ、動画中のクランプレベルの変動を抑えることができる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
図１０は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
図１０は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路（ＡＤＣ）、１５１−１・・・比較器、１５１−２・・・カウンタラッチ（メモリ）、１６１・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２１０・・・ゲイン制御部（ＰＧＡ ＤＡＣ）、２２０・・・ランプ波生成部（ＲＡＭＰ ＤＡＣ）、２３０・・・クランプ制御部（ＣＬＡＭＰ ＤＡＣ）、２３１・・・クランプ分解能制御部、２３２・・・オフセット制御部、２４０・・・加算部、２５０・・・電流源、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
Claims (10)
- 光電変換を行う画素が配列された画素部と、
上記画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部と、
参照信号を生成し、信号処理の動作点を調整するために当該参照信号をクランプ処理して上記読み出し処理部に出力する参照信号生成部と、を有し、
上記参照信号生成部は、
撮像モードに応じて上記クランプ処理の分解能を調整可能である
固体撮像素子。 - 上記参照信号生成部は、
階調の変動量を、撮像モードごとに切り替える機能を有する
請求項１記載の固体撮像素子。 - 上記参照信号生成部は、
出力レンジを、撮像モードごとに切り替える機能を有する
請求項１または２記載の固体撮像素子。 - 上記参照信号生成部は、
電流源と、
上記電流源による電流量を調整して上記参照信号の傾きを変化させ、ゲインを制御するゲイン制御部と、
上記ゲイン制御部で調整された電流に応じて電圧スロープ波形を生成するランプ波性生成部と、
上記電流源による電流量を撮像モードに応じて調整してクランプ分解能を制御するクランプ分解能制御部と、
上記クランプ分解能制御部で撮像モードに応じて調整された電流量に応じて、黒基準のオフセット量を除去するように上記ランプ波生成部から出力される参照信号をクランプするクランプ制御部と、を含む
請求項１から３のいずれか一に記載の固体撮像素子。 - 上記画素部は、
上記画素が複数行列状に配列され、
上記読み出し処理部は、
画素の列配列に対応して配置され、読み出し信号電位と上記参照信号とを比較し、上記読み出し信号電位と上記参照信号のレベルが一致すると出力レベルが反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する比較器の比較時間をカウントする複数のカウンタと、を含み、
上記参照信号生成部のゲイン制御部は、
上記電流源による電流量を調整して上記参照信号の傾きを変化させ、上記比較器が反転するまでの時間を変化させることで、ゲインを制御する
請求項４記載の固体撮像素子。 - 上記撮像モードは、
静止画モードと動画モードを含み、
上記クランプ分解能制御部、
撮像モードが静止画モードのときは電流量が大きくなり、動画モードのときは電流量が小さくなるように制御する
請求項４または５記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換を行う画素が配列された画素部と、
上記画素部の読み出し信号に対して、クランプ処理された参照信号に応じた読み出し処理を行う読み出し処理部と、
参照信号を生成し、信号処理の動作点を調整するために当該参照信号をクランプ処理して上記読み出し処理部に出力する参照信号生成部と、を有し、
上記参照信号生成部は、
撮像モードに応じて上記クランプ処理の分解能を調整可能である
カメラシステム。 - 上記参照信号生成部は、
階調の変動量および出力レンズの少なくとも一方を、撮像モードごとに切り替える機能を有する
請求項７記載のカメラシステム。 - 上記画素部は、
上記画素が複数行列状に配列され、
上記読み出し処理部は、
画素の列配列に対応して配置され、読み出し信号電位と上記参照信号とを比較し、上記読み出し信号電位と上記参照信号のレベルが一致すると出力レベルが反転する複数の比較器と、
上記比較器の出力により動作が制御され、対応する比較器の比較時間をカウントする複数のカウンタと、を含み、
上記参照信号生成部は、
電流源と、
上記電流源による電流量を調整して上記参照信号の傾きを変化させ、上記比較器が反転するまでの時間を変化させることで、ゲインを制御するゲイン制御部と、
上記ゲイン制御部で調整された電流に応じて電圧スロープ波形を生成するランプ波性生成部と、
上記電流源による電流量を撮像モードに応じて調整してクランプ分解能を制御するクランプ分解能制御部と、
上記クランプ分解能制御部で撮像モードに応じて調整された電流量に応じて、黒基準のオフセット量を除去するように上記ランプ波生成部から出力される参照信号をクランプするクランプ制御部と、を含む
請求項７または８記載のカメラシステム。 - 上記撮像モードは、
静止画モードと動画モードを含み、
上記クランプ分解能制御部、
撮像モードが静止画モードのときは電流量が大きくなり、動画モードのときは電流量が小さくなるように制御する
請求項９記載のカメラシステム。
Priority Applications (1)
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|---|---|---|---|
| JP2010035418A JP2011172121A (ja) | 2010-02-19 | 2010-02-19 | 固体撮像素子およびカメラシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2010035418A JP2011172121A (ja) | 2010-02-19 | 2010-02-19 | 固体撮像素子およびカメラシステム |
Publications (1)
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|---|---|
| JP2011172121A true JP2011172121A (ja) | 2011-09-01 |
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ID=44685751
Family Applications (1)
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|---|---|---|---|
| JP2010035418A Pending JP2011172121A (ja) | 2010-02-19 | 2010-02-19 | 固体撮像素子およびカメラシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2011172121A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2010
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