JP2011050046A - 固体撮像素子およびカメラシステム - Google Patents

Abstract

【課題】ＡＤ変換時の量子化誤差により生じる量子化縦筋の発生を抑制でき、画質の向上を図ることが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部１４０，１５０，１６０と、を有し、画素信号読み出し部は、ランプ波である参照信号とその列の画素の読み出しアナログ信号電位とを比較する複数の比較器１５１−１と、複数の比較器に対応して配置され、対応する比較器の比較時間をカウント可能で、その比較器の出力が反転するとカウントを停止して、そのカウント値を保持する複数のカウンタラッチ１５１−２と、ＡＤ変換を行う行ごとに上記参照信号に対するオフセット調整を行う調整部と、を含む。
【選択図】図４

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。

画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。

カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線８を経由し得られるアナログ信号Ｖｓｌとを比較する比較器５１−１を有する。
さらに、各カラム処理回路（ＡＤＣ）５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ（メモリ）５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各カウンタラッチ（メモリ）５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。

図２は、図１の回路のタイミングチャートを示す図である。

各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１で階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１−１の出力が反転するまでカウンタラッチ５１−２でカウントが行われ、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。

なお、Ｐ相時のカウンタラッチ５１−２のカウント処理を１次サンプリング、Ｄ相時のカウンタラッチ５１−２のカウント処理を２次サンプリングという。

特開２００５−２７８１３５号公報

W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)

上述したＣＤＳは、フォトダイオード（ＰＤ）の特性や暗電流の影響を無視したとしても、読み出しアンプトランジスタの閾値のバラつきが、垂直信号線８に読み出される信号電位Ｖｓｌに現れるバラつきを除去するためにも行われる。
ＣＤＳでは、リセットレベルと信号レベル（リセットレベル＋正味の信号レベル）の差分をとるため、理想的には正味の信号が０であれば差分は０である。
ここで、入射光がないときでも０とならない場合が生じる。
複数の原因が挙げられるが、ノイズのほか、ランプ波のリセット特性および比較器のリセット特性の影響により、１次サンプリング値か２次サンプリング値のいずれかにオフセット値が重畳されるためである。

各サンプリング間でオフセット値の重畳があっても、Ａ／Ｄ変換の丸め方に差異がない場合は画質への影響はない。
しかしながら、丸め方が異なる場合、すなわち量子化誤差が発生した場合、ＣＤＳでバラつきをキャンセルできない。
また、比較器（コンパレータ）は各列に１つであることから列内の相関が高く、一定条件下において生じる量子化誤差が起きやすい列と起きにくい列とが存在する。
ここで、分解能が高い場合には離散値の取り得る範囲が広くなるが、分解能が低くなるにつれて画像には固定縦筋となって現れる。

本発明は、ＡＤ変換時の量子化誤差により生じる量子化縦筋の発生を抑制でき、画質の向上を図ることが可能な固体撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、ＡＤ変換を行う行ごとに上記参照信号に対するオフセット調整を行う調整部と、を含む。

本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、ＡＤ変換を行う行ごとに上記参照信号に対するオフセット調整を行う調整部と、を含む。

本発明によれば、ＡＤ変換時の量子化誤差により生じる量子化縦筋の発生を抑制でき、画質の向上を図ることができる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の回路のタイミングチャートを示す図である。 本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る比較器の構成例を示す回路図である。 本実施形態に係る電流制御型ＤＡＣの基本的な構成例を示す図である。 本実施形態に係る擬似乱数によるＤＡＣ制御の具体例を説明するための図である。 オフセット調整機能を行ごとに選択的に適用する場合の動作波形を示す図である。 Ｐ相時およびＤ相時のいずれの期間にもオフセット調整を行わず、オートゼロ期間にオフセット調整を行う場合の動作波形を示す図である。 本実施形態に係るＰ相時とＤ相時のオフセット値を同じにする擬似乱数によるＤＡＣ制御の具体例を説明するための図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの構成例
３．ＤＡＣによる参照信号の形成例
４．カメラシステムの構成例

図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。

＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し部としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
また、調整部は、タイミング制御回路１４０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０の各機能を含んで構成される。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。

また、本実施形態の固体撮像素子１００は、アンプ回路１７０の出力から被写体の輝度を判別する判別部２００を有している。
判別部２００の判別結果は、後述するように、クランプＤＡＣのオフセット調整を行うか否かの切り替えに用いられる。

画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。

［単位画素の構成例］
図５は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。

フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧Ｖｓｌを垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し部としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。

固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。

タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＤＡＣおよびバイアス回路１６０におけるＤＡＣ１６１の参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御部１４１を含む。
ＤＡＣ制御部１４１は、カラム処理回路群１５０の各カラム処理回路（ＡＤＣ）１５１のＡＤ変換を行う行ごとに、参照信号ＲＡＭＰのオフセットを調整するように制御する。
ＤＡＣ制御部１４１は、カラム処理回路群１５０におけるＣＤＳ（Correlated Double Sampling；ＣＤＳ）時に、１次サンプリング(Ｐ相時)、２次サンプリング(Ｄ相時)それぞれの参照信号ＲＡＭＰのオフセット調整を行うように制御可能である。
このとき、ＤＡＣ制御部１４１は、Ｐ相時またはＤ相時またはＰ相Ｄ相の両方のときの参照信号ＲＡＭＰに行ごとにランダムなオフセット信号（±０．５ＬＳＢ未満）を加える。この場合、ノイズを重畳させることになり、その結果、真値が変わる。
また、ＤＡＣ制御部１４１は、真値が変わらない方法として、Ｐ相とＤ相のときだけオフセット信号を印加せず、比較器の入力部に対して、行動作開始時に各カラム毎に動作点を決める初期化処理（オートゼロ（ＡＺ））時のみ印加する方法も適用される。

画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路１５１に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

＜２．カラムＡＤＣの構成例＞
本実施形態のカラム処理回路群１５０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群１５０は、ｋビットデジタル信号変換機能を有し、カラム処理回路（ＡＤＣ）１５１が各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１５１は、ＤＡＣ１６１により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号Ｖｓｌとを比較する比較器（コンパレータ）１５１−１を有する。
さらに、各ＡＤＣは、比較時間をカウントし、カウント結果を保持するカウンタラッチ１５１−２を有する。
各カウンタラッチ１５１−２の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。

ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号電位Ｖｓｌは列毎（カラム毎）に配置された比較器１５１−１で参照信号Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１−１と同様に列毎に配置されたカウンタラッチ１５１−２が動作している。
各ＡＤＣ１５１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
ＡＤＣ１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５１−１の出力が反転し、カウンタラッチ１５１−２の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ１５１−２に入力し、ＡＤ変換を完了させる。

以上のＡＤ変換期間終了後、水平転送走査回路１３０により、カウンタラッチ１５１−２に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。

水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。

ここで、本実施形態のＡＤＣ群（画素信号読み出し回路群）１５０における初期化処理（オートゼロ処理）が行われる比較器１５１の構成および機能について説明する。
以下の比較器は符号３００を付して説明する。

図６は、本実施形態に係る比較器の構成例を示す回路図である。

比較器３００は、図６に示すように、初段で低速信号比較動作を行って動作帯域を狭くする機能を有する第１アンプ３１０、および第１アンプ３１０の出力をゲインアップする機能を有する第２アンプ３２０が縦続接続されている。

第１アンプ３１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ３１１〜ＰＴ３１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ３１１〜ＮＴ３１３を有する。
第１アンプ３１０は、ＡＺレベルのサンプリング容量である第１のキャパシタＣ３１１、第２のキャパシタＣ３１２を有する。

ＰＭＯＳトランジスタＰＴ３１１のソースおよびＰＭＯＳトランジスタＰＴ３１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ３１１のドレインがＮＭＯＳトランジスタＮＴ３１１のドレインに接続され、その接続点によりノードＮＤ３１１が形成されている。また、ＰＭＯＳトランジスタＰＴ３１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ３１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ３１２のドレインがＮＭＯＳトランジスタＮＴ３１２のドレインに接続され、その接続点により第１アンプ３１０の出力ノードＮＤ３１２が形成されている。
ＮＭＯＳトランジスタＮＴ３１１とＮＭＯＳトランジスタＮＴ３１２のエミッタ同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ３１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ３１３のソースは接地電位ＧＮＤに接続されている。

ＮＭＯＳトランジスタＮＴ３１１のゲートがキャパシタＣ３１１の第１電極に接続され、その接続点によりノードＮＤ３１３が形成されている。そして、キャパシタＣ３１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ３１２のゲートがキャパシタＣ３１２の第１電極に接続され、その接続点によりノードＮＤ３１４が形成されている。そして、キャパシタＣ３１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ３１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ３１３のソースがノードＮＤ３１１に接続され、ドレインがノードＮＤ３１３に接続されている。ＰＭＯＳトランジスタＰＴ３１４のソースがノードＮＤ３１２に接続され、ドレインがノードＮＤ３１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ３１３およびＰＴ３１４のゲートがローレベルでアクティブの第１の制御パルスＣＰＬの入力端子ＴＣＰＬに共通に接続されている。

このような構成を有する第１アンプ３１０において、ＰＭＯＳトランジスタＰＴ３１１，ＰＴ３１２によりカレントミラー回路が構成される。
さらに、ＮＭＯＳトランジスタＮＴ３１１，ＮＴ３１２によりＮＭＯＳトランジスタＮＴ３１３を電流源とする差動の比較部が構成されている。
そして、ＮＭＯＳトランジスタＮＴ３１１のゲートにより第１の信号入力端子が形成され、ＮＭＯＳトランジスタＮＴ３１２のゲートにより第２の信号入力端子が形成される。
また、ＰＭＯＳトランジスタＰＴ３１３，ＰＴ３１４がＡＺスイッチとして機能し、キャパシタＣ３１１，Ｃ３１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ３１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ３１２から第２アンプ３２０に出力される。

第２アンプ３２０は、ＰＭＯＳトランジスタＰＴ３２１、ＮＭＯＳトランジスタＮＴ３２１，ＮＴ３２２、およびＡＺレベルのサンプリング容量Ｃ３２１を有する。

ＰＭＯＳトランジスタＰＴ３２１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ３１０の出力ノードＮＤ３１２に接続されている。
ＰＭＯＳトランジスタＰＴ３２１のドレインがＮＭＯＳトランジスタＮＴ３２１のドレインに接続され、その接続点により出力ノードＮＤ３２１が形成されている。
ＮＭＯＳトランジスタＮＴ３２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ３２１の第１電極に接続され、その接続点によりノードＮＤ３２２が形成されている。キャパシタＣ３２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ３２２のドレインがノードＮＤ３２１に接続され、ソースがノードＮＤ３２２に接続されている。
そして、ＮＭＯＳトランジスタＰＴ３２２のゲートがハイレベルでアクティブの第２の制御パルスＸＣＰＬの入力端子ＴＸＣＰＬに共通に接続されている。
この第２の制御パルスＸＣＰＬは、第１アンプ３１０に供給される第１の制御パルス信号ＣＰＬと相補的なレベルをとる。

このような構成を有する第２アンプ３２０において、ＰＭＯＳトランジスタＰＴ３２１により入力および電流源回路が構成されている。
また、ＮＭＯＳトランジスタＰＴ３２２がＡＺスイッチとして機能し、キャパシタＣ３２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ３２０の出力ノードＮＤ３２１は、比較器３００の出力端子ＴＯＵＴに接続されている。

次に、本実施形態に係る比較器３００の動作について説明する。

比較器３００において、校正期間（ＡＺ期間）において、行動作開始時に各カラム毎に動作点を決めるために、第１の制御パルスＣＰＬがローレベル、第２の制御パルスＸＣＰＬがハイレベルで供給される。
これにより、第１アンプ３１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ３１３、ＰＴ３１４がオンする。同様に、第２アンプ３２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ３２２がオンする。
このようにＡＤＣ群１５０においては、比較器３００を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラムのＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ３１１，Ｃ３１２，Ｃ３２１に電荷を蓄える。
この校正期間に供給される制御パルスＣＰＬは、たとえばその振幅が初期化（校正）用ＡＺスイッチングトランジスタがオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えられる。
これにより、本実施形態ではオフセットの発生量が最小に抑制され、その結果、オフセット量の変動幅も抑制される。

次にＰ相動作である。画素のリセット信号ＲＳＴを受けてアナログ信号ＶＳＬが変化し、ＤＡＣ１６１からのランプ信号ＲＡＭＰとの比較を行うことでカラム毎にＡＤ変換する。
比較器３００のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ３１０のノードＮＤ３１３，ＮＤ３１４へのランプ信号ＲＡＭＰ、アナログ信号Ｖｓｌのカップリングした各信号が交差する時点で比較器３００の出力が変化する。ＡＤ変換は、この比較器３００の出力で後段のカウンタ動作を制御して行われる。
たとえば比較器３００の出力信号compoutがＰ相期間開始直後、一旦ローレベルに変化して、ＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化する。

次にＤ相動作である。Ｐ相と同じ経路でＡＤ変換するが、Ｐ相と比べて、Ｄ相では画素で光電変換した信号量が大きいため、一般的にＡＤ変換のダイナミックレンジが広くなる。
そのため、Ｐ相ＲＡＭＰ波と同じ階調でＡＤ変換する場合、Ｄ相期間はＰ相期間と比較して長くなる。
この場合も、比較器３００のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ３１０のノードＮＤ３１３，ＮＤ３１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器３００の出力が変化する。そして、ＡＤ変換動作はＰ相と同じく、比較器３００の出力で後段のカウンタ動作を制御して行われる。
この場合、比較器２００の出力信号compoutがＰ相期間終了直後に再度ローレベルに変化するが、Ｄ相期間でＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化する。
このように各行動作で各カラム毎のＡＺ、Ｐ相、Ｄ相動作が同じ経路で２重に行われることにより、各カラム毎の固有のばらつきやｋＴＣノイズなどがアナログＣＤＳで除去される。

なお、ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。

これを除去する手法として、ＣＤＳが採用される。
これは上述したように、一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。

ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）を生成し、参照信号ＲＡＭＰをカラム処理回路群１５０に供給する。
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、カラム処理回路群１５０の各カラム処理回路（ＡＤＣ）１５１のＡＤ変換を行う行ごとに、オフセット調整した参照信号ＲＡＭＰを生成する。
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、カラム処理回路群１５０におけるＣＤＳ時に、１次サンプリング、２次サンプリングそれぞれのサンプリング処理時にオフセット調整した参照信号ＲＡＭＰを生成する。
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、Ｐ相時（１次サンプリング）またはＤ相時（２次サンプリング）またはＰ相Ｄ相の両方のときの参照信号ＲＡＭＰに行ごとにランダムなオフセット信号（±０．５ＬＳＢ未満）を加える。この場合、ノイズを重畳させることになり、その結果、真値が変わる。
また、ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、真値が変わらないように、Ｐ相とＤ相のときだけオフセット信号を印加せず、オートゼロ（ＡＺ）時のみ印加する。

ＤＡＣ１６１は、図４に示すように、ランプＤＡＣ（スロープ（ＳＬＯＰＥ）ＤＡＣ）１６２、クランプ（ＣＬＡＭＰ）ＤＡＣ１６３、および加算部１６４を含んで構成される。

＜３．ＤＡＣによる参照信号の形成例＞
図７は、本実施形態に係る電流制御型ＤＡＣの基本的な構成例を示す図である。

この電流制御型ＤＡＣ１６１は、電源ＶＤＤを基準とした電源基準型のＤＡＣとして構成されている。なお、グランドＧＮＤを基準としたグランド基準型ＤＡＣとしても構成することが可能である。
すなわち、電源ＶＤＤに基準抵抗Ｒ１の一端が接続され、基準抵抗Ｒ１の他端にランプＤＡＣ１６２の出力およびクランプＤＡＣ１６３の出力が接続され、その接続点によりランプ出力ノードＮＤ１６１が形成されている。
基準抵抗Ｒ１および出力ノードＮＤ１６１により加算部１６４が形成される。

ランプＤＡＣ１６２は、ｘ個の電流源Ｉ１−１〜Ｉ１−ｘ、およびスイッチＳＷ１−１〜ＳＷ１−ｘを有する。
各スイッチＳＷ１−１〜ＳＷ１−ｘの端子ａにそれぞれグランドＧＮＤに接続された電流源Ｉ１−１〜Ｉ１−ｘが接続されている。
スイッチＳＷ１−１〜ＳＷ１−ｘの端子ｂは、出力ノードＮＤ１６１に共通に接続されている。
スイッチＳＷ１−１〜ＳＷ１−ｘは、ＤＡＣ制御部１４１による制御信号ＣＴＬ１に応じて選択的にオン、オフされる。

クランプＤＡＣ１６３は、ｙ個の電流源Ｉ２−１〜Ｉ２−ｙ、およびスイッチＳＷ２−１〜ＳＷ２−ｙを有する。
各スイッチＳＷ２−１〜ＳＷ２−ｙの端子ａにそれぞれグランドＧＮＤに接続された電流源Ｉ２−１〜Ｉ２−ｙが接続されている。
スイッチＳＷ２−１〜ＳＷ２−ｙの端子ｂは、出力ノードＮＤ１６１に共通に接続されている。
スイッチＳＷ２−１〜ＳＷ２−ｙは、ＤＡＣ制御部１４１による制御信号ＣＴＬ２に応じて選択的にオン、オフされる。
このクランプＤＡＣ１６３においては、制御信号ＣＴＬ２に応じた固定値だけでなく、オフセット値を含んだ電流出力が行われる。

ＤＡＣ１６１において、積分型ＡＤＣにおける参照信号ＲＡＭＰ（ランプ波）は、図７に示すように、ＤＣレベル制御用のクランプＤＡＣ１６３の出力信号Ｓ１６３とランプＤＡＣ１６２の出力信号Ｓ１６２を加算することで生成される。
既存技術における制御方法では、各行のＡＤ変換時において、クランプＤＡＣ１６３の出力信号は固定値として参照信号が生成される。
そのため、列間で、１次サンプリングと２次サンプリングにおけるＡＤ変換の丸め方に差異がある場合、量子化誤差による縦筋が生じるおそれがあった。
本実施形態では、各行のＡＤ変換時におけるクランプＤＡＣ１６３の出力信号Ｓ１６３を固定とせず（＝制御信号を固定値とせず）、疑似乱数による制御信号ＣＴＬ２を用いる。
本実施形態においては、第１の方法として、Ｐ相時（１次サンプリング時）またはＤ相時（２次サンプリング時）またはＰ相時およびＤ相時（両サンプリング時）において、擬似乱数による制御を行う。換言すれば、第１の方法では、真値を変えてＡＤ変換の丸め方（量子化）を変えている。
本実施形態においては、第２の方法として、真値が変わらないように、Ｐ相（１次サンプリング時）とＤ相（２次サンプリング時）のときにはオフセット信号を印加せず、オートゼロ（ＡＺ）時のみ印加する。
以下に、擬似乱数によるＤＡＣ制御の具体例について説明する。

図８は、本実施形態に係る擬似乱数によるＤＡＣ制御の具体例を説明するための図である。
図８（Ａ）はオフセット調整が無い場合を示し、図８（Ｂ）はオフセット調整が有る場合を示している。
図８（Ｘ）はＡＤ変換前のアナログ値を示し、図８（Ｙ）はＡＤ変換後のデジタル値を示し、図８（Ｚ）はＣＤＳ後の値を示している。

この例では、オフセット調整無しの場合のＰ相のａ行Ａ列のデジタル値換算したアナログ値が「０．９」、ｂ行Ａ列のデジタル値換算したアナログ値が「０．７」、ｃ行Ａ列のデジタル値換算したアナログ値が「０．９」である。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．４」、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．５」、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．３」である。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．６」、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．５」、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．４」である。
たとえば、図８に示すように、ａ行での設定値を＋０．３ＬＳＢ相当（本来はアナログ制御だが、理解のためにデジタル値換算）として、次のｂ行では＋０．２ＬＳＢ、次のｃ行では０．１ＬＳＢといった具合にオフセット値が設定される。
その結果、Ｐ相のａ行Ａ列のデジタル値換算したアナログ値が「０．９」から「１．２」となり、ｂ行Ａ列のデジタル値換算したアナログ値が「０．７」から「０．９」となり、ｃ行Ａ列のデジタル値換算したアナログ値が「０．９」から「１．０」となる。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．４」から「０．７」となり、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．５」から「０．７」となり、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．３」から「０．４」となる。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．６」から「１．９」となり、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．５」から「１．７」となり、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．４」から「１．５」となる。

オフセット調整無しの場合のＤ相のａ行Ａ列のデジタル値換算したアナログ値が「１．２」、ｂ行Ａ列のデジタル値換算したアナログ値が「１．１」、ｃ行Ａ列のデジタル値換算したアナログ値が「１．３」である。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．８」、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．８」、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．６」である。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．９」、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．６」、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．７」である。
たとえば、図８に示すように、ａ行での設定値を＋０．１ＬＳＢ相当（本来はアナログ制御だが、理解のためにデジタル値換算）として、次の行ｂでは＋０．０ＬＳＢ、次のｃ行では０．０ＬＳＢといった具合にオフセット値が設定される。
その結果、Ｄ相のａ行Ａ列のデジタル値換算したアナログ値が「１．２」から「１．３」となり、ｂ行Ａ列のデジタル値換算したアナログ値が「１．１」のまま、ｃ行Ａ列のデジタル値換算したアナログ値が「１．３」のままとなる。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．８」から「０．９」となり、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．８」のまま、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．６」のままとなる。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．９」から「２．０」となり、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．６」のまま、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．７」のままとなる。

オフセット調整無しの場合のＡＤ変換後のデジタル値は以下のようになる。
Ｐ相のａ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となり、ｂ行Ａ列のデジタル値換算したアナログ値「０．７」がデジタル値「０」となり、ｃ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．４」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．５」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．３」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．６」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．５」がデジタル値「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．４」がデジタル値「１」となる。

Ｄ相のａ行Ａ列のデジタル値換算したアナログ値「１．２」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「１．１」がデジタル値「１」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．３」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．６」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．９」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．６」が「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．７」がデジタル値「１」となる。

そして、ＣＤＳ後のデジタル値は次のようになる。
ａ行Ａ列のデジタル値が「１」となり、ｂ行Ａ列のデジタル値が「１」となり、ｃ行Ａ列のデジタル値が「１」となる。
ａ行Ｂ列のデジタル値がデジタル値「０」となり、ｂ行Ｂ列のデジタル値が「０」となり、ｃ行Ｂ列のデジタル値が「０」となる。
ａ行Ｃ列のデジタル値がデジタル値「０」となり、ｂ行Ｃ列のデジタル値が「０」となり、ｃ行Ｃ列のデジタル値がデジタル値「０」となる。
この場合、Ａ列において、各行の相関が高いことから、固定の縦筋として現出するおそれがある。

オフセット調整が有る場合のＡＤ変換後のデジタル値は以下のようになる。
Ｐ相のａ行Ａ列のデジタル値換算したアナログ値「１．２」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．０」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．７」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．７」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．４」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．９」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．７」がデジタル値「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．５」がデジタル値「１」となる。

Ｄ相のａ行Ａ列のデジタル値換算したアナログ値「１．３」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「１．１」がデジタル値「１」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．３」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．６」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「２．０」がデジタル値「２」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．６」が「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．７」がデジタル値「１」となる。

そして、ＣＤＳ後のデジタル値は次のようになる。
ａ行Ａ列のデジタル値が「０」となり、ｂ行Ａ列のデジタル値が「１」となり、ｃ行Ａ列のデジタル値が「０」となる。
ａ行Ｂ列のデジタル値がデジタル値「０」となり、ｂ行Ｂ列のデジタル値が「０」となり、ｃ行Ｂ列のデジタル値が「０」となる。
ａ行Ｃ列のデジタル値がデジタル値「１」となり、ｂ行Ｃ列のデジタル値が「０」となり、ｃ行Ｃ列のデジタル値がデジタル値「０」となる。
この場合、各列において、各行の相関が高いことが無いことから、固定の縦筋として現出するおそれがない。

本実施形態のようにクランプＤＡＣ１６３の出力に対するオフセット調整を行うと、クランプＤＡＣ１６３の出力が変化する。
クランプＤＡＣ１６３の出力が変化すると、サンプリング毎に参照信号ＲＡＭＰ全体のレベルがシフトする。その結果、比較器１５１−１が反転するまでの時間が前後し、カウンタの出力値が増減する。
このとき、カウンタラッチ１５１−２の出力値の増減幅が１ＬＳＢ未満（ＡＤ変換時の丸め方が変わる程度の調整：±０．５ＬＳＢ）となるようなクランプＤＡＣを搭載することで、ＣＤＳ後の量子化縦筋の発生を抑えることが可能となる。
効果としてはディザ処理と同等であるが後段の処理を要すことなく、既存回路の工夫でアナログ処理にて実現することができる。
ここで、積分型ＡＤ変換器では、比較器の出力が反転するまでの時間を信号値として計測する。
なお、カウンタラッチ１５１−２の出力値とは、ＣＤＳ後の出力値である。

また、本実施形態の固体撮像素子１００は、前述したように、アンプ回路１７０の出力から被写体の輝度を判別する判別部２００を有している。
判別部２００の判別結果は、後述するように、クランプＤＡＣのオフセット調整を行うか否かの切り替えに用いられる。
たとえば、ある閾値を超えて輝度が高く、ＤＡＣ１６１から出力する参照信号ＲＡＭＰを高ゲインとする場合に、判別部２００がスイッチＳＷ３をオフさせてクランプＤＡＣ１６３の出力を固定値とするように制御する。
一方、ある閾値より輝度が低く、ＤＡＣ１６１から出力する参照信号ＲＡＭＰを低ゲインとする場合に、判別部２００がスイッチＳＷ３をオンさせてクランプＤＡＣ１６３の出力を固定値ではなくオフセット調整をするように制御する。

ゲインを調整する（出力信号を増幅する）場合には、ランプ波である参照信号ＲＡＭＰ波の傾きを変えて反転するまでの時間を調整するが、参照信号ＲＡＭＰの傾きを変えることは分解能を変えることである。
量子化縦筋は、一般的に分解能が粗いほど画に現れるため、低ゲインで使用する場合に本オフセット調整機能が働く制御をすると、量子化誤差が発生しない場合の画質を損ねることもなく効果的である。
また、縦筋は暗時に目立つため、光量が小さいときに働く制御も効果的である。

図９は、オフセット調整機能を行ごとに選択的に適用する場合の動作波形を示す図である。

図９の例では、ｎ行目はオフセット調整機能が適用されず、（ｎ＋１）行目においてオフセット調整機能が適用されている。

次に、上記構成による動作を説明する。
以下の説明では、Ｐ相およびＤ相でクランプＤＡＣ出力のオフセット調整を行う場合を例に説明する。
これは一例であり、１次サンプリングまたは２次サンプリングまたは両サンプリングにおいて、擬似乱数によるオフセット調整制御を行うように構成することも可能であり、各行ごとに選択的にオフセット調整制御を行うように構成することも可能である。

ＤＡＣ１６１において、Ｐ相時には、オフセット調整を受けたＤＣレベル制御用のクランプＤＡＣ１６３の出力信号Ｓ１６３とランプＤＡＣ１６２の出力信号Ｓ６２が加算されて参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位Ｖｓｌが列毎に配置された比較器１５１−１で参照信号ＲＡＭＰと比較される。
アナログ電位Ｖｓｌと参照信号ＲＡＭＰのレベルが交差し比較器１５１−１の出力が反転するまで、カウンタラッチ１５１−２でカウントが行われる。
カウンタラッチ１５１−２では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１５１−１の出力レベルが反転するとカウント動作が停止され、そのときの値が保持される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素１１０Ａで光電変換された信号が垂直信号線１１６（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。

ＤＡＣ１６１において、Ｄ相時にも、オフセット調整を受けたＤＣレベル制御用のクランプＤＡＣ１６３の出力信号Ｓ１６３とランプＤＡＣ１６２の出力信号Ｓ６２が加算されて参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が生成される。
各カラム処理回路（ＡＤＣ）１５１において、垂直信号線１１６に読み出されたアナログ信号電位Ｖｓｌが列毎に配置された比較器１５１−１で参照信号ＲＡＭＰと比較される。
アナログ電位Ｖｓｌと参照信号ＲＡＭＰのレベルが交差し比較器１５１−１の出力が反転するまで、カウンタラッチ１５１−２でカウントが行われる。
カウンタラッチ１５１−２では、たとえばクロックＣＬＫに同期してカウント動作が行われ、比較器１５１−１の出力レベルが反転するとカウント動作が停止され、そのときの値が保持される。
そして、このＰ相およびＤ相変換の結果と合わせて、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号は、水平（列）転送走査回路１３０により、順番に水平転送線ＬＴＲＦを介してアンプ回路１７０に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。

以上の説明では、Ｐ相およびＤ相でクランプＤＡＣ出力のオフセット調整を行う場合を例に説明した。
すなわち、図９に示す本実施形態に係る第１の方法においては、Ｐ相時（１次サンプリング時）またはＤ相時（２次サンプリング時）またはＰ相時およびＤ相時（両サンプリング時）において、擬似乱数による制御を行う。換言すれば、第１の方法では、真値を変えてＡＤ変換の丸め方（量子化）を変えている。
本実施形態においては、第２の方法として、真値が変わらないように、Ｐ相（１次サンプリング時）とＤ相（２次サンプリング時）のときにはオフセット信号を印加せず、オートゼロ（ＡＺ）時のみ印加するように制御することも可能である。

図１０は、Ｐ相時およびＤ相時のいずれの期間にもオフセット調整を行わず、オートゼロ期間にオフセット調整を行う場合の動作波形を示す図である。
図１０に示すように、オフセット調整期間がオートゼロ期間（ＡＺ期間）のみとなっている。
この場合、図８の第１の方法と同様に、量子化誤差による量子化縦筋が見えなくなる。

なお、このＰ相（１次サンプリング時）とＤ相（２次サンプリング時）のときにはオフセット信号を印加せず、オートゼロ（ＡＺ）時のみ印加するように制御することは、Ｐ相時とＤ相時のオフセット値を同じにすることと等価となる。

図１１は、本実施形態に係るＰ相時とＤ相時のオフセット値を同じにする擬似乱数によるＤＡＣ制御の具体例を説明するための図である。
図１１（Ａ）はオフセット調整が無い場合を示し、図１１（Ｂ）はオフセット調整が有る場合を示している。
図１１（Ｘ）はＡＤ変換前のアナログ値を示し、図１１（Ｙ）はＡＤ変換後のデジタル値を示し、図１１（Ｚ）はＣＤＳ後の値を示している。

この例では、オフセット調整無しの場合のＰ相のａ行Ａ列のデジタル値換算したアナログ値が「０．９」、ｂ行Ａ列のデジタル値換算したアナログ値が「０．７」、ｃ行Ａ列のデジタル値換算したアナログ値が「０．９」である。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．４」、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．５」、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．３」である。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．６」、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．５」、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．４」である。
たとえば、図１１に示すように、ａ，ｂ，ｃ行での設定値を＋０．２ＬＳＢ相当（本来はアナログ制御だが、理解のためにデジタル値換算）としてオフセット値が設定される。
その結果、Ｐ相のａ行Ａ列のデジタル値換算したアナログ値が「０．９」から「１．１」となり、ｂ行Ａ列のデジタル値換算したアナログ値が「０．７」から「０．９」となり、ｃ行Ａ列のデジタル値換算したアナログ値が「０．９」から「１．１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．４」から「０．６」となり、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．５」から「０．７」となり、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．３」から「０．５」となる。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．６」から「１．８」となり、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．５」から「１．７」となり、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．４」から「１．６」となる。

オフセット調整無しの場合のＤ相のａ行Ａ列のデジタル値換算したアナログ値が「１．２」、ｂ行Ａ列のデジタル値換算したアナログ値が「１．１」、ｃ行Ａ列のデジタル値換算したアナログ値が「１．３」である。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．８」、ｂ行Ｂ列のデジタル値換算したアナログ値が「０．８」、ｃ行Ｂ列のデジタル値換算したアナログ値が「０．６」である。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．９」、ｂ行Ｃ列のデジタル値換算したアナログ値が「１．６」、ｃ行Ｃ列のデジタル値換算したアナログ値が「１．７」である。
たとえば、図１１に示すように、ａ，ｂ，ｃ行での設定値を、Ｐ相時と同様に＋０．２ＬＳＢ相当（本来はアナログ制御だが、理解のためにデジタル値換算）としてオフセット値が設定される。
その結果、Ｄ相のａ行Ａ列のデジタル値換算したアナログ値が「１．２」から「１．４」となり、ｂ行Ａ列のデジタル値換算したアナログ値「１．１」が「１．３」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．３」が「１．５」となる。
ａ行Ｂ列のデジタル値換算したアナログ値が「０．８」から「１．０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．８」が「１．０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．６」が「０．８」となる。
ａ行Ｃ列のデジタル値換算したアナログ値が「１．９」から「２．１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．６」が「１．８」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．７」が「１．９」のままとなる。

オフセット調整無しの場合のＡＤ変換後のデジタル値は以下のようになる。
Ｐ相のａ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となり、ｂ行Ａ列のデジタル値換算したアナログ値「０．７」がデジタル値「０」となり、ｃ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．４」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．５」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．３」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．６」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．５」がデジタル値「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．４」がデジタル値「１」となる。

Ｄ相のａ行Ａ列のデジタル値換算したアナログ値「１．２」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「１．１」がデジタル値「１」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．３」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．６」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．９」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．６」が「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．７」がデジタル値「１」となる。

そして、ＣＤＳ後のデジタル値は次のようになる。
ａ行Ａ列のデジタル値が「１」となり、ｂ行Ａ列のデジタル値が「１」となり、ｃ行Ａ列のデジタル値が「１」となる。
ａ行Ｂ列のデジタル値がデジタル値「０」となり、ｂ行Ｂ列のデジタル値が「０」となり、ｃ行Ｂ列のデジタル値が「０」となる。
ａ行Ｃ列のデジタル値がデジタル値「０」となり、ｂ行Ｃ列のデジタル値が「０」となり、ｃ行Ｃ列のデジタル値がデジタル値「０」となる。
この場合、Ａ列において、各行の相関が高いことから、固定の縦筋として現出するおそれがある。

オフセット調整が有る場合のＡＤ変換後のデジタル値は以下のようになる。
Ｐ相のａ行Ａ列のデジタル値換算したアナログ値「１．１」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「０．９」がデジタル値「０」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．１」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「０．６」がデジタル値「０」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「０．７」がデジタル値「０」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．５」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「１．８」がデジタル値「１」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．７」がデジタル値「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．６」がデジタル値「１」となる。

Ｄ相のａ行Ａ列のデジタル値換算したアナログ値「１．４」がデジタル値「１」となり、ｂ行Ａ列のデジタル値換算したアナログ値「１．４」がデジタル値「１」となり、ｃ行Ａ列のデジタル値換算したアナログ値「１．５」がデジタル値「１」となる。
ａ行Ｂ列のデジタル値換算したアナログ値「１．０」がデジタル値「１」となり、ｂ行Ｂ列のデジタル値換算したアナログ値「１．０」がデジタル値「１」となり、ｃ行Ｂ列のデジタル値換算したアナログ値「０．８」がデジタル値「０」となる。
ａ行Ｃ列のデジタル値換算したアナログ値「２．１」がデジタル値「２」となり、ｂ行Ｃ列のデジタル値換算したアナログ値「１．８」が「１」となり、ｃ行Ｃ列のデジタル値換算したアナログ値「１．９」がデジタル値「１」となる。

そして、ＣＤＳ後のデジタル値は次のようになる。
ａ行Ａ列のデジタル値が「０」となり、ｂ行Ａ列のデジタル値が「１」となり、ｃ行Ａ列のデジタル値が「０」となる。
ａ行Ｂ列のデジタル値がデジタル値「１」となり、ｂ行Ｂ列のデジタル値が「１」となり、ｃ行Ｂ列のデジタル値が「０」となる。
ａ行Ｃ列のデジタル値がデジタル値「１」となり、ｂ行Ｃ列のデジタル値が「０」となり、ｃ行Ｃ列のデジタル値がデジタル値「０」となる。
この場合、各列において、各行の相関が高いことが無いことから、第１の方法よりは若干劣るが、固定の縦筋として現出するおそれがなくなる。

以上説明したように、本実施形態の固体撮像素子によれば、以下の効果を得ることができる。

本実施形態によれば、オフセット値の調整のみで、高精度にサンプリング値を制御できる。
行毎に調整を行うことでディザ処理をアナログで実現する。量子化縦筋の発生が抑えられ、主観画質の劣化を回避できる。
上記機能を、既存回路に新たな制御機能を追加するだけで実現可能であり、回路規模の肥大化がない。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜４．カメラシステムの構成例＞
図１２は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム４００は、図１２に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。

駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。

また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。

１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・ＤＡＣ制御部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路（ＡＤＣ）、１５１−１・・・比較器、１５１−２・・・カウンタラッチ（メモリ）、１６１・・・ＤＡＣ、１６２・・・スロープＤＡＣ（ランプＤＡＣ）、１６３・・・クランプＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・判別部、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。

Claims (11)

1. 光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
   上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、
   ＡＤ変換を行う行ごとに上記参照信号に対するオフセット調整を行う調整部と、を含む
   固体撮像素子。
2. 上記画素信号読み出し部は、
   上記カウンタラッチによるカウント動作にかかわる１次サンプリングおよび２次サンプリングを行って相関二重サンプリング処理が可能で、
   上記調整部は、
   上記１次サンプリングおよび上記２次サンプリングのうち少なくとも一方のサンプリングに係る参照信号のオフセット調整が可能である
   請求項１記載の固体撮像素子。
3. 上記調整部は、
   上記１次サンプリングおよび上記２次サンプリングに係る参照信号のオフセット調整を異なるオフセット値を適用して行う
   請求項２記載の固体撮像素子。
4. 上記調整部は、
   上記１次サンプリングおよび上記２次サンプリングに係る参照信号のオフセット調整を同じオフセット値を適用して行う
   請求項２記載の固体撮像素子。
5. 上記画素信号読み出し部は、
   上記比較器の入力部に対して、行動作開始時に各カラム毎に動作点を決める初期化処理が可能で、
   上記調整部は、
   上記１次サンプリングおよび上記２次サンプリング時にはオフセット調整を行わず、初期化処理期間にオフセット調整を行う
   請求項２記載の固体撮像素子。
6. 上記調整部は、
   上記参照信号に対して、制御信号に応じて設定される設定値によりクランプ処理を行う
   請求項１から５のいずれか一に記載の固体撮像素子。
7. 上記設定値は、読み出し行ごとに設定可能である
   請求項６記載の固体撮像素子。
8. 上記設定値は、上記カウンタラッチの出力値の増減が±０．５ＬＳＢ以内となるように設定される
   請求項６または７記載の固体撮像素子。
9. 上記調整部は、
   上記参照信号に対する調整処理を、あらかじめ設定したレベルより低い暗時に行う
   請求項１から８のいずれか一に記載の固体撮像素子。
10. 上記画素信号読み出し部の出力信号を受けて当該信号の輝度レベルがあらかじめ設定したレベルより低いか否かの判別を行う判別部を有し、
    上記調整部は、
    上記判別部で信号の輝度レベルがあらかじめ設定したレベルより低いと判別したときに、参照信号に対する調整処理を行う
    請求項１から９のいずれか一に記載の固体撮像素子。
11. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しを行い、アナログデジタル（ＡＤ）変換を行うＡＤ変換部を含む画素信号読み出し回路と、を有し、
    上記画素信号読み出し回路は、
    ランプ波である参照信号と当該列の画素の読み出しアナログ信号電位とを比較する複数の比較器と、
    上記複数の比較器に対応して配置され、対応する上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、
    ＡＤ変換を行う行ごとに上記参照信号に対するオフセット調整を行う調整部と、を含む
    カメラシステム。

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