JP4725608B2 - 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム - Google Patents

比較器、比較器の校正方法、固体撮像素子、およびカメラシステム Download PDF

Info

Publication number
JP4725608B2
JP4725608B2 JP2008175023A JP2008175023A JP4725608B2 JP 4725608 B2 JP4725608 B2 JP 4725608B2 JP 2008175023 A JP2008175023 A JP 2008175023A JP 2008175023 A JP2008175023 A JP 2008175023A JP 4725608 B2 JP4725608 B2 JP 4725608B2
Authority
JP
Japan
Prior art keywords
transistor
voltage
signal
switching transistor
comparator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008175023A
Other languages
English (en)
Other versions
JP2010016656A (ja
Inventor
玲 吉川
敦史 鈴木
圭治 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2008175023A priority Critical patent/JP4725608B2/ja
Priority to US12/494,865 priority patent/US8259196B2/en
Publication of JP2010016656A publication Critical patent/JP2010016656A/ja
Application granted granted Critical
Publication of JP4725608B2 publication Critical patent/JP4725608B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements
    • G11C27/024—Sample-and-hold arrangements using a capacitive memory element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/249—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors using clock signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N17/00—Diagnosis, testing or measuring for television systems or their details
    • H04N17/002—Diagnosis, testing or measuring for television systems or their details for television cameras
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10—Calibration or testing
    • H03M1/1009—Calibration
    • H03M1/1014—Calibration at one point of the transfer characteristic, i.e. by adjusting a single reference value, e.g. bias or gain error
    • H03M1/1023—Offset correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/123—Simultaneous, i.e. using one converter per channel but with common control or reference circuits for multiple converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Health & Medical Sciences (AREA)
  • Biomedical Technology (AREA)
  • General Health & Medical Sciences (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子に適用可能な比較器、比較器の校正方法、固体撮像素子、およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。これは以下の理由による。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
これを除去する一般的な手法として、相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有する。
画素１０は、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＲが与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号ＳＥＬが選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンする。
これにより、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１５は、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子としてのフォトダイオード１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、フォトダイオード１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンしてフォトダイオード１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子２０は、図２に示すように、画素部２１、垂直走査回路２２、水平転送走査回路２３、およびタイミング制御回路２４を有する。
さらに、固体撮像素子２０は、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリクス状（行列状）に配置されて構成される。
固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
ＡＤＣ群２５は、ＡＤＣが複数列配列されている。
各ＡＤＣは、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器（コンパレータ）２５−１を有する。
さらに、各ＡＤＣは、比較器２５−１の比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とを有する。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−２７８１３５号公報
上述したように、デジタルＣＤＳ（デジタル相関二重サンプリング）を採用するＣＭＯＳイメージセンサでは、画素のリセットレベルと、フォトダイオードで発生した電荷を転送した状態のレベルを、順次ＡＤ変換する。
そして、ＣＭＯＳイメージセンサは、両者の出力コードのデジタル的な差分を取ることで入射光量によって生じた信号を検出している。
ここで個々のＡＤ変換は、垂直信号線を経由して入力される画素からの出力電圧と、ＤＡＣで生成されるランプ電圧を差動比較器に入力し、ランプ電圧の入力開始から比較器が反転するまでに要する時間をカウンタで計測することで実現している。
図３は、図１および図２に示したＣＭＯＳイメージセンサの画素データ読み出し動作のタイミングチャートを示す図である。
図３において、ＲＮＧ１はリセットレベルのＡＤ変換レンジを、ＲＮＧ２はフォトダイオードの電荷転送後のＡＤ変換レンジをそれぞれ示している。
また、Ｔ１は校正期間を、Ｔ２はリセットレベルのＡＤ変換期間を、Ｔ３はフォトダイオードの電荷転送後のＡＤ変換期間を、ＣＰＯは入射光量による出力成分をそれぞれ示している。
比較器においては、二つの入力信号と比較器の動作点とのＤＣ的なずれを校正し、ＡＤ変換のレンジを最適に保つ目的で、入力端子と信号線の間にＤＣカット容量が挿入されている。
そして、ＤＣカット容量には、図３に示すように、リセットレベルをＡＤ変換する前の校正期間に上記ずれに相当する電圧ＶＢが充電されている。
ここで校正動作は、画素のリセットレベルとＤＡＣの中間コードが入力された状態で、差動比較器の差動出力端子と入力端子を校正用スイッチングトランジスタでそれぞれ短絡させることで実施しているが、これまでの校正方法では以下のような問題を抱えていた。
校正解除時に、校正用スイッチングトランジスタをオフする制御パルスのクロックフィードスルーとチャージインジェクションによってＤＣカット容量へ意図せぬ電荷注入が生じる。
その結果、ＤＡＣと垂直信号線のインピーダンスの差や、電荷注入源の数の違いによって、両容量に対する充電が等しく行われないため、校正後の比較器にＤＣ的なオフセットが発生する。
図４は、校正後の比較器に発生するＤＣ的なオフセットにより生じる現象について説明するための図である。
校正後の比較器に発生するＤＣ的なオフセットは次のような現象を引き起こす。
ＡＤ変換のレンジにおけるＬＳＢ側のマージンはランプの開始電圧を校正時より高い電圧（図４の＜２＞）に設定することでその設定相当のマージンが確保されることが期待される。
しかし、たとえば比較器に図４の＜１＞に示す様なオフセットが生じていると、そのオフセット分だけＬＳＢ側のマージンが縮小し、ＡＤ変換後の出力コードはＬＳＢ側へシフトする。
このオフセット自体は、デジタルＣＤＳ処理によって相殺可能であるため、オフセットが存在するというだけでは問題とはならない。
しかしながら、このオフセット量は制御パルスのクロックフィードスルーとチャージインジェクションに起因することから、温度やプロセスばらつきによる変動を余儀なくされる。その結果、リセットレベルのＡＤ変換後の出力コードが変動することとなる。
このようにして、リセットレベルの出力コードの変動があると、結局その変動を見越してＡＤ変換のレンジを確保する必要が生じる。
また、図３に示されるように、デジタルＣＤＳにおいては、電荷転送後のＡＤ変換レンジＲＮＧ２はリセットレベルのＡＤ変換レンジＲＮＧ１を含む形となっている。このため、リセットレベルのＡＤ変換レンジＲＮＧ１の拡大に伴う時間的な影響は２倍となり、ＡＤ変換期間が大きく伸びてしまう。
このような問題に対して、既存の技術では、校正用スイッチングトランジスタの制御パルスの駆動能力を設計段階で複数用意し、評価データを見ながら制御パルスの傾斜を可能な限り緩やかにすることと、ランプ電圧の開始電圧を調整する。
つまり、出力コードの変動を含めた分布に対して、ＡＤ変換のレンジ位置を最適化することで対処してきた。
ＡＤ変換期間が比較器の遅延や出力コードの変動に対して、十分に確保されている場合はこの様な調整方法でも大きな問題とはならなかった。
しかし、高画素化、高フレームレート化に伴ってセンサの動作速度が上がってくると、以下の問題が生じる。
すなわち、センサの動作速度が上がると、ＡＤ変換期間が短縮され、リセットレベルの出力コードの変動が無視できなくなり、全条件下でのリセットレベルの出力コードのばらつきとＡＤ変換レンジを整合させることが困難になってきた。
本発明は、出力コードの変動をもたらす比較器のオフセットの発生量と変動を抑制することで出力コードの変動を低減することができる比較器、比較器の校正方法、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点の比較器は、信号入力端子と、上記信号入力端子と信号線との間に接続されたキャパシタと、上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、上記校正用スイッチングトランジスタは、上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、上記パルス生成部は、上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する。
本発明の第２の観点の比較器の校正方法は、信号入力端子と信号線との間に接続されたキャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するために、電界効果トランジスタにより形成される校正用スイッチングトランジスタを、制御パルスの振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスによりオン、オフ制御するに際し、上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する。
本発明の第３の観点の固体撮像素子は、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、信号入力端子と、上記信号入力端子と信号線との間に接続されたキャパシタと、上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、上記校正用スイッチングトランジスタは、上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、上記パルス生成部は、上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する。
好適には、上記パルス生成部は、上記閾値相当の電圧を、上記校正用スイッチングトランジスタと同種類のトランジスタのダイオード結線に発生する電圧から得る。
好適には、一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに信号電圧を受けて、当該参照電圧と当該信号電圧との比較動作を行い、それぞれの制御端子が第１の信号入力端子および第２の信号入力端子を形成する差動トランジスタと、上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、上記差動トランジスタの他方のトランジスタの制御端子と上記信号電圧の入力ライン間に接続された第２のキャパシタと、を含み、上記校正用スイッチングトランジスタは、上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されて、各ゲートに上記制御パルスが供給される。
本発明の第４の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、信号入力端子と、上記信号入力端子と信号線との間に接続されたキャパシタと、上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、上記校正用スイッチングトランジスタは、上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、上記パルス生成部は、上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する。
本発明によれば、比較器における動作開始時に動作点を決めるための校正用スイッチングトランジスタが、キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される。
そして、充電を実施する際にオン状態に遷移するスイッチングトランジスタのオン抵抗が、振幅が制限された制御パルスにより動的に制御される。
本発明によれば、出力コードの変動をもたらす比較器のオフセットの発生量と変動を抑制することで出力コードの変動を低減することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
図５は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図６は、図５の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
この固体撮像素子１００は、図５および図６に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
画素部１１０は、フォトダイオードと画素内アンプとを含む複数の画素回路がｍ行ｎ列の２次元状（マトリクス状）に配列されている。
図７は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１０１Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１０１Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１０１Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、フォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出カする。信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＡＤＣ群の各比較器の行動作開始時に各カラム毎に動作点を決めるための校正または初期化（オートゼロ：ＡＺ）用スイッチ(以下ＡＺスイッチ)に印加する初期化信号としの制御パルスＣＰＬを生成するパルス生成部１４１を有する。
ＡＺスイッチが校正用スイッチングトランジスタを形成する。
後で説明するように、ＡＤ変換に用いられる比較器は、その入力端子と信号線の間にキャパシタが挿入されており、このキャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電する方式が採用されている。ＡＺスイッチは容量への充電を実施する際にオン状態へ、充電を終了する際にオフ状態に遷移するスイッチが絶縁ゲート型電界効果トランジスタにより構成される。
パルス生成部１４１は、充電を実施する際にオン状態に遷移するスイッチのオン抵抗を動的に制御可能の制御パルスＣＰＬを生成する。
制御パルスＣＰＬは、ＡＺスイッチのオン・オフ状態を切り替えるが、その振幅が、スイッチとして機能するために必要最低限の振幅を維持するように生成される。
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０は、ＡＤＣが複数列配列されている。
各ＡＤＣは、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とを有する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能については後で詳述する。
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そしてアナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
そして、本実施形態に係るＡＤＣ群（画素信号読み出し回路）１５０は画質向上を図れるように、以下のように構成される。
ＡＤＣ群１５０の比較器１５１が、非動作比較器の初期化不良のため、非動作の比較器部でのＡＺ終了時のフィードスルー量、チャージインジェクション量が大きくなることを抑制し、ＲＡＭＰ波へのＡＣカップリングが大きくなることを抑制するように構成される。
カラム毎に配置される各比較器１５１は、第１の構成例として、縦続接続された第１アンプと第２アンプを有する。
第１アンプは初段で低速信号比較動作を行って動作帯域を狭くし、次段の第２アンプはゲインアップするように構成される。
各比較器１５１は、行動作開始時に各カラム毎に動作点を決めるためのＡＺスイッチに印加する制御パルス（初期化信号）ＣＰＬがパルス生成部１４１から供給される。
各比較器１５１の充電を実施する際にオン状態に遷移する校正用スイッチングトランジスタのオン抵抗が、振幅が制限された制御パルスにより動的に制御される。
制御パルスＣＰＬは、ＡＺスイッチのオン・オフ状態を切り替えるが、その振幅が、スイッチとして機能するために必要最低限の振幅を維持するようなレベルで供給される。
たとえば、ＡＺスイッチのオン・オフ状態を切り替える制御パルスＣＰＬの振幅は、電源電圧よりも低く、かつスイッチが機能する振幅で供給される。
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０の比較器１５１およびパルス生成部１４１の構成、機能、およびその制御について詳細に説明する。
以下の比較器は符号２００を付して説明する。
図８は、本実施形態に係る比較器の構成例を示す回路図である。
比較器２００は、図８に示すように、初段で低速信号比較動作を行って動作帯域を狭くする機能を有する第１アンプ２１０、および第１アンプ２１０の出力をゲインアップする機能を有する第２アンプ２２０が縦続接続されている。
第１アンプ２１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１１〜ＮＴ２１３、およびＡＺレベルのサンプリング容量である第１のキャパシタＣ２１１、第２のキャパシタＣ２１２を有する。
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のエミッタ同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２１１のゲートがキャパシタＣ２１１の第１電極に接続され、その接続点によりノードＮＤ２１３が形成されている。そして、キャパシタＣ２１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のソースがノードＮＤ２１１に接続され、ドレインがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のソースがノードＮＤ２１２に接続され、ドレインがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１の制御パルスＣＰＬの入力端子ＴＣＰＬに共通に接続されている。
このような構成を有する第１アンプ２１０において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２によりカレントミラー回路が構成される。
さらに、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２によりＮＭＯＳトランジスタＮＴ２１３を電流源とする差動の比較部が構成されている。
そして、ＮＭＯＳトランジスタＮＴ２１１のゲートにより第１の信号入力端子が形成され、ＮＭＯＳトランジスタＮＴ２１２のゲートにより第２の信号入力端子が形成される。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
第２アンプ２２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２、およびＡＺレベルのサンプリング容量Ｃ２２１を有する。
ＰＭＯＳトランジスタＰＴ２２１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ２１０の出力ノードＮＤ２１２に接続されている。
ＰＭＯＳトランジスタＰＴ２２１のドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＰＴ２２２のゲートがハイレベルでアクティブの第２の制御パルスＸＣＰＬの入力端子ＴＸＣＰＬに共通に接続されている。
この第２の制御パルスＸＣＰＬは、第１アンプ２１０に供給される第１の制御パルス信号ＣＰＬと相補的なレベルをとる。
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２２１により入力および電流源回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、比較器２００の出力端子ＴＯＵＴに接続されている。
次に、パルス生成部１４１の構成および機能について説明する。
図９および図１０は、本実施形態に係るパルス生成部１４１の構成例を示す図であって、図９は概念的な回路構成を示し、図１０は具体的な回路構成を示している。
以下のパルス生成部は符号３００を付して説明する。
パルス生成部３００は、基本的に、ダイオード接続されたＰＭＯＳトランジスタＰＴ３１１，ＰＴ３１２、電流源Ｉ３１１、ノードＮＤ３１１、および出力端子Ｔ３１１を有している。
ＰＭＯＳトランジスタＰＴ３１１は、比較器２００のＡＺスイッチを形成するＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４と同様の構成および特性を有する（同じモデルで構成される）。
ＰＭＯＳトランジスタＰＴ３１２は、比較器２００の能動負荷を形成するたとえばＰＭＯＳトランジスタＰＴ２１１と同様の構成および特性を有する（同じモデルで構成される）。
電流源Ｉ３１１は、比較器２００のＮＭＯＳトランジスタＮＴ２１３により形成される電流源の１／２の電流供給能力を有する。電流源Ｉ３１１は、たとえばゲートにバイアス信号が供給されるＮＭＯＳトランジスタにより形成される。
ＰＭＯＳトランジスタＰＴ３１１のドレインおよびゲートがノードＮＤ３１１に接続されている。
ＰＭＯＳトランジスタＰＴ３１１のソースがＰＭＯＳトランジスタＰＴ３１２のドレインおよびゲートに接続されている。
ＰＭＯＳトランジスタＰＴ３１２のソースが電源電位ＶＤＤに接続されている。
電流源Ｉ３１１が、ノードＮＤ３１１と基準電位ＶＳＳとの間に接続され、ノードＮＤ３１１が出力端子Ｔ３１１に接続されている。
具体的な回路は、電流源Ｉ３１１と電源電位ＶＤＤに接続されたバッファとしてインバータＩＮＶ３１１に制御信号ＣＴＬが入力され、インバータＩＮＶ３１１の出力がノードＮＤ３１１に接続されている。
本パルス生成部３００は、比較器２００の校正用ＡＺスイッチングトランジスタが接続される差動回路と同じ構成を用いて校正用ＡＺスイッチングトランジスタのソース電位を複製する。
さらに、パルス生成部３００さらに校正用ＡＺスイッチングトランジスタと同種類のトランジスタのダイオード結線を用いてその閾値相当の電圧が反映された振幅で制御パルスＣＰＬを生成し、生成した制御パルスＣＰＬを比較器に供給するように構成されている。
本構成によって、比較器２００の校正用ＡＺスイッチングトランジスタであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がオンするのに要求されるゲート・ソース間電圧Ｖｇｓを常に必要最低限の電圧で与え続けることができる。
このため、オフセットの発生を常に最小にできる。
以下に、パルス生成部３００で生成する制御パルスＣＰＬの振幅を、校正用ＡＺスイッチングトランジスタであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えようにした理由について述べる。
校正解除時のクロックフィードスルーとチャージインジェクションによる電荷注入は、ＤＣカット容量であるキャパシタＣ２１１、Ｃ２１２と比較器の入力端子の接続点においては、それぞれの入力端子ＴＲＡＭＰ，ＴＶＳＬに略均等に発生する。
このため、二つの信号線のＡＣ的な振る舞いが等しければオフセット発生の直接要因とはならない。
しかしながら、ＤＡＣ１６１と垂直信号線１１６の回路構成は異なるため、当然インピーダンスやＡＣ的なフィルター特性は大きく異なる。
また、イメージセンサの中には水平方向の画素数を少なくして撮像するモードを有し、同時に動作する比較器の数も少なくするということが行われることがある。
このような場合、各垂直信号線１１６へは、動作している画素数に関係なく一つの比較器から電荷注入が行われるが、ＤＡＣ１６１へ電荷注入を行う比較器の数はモード毎に異なる。このため、動作モードによってもＤＡＣと垂直信号線へ対する電荷注入量の関係が変わることになる。
以上の事情から、実際にはＤＣカット容量であるキャパシタを通過する信号成分が、ＤＡＣと垂直信号線で異なる。
たとえば、図１１に示すように、ＤＡＣの方が垂直信号線に比べて高周波の信号成分を通すように形成されていた場合、校正解除時に発生する電荷注入と同程度にＤＡＣの電圧が大きく跳ねるのに対して、垂直信号線の反応は小さいという現象が発生する。
この差が容量への充電の差となって最終的なオフセットとなる。
したがって、図１２に示すように、低温やプロセス変動でトランジスタの電流能力が増加すると、制御パルスの傾斜が立って急峻となり、オフセット量が増大する傾向にある。
反対に、高温やプロセス変動で電流能力が低下するとパルスの傾斜が緩やかとなって、オフセット量が減少するという傾向にある。
これらオフセットの変動幅が大きくなると、センサの動作速度などの性能を規制する要因となってしまう。
換言すると、オフセットの増減はそのままＡＤ変換後の出力変動となるため、多画素、高フレームレート化などによってＡＤ変換期間が短縮されると、レンジが不足して正確なＡＤ変換ができなくなるおそれがある。
この点を改善するため、本実施形態ではオフセットの発生量を最小にする方法を採用している。理由は、オフセットの発生量自体が小さければ結果的に変動幅も抑制することができるからである。
オフセットの発生量を抑制するためには、校正用ＡＺスイッチングトランジスタを必要最低限のゲート・ソース間電圧Ｖｇｓでオンするようにする。
そして、反転チャネルの深さと伝播する制御パルスの振幅を小さくすると同時に、プロセスばらつきや温度によって目標とするＶｇｓが変わった場合にはパルスの振幅もそれに応じて変化する仕組みが必要である。
そこで、本実施形態においては、パルス生成部３００で生成する制御パルスＣＰＬの振幅を、校正用ＡＺスイッチングトランジスタであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えるようにした。
図１３は、リセットレベルのＡＤ変換後の出力状態を本発明と通常技術と比較した結果を示す図である。
図１３は横軸にリセットレベルのＡＤ変換レンジをとり、出力コードの分布範囲を白の棒グラフで表現している。
図１３中の斜線部分は比較器の遅延とオフセットの発生により使用できないレンジを示している。
これは比較器の動作に遅延があるため、ランプ波形と読み出し信号の比較開始と同時に比較器が反転したとしても出力コードとして確定するのは遅延分カウンタが進んだ後になることを意味している。
また実際にはこの遅延分とオフセットの発生によって使用できないレンジが決まっている。
通常技術では出力レベルの変動が大きく、図中丸で囲まれた箇所で使用可能なレンジを外している。
これに対して、本発明による結果では出力レベルの変動が効果的に抑制され、全ての条件下で適正なＡＤ変換が可能であることを示している。
なお、パルス生成部の構成は図９および図１０の構成に限定されるものではなく、制御パルスの振幅を校正用ＡＺスイッチングトランジスタがオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えられる構成であればよい。
図１４は、本実施形態に係るパルス生成部の他の構成例を示す図である。
図１４のパルス生成部３００Ｂは、図１０のパルス生成部３００Ａと異なり、電源電位ＶＤＤとノードＮＤ３１１との間に、ダイオード接続のＰＭＯＳトランジスタＰＴ３１１、ＰＴ３１２の代わりに抵抗素子Ｒ３１１が接続されている。さらに、図１０の電流源のＩ３１１の代わりに抵抗素子Ｒ３１２が接続されている。
このパルス生成部３００Ｂで生成される制御パルスＣＰＬＢは、校正用トランジスタをオン状態にする時のローレベルがＶＳＳ電位ではなく、抵抗分圧で決められた中間電位となる。
次に、本実施形態に係る比較器２００の動作について図１５に関連付けて説明する。
図１５は、本実施形態に係る比較器の全画素動作時のタイミングチャートである。
比較器２００において、校正期間（ＡＺ期間）において、行動作開始時に各カラム毎に動作点を決めるために、パルス生成部３００で生成された第１の制御パルスＣＰＬＬがローレベル、第２の制御パルスＸＣＰＬがハイレベルで供給される。
これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオンする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオンする。
このようにＡＤＣ群１５０においては、比較器２００を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラムのＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
この校正期間にパルス生成部から供給される制御パルスＣＰＬは、その振幅が校正用ＡＺスイッチングトランジスタがオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えられる。
これにより、本実施形態ではオフセットの発生量が最小に抑制され、その結果、オフセット量の変動幅も抑制される。
すなわち、図１５のタイミングチャートに示すように、行動作開始直後に第１の制御パルスＣＰＬがローレベル（Ｌ）、第２の制御パルスＸＣＰＬがハイレベル（Ｈ）に設定されているが、このパルス期間で校正（ＡＺ）を行う。
次にＰ相動作である。画素のリセット信号ＲＳＴを受けてアナログ信号ＶＳＬが変化し、ＤＡＣ１６１からのランプ信号ＲＡＭＰとの比較を行うことでカラム毎にＡＤ変換する。
比較器２００のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００の出力が変化する。ＡＤ変換は、この比較器２００の出力で後段のカウンタ動作を制御して行われる。
図１５のＰ相期間が上記動作タイミングである。図１５のタイミングチャートで出力信号compoutがＰ相期間開始直後、一旦ローレベルに変化して、ＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
次にＤ相動作である。Ｐ相と同じ経路でＡＤ変換するが、Ｐ相と比べて、Ｄ相では画素で光電変換した信号量が大きいため、一般的にＡＤ変換のダイナミックレンジが広くなる。
そのため、図１５のＰ相ＲＡＭＰ波と同じ階調でＡＤ変換する場合、Ｄ相期間はＰ相期間と比較して長くなる。
この場合も、比較器２００のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００の出力が変化する。そして、ＡＤ変換動作はＰ相と同じく、比較器２００の出力で後段のカウンタ動作を制御して行われる。
図１５のＤ相期間が上記動作タイミングである。図１５のタイミングチャートで出力信号compoutがＰ相期間終了直後に再度ローレベルに変化するが、Ｄ相期間でＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
このように各行動作で各カラム毎のＡＺ、Ｐ相、Ｄ相動作が同じ経路で２重に行われることにより、各カラム毎の固有のばらつきやkＴＣノイズなどがアナログＣＤＳで除去される。
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有する。
ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１(２００)を有する。
ＡＤＣ群１５０は、各比較器の出力により動作が制御され、対応する比較器の比較時間をカウントする複数のカウンタ１５２を有する。
比較器１５１(２００)は、行動作開始時に各カラムに動作点を決めるための校正（初期化）用ＡＺスイッチに印加する制御パルスＣＰＬの振幅が、ＡＺスイッチングトランジスタがオンするのに要求される電圧Ｖｇｓを常に必要最低限の電圧で与えられる。
たとえばパルス生成部３００は、比較器２００の校正用ＡＺスイッチングトランジスタが接続される差動回路と同じ構成を用いて校正用ＡＺスイッチングトランジスタのソース電位を複製する。
さらに、パルス生成部３００は、校正用ＡＺスイッチングトランジスタと同種類のトランジスタのダイオード結線を用いてその閾値相当の電圧が反映された振幅で制御パルスＣＰＬを生成し、生成した制御パルスＣＰＬを比較器に供給するように構成されている。
したがって、本実施形態によれば、以下の効果を得ることができる。
すなわち、校正用ＡＺスイッチングトランジスタの制御パルスＣＰＬの振幅を温度やプロセスばらつきに連動して常に最適に制御する仕組みを有する。このため、比較器に生じるオフセットの発生量を最小に維持し続けることが可能となり、結果的にオフセット量の変動も抑制することができる。
また、画素信号をＡＤ変換した際の出力変動が抑制されるため、ＡＤ変換で絶対的に確保する必要があるレンジが小さくなる。このため、多画素化や高フレームレート化によってＡＤ変換期間が短縮されても正確な信号処理を実現することができる。
本回路を校正するための各トランジスタは、その加工精度が最大にずれたとしても必ず校正用ＡＺスイッチングトランジスタをオンできるＶｇｓを発生するサイズで構成され、素子やバイアス電流も比較器と揃えて構成される。
このため、安定動作が可能で、振幅レベルを合わせこむためのトリミング処理などが不要である。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム４００は、図１６に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス４１０を有する。
カメラシステム４００は、撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
さらに、カメラシステム４００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。
駆動回路４３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。
また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１および図２に示したＣＭＯＳイメージセンサの画素データ読み出し動作のタイミングチャートを示す図である。 校正後の比較器に発生するＤＣ的なオフセットにより生じる現象について説明するための図である。 本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係る比較器の構成例を示す回路図である。 本実施形態に係るパルス生成部の概念的な回路構成例を示す図である。 本実施形態に係るパルス生成部の具体的な回路構成例を示す図である。 ＤＣカット容量であるキャパシタを通過する信号成分が、ＤＡＣと垂直信号線で異なる場合に発生する現象を説明するための図である。 低温やプロセス変動でトランジスタの電流能力が増加すると、制御パルスの傾斜が変化することを説明するための図である。 リセットレベルのＡＤ変換後の出力状態を本発明と通常技術と比較した結果を示す図である。 本実施形態に係るパルス生成部の他の構成例を示す図である。 本実施形態に係る比較器の全画素動作時のタイミングチャートである。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
符号の説明
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・比較器、２１０・・・第１アンプ、２２０・・・第２アンプ、ＰＴ２１３，ＰＴ２１４・・・ＡＺスイッチとしてのＰＭＯＳトランジスタ、３００・・・パルス生成部、ＰＴ３１１，ＰＴ３１２・・・ＰＭＯＳトランジスタ、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・レンズ、４３０・・・駆動回路、４４０・・・信号処理回路。

Claims (11)

  1. 信号入力端子と、
    上記信号入力端子と信号線との間に接続されたキャパシタと、
    上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、
    振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、
    上記校正用スイッチングトランジスタは、
    上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、
    上記パルス生成部は、
    上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する
    比較器。
  2. 上記パルス生成部は、
    上記閾値相当の電圧を、上記校正用スイッチングトランジスタと同種類のトランジスタのダイオード結線に発生する電圧から得る
    請求項１記載の比較器。
  3. 一方のトランジスタのゲートに参照電圧を受け、他方のトランジスタのゲートに信号電圧を受けて、当該参照電圧と当該信号電圧との比較動作を行い、それぞれの制御端子が第１の信号入力端子および第２の信号入力端子を形成する差動トランジスタと、
    上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、
    上記差動トランジスタの他方のトランジスタの制御端子と上記信号電圧の入力ライン間に接続された第２のキャパシタと、を含み、
    上記校正用スイッチングトランジスタは、
    上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されて、各ゲートに上記制御パルスが供給される
    請求項１または２記載の比較器。
  4. 信号入力端子と信号線との間に接続されたキャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するために、電界効果トランジスタにより形成される校正用スイッチングトランジスタを、制御パルスの振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスによりオン、オフ制御するに際し、
    上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する
    比較器の校正方法。
  5. 上記閾値相当の電圧を、上記校正用スイッチングトランジスタと同種類のトランジスタのダイオード結線に発生する電圧から得る
    請求項４記載の比較器の校正方法。
  6. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
    上記画素信号読み出し回路は、
    画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
    上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
    上記各比較器は、
    信号入力端子と、
    上記信号入力端子と信号線との間に接続されたキャパシタと、
    上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、
    振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、
    上記校正用スイッチングトランジスタは、
    上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、
    上記パルス生成部は、
    上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する
    固体撮像素子。
  7. 上記パルス生成部は、
    上記閾値相当の電圧を、上記校正用スイッチングトランジスタと同種類のトランジスタのダイオード結線に発生する電圧から得る
    請求項６記載の固体撮像素子。
  8. 一方のトランジスタのゲートに参照電圧を受け、他方のトランジスタのゲートに信号電圧を受けて、当該参照電圧と当該信号電圧との比較動作を行い、それぞれの制御端子が第１の信号入力端子および第２の信号入力端子を形成する差動トランジスタと、
    上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、
    上記差動トランジスタの他方のトランジスタの制御端子と上記信号電圧の入力ライン間に接続された第２のキャパシタと、を含み、
    上記校正用スイッチングトランジスタは、
    上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されて、各ゲートに上記制御パルスが供給される
    請求項６または７記載の固体撮像素子。
  9. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
    上記画素信号読み出し回路は、
    画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
    上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
    上記各比較器は、
    信号入力端子と、
    上記信号入力端子と信号線との間に接続されたキャパシタと、
    上記キャパシタに信号電圧と比較器の動作点との電圧差を定期的に充電するためにオン、オフ制御される電界効果トランジスタにより形成される校正用スイッチングトランジスタと、
    振幅が電源電圧よりも低く、かつ上記電界効果トランジスタがスイッチとして機能する振幅の制御パルスを生成するパルス生成部と、を有し、
    上記校正用スイッチングトランジスタは、
    上記電界効果トランジスタが、上記制御パルスにより、上記キャパシタへの充電を実施する際にオン状態に、充電を終了する際にオフ状態に遷移し、
    上記パルス生成部は、
    上記校正用スイッチングトランジスタと同じ特性を有する複製用トランジスタを含み、当該複製用トランジスタにより上記校正用スイッチングトランジスタのソース電位を複製し、当該ソース電位から当該校正用スイッチングトランジスタの閾値相当の電圧が反映された制御電圧で、上記校正用スイッチングトランジスタがオンとなるゲート電圧を上記制御パルスとして供給する
    カメラシステム。
  10. 上記パルス生成部は、
    上記閾値相当の電圧を、上記校正用スイッチングトランジスタと同種類のトランジスタのダイオード結線に発生する電圧から得る
    請求項９記載のカメラシステム。
  11. 一方のトランジスタのゲートに参照電圧を受け、他方のトランジスタのゲートに信号電圧を受けて、当該参照電圧と当該信号電圧との比較動作を行い、それぞれの制御端子が第１の信号入力端子および第２の信号入力端子を形成する差動トランジスタと、
    上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、
    上記差動トランジスタの他方のトランジスタの制御端子と上記信号電圧の入力ライン間に接続された第２のキャパシタと、を含み、
    上記校正用スイッチングトランジスタは、
    上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されて、各ゲートに上記制御パルスが供給される
    請求項９または１０記載のカメラシステム。
JP2008175023A 2008-07-03 2008-07-03 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム Expired - Fee Related JP4725608B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008175023A JP4725608B2 (ja) 2008-07-03 2008-07-03 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム
US12/494,865 US8259196B2 (en) 2008-07-03 2009-06-30 Comparator, method of calibrating comparator, solid-state imaging device, and camera system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008175023A JP4725608B2 (ja) 2008-07-03 2008-07-03 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム

Publications (2)

Publication Number Publication Date
JP2010016656A JP2010016656A (ja) 2010-01-21
JP4725608B2 true JP4725608B2 (ja) 2011-07-13

Family

ID=41464060

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008175023A Expired - Fee Related JP4725608B2 (ja) 2008-07-03 2008-07-03 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム

Country Status (2)

Country Link
US (1) US8259196B2 (ja)
JP (1) JP4725608B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9635299B2 (en) 2012-09-10 2017-04-25 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and imaging apparatus including an adjusting circuit that reduces an amplitude of a control signal from a control unit

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5552858B2 (ja) * 2010-03-26 2014-07-16 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP5476190B2 (ja) * 2010-03-31 2014-04-23 本田技研工業株式会社 固体撮像装置
KR101682118B1 (ko) * 2010-05-11 2016-12-02 삼성전자주식회사 수평 밴드 노이즈를 감소시킬 수 있는 증폭기와 이를 포함하는 장치들
JP5791338B2 (ja) * 2011-04-07 2015-10-07 キヤノン株式会社 固体撮像装置及びその駆動方法
KR101850086B1 (ko) 2011-07-08 2018-04-19 삼성전자주식회사 듀얼 모드 비교기 및 이를 포함하는 아날로그 투 디지털 컨버터
JP5935285B2 (ja) * 2011-10-19 2016-06-15 ソニー株式会社 撮像装置および撮像表示システム
EP2823638A1 (en) * 2012-02-29 2015-01-14 Sabanci Üniversitesi Self-reset asynchronous pulse frequency modulated droic with extended counting and having reduced quantization noise
JP6317568B2 (ja) 2013-11-15 2018-04-25 キヤノン株式会社 比較回路およびそれを用いた撮像素子並びに比較回路の制御方法
JP6561315B2 (ja) * 2014-01-21 2019-08-21 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2015233184A (ja) 2014-06-09 2015-12-24 ソニー株式会社 イメージセンサ、電子機器、コンパレータ、及び、駆動方法
US10536654B2 (en) * 2014-08-25 2020-01-14 Sony Corporation Signal processing apparatus, control method, image pickup element, and electronic device
JP6422319B2 (ja) 2014-12-02 2018-11-14 キヤノン株式会社 撮像装置、及びそれを用いた撮像システム
EP3054597B1 (en) * 2015-02-09 2020-04-15 Nokia Technologies Oy An apparatus and methods for sensing
US9800810B2 (en) * 2015-08-20 2017-10-24 Canon Kabushiki Kaisha Imaging apparatus and imaging system
US9728271B2 (en) * 2015-10-30 2017-08-08 Sony Semiconductor Solutions Corporation Charge injection noise reduction in sample-and-hold circuit
US9736413B1 (en) * 2016-02-03 2017-08-15 Sony Corporation Image sensor and electronic device with active reset circuit, and method of operating the same
US10079990B2 (en) * 2016-09-27 2018-09-18 Omnivision Technologies, Inc. Comparator for double ramp analog to digital converter
US9967489B2 (en) * 2016-10-06 2018-05-08 Semiconductor Components Industries, Llc Image pixels with in-column comparators
CN108321773B (zh) * 2018-02-07 2019-07-30 上海艾为电子技术股份有限公司 检测电路及应用其的电子装置
JP2021193760A (ja) * 2018-09-26 2021-12-23 ソニーセミコンダクタソリューションズ株式会社 撮像素子及び光検出素子
JP7092693B2 (ja) * 2019-01-25 2022-06-28 ルネサスエレクトロニクス株式会社 固体撮像装置
EP3706409B1 (en) * 2019-03-07 2022-05-11 Melexis Technologies NV Pixel voltage regulator
US10700674B1 (en) 2019-08-15 2020-06-30 Novatek Microelectronics Corp Differential comparator circuit
WO2021127809A1 (en) * 2019-12-23 2021-07-01 Huawei Technologies Co., Ltd. Imaging apparatus and imaging method
JP7204694B2 (ja) * 2020-02-26 2023-01-16 キヤノン株式会社 比較器、ａｄ変換器、光電変換装置及び撮像システム
JP7204695B2 (ja) * 2020-02-26 2023-01-16 キヤノン株式会社 比較器、ａｄ変換器、光電変換装置及び撮像システム
JP2022034709A (ja) * 2020-08-19 2022-03-04 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、および、撮像装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4107269B2 (ja) 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP4238900B2 (ja) * 2006-08-31 2009-03-18 ソニー株式会社 固体撮像装置、撮像装置
JP5088661B2 (ja) * 2006-12-05 2012-12-05 セイコーエプソン株式会社 半導体装置および電気光学装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9635299B2 (en) 2012-09-10 2017-04-25 Panasonic Intellectual Property Management Co., Ltd. Solid-state imaging device and imaging apparatus including an adjusting circuit that reduces an amplitude of a control signal from a control unit

Also Published As

Publication number Publication date
JP2010016656A (ja) 2010-01-21
US20100002120A1 (en) 2010-01-07
US8259196B2 (en) 2012-09-04

Similar Documents

Publication Publication Date Title
JP4725608B2 (ja) 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム
US10567686B2 (en) Solid-state imaging device and camera system
US10237504B2 (en) Solid-state imaging device and camera system with columm parallel ADC
US8466995B2 (en) Solid-state imaging device and camera system
JP4661876B2 (ja) 固体撮像素子、およびカメラシステム
JP5434502B2 (ja) 固体撮像素子およびその駆動方法、カメラシステム
JP2010093641A (ja) 固体撮像素子およびカメラシステム
JP5206861B2 (ja) Ａｄ変換装置およびその方法、固体撮像素子およびその駆動方法、並びにカメラシステム

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100414

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100420

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100614

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110315

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110328

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140422

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees