JP5206861B2 - Ａｄ変換装置およびその方法、固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents
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Description
本発明は、ＡＤ変換装置およびその方法、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
これを除去する一般的な手法として、相関２重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）で読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
ＣＤＳの具体的な手法にはさまざまな方法がある。
以下に、一般的なＣＭＯＳイメージセンサについて説明する。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素１０は、光電変換素子としてたとえばフォトダイオード１１を有し、この１個のフォトダイオード１１に対して、転送トランジスタ１２、増幅トランジスタ１３、選択トランジスタ１４、リセットトランジスタ１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１２は、フォトダイオード１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、フォトダイオード１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
フローティングディフュージョンＦＤには、増幅トランジスタ１３のゲートが接続されている。増幅トランジスタ１３は、選択トランジスタ１４を介して信号線ＬＳＧＮに接続され、画素部外の定電流源１６とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
そして、選択制御線ＬＳＥＬを通してアドレス信号が選択トランジスタ１４のゲートに与えられ、選択トランジスタ１４がオンすると、増幅トランジスタ１３はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を出力（垂直）信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された信号電圧は、画素信号読み出し回路に出力される。
リセットトランジスタ１５は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
より具体的には、画素をリセットするときは、転送トランジスタ１２をオンし、光電変換素子１１にたまった電荷をはきすて、次に転送トランジスタ１２をオフし、光電変換素子１１が光信号を電荷に変換し、蓄積する。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
読み出し時には、リセットトランジスタ１５をオンしてフローティングディフュージョンＦＤをリセットし、リセットトランジスタ１５をオフし、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３、選択トランジスタ１４を通して出力する。このときの出力をＰ相出力とする。
次に、転送トランジスタ１２をオンして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、そのときのフローティングディフュージョンＦＤの電圧を増幅トランジスタ１３で出力する。このときの出力をＤ相出力とする。
Ｄ相出力とＰ相出力の差分を画像信号とすることで、画素ごとの出力のＤＣ成分のばらつきだけでなく、フローティングディフュージョンのＦＤリセットノイズも画像信号から除去することができる。
これらの動作は、たとえば転送トランジスタ１２、選択トランジスタ１４およびリセットトランジスタ１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。
図２は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子２０は、図２に示すように、撮像部としての画素部２１、垂直走査回路２２、水平転送走査回路２３、タイミング制御回路２４、ＡＤＣ群２５、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog converter)と略す）２６、アンプ回路（Ｓ／Ａ）２７、および信号処理回路２８を有する。
画素部２１は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
また、固体撮像素子２０においては、画素部２１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路２４、行アドレスや行走査を制御する垂直走査回路２２、そして列アドレスや列走査を制御する水平転送走査回路２３が配置される。
ＡＤＣ群２５は、ＤＡＣ２６により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器（コンパレータ）２５−１と、比較時間をカウントするカウンタ２５−２と、カウント結果を保持するラッチ２５−３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
ＡＤＣ群２５は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５−３の出力は、たとえば２ｎビット幅の水平転送線２９に接続されている。
そして、水平転送線２９に対応した２ｎ個のアンプ回路２７、および信号処理回路２８が配置される。
ＡＤＣ群２５においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器（比較器）２５−１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器２５−１と同様に列毎に配置されたカウンタ２５−２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５−１の出力が反転し、カウンタ２５−２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３により、ラッチ２５−３に保持されたデータが、水平転送線２９、アンプ回路２７を経て信号処理回路２８に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述したように、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、コンパレータはＤＡＣからのＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
そして、プレビューやドラフトモードでフレームレートを上げる場合、低消費電流化が有効であるため、カラムの比較器の間欠動作が必要である。
ところが、比較器の電流源をオフする制御のみであると、非動作比較器の各ノード確定までの動作時間が、２個直列のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタまたはｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのオン抵抗と寄生容量で決まる時定数で決まる。
このため、１行の動作時間に対し、非動作比較器の初期化動作が遅く、動作中の比較器が行動作開始後すぐに初期化（以降ＡＺ）、リセット信号のサンプリング、ＡＤ変換（以降Ｐ相）、画素信号のサンプリング、ＡＤ変換（以降Ｄ相）を行う場合、非動作比較器の初期化不良のため、非動作の比較器部でのＡＺ終了時のフィードスルー量、チャージインジェクション量が大きくなるため、ＲＡＭＰ波へのＡＣカップリングが大きくなり、カラム比較器の間欠動作において、Ｐ相ばらつき量や固定縦筋量が大きくなり、画質に影響を与える。
ところが、比較器の電流源をオフする制御のみであると、非動作比較器の各ノード確定までの動作時間が、２個直列のｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタまたはｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタのオン抵抗と寄生容量で決まる時定数で決まる。
このため、１行の動作時間に対し、非動作比較器の初期化動作が遅く、動作中の比較器が行動作開始後すぐに初期化（以降ＡＺ）、リセット信号のサンプリング、ＡＤ変換（以降Ｐ相）、画素信号のサンプリング、ＡＤ変換（以降Ｄ相）を行う場合、非動作比較器の初期化不良のため、非動作の比較器部でのＡＺ終了時のフィードスルー量、チャージインジェクション量が大きくなるため、ＲＡＭＰ波へのＡＣカップリングが大きくなり、カラム比較器の間欠動作において、Ｐ相ばらつき量や固定縦筋量が大きくなり、画質に影響を与える。
本発明は、間欠カラム動作時におけるＰ相ばらつき量や縦筋量を小さくすることが可能で、ひいては画質の向上を図れるＡＤ変換装置およびその方法、固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。
本発明の第１の観点は、間欠動作が可能な固体撮像素子であって、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチを有し、当該初期化用スイッチに印加する初期化信号が、水平方向における間欠動作の基本単位分だけ並列して独立に制御され、非動作行開始に当該初期化用スイッチがオフ状態に保持される。
好適には、上記各比較器は、一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタを含む第１アンプと、上記第１アンプの出力をゲインアップして出力する第２アンプと、を有し、上記第１アンプは、上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、上記差動トランジスタの他方のトランジスタの制御端子と上記読み出し信号の入力ライン間に接続された第２のキャパシタと、を含み、上記初期化用スイッチは、上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されている。
好適には、上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、対象比較器の非動作行開始時に、上記追加の初期化用スイッチがオフ状態に保持される。
好適には、上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、上記追加の初期化用スイッチが動作状態にかかわらずオン状態に保持される。
好適には、上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノード、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとのうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードが、対象比較器の非動作行開始時に、固定電位に設定される。
本発明の第２の観点のカメラシステムは、間欠動作が可能な固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、上記画素信号読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、上記比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチを有し、当該初期化用スイッチに印加する初期化信号が、水平方向における間欠動作の基本単位分だけ並列して独立に制御され、非動作行開始に当該初期化用スイッチがオフ状態に保持される。
本発明によれば、比較器における行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチが、初期化信号により、水平方向における間欠動作の基本単位分だけ並列して独立に制御される。
そして、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
そして、画素信号読み出し回路において、読み出し信号電位と参照電圧とが比較判定され、その判定信号が出力される。そして、カウンタは、比較器の出力により動作が制御され、対応する比較器の比較時間がカウントされる。
本発明によれば、間欠カラム動作時におけるＰ相ばらつき量や縦筋量を小さくすることが可能で、ひいては画質の向上を図ることができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
図３は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
図４は、図３の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
この固体撮像素子１００は、図３および図４に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、画素信号読み出し回路としてのＡＤＣ群１５０、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図１に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
そして、タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
また、固体撮像素子１００においては、画素部１１０の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
そして、タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０は、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１と、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とからなるＡＤＣが複数列配列されている。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
ＡＤＣ群１５０においては、垂直信号線に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
そして、本実施形態に係るＡＤＣ群（画素信号読み出し回路）１５０においては、非動作比較器の初期化不良のため、非動作の比較器部でのＡＺ終了時のフィードスルー量、チャージインジェクション量が大きくなることを抑制し、ＲＡＭＰ波へのＡＣカップリングが大きくなることを抑制し、カラム比較器の間欠動作において、Ｐ相ばらつき量や固定縦筋量を小さくでき、画質の向上を図れるように、比較器１５１が以下に示す第１〜第４の構成例のように構成される。
カラム毎に配置される各比較器１５１は、第１の構成例として、縦続接続された第１アンプと第２アンプを有し、行動作開始時に各カラム毎に動作点を決めるための初期化（オートゼロ：ＡＺ）用スイッチ(以下、ＡＺスイッチ)に印加する初期化信号を、水平方向間欠動作基本単位分だけ並列独立制御することで、非動作比較器のＡＺスイッチのみ非動作行開始時にオフに固定にする。
第１アンプは初段で低速信号比較動作を行い動作帯域を狭くし、次段の第２アンプはゲインアップするように構成される。
第１アンプは初段で低速信号比較動作を行い動作帯域を狭くし、次段の第２アンプはゲインアップするように構成される。
また、第２の構成例の各比較器では、追加のＡＺスイッチを設けてＡＺスイッチを２個直列にし、対象比較器の非動作行開始時に、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタをオフにする。
また、第３の構成例の各比較器では、追加のＡＺスイッチを設けてＡＺスイッチを２個直列にし、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタを常時オンにする。
また、第４の構成例の各比較器では、少なくともＡＺスイッチのＲＡＭＰ波との容量結合端を、対象比較器の非動作行開始時にプルアップする。
また、第３の構成例の各比較器では、追加のＡＺスイッチを設けてＡＺスイッチを２個直列にし、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタを常時オンにする。
また、第４の構成例の各比較器では、少なくともＡＺスイッチのＲＡＭＰ波との容量結合端を、対象比較器の非動作行開始時にプルアップする。
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し回路）１５０の比較器１５１の構成、機能、およびその制御について詳細に説明する。
以下の比較器は符号２００を付して説明する。
以下の比較器は符号２００を付して説明する。
図５は、本実施形態に係る比較器の第１の構成例を示す回路図である。
比較器２００は、図５に示すように、初段で低速信号比較動作を行い動作帯域を狭くする機能を有する第１アンプ２１０、および第１アンプ２１０の出力をゲインアップする機能を有する第２アンプ２２０が縦続接続されている。
そして、比較器２００は、行動作開始時に各カラム毎に動作点を決めるためのＡＺスイッチに印加する第１アンプ２１０のための第１のＡＺ（初期化）信号ＰＳＥＬを、水平方向（比較器の配列方向、列方向）の間欠動作基本単位分だけ並列に独立して制御することで、非動作比較器のＡＺスイッチのみ非動作行開始時にオフに固定にするように構成されている。
そして、比較器２００は、行動作開始時に各カラム毎に動作点を決めるためのＡＺスイッチに印加する第１アンプ２１０のための第１のＡＺ（初期化）信号ＰＳＥＬを、水平方向（比較器の配列方向、列方向）の間欠動作基本単位分だけ並列に独立して制御することで、非動作比較器のＡＺスイッチのみ非動作行開始時にオフに固定にするように構成されている。
第１アンプ２１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１５、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＴ２１１〜ＮＴ２１４、およびＡＺレベルのサンプリング容量である第１のキャパシタＣ２１１，キャパシタＣ２１２を有する。
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１４のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１４のソースがＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは接地電位ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１４のドレインに接続され、ＮＭＯＳトランジスタＮＴ２１４のソースがＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２１１のゲートがキャパシタＣ２１１の第１電極に接続され、その接続点によりノードＮＤ２１３が形成されている。そして、キャパシタＣ２１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１４のゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のドレインがノードＮＤ２１１に接続され、ソースがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のドレインがノードＮＤ２１２に接続され、ソースがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
また、ＰＭＯＳトランジスタＰＴ２１５のソースが電源電位ＶＤＤに接続され、ドレインが出力ノードＮＤ２１２に接続され、ゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１４のゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のドレインがノードＮＤ２１１に接続され、ソースがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のドレインがノードＮＤ２１２に接続され、ソースがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
また、ＰＭＯＳトランジスタＰＴ２１５のソースが電源電位ＶＤＤに接続され、ドレインが出力ノードＮＤ２１２に接続され、ゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
このような構成を有する第１アンプ２１０において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２によりＮＭＯＳトランジスタＮＴ２１３を電流源とする差動の比較部が構成されている。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
また、ＮＭＯＳトランジスタＮＴ２１４は、制御信号ＭＡＢＫがローレベルの場合にはオフして第１アンプ２１０を非動作状態とし、ハイレベルの場合にはオンして第１アンプ２１０を動作状態とする機能を有する。
ＰＭＯＳトランジスタＰＴ２１５は、制御信号ＭＡＢＫがローレベルの場合にはオンして第１アンプ２１０を非動作状態時の出力ノードＮＤ２１２に接続される出力ラインを電源電位ＶＤＤに固定し、次段の第２アンプ２２０のゲート入力トランジスタを確実にカットオフさせる機能を有する。ＰＭＯＳトランジスタＰＴ２１５は、制御信号ＭＡＢＫがハイレベルの場合にはオフして第１アンプ２１０の出力１ｓｔｃｏｍｐを第２アンプ２２０に伝達させる機能を有する。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
また、ＮＭＯＳトランジスタＮＴ２１４は、制御信号ＭＡＢＫがローレベルの場合にはオフして第１アンプ２１０を非動作状態とし、ハイレベルの場合にはオンして第１アンプ２１０を動作状態とする機能を有する。
ＰＭＯＳトランジスタＰＴ２１５は、制御信号ＭＡＢＫがローレベルの場合にはオンして第１アンプ２１０を非動作状態時の出力ノードＮＤ２１２に接続される出力ラインを電源電位ＶＤＤに固定し、次段の第２アンプ２２０のゲート入力トランジスタを確実にカットオフさせる機能を有する。ＰＭＯＳトランジスタＰＴ２１５は、制御信号ＭＡＢＫがハイレベルの場合にはオフして第１アンプ２１０の出力１ｓｔｃｏｍｐを第２アンプ２２０に伝達させる機能を有する。
第２アンプ２２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２、およびＡＺレベルのサンプリング容量Ｃ２２１を有する。
ＰＭＯＳトランジスタＰＴ２１１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ２１０の出力ノードＮＤ２１２に接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＰＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに共通に接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＰＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに共通に接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２２１により入力および電流源回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、比較器２００の出力端子ＴＯＵＴに接続されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、比較器２００の出力端子ＴＯＵＴに接続されている。
次に、本実施形態に係る比較器２００の動作について図６〜図９に関連付けて説明する。
図６は、本実施形態に係る比較器の全画素動作時のタイミングチャートである。
図７は、本実施形態に係る比較器の１／４Ｈカラム間欠動作時の第１例のタイミングチャートである。
図８は、本実施形態に係る比較器の１／４Ｈカラム間欠動作時の第２例のタイミングチャートである。
図９は、第１の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図９の４カラムからなる１グループが水平方向における間欠動作の基本単位の一例である。
図７は、本実施形態に係る比較器の１／４Ｈカラム間欠動作時の第１例のタイミングチャートである。
図８は、本実施形態に係る比較器の１／４Ｈカラム間欠動作時の第２例のタイミングチャートである。
図９は、第１の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図９の４カラムからなる１グループが水平方向における間欠動作の基本単位の一例である。
比較器２００において、ＡＺ期間において、行動作開始時に各カラム毎に動作点を決めるために、第１のＡＺ信号ＰＳＥＬがローレベル、第２のＡＺ信号ＮＳＥＬはハイレベルで供給される。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオンする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオンする。
このようにＡＤＣ群１５０においては、比較器２００（１５１）を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
このようにＡＤＣ群１５０においては、比較器２００（１５１）を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
すなわち、図６の通常動作時のタイミングチャートに示すように、行動作開始直後に第１のＡＺ信号ＰＳＥＬがローレベル（Ｌ）、第２のＡＺ信号ＮＳＥＬがハイレベル（Ｈ）に設定されているが、このパルス期間でＡＺを行う。
次にＰ相動作である。画素のリセット信号ＲＳＴをうけてアナログ信号ＶＳＬが変化し、ＤＡＣ１６１からのランプ信号ＲＡＭＰとの比較を行うことでカラム毎にＡＤ変換する。
ＡＤ変換は比較器２００（１５１）のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００（１５１）の出力が変化することで後段のカウンタ動作を制御して行われる。
図６のＰ相期間が上記動作タイミングである。図６のタイミングチャートで出力信号compoutがＰ相期間開始直後、一旦ローレベルに変化して、ＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
ＡＤ変換は比較器２００（１５１）のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００（１５１）の出力が変化することで後段のカウンタ動作を制御して行われる。
図６のＰ相期間が上記動作タイミングである。図６のタイミングチャートで出力信号compoutがＰ相期間開始直後、一旦ローレベルに変化して、ＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
次にＤ相動作である。Ｐ相と同じ経路でＡＤ変換するが、P相と比べて、Ｄ相では画素で光電変換した信号量が大きいため、一般的にＡＤ変換のダイナミックレンジが広くなる。
そのため、図６のＰ相ＲＡＭＰ波と同じ階調でＡＤ変換する場合、Ｄ相期間はＰ相期間と比較して長くなる。ＡＤ変換動作はＰ相と同じく、比較器２００（１５１）のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００（１５１）の出力が変化することで後段のカウンタ動作を制御して行われる。
図６のＤ相期間が上記動作タイミングである。図６のタイミングチャートで出力信号compoutがＰ相期間終了直後に再度ローレベルに変化するが、Ｄ相期間でＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
このように各行動作で各カラム毎のＡＺ、Ｐ相、Ｄ相動作が同じ経路で２重に行われることにより、各カラム毎の固有のばらつきやkＴＣノイズなどがアナログＣＤＳで除去される。
そのため、図６のＰ相ＲＡＭＰ波と同じ階調でＡＤ変換する場合、Ｄ相期間はＰ相期間と比較して長くなる。ＡＤ変換動作はＰ相と同じく、比較器２００（１５１）のＡＺ以降ハイインピーダンス（ＨｉＺ）になっている、第１アンプ２１０のノードＮＤ２１３，ＮＤ２１４へのランプ信号ＲＡＭＰ、アナログ信号ＶＳＬのカップリングした各信号が交差する時点で比較器２００（１５１）の出力が変化することで後段のカウンタ動作を制御して行われる。
図６のＤ相期間が上記動作タイミングである。図６のタイミングチャートで出力信号compoutがＰ相期間終了直後に再度ローレベルに変化するが、Ｄ相期間でＲＡＭＰ波とアナログ信号ＶＳＬが交差した時点でハイレベルに変化していることがわかる。
このように各行動作で各カラム毎のＡＺ、Ｐ相、Ｄ相動作が同じ経路で２重に行われることにより、各カラム毎の固有のばらつきやkＴＣノイズなどがアナログＣＤＳで除去される。
そして、本実施形態においては、基本的に、比較器２００（１５１）のＡＺ入力である第１のＡＺ(初期化)信号ＰＳＥＬを、水平方向における間欠動作の基本単位分だけ比較器２００（１５１）の並列独立制御することで、非動作比較器のＡＺスイッチのみ非動作行開始時にオフに固定にする。
１例として図９に図５の比較器を４カラム分まとめたブロック図を、また図７に１／４Hカラム間欠動作のタイミングチャートを示している。
アナログ信号ＶＳＬ、第１のＡＺ信号ＰＳＥＬ、制御信号ＭＡＢＫは各カラム毎にあり、ランプ信号ＲＡＭＰ、バイアス信号ＢＩＡＳは各カラムに並列に入力される。
制御信号ＭＡＢＫは、図５で比較器２００（１５１）を非動作時にスタンバイにする信号でＮＭＯＳトランジスタＮＴ２１４のゲートに供給され、バイアス信号ＢＩＡＳは第１アンプ２１０の定電流源としてのＮＭＯＳトランジスタＮＴ２１３のゲートに供給されるＤＣ(直流)アナログ信号である。
１例として図９に図５の比較器を４カラム分まとめたブロック図を、また図７に１／４Hカラム間欠動作のタイミングチャートを示している。
アナログ信号ＶＳＬ、第１のＡＺ信号ＰＳＥＬ、制御信号ＭＡＢＫは各カラム毎にあり、ランプ信号ＲＡＭＰ、バイアス信号ＢＩＡＳは各カラムに並列に入力される。
制御信号ＭＡＢＫは、図５で比較器２００（１５１）を非動作時にスタンバイにする信号でＮＭＯＳトランジスタＮＴ２１４のゲートに供給され、バイアス信号ＢＩＡＳは第１アンプ２１０の定電流源としてのＮＭＯＳトランジスタＮＴ２１３のゲートに供給されるＤＣ(直流)アナログ信号である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器２００（１５１）はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）固定にする。
第１の構成例では、上記例の場合、行動作開始時に制御信号ＭＡＢＫだけではなく、第１のＡＺ信号ＰＳＥＬ<2:0>もハイレベル（Ｈ）に固定にし、非動作比較器のＡＺスイッチ動作も行わないように制御する。
このとき動作カラムの比較器のＡＺスイッチをオンさせるため、第１のＡＺ信号ＰＳＥＬ<3>は通常通りローレベルに設定する。
図７に示すように、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行うが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となる。これと同時にＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションが容量カップリングを介してＲＡＭＰ波に伝わることがない。このため、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
第１の構成例では、上記例の場合、行動作開始時に制御信号ＭＡＢＫだけではなく、第１のＡＺ信号ＰＳＥＬ<2:0>もハイレベル（Ｈ）に固定にし、非動作比較器のＡＺスイッチ動作も行わないように制御する。
このとき動作カラムの比較器のＡＺスイッチをオンさせるため、第１のＡＺ信号ＰＳＥＬ<3>は通常通りローレベルに設定する。
図７に示すように、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行うが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となる。これと同時にＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションが容量カップリングを介してＲＡＭＰ波に伝わることがない。このため、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
図１０は、本実施形態に係る比較器の第２の構成例を示す回路図である。
図１１は、第２の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図１１の４カラムからなる１グループが水平方向間欠動作基本単位の一例である。
図１１は、第２の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図１１の４カラムからなる１グループが水平方向間欠動作基本単位の一例である。
第２の構成例の比較器２００Ａが第１の構成例の比較器２００と異なる点は、第１アンプ２１０ＡのＡＺスイッチのノードＮＤ２１３，ＮＤ２１４側に追加のＡＺスイッチを設けてそれぞれ２個直列にし、対象比較器の非動作行開始時に、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタをオフにする点にある。
具体的には、第１アンプ２１０Ａにおいて、ノードＮＤ２１３とＰＭＯＳトランジスタＰＴ２１３のソース間にＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１６のソース、ドレインが接続されている。同様に、ノードＮＤ２１４とＰＭＯＳトランジスタＰＴ２１４のソース間にＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１７のソース、ドレインが接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートが制御信号ＭＡＢＫの反転信号ＸＭＡＢＫの入力端子ＴＸＭＡＢＫに共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートが制御信号ＭＡＢＫの反転信号ＸＭＡＢＫの入力端子ＴＸＭＡＢＫに共通に接続されている。
１例として図１１に図１０の比較器を４カラム分まとめたブロック図を、また図８に第２の構成例における１／４Ｈカラム間欠動作のタイミングチャートを示している。
図１０と第１の構成例で使用した図９との違いは、第１のＡＺ信号ＰＳＥＬが全カラムに並列に入力されている点と、制御信号ＭＡＢＫ<3:0>の各反転信号ＸＭＡＢＫ<3:0>を制御信号として使用し、追加した容量側のＡＺスイッチのＰＭＯＳトランジスタＰＴ２１６、ＰＴ２１７のゲートに入力とする点である。
図１０と第１の構成例で使用した図９との違いは、第１のＡＺ信号ＰＳＥＬが全カラムに並列に入力されている点と、制御信号ＭＡＢＫ<3:0>の各反転信号ＸＭＡＢＫ<3:0>を制御信号として使用し、追加した容量側のＡＺスイッチのＰＭＯＳトランジスタＰＴ２１６、ＰＴ２１７のゲートに入力とする点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）に固定にする。
このとき、図８および図１１に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２１０ＡのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器のＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１６，ＰＴ２１７が行開始時に制御信号ＭＡＢＫの反転信号ＸＭＡＢＫ<2:0>でオフになっているため、容量カップリングを介してＲＡＭＰ波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
このとき、図８および図１１に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２１０ＡのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器のＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１６，ＰＴ２１７が行開始時に制御信号ＭＡＢＫの反転信号ＸＭＡＢＫ<2:0>でオフになっているため、容量カップリングを介してＲＡＭＰ波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
図１２は、本実施形態に係る比較器の第３の構成例を示す回路図である。
図１３は、第３および第４の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図１３の４カラムからなる１グループが水平方向間欠動作基本単位の一例である。
図１３は、第３および第４の構成例の比較器を４カラム分まとめて制御対象の１グループとした例を示す図である。この図１３の４カラムからなる１グループが水平方向間欠動作基本単位の一例である。
第３の構成例の比較器３００Ｂが第２の構成例の比較器２２０Ａと異なる点は、第１アンプ２１０ＡのＡＺをそれぞれ２個直列にし、対象比較器の非動作行開始時に、ＲＡＭＰ波との容量結合側のＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１６，ＰＴ２１７のゲートを固定電位ＶＳＳに接続して常時オンにする点にある。
１例として図１３に図１２の比較器を４カラム分まとめたブロック図を、また図８に１／４Ｈカラム間欠動作のタイミングチャートを示している。
図１３が第２の構成例で使用した図１１との違いは、制御信号ＭＡＢＫ<3:0>の各反転信号ＸＭＡＢＫ<3:0>を使用せず、追加した容量側のＡＺスイッチの入力を基準電位ＶＳＳに固定にし、全カラム動作時もカラム間欠動作時も常時オンとする点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）に固定にする。
このとき、図８および図１３に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２００ＢのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器のＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１６，ＰＴ２１７のオン抵抗とソース/ドレイン-基板容量、ゲート-ソース/ドレイン容量、その他配線寄生容量で高周波成分をフィルターアウトする。
このため、ＡＺスイッチングノイズが容量カップリングを介してＲＡＭＰ波に伝わる成分は、低周波、低振幅となり、カラムコンパレータの間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
図１３が第２の構成例で使用した図１１との違いは、制御信号ＭＡＢＫ<3:0>の各反転信号ＸＭＡＢＫ<3:0>を使用せず、追加した容量側のＡＺスイッチの入力を基準電位ＶＳＳに固定にし、全カラム動作時もカラム間欠動作時も常時オンとする点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）に固定にする。
このとき、図８および図１３に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２００ＢのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器のＡＺスイッチであるＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、容量側に追加したもう一つのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１６，ＰＴ２１７のオン抵抗とソース/ドレイン-基板容量、ゲート-ソース/ドレイン容量、その他配線寄生容量で高周波成分をフィルターアウトする。
このため、ＡＺスイッチングノイズが容量カップリングを介してＲＡＭＰ波に伝わる成分は、低周波、低振幅となり、カラムコンパレータの間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
図１４は、本実施形態に係る比較器の第４の構成例を示す回路図である。
第４の構成例の比較器２００Ｃが第２の構成例の比較器２００Ａと異なる点は、第１アンプ２０１ＣのＡＺスイッチのＲＡＭＰ波との容量結合端、すなわちノードＮＤ２１３，ＮＤ２１４を対象比較器の非動作行開始時にプルアップする点にある。
具体的には、ドレインがノードＮＤ２１３に接続され、ソースが電源電位ＶＤＤに接続されたスイッチとしてのＰＭＯＳトランジスタＰＴ２１８と、ドレインがノードＮＤ２１４に接続され、ソースが電源電位ＶＤＤに接続されたスイッチとしてのＰＭＯＳトランジスタＰＴ２１９とが設けられ、ＰＭＯＳトランジスタＰＴ２１８、ＰＴ２１９のゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
具体的には、ドレインがノードＮＤ２１３に接続され、ソースが電源電位ＶＤＤに接続されたスイッチとしてのＰＭＯＳトランジスタＰＴ２１８と、ドレインがノードＮＤ２１４に接続され、ソースが電源電位ＶＤＤに接続されたスイッチとしてのＰＭＯＳトランジスタＰＴ２１９とが設けられ、ＰＭＯＳトランジスタＰＴ２１８、ＰＴ２１９のゲートが制御信号ＭＡＢＫの入力端子ＴＭＡＢＫに接続されている。
１例として図１３に図１４の比較器を４カラム分まとめたブロック図を、また図８に１／４Ｈカラム間欠動作のタイミングチャートを示している。
図１４の比較器２００Ｃが第２および第３の構成例の比較器２００Ａ，２００Ｂとの違いは、ＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４に並列にノードＮＤ２１３、ＮＤ２１４をプルアップするＰＭＯＳトランジスタＰＴ２１８、ＰＴ２１９rを接続し、その入力として制御信号ＭＡＢＫ<3:0>を使用する点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）に固定にする。
このとき、図８および図１４に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２００ＢのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器の第１アンプ２１０ＣのノードＮＤ２１３、ＮＤ２１４は、制御信号ＭＡＢＫ<2:0>を行動作開始時にローレベル（Ｌ）に固定することで、アナログ電源にプルアップされるため、ＡＺ期間中、ＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、プルアップ用のＰＭＯＳトランジスタＰＴ２１８，ＰＴ２１９を介して、アナログ電源に逃がせる。
このまた、容量カップリングを介してＲＡＭＰ波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
図１４の比較器２００Ｃが第２および第３の構成例の比較器２００Ａ，２００Ｂとの違いは、ＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４に並列にノードＮＤ２１３、ＮＤ２１４をプルアップするＰＭＯＳトランジスタＰＴ２１８、ＰＴ２１９rを接続し、その入力として制御信号ＭＡＢＫ<3:0>を使用する点である。
水平方向間欠動作をアナログ的に制御するためには、行動作開始時に非動作カラムの比較器はスタンバイにする必要があり、たとえば０〜２カラムだけ非動作にするためには、制御信号ＭＡＢＫ<2:0>をローレベル（Ｌ）に固定、制御信号ＭＡＢＫ<3>だけハイレベル（Ｈ）に固定にする。
このとき、図８および図１４に示すように、第１のＡＺ信号ＰＳＥＬは全カラムの第１アンプ２００ＢのＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のゲートに入力されている。
このため、ＡＺスイッチ動作は全カラム分行われるが、０〜２カラム目は比較器の各ノードがスタンバイ状態になり、電流が流れなくなり、比較器出力がローレベル（Ｌ）に固定となるが、３カラム目の比較器はＡＺ、Ｐ相、Ｄ相動作を行う。
また、非動作比較器の第１アンプ２１０ＣのノードＮＤ２１３、ＮＤ２１４は、制御信号ＭＡＢＫ<2:0>を行動作開始時にローレベル（Ｌ）に固定することで、アナログ電源にプルアップされるため、ＡＺ期間中、ＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４のオンオフで発生するフィードスルーやチャージインジェクションは、プルアップ用のＰＭＯＳトランジスタＰＴ２１８，ＰＴ２１９を介して、アナログ電源に逃がせる。
このまた、容量カップリングを介してＲＡＭＰ波に伝わることがなく、カラム比較器の間欠動作において、動作カラムのＰ相ばらつき量や固定縦筋量を低減させることが可能である。
なお、全カラム動作は図６で示すタイミングチャートのうち、第１のＡＺ信号ＰＳＥＬがカラム毎にわかれていないタイミングチャートで示される。
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し回路（ＡＤＣ群）１５０と、を有し、ＡＤＣ群（画素信号読み出し回路）１５０は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、比較器の出力により動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有し、比較器１５１は、縦続接続された第１アンプと第２アンプを有し、行動作開始時に各カラム毎に動作点を決めるための初期化（ＡＺ）用スイッチ(ＡＺスイッチ)に印加する初期化信号を、水平方向における間欠動作の基本単位分だけ並列独立制御することで、非動作比較器のＡＺスイッチのみ非動作行開始時にオフに固定にする、あるいは、追加のＡＺスイッチを設けてＡＺスイッチを２個直列にし、対象比較器の非動作行開始時に、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタをオフにする、あるいは、追加のＡＺスイッチを設けてＡＺスイッチを２個直列にし、少なくともＲＡＭＰ波との容量結合側のスイッチトランジスタを常時オンにする、あるいは、少なくともＡＺスイッチのＲＡＭＰ波との容量結合端を、対象コンパレータの非動作行開始時にプルアップするように構成されることから、以下の効果を得ることができる。
すなわち、非動作比較器のハイインピーダンス（ＨｉＺ）ノードへのフィードスルー、チャージインジェクションの減少、高周波ノイズ成分のフィルタリング、またはプルアップ化により、間欠カラム動作時の縦筋量やP相ばらつきを小さくすることができ、ひいては画質の向上を図ることができる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１５に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０と、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０と、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１００・・・固体撮像素子、１２０・・・画素部、１３０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００・・・比較器、２１０・・・第１アンプ、２２０・・・第２アンプ、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
Claims (19)
- アナログ信号をデジタル信号に変換するＡＤ変換装置であって、
信号電位と参照電圧とを比較判定し、その比較時間に応じた判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、上記判定信号に関連するデータを保持する複数の保持部と、を含み、
上記各比較器は、
動作点を決めるための初期化用スイッチを有し、非動作対象列を含む間欠動作において、当該初期化用スイッチに印加する初期化信号が、動作対象となる列の比較器の初期化用スイッチのみオン状態となるように制御される
ＡＤ変換装置。 - 上記初期化信号が、間欠動作の基本単位分だけ並列して独立に制御される
請求項１記載のＡＤ変換装置。 - 全列を動作対象とする通常読み出し動作モード時には、
各列毎に動作点を決めるために、上記初期化信号が、動作対象となる全列の比較器の初期化用スイッチがオン状態となるように制御され、
非動作対象列を含む間欠読み出し動作モード時には、
動作対象列の動作点を決めるために、上記初期化信号が、動作対象となる列の比較器の初期化用スイッチのみオン状態となり、非動作対象の列の比較器の初期化用スイッチがオフ状態に固定されるように制御される
請求項１または２記載のＡＤ変換装置。 - 上記各保持部は、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間に対応するカウント値を保持する
請求項１から３のいずれか一に記載のＡＤ変換装置。 - 上記各比較器は、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタを含む差動比較部を有し、
上記差動比較部は、
上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、
上記差動トランジスタの他方のトランジスタの制御端子と上記読み出し信号の入力ライン間に接続された第２のキャパシタと、を含み、
上記初期化用スイッチは、
上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されている
請求項１から４のいずれか一に記載のＡＤ変換装置。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
対象比較器の非動作行開始時に、上記追加の初期化用スイッチがオフ状態に保持される
請求項５記載のＡＤ変換装置。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
上記追加の初期化用スイッチが動作状態にかかわらずオン状態に保持される
請求項５記載のＡＤ変換装置。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノード、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとのうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードが、対象比較器の非動作行開始時に、固定電位に設定される
請求項５記載のＡＤ変換装置。 - 間欠動作が可能な固体撮像素子であって、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その比較時間に応じた判定信号を出力する複数の比較器を含み、当該判定信号に応じたデータを取得し、
上記各比較器は、
各カラム毎に動作点を決めるための初期化用スイッチを有し、非動作対象列を含む間欠動作モードにおいて、当該初期化用スイッチに印加する初期化信号が、動作対象となる列の比較器の初期化用スイッチのみオン状態となるように制御される
固体撮像素子。 - 上記初期化信号が、間欠動作の基本単位分だけ並列して独立に制御される
請求項９記載の固体撮像素子。 - 全列を動作対象とする通常読み出し動作モード時には、
各カラム毎に動作点を決めるために、上記初期化信号が、動作対象となる全列の比較器の初期化用スイッチがオン状態となるように制御され、
非動作対象列を含む間欠読み出し動作モード時には、
動作対象列の動作点を決めるために、上記初期化信号が、動作対象となる列の比較器の初期化用スイッチのみオン状態となり、非動作対象の列の比較器の初期化用スイッチがオフ状態に固定されるように制御される
請求項９または１０記載の固体撮像素子。 - 上記画素信号読み出し回路は、
上記比較器の出力により動作が制御され、対応する上記比較器の比較時間に対応するカウント値を保持する複数の保持部を含む
請求項９から１１のいずれか一に記載の固体撮像素子。 - 上記各比較器は、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタを含む差動比較部を有し、
上記差動比較部は、
上記差動トランジスタの一方のトランジスタの制御端子と上記参照電圧の入力ライン間に接続された第１のキャパシタと、
上記差動トランジスタの他方のトランジスタの制御端子と上記読み出し信号の入力ライン間に接続された第２のキャパシタと、を含み、
上記初期化用スイッチは、
上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードと、上記一方のトランジスタのドレイン間、並びに、上記他方のトランジスタのゲートと上記第２のキャパシタとの接続ノードと、上記他方のトランジスタのドレイン間にそれぞれ配置されている
請求項９から１２のいずれか一に記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
対象比較器の非動作行開始時に、上記追加の初期化用スイッチがオフ状態に保持される
請求項１３記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間のうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとの間にさらに追加の初期化用スイッチが配置され、
上記追加の初期化用スイッチが動作状態にかかわらずオン状態に保持される
請求項１３記載の固体撮像素子。 - 上記一方のトランジスタ側の一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノード、および上記他方のトランジスタ側の他方の上記初期化用スイッチと上記他方のトランジスタのゲートと上記第１のキャパシタとの接続ノードとのうち、少なくとも、一方の上記初期化用スイッチと上記一方のトランジスタのゲートと上記第１のキャパシタとの接続ノードが、対象比較器の非動作行開始時に、固定電位に設定される
請求項１３記載の固体撮像素子。 - 動作点を決めるための初期化用スイッチを有し、信号電位と参照電圧とを比較判定し、その比較時間に応じた判定信号を出力する複数の比較器と、
上記比較器の出力により動作が制御され、上記判定信号に関連するデータを保持する複数の保持部と、を含み、
アナログ信号をデジタル信号に変換するＡＤ変換装置のＡＤ変換方法であって、
非動作対象列を含む間欠動作において、上記初期化用スイッチに印加する初期化信号を、動作対象となる列の比較器の初期化用スイッチのみオン状態となるように制御する
ＡＤ変換方法。 - 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
各カラム毎に動作点を決めるための初期化用スイッチを有し、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その比較時間に応じた判定信号を出力する複数の比較器を含み、当該判定信号に応じたデータを取得する、間欠動作が可能な固体撮像素子の駆動方法であって、
非動作対象列を含む間欠動作モードにおいて、上記初期化用スイッチに印加する初期化信号を、動作対象となる列の比較器の初期化用スイッチのみオン状態となるように制御する
固体撮像素子の駆動方法。 - 間欠動作が可能な固体撮像素子と、
上記撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しをカラム毎に行う画素信号読み出し回路と、を有し、
上記画素信号読み出し回路は、
画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、その比較時間に応じた判定信号を出力する複数の比較器を含み、当該判定信号に応じたデータを取得し、
上記各比較器は、
各カラム毎に動作点を決めるための初期化用スイッチを有し、非動作対象列を含む間欠動作モードにおいて、当該初期化用スイッチに印加する初期化信号が、動作対象となる列の比較器の初期化用スイッチのみオン状態となるように制御される
カメラシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011286192A JP5206861B2 (ja) | 2011-12-27 | 2011-12-27 | Ａｄ変換装置およびその方法、固体撮像素子およびその駆動方法、並びにカメラシステム |
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