JP2006014316A - サブサンプリングされたアナログ信号を平均化する改善された固体撮像素子及びその駆動方法 - Google Patents

Abstract

【課題】サブサンプリングされたアナログ信号を平均化する改善された固体撮像素子及びその駆動方法を提供する。
【解決手段】静止映像の撮像時には、平均化のためのスイッチがオフになった状態でピクセルカラムごとに個別映像信号を入力されてＣＤＳ方式でデジタル変換し、動映像の撮像時には、オンになったスイッチによって同色カラムの映像信号の平均化された映像信号を該当ＣＤＳ回路のうち、何れか１つを介してデジタル変換する固体撮像素子である。
【選択図】図２

Description

本発明は、固体撮像素子（ｓｏｌｉｄｓｔａｔｅ ｉｍａｇｅ ｓｅｎｓｉｎｇ ｄｅｖｉｃｅ）に係り、特にＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）型の固体撮像素子の動映像（ｍｏｖｉｎｇ ｐｉｃｔｕｒｅ）の実現に必要なサブサンプリングされたアナログ信号を平均化する回路及び固体撮像素子の駆動方法に関する。

固体撮像素子は、２種の方式に大別される。すなわち、ＣＩＳ型またはＣＣＤ（Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）型に分類される。ＣＩＳ型は、ＣＣＤ型に比べて低電圧動作が可能であり、消費電力が小さく、標準ＣＭＯＳ（ｃｏｍｐｌｉｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）工程を使用し、集積化に有利な長所を有するため、ＣＣＤ型に代替して現在多くの分野で使用されている。

ＣＩＳ型の固体撮像素子は、携帯電話カメラ、デジタルスチルカメラ（ｄｉｇｉｔａｌ ｓｔｉｌｌ ｃａｍｅｒａ）等に装着され、視野に展開される映像を撮像して電気的信号に変換し、デジタル信号処理部に伝送する。デジタル信号処理部は、固体撮像素子から出力されるカラーイメージデータ（Ｒ、Ｇ、Ｂデータ）を信号処理してＬＣＤ（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ）のようなディスプレイ装置を駆動する。特に、ＣＩＳ型固体撮像素子を適用するシステムで、固体撮像素子のサブサンプリングモード駆動は、垂直解像度を低下させて映像信号を出力するモードである。このようなサブサンプリングモードは、動映像ディスプレイ段階、撮像しようとする映像の撮像前にあらかじめ確認するプレビュー段階、または自動焦点設定段階など高解像度のディスプレイが不要な段階での高いフレームレートの支援のために行われる。

図１は、一般的なＣＩＳ型固体撮像素子１００を表わすブロック図である。図１を参照すると、一般的なＣＩＳ型固体撮像素子１００はＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイ１１０、ロードライバ１２０、及びアナログ−デジタル変換部（ＡＤＣ：Ａｎａｌｏｇ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１３０を備える。ロードライバ１２０は、ローデコーダ（図示せず）から制御信号を受け、ＡＤＣ１３０は、カラムデコーダ（図示せず）から制御信号を受ける。その他に固体撮像素子１００は、全般的なタイミング制御信号と各ピクセルの選択及び感知された映像信号の出力のためのアドレッシング信号とを生成するコントロール部（図示せず）を備える。通常、カラー固体撮像素子１００の場合に、ＡＰＳアレイ１１０をなす各ピクセルの上部に特定カラーの光だけを受光するカラーフィルタを設置するが、色信号を構成するために少なくとも３種のカラーフィルタを配置する。最も一般的なカラーフィルタアレイは、１行にＲ（ｒｅｄ）、Ｇ（ｇｒｅｅｎ）の２カラーのパターン、及び他の行にＧ（ｇｒｅｅｎ）、Ｂ（ｂｌｕｅ）の２カラーのパターンが反復的に配されるベイヤ（Ｂａｙｅｒ）パターンを有する。この際、輝度信号と密接な関連があるＧ（ｇｒｅｅｎ）はあらゆる行に配され、Ｒ（ｒｅｄ）カラー、Ｂ（ｂｌｕｅ）カラーは、各行ごとに交互に配されて輝度解像度を高める。デジタルスチルカメラには解像度を高めるために１００万ピクセル以上の多くのピクセルを配列したＣＩＳが適用されている。

このようなピクセル構造を有するＣＩＳ型固体撮像素子１００で、ＡＰＳアレイ１１０は光素子（ｐｈｏｔｏ ｄｉｏｄｅ）を用いて光を感知し、電気的信号に変換して映像信号を生成する。ＡＰＳアレイ１１０から出力される映像信号は、Ｒ（ｒｅｄ）、Ｇ（ｇｒｅｅｎ）、Ｂ（ｂｌｕｅ）の３色のアナログ信号である。ＡＤＣ１３０は、ピクセルアレイ１１０から出力されるアナログ映像信号を受けてデジタル信号に変換する。

図１のような一般的なＣＩＳ型固体撮像素子１００で、光素子によって感知された映像信号をＡＤＣ１３０でデジタル信号に変換する時、ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ）方式を利用する。このような駆動方式については、特許文献１及び２に開示されている。ＣＤＳ方式のアナログ−デジタル変換では、基本的にピクセルアレイ１１０でリセット信号を受けた後、光素子で感知された映像信号を受けてデジタル信号に変換する二段階に区分される。光素子で所定周期に光を新たに感知する度に、光素子が新たに感知された映像信号をＡＤＣ１３０に出力する前に、ピクセルアレイ１１０は、ＡＤＣ１３０にリセット信号を出力する。ＡＤＣ１３０は、リセット信号を受けてリセットした後、光素子から入力される映像信号をデジタル信号に変換して出力する。このように変換されたデジタル信号は、デジタル信号処理部に出力されて所定の補間処理が行われる。また、後続するデジタル信号処理部はＬＣＤのようなディスプレイ装置の該当解像度に適した駆動信号を生成し、ディスプレイ装置を駆動する。

このような従来のＣＩＳ型固体撮像素子で、静止映像を撮像する時には、ＡＰＳアレイ１１０の光素子で感知されたあらゆるピクセルの映像信号を出力する。しかし、サブサンプリングモードである場合には、垂直解像度を低下させて映像信号を出力する。例えば、ＡＰＳアレイ１１０がＳＸＧＡ（Ｓｕｐｅｒ Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｄａｐｔｅｒ）級の解像度を有するＣＩＳ型固体撮像素子１００である場合に、静止映像の撮像時にはＳＸＧＡ級に映像信号を出力するが、動映像ディスプレイ、プレビュー段階、または自動焦点設定段階などサブサンプリングモード動作ではＶＧＡ（Ｖｉｄｅｏ Ｇｒａｐｈｉｃｓ Ａｄａｐｔｅｒ）級に映像信号を出力する。参考までに、ＳＸＧＡ級の解像度のピクセル数は１２８０＊１０２４であり、ＶＧＡ級の解像度のピクセル数は６４０＊４８０である。また、ＡＰＳアレイ１１０がＵＸＧＡ（Ｕｌｔｒａ Ｅｘｔｅｎｄｅｄ Ｇｒａｐｈｉｃｓ Ａｄａｐｔｅｒ）級の解像度を有するＣＩＳ型固体撮像素子１００の場合にも、サブサンプリングモード動作ではＶＧＡ級の解像度以下に映像信号を出力して処理されるデータ量を減らす。参考までに、ＵＸＧＡ級解像度のピクセル数は１６００＊１２００である。

このような従来のＣＩＳ型固体撮像素子１００のサブサンプリングモードでは、サブサンプリングのために一定間隔に離れている特定行及び列の映像信号だけをＡＤＣ１３０に出力させることによって、垂直解像度を低下させる。前記例で、ＳＸＧＡ級の解像度をＶＧＡ級の解像度に低下させるために、２行及び２列に該当するピクセルデータのうち、１つの行及び１つの列で交差する１つのデータだけを選択し、残りは除去して、解像度１／２縮少モードで動作させる。同様に、さらに多くの行及び列に該当するデータのうち、１つの行及び１つの列に該当するデータだけを選択するならば、解像度をさらに低下させることができて、これにより処理されるデータ量をさらに減らすことができる。

しかし、このような従来のＣＩＳ型固体撮像素子１００のサブサンプリングモードでは、利用せずに捨てられるデータが存在するので、ディスプレイ上で斜線部分が柔らかく連結されず、ジグザグ状に現れるエイリアシングノイズを引き起こす。このような歪曲をなくすためには、一定の範囲の映像信号を平均して出力する方法がある。すなわち、ピクセルで感知された映像信号がＡＤＣ１３０に出力される前に、一定の範囲の映像信号をアナログ的に平均化する方法と、ＡＤＣ１３０から出力される該当デジタル信号を平均化する方法とがある。しかし、このようなデジタル的な平均化は大容量のメモリを必要とするので、チップ面積及び消費電力を増加させるので、適用し難いという問題点がある。また、図１のような構造で、ピクセルで感知された映像信号についてアナログ的に平均化させるためには、１カラム当りそれぞれのリセット信号及び映像信号のための２つの大きなキャパシタがさらに要求されるので、チップ面積の増加によって小型モバイル応用製品に適用し難い。
米国特許５，９８２，３１８号 米国特許６，０６７，１１３号

したがって、本発明が解決しようとする技術的課題は、大きなキャパシタ無しでも、ピクセルから出力される映像信号をアナログ的に平均化して動映像のためのサブサンプリングモードを駆動することによって、チップ面積及び消費電力の点で効率的に動作する固体撮像素子を提供することにある。
本発明が解決しようとする他の技術的課題は、前記固体撮像素子のサブサンプリングモード駆動方法を提供することにある。

前記技術的課題を達成するための本発明による固体撮像素子は、ＡＰＳアレイ、平均化回路、及びデジタル信号出力回路を備えることを特徴とする。前記ＡＰＳアレイは、２次元行列形態でピクセルが配列されており、サブサンプリングモード駆動時に選択された行で、１カラム間隔を有する２個のピクセルが各々第１リセット信号と第１映像信号、及び第２リセット信号と第２映像信号を生成して出力する。前記平均化回路は、前記サブサンプリングモード駆動で、前記第１リセット信号及び前記第２リセット信号の平均を反映した信号を増幅器入力信号とし、前記増幅器入力信号に前記第１映像信号及び前記第２映像信号を反映させて前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号を生成し、その信号をパルス幅信号に変調する。前記デジタル信号出力回路は、前記パルス幅信号の論理状態変動時点によって相異なるデジタル値を有するデジタル信号を生成する。前記平均化回路は、所定増幅器を有し、各カラムに備えられたＣＤＳ回路と、前記サブサンプリングモード駆動で、１カラム間隔を有する２個の前記所定増幅器の入力端を短絡させるスイッチを備え、前記増幅器入力信号は、前記短絡された入力端で生成されることを特徴とする。１カラム間隔を有する２個の前記所定増幅器のうち、何れか１つを備える該当する１つのＣＤＳ回路だけ、前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号と基準電圧とを比較して、前記パルス幅信号を生成することを特徴とする。

前記サブサンプリングモード駆動は、動映像駆動であることを特徴とする。前記スイッチは、静止映像駆動時にオープンされ、前記ＣＤＳ回路は静止映像駆動時に各カラムの該当ピクセルで生成されたリセット信号と映像信号との差に対応する信号を生成し、その信号の大きさに比例するパルス幅を有する信号に変調して出力することを特徴とする。前記パルス幅信号は、前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号の大きさに比例することを特徴とする。

前記ＡＰＳアレイは、選択される複数のＮ個の行のそれぞれから同色カラムのＮ個のリセット信号及びＮ個の映像信号を生成し、前記平均化回路は、前記Ｎ個のリセット信号及び映像信号を各々平均化し、平均化されたリセット信号に対する平均化された映像信号の差をパルス幅信号に変調することを特徴とする。

前記平均化回路は、第１スイッチと、前記ピクセルアレイの何れか１つの列で、前記リセット信号及び前記映像信号を入力され、前記第１スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成し、ランプ信号、前記平均化されたリセット信号及び前記平均化された映像信号を用いて第１パルス幅信号を生成する第１ＣＤＳ回路と、前記第１ＣＤＳ回路が属する列に隣接する同色信号列で、前記リセット信号及び前記映像信号を入力され、前記第１スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成し、前記ランプ信号、前記平均化されたリセット信号及び前記平均化された映像信号を用いて第２パルス幅信号を生成する第２ＣＤＳ回路を備え、前記第１スイッチは、前記サブサンプリングモード駆動で短絡されることを特徴とする。

前記ＡＰＳアレイは、前記サブサンプリングモード時に、１カラム間隔を有する他の２個のピクセルが各々第３リセット信号と第３映像信号、及び第４リセット信号と第４映像信号を生成して出力し、前記平均化回路は、前記第３リセット信号及び前記第４リセット信号の平均を反映した該当増幅器入力信号に前記第３映像信号及び前記第４映像信号を反映させて前記第３リセット信号と前記第３映像信号との差及び前記第４リセット信号と前記第４映像信号との差についての平均に対応する信号を生成し、その信号に該当するパルス幅信号を生成することを特徴とする。前記第１映像信号及び前記第２映像信号は、第１色信号であり、前記第３映像信号及び前記第４映像信号は第２色信号であることを特徴とする。前記ＡＰＳアレイは、次に選択された行で、第２色信号に該当する前記第１映像信号及び前記第２映像信号を生成し、第３色信号に該当する前記第３映像信号及び前記第４映像信号を生成することを特徴とする。前記第１色信号、前記第２色信号、及び前記第３色信号は、ベイヤパターンを構成することを特徴とする。

前記他の技術的課題を達成するための本発明による固体撮像素子の駆動方法は、２次元行列形態でピクセルが配列されているＡＰＳアレイで、サブサンプリングモード駆動時に選択された行で、１カラム間隔を有する２個のピクセルが各々第１リセット信号と第１映像信号、及び第２リセット信号と第２映像信号を生成して出力する段階と、前記サブサンプリングモード駆動で、前記第１リセット信号及び前記第２リセット信号の平均を反映した増幅器入力信号に前記第１映像信号及び前記第２映像信号を反映させて前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号を生成し、その信号をパルス幅信号に変調する段階と、前記パルス幅信号の論理状態変動時点によって相異なるデジタル値を有するデジタル信号を生成する段階と、を備えることを特徴とする。

前述したように本発明によるＣＩＳ型固体撮像素子では、大きなキャパシタがなくても、ピクセルから出力される映像信号をアナログ的に平均化して動映像のためのサブサンプリングモードを駆動しうる。このような機能によってＣＤＳの駆動周波数を下げ、動映像の撮像時に高いフレームレートを確保しうる。また、静止映像を高解像度で撮像することと、動映像を低消費電力で撮像することとを両立させうる。

また、サブサンプリングモードの駆動時、出力されずに捨てられる映像信号なしに、あらゆる行及び列の映像信号を活用するので、信号サイズが増大して出力信号のダイナミックレンジを向上させ、ディスプレイ上で現れるジグザグノイズを低減するので、携帯電話カメラ、またはデジタルスチルカメラのようなモバイル用の小型システムへの適用時に、ディスプレイ品質を改善させうる。そして、アナログ平均化方法を適用するので、メモリを使用しないために、チップサイズを大きくしない効果がある。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一参照符号は同一部材を示す。

図２は、本発明の一実施形態によるＣＩＳ型固体撮像素子２００を示すブロック図である。図３は、図２のＡＰＳアレイ２１０のピクセル構造を示す図である。図２の固体撮像素子２００の動作説明のために図４のフローチャートが参照される。固体撮像素子２００は、ＡＰＳアレイ２１０、ロードライバ２２０、及びＡＤＣ２３０を備える。ＡＤＣ２３０は、アナログ平均化回路２３１、及びデジタル信号出力回路２３２を備える。

周知の如く、携帯電話カメラ、デジタルスチルカメラに装着されるＣＩＳ形態の固体撮像素子２００は、視野に展開される映像を撮像して電気的信号に変換して映像信号を出力する。固体撮像素子２００は、光素子（ＰＤ：ｐｈｏｔｏ ｄｉｏｄｅ）を用いて外部光を感知して電気的信号に変換して映像信号を出力する。このような光素子（ＰＤ）は、ＡＰＳアレイ２１０に２次元行列形態に配列されるピクセルのそれぞれに存在する。

固体撮像素子２００は、ロードライバ２２０から生成される伝達制御信号ＴＧ、リセット制御信号ＲＧ、及びＡＰＳアレイ２１０の行を選択する行選択信号ＳＥＬを用いて、リセット信号ＶＲＥＳ及びＡＰＳアレイ２１０上で光素子ＰＤによって感知された映像信号ＶＳＩＧを出力する。固体撮像素子２００から出力される三色信号Ｒ、Ｇ、Ｂは、所定映像信号処理部（図示せず）で補間処理された後、ＬＣＤのようなディスプレイ装置に出力されて表示される。

一方、本発明の一実施形態によるＣＩＳ型固体撮像素子２００は、垂直解像度を低下させるサブサンプリングモード駆動で、従来の一般的な方法に比べて大きなキャパシタを追加せずに、ピクセルから出力される映像信号ＶＳＩＧをアナログ的に平均化して、歪曲のない動映像のための三色信号Ｒ、Ｇ、Ｂを生成できる。

図３に示すように、ＡＰＳアレイ２１０には２次元行列形態でピクセルが配列されている。ＡＰＳアレイ２１０上に配されるカラーフィルタのパターンは１行に第１色信号Ｇ、及び第２色信号Ｂの２カラーのパターン、及び他の行 に第１色信号Ｇ、及び第３色信号Ｒの２カラーのパターンが反復的に配されるベイヤパターンを有すると仮定する。しかし、ピクセルアレイパターンは多様に構成されうるので、これに限定されるものではない。

このような仮定下で、まず機械式シャッタ（ｍｅｃｈａｎｉｃａｌ ｓｈｕｔｔｅｒ）を開放し、一定時間ＡＰＳアレイ２１０に備えられた光素子ＰＤに信号電荷を蓄積する（図４のＳ４１０）。実質的には、図８に示すように、ロードライバ２２０で生成される伝達制御信号ＴＧによって光素子ＰＤに蓄積される信号電荷量が決定される。光素子ＰＤに信号電荷が蓄積される間、ＡＰＳアレイ２１０はリセット制御信号ＲＧに応答してリセット信号ＶＲＥＳを生成して出力する。ＡＰＳアレイ２１０は、静止映像駆動時に、奇数番目の行で光素子ＰＤで光電変換された第１色信号Ｇ及び第２色信号Ｂを各々列単位で出力し、偶数番目の行で光素子ＰＤで光電変換された第３色信号Ｒ及び第１色信号Ｇを各々列単位で出力する。特に、動映像のためのサブサンプリングモード駆動では、ＡＰＳアレイ２１０は選択された行で、１カラム間隔を有する２個のピクセル（例えば、奇数カラムピクセル）が各々第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１、及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３を生成して出力する（図４のＳ４２０）。また、ＡＰＳアレイ２１０は、同じ行で、１カラム間隔を有する異なる２個のピクセル（例えば、偶数カラムピクセル）が各々第３リセット信号ＶＲＥＳ２と第３映像信号ＶＳＩＧ２、及び第４リセット信号ＶＲＥＳ４と第４映像信号ＶＳＩＧ４を生成して出力する（図４のＳ４２０）。

例えば、サブサンプリングモードの駆動時に、図３で、第１行を選択する行選択信号“ＳＥＬ１”がアクティブにされた場合に、ＡＰＳアレイ２１０は、第１カラム及び第３カラムのピクセルそれぞれから第１色信号Ｇのために第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１、及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３を生成する。また、ＡＰＳアレイ２１０は、第２カラム及び第４カラムのピクセルそれぞれから第２色信号Ｂのために第３リセット信号ＶＲＥＳ２と第３映像信号ＶＳＩＧ２、及び第４リセット信号ＶＲＥＳ４と第４映像信号ＶＳＩＧ４を生成する。他のカラムでも、同じ動作で該当リセット信号と映像信号とが生成される。そして、ＡＰＳアレイ２１０は、次に選択される第２行では、第２色信号Ｂ及び第３色信号Ｒに該当するリセット信号と映像信号とを同じ動作で生成する（図４のＳ４３０）。

以下、サブサンプリングモード駆動時に、第１行を選択する行選択信号“ＳＥＬ１”がアクティブにされ、これにより、ＡＰＳアレイ２１０が、第１カラム及び第３カラムのピクセルそれぞれより第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１、及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３を生成した場合を例として説明する。前述したように、他のカラム及び他の行でも同じ動作が行われる。

この際、アナログ平均化回路２３１は、サブサンプリングモード駆動で、大きなキャパシタの追加なしに、一般的なＣＤＳ回路の間を短絡／開放する第５スイッチ５１０（図５参照）だけを用いて、第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１との差（ＶＲＥＳ１−ＶＳＩＧ１）及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３の差（ＶＲＥＳ３−ＶＳＩＧ３）についての平均に対応する信号を生成し、その信号をパルス幅信号に変調する。デジタル信号出力回路２３２は、パルス幅信号の論理状態変動時点によって相異なるデジタル値を有するデジタル信号を生成する。アナログ平均化回路２３１及びデジタル信号出力回路２３２については後述する。

図５は、ピクセル回路３１１、３１２とアナログ平均化回路２３１とを示すブロック図である。図５には、第１カラムのための回路２１１、第３カラムのための回路２１２、第５スイッチ５１０が図示されている。図５は、前述したように、第１カラム及び第３カラムのピクセルそれぞれより第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１、及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３とを生成した場合に、この信号を処理するためのカラム回路２１１、２１２を例として図示したが、他のカラムで生成される信号のためのカラム回路も同じ構成で同じ動作を行う。特に、第５スイッチ５１０は動映像のためのサブサンプリングモードの駆動のために奇数カラムの間及び偶数カラムの間に配される。

第１カラムのための回路２１１は、第１カラムで選択される第１ピクセル回路３１１、第１カラムのあらゆるピクセル回路に接続された所定の電流源３１２、及び第１ピクセル回路３１１から出力される第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１とを処理する第１ＣＤＳ回路３１３を含む。第３カラムのための回路２１２は、第３カラムから選択される第２ピクセル回路３２１、第３カラムのあらゆるピクセル回路に接続された所定の電流源３２２、及び第２ピクセル回路３２１から出力される第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３とを処理する第２ＣＤＳ回路３２３を含む。ここで、電流源３１２、３２２は、各カラムのあらゆるピクセル回路のために各カラムの端部に備えられ、特に、ＣＤＳ回路３１３、３２３及び第５スイッチ５１０は、平均化回路２３１に備えられる。図５の回路の静止映像駆動モードでの動作説明のために図６のタイミング図が参照される。図５の回路の動映像駆動モードでの動作説明のために図７のタイミング図が参照される。

周知の如く、ＡＰＳアレイ２１０のピクセル回路３１１／３２１は、行選択信号ＳＥＬによって選択された行で、伝達制御信号ＴＧに応答して光素子ＰＤ１／ＰＤ２から光電変換された映像信号ＶＳＩＧ１／ＶＳＩＧ３を出力し、リセット制御信号ＲＧに応答してリセット信号ＶＲＥＳ／ＶＲＥＳ３を生成して出力する。例えば、第１ピクセル回路３１１は４個のＭＯＳＦＥＴ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）Ｍ１〜Ｍ４、及び１つの光素子ＰＤ１で構成される。行選択信号ＳＥＬが論理ハイ状態にアクティブにされた状態で、リセット制御信号ＲＧに応答して電源ＶＤＤから伝えられたＦＤ１ノードの電圧がソースフォロワ（ｓｏｕｒｃｅ ｆｏｌｌｏｗｅｒ）の役割を行うＭ３のソース端子を介して出力される。Ｍ３のソース端子に出力されたＦＤ１ノードの電圧はＭ１のソース端子を介してリセット信号ＶＲＥＳ１として第１ＣＤＳ回路３１３に出力される。一方、伝達制御信号ＴＧが論理ハイ状態にアクティブされる時には、リセット制御信号ＲＧが論理ロー状態になり、この時には光素子ＰＤ１から光電変換された映像信号ＶＳＩＧ１がＭ１のソース端子を介して第１ＣＤＳ回路３１３に出力される。同様に、同じ動作を行う第２ピクセル回路３２１によって第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３とが第２ＣＤＳ回路３２３に出力される。

まず、静止映像駆動時のＣＤＳ回路３１３、３２３の動作を説明する。アナログ平均化回路２３１に備えられたＣＤＳ回路３１３、３２３は、リセット信号ＶＲＥＳ１／ＶＲＥＳ３と映像信号ＶＳＩＧ１／ＶＳＩＧ３とを順次に入力され、リセット信号ＶＲＥＳ１／ＶＲＥＳ３と映像信号ＶＳＩＧ１／ＶＳＩＧ３との差に対応する信号が増幅器入力信号ＶＩＮ１になるようにした後、これを基準電圧ＶＲＥＦと比較し、比較結果によって異なるパルス幅を有する信号ＶＣＤ１／ＶＣＤ３を出力する。例えば、第１ＣＤＳ回路３１３は、第１スイッチ４０１、第２スイッチ４０２、第３スイッチ４０３、第４スイッチ４０４、第１キャパシタ４０５、第２キャパシタ４０６、第３キャパシタ４０７、第１増幅器４０８、及び第２増幅器４０９を含む。静止映像駆動時には、図６のように、Ｓ５信号の非活性化状態制御を受ける第５スイッチ５１０が開放状態にある。まず、Ｓ１、Ｓ２、Ｓ３１、及びＳ４それぞれの信号制御を受ける第１スイッチ４０１、第２スイッチ４０２、第３スイッチ４０３、及び第４スイッチ４０４が短絡された状態で、第１リセット信号ＶＲＥＳ１が入力され、この際、第１増幅器４０８の入力端ノードＩＮ１には、図９のＶｔｈ１電圧が生成される。次いで、伝達制御信号ＴＧに応答して光素子ＰＤ１から光電変換された映像信号ＶＳＩＧ１が入力されれば、この際、第１増幅器４０８の入力端ノードＩＮ１には、図９のＸ１電圧が生成される。図９は、第１リセット信号ＶＲＥＳ１が入力された場合（左側）と、その後、第１映像信号ＶＳＩＧ１が入力された場合（右側）とについてのキャパシタモデルである。図９を参照すると、数１ないし数６が成立する。ここで、Ｃ０は第２キャパシタ４０６のキャパシタンス、Ｃｉｎは第１増幅器４０８の入力端ノードＩＮ１のキャパシタンス、Ｑ１及びＱ３は第１リセット信号ＶＲＥＳ１が入力された場合（左側）と、その後、第１映像信号ＶＳＩＧ１が入力された場合（右側）に対する第２キャパシタ４０５の電荷量、Ｑ２及びＱ４は第１リセット信号ＶＲＥＳ１が入力された場合（左側）と、その後、第１映像信号ＶＳＩＧ１が入力された場合（右側）に対する第１増幅器４０８の入力端ノードＩＮ１の電荷量である。数６でＣ０がＣｉｎより十分に大きければ、数７のように近似化される。

これにより、図６のように、ＶＲＡＭＰ信号が徐々に上昇するようにイネーブルされれば、第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１との差に対応するＩＮ１ノードの信号もＶＲＡＭＰ信号によって増加し、第１増幅器４０８は、このように増加する信号と基準電圧ＶＲＥＦとを比較し、比較結果によって異なるパルス幅を有する信号ＶＯＵＴ１を出力する。第２増幅器４０９は、第３キャパシタ４０７を介して伝達される信号を受け取ってバッファリングして第１パルス幅信号ＶＣＤ１を出力する。同様に、同じ動作をする第２ＣＤＳ回路３２３は、第２リセット信号ＶＲＥＳ３及び第２映像信号ＶＳＩＧ３を入力され、第２パルス幅信号ＶＣＤ２を出力する。

次いで、動映像駆動のためのサブサンプリングモード駆動では、図７に示すように、Ｓ５信号の活性化状態制御を受ける第５スイッチ５１０が短絡状態にあり、Ｓ３２信号の非活性化状態制御を受ける第２ＣＤＳ回路３２３に備えられる第３スイッチ５０３が開放状態にある。すなわち、サブサンプリングモード駆動では、第２ＣＤＳ回路３２３に備えられる第１増幅器５０８及び第２増幅器５０９は動作しない。、但し、第２ＣＤＳ回路３２３の第１増幅器５０８の入力端ノードＩＮ２が第１ＣＤＳ回路３１３の第１増幅器４０８の入力端ノードＩＮ１と短絡される。すなわち、１カラム間隔を有する２個の増幅器４０８、５０８の入力端ＩＮ１、ＩＮ２が短絡され、この状態で第２ＣＤＳ回路３２３は正常な第２パルス幅信号ＶＣＤ２を出力せず、第１ＣＤＳ回路３１３だけが正常に第１パルス幅信号ＶＣＤ１を出力する。

以下、動映像の駆動のためのサブサンプリングモード駆動で、第５スイッチ５１０によって前記増幅器４０８、５０８の入力端ノードＩＮ１、ＩＮ２が短絡される時、２カラムの映像信号の平均化がどのようになされるかを説明する。

まず、ＣＤＳ回路３１３、３２３のスイッチ４０１、５０１が短絡される時、ピクセル回路３１１、３２１から入力されるリセット信号ＶＲＥＳ１、ＶＲＥＳ３によって、増幅器４０８、５０８の入力端ノードＩＮ１、ＩＮ２には、第１リセット信号ＶＲＥＳ１及び第２リセット信号ＶＲＥＳ３の平均を反映した信号が生成される。この際、第１リセット信号ＶＲＥＳ１及び第２リセット信号ＶＲＥＳ３の平均が反映された信号の電圧は、図１０のＶｔｈ２であり、次いで、伝達制御信号ＴＧに応答して光素子ＰＤ１、ＰＤ２から光電変換された映像信号ＶＳＩＧ１、ＶＳＩＧ３がＣＤＳ回路３１３、３２３に入力されれば、この際、第１増幅器４０８の入力端ノードＩＮ１には、図１０のＸ２電圧が生成される。すなわち、第１リセット信号ＶＲＥＳ１及び第２リセット信号ＶＲＥＳ３の平均を反映した増幅器入力信号電圧Ｖｔｈ２に第１映像信号ＶＳＩＧ１及び第２映像信号ＶＳＩＧ３を再び反映させて、Ｘ２電圧を第１増幅器４０８の入力端ノードＩＮ１の電圧にする。図１０は、リセット信号ＶＲＥＳ１、ＶＲＥＳ３が入力された場合（左側）と、その後、映像信号ＶＳＩＧ１、ＶＳＩＧ３が入力された場合（右側）についてのキャパシタモデルである。図１０を参照すると、数８ないし数１４が成立する。ここで、Ｃ０はキャパシタ４０５、４０６、５０５、５０６のキャパシタンス、Ｃｉｎは増幅器４０８、５０８の入力端ノードＩＮ１、ＩＮ２のキャパシタンス、Ｑ１１及びＱ３１はリセット信号ＶＲＥＳ１、ＶＲＥＳ３が入力された場合（左側）と、その後、映像信号ＶＳＩＧ１、ＶＳＩＧ３が入力された場合（右側）についてのキャパシタ４０６の電荷量、Ｑ１２及びＱ３２はリセット信号ＶＲＥＳ１、ＶＲＥＳ３が入力された場合（左側）と、その後、映像信号ＶＳＩＧ１、ＶＳＩＧ３が入力された場合（右側）についてのキャパシタ５０６の電荷量、Ｑ２及びＱ４はリセット信号ＶＲＥＳ１、ＶＲＥＳ３が入力された場合（左側）と、その後、映像信号ＶＳＩＧ１、ＶＳＩＧ３が入力された場合（右側）についての第１増幅器４０８の入力端ノードＩＮ１の電荷量である。数１４でＣ０がＣｉｎより十分に大きければ、数１５のように近似化される。

このように、第１リセット信号ＶＲＥＳ１及び第２リセット信号ＶＲＥＳ３の平均を反映した増幅器入力信号電圧Ｖｔｈ２に第１映像信号ＶＳＩＧ１及び第２映像信号ＶＳＩＧ３を再び反映させることによって、第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１との差ＶＲＥＳ１−ＶＳＩＧ１及び第２リセット信号ＶＲＥＳ３と第２映像信号との差ＶＲＥＳ３−ＶＳＩＧ３に対する平均“｛（ＶＲＥＳ１−ＶＳＩＧ１）＋（ＶＲＥＳ３−ＶＳＩＧ３）｝／２”が作られ、これにより、第１ＣＤＳ回路３１３の第１増幅器４０８は平均に対応するＩＮ１ノード（またはＩＮ２ノード）のＸ２信号をパルス幅信号に変調する。Ｘ２信号が第１増幅器４０８の入力ノードＩＮ１に発生すれば、図７のように、ＶＲＡＭＰ信号が徐々に上昇するようにイネーブルされ、図１１のように、第１増幅器４０８はＶＲＡＭＰ信号によって増加するＩＮ１ノードの信号ＶＩＮ１と基準電圧ＶＲＥＦとを比較して、比較結果によって異なるパルス幅を有する信号ＶＯＵＴ１を出力する。第２増幅器４０９は第３キャパシタ４０７を介して伝達されるＶＯＵＴ１信号を受けてバッファリングして第１パルス幅信号ＶＣＤ１を出力する。第１パルス幅信号ＶＣＤ１のパルス幅は、第１リセット信号ＶＲＥＳ１と第１映像信号ＶＳＩＧ１との差及び第２リセット信号ＶＲＥＳ３と第２映像信号ＶＳＩＧ３との差についての平均に対応するＸ２信号の大きさに比例する。前述したように、第２ＣＤＳ回路３２３の増幅器５０８、５０９は動映像駆動時に正常動作しない。

図１２は、図２のデジタル信号出力回路２３２の具体的なブロック図である。図１２を参照すると、デジタル信号出力回路２３２は、カウンタ２４１及びラッチ回路２４２を備える。カウンタ２４１はランプ信号ＶＲＡＭＰが上昇する時、カウントし始めて第２増幅器出力ＶＣＤ１の論理状態が変動される時間に該当するカウント値をラッチ回路２４２に出力し、ラッチ回路２４２はカウンタ２４１から受け取る該当デジタル値を保存して出力する。

前述したように、本発明の一実施形態によるＣＩＳ型固体撮像素子２００では、静止映像の撮像時に、ＣＤＳ方式のアナロ−グデジタル変換部２３０が、平均化のためのスイッチ５１０がオフになった状態でピクセルカラムごとに個別映像信号を入力されてデジタル変換し、動映像の撮像時には、オンになったスイッチ５１０によって同色カラムの映像信号の平均化された映像信号をアナログ−デジタル変換部２３０内の１対のＣＤＳ回路のうち、何れか一方のＣＤＳ回路から入力されてデジタル変換する。これを応用すれば、１／２、１／３、１／４などの垂直解像度の縮少のためのサブサンプリングモードを容易に実現できる。

図１３は、図２のアナログ平均化回路２３１を表わす他の実施形態である。ここでは、１／２解像度縮少のためのサブサンプリングモード駆動の場合を例として説明する。すなわち、図１３のアナログ平均化回路２３１は、サブサンプリングモード時に、リセット信号ＶＲＥＳ及び映像信号ＶＳＩＧのそれぞれの列及び行単位の奇数番目の２つ及び偶数番号目の２つを平均化する。図１３を参照すると、アナログ平均化回路２３１は、第１スイッチ２３５、第１ＣＤＳ回路２３６、及び第２ＣＤＳ回路２３７を備える。第１ＣＤＳ回路２３６は、ＡＰＳアレイ２１０の何れか１つの列（例えば、第１列）で、リセット信号（例えば、第１及び第３行のＶＲ１Ｒ１、ＶＲ３Ｒ１）及び映像信号（例えば、第１及び第３行のＶＲ１Ｓ１、ＶＲ３Ｓ１）から第１パルス幅信号（例えば、ＶＣＤ１）を生成する。

第２ＣＤＳ回路２３７は、第１ＣＤＳ回路２３６が属する列に隣接する同一色信号列（例えば、第３列）で、リセット信号（例えば、第１及び第３行のＶＲ１Ｒ３、ＶＲ３Ｒ３）及び映像信号（例えば、第１及び第３行のＶＲ１Ｓ３、ＶＲ３Ｓ３）から第２パルス幅信号（例えば、ＶＣＤ３）を生成する。

第１スイッチ２３５は、平均化のためにサブサンプリングモード駆動時に短絡され、動映像モード駆動時に開放される。サブサンプリングモード駆動時には、入力されるリセット信号及び映像信号が前記第１スイッチ２３５の短絡によって平均化され、第１ＣＤＳ回路２３６と第２ＣＤＳ回路２３７とのうち、何れか１つで正常にパルス幅信号ＶＣＤ１／ＶＣＤ２が生成される。第１スイッチ２３５の短絡及び開放は、コントローラ（図示せず）で生成される制御信号ＳＡＶＧによって制御される。

図１４は、図１３のＣＤＳ回路２３６、２３７の具体的な図面である。図１４を参照すると、第１ＣＤＳ回路２３６は、第２スイッチ２５１、第３スイッチ２５２、第１映像信号平均化部２５３、第１リセット信号平均化部２５７、第１比較部２６１、第１キャパシタ２６４、及び第１増幅部２６５を備える。第２ＣＤＳ回路２３７は、第１ＣＤＳ回路２３６と対称的な構造を有し、第４スイッチ３５１、第５スイッチ３５２、第２映像信号平均化部３５３、第２リセット信号平均化部３５７、第２比較部３６１、第２キャパシタ３６４、及び第２増幅部３６５を備える。

第２スイッチ２５１は、コントローラ（図示せず）で生成される制御信号Ｓ１によって短絡される時、ＡＰＳアレイ２１０からのリセット信号（例えば、奇数行のＶＲ１Ｒ１、ＶＲ３Ｒ１）及び映像信号（例えば、奇数行のＶＲ１Ｓ１、ＶＲ３Ｓ１）を伝達する。第３スイッチ２５２はコントローラ（図示せず）で生成される制御信号Ｓ２によって短絡される時、ランプ信号ＶＲＡＭＰを伝達する。第１映像信号平均化部２５３は、第１スイッチ２３５の短絡によって、第２スイッチ２５１から伝達された列及び行単位の奇数番目の２つ及び偶数番号目の２つの前記映像信号を平均化させる。第１リセット信号平均化部２５７は、第１スイッチ２３５の短絡によって、第２スイッチ２５１から伝達された列及び行単位の奇数番目の２つ及び偶数番号目の２つのリセット信号を平均化させる。第１比較部２６１は、ＩＮ１ノードで平均化されたリセット信号に対する平均化された映像信号の差電圧がランプ信号ＶＲＡＭＰによって増加する時、ＩＮ１ノード電圧ＶＩＮ１と基準電圧ＶＲＥＦとを比較して、比較結果によって他のパルス幅を有する信号を出力する。第１キャパシタ２６４は、一側端から第１比較部２６１の出力を受けて他端に伝達する。第１増幅部２６５は、第１キャパシタ２６４を介して伝達される信号をバッファリングして安定化させて第１パルス幅信号ＶＣＤ１として出力する。

第２ＣＤＳ回路２３７の第４スイッチ３５１、第５スイッチ３５２、第２映像信号平均化部３５３、第２リセット信号平均化部３５７、第２比較部３６１、第２キャパシタ３６４、及び第２増幅部３６５それぞれの動作は、第１ＣＤＳ回路２３６の第２スイッチ２５１、第３スイッチ２５２、第１映像信号平均化部２５３、第１リセット信号平均化部２５７、第１比較部２６１、第１キャパシタ２６４、及び第１増幅部２６５と同一なので、その詳細な説明を省略する。第２ＣＤＳ回路２３７では、第１ＣＤＳ回路２３６と同じ方法で第２パルス幅信号ＶＣＤ３が出力される。

図１５は、図１４の回路動作説明のためのタイミング図である。図１５を参照して、図１４のＣＤＳ回路２３６、２３７の動作をさらに詳細に説明する。図１４において、第１映像信号平均化部２５３及び第２映像信号平均化部２６３を構成するキャパシタ２５４、２５５、３５４、３５５のキャパシタンスＣＳ１、ＣＳ２、ＣＳ３、及びＣＳ４は何れも同一であると仮定する。また、第１リセット信号平均化部２５７及び第２リセット信号平均化部２６７を構成するキャパシタ２５９、２６０、３５９、３６０のキャパシタンスＣＲ１、ＣＲ２、ＣＲ３、及びＣＲ４は何れも同一であると仮定する。図６において、ＶＲ１Ｒ１及びＶＲ３Ｒ１は隣接する２奇数行（例えば、第１行、第３行）のうち、何れか１列（例えば、第１列）のリセット信号であり、ＶＲ１Ｓ１、ＶＲ３Ｓ１は、隣接する２奇数行（例えば、第１行、第３行）のうち、何れか１列（例えば、第１列）の映像信号である。また、ＶＲ１Ｒ３及びＶＲ３Ｒ３は、隣接する２奇数行（例えば、第１行、第３行）のＶＲ１Ｒ１及びＶＲ３Ｒ１発生列に隣接する列（例えば、第３列）のリセット信号であり、ＶＲ１Ｓ３、ＶＲ３Ｓ３は、隣接する２奇数行（例えば、第１行、第３行）のＶＲ１Ｒ１及びＶＲ３Ｒ１発生列に隣接する列（例えば、第３列）の映像信号である。図１４において、スイッチ２５１、２５２、２６２、２６６、２５６、２５８、または３５１、３５２、３６２、３６６、３５６、３５８を制御する信号Ｓ１、Ｓ２、Ｓ３１、Ｓ３２、Ｓ４、ＳＳＩＧ、及びＳＲＥＳは、所定コントローラ（図示せず）から発生し、図１５のように第１論理状態（論理ロー状態）から第２論理状態（論理ハイ状態）にアクティブにされる時、スイッチ２５１、２５２、２６２、２６６、２５６、２５８、または３５１、３５２、３６２、３６６、３５６、３５８を短絡させると仮定する。

このような仮定下で、図１５の区間１は、第１スイッチ２３５が短絡された状態で第１行のリセット信号ＶＲ１Ｒ１、ＶＲ１Ｒ３をサンプリングする区間であり、この時、スイッチ２５１、２５２、２６２、２６６、２５６、２５８、または３５１、３５２、３６２、３６６、３５６、３５８は何れも短絡され、第１行のリセット信号ＶＲ１Ｒ１、ＶＲ１Ｒ３が平均化され、数１７のような関係が成立する。数１７において、Ｑは該当電荷量であり、Ｃ_{Ｒ１，２，３，４}はＣＲ１、ＣＲ２、ＣＲ３、またはＣＲ４を表わす。

図１５の区間（２）は、第１行の映像信号ＶＲ１Ｓ１、ＶＲ１Ｓ３をサンプリングする区間であり、Ｓ３１、Ｓ４によって制御されるスイッチ２６２、２６６、３６２、３６６は開放され、第１行の映像信号ＶＲ１Ｓ１、ＶＲ１Ｓ３が平均化され、数１８のような関係が成立する。数１８において、Ｑは該当電荷量であり、Ｃ_{Ｓ１，２，３，４}はＣＳ１、ＣＳ２、ＣＳ３、またはＣＳ４を表わす。

図１５の区間（３）は、第３行のリセット信号ＶＲ３Ｒ１、ＶＲ３Ｒ３をサンプリングする区間であり、ＳＳＩＧ、ＳＲＥＳによって制御されるスイッチ２５６、２５８、３５６、３５８は開放され、第３行のリセット信号ＶＲ３Ｒ１、ＶＲ３Ｒ３が平均化され、数１９のような関係が成立する。数１９において、Ｑは該当電荷量であり、Ｃ_Ｒ２，４はＣＲ２またはＣＲ４を表わす。

図１５の区間（４）は、第３行の映像信号ＶＲ３Ｓ１、ＶＲ３Ｓ３をサンプリングする区間であり、ＳＳＩＧ、ＳＲＥＳ、Ｓ３１、Ｓ４によって制御されるスイッチ２５６、２５８、２６２、２６６、３５６、３５８、３６２、３６６は開放され、第３行の映像信号ＶＲ３Ｓ１、ＶＲ３Ｓ３が平均化され、数２０のような関係が成立する。数２０において、Ｑは該当電荷量であり、Ｃ_Ｓ２，４はＣＳ２、またはＣＳ４を表わす。

図１５の区間（５）は、第１行及び第３行の４つの映像信号ＶＲ１Ｓ１、ＶＲ１Ｓ３、ＶＲ３Ｓ１、ＶＲ３Ｓ３を平均化する区間であり、ＳＳＩＧ、ＳＲＥＳによって制御されるスイッチ２５６、２５８、３５６、３５８が短絡され、数２１及び数２２のような関係が成立する。

図１１を参照すると、ＣＤＳ回路２３６、２３７の第１比較部２６１及び第２比較部２７１は、平均化されたリセット信号（数２１）についての平均化された映像信号（数２２）の差電圧ＶＩＮ１が前記ランプ信号ＶＲＡＭＰによって増加する時、増加するＩＮ１ノードの電圧ＶＩＮ１が基準電圧ＶＲＥＦより大きい場合及び小さい場合に相異なる論理状態を有する第１パルス幅信号ＶＣＤ１を生成する。動映像駆動時にサブサンプリングモードで、制御信号Ｓ３２によって制御されるスイッチ３６２は開放され、第２比較部３６１及び第２増幅部３６５は正常動作しない。

これにより、図１２のカウンタ２４１はランプ信号ＶＲＡＭＰが上昇する時、カウントし始めて、比較信号ＶＣＤの論理状態が変動される時間に該当するカウント値に該当するデジタル値を記ラッチ回路２４２に出力し、ラッチ回路２４２はカウンタ２４１から受けるデジタル値を保存し、デジタル値を平均化されたリセット信号（数２１）についての平均化された映像信号（数２２）の差に対応するデジタル信号として生成して出力することができる。

図１４の回路の解像度縮少のためのサブサンプリングモードの駆動を例として説明したが、静止映像モードでは、第１スイッチ２３５が開放され、これによりＡＰＳアレイ２１０の光素子で感知された映像信号が平均化されず、ＣＤＳ回路２３６、２３７が共に別途の正常な第１パルス幅信号ＣＤＳ１及び第２パルス幅信号ＣＤＳ２を生成する。

１／Ｎ解像度縮少のためのサブサンプリングモード駆動のために、図１３のアナログ平均化回路２３１は、図１６のように変更される。図１６は、図１３のアナログ平均化回路２３１を一般化させた図面である。図１６を参照すると、アナログ平均化回路２３１は、サブサンプリングモード時に、列及び行単位の奇数番目のＮ個及び偶数番目のＮ個のリセット信号ＶＲＥＳ及び映像信号ＶＳＩＧを平均化するために、図１３のＣＤＳ回路２３６／２３７のような動作を行う各列のＮ個のＣＤＳ回路２８０がＳＡＶＧ信号の制御を受けるスイッチ２９０によって連結されなければならない。

図１７は、図１６のそれぞれのＣＤＳ回路２９０の具体的な図面である。図１７を参照すると、図１６のＣＤＳ回路２９０の構造は、図１４のような構造であって、第６スイッチ２９１、第７スイッチ２９２、第３映像信号平均化部２９３、第３リセット信号平均化部３０２、第３比較部３１１、第３キャパシタ３１４、及び第３増幅部３１５を備える。このような回路の動作は、図１４の回路の動作とほぼ同じである。但し、第３映像信号平均化部２９３及び第３リセット信号平均化部３０２各々は、各行のリセット信号ＶＲＥＳ及び映像信号ＶＳＩＧを保存するためのＮ個のキャパシタ２９７〜３０１、３０６〜３１０を備える。ランプ信号ＶＲＡＭＰが上昇する直前に、このようなキャパシタ２９７〜３０１、３０６〜３１０は、スイッチ２９４〜２９６、３０３〜３０５が何れも短絡されることによって、Ｎ＊Ｎ個のリセット信号ＶＲＥＳと映像信号ＶＳＩＧとを平均化させる。当業者ならば、図１４の説明によって図１７の回路動作を十分に理解できるので、図１７についての具体的な説明は省略する。

一方、ＡＤＣ２３０が、このように平均化されたリセット信号（数２１）についての平均化された映像信号（数２２）の差に対応するアナログ信号をデジタル信号に変換して出力することによって、後続する所定の映像信号処理部は所定の補間処理などを行ってＬＣＤのようなディスプレイ装置に出力する。

前述したように本発明の他の実施形態によるＣＩＳ型固体撮像素子２００は、サブサンプリングモード駆動時に、ＡＰＳアレイ２１０のあらゆるピクセルで光電変換された映像信号ＶＳＩＧのうち、捨てられる映像信号が無いようにするために、アナログ平均化回路２３１を介してＮ個の行からの行及び列方向の映像信号を平均した映像信号を出力する。アナログ平均化回路２３１から出力される信号ＶＣＤは、デジタル信号出力回路２３２に入力されてデジタル信号に変換されて出力される。

以上、図面及び明細書によって最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われただけで、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まるべきである。

本発明による固体撮像素子は、携帯電話カメラ、デジタルスチルカメラなどのＣＩＳ（ＣＭＯＳ Ｉｍａｇｅ Ｓｅｎｓｏｒ）に適用されうる。

一般的なＣＩＳ型固体撮像素子を表わすブロック図である。 本発明の一実施形態によるＣＩＳ型固体撮像素子を表わすブロック図である。 図２のＡＰＳアレイのピクセル構造を表わす図である。 図２の固体撮像素子の動作説明のためのフローチャートである。 ピクセル回路とアナログ平均化回路とを表わすブロック図である。 静止映像駆動モードでの図５の回路の動作説明のためのタイミング図である。 動映像駆動モードでの図５の回路の動作説明のためのタイミング図である。 光素子の光蓄積時間を説明するための図である。 静止映像モードでのアナログ平均化回路出力を説明するためのキャパシタモデルである。 動映像モードでのアナログ平均化回路出力を説明するためのキャパシタモデルである。 映像信号の大きさによるアナログ平均化回路の出力タイミングを説明するための図面である。 図２のデジタル信号出力回路の具体的なブロック図である。 図２のアナログ平均化回路の異なる実施形態を示す図である。 図１３のＣＤＳ回路の具体例を示す図である。 図１４の回路の動作説明のためのタイミング図である。 図１３のアナログ平均化回路を一般化させた図である。 図１６のそれぞれのＣＤＳ回路の具体例を示す図である。

符号の説明

２００ 固体撮像素子
２１０ ＡＰＳアレイ
２２０ ロードライバ
２３０ ＡＤＣ
２３１ アナログ平均化回路
２３２ デジタル信号出力回路

Claims (28)

1. ２次元行列形態でピクセルが配列されており、サブサンプリングモード駆動時に選択された行で、１カラム間隔を有する２個のピクセル各々が第１リセット信号と第１映像信号、及び第２リセット信号と第２映像信号を生成して出力するＡＰＳ（Ａｃｔｉｖｅ Ｐｉｘｅｌ Ｓｅｎｓｏｒ）アレイと、
   前記サブサンプリングモード駆動で、前記第１リセット信号及び前記第２リセット信号の平均を反映した信号を増幅器入力信号とし、前記増幅器入力信号に前記第１映像信号及び前記第２映像信号を反映させて前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号を生成して、その信号をパルス幅信号に変調する平均化回路と、
   前記パルス幅信号の論理状態変動時点によって相異なるデジタル値を有するデジタル信号を生成するデジタル信号出力回路と、を備えることを特徴とする固体撮像素子。
2. 前記平均化回路は、
   所定増幅器を有し、各カラムに備えられたＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路と、
   前記サブサンプリングモード駆動で、１カラム間隔を有する２個の前記所定増幅器の入力端を短絡させるスイッチと、を備え、
   前記増幅器入力信号は、前記短絡された入力端で生成されることを特徴とする請求項１に記載の固体撮像素子。
3. １カラム間隔を有する２個の前記所定増幅器のうち、何れか１つを備える該当する１つのＣＤＳ回路だけ、
   前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号と基準電圧とを比較して、前記パルス幅信号を生成することを特徴とする請求項２に記載の固体撮像素子。
4. 前記サブサンプリングモード駆動は、
   動映像駆動であることを特徴とする請求項２に記載の固体撮像素子。
5. 前記スイッチは、
   静止映像の駆動時にオープンされ、前記ＣＤＳ回路は、静止映像の駆動時に各カラムの該当ピクセルで生成されたリセット信号と映像信号との差に対応する信号を生成し、その信号の大きさに比例するパルス幅を有する信号に変調して出力することを特徴とする請求項４に記載の固体撮像素子。
6. 前記ＡＰＳアレイは、
   選択される複数のＮ個の行それぞれから同色カラムのＮ個のリセット信号及びＮ個の映像信号を生成し、
   前記平均化回路は、
   前記Ｎ個のリセット信号及び映像信号を各々平均化し、平均化されたリセット信号に対する平均化された映像信号の差をパルス幅信号に変調することを特徴とする請求項１に記載の固体撮像素子。
7. 前記平均化回路は、
   第１スイッチと、
   前記ピクセルアレイの何れか１つの列で、前記リセット信号及び前記映像信号を入力され、前記第１スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成し、ランプ信号、前記平均化されたリセット信号及び前記平均化された映像信号を用いて第１パルス幅信号を生成する第１ＣＤＳ回路と、
   前記第１ＣＤＳ回路が属する列に隣接する同色の信号列で、前記リセット信号及び前記映像信号を入力され、前記第１スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成し、前記ランプ信号、前記平均化されたリセット信号及び前記平均化された映像信号を用いて第２パルス幅信号を生成する第２ＣＤＳ回路と、を備え、
   前記第１スイッチは、前記サブサンプリングモード駆動で短絡されることを特徴とする請求項６に記載の固体撮像素子。
8. 前記第１ＣＤＳ回路及び第２ＣＤＳ回路は各々、
   短絡時に前記リセット信号及び前記映像信号を伝達する第２スイッチと、
   短絡時に前記ランプ信号を伝達する第３スイッチと、
   前記第１スイッチの短絡によって、前記第２スイッチから伝達された映像信号を平均化させる映像信号平均化部と、
   前記第１スイッチの短絡によって、前記第２スイッチから伝達されたリセット信号を平均化させるリセット信号平均化部と、
   前記平均化されたリセット信号に対する前記平均化された映像信号の差電圧が前記ランプ信号によって増加する時、増加した電圧が基準電圧より大きい場合及び小さい場合に、各々相異なる論理状態を有する前記パルス幅信号を生成する比較部と、を備えることを特徴とする請求項７に記載の固体撮像素子。
9. 前記第１ＣＤＳ回路及び第２ＣＤＳ回路は各々、
   一側端から前記パルス幅信号を受けて他端に伝達するキャパシタと、
   前記キャパシタを介して伝達される前記比較信号をバッファリングして出力する増幅部と、を備えることを特徴とする請求項８に記載の固体撮像素子。
10. 前記パルス幅信号は、
    前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号の大きさに比例することを特徴とする請求項１に記載の固体撮像素子。
11. 前記ＡＰＳアレイは、
    前記サブサンプリングモード時に、１カラム間隔を有する異なる２個のピクセル各々が第３リセット信号と第３映像信号、及び第４リセット信号と第４映像信号を生成して出力し、
    前記平均化回路は、
    前記第３リセット信号及び前記第４リセット信号の平均を反映した該当増幅器入力信号に前記第３映像信号及び前記第４映像信号を反映させて前記第３リセット信号と前記第３映像信号との差及び前記第４リセット信号と前記第４映像信号との差についての平均に対応する信号を生成し、その信号に該当するパルス幅信号を生成することを特徴とする請求項１に記載の固体撮像素子。
12. 前記第１映像信号及び前記第２映像信号は、
    第１色信号であり、前記第３映像信号及び前記第４映像信号は第２色信号であることを特徴とする請求項１１に記載の固体撮像素子。
13. 前記ＡＰＳアレイは、
    次に選択された行で、第２色信号に該当する前記第１映像信号及び前記第２映像信号を生成し、第３色信号に該当する前記第３映像信号及び前記第４映像信号を生成することを特徴とする請求項１２に記載の固体撮像素子。
14. 前記第１色信号、前記第２色信号、及び前記第３色信号は、
    ベイヤーパターンを構成することを特徴とする請求項１３に記載の固体撮像素子。
15. ２次元行列形態でピクセルが配列されているＡＰＳアレイで、サブサンプリングモードの駆動時に選択された行で、１カラム間隔を有する２個のピクセル各々が第１リセット信号と第１映像信号、及び第２リセット信号と第２映像信号を生成して出力する段階と、
    前記サブサンプリングモードの駆動で、前記第１リセット信号及び前記第２リセット信号の平均を反映した増幅器入力信号に前記第１映像信号及び前記第２映像信号を反映させて前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号を生成して、その信号をパルス幅信号に変調する段階と、
    前記パルス幅信号の論理状態の変動時点によって相異なるデジタル値を有するデジタル信号を生成する段階と、を備えることを特徴とする固体撮像素子の駆動方法。
16. 前記サブサンプリングモード駆動で、それぞれの所定増幅器を有し、各カラムに備えられたＣＤＳ回路に備えられる前記所定増幅器のうち、１カラム間隔を有する２個の前記所定増幅器の入力端を短絡させ、前記短絡された入力端で前記増幅器入力信号を生成することを特徴とする請求項１５に記載の固体撮像素子の駆動方法。
17. １カラム間隔を有する２個の前記所定増幅器のうち、何れか１つを備える該当する１つのＣＤＳ回路だけ、
    前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号と、基準電圧を比較して前記パルス幅信号を生成することを特徴とする請求項１６に記載の固体撮像素子の駆動方法。
18. 前記サブサンプリングモード駆動は、
    動映像駆動であることを特徴とする請求項１６に記載の固体撮像素子の駆動方法。
19. １カラム間隔を有する２個の前記所定増幅器の入力端が、
    静止映像の駆動時にオープンされ、前記ＣＤＳ回路は、静止映像の駆動時に各カラムの該当ピクセルで生成されたリセット信号と映像信号との差に対応する信号を生成し、その信号の大きさに比例するパルス幅を有する信号に変調して出力することを特徴とする請求項１８に記載の固体撮像素子の駆動方法。
20. 前記固体撮像素子の駆動方法は、
    前記ＡＰＳアレイで選択される複数のＮ個の行それぞれで同色カラムのＮ個のリセット信号及びＮ個の映像信号を生成する段階と、
    前記Ｎ個のリセット信号及び映像信号の各々を平均化し、平均化されたリセット信号に対する平均化された映像信号の差をパルス幅信号に変調する段階と、をさらに含むことを特徴とする請求項１５に記載の固体撮像素子の駆動方法。
21. 前記平均化段階は、
    前記ピクセルアレイの何れか１つの列で、前記リセット信号及び前記映像信号を入力され、所定スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成する段階と、
    前記列と隣接する同色の信号列で、前記リセット信号及び前記映像信号を入力され、前記所定スイッチの短絡によって該当平均化されたリセット信号及び平均化された映像信号を生成する段階と、を含み、
    前記所定スイッチは、前記サブサンプリングモード駆動で短絡されることを特徴とする請求項２０に記載の固体撮像素子の駆動方法。
22. 前記パルス幅信号生成段階は、
    ランプ信号によって前記平均化されたリセット信号に対する前記平均化された映像信号の差電圧を増加させる段階を含み、
    前記パルス幅信号は、前記増加した電圧が基準電圧より大きい場合及び小さい場合に、各々に相異なる論理状態を有することを特徴とする請求項２１に記載の固体撮像素子の駆動方法。
23. 前記パルス幅信号生成段階は、
    キャパシタ一側端から前記パルス幅信号を受けて前記キャパシタの他端に伝達する段階と、
    前記キャパシタを介して伝達される前記パルス幅信号をバッファリングして出力する段階と、をさらに含むことを特徴とする請求項２２に記載の固体撮像素子の駆動方法。
24. 前記パルス幅信号は、
    前記第１リセット信号と前記第１映像信号との差及び前記第２リセット信号と前記第２映像信号との差についての平均に対応する信号の大きさに比例することを特徴とする請求項１５に記載の固体撮像素子の駆動方法。
25. 前記固体撮像素子の駆動方法は、
    前記サブサンプリングモード時に、前記ＡＰＳアレイで１カラム間隔を有する他の２個のピクセル各々が第３リセット信号と第３映像信号、及び第４リセット信号と第４映像信号を生成して出力する段階と、
    前記第３リセット信号及び前記第４リセット信号の平均を反映した該当増幅器入力信号に前記第３映像信号及び前記第４映像信号を反映させて前記第３リセット信号と前記第３映像信号との差及び前記第４リセット信号と前記第４映像信号との差についての平均に対応する信号を生成し、その信号に該当するパルス幅信号を生成する段階と、をさらに含むことを特徴とする請求項１５に記載の固体撮像素子の駆動方法。
26. 前記第１映像信号及び前記第２映像信号は、
    第１色信号であり、前記第３映像信号及び前記第４映像信号は、第２色信号であることを特徴とする請求項２５に記載の固体撮像素子の駆動方法。
27. 前記ＡＰＳアレイの次に選択された行で、第２色信号に該当する前記第１映像信号及び前記第２映像信号を生成し、第３色信号に該当する前記第３映像信号及び前記第４映像信号を生成することを特徴とする請求項２６に記載の固体撮像素子の駆動方法。
28. 前記第１色信号、前記第２色信号、及び前記第３色信号は、
    ベイヤーパターンを構成することを特徴とする請求項２７に記載の固体撮像素子の駆動方法。

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