JP4416753B2 - 固体撮像装置 - Google Patents

Description

本発明は、個体撮像装置に関する。

近年、デジタルカメラ用の固体撮像装置の進展が著しく、静止画解像度向上を目的に、多画素化が急速に進んでいる。これに伴って、カメラとして必要な連写性能を確保するために、画素信号の読み出し速度を向上させることが緊急の課題となっている。特許文献１には、読み出し速度を向上させるために、画素信号を複数の列シフトレジスタを通して並列に読み出すＣＣＤイメージセンサが開示されている。

デジタルカメラは、静止画のみならず動画の撮像も可能なように構成されうる。デジタルカメラでは、静止画も動画も１つの固体撮像装置で撮像されることが一般的である。したがって、固体撮像装置には、静止画については高い解像度が要求される一方で、動画については動画の一般的な規格に適合するように解像度を落とすとともに高いフレームレートが要求される。特許文献２には、画素信号を加算して解像度を落とすとともにフレームレートを上げる固体撮像装置が開示されている。
特開２００５−２８６９３３号公報 特開２００５−１３０３８２号公報

特許文献１に開示されたＣＣＤイメージセンサでは、画素信号を複数の出力列シフトレジスタを通して並列に読み出すために、単一列シフトレジスタで読み出すよりも見かけ上の信号読み出し速度が向上する。しかしながら、特許文献１には、静止画撮影時よりも動画撮影時のフレームレートを高めようとする思想が存在しない。

特許文献２に開示された固体撮像装置では、水平出力線上で電荷を混合することによって画素信号を加算する。しかしながら、特許文献２には、複数のチャンネルを通して加算結果を並列に出力するという概念が存在しない。

すなわち、特許文献１、２には、動画撮影時において、複数のチャネルを通して低解像度の画素信号を並列に読み出すことによってフレームレートを向上させる思想は存在しない。

一方、低解像度読み出しを行うための回路構成は周期的に配置されるので、固体撮像装置から出力される画像には、周期的な固定パターンノイズが生じうる。

本発明は、例えば、各読み出し対象領域について１つの画素信号を読み出すモードにおける読み出し速度を向上させること、更には、当該モードにおいて固体撮像装置の出力画像に周期的な固定パターンノイズが生じることを抑制することを目的とする。

本発明の第１の側面に係る固体撮像装置は、複数列を構成するように配列された複数の画素を有し、各読み出し対象領域について１つの画素信号を読み出す第１の読み出しモードを提供する。前記固体撮像装置は、各列の画素から提供される信号に基づいて画素信号を生成する複数の読み出し回路と、前記第１の読み出しモードにおいて、各読み出し対象領域に含まれる画素から前記読み出し回路によって読み出される画素信号を演算して画素信号を生成する複数の演算回路と、複数の出力チャンネルと、前記複数の演算回路の出力端と前記複数の出力チャンネルとの間に接続された複数の列選択スイッチと、前記複数の列選択スイッチを制御する制御回路とを備えうる。前記制御回路は、前記第１の読み出しモードにおいて、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御しうる。ここで、前記第１の読み出しモードにおいて使用される列選択スイッチのそれぞれから見える前記演算回路内の回路構成は、互いに等価である。

本発明の好適な実施形態によれば、前記撮像装置は、更に、全画素の画素信号を読み出す第２の読み出しモードを提供するように構成されうる。前記複数の演算回路は、前記第２の読み出しモードでは、前記複数の読み出し回路がそれぞれ生成した画素信号を出力しうる。前記制御回路は、前記第２の読み出しモードでは、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御しうる。

本発明の好適な実施形態によれば、前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の平均を演算して画素信号を生成しうる。

本発明の好適な実施形態によれば、前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の総和を演算して画素信号を生成しうる。

本発明の好適な実施形態によれば、前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の平均又は総和を間引きモードに応じて演算して画素信号を生成しうる。

本発明の好適な実施形態によれば、前記複数の演算回路は、同一の回路構成を有しうる。この場合において、前記間引き読み出しモードにおいて使用される列選択スイッチは、前記複数の演算回路のそれぞれにおける同一位置に接続された列選択スイッチでありうる。

本発明の好適な実施形態によれば、前記演算回路は、それぞれ、読み出し対象領域の列数と同数の前記読み出し回路のそれぞれから提供される画素信号を蓄積する複数の容量素子と、前記間引き読み出しモードにおいて前記複数の容量素子を短絡させる短絡スイッチとを含みうる。

本発明の第２の側面は、複数列を構成するように配列された複数の画素を有し、各読み出し対象領域について１つの画素信号を読み出す第１の読み出しモードを提供する固体撮像装置に関する。前記固体撮像装置は、各列の画素から提供される信号に基づいて画素信号を生成する複数の読み出し回路と、前記第１の読み出しモードにおいて、各読み出し対象領域に含まれる画素から前記読み出し回路によって読み出される画素信号を演算して画素信号を生成する複数の演算回路と、複数の出力チャンネルと、前記複数の演算回路の出力端と前記複数の出力チャンネルとの間に接続された複数の列選択スイッチと、前記複数の列選択スイッチを制御する制御回路とを備える。前記制御回路は、前記第１の読み出しモードにおいて、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御するように構成されうる。前記各読出し対象領域に対応した列選択スイッチ群における前記第１の読み出しモードにおいて使用される列選択スイッチの位置は、全ての読み出し対象領域において等しい。

本発明の好適な実施形態によれば、前記固体撮像装置は、更に、全画素の画素信号を読み出す第２の読み出しモードを提供するように構成され売る。前記複数の演算回路は、前記第２の読み出しモードでは、前記複数の読み出し回路がそれぞれ生成した画素信号を出力しうる。前記制御回路は、前記第２の読み出しモードでは、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御しうる。

本発明の第３の側面は、上記の固体撮像装置と、前記固体撮像装置の複数の出力チャネルから出力される信号を処理する回路とを備える撮像装置として把握されうる。

本発明によれば、例えば、各読み出し対象領域について１つの画素信号を読み出すモードにおける読み出し速度を向上させること、更には、当該モードにおいて固体撮像装置の出力画像に周期的な固定パターンノイズが生じることを抑制することができる。

以下、添付図面を参照しながら本発明の好適な実施形態を説明する。

[第１実施形態]
図１は、本発明の第１実施形態の固体撮像装置の概略構成を示す図である。固体撮像装置２００は、全画素の画素信号を読み出す全画素読み出しモード（第２の読み出しモード）及び各読み出し対象領域について１つの画素信号を読み出す低解像度読み出しモード（第１の読み出しモード）を提供する。ここで、以下では、低解像度読み出しモードの一例として、平均読み出しモードに関して説明する。ここで、平均読み出しモードは、読み出し対象領域に含まれる複数の画素の画素信号の平均値を読み出すモードである。

固体撮像装置２００は、複数の画素１が配列された画素領域１Ａを備えている。画素領域１Ａにおいては、複数の画素１は、複数列かつ１又は複数行を構成するように配置されうる。図１には、赤色フィルタに対応する１つの行の画素Ｒ１〜Ｒ１２のみが図示されている。読み出し回路２は、各画素から提供される信号に基づいて画素信号を生成するように構成される。読み出し回路２は、画素信号を列選択スイッチ３の入力端に提供する。ここで、読み出し回路２は、増幅回路等を含んで構成されてもよいし、画素信号を伝送する導電のみで構成されてもよい。

平均回路（演算回路）６は、全画素読み出しモードにおいては、読み出し回路２から提供される画素信号を当該読み出し回路２と同一列の列選択スイッチ３（３−１、３−２、３−３、３−４・・・）に提供する。一方、平均回路６は、低解像度読み出しモードの１つとしての平均読み出しモードにおいては、活性化信号に応じて、当該平均回路６に接続された複数の読み出し回路２から提供される複数の画素信号の平均値を演算する。平均読み出しモードにおいては、複数の画素からなる読み出し対象領域から１つの平均化された画素信号を読み出すために、当該読み出し対象領域に属する当該複数の画素の画素信号の平均値を演算する。

複数の列選択スイッチ３（３−１、３−２、３−３、３−４・・・）の各入力端は、平均回路６に接続され、各出力端は、水平出力線（出力チャンネル）４（４−１、４−２、４−３、４−４）に接続されている。全画素読み出しモードでは、複数の列選択スイッチ３は、水平出力線４の個数と同数の画素信号が水平出力線４に対して出力されるように水平走査回路（制御回路）１１９によって制御される。なお、この実施形態では、水平出力線４−１、４−２、４−３、４−４の個数と出力チャンネルの個数は同一である。

平均読み出しモードでは、複数の列選択スイッチ３は、水平出力線４の個数と同数の画素信号が水平出力線４に対して並列に出力されるように水平走査回路１１９によって制御される。ここで、低解像度読み出しモードにおいて使用される列選択スイッチから見える平均回路６内の回路構成（列選択スイッチの入力端に接続されている、平均回路６内の回路素子群）は、互いに等価である。

低解像度読み出しモードにおいて使用される列選択スイッチは、各読み出し対象領域あたり１個である。図１に示す実施形態では、各読み出し対象領域が３個の画素又は３列で構成され、低解像度読み出しモードでは、３列あたり１個の列選択スイッチが使用（オン）される。図１に示す実施形態では、低解像度読み出しモードでは、列選択スイッチ３−１、３−４、３−７、３−１０が使用される。そして、列選択スイッチ３−１、３−４、３−７、３−１０から見える平均回路６内の回路構成（列選択スイッチの入力端のノードに接続されている回路素子）は、互いに等価である。例えば、複数の平均回路６が互いに同一の回路構成を有する場合には、複数の平均回路６の同一位置に接続された列選択スイッチ３が低解像度読み出しモードにおいて使用される。ここで、同一の回路構成は、ネットリストが同一の回路構成、等価回路が同一の回路構成、レイアウトが同一の回路構成が含まれうる。図１に示す実施形態では、複数の平均回路６が互いに同一の回路構成を有し、複数の平均回路６の同一位置（最も左）に接続された列選択スイッチ３−１、３−４、３−７、３−１０が低解像度読み出しモードにおいて使用される。

水平出力線４は、本実施形態では４本設けられており、４つの画素信号を並列出力することができる。水平出力線４の後段には、出力アンプ５が接続されている。出力アンプ５は、出力負荷を駆動するために必要なインピーダンス変換を行う。

図２のタイミング図を参照して、図１に示す固体撮像装置における全画素読み出しモードの動作を説明する。図２において、ＣＯＬＳＥＬｘは、列選択スイッチ３−ｘを制御する制御信号で（走査パルス信号）あり、ハイレベルで列選択スイッチ３−ｘがＯＮ、ローレベルでＯＦＦする。ここで、ｘは、列の番号を意味する。制御信号ＣＯＬＳＥＬｘは、水平走査回路（制御回路）１１９が発生する。

最初に列選択スイッチ３−１、３−２、３−３、３−４が同時にＯＮし、画素Ｒ１、Ｒ２、Ｒ３、Ｒ４から読み出し回路２によって読み出された画素信号が水平出力線４−１、４−２、４−３、４−４にそれぞれ出力される。このとき、画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の画素信号は、画素の空間的な配置順序（左から右に向かう方向における順序）に従って水平出力線４−１、４−２、４−３、４−４にそれぞれ出力される。次いで、列選択スイッチ３−５、３−６、３−７、３−８が同時にＯＮし、画素Ｒ５、Ｒ６、Ｒ７、Ｒ８から読み出し回路２によって読み出された画素信号が水平出力線４−１、４−２、４−３、４−４にそれぞれ出力される。次いで、列選択スイッチ３−９、３−１０、３−１１、３−１２が同時にＯＮする。そして、画素Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２から読み出し回路２によって読み出された画素信号が水平出力線４−１、４−２、４−３、４−４にそれぞれ出力される。ここまでのステップで、１２画素の画素信号が３クロック期間で読み出されていて、単一の水平出力線から読み出す場合（１２クロック期間が必要）の４倍の読み出し速度で読み出しがなされる。

次に、図３のタイミング図を参照して、図１に示す固体撮像装置２００における低解像度読み出しモード（平均読み出しモード）の動作を説明する。ここでは、一例として、３画素からなる各読み出し対象領域から１つの画素信号を読み出す動作について説明する。この実施形態の固体撮像装置では、同時に以下の４個の画素信号を並列で読み出す。

すなわち、第１の読み出し対象領域（画素グループ）を構成する画素Ｒ１、Ｒ２、Ｒ３の画素信号の平均値を１つの画素信号として列選択スイッチ３−１を介して水平出力線４−１に出力する。同時に、第２の読み出し対象領域を構成する画素グループＲ４、Ｒ５、Ｒ６の画素信号の平均値を１つの画素信号として列選択スイッチ３−４を介して水平出力線４−４に出力する。同時に、第３の読み出し対象領域を構成する画素Ｒ７、Ｒ８、Ｒ９の画素信号の平均値を１つの画素信号として列選択スイッチ３−７を介して水平出力線４−３に出力する。同時に、第４の読み出し対象領域を構成する画素Ｒ１０、Ｒ１１、Ｒ１２の画素信号の平均値を１つの画素信号として列選択スイッチ３−１０を介して水平出力線４−２に出力する。結果として、１クロック期間中に１２画素が含まれる領域（４つの読み出し対象領域）から４つの平均化された画素信号が読み出され、全画素読み出し時に対して走査時間が１／３となる。

図４は、図１の平均回路の具体的な構成例を示す図である。平均回路６は、各画素に対応して設けられた容量素子７−ｘ、各画素からの出力をサンプルホールドするためのサンプルホールドスイッチ８、及び、容量素子７−ｘ間を短絡させる短絡スイッチ９（９−１、９−２、・・・）を含む。

平均化処理は、次のように行なわれる。図５は、平均化処理のタイミング図である。ＰＳＨは、サンプルホールドスイッチ８に提供される共通の制御信号、ＰＳＨＯＲＴは、短絡スイッチ９に提供される共通の制御信号である。制御信号ＰＳＨ、ＰＳＨＯＲＴ、ＣＯＬＳＥＬｘは、水平走査回路１１９が発生する。

まず、制御信号ＰＳＨが所定の期間ハイレベル（サンプルホールドパルス）になることによって、サンプルホールドスイッチ８がＯＮし、一行分の画素信号が電荷として各列の容量素子７に保持される。次に、制御信号ＰＳＨＯＲＴがハイレベルになると短絡スイッチ９がＯＮし、容量素子７−１、７−２、７−３に保持された画素信号は、短絡スイッチ９−１、９−２を介して混合される。したがって、容量素子７−１、７−２、７−３の信号電極の電位が同一レベルになり、画素信号の値が平均化される。なお、信号電極とは、容量素子が有する２つの電極のうち信号が入力及び出力される電極をいうものとする。
同様にして、容量素子７−４、７−５、７−６の画素信号の平均化、容量素子７−７、７−８、７−９の画素信号の平均化、容量素子７−１０、７−１１、７−１２の画素信号の平均化がなされうる。

制御信号ＰＳＨＯＲＴがローレベルに戻ると、短絡スイッチ９−１、９−２、・・・、９−８がＯＦＦする。このとき、例えば、短絡スイッチ９−１、９−２がＯＦＦするときの影響で、容量素子７−１、７−２、７−３に保持されている電位が僅かに変化する。例えば、短絡スイッチ９がＭＯＳＦＥＴである場合、短絡スイッチ９がＯＦＦする時にＭＯＳＦＥＴのゲート・ソース間（又はゲート・ドレイン間）の寄生容量を介して容量素子７に保持されている電位が変化する。この現象は、一般にフィードスルーと呼ばれている。フィードスルーによる容量素子に保持されている電位変化分をΔＶとすると、短絡スイッチ９が１つしか接続されていない容量素子７−１、７−３における電位変化はΔＶである。一方、２つの短絡スイッチ９が接続されている容量素子７−２における電位変化は２×ΔＶである。

このような理由により、制御信号ＰＳＨＯＲＴがローレベルになって互いに切り離された後の容量素子７−１、７−２、７−３の保持電位は完全には等しくない。よって、低解像度読み出しモードにおいて使用される列選択スイッチからそれぞれ見える演算回路内の回路構成が互いに等価ではないとすると、固体撮像装置から出力される画像に固定パターンノイズが発生する。

制御信号ＰＳＨＯＲＴがローレベルになった後、列選択スイッチ３−１、３−４、３−７、３−１０がＯＮされて、４つの平均値がそれぞれ水平出力線４−１、４−４、４−３、４−２に出力される。ここで、この実施形態では、低解像度読み出しモードにおいて使用される列選択スイッチ３−１、３−４、３−７、３−１０からそれぞれ見える演算回路６内の回路構成が互いに等価である。すなわち、この実施形態では、低解像度読み出しモードにおいて使用される列選択スイッチ３−１、３−４、３−７、３−１０の入力端からそれぞれ見える短絡スイッチ９の個数が同数（１個）である。したがって、この実施形態によれば、フィードスルーによる信号の変動分がいずれの読み出し対象領域でも同一の値であり、上記のよな固定パターンノイズが発生しない。ここで、列選択スイッチ３−１から見える演算回路６内の回路構成とは、短絡スイッチ９−１、容量素子７−１、サンプルホールドスイッチ８である。列選択スイッチ３−４から見える演算回路６内の回路構成とは、短絡スイッチ９−３、容量素子７−４、サンプルホールドスイッチ８である。列選択スイッチ３−７から見える演算回路６内の回路構成とは、短絡スイッチ９−５、容量素子７−７、サンプルホールドスイッチ８である。列選択スイッチ３−１０から見える演算回路６内の回路構成とは、短絡スイッチ９−７、容量素子７−１０、サンプルホールドスイッチ８である。

ここで、平均化処理を伴った低解像度化は、Ｓ／Ｎの向上に寄与する。光ショットノイズや回路の熱雑音など多くの主要なノイズ成分は、画素間で相関がないノイズであるため、Ｍ画素の平均化をすると理想的には√Ｍ倍にＳ／Ｎ比が向上する。

この実施形態では、全画素読み出し（高解像度読み出し）時に異なる水平出力線を通して画素信号が出力される隣接画素群の画素信号が平均化される。これにより、全画素読み出し時のフレームレートを並列読み出しによって高速化しながら、低解像度読み出しによって画像が不自然になることを防止することができる。

なお、平均化によって生成された画素信号を列選択スイッチ３−１、３−４、３−７、３−１０を使って読み出す代わりに、列選択スイッチ３−２、３−５、３−８、３−１１を使って読み出してもよい。また、列選択スイッチ３−２、３−５、３−８、３−１１を使って読み出してもよい。いずれの場合においても、低解像度読み出しモードにおいて使用される列選択スイッチからそれぞれ見える演算回路６内の回路構成が互いに等価であるので、フィードスルー等に起因する固体パターンノイズが抑制される。

低解像度読み出しモードにおいて各読み出し対象領域を構成する画素の個数は、３個に限定されず、任意に定められうる。又は、水平出力線又は出力チャンネルの個数も任意に定められうる。

図６は、図４に示す実施形態の変形例を示す図である。図６に示された部分は、図４における最初の６画素分に対応する。図６に示す変形例では、画素のリセット状態の出力（Ｎ出力）と、画素の有効出力、すなわち光電荷に対応する出力（Ｓ出力）をそれぞれ容量素子３−ｘＮ、３−ｘＳに保持する。なお、ｘは、画素領域における列を示す。例えば、３−１Ｎ、３−１Ｓは、第１列の画素のＮ出力、Ｓ出力を保持するための容量素子を意味する。

この変形例の動作は、Ｎ出力とＳ出力の一組の差動出力で１つの出力画素信号（出力チャンネル）を形成していることを除いて、図４の動作と同様である。差動出力で出力画素信号を形成することによって同相ノイズが低減される。

平均化された出力は、３−１Ｓ／３−１Ｎ、３−４Ｓ／３−４Ｎ、３−７Ｓ／３−７Ｎ、３−１０Ｓ／３−１０Ｎから４つの水平出力線対（出力チャンネル）４−１、４−４、４−３、４−２にそれぞれ出力される。ここで、４−１Ｓ及び４−１Ｎによって水平出力線対（出力チャンネル）４−１が構成される。また、４−２Ｓ及び４−２Ｎによって水平出力線対（出力チャンネル）４−２が構成される。また、４−３Ｓ及び４−３Ｎによって水平出力線対（出力チャンネル）４−３が構成される。また、４−４Ｓ及び４−１４Ｎによって水平出力線対（出力チャンネル）４−４が構成される。

この変形例によれば、平均化された画素信号を複数の出力チャンネルを通して並列に読み出し、この際にＳ出力とＮ出力とを差動増幅することによってフレームレートを高速化しつつ高いＳ／Ｎ比を達成することができる。また、この変形例によれば、低解像読み出しモードにおいて使用される列選択スイッチからそれぞれ見える演算回路６内の回路構成が互いに等価であるので、フィードスルー等に起因する固定パターンノイズが低減される。

[第２実施形態]
図７は、本発明の第２実施形態の固体撮像装置の概略構成を示す図である。画素１００には、ベイヤ配列の色フィルタ、Ｒ、Ｇｒ、Ｇｂ、Ｂが形成され、２×２画素で構成される絵素が２次元的に配列され、エリアセンサが構成されている。

図８は、画素１００の等価回路図である。転送スイッチ１０２は、転送パルスＰＴＸ（ＰＴＸ１、２、・・・）によって制御される。リセットスイッチ１０３は、リセットパルスＰＲＥＳ（ＰＲＥＳ１、ＰＲＥＳ２、・・・）によって制御される。行選択スイッチ１０５は、行選択パルスＰＳＥＬ（ＰＳＥＬ１、ＰＳＥＬ２、・・・）によって制御される。転送パルスＰＴＸ、リセットパルスＰＲＥＳ、行選択パルスＰＳＥＬは、垂直走査回路１２３によって生成される。

図９のタイミング図を参照して、図７に示す固体撮像装置３００における全画素読み出し動作を説明する。ここで、以下の説明では、読み出し動作に先立って、設定された露光時間が経過し、フォトダイオード１０１に光電荷が蓄積されているものとする。また、Ｒ画素とＧｒ画素が並んだ行が選択されているものとする。また、Ｇｒ画素は、図７の上方に配置された、Ｒ画素、Ｇｂ画素の読み出し回路と同様な回路によって読み出されるものとする。

以下、代表的にＲ画素から画素信号を読み出す過程を説明する。まず、リセットパルスＰＲＥＳがハイレベルからローレベルとなり、増幅ＭＯＳＦＥＴ１０４のゲート電極のリセットが解除される。このとき、該ゲート電極に接続された浮遊拡散層の容量（以後、ＣＦＤとする）に、暗時に対応する電圧が保持される。続いて、行選択パルスＰＳＥＬがハイレベルとなると、浮遊拡散層の電位に対応して、増幅ＭＯＳＦＥＴ１０４と定電流源１０７によって形成されているソースフォロワ回路によって、暗時出力が垂直出力線１０６上に現れる。このとき演算増幅器１２０は電圧フォロワ状態にあり、演算増幅器１２０の出力はほぼ基準電圧ＶＲＥＦに等しい。所定の時間経過後、クランプパルスＰＣ０Ｒがハイレベルからローレベルとなり、垂直出力線１０６上の暗時出力がクランプされる。続いて、ＰＴＮがハイレベルとなり、演算増幅器１２０のオフセットを含む暗時信号（この信号をＮ出力と呼ぶ）が保持容量１１２ｎに保持される。

その後、転送パルスＰＴＸによって、画素転送スイッチ１０２が一定期間ハイレベルとなり、フォトダイオード１０１に蓄積された光電荷が増幅ＭＯＳＦＥＴ１０４のゲート電極に転送される。ここで、転送電荷は電子であり、転送された電荷量の絶対値をＱとすると、ゲート電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線１０６上には明時出力が現れるが、ソースフォロワゲインをＧｓｆとすると、垂直出力線６の電位Ｖｖｌの、暗時出力からの変化分ΔＶｖｌは、（式１）で表される。

ΔＶｖｌ＝−Ｑ／ＣＦＤ・Ｇｓｆ ・・・（式１）
この電位変化は、演算増幅器１２０、クランプ容量１０８及び帰還容量１２１によって構成される反転増幅回路によって増幅され、該反転増幅回路の出力Ｖｃｔは、（式２）で表される。

Ｖｃｔ＝ＶＲＥＦ＋Ｑ／ＣＦＤ・Ｇｓｆ・Ｃ０／Ｃｆ ・・・(式２）
ここで、Ｃ０はクランプ容量１０８の容量値、Ｃｆは帰還容量１２１の容量値である。出力Ｖｃｔは、ＰＴＳがハイレベルとなっている期間中に保持容量１１２ｓに保持される（この信号をＳ出力と呼ぶ）。

その後、水平走査回路（制御回路）１１９によって発生される走査パルスＣＯＬＳＥＬ１、ＣＯＬＳＥＬ２、・・・によって列選択スイッチ１１４を４つ単位で順に選択される。これにより、蓄積容量１１２ｓ、１１２ｎに保持されていた信号が列選択スイッチ１１４を介して水平出力線１１６−ｙｓ、１１６−ｙｎに出力される（ｙ＝１〜４）。ここで、Ｓ出力用の水平出力線及びＮ出力用の水平出力線で構成される水平出力線対によって１つの出力チャンネルが構成される。この実施形態では、４つの水平出力線対１１６−１、１１６−２、１１６−３、１１６−４が配置されている。なお、１１６−１ｓ及び１１６−１ｎによって水平出力線対（出力チャンネル）１１６−１が構成される。また、１１６−２ｓ及び１１６−２ｎによって水平出力線対（出力チャンネル）１１６−２が構成される。また、１１６−３ｓ及び１１６−３ｎによって水平出力線対（出力チャンネル）１１６−３が構成される。また、１１６−４ｓ及び１１６−４ｎによって水平出力線対（出力チャンネル）１１６−４が構成される。

全画素読み出しでは、図９に示すように、同時に４画素分のＲ画素出力が並列に読み出される。なお、図７では最初の４画素分のみが図示されており、残りの８画素は省略されている。一方、図１０は、３画素平均読み出し、図１１は３画素加算読み出しのタイミング図である。ここで、３画素平均読み出しは、第１実施形態として例示したように、複数画素からなる読み出し対象領域から読み出される画素信号の平均値を１つの画素信号とする低解像度化の一例である。また、３画素加算読み出しは、複数画素からなる読み出し対象領域から読み出される画素信号の総和を１つの画素信号とする低解像度化の一例である。低解像度化は、複数画素から間引きによって単純に１つの画素を読み出す方法によってもなされうる。

第１実施形態と同様に、ＰＳＨＯＲＴは、短絡スイッチ１２４−ｓ、１２４−ｎを制御する制御信号であり、低解像度読み出しモードにおいてタイミング制御を切り替えることによって平均化処理及び加算処理のいずれかを実行することができる。平均化処理及び加算処理のいずれにおいても、ＣＯＬＳＥＬ１、４、７、１０が同時にＯＮし、４つのＲ画素信号（平均出力、加算信号）が４つの水平出力線対１１６−１〜１１６−４に出力される。このとき、３画素から平均又は加算によって１つの画素信号を得るので、１２個のＲ画素を含む領域から画素が読み出されたことになる。

したがって、この実施形態の固体撮像装置は、１つの色を１つの出力チャンネルで読み出す場合に比べて、全画素読み出し時には４倍、低解像度読み出し時（例えば、平均読み出し、加算読み出し）には１２倍のフレームレートが達成される。また、この固体撮像装置では、低解像度読み出しモードに応じてＰＳＨＯＲＴのパターンによって、３画素平均読み出し、３画素加算読み出しを切り替えることができる。この切り替えは、水平走査回路１１９が切り替え信号に応じてＰＳＨＯＲＴを制御することによってなされうる。ＰＳＨＯＲＴをローレベルにした後に列選択スイッチをＯＮすれば平均読み出しを行うことができ、ＰＳＨＯＲＴをハイレベルに維持したままで列選択スイッチをＯＮすれば加算読み出しを行うことができる。

これら第１、第２の実施形態の変形例として複数の画素列ごとにブロック分割して読み出す方式がある。各ブロックにブロック選択スイッチを設け、読み出し対象の領域の列選択スイッチのみが負荷として水平出力線から見えるようにすることで、水平出力線の寄生容量を低減する効果がある。また、ブロック選択スイッチを配置する周期は、出力チャンネル数Ｎと間引き単位画素数Ｍの公倍数にすることが好ましい。

［第３実施形態］
図１２は、本発明の好適な実施形態の撮像装置の概略構成を示す図である。撮像装置４００は、第１、第２実施形態に代表される固体撮像装置１００４を備える。

被写体の光学像は、レンズ１００２によって固体撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられうる。レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられうる。固体撮像素子１００４から複数チャンネルで出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から複数チャンネルで出力される撮像信号は、Ａ／Ｄ変換器６でアナログ−ディジタル変換される。Ａ／Ｄ変換器１００６から出力される画像データは、信号処理部１００７によって各種の補正、データ圧縮などがなされる。固体撮像素子１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号にしたがって動作する。

ブロック１００５〜１００８は、固体撮像素子１００４と同一チップ上に形成されてもよい。撮像装置４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像装置４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体への画像の記録又は読み出しのための記録媒体制御インターフェース部１０１１を備える。記録媒体１０１２は、半導体メモリ等を含んで構成され、着脱が可能である。撮像装置４００は、外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１２に示す撮像装置４００の動作について説明する。バリア１００１のオープンに応じて、メイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。固体撮像装置１００４から出力された信号は、撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ提供される。Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に提供し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞りを制御する。

次に、全体制御・演算部１００９は、固体撮像装置１００４から出力され信号処理部１００７で処理された信号にから高周波成分を取り出して、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動して、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し測距を行う。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等がされ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部９の制御により記録媒体制御Ｉ／Ｆ部を介して記録媒体１０１２に記録される。また、画像データは、外部Ｉ／Ｆ部１０１３を通してコンピュータ等に提供されて処理されうる。

本発明の第１実施形態の固体撮像装置の概略構成を示す図である。 本発明の第１実施形態の固体撮像装置における全画素読み出しモードの駆動タイミング図である。 本発明の第１実施形態の固体撮像装置における平均読み出しモード（間引き読み出しモード）の駆動タイミング図である。 本発明の第１実施形態の固体撮像装置の平均回路の具体的な構成例を示す図である。 本発明の第１実施形態の固体撮像装置における平均読み出しモード（間引き読み出しモード）の駆動タイミング図である。 図４に示す実施形態の変形例を示す図である。 本発明の第２実施形態の固体撮像装置の概略構成を示す図である。 １つの画素の等価回路図である。 本発明の第２実施形態の固体撮像装置における全画素読み出しモードの駆動タイミングである。 本発明の第２実施形態の固体撮像装置における平均読み出しモオードの駆動タイミング図である。 本発明の第２実施形態の固体撮像装置における加算読み出しモードの駆動タイミング図である。 本発明の好適な実施形態の撮像装置の概略構成を示す図である。

符号の説明

１：画素
１Ａ：画素領域
２：読み出し回路
３：列選択スイッチ
４：水平出力線
５：出力アンプ
６：平均回路
７：容量素子
８：サンプルホールドスイッチ
９：短絡スイッチ
１０１：フォトダイオード
１０２：画素転送スイッチ
１０３：リセットスイッチ
１０４：ドライバＭＯＳ
１０５：行選択スイッチ
１０６：垂直出力線
１０７：定電流源
１０８：クランプ容量
１０９：クランプスイッチ
１１０：転送ゲート
１１２：蓄積容量
１１４：列選択スイッチ
１１６：水平出力線
１１８：出力アンプ
１１９：水平走査回路
１２０：演算増幅器
１２１：帰還容量
１２３：垂直走査回路
１２４：短絡スイッチ
１００１ バリア
１００２ レンズ
１００３ 絞り
１００４ 固体撮像素子
１００５ 撮像信号処理回路
１００６ Ａ／Ｄ変換器
１００７ 信号処理部
１００８ タイミング発生部
１００９ 全体制御・演算部
１０１０ メモリ部
１０１１ 記録媒体制御インターフェース（Ｉ／Ｆ）部
１０１２ 記録媒体
１０１３ 外部インターフェース（Ｉ／Ｆ）部

Claims (10)

1. 複数列を構成するように配列された複数の画素を有し、各読み出し対象領域について１つの画素信号を読み出す第１の読み出しモードを提供する固体撮像装置であって、
   各列の画素から提供される信号に基づいて画素信号を生成する複数の読み出し回路と、
   前記第１の読み出しモードにおいて、各読み出し対象領域に含まれる画素から前記読み出し回路によって読み出される画素信号を演算して画素信号を生成する複数の演算回路と、
   複数の出力チャンネルと、
   前記複数の演算回路の出力端と前記複数の出力チャンネルとの間に接続された複数の列選択スイッチと、
   前記複数の列選択スイッチを制御する制御回路とを備え、
   前記制御回路は、前記第１の読み出しモードにおいて、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御し、
   前記第１の読み出しモードにおいて使用される列選択スイッチのそれぞれから見える前記演算回路内の回路構成が互いに等価である、
   ことを特徴とする固体撮像装置。
2. 更に、全画素の画素信号を読み出す第２の読み出しモードを提供するように構成され、
   前記複数の演算回路は、前記第２の読み出しモードでは、前記複数の読み出し回路がそれぞれ生成した画素信号を出力し、
   前記制御回路は、前記第２の読み出しモードでは、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御する、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の平均を演算して画素信号を生成することを特徴とする請求項１又は２に記載の固体撮像装置。
4. 前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の総和を演算して画素信号を生成することを特徴とする請求項１又は２に記載の固体撮像装置。
5. 前記第１の読み出しモードにおいて、前記複数の演算回路は、それぞれ、読み出し対象領域に含まれる画素から読み出される画素信号の平均又は総和をモードに応じて演算して画素信号を生成することを特徴とする請求項１又は２に記載の固体撮像装置。
6. 前記複数の演算回路は、同一の回路構成を有し、前記第１の読み出しモードにおいて使用される列選択スイッチは、前記複数の演算回路のそれぞれにおける同一位置に接続された列選択スイッチであることを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。
7. 前記演算回路は、それぞれ、読み出し対象領域の列数と同数の前記読み出し回路のそれぞれから提供される画素信号を蓄積する複数の容量素子と、前記第１の読み出しモードにおいて前記複数の容量素子を短絡させる短絡スイッチとを含むことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
8. 複数列を構成するように配列された複数の画素を有し、各読み出し対象領域について１つの画素信号を読み出す第１の読み出しモードを提供する固体撮像装置であって、
   各列の画素から提供される信号に基づいて画素信号を生成する複数の読み出し回路と、
   前記第１の読み出しモードにおいて、各読み出し対象領域に含まれる画素から前記読み出し回路によって読み出される画素信号を演算して画素信号を生成する複数の演算回路と、
   複数の出力チャンネルと、
   前記複数の演算回路の出力端と前記複数の出力チャンネルとの間に接続された複数の列選択スイッチと、
   前記複数の列選択スイッチを制御する制御回路とを備え、
   前記制御回路は、前記第１の読み出しモードにおいて、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御し、
   前記各読み出し対象領域に対応した列選択スイッチ群における前記第１の読み出しモードにおいて使用される列選択スイッチの位置が全ての読み出し対象領域において等しい
   ことを特徴とする固体撮像装置。
9. 更に、全画素の画素信号を読み出す第２の読み出しモードを提供するように構成され、
   前記複数の演算回路は、前記第２の読み出しモードでは、前記複数の読み出し回路がそれぞれ生成した画素信号を出力し、
   前記制御回路は、前記第２の読み出しモードでは、前記複数の出力チャンネルの個数と同数の画素信号が前記複数の出力チャンネルに対して並列に出力されるように前記複数の列選択スイッチを制御する、
   ことを特徴とする請求項８に記載の固体撮像装置。
10. 請求項１乃至９のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置の複数の出力チャネルから出力される信号を処理する回路と、
    を備えることを特徴とする撮像装置。

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