JPH11103418A - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH11103418A JPH11103418A JP9263546A JP26354697A JPH11103418A JP H11103418 A JPH11103418 A JP H11103418A JP 9263546 A JP9263546 A JP 9263546A JP 26354697 A JP26354697 A JP 26354697A JP H11103418 A JPH11103418 A JP H11103418A
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/61—Noise processing, e.g. detecting, correcting, reducing or removing noise the noise originating only from the lens unit, e.g. flare, shading, vignetting or "cos4"
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- H04N25/67—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response
- H04N25/671—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction
- H04N25/677—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to fixed-pattern noise, e.g. non-uniformity of response for non-uniformity detection or correction for reducing the column or line fixed pattern noise
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- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【課題】 行ごとに読み出される電圧Ｖsig1に差が生
じ、縦方向のシェーディングが発生して、画質が著しく
低下するという課題、同じく電源線に有限の抵抗が分布
しているため、行ごとにソースフォロワ回路のダイナミ
ックレンジが異なるという課題を解決すること。 【解決手段】 光電変換素子と、前記光電変換素子に蓄
積された信号電荷を増幅する増幅手段が行列上に配列さ
れ、前記増幅手段で増幅された信号を順次走査して読み
出す垂直走査手段と水平走査手段とを有し、前記増幅手
段の負荷手段が各列ごとに設けられた光電変換装置にお
いて、前記増幅手段の出力端が前記負荷手段と行方向に
おいて反対側に設けられたことを特徴とする。また、光
電変換装置において、各列ごとで前記増幅手段の出力端
が前記負荷手段と行方向において同じ側に設けられてお
り、かつ前記増幅手段の出力端の少なくとも一部が行方
向の反対側に引き出されていることを特徴とする。
じ、縦方向のシェーディングが発生して、画質が著しく
低下するという課題、同じく電源線に有限の抵抗が分布
しているため、行ごとにソースフォロワ回路のダイナミ
ックレンジが異なるという課題を解決すること。 【解決手段】 光電変換素子と、前記光電変換素子に蓄
積された信号電荷を増幅する増幅手段が行列上に配列さ
れ、前記増幅手段で増幅された信号を順次走査して読み
出す垂直走査手段と水平走査手段とを有し、前記増幅手
段の負荷手段が各列ごとに設けられた光電変換装置にお
いて、前記増幅手段の出力端が前記負荷手段と行方向に
おいて反対側に設けられたことを特徴とする。また、光
電変換装置において、各列ごとで前記増幅手段の出力端
が前記負荷手段と行方向において同じ側に設けられてお
り、かつ前記増幅手段の出力端の少なくとも一部が行方
向の反対側に引き出されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、行列上に配列され
た光電変換装置に関し、特に行列に配置された光電変換
素子の各画素の光信号を読み出す際のシェーディングを
削減した光電変換装置に関するものである。
た光電変換装置に関し、特に行列に配置された光電変換
素子の各画素の光信号を読み出す際のシェーディングを
削減した光電変換装置に関するものである。
【０００２】
【従来の技術】図７は従来の光電変換回路をあらわす模
式説明図である。図７において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状（図では４×４素子）に配置され
ている。光電変換素子１の一端はソースフォロワ入力Ｍ
ＯＳ２のゲートに接続し、ソースフォロワ入力ＭＯＳ２
のソースは垂直選択スイッチＭＯＳ３のドレインに接続
し、またソースフォロワ入力ＭＯＳ２のドレインは電源
線４を経て電源端子５に接続され、垂直選択スイッチＭ
ＯＳ３のソースは垂直出力線６を経て、負荷電流源７へ
と接続されており、これらは、ソースフォロワ入力ＭＯ
Ｓ２と垂直選択スイッチＭＯＳ３と負荷電流源７との全
体で、ソースフォロワ回路を構成している。
式説明図である。図７において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状（図では４×４素子）に配置され
ている。光電変換素子１の一端はソースフォロワ入力Ｍ
ＯＳ２のゲートに接続し、ソースフォロワ入力ＭＯＳ２
のソースは垂直選択スイッチＭＯＳ３のドレインに接続
し、またソースフォロワ入力ＭＯＳ２のドレインは電源
線４を経て電源端子５に接続され、垂直選択スイッチＭ
ＯＳ３のソースは垂直出力線６を経て、負荷電流源７へ
と接続されており、これらは、ソースフォロワ入力ＭＯ
Ｓ２と垂直選択スイッチＭＯＳ３と負荷電流源７との全
体で、ソースフォロワ回路を構成している。
【０００３】各画素の光電変換素子に蓄積された電荷に
応じてソースフォロワ入力ＭＯＳ２のゲートに光電変換
素子１の信号電圧が発生し、それをソースフォロワ回路
で電流増幅して読み出すものである。
応じてソースフォロワ入力ＭＯＳ２のゲートに光電変換
素子１の信号電圧が発生し、それをソースフォロワ回路
で電流増幅して読み出すものである。
【０００４】垂直選択スイッチＭＯＳ３のゲートは垂直
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子の信号電圧は、
垂直走査回路９に接続された垂直ゲート線８のパルス電
圧によって垂直選択スイッチＭＯＳ３を順次オンして、
各垂直ラインに読み出され、水平走査回路１３のシフト
レジスタ信号によって水平転送ＭＯＳスイッチ１０が順
次オンされて、各光電変換素子の信号電圧が各素子毎に
時系列的に出力アンプ１２から出力される。
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子の信号電圧は、
垂直走査回路９に接続された垂直ゲート線８のパルス電
圧によって垂直選択スイッチＭＯＳ３を順次オンして、
各垂直ラインに読み出され、水平走査回路１３のシフト
レジスタ信号によって水平転送ＭＯＳスイッチ１０が順
次オンされて、各光電変換素子の信号電圧が各素子毎に
時系列的に出力アンプ１２から出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来例では、垂直出力線６に有限の抵抗が分布されている
ため、その抵抗の電位低下により信号に縦方向のシェー
ディングが生じるという問題点が生じていた。説明を簡
略化するために、図８にひとつの画素を抜き出した模式
説明図を示す。同図において、２０１は垂直出力線６に
分布する抵抗をあらわしている。仮に垂直にＭ行の画素
が配列し、各行あたりの垂直出力線の抵抗値がｒ１であ
ったとすると、Ｋ行目の画素と水平転送ＭＯＳスイッチ
１０との間の全抵抗は、 ｒ１×Ｋ（１≦Ｋ≦Ｍ） …（１） となる。
来例では、垂直出力線６に有限の抵抗が分布されている
ため、その抵抗の電位低下により信号に縦方向のシェー
ディングが生じるという問題点が生じていた。説明を簡
略化するために、図８にひとつの画素を抜き出した模式
説明図を示す。同図において、２０１は垂直出力線６に
分布する抵抗をあらわしている。仮に垂直にＭ行の画素
が配列し、各行あたりの垂直出力線の抵抗値がｒ１であ
ったとすると、Ｋ行目の画素と水平転送ＭＯＳスイッチ
１０との間の全抵抗は、 ｒ１×Ｋ（１≦Ｋ≦Ｍ） …（１） となる。
【０００６】いま、負荷電流源７に流れる電流をＩａ、
垂直選択スイッチＭＯＳ３の直列抵抗をＲｍ，ソースフ
ォロワ入力ＭＯＳ２のしきい値電圧をＶth0，ソースフ
ォロワ入力ＭＯＳ２のゲート上の信号電圧をＶsig0とす
ると、ソースフォロワ回路で電流増幅されて読み出され
る信号Ｖsig1は、 Ｖsig1＝Ｖsig0−Ｖth0−Ｉａ×Ｒｍ−Ｉａ×ｒ１×Ｋ（１≦Ｋ≦Ｍ） ……（２） となる。つまり、画素部では同じ信号電圧Ｖsig0が発生
していても、垂直出力線６のもつ抵抗ｒ１による電位降
下のため、行ごとに読み出される電圧Ｖsig1に差が生
じ、縦方向のシェーディングが発生して、画質が著しく
低下するという問題点があった。
垂直選択スイッチＭＯＳ３の直列抵抗をＲｍ，ソースフ
ォロワ入力ＭＯＳ２のしきい値電圧をＶth0，ソースフ
ォロワ入力ＭＯＳ２のゲート上の信号電圧をＶsig0とす
ると、ソースフォロワ回路で電流増幅されて読み出され
る信号Ｖsig1は、 Ｖsig1＝Ｖsig0−Ｖth0−Ｉａ×Ｒｍ−Ｉａ×ｒ１×Ｋ（１≦Ｋ≦Ｍ） ……（２） となる。つまり、画素部では同じ信号電圧Ｖsig0が発生
していても、垂直出力線６のもつ抵抗ｒ１による電位降
下のため、行ごとに読み出される電圧Ｖsig1に差が生
じ、縦方向のシェーディングが発生して、画質が著しく
低下するという問題点があった。
【０００７】近年、光電変換回路の開発はいっそうの多
画素化、小サイズ化の方向に進みつつある。その際に光
電変換回路の配線は益々、細く、長くなる傾向にあり、
垂直出力線６のもつ抵抗ｒ１による電位降下という本課
題は、深刻な問題となっている。
画素化、小サイズ化の方向に進みつつある。その際に光
電変換回路の配線は益々、細く、長くなる傾向にあり、
垂直出力線６のもつ抵抗ｒ１による電位降下という本課
題は、深刻な問題となっている。
【０００８】また、もうひとつの問題として、同じく電
源線４に有限の抵抗が分布しているため、行ごとにソー
スフォロワ回路のダイナミックレンジが異なるという問
題が生じていた。本問題点を図８を用いて説明すると、
同図において、２０２は電源線４に分布する抵抗をあら
わしている。仮に垂直にＭ行の画素が配列し、各行当た
りの電源線の抵抗がｒ２であったとするとＫ行目の画素
と電源端子５との間の抵抗は、 ｒ２×Ｋ（１≦Ｋ≦Ｍ） …（３） となる。
源線４に有限の抵抗が分布しているため、行ごとにソー
スフォロワ回路のダイナミックレンジが異なるという問
題が生じていた。本問題点を図８を用いて説明すると、
同図において、２０２は電源線４に分布する抵抗をあら
わしている。仮に垂直にＭ行の画素が配列し、各行当た
りの電源線の抵抗がｒ２であったとするとＫ行目の画素
と電源端子５との間の抵抗は、 ｒ２×Ｋ（１≦Ｋ≦Ｍ） …（３） となる。
【０００９】いま電源端子５の電圧をＶｄ，とすると、
ソースフォロワ回路が線形なアンプとして動作するため
には、ソースフォロワ入力ＭＯＳ２が５極管領域で動作
する必要があり、その時の条件式は、 Ｖｄ−Ｉａ×ｒ２×Ｋ ＞ Ｖsig0−Ｖth0 （１≦Ｋ≦Ｍ） …（４） となる。この式を変形すると、 Ｖsig0 ＜ Ｖｄ＋Ｖth0−Ｉａ×ｒ２×Ｋ （１≦Ｋ≦Ｍ） …（５） となる。
ソースフォロワ回路が線形なアンプとして動作するため
には、ソースフォロワ入力ＭＯＳ２が５極管領域で動作
する必要があり、その時の条件式は、 Ｖｄ−Ｉａ×ｒ２×Ｋ ＞ Ｖsig0−Ｖth0 （１≦Ｋ≦Ｍ） …（４） となる。この式を変形すると、 Ｖsig0 ＜ Ｖｄ＋Ｖth0−Ｉａ×ｒ２×Ｋ （１≦Ｋ≦Ｍ） …（５） となる。
【００１０】電源線４のもつ抵抗による電位降下のた
め、行によって条件式からはずれる信号電圧の値が異な
る、つまり信号のダイナミックレンジが異なるという問
題点が生じていた。
め、行によって条件式からはずれる信号電圧の値が異な
る、つまり信号のダイナミックレンジが異なるという問
題点が生じていた。
【００１１】これは、フォトダイオード１の極性との組
み合わせにより、飽和電圧のシェーディングもしくは低
光量特性側の出力シェーディングとなり画質を著しく低
下させていた。
み合わせにより、飽和電圧のシェーディングもしくは低
光量特性側の出力シェーディングとなり画質を著しく低
下させていた。
【００１２】
【課題を解決するための手段】本発明は、上記問題点を
解決する手段として、光変換素子と、前記光電変換素子
に蓄積された信号電荷を増幅する手段が行列上に配列さ
れ、前記増幅手段が増幅された信号を順次走査して読み
出す垂直走査手段と水平走査手段とを有し、前記増幅手
段の負荷手段が各列ごとにもうけられた光電変換装置に
おいて、前記増幅手段の出力端が前記負荷手段と行方向
において反対側に設けられたことを特徴とする光電変換
装置を提供するものである。
解決する手段として、光変換素子と、前記光電変換素子
に蓄積された信号電荷を増幅する手段が行列上に配列さ
れ、前記増幅手段が増幅された信号を順次走査して読み
出す垂直走査手段と水平走査手段とを有し、前記増幅手
段の負荷手段が各列ごとにもうけられた光電変換装置に
おいて、前記増幅手段の出力端が前記負荷手段と行方向
において反対側に設けられたことを特徴とする光電変換
装置を提供するものである。
【００１３】また、各列ごとで前記増幅手段の出力端が
前記負荷手段と行方向において同じ側に設けられてお
り、かつ前記増幅手段の出力端が行方向に上下にすくな
くとも一列ごと交互に引きだされていることを特徴とす
る光電変換装置を提供するものである。
前記負荷手段と行方向において同じ側に設けられてお
り、かつ前記増幅手段の出力端が行方向に上下にすくな
くとも一列ごと交互に引きだされていることを特徴とす
る光電変換装置を提供するものである。
【００１４】また、前記増幅手段の電源供給手段が各列
ごとにもうけられた光電変換装置において、前記電源供
給手段が行方向に上下にすくなくとも一列ごと交互に引
きだされていることを特徴とする光電変換装置を提供す
るものである。
ごとにもうけられた光電変換装置において、前記電源供
給手段が行方向に上下にすくなくとも一列ごと交互に引
きだされていることを特徴とする光電変換装置を提供す
るものである。
【００１５】また、前記光電変換素子の電荷をリセット
するリセット手段を有し、前記リセット手段の一端が前
記電源供給手段に接続していることを特徴とする光電変
換装置を提供するものである。
するリセット手段を有し、前記リセット手段の一端が前
記電源供給手段に接続していることを特徴とする光電変
換装置を提供するものである。
【００１６】
［第１の実施形態］図１は、本発明の第１の実施形態を
示す模式説明図である。本実施形態は、定電流源７をソ
ースフォロワ回路の出力端と行方向に互いに反対側に設
けたものである。図１において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状（図では４×４素子）に配置され
ている。光電変換素子１の一端はソースフォロワ入力Ｍ
ＯＳ２のゲートに接続し、ソースフォロワ入力ＭＯＳ２
のソースは垂直選択スイッチＭＯＳ３のドレインに接続
し、またソースフォロワ入力ＭＯＳ２のドレインは電源
線４を経て電源端子５に接続され、垂直選択スイッチＭ
ＯＳ３のソースは垂直出力線６を経て、負荷電流源７へ
と接続されており、これらは、ソースフォロワ入力ＭＯ
Ｓ２と垂直選択スイッチＭＯＳ３と負荷電流源７との全
体で、ソースフォロワ回路を構成している。
示す模式説明図である。本実施形態は、定電流源７をソ
ースフォロワ回路の出力端と行方向に互いに反対側に設
けたものである。図１において、光電変換素子（フォト
ダイオードなど）１は入射光量に応じた電荷を蓄積する
ものであり、２次元状（図では４×４素子）に配置され
ている。光電変換素子１の一端はソースフォロワ入力Ｍ
ＯＳ２のゲートに接続し、ソースフォロワ入力ＭＯＳ２
のソースは垂直選択スイッチＭＯＳ３のドレインに接続
し、またソースフォロワ入力ＭＯＳ２のドレインは電源
線４を経て電源端子５に接続され、垂直選択スイッチＭ
ＯＳ３のソースは垂直出力線６を経て、負荷電流源７へ
と接続されており、これらは、ソースフォロワ入力ＭＯ
Ｓ２と垂直選択スイッチＭＯＳ３と負荷電流源７との全
体で、ソースフォロワ回路を構成している。
【００１７】各画素の光電変換素子に蓄積された電荷に
応じてソースフォロワ入力ＭＯＳ２のゲートに光電変換
素子１の信号電圧が発生し、それをソースフォロワ回路
で電流増幅して読み出すものである。
応じてソースフォロワ入力ＭＯＳ２のゲートに光電変換
素子１の信号電圧が発生し、それをソースフォロワ回路
で電流増幅して読み出すものである。
【００１８】垂直選択スイッチＭＯＳ３のゲートは垂直
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子の信号電圧は、
垂直走査回路９に接続された垂直ゲート線８のパルス電
圧によって垂直選択スイッチＭＯＳ３を順次オンして、
各垂直ラインに読み出され、水平走査回路１３のシフト
レジスタ信号によって水平転送ＭＯＳスイッチ１０が順
次オンされて、各光電変換素子の信号電圧が各素子毎に
時系列的に出力アンプ１２から出力される。出力アンプ
１２には、ＭＯＳ型アンプなどの入力インピーダンスの
高いものが望ましい。
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子の信号電圧は、
垂直走査回路９に接続された垂直ゲート線８のパルス電
圧によって垂直選択スイッチＭＯＳ３を順次オンして、
各垂直ラインに読み出され、水平走査回路１３のシフト
レジスタ信号によって水平転送ＭＯＳスイッチ１０が順
次オンされて、各光電変換素子の信号電圧が各素子毎に
時系列的に出力アンプ１２から出力される。出力アンプ
１２には、ＭＯＳ型アンプなどの入力インピーダンスの
高いものが望ましい。
【００１９】図２は、説明を簡略化するためにひとつの
画素を抜き出した模式説明図である。図２において、４
０１はソースフォロワと定電流源７の間の抵抗であり、
定電流源７の定常電流Ｉaはこの抵抗４０１を介して定
電流源７に流れ込むものである。２０１はソースフォロ
ワと出力端の間の抵抗である。
画素を抜き出した模式説明図である。図２において、４
０１はソースフォロワと定電流源７の間の抵抗であり、
定電流源７の定常電流Ｉaはこの抵抗４０１を介して定
電流源７に流れ込むものである。２０１はソースフォロ
ワと出力端の間の抵抗である。
【００２０】ここで、ソースフォロワの出力端の電位を
Ｖsig1'とすると、 Ｖsig1'＝Ｖsig0−Ｖth0−Ｉa×Ｒm …（６） となる。この値はトランジスタの設計値と定常電流の値
で決まる一定の値である。
Ｖsig1'とすると、 Ｖsig1'＝Ｖsig0−Ｖth0−Ｉa×Ｒm …（６） となる。この値はトランジスタの設計値と定常電流の値
で決まる一定の値である。
【００２１】先に述べたように、定常電流７は抵抗４０
１を介して定電流源７に流れ込むため、定電流源７と抵
抗４０１との接続点での電位Ｖsig1は、先に（２）式で
示したように、抵抗４０１により読み出す画素行ごとに
電位差を生じる。
１を介して定電流源７に流れ込むため、定電流源７と抵
抗４０１との接続点での電位Ｖsig1は、先に（２）式で
示したように、抵抗４０１により読み出す画素行ごとに
電位差を生じる。
【００２２】しかしながら、出力端ＯＵＴを定電流源７
と反対側に設けたため、抵抗２０１には読み出し初期の
過渡的な電流のみで定常電流は流れないため、抵抗２０
１とスイッチ１０の接続点での電位Ｖsig2は、 Ｖsig2＝Ｖsig1' …（７） となる。抵抗による電位効果が起こらないため、縦方向
のシェーディングを大幅に減らすことができる。
と反対側に設けたため、抵抗２０１には読み出し初期の
過渡的な電流のみで定常電流は流れないため、抵抗２０
１とスイッチ１０の接続点での電位Ｖsig2は、 Ｖsig2＝Ｖsig1' …（７） となる。抵抗による電位効果が起こらないため、縦方向
のシェーディングを大幅に減らすことができる。
【００２３】本実施形態では、定電流型の負荷を用いた
ソースフォロワ回路を例にとり説明を行ったが、本発明
はこれに限るものではなく抵抗型の負荷を用いたもので
も同様な効果が得られる。また反転アンプ型でも同様な
効果が得られることはいうまでもない。
ソースフォロワ回路を例にとり説明を行ったが、本発明
はこれに限るものではなく抵抗型の負荷を用いたもので
も同様な効果が得られる。また反転アンプ型でも同様な
効果が得られることはいうまでもない。
【００２４】［第２の実施形態］図３は、本発明の第２
の実施形態を示す模式説明図である。本実施形態では列
ごとに定電流源をソースフォロワ回路の出力端と同じ側
に設け、かつ一列ごとに交互に上下に出力端を引き出し
たものである。
の実施形態を示す模式説明図である。本実施形態では列
ごとに定電流源をソースフォロワ回路の出力端と同じ側
に設け、かつ一列ごとに交互に上下に出力端を引き出し
たものである。
【００２５】図３において、光電変換素子（フォトダイ
オードなど）１は入射光量に応じた電荷を蓄積するもの
であり、２次元状（図では４×４素子）に配置されてい
る。光電変換素子１の一端はソースフォロワ入力ＭＯＳ
２のゲートに接続し、ソースフォロワ入力ＭＯＳ２のソ
ースは垂直選択スイッチＭＯＳ３のドレインに接続し、
またソースフォロワ入力ＭＯＳ２のドレインは電源線４
を経て電源端子５に接続され、垂直選択スイッチＭＯＳ
３のソースは垂直出力線６を経て、負荷電流源７へと接
続されており、これらは、ソースフォロワ入力ＭＯＳ２
と垂直選択スイッチＭＯＳ３と負荷電流源７との全体
で、ソースフォロワ回路を構成している。
オードなど）１は入射光量に応じた電荷を蓄積するもの
であり、２次元状（図では４×４素子）に配置されてい
る。光電変換素子１の一端はソースフォロワ入力ＭＯＳ
２のゲートに接続し、ソースフォロワ入力ＭＯＳ２のソ
ースは垂直選択スイッチＭＯＳ３のドレインに接続し、
またソースフォロワ入力ＭＯＳ２のドレインは電源線４
を経て電源端子５に接続され、垂直選択スイッチＭＯＳ
３のソースは垂直出力線６を経て、負荷電流源７へと接
続されており、これらは、ソースフォロワ入力ＭＯＳ２
と垂直選択スイッチＭＯＳ３と負荷電流源７との全体
で、ソースフォロワ回路を構成している。
【００２６】各画素の光電変換素子１に蓄積された電荷
に応じて、ソースフォロワ入力ＭＯＳ２のゲートに光電
変換素子１の信号電圧が発生し、それをソースフォロワ
回路で電流増幅して読み出すものである。
に応じて、ソースフォロワ入力ＭＯＳ２のゲートに光電
変換素子１の信号電圧が発生し、それをソースフォロワ
回路で電流増幅して読み出すものである。
【００２７】垂直選択スイッチＭＯＳ３のゲートは垂直
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子１の信号電圧
は、垂直走査回路９に接続された垂直ゲート線８のパル
ス電圧によって垂直選択スイッチＭＯＳ３を順次オンし
て、各垂直出力線６に読み出され、水平走査回路１３の
シフトレジスタ信号によって水平転送ＭＯＳスイッチ１
０が順次オンされて、各光電変換素子の信号電圧が各素
子毎に時系列的に出力アンプ１２から出力される。
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子１の信号電圧
は、垂直走査回路９に接続された垂直ゲート線８のパル
ス電圧によって垂直選択スイッチＭＯＳ３を順次オンし
て、各垂直出力線６に読み出され、水平走査回路１３の
シフトレジスタ信号によって水平転送ＭＯＳスイッチ１
０が順次オンされて、各光電変換素子の信号電圧が各素
子毎に時系列的に出力アンプ１２から出力される。
【００２８】この際、水平走査回路１３は複数本の垂直
出力線６中交互に水平転送ＭＯＳスイッチ１０を配し、
垂直出力線６の一本毎に水平転送ＭＯＳスイッチ１０か
ら水平出力線１１に出力する。また、垂直出力線６側の
水平転送ＭＯＳスイッチ１０のソースにソースフォロワ
回路の負荷となる定電流源７を配しており、各垂直出力
線の配線上の抵抗値が各垂直ゲート線８の配置場所によ
って異なることになる。また、水平走査回路１３は垂直
出力線６の両端側に配置され、両端側の水平走査回路１
３は相互にタイミングをとり、垂直出力線６毎に水平転
送ＭＯＳスイッチ１０をオンして、水平出力線１１に光
電変換素子１の光電荷信号を読み出して、出力アンプ１
２から出力される。なお、この場合、両端側の水平転送
ＭＯＳスイッチ１０をオンして、読み出しのスピードア
ップを図ることも可能である。
出力線６中交互に水平転送ＭＯＳスイッチ１０を配し、
垂直出力線６の一本毎に水平転送ＭＯＳスイッチ１０か
ら水平出力線１１に出力する。また、垂直出力線６側の
水平転送ＭＯＳスイッチ１０のソースにソースフォロワ
回路の負荷となる定電流源７を配しており、各垂直出力
線の配線上の抵抗値が各垂直ゲート線８の配置場所によ
って異なることになる。また、水平走査回路１３は垂直
出力線６の両端側に配置され、両端側の水平走査回路１
３は相互にタイミングをとり、垂直出力線６毎に水平転
送ＭＯＳスイッチ１０をオンして、水平出力線１１に光
電変換素子１の光電荷信号を読み出して、出力アンプ１
２から出力される。なお、この場合、両端側の水平転送
ＭＯＳスイッチ１０をオンして、読み出しのスピードア
ップを図ることも可能である。
【００２９】次に、不図示ではあるが、両端側の出力ア
ンプ１２から出力された出力信号は、時系列的にタイミ
ングを取りながら、一連の画像信号に結合して、サンプ
ルホールド回路やシェーディング補正回路等を経由し
て、映像信号として出力してもよい。
ンプ１２から出力された出力信号は、時系列的にタイミ
ングを取りながら、一連の画像信号に結合して、サンプ
ルホールド回路やシェーディング補正回路等を経由し
て、映像信号として出力してもよい。
【００３０】本構造により、たとえばＭ行Ｎ列の光電変
換回路を考えた時、Ｋ行目Ｌ列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号電圧は、 ＶsigKL＝Ｖsig0−Ｖth0−Ｉａ×Ｒｍ−Ｉａ×ｒ１×Ｋ （１≦Ｋ≦Ｍ） …（８） （ただし、Ｒｍは垂直選択スイッチＭＯＳ３のオン時の
直列抵抗値、ｒ１は行毎の垂直出力線６の抵抗値、Ｖsi
g0は光電変換素子１の出力電圧、Ｖth0はソースフォロ
ワ入力ＭＯＳ２の閾値電圧、Ｉａは定電流源７の電流で
ある。）となる。また、Ｋ行目Ｌ＋１列目（１≦Ｋ≦
Ｍ，１≦Ｌ≦Ｎ）の画素から読み出される信号電圧は、
引き出される向きが上下逆なため影響する抵抗値が異な
り、 ＶsigKL+1＝Ｖsig0−Ｖth0−ｌａ×Ｒｍ−ｌａ×ｒ１×（Ｍ−Ｋ） （１≦Ｋ≦Ｍ）…（９） となる。
換回路を考えた時、Ｋ行目Ｌ列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号電圧は、 ＶsigKL＝Ｖsig0−Ｖth0−Ｉａ×Ｒｍ−Ｉａ×ｒ１×Ｋ （１≦Ｋ≦Ｍ） …（８） （ただし、Ｒｍは垂直選択スイッチＭＯＳ３のオン時の
直列抵抗値、ｒ１は行毎の垂直出力線６の抵抗値、Ｖsi
g0は光電変換素子１の出力電圧、Ｖth0はソースフォロ
ワ入力ＭＯＳ２の閾値電圧、Ｉａは定電流源７の電流で
ある。）となる。また、Ｋ行目Ｌ＋１列目（１≦Ｋ≦
Ｍ，１≦Ｌ≦Ｎ）の画素から読み出される信号電圧は、
引き出される向きが上下逆なため影響する抵抗値が異な
り、 ＶsigKL+1＝Ｖsig0−Ｖth0−ｌａ×Ｒｍ−ｌａ×ｒ１×（Ｍ−Ｋ） （１≦Ｋ≦Ｍ）…（９） となる。
【００３１】上の式からわかるように、たとえば奇数列
のみに着目した時、本実施形態は従来と同様のシェーデ
ィングが生じているが、そのとき偶数列には丁度奇数列
と上下が反対のシェーディングが生じており、全体で見
るとそれぞれのシェーディングが平均化されて視認さ
れ、画質を大幅に向上させることができた。
のみに着目した時、本実施形態は従来と同様のシェーデ
ィングが生じているが、そのとき偶数列には丁度奇数列
と上下が反対のシェーディングが生じており、全体で見
るとそれぞれのシェーディングが平均化されて視認さ
れ、画質を大幅に向上させることができた。
【００３２】また、実際に、外部もしくは内部に回路を
搭載することで隣接の信号を加算もしくは平均化するこ
とで、さらにシェーディングを低減することができるも
のである。隣接の信号を加算して読み出すことは、たと
えば補色系の色フィルタを使ってカラー画像を撮像する
光電変換装置において、隣接する画素の信号を加算して
読み出し、外部でマトリクス演算を行なうことで映像信
号を復元することは一般に行われているが、その際に本
発明の構造を用いることで、なんら不具合を生じること
なく、シェーディングを低減することができる。
搭載することで隣接の信号を加算もしくは平均化するこ
とで、さらにシェーディングを低減することができるも
のである。隣接の信号を加算して読み出すことは、たと
えば補色系の色フィルタを使ってカラー画像を撮像する
光電変換装置において、隣接する画素の信号を加算して
読み出し、外部でマトリクス演算を行なうことで映像信
号を復元することは一般に行われているが、その際に本
発明の構造を用いることで、なんら不具合を生じること
なく、シェーディングを低減することができる。
【００３３】本実施形態では、一列ごとに交互の例につ
いて述べたがこれに限るものではなく、シェーディング
の程度に応じて２列ごと、３列ごとなど他の組み合わせ
を用いても同様の効果が得られることはいうまでもな
い。
いて述べたがこれに限るものではなく、シェーディング
の程度に応じて２列ごと、３列ごとなど他の組み合わせ
を用いても同様の効果が得られることはいうまでもな
い。
【００３４】本実施形態では、定電流型の負荷を用いた
ソースフォロワ回路を例にとり説明を行なったが、本発
明はこれに限るものではなく、抵抗型の負荷を用いたも
のでも同様な効果が得られる。また反転アンプ型でも同
様な効果が得られることはいうまでもない。
ソースフォロワ回路を例にとり説明を行なったが、本発
明はこれに限るものではなく、抵抗型の負荷を用いたも
のでも同様な効果が得られる。また反転アンプ型でも同
様な効果が得られることはいうまでもない。
【００３５】［第３の実施形態］図４は、本発明の第３
の実施形態を示す模式説明図である。本実施形態はソー
スフォロワ回路の電源端子を、一列ごとに交互に行方向
の上下に設けたものである。
の実施形態を示す模式説明図である。本実施形態はソー
スフォロワ回路の電源端子を、一列ごとに交互に行方向
の上下に設けたものである。
【００３６】図４において、光電変換素子（フォトダイ
オードなど）１は入射光量に応じた電荷を蓄積するもの
であり、２次元状（図では４×４素子）に配置されてい
る。光電変換素子１の一端はソースフォロワ入力ＭＯＳ
２のゲートに接続し、ソースフォロワ入力ＭＯＳ２のソ
ースは垂直選択スイッチＭＯＳ３のドレインに接続し、
またソースフォロワ入力ＭＯＳ２のドレインは電源線４
を経て電源端子５に接続され、垂直選択スイッチＭＯＳ
３のソースは垂直出力線６を経て、負荷電流源７へと接
続されており、これらは、ソースフォロワ入力ＭＯＳ２
と垂直選択スイッチＭＯＳ３と負荷電流源７との全体
で、ソースフォロワ回路を構成している。
オードなど）１は入射光量に応じた電荷を蓄積するもの
であり、２次元状（図では４×４素子）に配置されてい
る。光電変換素子１の一端はソースフォロワ入力ＭＯＳ
２のゲートに接続し、ソースフォロワ入力ＭＯＳ２のソ
ースは垂直選択スイッチＭＯＳ３のドレインに接続し、
またソースフォロワ入力ＭＯＳ２のドレインは電源線４
を経て電源端子５に接続され、垂直選択スイッチＭＯＳ
３のソースは垂直出力線６を経て、負荷電流源７へと接
続されており、これらは、ソースフォロワ入力ＭＯＳ２
と垂直選択スイッチＭＯＳ３と負荷電流源７との全体
で、ソースフォロワ回路を構成している。
【００３７】各画素の光電変換素子１に蓄積された電荷
に応じて、ソースフォロワ入力ＭＯＳ２のゲートに光電
変換素子１の信号電圧が発生し、それをソースフォロワ
回路で電流増幅して読み出すものである。各ソースフォ
ロワ回路の電源は各行毎に電源線４に接続され、電源線
４は交互に接続されて別個の電源端子５に接続されてい
る。
に応じて、ソースフォロワ入力ＭＯＳ２のゲートに光電
変換素子１の信号電圧が発生し、それをソースフォロワ
回路で電流増幅して読み出すものである。各ソースフォ
ロワ回路の電源は各行毎に電源線４に接続され、電源線
４は交互に接続されて別個の電源端子５に接続されてい
る。
【００３８】垂直選択スイッチＭＯＳ３のゲートは垂直
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子１の信号電圧
は、垂直走査回路９に接続された垂直ゲート線８のパル
ス電圧によって垂直選択スイッチＭＯＳ３を順次オンし
て、各垂直出力線６に読み出され、水平走査回路１３の
シフトレジスタ信号によって水平転送ＭＯＳスイッチ１
０が順次オンされて、各光電変換素子の信号電圧が各素
子毎に時系列的に出力アンプ１２から出力される。
ゲート線８で垂直走査回路９に接続する。また、ソース
フォロワ回路の出力信号は、垂直出力線６、水平転送Ｍ
ＯＳスイッチ１０、水平出力線１１、出力アンプ１２を
通して外部に出力される。水平転送ＭＯＳスイッチ１０
のゲートは水平走査回路１３にそれぞれ接続している。
この様な構成において、各光電変換素子１の信号電圧
は、垂直走査回路９に接続された垂直ゲート線８のパル
ス電圧によって垂直選択スイッチＭＯＳ３を順次オンし
て、各垂直出力線６に読み出され、水平走査回路１３の
シフトレジスタ信号によって水平転送ＭＯＳスイッチ１
０が順次オンされて、各光電変換素子の信号電圧が各素
子毎に時系列的に出力アンプ１２から出力される。
【００３９】本構造により、たとえばＭ行Ｎ列の光電変
換回路を考えた時、Ｋ行目Ｌ列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号のダイナミックレン
ジは、 ＶsigKL＜Ｖｄ＋Ｖth0−Ｉａ×ｒ２×Ｋ （１≦Ｋ≦Ｍ） …（１０） （但し、Ｖｄは電源電圧、Ｖth0はソースフォロワ入力
ＭＯＳ２の閾値電圧、ｒ２は電源線４の各垂直ゲート線
８に対応するソースフォロワ入力ＭＯＳ２のドレインと
次の垂直ゲート線８に対応するソースフォロワ入力ＭＯ
Ｓ２のドレインとの間の抵抗値である。）の範囲までと
なる。この時、Ｋ行目Ｌ＋１列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号のダイナミックレン
ジは、 ＶsigKL＜Ｖｄ＋Ｖth0−ｌａ×ｒ２×（Ｍ−Ｋ） （１≦Ｋ≦Ｍ）…（１１） となる。上の式からわかるように、たとえば奇数列のみ
に着目した時、本実施形態は従来と同様の光電変換素子
１の光電変換特性中の飽和電圧もしくは低光量側の出力
シェーディングが生じているが、そのとき偶数列には丁
度奇数列と上下が反対のシェーディングが生じており、
全体で見るとそれぞれのシェーディングが平均化されて
視認され、画質を大幅に向上させることができた。
換回路を考えた時、Ｋ行目Ｌ列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号のダイナミックレン
ジは、 ＶsigKL＜Ｖｄ＋Ｖth0−Ｉａ×ｒ２×Ｋ （１≦Ｋ≦Ｍ） …（１０） （但し、Ｖｄは電源電圧、Ｖth0はソースフォロワ入力
ＭＯＳ２の閾値電圧、ｒ２は電源線４の各垂直ゲート線
８に対応するソースフォロワ入力ＭＯＳ２のドレインと
次の垂直ゲート線８に対応するソースフォロワ入力ＭＯ
Ｓ２のドレインとの間の抵抗値である。）の範囲までと
なる。この時、Ｋ行目Ｌ＋１列目（１≦Ｋ≦Ｍ，１≦Ｌ
≦Ｎ）の画素から読み出される信号のダイナミックレン
ジは、 ＶsigKL＜Ｖｄ＋Ｖth0−ｌａ×ｒ２×（Ｍ−Ｋ） （１≦Ｋ≦Ｍ）…（１１） となる。上の式からわかるように、たとえば奇数列のみ
に着目した時、本実施形態は従来と同様の光電変換素子
１の光電変換特性中の飽和電圧もしくは低光量側の出力
シェーディングが生じているが、そのとき偶数列には丁
度奇数列と上下が反対のシェーディングが生じており、
全体で見るとそれぞれのシェーディングが平均化されて
視認され、画質を大幅に向上させることができた。
【００４０】本実施形態では一列ごとに交互の例につい
て述べたがこれに限るものではなく、シェーディングの
程度に応じて２列ごと、３列ごとなど他の組み合わせを
用いても同様の効果が得られることはいうまでもない。
て述べたがこれに限るものではなく、シェーディングの
程度に応じて２列ごと、３列ごとなど他の組み合わせを
用いても同様の効果が得られることはいうまでもない。
【００４１】本実施形態では定電流型の負荷を用いたソ
ースフォロワ回路を例にとり説明を行なったが、本発明
はこれに限るものではなく、抵抗型の負荷を用いたもの
でも同様な効果が得られる。また反転アンプ型でも同様
な効果が得られることはいうまでもない。
ースフォロワ回路を例にとり説明を行なったが、本発明
はこれに限るものではなく、抵抗型の負荷を用いたもの
でも同様な効果が得られる。また反転アンプ型でも同様
な効果が得られることはいうまでもない。
【００４２】また、電流読み出し型のアンプを用いた時
には、出力電流のシェーディングを低減するという新た
な効果が得られるものである。
には、出力電流のシェーディングを低減するという新た
な効果が得られるものである。
【００４３】［第４の実施形態］図５は本発明の第４の
実施形態を示す模式説明図である。図５において、７０
１は光電変換素子１に蓄積された電荷を排出するリセッ
トスイッチであり、そのソースは光電変換素子１に接続
され、ドレインはソースフォロワ回路と共通の電源線４
に接続されている。７０２はリセットスイッチ７０１を
制御するリセットゲート線である。本実施形態の画素構
造をとることで、上記の実施形態に比べ、光電変換素子
１のリセット電圧を正確に制御することができ、リセッ
ト電圧がばらつくことによる信号電圧のＤＣレベルのば
らつきや、強い光が照射されたときのリセット残りによ
る残像を低減できるものである。しかし、電源端子５と
リセットスイッチ７０１のドレインの間の抵抗値が同様
に行方向に分布していることにより、リセットの過度特
性が行ごとに異なり、信号のリセットレベルのシェーデ
ィングが残ってしまい、それが読み出される信号電圧の
縦方向のシェーディングとなってあらわれていた。この
シェーディング原因に対して、第３実施形態と同様に、
１列ごともしくは複数列ごとに交互に電源端子５を行方
向に上下にひきだすことにより、信号電圧のシェーディ
ングを著しく低減することができた。
実施形態を示す模式説明図である。図５において、７０
１は光電変換素子１に蓄積された電荷を排出するリセッ
トスイッチであり、そのソースは光電変換素子１に接続
され、ドレインはソースフォロワ回路と共通の電源線４
に接続されている。７０２はリセットスイッチ７０１を
制御するリセットゲート線である。本実施形態の画素構
造をとることで、上記の実施形態に比べ、光電変換素子
１のリセット電圧を正確に制御することができ、リセッ
ト電圧がばらつくことによる信号電圧のＤＣレベルのば
らつきや、強い光が照射されたときのリセット残りによ
る残像を低減できるものである。しかし、電源端子５と
リセットスイッチ７０１のドレインの間の抵抗値が同様
に行方向に分布していることにより、リセットの過度特
性が行ごとに異なり、信号のリセットレベルのシェーデ
ィングが残ってしまい、それが読み出される信号電圧の
縦方向のシェーディングとなってあらわれていた。この
シェーディング原因に対して、第３実施形態と同様に、
１列ごともしくは複数列ごとに交互に電源端子５を行方
向に上下にひきだすことにより、信号電圧のシェーディ
ングを著しく低減することができた。
【００４４】［第５の実施形態］図６は、本発明の第５
の実施形態を示す模式説明図である。同図において、８
０１は光電変換素子１からソースフォロワ入力ＭＯＳ２
の入力ゲートへ信号電荷を完全空乏転送する電荷転送ス
イッチである。８０２は転送スイッチを制御する転送ゲ
ート線である。一般に、光電変換装置の感度を向上させ
るために光電変換素子１のサイズを大きくし、光信号か
ら光電変換する変換量を増す方法がとられるが、それに
ともないソースフォロワ入力ＭＯＳ２のゲートに寄生す
る容量値もおおきくなり、読み出し速度に遅滞が生じ、
効率よく感度を向上できないという問題点があった。し
かし、本構造をとり、ソースフォロワ入力ＭＯＳ２の入
力ゲートの容量値を、光電変換素子１（フォトダイオー
ドなど）の容量値より小さく設計しておき、完全空乏転
送をおこなうことで感度を向上させることができる。
の実施形態を示す模式説明図である。同図において、８
０１は光電変換素子１からソースフォロワ入力ＭＯＳ２
の入力ゲートへ信号電荷を完全空乏転送する電荷転送ス
イッチである。８０２は転送スイッチを制御する転送ゲ
ート線である。一般に、光電変換装置の感度を向上させ
るために光電変換素子１のサイズを大きくし、光信号か
ら光電変換する変換量を増す方法がとられるが、それに
ともないソースフォロワ入力ＭＯＳ２のゲートに寄生す
る容量値もおおきくなり、読み出し速度に遅滞が生じ、
効率よく感度を向上できないという問題点があった。し
かし、本構造をとり、ソースフォロワ入力ＭＯＳ２の入
力ゲートの容量値を、光電変換素子１（フォトダイオー
ドなど）の容量値より小さく設計しておき、完全空乏転
送をおこなうことで感度を向上させることができる。
【００４５】また、図６に示したように、垂直選択スイ
ッチ３を、電源線４とソースフォロワ入力ＭＯＳ２のド
レインの間に配置することにより、上記の（２）式のな
かの垂直選択スイッチ３の抵抗による電位降下分、 ｌａ×Ｒｍ…（１０） が生じなくなり、より広いダイナミックレンジが得られ
るものである。
ッチ３を、電源線４とソースフォロワ入力ＭＯＳ２のド
レインの間に配置することにより、上記の（２）式のな
かの垂直選択スイッチ３の抵抗による電位降下分、 ｌａ×Ｒｍ…（１０） が生じなくなり、より広いダイナミックレンジが得られ
るものである。
【００４６】本実施形態においても、上記第１乃至第４
の実施形態と同様な効果が得られることはいうまでもな
い。
の実施形態と同様な効果が得られることはいうまでもな
い。
【００４７】また、上記実施形態をそれぞれ組み合わせ
て使用することで、さらに高品位は映像信号が得られる
ものである。
て使用することで、さらに高品位は映像信号が得られる
ものである。
【００４８】また、上記実施形態は、いずれもＮＭＯＳ
型でもＰＭＯＳ型でも同様の効果が得られることはいう
までもない。また、上記実施形態で説明した各種を組み
合わせることにより、更にシェーディングの発生を防止
でき、削減できる。例えば、図４に示した電源線の配線
を列の両端に配置した異なる電源端子を用いる例と、図
３に示す水平出力線１１を列の両端に配置した例とを組
み合わせることで、垂直出力線の抵抗と電源線の抵抗に
よるシェーディングを共に削減できる。
型でもＰＭＯＳ型でも同様の効果が得られることはいう
までもない。また、上記実施形態で説明した各種を組み
合わせることにより、更にシェーディングの発生を防止
でき、削減できる。例えば、図４に示した電源線の配線
を列の両端に配置した異なる電源端子を用いる例と、図
３に示す水平出力線１１を列の両端に配置した例とを組
み合わせることで、垂直出力線の抵抗と電源線の抵抗に
よるシェーディングを共に削減できる。
【００４９】
【発明の効果】以上説明したように、本発明の構造をと
ることにより、光電変換装置の出力信号の縦方向のシェ
ーディングを低減することができる。
ることにより、光電変換装置の出力信号の縦方向のシェ
ーディングを低減することができる。
【００５０】また、光電変換装置の出力信号の縦方向の
飽和電圧のシェーディングを低減することができ、更
に、各光電変換素子の出力のダイナミックレンジを広げ
ることができる。
飽和電圧のシェーディングを低減することができ、更
に、各光電変換素子の出力のダイナミックレンジを広げ
ることができる。
【図１】本発明の第１の実施形態の模式説明図である。
【図２】本発明の第１の実施形態の動作を説明する模式
説明図である。
説明図である。
【図３】本発明の第２の実施形態の模式説明図である。
【図４】本発明の第３の実施形態の模式説明図である。
【図５】本発明の第４の実施形態の模式説明図である。
【図６】本発明の第５の実施形態の模式説明図である。
【図７】従来の光電変換装置の模式説明図である。
【図８】従来の光電変換装置の動作を説明する模式説明
図である。
図である。
１ 光電変換素子 ２ ソースフォロワ入力ＭＯＳ ３ 垂直選択スイッチＭＯＳ ４ 電源線 ５ 電源端子 ６ 垂直出力線 ７ 負荷電流源 ８ 垂直ゲート線 ９ 垂直走査回路 １０ 水平転送ＭＯＳスイッチ １１ 水平出力線 １２ 出力アンプ １３ 水平走査回路 ２０１ 垂直出力線に分布する抵抗 ２０２ 電源線に分布する抵抗 ４０１ ソースフォロワと定電流源の間の抵抗 ７０１ リセットスイッチ ８０１ 電荷転送スイッチ ８０２ 転送ゲート線
Claims (10)
- 【請求項１】 複数の光電変換素子と、前記光電変換素
子に蓄積された各信号電荷を増幅する増幅手段が行列上
に配列され、前記増幅手段で増幅された信号を順次走査
して読み出す垂直走査手段と水平走査手段とを有し、前
記増幅手段の負荷手段が各列ごとに設けられた光電変換
装置において、 前記増幅手段の出力端が前記負荷手段と行方向において
反対側に設けられたことを特徴とする光電変換装置。 - 【請求項２】 請求項１に記載の光電変換装置におい
て、前記増幅手段はＭＯＳ型のソースフォロワ回路であ
り、前記ソースフォロワ回路の負荷となる前記負荷手段
は定電流源であることを特徴とする光電変換装置。 - 【請求項３】 行列に配置された複数の光電変換素子
と、前記光電変換素子に蓄積された信号電荷を増幅する
増幅手段が行列上に配列され、前記増幅手段で増幅され
た信号を順次走査して読み出す垂直走査手段と水平走査
手段とを有し、前記増幅手段の負荷手段が各列ごとに設
けられた光電変換装置において、 各列ごとで前記増幅手段の出力端が前記負荷手段と行方
向において同じ側に設けられており、かつ前記増幅手段
の出力端の少なくとも一部が行方向の反対側に引き出さ
れていることを特徴とする光電変換装置。 - 【請求項４】 前記増幅手段の出力端が行方向の上下に
すくなくとも一列ごと交互に引きだされていることを特
徴とする請求項３に記載の光電変換装置。 - 【請求項５】 近接した画素間の信号を平均化処理する
ことを特徴とする請求項３に記載の光電変換装置。 - 【請求項６】 請求項３又は、４，５に記載の光電変換
装置において、前記増幅手段はＭＯＳ型のソースフォロ
ワ回路であり、前記ソースフォロワ回路の負荷となる前
記負荷手段は定電流源であり、前記増幅手段の出力端は
前記行方向の両端側に配置され、該出力端の出力信号を
結合して前記光電変換素子による画像信号を得ることを
特徴とする光電変換装置。 - 【請求項７】 行列に配置された複数の光電変換素子
と、前記光電変換素子に蓄積された信号電荷を増幅する
増幅手段が行列上に配列され、前記増幅手段で増幅され
た信号を順次走査して読み出す垂直走査手段と水平走査
手段とを有し、前記増幅手段の電源供給手段が各列ごと
に設けられた光電変換装置において、 前記電源供給手段の少なくとも一部が行方向の反対側に
引き出されていることを特徴とする光電変換装置。 - 【請求項８】 前記電源供給手段が行方向に上下に少な
くとも一列ごと交互に引き出されていることを特徴とす
る請求項７に記載の光電変換装置。 - 【請求項９】 近接した画素間の信号を平均化処理する
ことを特徴とする請求項７に記載の光電変換装置。 - 【請求項１０】 前記光電変換素子の電荷をリセットす
るリセット手段を有し、前記リセット手段の一端が前記
電源供給手段に接続していることを特徴とする請求項７
に記載の光電変換装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9263546A JPH11103418A (ja) | 1997-09-29 | 1997-09-29 | 光電変換装置 |
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