JPH09260627A - 増幅型固体撮像装置 - Google Patents

増幅型固体撮像装置

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JPH09260627A
JPH09260627A JP8061532A JP6153296A JPH09260627A JP H09260627 A JPH09260627 A JP H09260627A JP 8061532 A JP8061532 A JP 8061532A JP 6153296 A JP6153296 A JP 6153296A JP H09260627 A JPH09260627 A JP H09260627A
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JP
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signal
semiconductor substrate
sample
potential
transistor
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JP8061532A
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Yasushi Watanabe
恭志 渡辺
Hiroaki Kudo
裕章 工藤
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Sharp Corp
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Abstract

(57)【要約】 【課題】 固定パターンノイズを大幅に低減できる増幅
型固体撮像装置を提供する。 【解決手段】 トランジスタの一方電極にクランプ容量
手段ＣCPを介してサンプルホールド容量手段ＣSHとサン
プルホールド容量手段ＣSHに接続された信号ライン５５
とが設けられ、所定電位ＶCPをクランプ容量手段ＣCPで
クランプし、この電位ＶCPとリセット部のリセット動作
によって電圧降下した正味の画素信号電位ΔＶSとの差
信号ＶCP−ΔＶSをクランプ容量手段ＣCPを介してサン
プルホールド容量手段ＣSHでサンプルホールドするよう
に制御するとともに、このサンプルホールド容量手段Ｃ
SHによるサンプルホールド電位ＶSHを信号ライン５５を
介して順次読み出すように制御する制御手段が設けられ
ている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ（金属−酸
化膜−半導体）型ＦＥＴ（電界効果トランジスタ）また
は接合ゲート型ＦＥＴなどのトランジスタにより各画素
内の信号を増幅する増幅型固体撮像素子が配列された増
幅型固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置としては現在主流である電
荷結合素子（ＣＣＤ）にかわり、各画素で発生した信号
電荷そのものを読み出さずに、画素内で信号電荷を増幅
した後に走査回路によりその信号電荷を順次読み出す増
幅型固体撮像装置が提案されている。このように、画素
内で信号電荷を増幅することにより、読み出しによる信
号量が充分確保されて、読み出しによる信号量の制限は
なくなり、ダイナミックレンジはＣＣＤよりも有利とな
る。また、その駆動は信号読み出し画素を含む水平ライ
ン、垂直ライン及び選択スイッチのみの駆動で良く、そ
の駆動電圧も低いため、消費電力はＣＣＤより少なくな
る。
【０００３】このように、各画素内での信号の増幅に
は、トランジスタを用いるのが一般的であり、トランジ
スタの種類によりＳＩＴ型、バイポーラ型、ＦＥＴ型
（ＭＯＳ型または接合型）などに分けられる。また、信
号電荷の読み出し用の走査回路は、通常、ＳＩＴ型、バ
イポーラ型は深さ方向にトランジスタ構造を作るが、Ｍ
ＯＳ−ＦＥＴ型では平面方向にトランジスタ構造を作る
ため、ＭＯＳ−ＦＥＴ型の方が構成が簡単で製造が容易
であることから、ＦＥＴ型トランジスタを有する画素の
方が装置全体の構成上有利である。このＦＥＴ型のう
ち、画素内に単一のＦＥＴのみ含むものが画素密度を高
める上で有利となる。このタイプには、ＣＭＤ（Charge
Modulation Device）型、ＦＧＡ（Floating Gate Arra
y）型、ＢＣＭＤ（Bulk Charge Modulated Device）型
などが報告されている。
【０００４】図１９は、従来のＣＭＤ型増幅型固体撮像
装置の画素部を示しており、（ａ）はその画素部の平面
図であり、（ｂ）は（ａ）のＧ−Ｇ断面図である。な
お、これらの図１９（ａ）および図１９（ｂ）のＣＭＤ
型の画素構成は、文献『ゲート蓄横型ＭＯＳフォトトラ
ンジスタ・イメージセンサ』−中村他、１９８６年テレ
ビジョン学会全国大会、ｐ.57に示されている。
【０００５】図１９（ｂ）において、ｐ型基板１上にｎ
型ウェル２が埋め込みチャネルとして形成され、このｎ
型ウェル２上に絶縁膜３を介してゲート電極４が形成さ
れている。また、ｎ型ウェル２内の表面側に相互に分離
された高濃度ｎ層よりなるソース領域５およびドレイン
領域６が形成されている。
【０００６】また、図１９（ａ）において、各画素毎の
ゲート電極４は、水平方向に共通にゲート端子７に接続
され、また、各ソース領域５は垂直方向に共通にソース
端子８に接続されている。さらに、各ドレイン領域６は
編み目状に画素部間が接続されており、このドレイン領
域６はドレイン端子９に接続されている。このような画
素部が複数個、縦横方向にそれぞれマトリクス状に配列
されている。以上により、ＣＭＤ型画素部が構成されて
いる。
【０００７】上記構成により、以下にＣＭＤ型画素部の
動作を説明する。
【０００８】図２０は図１９（ｂ）のＨ−Ｈラインに沿
う深さ方向のポテンシャル分布図である。図２０に示す
ように、まず、信号蓄積時に、所定のゲート端子７を介
して水平方向に配列された各画素部のゲート電極４に印
加されるゲート電圧が電圧ＶLとされ、その水平方向に
配列された各画素部において、光電変換により発生した
信号電荷（正孔）は半導体／絶縁膜３の界面に蓄積され
る。次に、信号読み出し時に、ゲート電極４に印加され
るゲート電圧を電圧ＶLよりも高電位の電圧ＶMとする。
このとき、蓄積された信号電荷の量に応じてトランジス
タのドレイン領域６とソース領域５の間に流れる電流値
が変化する。その変化した電流値を信号出力としてソー
ス端子８を介して読み出すことになる。このとき、同一
のソース端子８上の他の画素部は、他のゲート端子７を
介してゲート電圧がＶLレベルのために信号出力として
読み出されず検出されない。
【０００９】さらに、蓄積された信号電荷をクリアして
次の信号蓄積に備えるリセット動作は、ゲート電極４に
印加されるゲート電圧を電圧ＶHとして深さ方向に単調
減少するポテンシャル勾配を付けることにより、ｎ型ウ
ェル２／絶縁膜３の界面に蓄積した信号電荷（この場合
は正孔）をその真下のｐ型基板１側に、図１９（ｂ）の
破線で示すように排出することによってなされる。
【００１０】上記従来のＣＭＤ型画素部では、信号電荷
蓄積密度を高めるため、ｎ型ウェル２となる埋め込みチ
ャネル層の不純物濃度を高めると、前記したリセット動
作時のゲート電圧ＶHを非常に高くしなければならない
という問題がある。
【００１１】ここで、例えば次の（条件１）の場合を例
に、リセット動作時のゲート電圧ＶHについて考える。
【００１２】（条件１） 基板濃度：１．０ｘ１０15ｃｍ-3 ｎ層濃度：３．０ｘ１．１０15ｃｍ−３ ｎ層厚：１．５μｍ ゲート絶縁膜厚：８０ｎｍ このような（条件１）の場合、ｎ型ウェル２の表面から
ｐ型基板１側へポテンシャルが単調減少する限界条件と
しては、次式（数１）のようになる。
【００１３】
【数１】
【００１４】したがって、リセット動作に必要なゲート
電圧ＶＨは、フラットバンド電圧ＶFB＝−０．８５Ｖの
場合、上記（数１）よりゲート電圧ＶH＝２０．０Ｖと
非実用的な非常に高い値となる。
【００１５】さらに、従来のＣＭＤ型画素部での他の問
題として、暗時においてｎ型ウェル２／絶縁膜３の界面
が空乏化するため、暗電流が多くなることが挙げられ
る。
【００１６】ＦＥＴ型の増幅型固体撮像装置でこの暗電
流を低減する方法としてＦＧＡ型の増幅型固体撮像装置
がある。
【００１７】図２１（ａ）は従来のＦＧＡ型の増幅型固
体撮像装置の画素部断面図であり、図２１（ｂ）は図２
１（ａ）の切断面線Ｋ−Ｋ部の深さ方向ポテンシャル分
布図である。これらの従来技術は、-J.Hynecek,“A New
Device Architecture Suitable for High-Resolution
and High-Performance Image Sensor",IEEE Trans.Ele
c.Dev.,p.646,(1988).に記載されている。なお、図２１
（ａ）において、図１９（ｂ）の各要素と同様の作用効
果を奏するものには同一の符号を付してその説明を省略
する。
【００１８】このＦＧＡ型とＣＭＤ型との相違は、図２
１（ａ）に示すようにゲート電極４下のｎ型ウェル２上
に、比較的高濃度のｐ層１０を設けたことである。
【００１９】上記構成により、図２１（ｂ）に示すよう
に信号蓄積および読み出し時にはゲート電圧を電圧ＶL
とし、信号電荷（正孔）がこのｐ層１０に蓄積すること
によるｎ型ウェル２のチャネルポテンシャルの変化を、
閾値の変化として読み出している。なお、同一信号線上
の他の画素は、そのゲート電圧が読み出し時のみ電圧Ｖ
Lレベルのために検出されない。
【００２０】その後のリセット動作は上記ＣＭＤ型の場
合と同様であり、リセット時のゲート電圧を電圧ＶHと
して深さ方向に単調減少するポテンシャル勾配を付ける
ことにより、ｐ層１０に蓄積した信号電荷（正孔）をそ
の真下のｐ型基板１側に排出する。このｐ層１０はこの
リセット動作時においても空乏化しないから、暗電流を
抑えることができる。ところが、このｐ層１０がリセッ
ト動作時にも空乏化しないことは、信号電荷の完全転送
がされないことを意味しており、そのことによって、残
像の発生とリセットノイズの増大という欠点をもたら
す。
【００２１】さらに、このＦＧＡ型の改善として次のＢ
ＣＭＤ型が提案されている（-J.Hynecek,"BCMD-An Impr
oved Photosite Structure for High Density Image Se
nsor",IEEE Trans.Elec.Dev.,p.1011,(1991)）。
【００２２】図２２（ａ）は従来のＢＣＭＤ型の増幅型
固体撮像装置の画素部断面図であり、図２２（ｂ）は図
２２（ａ）の切断面線Ｌ−Ｌ部の深さ方向ポテンシャル
分布図である。
【００２３】図２２（ａ）において、ＢＣＭＤ型の画素
部は、ｎ型基板１１上にｐ層１２、ｎ層１３さらにｐ層
１４を順次積層し、これらのｐ層１２、ｎ層１３および
ｐ層１４に渡るソースおよびドレイン用の高濃度ｐ層１
５を形成している。
【００２４】上記したＦＧＡ型の画素部と比べると、Ｂ
ＣＭＤ型の画素部は、信号電荷を電子としｎ層１３であ
る埋め込みチャネルに蓄積させたことと、信号電荷によ
る表面ｐ層１４のポテンシャル変化をＰ−ＭＯＳの閾値
変化として検出させたこと、さらには、基板１１をｎ型
としてリセット動作時にはゲート電圧を低い電圧ＶLと
して信号電荷をｎ型基板１１側に排出させるようにした
ことが相違点として挙げられる。
【００２５】これにより、信号電荷の完全転送が達成さ
れる。ところが、この構造では、ｐ−ｎ−ｐ−ｎの多層
構造のために、駆動条件の最適化を図ることが困難とな
り、またその作製も複雑になるという欠点を有してい
た。
【００２６】本願出願人は上述の各増幅型固体撮像装置
の問題点を解決するため、以下に述べる４種類の新規な
構造の画素を提案し、特願平６−３０９５３号、特願平
７−５１６４１号、特願平８−１９１９９号及び特願平
８−１９２００号でそれぞれ別途出願している。
【００２７】図２３は特願平６−３０９５３号に開示し
たＴＧＭＩＳ型（Ｔｗｉｎ Ｇａｔｅ ＭＯＳ Ｉｍａ
ｇｅ Ｓｅｎｓｏｒ）と呼ばれる構造の画素の断面図を
示している。ｐ型の半導体基板６１の表面側にｎ型のウ
ェル層６２が設けられ、このｎ層６２の表面側にＭＯＳ
型ＦＥＴのソース領域５０及びドレイン領域４５が設け
られている。このｎ層６２上に絶縁膜６３を介して第１
ゲート（ホトゲート）電極４６が設けられ、また、ｐ型
の半導体基板６１上に絶縁膜６３を介して第２ゲート
（リセットゲート）電極４８が設けられている。
【００２８】この第１ゲート電極４６には読み出し走査
電圧ＶAが印加される制御電圧端子が接続され、第１ゲ
ート電極４６をゲートとするＭＯＳ型ＦＥＴのソース領
域５０には、画素部から読み出された画素信号電位ＶS
が得られるソース端子が共通接続され、さらに、各画素
部毎のドレイン領域４５にはドレイン電圧ＶDが印加さ
れるドレイン端子が共通接続されている。
【００２９】上記構成により、以下、その動作を説明す
る。
【００３０】まず、第１ゲート電極４６を貫いて入射し
た光エネルギーｈνは、光電変換により電子−正孔対を
発生するが、この電子はドレイン領域４５へ流出する。
また、正孔は、ｎ層６２の中程に形成されるポテンシャ
ルバリアおよび第２ゲート電極４８下のポテンシャルバ
リアによって閉じ込められており、ｎ層６２の半導体／
絶縁膜界面に蓄積して信号電荷となっている。
【００３１】この信号電荷の量に応じてｎ層６２のポテ
ンシャルが変化する量を、ソース領域５０における電位
変化として読み出して画素電圧の出力信号とすることが
できる。
【００３２】一方、信号電荷の排出は、第２ゲート電極
４８下のポテンシャルバリアを引き下げてやれば、図２
３の点線に示す経路によりｐ型半導体基板６１側に流れ
ることにより容易に行われる。
【００３３】従来のＣＭＤ型のように直接基板側に信号
電荷を抜き取る構成では、比較的高い電圧（例えば１０
Ｖ）を第１ゲートに印加しないと充分なリセットができ
ず、また、ｎウェル層の濃度を薄くすると充分な電荷量
が蓄積できず、ｎウェル層の濃度を濃くすると蓄積電荷
量は充分得られるが、高い電圧（例えば２０Ｖ）をリセ
ットゲートに印加しないと充分なリセットができないと
いう不都合があった。これに対して、上記の図２３に示
したリセットすべき信号電荷を一旦横方向に抜いてから
基板側に抜く構造においては、ｎウェル層の濃度を濃い
状態で使用できて信号電荷を表面に充分に蓄積すること
が可能なため、充分大きな信号電荷量が扱えると共に、
リセット動作が低い電圧で可能となる。
【００３４】図２４は上述のＴＧＭＩＳ型を改良した構
造（以下表面リセット型と称する）の画素の断面図で、
特願平８−１９１９９号に開示したものである。ｐ型半
導体基板６１上に、ｎ型半導体ウェル層６２を形成し、
第１のゲート電極４６を上記ｎ型半導体ウェル層６２上
に形成し、第２のゲート電極４８を上記ｎ型半導体ウェ
ル層６２に隣接して、上記ｐ型半導体基板６１上に形成
する。更に、上記第２のゲート電極４８によるポテンシ
ャルバリアが形成される領域をｎ型半導体ウェル層６２
との間のｐ型半導体基板６１上に確保し、ｐ型低抵抗表
面リセットドレイン１８を上記第２のゲート電極４８を
形成する前に第２のゲート電極４８下のｐ型半導体基板
６１の表面に形成しておく。次に、第１のゲート電極４
６をゲートとするＭＯＳ型トランジスタのソース５０及
びドレイン４５用のｎ+拡散層を形成する。
【００３５】上記構成において、第１のゲート電極４６
を貫いて入射した光ｈνは、上記ｎ型半導体ウェル層６
２の光電変換領域において、光電変換により電子・正孔
対を発生するが、電子はドレイン領域へ流出する。一
方、正孔はｎ型半導体ウェル層６２の中程に形成される
ポテンシャルバリア及び第２のゲート電極４８下のポテ
ンシャルバリアにより閉じ込められ、第１のゲート領域
の半導体／絶縁膜界面に蓄積し信号電荷となる。この信
号電荷量に応じてｎ型半導体ウェル層６２のポテンシャ
ルが変化する量を、ソース５０の電位変化として読み出
し、出力信号とする。
【００３６】信号電荷の排出は、第２のゲート電極４８
下のポテンシャルバリアを引き下げてやれば、図２４に
示す経路により上記低抵抗表面リセットドレイン１８へ
流れることにより容易に達成される。ここで、第２のゲ
ート電極下部のｐ型半導体基板６１に形成されるポテン
シャルの尾根１７の影響を受けることなく完全に蓄積電
荷を排出するリセット動作を完遂できる。なお、ポテン
シャルの尾根１７については、この先行出願で明らかに
されているので、ここでは省略する。
【００３７】図２５は上述のＴＧＭＩＳ型のものを別の
観点から改良した構造（以下トレンチ型と称する）の画
素であり、特願平８−１９２００号で開示したものであ
る。
【００３８】ｐ型半導体基板６１上に、ｎ型半導体ウェ
ル層６２を形成し、第１のゲート電極４６を上記ｎ型半
導体ウェル層６２上に形成し、第２のゲート電極４８を
上記ｎ型半導体ウェル層６２に隣接して、上記ｐ型半導
体基板６１上に形成する。次に、第１のゲート電極４６
をゲートとするＭＯＳ型トランジスタのソース５０及び
ドレイン４５用のｎ+拡散層を形成する。
【００３９】ところで、図２３に示すＴＧＭＩＳ型の増
幅型固体撮像素子では、第２のゲート電極幅が高画素小
型化するに伴って、蓄積電荷が排出される経路にソー
ス、ドレインに印加されている電位によって３次元的に
ポテンシャルの尾根が形成され、完全に蓄積電荷を半導
体基板に排出できないという問題が生じていた。
【００４０】このトレンチ型では、このポテンシャルの
尾根が形成されるのを緩和するように、第２のゲート電
極４８に隣接して、半導体基板の表面に所定の深さを有
するトレンチ構造１９を形成することで、ソース５０、
ドレイン４５に印加される電位を空間的に緩和すること
が可能になり、蓄積電荷を半導体基板６１へ排出するチ
ャネルを確保することが可能となった。
【００４１】ここで、第２のゲート電極に隣接する半導
体基板の全領域にトレンチ構造を形成してもよいが、第
２のゲート領域下に蓄積電荷を完全に排出できるリセッ
トチャネルを一部に確保することができれば、蓄積電荷
を完全に排出できるので、一部にトレンチ構造１９を形
成すれば済む。
【００４２】上記構成において、第１のゲート電極４６
を貫いて入射した光ｈνは、ｎ型半導体ウェル層６２の
光電変換領域において、光電変換により電子・正孔対を
発生するが、電子はドレイン領域４５へ流出する。一
方、正孔はｎ型半導体ウェル層６２の中程に形成される
ポテンシャルバリアにより閉じ込められ、第１のゲート
領域の半導体／絶縁膜界面に蓄積し信号電荷となる。こ
の蓄積信号電荷量に応じてｎ型半導体ウェル層６２のポ
テンシャルが変化する量をソース５０の電位変化として
読み出し、出力信号とする。一方、信号電荷の排出は、
第２のゲート電極４８下のポテンシャルバリアを引き下
げてやれば、図２５に示す経路で半導体基板６１へ流れ
ることにより、容易に達成される。ここで、トレンチ構
造１９によりポテンシャルの尾根が形成されることなく
完全に蓄積電荷を排出するリセット動作を完遂できる。
【００４３】図２６は特願平７−５１６４１号で先に提
案したＢＤＭＩＳ型（Ｂｕｌｋ Ｄｒａｉｎ ＭＯＳ
Ｉｍａｇｅ Ｓｅｎｓｏｒ）と呼ばれる構造の画素を示
している。ｐ型半導体基板６１の主面５１に接してｐ型
半導体基板６１内にｎ型のウェル６２が形成されてお
り、更にウェル６２内に主面５１に接してｐ+型の半導
体領域５０が形成されている。ウェル６２の半導体領域
５０を除いた領域上に絶縁膜を介して第１のゲート電極
４８が形成されている。また、ウェル６２に隣接した基
板６１上には絶縁膜を介して第２のゲート電極４８が形
成されている。絶縁膜が設けられたウェル６２の表面近
傍部５３、絶縁膜、及び第１のゲート電極４６は第１の
ゲート領域５５を構成する。
【００４４】また、絶縁膜が設けられた基板６１の表面
近傍部５４、絶縁膜、及び第２のゲート電極４８は第２
のゲート領域５６を構成する。
【００４５】第１のゲート電極４６に適当な電圧を印加
すると、第１のゲート領域５５の表面近傍部５３に小数
キャリアである正孔のためのｐチャネルが形成される。
また、第２のゲート電極４８に適当な電圧を印加する
と、第２のゲート領域５６の表面近傍部５４を含む第２
のゲート電極４８の下方の基板６１全体がｐチャネルを
形成する。従って、電圧ＶDが印加された基板６１と電
圧ＶSが印加された半導体領域５０との間に正孔による
電流を流すためのチャネルが形成され、図２６の実線で
示されるように電流が流れる。
【００４６】第１のゲート電極４６を貫いて光ｈνが入
射すると、第１のゲート電極４６の下方に位置するウェ
ル６２及び半導体基板６１において、光電変換により電
子・正孔対が発生する。発生した正孔は半導体領域５０
へ流出し、一方、電子はウェル６２の中程に形成される
ポテンシャル井戸に蓄積して信号電荷となる。この信号
電荷となる電子はウェル６２において多数キャリアであ
る。蓄積した信号電荷はその電荷量に応じてウェル６２
ポテンシャルを変化させ、更に第１のゲート領域５５の
表面近傍部５３の表面ポテンシャルを変化させる。
【００４７】従って、基板６１と半導体領域５０とを流
れる電流は蓄積した信号電荷量に応じて変化する。基板
６１と半導体領域５０との間に一定電流が流れるように
しておけば、蓄積した信号電荷量に応じて基板６１と半
導体領域５０との間の電位が変化し、また、基板６１と
半導体領域５０との間を一定の電位に保っておけば、蓄
積した信号電荷量に応じて基板６１と半導体領域５０と
の間に流れる電流が変化する。このようにして、基板６
１と半導体領域５０との間で、第１のゲート領域５５及
び第２のゲート領域５６の表面近傍部５３及び５４をチ
ャネルとする第１のトランジスタが形成され、蓄積した
信号電荷量に応じて能動素子の電気的特性が変化するこ
とになる。
【００４８】更に、第２のゲート領域５６の表面近傍部
５４に第１のゲート領域５５が設けられていない側で隣
接し、主面５１に接するように、基板６１内にリセット
ドレイン領域４５が設けられている。第２のゲート電極
４８に適当な電圧を印加し、第２のゲート領域の表面近
傍部５４のポテンシャルバリアを引き下げてやれば、ウ
ェル６２に蓄積された信号電荷は、図２６に点線で示す
経路に沿ってリセットドレイン領域４５へ流れる。この
ようにして、ウェル６２とリセットドレイン領域４５と
の間で、第２のゲート領域５６の表面近傍部５４をチャ
ネルとする第２のトランジスタが形成され、信号電荷の
排出が達成される。
【００４９】
【発明が解決しようとする課題】現在知られている全て
の増幅型固体撮像装置に共通する問題点として、各画素
毎の信号レベル及び増幅率のバラツキ等に起因する固定
パターンノイズ（ＦＰＮ）の問題がある。ここで、この
ＦＰＮの問題について、上述のＴＧＭＩＳ型の増幅型固
体撮像装置を例にとって、以下に詳しく説明する。
【００５０】図２７はＴＧＭＩＳ型の増幅型固体撮像素
子を用いた２次元増幅型固体撮像装置の構成例を模式的
に示しており、各画素部、例えば画素部２１，２２，２
３，２４の共通ドレイン２５には所定のＤＣ電圧ＶDが
印加される。水平方向に配列された各画素部、例えば画
素部２１，２２などの第１ゲート電極２６は水平方向の
第１走査ラインに共通接続されて、その第１走査ライン
を介して第１垂直走査回路２７により読み出し動作が選
択される。また、水平方向に配列された各画素部、例え
ば画素部２１，２２などの第２ゲート電極２８は水平方
向の第２走査ラインに共通接続されて、その第２走査ラ
インを介して第２垂直走査回路２９により水平画素列単
位でリセット動作される。さらに、垂直方向に配列され
た各画素部、例えば画素部２１，２３または画素部２
２，２４などのソース３０は垂直方向に配列された各画
素部毎に信号ライン３１に共通接続されるとともに、水
平走査回路３２でオン／オフ制御されるスイッチングト
ランジスタ３３を介してビデオライン３４に接続されて
いる。さらに、このビデオライン３４の出力端子３５側
には定電流負荷となるＭＯＳ型トランジスタ３６が接続
されている。以上により、ＴＧＭＩＳ型の増幅型個体撮
像素子を用いた２次元増幅型個体撮像装置が構成され
る。
【００５１】図２８（ａ）は図２７の２次元増幅型固体
撮像装置を駆動するタイミング図であり、図２８（ｂ）
はその出力信号の構成図である。
【００５２】図２８（ａ）において、走査信号φＧＩ
（ｉ）は、垂直方向ｉ番目に水平方向に配列された各画
素部の第１ゲート電極２６毎に第１垂直走査回路２７か
ら順次出力され、また、走査信号φＧＩＩ（ｉ）は、垂
直方向ｉ番目に水平方向に配列された各画素部の第２ゲ
ート電極２８毎に第２垂直走査回路２９から順次出力さ
れる制御クロック信号である。第１垂直走査回路２７か
らの例えば走査信号φＧＩ（１）は、水平方向に配列さ
れた例えば画素部２１，２２などの各画素部の第１ゲー
ト電極２６に入力されて、画素部２１，２２などからの
読み出し動作が選択される。
【００５３】このとき、垂直方向ｉ番目の第１ゲート電
極２６がハイレベルＶＧ（Ｈ）で、かつ垂直方向ｉ番目
の第２ゲート電極２８がハイレベルＶＲＧ（Ｈ）とな
り、他の第１ゲート電極２６および第２ゲート電極２８
が全てローレベルＶＧ（Ｌ）、ＶＲＧ（Ｌ）とされるこ
とにより、信号ライン３１には垂直方向ｉ番目の画素信
号のみが読み出し状態となる。その期間（τＨ）内で水
平走査回路３２より出力されるクロックパルスφＳ１，
φＳ２，φＳ３・・・により各垂直方向の信号ライン３
１をスイッチングトランジスタ３３をオン／オフ制御す
ることで順次選択し、水平方向ｉ番目に垂直方向に配列
された各画素部からの画素信号を信号ライン３１さらに
スイッチングトランジスタ３３を介してビデオライン３
４に出力信号として出力する。
【００５４】その後、垂直方向ｉ番目の第１ゲート電極
２６がハイレベルＶＧ（Ｈ）で、かつ垂直方向ｉ番目の
第２ゲート電極２８がローレベルＶＲＧ（Ｌ）の期間
（τＢＬ）で、第２垂直走査回路２９により水平画素列
単位でリセット動作される。
【００５５】これらのクロックパルスφＳ１，φＳ２，
φＳ３・・・により得られた画素信号の信号出力波形
は、図２８（ｂ）に示すように、それぞれ順次選択され
た増幅型固体撮像素子の画素部への光入力がない状態
（光電蓄積電荷０の状態）での出力電位のバラツキ成分
も含んでおり、正味の光電変換蓄積電荷による出力信号
の信号量だけを得ることは不可能であり、各画素毎の信
号レベルおよび増幅率のバラツキなどに起因する固定パ
ターンノイズの問題があった。
【００５６】本発明は、上記従来の問題を解決するもの
で、固定パターンノイズを大幅に低減できる増幅型固体
撮像装置を提供することを目的とする。
【００５７】
【課題を解決するための手段】本発明の増幅型固体撮像
装置は、半導体基体の表面に形成されたトランジスタで
あって、入射する光によって発生した電荷を該トランジ
スタ内の該半導体基体表面に蓄積し、該蓄積された信号
電荷に応じた電気信号の変化を出力するトランジスタ
と、該トランジスタに隣接して設けられたゲート領域で
あって、該半導体基体の一部と、該半導体基体の一部上
に形成された絶縁膜と、該絶縁膜上に設けられたゲート
電極とを有し、該ゲート電極に印加された電圧に基づい
て、該蓄積された信号電荷を該半導体基体の表面から内
部へ移動させるゲート領域とを有する増幅型光電変換素
子が配列された増幅型固体撮像装置において、該トラン
ジスタの一方電極にクランプ手段を介してサンプルホー
ルド手段と該サンプルホールド手段に接続された信号ラ
インとが設けられ、所定電位を該クランプ手段でクラン
プし、該所定電位と該蓄積された信号電荷を該半導体基
板の表面から内部へ移動させる動作によって電圧降下し
た無信号電荷時の画素信号電位との差信号を該クランプ
手段を介して該サンプルホールド手段でサンプルホール
ドするように制御するとともに、該サンプルホールド手
段によるサンプルホールド電位を該信号ラインを介して
順次読み出すように制御する制御手段が設けられてお
り、そのことにより上記目的が達成される。
【００５８】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域と、該半
導体基体表面であって、該第１のゲート電極と該第２の
ゲート電極との隣接部から該半導体基体表面方向に沿っ
て所定の距離を有する部分に、該半導体基体濃度よりも
高濃度な不純物層を形成してなる電荷排出用ドレインと
を有する電荷排出部とを備え、該蓄積信号電荷を該電荷
排出部の該電荷排出用ドレインに排出するように成した
増幅型光電変換素子が配列された増幅型固体撮像装置に
おいて、該トランジスタの一方電極にクランプ手段を介
してサンプルホールド手段と該サンプルホールド手段に
接続された信号ラインとが設けられ、所定電位を該クラ
ンプ手段でクランプし、該所定電位と該蓄積信号電荷を
該電荷排出部の該電荷排出用ドレインに排出する動作に
よって電圧降下した無信号電荷時の画素信号電位との差
信号を該クランプ手段を介して該サンプルホールド手段
でサンプルホールドするように制御するとともに、該サ
ンプルホールド手段によるサンプルホールド電位を該信
号ラインを介して順次読み出すように制御する制御手段
が設けられており、そのことにより上記目的が達成され
る。
【００５９】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域を備え、
該第１のゲート領域に蓄積された信号電荷を該第２のゲ
ート領域を介して該半導体基体に排出する電荷排出部と
を有する増幅型光電変換素子を一次元又は二次元に配列
したイメージセンサ部であって、任意の光電変換素子の
該電荷排出部と、該任意の光電変換素子に隣接する光電
変換素子のトランジスタ部との間に電界阻止部を設けた
増幅型固体撮像装置において、該トランジスタの一方電
極にクランプ手段を介してサンプルホールド手段と該サ
ンプルホールド手段に接続された信号ラインとが設けら
れ、所定電位を該クランプ手段でクランプし、該所定電
位と該第１のゲート領域に蓄積された信号電荷を該第２
のゲート領域を介して該半導体基板に排出する動作によ
って電圧降下した無信号電荷時の画素信号電位との差信
号を該クランプ手段を介して該サンプルホールド手段で
サンプルホールドするように制御するとともに、該サン
プルホールド手段によるサンプルホールド電位を該信号
ラインを介して順次読み出すように制御する制御手段が
設けられており、そのことにより上記目的が達成され
る。
【００６０】また、本発明の増幅型固体撮像装置は、半
導体基体の一表面に設けられた半導体領域と、光電変換
により発生した信号電荷を蓄積する該半導体基体の表面
近傍部と、該表面近傍部上に形成された第１のゲート電
極とからなる第１のゲート領域と、該半導体基体の一表
面側にあって該第１のゲート領域に隣接する該半導体基
体の表面近傍部と、該表面近傍部上に絶縁膜を介して形
成された第２のゲート領域と該半導体基体の一表面側に
設けられた電荷排出部とを有し、該半導体領域と該半導
体基体との間で該第１のゲート領域の表面近傍部をチャ
ネルとする第１のトランジスタを形成するように構成
し、該信号電荷によって生じる該第１のトランジスタの
特性変化を出力信号とし、該半導体領域と該電荷排出部
との間をチャネルとする第２トランジスタを有する増幅
型光電変換素子が配列された増幅型固体撮像装置におい
て、該トランジスタの一方電極にクランプ手段を介して
サンプルホールド手段と該サンプルホールド手段に接続
された信号ラインとが設けられ、所定電位を該クランプ
手段でクランプし、該所定電位と該信号電荷を該電荷排
出部に排出する動作によって電圧降下した無信号電荷時
の画素信号電位との差信号を該クランプ手段を介して該
サンプルホールド手段でサンプルホールドするように制
御するとともに、該サンプルホールド手段によるサンプ
ルホールド電位を該信号ラインを介して順次読み出すよ
うに制御する制御手段が設けられており、そのことによ
り上記目的が達成される。
【００６１】好ましくは、前記トランジスタの前記一方
電極が接続された配線ラインに定電流手段を接続する。
【００６２】また、好ましくは、前記信号ラインの出力
部にアンプ手段を設け、該アンプ手段の入力端と出力端
の間に容量手段およびスイッチ手段を並列に設ける。
【００６３】また、好ましくは、前記アンプ手段の入力
端に１画素分のサンプルホールド電位が入力される直前
に、前記スイッチ手段を所定時間オンした後にオフする
ように制御する容量手段リセット制御手段を設ける。
【００６４】また、好ましくは、前記サンプルホールド
手段の後段にインピーダンス変換手段を設け、該インピ
ーダンス変換手段の出力端を選択スイッチ手段を介して
信号線に接続する。
【００６５】また、好ましくは、前記信号ラインに前記
クランプ手段、前記サンプルホールド手段及び前記イン
ピーダンス変換手段の組を複数組接続し、該複数の組を
各々前記選択スイッチ手段を介して複数の信号線に接続
する。
【００６６】上記構成により、以下、その作用を説明す
る。
【００６７】本発明においては、信号読み出し動作時
に、クランプ手段で所定電位をクランプし、このクラン
プされた所定電位と、リセット動作時に電圧降下した無
信号電荷時の画素信号電位との差信号に対応した電位
を、クランプ手段を介してサンプルホールド手段でサン
プルホールドする構成をとるので、正味の画素信号を得
ることが可能になる。この結果、画素毎でのオフセット
レベルのバラツキ等による固定パターンノイズが抑圧さ
れることになる。
【００６８】また、サンプルホールド手段の後段に設け
られたアンプ手段の入力端と出力端との間に容量手段お
よびスイッチ手段が並列に接続し、このアンプ手段の入
力端に１画素分の信号が到達する直前にスイッチ手段を
所定時間オンした後にオフして容量手段上の電荷をリセ
ットすることにより、サンプルホールド手段の出力側に
は、見かけ上容量手段のみが負荷となる。このため、出
力側に付随するストレイ容量の影響が抑圧可能となる。
【００６９】また、サンプルホールド手段の後段にイン
ピーダンス変換手段を設け、インピーダンス変換手段の
出力端を選択スイッチ手段を介して信号線に接続する構
成によれば、サンプルホールド手段の出力側にストレイ
容量が付随しても充分な駆動能力を確保できる。
【００７０】さらには、信号ラインにクランプ手段、サ
ンプルホールド手段及びインピーダンス変換手段の組を
複数接続し、この複数の組が各々、選択スイッチ手段を
介して複数の信号線に接続される構成によれば、各画素
信号は一度インピーダンス変換手段の入力側に保持され
ることになる。このため、同一の画素信号を複数回読み
出すことが可能になる。即ち、多重読み出しが可能にな
る。
【００７１】
【発明の実施の形態】以下、本発明の実施形態について
説明する。
【００７２】（実施形態１）図１は本発明の実施形態１
にかかるＴＧＭＩＳ型の画素を有する２次元増幅型固体
撮像装置の構成を、画素部平面図と回路図の組み合わせ
により模式的に示した図である。
【００７３】図１において、各画素部、例えば画素部４
１，４２，４３，４４の周囲を囲むように配設されたハ
ッチング部で示す共通ドレイン４５には、所定のＤＣ電
位ＶDが印加されている。また、第１ゲート電極４６は
それぞれ、各画素部、例えば画素部４１，４２または画
素部４３，４４で水平方向に共通接続されるとともに、
第１垂直走査回路４７の各接続端子にそれぞれ接続され
ており、第１垂直走査回路４７により各第１ゲート電極
４６に順次所定電位が印加されて読み出し動作が選択さ
れ、また、各第２ゲート電極４８はそれぞれ、各画素
部、例えば画素部４１，４２または画素部４３，４４で
水平方向に共通接続されるとともに、第２垂直走査回路
４９の各接続端子にそれぞれ接続されており、第２垂直
走査回路４９により各第２ゲート電極４８に順次所定電
位が印加されて水平画素列単位でリセット動作される。
【００７４】また、垂直方向に配列された各画素部、例
えば画素部４１，４３または画素部４２，４４のほぼ中
央部に配設されたソース（クロスハッチング部）５０は
垂直方向に信号線５１に共通接続されており、各信号線
５１の一方端にはそれぞれ定電流負荷となるＭＯＳ型Ｆ
ＥＴであるトランジスタ５２に接続されており、また、
各信号線５１の他方端にはクランプ容量手段ＣCP、サン
プルホールド・スイッチ用のＭＯＳトランジスタ５３さ
らに信号線選択用のＭＯＳトランジスタ５４を介してビ
デオラインとしての信号線５５に接続されている。これ
らクランプ容量手段ＣCPとトランジスタ５３の接続点に
は、所定電位ΦCPが印加されて動作するクランプ・スイ
ッチ用のＭＯＳトランジスタ５６を介して動作電圧源Ｖ
CPに接続され、その接続点に所定電位の動作電圧ＶCPを
強制的に供給可能である。
【００７５】この動作電圧ＶCPは、後述するアンプ手段
５８において安定した増幅動作条件を満足するように設
定される。これらのクランプ容量手段ＣCP、ＭＯＳトラ
ンジスタ５６および動作電圧源ＶCPによりクランプ手段
が構成されている。また、これらのＭＯＳトランジスタ
５３とＭＯＳトランジスタ５４の接続点にはサンプルホ
ールド容量手段ＣSHが接続されている。また、このＭＯ
Ｓトランジスタ５３の制御端子には所定電位ΦSHが印加
されてサンプルホールド・スイッチ動作をする。これら
のＭＯＳトランジスタ５３およびサンプルホールド容量
手段ＣSHによりサンプルホールド手段が構成されてい
る。さらに、ＭＯＳトランジスタ５４の制御端子にはそ
れぞれ水平走査回路５７の各出力端が接続されて、ＭＯ
Ｓトランジスタ５４の制御端子に所定電位ΦH（ｊ）が
順次印加されてサンプルホールド容量の読み出し動作を
している。以上の第１垂直走査回路４７、第２垂直走査
回路４９および水平走査回路５７、さらには、所定電位
ΦCPおよび所定電位ΦSHの出力タイミングを制御する出
力制御回路（図示せず）により制御手段が構成され、こ
の制御手段により、動作電圧ＶCPをクランプ手段でクラ
ンプし、動作電圧ＶCPと、蓄積された信号電荷を半導体
基板の表面から基板内部へ移動させるリセット動作によ
って一方電極としてのソース５０で電圧降下した無信号
電荷時の画素信号電位との差信号（所定電位と画素信号
電位との電位差）、即ち正味の画素信号をクランプ手段
を介してサンプルホールド手段でサンプルホールドする
ように制御するとともに、サンプルホールド手段による
サンプルホールド電位を信号線５５を介して順次読み出
すように制御している。
【００７６】さらに、信号線５５の出力端に設けられた
フィードバックアンプであるアンプ手段５８の入力端と
出力端をフィードバック容量手段ＣFBおよびリセット用
ＭＯＳトランジスタ５９で接続している。つまり、信号
線５５の出力端には、十分大きなゲインＡ（例えば１０
０以上）を持つ反転アンプで構成されたフィードバック
アンプであるアンプ手段５８、フィードバック容量手段
ＣFBおよび、所定電位ΦFBが印加されて動作するスイッ
チ手段５９の並列回路６０が設けられており、容量手段
ＣFBのリセット制御手段（図示せず）は、この所定電位
ΦFBを出力することにより、アンプ手段５８の入力端に
１画素分のサンプルホールド電位が入力される直前に、
スイッチ手段５９を所定時間オンした後にオフするよう
に制御することで、容量手段ＣFB上の電荷をリセットす
る。その後、この並列回路６０のアンプ手段５８を介し
て求める１画素分の正味の画素信号に対応する信号成分
を得ることができる。
【００７７】読み出された画素信号の電位は、クランプ
容量手段ＣCPの入力側に印加されるが、クランプ容量手
段ＣCPの出力側では動作電圧ＶCPがＭＯＳトランジスタ
５６を介して印加されており、クランプ容量手段ＣCPの
出力側では強制的に動作電圧ＶCPと同一の電位がセット
されているため、画素部毎の出力信号の基準レベルの変
動を考慮しなくてもよい。即ち、所定電位の動作電圧Ｖ
CPでクランプした後、ＭＯＳトランジスタ５６をオフす
るとともにリセット動作をすると、正味の信号電位分だ
け下がった、動作電圧ＶCPと無信号電荷時の画素信号電
位との差信号が得られる。この差信号をクランプ容量手
段ＣCPを介してサンプルホールド容量手段ＣSHに記録す
ることが可能となる。
【００７８】例えば、画素部４１から信号電荷を読み出
した場合について説明すると、信号線５１上には読み出
された信号電位ＶSが生じるが、このとき、クランプ容
量手段ＣCPとＭＯＳトランジスタ５３の接続点において
は、ＭＯＳトランジスタ５６を介して強制的に動作電圧
源からの動作電位ＶCPになっている。その後、リセット
動作が行われることにより、信号線５１上には正味の画
素信号電位ΔＶSだけ電圧降下したリセット電位とな
り、同様にクランプ容量手段ＣCPの出力側においても正
味の信号電位ΔＶSだけ下がりクランプ電位としての差
信号（ＶCP−ΔＶS）となる。このクランプ電位ＶCP−
ΔＶSをサンプルホールド容量手段ＣSHでサンプルホー
ルドする。この差信号であるサンプルホールド電位ＶCP
−ΔＶSでは、画素毎にばらつく閾値電圧が相殺されて
いることから正味の信号電位ΔＶSだけに対応した電位
を得ることができ、固定パターンノイズの極めて少ない
画像信号が得られることになる。
【００７９】このサンプルホールド容量手段ＣSHに記録
された正味の信号電位ΔＶSを含む差信号であるサンプ
ルホールド電位ＶCP−ΔＶSは、水平走査回路５７によ
り駆動される水平選択スイッチ用のＭＯＳトランジスタ
５４を介して水平方向に順次選択されて、水平信号線５
５上に読み出されることになる。この水平信号線５５は
それ自体十分な長さを有することから、水平信号線５５
のストレイ容量ＣSはサンプルホールド容量ＣSHに比べ
て無視できない大きさになる。このため、サンプルホー
ルド容量ＣSHに記録された正味の信号電圧をＶeffとす
ると、水平信号線５５に読み出される信号電圧Ｖ
lineは、Ｖline＝Ｖeff・ＣSH／（ＣSH＋ＣS）となり、
正味の信号電圧Ｖeffよりも低下してしまう。このた
め、次の手法を用いる。
【００８０】つまり、水平信号線５５の出力端に設けら
れたフィードバックアンプ５８は、十分大きなゲインＡ
（例えばＡ＝１００以上）を持つ反転アンプであり、そ
の入力端と出力端をフィードバック容量手段ＣFBおよび
リセット用のＭＯＳトランジスタ５９で接続している
が、このＭＯＳトランジスタ５９にパルス電位φFBを印
加してアンプ手段５８の入出力端をＭＯＳトランジスタ
５９を介してショートすることにより、アンプ手段５８
の入力電圧Ｖinおよび出力電圧Ｖout が、図３に示すよ
うに、Ｖin＝Ｖoutの関係により動作点Ｒとなる。次
に、特定のＭＯＳトランジスタ５９がオンになって、サ
ンプルホールド容量手段ＣSHに保持された信号電荷Ｑ
sig＝Ｖeff・ＣSHが水平信号線５５に読み出されて、信
号電圧Ｖlineとなるが、同時に、信号電圧Ｖlineがゲイ
ンＡ倍された出力信号ＯＳ（出力電圧Ｖout＝Ａ・Ｖ
line）との間の電位差で容量ＣFBを充電する。以上の関
係から出力電圧Ｖoutは、 Ｖout＝Ｖeff・ＣSH／［ＣFB＋（ＣSH＋ＣS）／Ａ］ となり、ゲインＡが十分大きければストレイ容量ＣSの
影響は抑えられる。また、フィードバック容量ＣFBをサ
ンプルホールド容量ＣSHよりも小さく設定することによ
り、出力電圧Ｖoutを正味の信号電圧Ｖeffよりも大きく
することも可能である。
【００８１】なお、図２は、本発明によるサンプルホー
ルド手段から信号ライン５５を介して設けられた並列回
路６０の回路図であり、ＣSは寄生容量のストレイ容量
を示している。この場合、下記の（数２）が成立する。
【００８２】
【数２】
【００８３】図４は図１の２次元増幅型固体撮像装置
（イメージセンサ）を駆動する場合のタイミング図であ
り、図５は図４の期間Ｐを拡大して詳しく示したタイミ
ング図である。なお、読み出し走査電位ＶA（ｉ）は、
ホトゲート４６の各電極の垂直方向ｉ番目のクロックラ
インに入力される電位であり、リセット走査電位Ｖ
B（ｉ）は、リセットゲート４８の各電極の垂直方向ｉ
番目のクロックラインに入力される電位である。
【００８４】図４および図５に示すように、ｉ番目に接
続されているホトゲート４６に印加される読み出し走査
電位ＶA（ｉ）がハイレベルで、他のホトゲート４６に
印加される読み出し走査電位ＶA（ｉ）は全てローレベ
ルとされることにより、信号線５１にはｉ番目に接続さ
れている画素信号電位ＶS（ｊ）のみが読み出されるこ
とになる。さらに、ｉ番目に接続されているホトゲート
４６に印加される読み出し走査電位ＶA（ｉ）がハイレ
ベルのまま、ｉ番目に接続されているリセットゲート４
８に印加されるリセット走査電位ＶB（ｉ）がローレベ
ルになることにより、ｉ番目の画素部がリセットされ
る。これをリセット期間とする。このため、水平方向ｊ
番目の信号線５１には画素信号の電位ＶS（ｊ）に示す
ような波形が得られ、正味の信号電位△ＶSがリセット
動作の前後の電位差として得られる。この△ＶS信号の
みを読み出すため以下のような動作を行う。
【００８５】まず、この読み出された画素信号電位ＶS
（ｊ）に関係なく、パルス電位φCPでＭＯＳトランジス
タ５６を駆動して動作電位ＶCPをクランプ容量手段ＣCP
でクランプする。その後、ｉ番目に接続されているホト
ゲート４６に印加される読み出し走査電位ＶA（ｉ）が
ハイレベルのままで、パルス電位φSHでＭＯＳトランジ
スタ５３を駆動して正味の信号電位に対応した電位（動
作電位ＶCP−電圧降下した正味の信号電位ΔＶS）をサ
ンプルホールドする。
【００８６】一方、この画素信号の電位ＶS（ｊ）に関
係なく、パルス電位φCPで動作電位ＶCPをクランプし、
パルス電位φSHでリセットによる出力電位ＶSD（ＶCP−
ΔＶS）をサンプルホールドすることにより、サンプル
ホールド容量手段ＣSHには正味の信号電位ΔＶSに対応
した信号電位Ｖsig（ｉ）が１水平走査期間毎に順次得
られることになる。この信号電位Ｖsig（ｉ）であるサ
ンプルホールド信号電圧ＶSHを水平走査回路５７からの
パルス電位φH（１），φH（２）などで順次選択すると
共に、パルス電位φH（ｊ）とは重ならないタイミング
でフィードバックアンプ部リセットパルスφFBを画素信
号周期で印加すると、出力信号ＯＳは１画素毎にリセッ
トされた正味の信号電位ΔＶSに対応した信号電位Ｖsig
（ｊ）が順次増幅されて連続的に得られることになる。
【００８７】図６は、本実施形態１における２次元増幅
型固体撮像装置を駆動する他のタイミング図であり、図
７は図６の期間Ｐを拡大して詳しく示したタイミング図
である。なお、各パルス信号の名称および意味は図４お
よび図５の場合と同じである。
【００８８】この場合は、リセット動作のタイミングを
次の読み出し動作のタイミングに近付けることにより、
露光期間を任意の露光期間ＫＨに短縮するシャッタ動作
の手法を示している。明るさに応じて露光期間ＫＨを設
定（最大で１フレーム期間）することにより、明るさに
応じた最適な画像を得ることができる。例えば非常に明
るい場所においてはシャッタ速度を速くすることによっ
て過度の露光を防止すると共にハレーションなどをもな
くすことができる。
【００８９】図６に示すように、通常の場合の信号蓄積
期間となるフレーム期間（１画面の水平走査期間１Ｈの
数だけ走査される期間）において、読み出し走査信号Ｖ
Aおよびリセット走査信号（リセットパルス）ＶBの信号
位置を通常時と同様に印加し、読み出し期間とリセット
期間を設けると共に、それより手前（ＫＨ期間手前）の
信号位置ＶAKにも印加し、リセット期間を設けることに
より、１フレーム期間よりも短い露光期間ＫＨとなる。
即ち、露光期間を露光期間ＫＨに短縮するシャッタ動作
が実現されることになる。なお、この露光期間短縮用の
リセットパルスを斜線部で示すことで、露光期間短縮用
のリセットパルスと通常のリセットパルスとを区別して
図６に示している。
【００９０】ここで、斜線部で示した露光期間短縮用の
リセットパルスは垂直方向ｋ番目の画素部に印加され、
同じ水平ブランキング期間内には垂直方向ｉ番目の画素
部（ｋ＜ｉ）が画素信号が読み出される関係にある。ｋ
番目およびｉ番目の画素列に印加される各種パルスの関
係は図６のようになっており、ホトゲートに印加される
パルスは異なる水平列の間では重ならないようになさ
れ、信号読み出しが干渉しないようになされている。
【００９１】したがって、ＴＧＭＩＳ型の増幅型固体撮
像素子は、ソース領域、ドレイン領域および第１ゲート
領域からなるトランジスタが半導体基体の表面側に設け
られており、このトランジスタに入射する光によって発
生した信号電荷をトランジスタ内の半導体基体の表面に
蓄積し、この蓄積された信号電荷に応じた電気信号を出
力し、また、このトランジスタに隣接して設けられた第
２ゲート領域には、半導体基体の一部と、半導体基体の
一部上に形成された絶縁膜と、この絶縁膜上に設けられ
た第２ゲート電極とが設けられており、この第２ゲート
電極に印加される電圧に基づいて、前記蓄積された信号
電荷を半導体基体の表面から半導体基体の内部に移動さ
せてリセット動作する構成である。これにより、増幅型
光電変換素子の信号読み出し動作に引き続きリセット動
作を行い、信号ラインにサンプルホールド手段で正味の
画素信号電位に対応した電位をサンプルホールドするこ
とで、画素部毎でのオフセットレベルばらつきなどによ
る画定パターンノイズが大幅に低減できる。
【００９２】また、サンプルホールド手段の後段に信号
ラインを介してアンプ手段が設けられ、、このアンプ手
段の入力端と出力端との間にコンデンサおよびスイッチ
手段の並列回路が設けられており、このアンプ手段の入
力端に１画素分の信号が到達する毎に、その直前にスイ
ッチ手段を所定時間オンした後にオフすることによっ
て、１画素分の信号読み出し毎にコンデンサ上の電荷を
リセットすることができて、サンプルホールド手段の出
力側には見かけ上前記コンデンサのみが負荷となり、前
記出力側に付随するストレイ容量の影響を抑圧すること
ができる。
【００９３】なお、上記実施形態１では、トランジスタ
が図２３のＭＯＳ型ＦＥＴ画素の場合を示したが、図８
に示すようにトランジスタが接合ゲート型ＦＥＴの画素
の場合であっても、また、図９に示すようにトランジス
タが制御ゲート付きＦＥＴの画素の場合であっても、同
様に２次元増幅型固体撮像装置を構成することができ、
それぞれの構成例を模式的に図１０及び図１１にそれぞ
れ示す。なお、図１と対応する部分には同一の符号を付
して、詳細な説明については省略する。
【００９４】また、図１では、負荷ＭＯＳトランジスタ
５２とクランプ手段及びサンプルホールド手段とが画素
部に対して互いに反対側に配置しているが、図１２に示
すようにこれらを共通の側に配置することも可能であ
る。
【００９５】（実施形態２ ）図１３は本発明の増幅型
固体撮像装置の実施形態２を模式的に示す。本実施形態
２では、画素部の構成が上記実施形態１とは異なってい
る。即ち、実施形態１では、画素部として、図２３に示
すＴＧＭＩＳ型の画素を用いているのに対し、本実施形
態２では図２４に示す表面リセット型の画素を用いてい
る。
【００９６】画素部以外の構成については実施形態１と
同様であるので、図１と対応する部分ついては同一の符
号を付してある。また、画素部については図２４と同様
の符号を付してある。
【００９７】本実施形態２の増幅型固体撮像装置におい
ても、実施形態１のものと同じタイミングで駆動するこ
とができるので、同様の効果を奏することができる。
【００９８】（実施形態３）図１４は本発明の増幅型固
体撮像装置の実施形態３を模式的に示す。本実施形態３
では、画素部の構成が上記実施形態１とは異なってい
る。即ち、本実施形態２では図２５に示すトレンチ型の
画素を用いている。
【００９９】画素部以外の構成については実施形態１と
同様であるので、図１と対応する部分ついては同一の符
号を付してある。また、画素部については図２５と同様
の符号を付してある。
【０１００】本実施形態３の増幅型固体撮像装置におい
ても、実施形態１のものと同じタイミングで駆動するこ
とができるので、同様の効果を奏することができる。
【０１０１】（実施形態４）図１５は本発明の増幅型固
体撮像装置の実施形態４を模式的に示す。本実施形態４
では、画素部の構成が上記実施形態１とは異なってい
る。即ち、本実施形態４では図２６に示すＢＤＭＩＳ型
の画素を用いている。
【０１０２】画素部以外の構成については実施形態１と
同様であるので、図１と対応する部分ついては同一の符
号を付してある。また、画素部については図２６と同様
の符号を付してある。
【０１０３】本実施形態４の増幅型固体撮像装置におい
ても、実施形態１のものと同じタイミングで駆動するこ
とができるので、同様の効果を奏することができる。
【０１０４】（実施形態５）図１６〜図１８は本発明の
増幅型固体撮像装置の実施形態５を示す。この実施形態
５の増幅型固体撮像装置は、同一の信号を多数回、即ち
多重読み出しを可能としたものである。以下にその構成
を説明する。
【０１０５】本実施形態５では、サンプルホールド手段
の後段にインピーダンス変換手段（ドライバＭＯＳトラ
ンジスタ120，ロードＭＯＳトランジスタ121）を設け、
信号線101からの信号を選択するスイッチ手段114を介し
て信号線102に接続する概略構成をとる。
【０１０６】なお、本実施形態５においては、サンプル
ホールド手段は、ＭＯＳトランジスタ113およびサンプ
ルホールド容量手段ＣSHで構成され、クランプ手段は、
クランプ容量手段ＣCP、ＭＯＳトランジスタ112および
動作電圧源ＶCPで構成されている。
【０１０７】以下に図１６に従いその構成を動作ととも
に説明する。サンプルホールド容量ＣSHに保持された信
号はドライバＭＯＳトランジスタ120のゲートに印加さ
れ、信号線選択ＭＯＳトランジスタ114を介して信号線1
02へ導かれる。信号線102にはＭＯＳトランジスタ121が
接続され、このゲートに印加された一定電圧ＶGLによっ
て定電流負荷となる。これによりＭＯＳトランジスタ12
0と121はソースフォロワ回路を構成し、インピーダンス
変換を行う。このため、たとえ信号線102のストレイ容
量が大きくても、サンプルホールド容量ＣSHの信号は減
衰することなく、信号線102へ伝達される。よって、充
分な駆動能力を確保できる。
【０１０８】図１６の構成では、サンプルホールド容量
ＣSHに保持された信号を直接読み出すことをしないか
ら、図１７に示す構成にすれば同一の信号を多数回読み
出すことが可能になる。
【０１０９】図１７において、信号線101からの信号は
分岐され、符号の末尾に記号Ａ，Ｂを付してなるＡＢ２
組の複数の回路手段の組み合わせ（クランプ手段＋サン
プルホールド手段＋インピーダンス変換手段）へ導かれ
る。各インピーダンス変換手段からの信号は、共通クロ
ックで駆動される別の選択スイッチ手段114Ａ、114Ｂを
介して各々の信号線102Ａ、102Ｂへ導かれる。
【０１１０】図１８は上記の動作タイミングを示す。図
１８において、画素部は通常の構成と同様に、１Ｈ周期
で順次水平ライン毎に駆動される。クランプ手段及びサ
ンプルホールド手段は、各組毎に２Ｈ周期で動作し、か
つＡ組では奇数Ｈで、Ｂ組では偶数Ｈで交互に動作す
る。
【０１１１】水平走査回路５７からの選択クロックφH
（１），φH（２），φH（３）等はＡ，Ｂ組共通で印加
されるから、２組の出力信号ＯＳ（Ａ），ＯＳ（Ｂ）は
同時タイミングで得られる。但し、動作タイミングが１
Ｈ期間ずれているため、その内容は両者間で１Ｈ分周期
がずれている。このため、Ａ，Ｂ２組の出力端子ＯＳ
（Ａ），ＯＳ（Ｂ）から得られる水平画素ラインの番号
は（ｉ，ｉ−１）、（ｉ，ｉ＋１）、（ｉ＋２，ｉ＋
１）、（ｉ＋２，ｉ＋３）等のように、１ライン単位で
ずれている。このため、本実施形態によれば、単板カラ
ー化する場合や、画素間で信号処理するような場合には
極めて有用なものとなる。
【０１１２】なお、図示例では、２重／２線の読み出し
の場合を示しているが、３重／３線以上の読み出しの場
合も同様に、本発明を適用できる。
【０１１３】
【発明の効果】以上の本発明の増幅型固体撮像装置によ
れば、信号読み出し動作時に、クランプ手段で所定電位
をクランプし、このクランプされた所定電位と、リセッ
ト動作時に電圧降下した無信号電荷時の画素信号電位と
の差信号に対応した電位を、クランプ手段を介してサン
プルホールド手段でサンプルホールドする構成をとるの
で、正味の画素信号を得ることが可能になる。この結
果、画素毎でのオフセットレベルのバラツキ等による固
定パターンノイズが抑圧されることになる。
【０１１４】また、サンプルホールド手段の後段に設け
られたアンプ手段の入力端と出力端との間に容量手段お
よびスイッチ手段が並列に接続され、このアンプ手段の
入力端に１画素分の信号が到達する直前にスイッチ手段
を所定時間オンした後にオフして容量手段上の電荷をリ
セットすることにより、サンプルホールド手段の出力側
には、見かけ上容量手段のみが負荷となる。このため、
出力側に付随するストレイ容量の影響が抑圧可能とな
る。
【０１１５】また、特に請求項８記載の増幅型固体撮像
装置によれば、サンプルホールド手段の後段にインピー
ダンス変換手段を設け、インピーダンス変換手段の出力
端を選択スイッチ手段を介して信号線に接続する構成を
とるので、サンプルホールド手段の出力側にストレイ容
量が付随しても充分な駆動能力を確保できる。
【０１１６】また、特に請求項９記載の増幅型固体撮像
装置によれば、信号ラインにクランプ手段、サンプルホ
ールド手段及びインピーダンス変換手段の組を複数接続
し、この複数の組が各々、選択スイッチ手段を介して複
数の信号線に接続される構成をとるので、各画素信号は
一度インピーダンス変換手段の入力側に保持されること
になるので、同一の画素信号を複数回読み出すことが可
能になる。即ち、多重読み出しが可能になる。
【図面の簡単な説明】
【図１】本発明の実施形態１にかかる増幅型固体撮像装
置を模式的に示す図。
【図２】本発明によるサンプルホールド手段から信号ラ
インを介して設けられた並列回路の回路図。
【図３】図１のアンプ手段の入力電圧Ｖinと出力電圧Ｖ
out の関係を示す動作図。
【図４】図１の増幅型固体撮像装置を駆動する場合のタ
イミング図。
【図５】図４の期間Ｐを拡大して詳しく示したタイミン
グ図。
【図６】図１の増幅型固体撮像装置を駆動するタイミン
グ図。
【図７】図６の期間Ｐを拡大して詳しく示したタイミン
グ図。
【図８】トランジスタが接合ゲート型ＦＥＴの場合の画
素を示す断面図。
【図９】トランジスタが制御ゲート付きＦＥＴの場合の
画素を示す断面図。
【図１０】図８の画素を用いた２次元増幅型固体撮像装
置の構成例を示す図。
【図１１】図９の画素を用いた２次元増幅型固体撮像装
置の構成例を示す図。
【図１２】図１の増幅型固体撮像装置の変形例に相当す
る構成令を示す図。
【図１３】本発明の実施形態２にかかる増幅型固体撮像
装置を模式的に示す図。
【図１４】本発明の実施形態３にかかる増幅型固体撮像
装置を模式的に示す図。
【図１５】本発明の実施形態４にかかる増幅型固体撮像
装置を模式的に示す図。
【図１６】本発明の実施形態５にかかる増幅型固体撮像
装置を模式的に示す図。
【図１７】図１６に示す増幅型固体撮像装置を用いて多
重読み出しを行う場合の具体例を模式的に示す図。
【図１８】図１７の増幅型固体撮像を駆動するタイミン
グ図。
【図１９】従来の増幅型固体撮像装置のＣＭＤ型の画素
構成を示しており、（ａ）はその画素部の平面図、
（ｂ）は（ａ）のＧ−Ｇ断面図。
【図２０】図１９（ｂ）のＨ−Ｈラインに沿う深さ方向
のポテンシャル分布図。
【図２１】（ａ）は従来のＦＧＡ型の増幅型固体撮像装
置の画素部断面図、（ｂ）は（ａ）の切断面線Ｋ−Ｋ部
の深さ方向ポテンシャル分布図。
【図２２】（ａ）は従来のＢＣＭＤ型の増幅型固体撮像
装置の画素部断面図、（ｂ）は（ａ）の切断面線Ｌ−Ｌ
部の深さ方向ポテンシャル分布図。
【図２３】本願出願人が先に提案したＴＧＭＩＳ型の画
素の断面図。
【図２４】本願出願人が先に提案した表面リセット型の
画素の断面図。
【図２５】本願出願人が先に提案したトレンチ型の画素
の断面図。
【図２６】本願出願人が先に提案したＢＤＭＩＳ型の画
素の断面図。
【図２７】従来の増幅型個体撮像素子を用いた２次元増
幅型個体撮像装置の構成例を模式的に示す図。
【図２８】（ａ）は図２７の２次元増幅型固体撮像装置
を駆動するタイミング図、（ｂ）はその出力信号の波形
図。
【符号の説明】
４１，４２，４３，４４ 画素部 ４５ 共通ドレイン ４６ 第１ゲート電極（ホトゲート電極） ４７ 第１垂直走査回路 ４８ 第２ゲート電極（リセットゲート電極） ４９ 第２垂直走査回路 ５０ ソース ５１，５５ 信号線 ５２，５３，５４，５６，５９ トランジスタ ５７ 水平走査回路 ５８ アンプ手段 ６０ 並列回路 ６１ ｐ型半導体基板 ６２ ｎ型ウェル層 ＣCP クランプ容量手段 ＣSH サンプルホールド容量手段 ＶCP 動作電位（所定電位） ＶSH サンプルホールド電位 ＶR リセット電位

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体基体の表面に形成されたトランジ
    スタであって、入射する光によって発生した電荷を該ト
    ランジスタ内の該半導体基体表面に蓄積し、該蓄積され
    た信号電荷に応じた電気信号の変化を出力するトランジ
    スタと、 該トランジスタに隣接して設けられたゲート領域であっ
    て、該半導体基体の一部と、該半導体基体の一部上に形
    成された絶縁膜と、該絶縁膜上に設けられたゲート電極
    とを有し、該ゲート電極に印加された電圧に基づいて、
    該蓄積された信号電荷を該半導体基体の表面から内部へ
    移動させるゲート領域と を有する増幅型光電変換素子が配列された増幅型固体撮
    像装置において、 該トランジスタの一方電極にクランプ手段を介してサン
    プルホールド手段と該サンプルホールド手段に接続され
    た信号ラインとが設けられ、 所定電位を該クランプ手段でクランプし、該所定電位と
    該蓄積された信号電荷を該半導体基体の表面から内部へ
    移動させる動作によって電圧降下した無信号電荷時の画
    素信号電位との差信号を該クランプ手段を介して該サン
    プルホールド手段でサンプルホールドするように制御す
    るとともに、該サンプルホールド手段によるサンプルホ
    ールド電位を該信号ラインを介して順次読み出すように
    制御する制御手段が設けられている増幅型固体撮像装
    置。
  2. 【請求項２】 光電変換により発生した信号電荷を蓄積
    する半導体基体表面近傍部と、該半導体基体表面上に形
    成された第１のゲート電極とからなる第１のゲート領域
    と、該半導体基体表面に該半導体基体濃度に比べて高濃
    度な不純物層によって形成されたソース及びドレインと
    を有するトランジスタと、 一部分が該第１のゲート領域に隣接する該半導体基体表
    面近傍部と、該半導体基体表面上に絶縁膜を介して形成
    され、一部分が該第１のゲート電極に隣接する第２のゲ
    ート電極とからなる第２のゲート領域と、該半導体基体
    表面であって、該第１のゲート電極と該第２のゲート電
    極との隣接部から該半導体基体表面方向に沿って所定の
    距離を有する部分に、該半導体基体濃度よりも高濃度な
    不純物層を形成してなる電荷排出用ドレインとを有する
    電荷排出部とを備え、該蓄積信号電荷を該電荷排出部の
    該電荷排出用ドレインに排出するように成した増幅型光
    電変換素子が配列された増幅型固体撮像装置において、 該トランジスタの一方電極にクランプ手段を介してサン
    プルホールド手段と該サンプルホールド手段に接続され
    た信号ラインとが設けられ、 所定電位を該クランプ手段でクランプし、該所定電位と
    該蓄積信号電荷を該電荷排出部の該電荷排出用ドレイン
    に排出する動作によって電圧降下した無信号電荷時の画
    素信号電位との差信号を該クランプ手段を介して該サン
    プルホールド手段でサンプルホールドするように制御す
    るとともに、該サンプルホールド手段によるサンプルホ
    ールド電位を該信号ラインを介して順次読み出すように
    制御する制御手段が設けられている増幅型固体撮像装
    置。
  3. 【請求項３】 光電変換により発生した信号電荷を蓄積
    する半導体基体表面近傍部と、該半導体基体表面上に形
    成された第１のゲート電極とからなる第１のゲート領域
    と、該半導体基体表面に該半導体基体濃度に比べて高濃
    度な不純物層によって形成されたソース及びドレインと
    を有するトランジスタと、 一部分が該第１のゲート領域に隣接する該半導体基体表
    面近傍部と、該半導体基体表面上に絶縁膜を介して形成
    され、一部分が該第１のゲート電極に隣接する第２のゲ
    ート電極とからなる第２のゲート領域を備え、該第１の
    ゲート領域に蓄積された信号電荷を該第２のゲート領域
    を介して該半導体基体に排出する電荷排出部とを有する
    増幅型光電変換素子を一次元又は二次元に配列したイメ
    ージセンサ部であって、任意の光電変換素子の該電荷排
    出部と、該任意の光電変換素子に隣接する光電変換素子
    のトランジスタ部との間に電界阻止部を設けた増幅型固
    体撮像装置において、 該トランジスタの一方電極にクランプ手段を介してサン
    プルホールド手段と該サンプルホールド手段に接続され
    た信号ラインとが設けられ、 所定電位を該クランプ手段でクランプし、該所定電位と
    該第１のゲート領域に蓄積された信号電荷を該第２のゲ
    ート領域を介して該半導体基体に排出する動作によって
    電圧降下した無信号電荷時の画素信号電位との差信号を
    該クランプ手段を介して該サンプルホールド手段でサン
    プルホールドするように制御するとともに、該サンプル
    ホールド手段によるサンプルホールド電位を該信号ライ
    ンを介して順次読み出すように制御する制御手段が設け
    られている増幅型固体撮像装置。
  4. 【請求項４】 半導体基体の一表面に設けられた半導体
    領域と、 光電変換により発生した信号電荷を蓄積する該半導体基
    体の表面近傍部と、該表面近傍部上に形成された第１の
    ゲート電極とからなる第１のゲート領域と、 該半導体基体の一表面側にあって該第１のゲート領域に
    隣接する該半導体基体の表面近傍部と、該表面近傍部上
    に絶縁膜を介して形成された第２のゲート領域と該半導
    体基体の一表面側に設けられた電荷排出部とを有し、該
    半導体領域と該半導体基体との間で該第１のゲート領域
    の表面近傍部をチャネルとする第１のトランジスタを形
    成するように構成し、該信号電荷によって生じる該第１
    のトランジスタの特性変化を出力信号とし、該半導体領
    域と該電荷排出部との間をチャネルとする第２のトラン
    ジスタを有する増幅型光電変換素子が配列された増幅型
    固体撮像装置において、 該トランジスタの一方電極にクランプ手段を介してサン
    プルホールド手段と該サンプルホールド手段に接続され
    た信号ラインとが設けられ、 所定電位を該クランプ手段でクランプし、該所定電位と
    該信号電荷を該電荷排出部に排出する動作によって電圧
    降下した無信号電荷時の画素信号電位との差信号を該ク
    ランプ手段を介して該サンプルホールド手段でサンプル
    ホールドするように制御するとともに、該サンプルホー
    ルド手段によるサンプルホールド電位を該信号ラインを
    介して順次読み出すように制御する制御手段が設けられ
    ている増幅型固体撮像装置。
  5. 【請求項５】 前記トランジスタの前記一方電極が接続
    された配線ラインに定電流手段が接続されている請求項
    １〜請求項４のいずれかに記載の増幅型固体撮像装置。
  6. 【請求項６】 前記信号ラインの出力部にアンプ手段が
    設けられ、該アンプ手段の入力端と出力端の間に容量手
    段およびスイッチ手段が並列に設けられている請求項１
    〜請求項４のいずれかに記載の増幅型固体撮像装置。
  7. 【請求項７】 前記アンプ手段の入力端に１画素分のサ
    ンプルホールド電位が入力される直前に、前記スイッチ
    手段を所定時間オンした後にオフするように制御する容
    量手段リセット制御手段が設けられている請求項６記載
    の増幅型固体撮像装置。
  8. 【請求項８】 前記サンプルホールド手段の後段にイン
    ピーダンス変換手段が設けられ、該インピーダンス変換
    手段の出力端は選択スイッチ手段を介して信号線に接続
    されている請求項１〜請求項４のいずれかに記載の増幅
    型固体撮像装置。
  9. 【請求項９】 前記信号ラインに前記クランプ手段、前
    記サンプルホールド手段及び前記インピーダンス変換手
    段の組が複数組接続され、該複数の組が各々前記選択ス
    イッチ手段を介して複数の信号線に接続されている請求
    項８記載の増幅型固体撮像装置。
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Cited By (2)

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