JPH09246516A

JPH09246516A - 増幅型固体撮像装置

Info

Publication number: JPH09246516A
Application number: JP8056578A
Authority: JP
Inventors: Kazuya Kumagai; 和也熊谷; Hiroaki Kudo; 裕章工藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1996-03-13
Filing date: 1996-03-13
Publication date: 1997-09-19
Also published as: US5998818A; KR100247167B1; US5780884A; KR970068511A

Abstract

(57)【要約】【課題】高密度化、多画素化に有利であり、しかも高
いＳ／Ｎ比が得られると共に、高速な信号の読み出しが
できる増幅型固体撮像素子を提供する。【解決手段】第１ゲート領域２で光電変換電荷を蓄積
し、その蓄積された光電変換電荷により変調される第１
ゲート領域２下のポテンシャル変動を信号出力し、ま
た、第２ゲート領域３を介して第１ゲート領域２に蓄積
された信号電荷を基板側に移動排出するリセット機能を
有する増幅型固体撮像素子をマトリックス状に複数配列
させ、読み出された画素信号出力を駆動用トランジスタ
素子３１と負荷用トランジスタ素子３２の直列回路を有
する出力インピーダンス変換回路（ソースフォロアー回
路）３３に供給することによって、出力インピーダンス
変換回路３３の出力端子３４から映像出力電圧として取
り出すようにすることにより出力信号波形の歪みもな
く、正確で高速な信号出力が可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入射光により光電
変換して信号電荷を蓄積し、該蓄積された信号電荷に応
じた電気信号を出力するＭＯＳ型ＦＥＴまたは接合ゲー
ト型ＦＥＴなどのトランジスタを有する増幅型固体撮像
素子が配列された増幅型固体撮像装置に関する。

【０００２】

【発明の背景】従来、固体撮像装置としては、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。このＣＣＤ型撮像装置は、ホトダイ
オードまたはＭＯＳダイオードで光電変換・蓄積された
信号電荷を、ＣＣＤ転送チャネルを介して高感度の電荷
検出部へ導き、そこで電圧信号に変換する構成である。
そのため、Ｓ／Ｎ比が高く、出力電圧も高いという特徴
を有している。

【０００３】ところが、撮像装置の小型化・多画素化を
進めるに従って、画素サイズは小さくなり、ＣＣＤの転
送可能電荷量は次第に少なくなる。このため、ダイナミ
ックレンジの低下が深刻な問題となっていた。さらに、
ＣＣＤでは素子全体を数相のクロックで駆動するため、
負荷容量が大きく駆動電圧も高いため、多画素になるほ
ど消費電力が急激に大きくなっていた。

【０００４】これらの問題に対処するため、各画素で発
生した信号電荷そのものを読み出さず、各画素内で信号
を増幅した後、走査回路により読み出す増幅型固体撮像
装置が提案されている。この各画素内での信号増幅によ
って、読み出し信号量の制限はなくなって、ダイナミッ
クレンジはＣＣＤよりも有利となる。しかも、その駆動
は信号読み出し画素を含む水平ラインおよび垂直ライン
のみの駆動でよく、その駆動電圧も低いため、消費電力
はＣＣＤより少ない。

【０００５】このような各画素内での信号増幅には、ト
ランジスタを用いるのが一般的であるが、このトランジ
スタはその種類によりＳＩＴ型、バイポーラ型、ＦＥＴ
型（ＭＯＳ型または接合型）などに分けられる。信号読
み出しの走査回路は通常ＭＯＳ−ＦＥＴ型の方が構成が
容易であるため、ＦＥＴ型画素の方が装置全体の構成上
有利（ＳＩＴ型やバイポーラ型では深さ方向にトランジ
スタ構造を作るが、ＦＥＴ型では平面方向にトランジス
タ構造を作るので製造が容易）である。

【０００６】そこで、本出願人は、本出願人が提案して
いる増幅型固体撮像素子により画素を構成し、これをマ
トリックス状に配列してなる増幅型固体撮像装置を提案
している。

【０００７】図１１は本願出願人が特願平６−３０３９
５３号で先に提案したＴＧＭＩＳ（ＴｗｉｎＧａｔｅ
ＭＯＳＩｍａｇｅＳｅｎｓｏｒ）型と呼ばれる増
幅型固体撮像素子の画素構造を示す図であり、（ａ）は
その一部平面図、（ｂ）は（ａ）のＡ−Ａ’線断面図で
ある。

【０００８】図１１（ｂ）において、ｐ型半導体基板１
上に絶縁膜を介して第１ゲート電極２および第２ゲート
電極３が設けられている。この第１ゲート電極２直下の
半導体表面領域を含む領域にはウエル層４が設けられ、
このウエル層４内の表面側に、第１ゲート電極２をゲー
トとするＭＯＳ型トランジスタのソース領域５およびド
レイン領域６のｎ+拡散層が設けられている。

【０００９】図１１（ａ）は同図（ｂ）の増幅型固体撮
像素子を複数個配列した増幅型固体撮像装置の平面図で
あり、ＭＯＳ型トランジスタのソース領域５を囲むよう
に第１ゲート電極２が設けられて画素を形成している。
この画素は水平方向および垂直方向にそれぞれ配列され
ており、その画素に対応した第１ゲート電極２はそれぞ
れ水平方向接続部２ａを介して水平方向に互いに接続さ
れている。その水平方向接続部２ａの直下に第２ゲート
電極３が設けられている。これらの第１ゲート電極２お
よび第２ゲート電極３を囲むようにドレイン領域６が設
けられている。

【００１０】このドレイン領域６にはドレイン端子ＶＤ
が接続され、ソース領域５には、垂直方向の画素毎に接
続された信号ライン（コラムライン）を介して信号読出
端子ＶＳが接続されている。さらに、第１ゲート電極２
には制御端子ＶＧＡが接続され、第２ゲート電極３には
制御端子ＶＧＢが接続されている。

【００１１】上記構成により、まず、第１ゲート電極２
を透過して入射した光エネルギーｈνは光電変換により
電子−正孔対を発生させるが、そのうちの電子はドレイ
ン領域６に流出する。また、正孔はｎ層中程に形成され
るバリアおよび第２ゲート電極３下のバリアにより閉じ
込められて、ｎ型ウェル属４の半導体／絶縁膜界面に蓄
積された信号電荷となる。この蓄積された信号電荷量に
応じてｎ型ウェル層４のポテンシャルが変化する量をソ
ース電位変化として信号読出端子ＶＳから読み出して画
素信号出力とする。

【００１２】次に、この信号読み出し動作後のリセット
動作における信号電荷の排出は、第２ゲート電極３下の
ポテンシャルバリアを引き下げてやれば、上記蓄積され
た信号電荷は、矢印７の経路に示すように第２ゲート電
極３下の領域側に、横方向に移動した後にｐ型半導体基
板１側に流れることにより容易に達成される。

【００１３】図１２は上述のＴＧＭＩＳ型を改良した表
面リセット型と呼ばれる増幅型固体撮像素子であり、本
願出願人が特願平８−１９１９９号で先に提案したもの
である。

【００１４】図１２（ａ）において、ｐ型半導体基板１
上に、ｎ型半導体ウェル層４を形成し、第１のゲート領
域の一部となる第１ゲート電極２を上記ｎ型半導体ウェ
ル層４上に形成し、第２のゲート領域の一部となる第２
ゲート電極２を上記ｎ型半導体ウェル層４に隣接して、
上記ｐ型半導体基板１上に形成する。更に、第２のゲー
ト領域に、上記第２ゲート電極３によるポテンシャルバ
リアが形成される領域をｎ型半導体ウェル層４間に確保
し、ｐ型低抵抗表面リセットドレイン８を上記第２ゲー
ト電極３を形成する前に形成しておく。次に、第１ゲー
ト電極２をゲートとするＭＯＳ型トランジスタのソース
５及びドレイン６用のｎ⁺拡散層を形成する。なお、リ
セットドレイン８は第２ゲート電極３下の基板１表面に
形成されている。

【００１５】上記構成において、第１ゲート電極２を貫
いて入射した光ｈνは、上記ｎ型半導体ウェル層４の光
電変換領域において、光電変換により電子・正孔対を発
生するが、電子はドレイン領域へ流出する。一方、正孔
はｎ型半導体ウェル層４の中程に形成されるポテンシャ
ルバリア及び第２ゲート電極３下のポテンシャルバリア
により閉じ込められ、第１ゲート領域の半導体／絶縁膜
界面に蓄積し信号電荷となる。この信号電荷量に応じて
ｎ型半導体ウェル層４のポテンシャルが変化する量を、
ソース５の電位変化として読み出し、出力信号とする。

【００１６】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図１２
（ｂ）に示す経路により上記リセットドレイン８へ流れ
ることにより容易に達成される。ここで、第２のゲート
領域の半導体表面とｐ型半導体基板１との中程に形成さ
れるポテンシャルの尾根107の影響を受けることなく完
全に蓄積電荷を排出するリセット動作を完遂できる。な
お、ポテンシャルの尾根107については、この先行出願
で明らかにされているので、ここでは省略する。

【００１７】図１２（ａ）は、同図（ｂ）の増幅型固体
撮像素子を複数個配列した増幅型固体撮像装置の平面図
であり、ＭＯＳ型トランジスタのソース領域５を囲むよ
うに第１のゲート電極２が設けられて画素を形成してい
る。この画素は水平方向および垂直方向にそれぞれ配列
されており、その画素に対応した第１ゲート電極２はそ
れぞれ水平方向接続部２ａを介して水平方向に互いに接
続されている。その水平方向接続部２ａの直下に第２の
ゲート電極３が設けられている。これらの第１ゲート電
極２および第２ゲート電極３を囲むようにドレイン領域
６が設けられている。

【００１８】このドレイン領域６にはドレイン端子ＶＤ
が接続され、ソース領域５には、垂直方向の画素毎に接
続された信号ライン（コラムライン）を介して信号読出
端子ＶＳが接続されている。さらに、第１ゲート電極２
には制御端子ＶＧＡが接続され、第２ゲート電極３には
制御端子ＶＧＢが接続されている。

【００１９】図１３は上述のＴＧＭＩＳ型のものを別の
観点から改良したもので、トレンチ型と呼ばれるもので
あり、本願出願人が特願平８−１９２００号で先に提案
したものである。

【００２０】図１３（ｂ）において、ｐ型半導体基板１
上に、ｎ型半導体ウェル層４を形成し、第１のゲートの
一部領域となる第１ゲート電極２を上記ｎ型半導体ウェ
ル層４上に形成し、第２のゲート領域の一部となる第２
のゲート電極３を上記ｎ型半導体ウェル層４に隣接し
て、上記ｐ型半導体基板１上に形成する。次に、第１ゲ
ート電極２をゲートとするＭＯＳ型トランジスタのソー
ス５及びドレイン６用のｎ⁺拡散層を形成する。

【００２１】ところで、図１１に示すＴＧＭＩＳ型の増
幅型固体撮像装置では、第２ゲート電極幅が高画素小型
化するに伴って、蓄積電荷が排出される経路にソース、
ドレインに印加されている電位によって３次元的にポテ
ンシャルの尾根が形成され、完全に蓄積電荷を半導体基
板に排出できないという問題が生じていた。

【００２２】このトレンチ型では、このポテンシャルの
尾根が形成されるのを緩和するように、第２のゲート領
域に隣接して、トレンチ構造９を形成することで、ソー
ス５、ドレイン６に印加される電位を空間的に緩和する
ことが可能になり、蓄積電荷を半導体基板１へ排出する
チャネルを確保することが可能となった。

【００２３】ここで、第２のゲート領域に隣接する全領
域にトレンチ構造を形成する必要はなく、第２のゲート
領域下に蓄積電荷を完全に排出できるリセットドレイン
を一部に確保することができれば、蓄積電荷を完全に排
出できるので、一部にトレンチ構造９を形成すれば済
む。

【００２４】リセット動作時には、第１ゲート電極２に
は予め高めの電圧、例えば信号蓄積時と同じＶＧＡ
（Ｈ）を印加する。第２ゲート電極２には中程の電圧、
例えば信号蓄積時と同じＶＧＡ（Ｍ）を印加する。この
とき、第２ゲート電極３下の表面ポテンシャルは、信号
ゼロ時のｎ型半導体ウェル層104表面ポテンシャルより
十分低い値となる。このため、ｎ型半導体ウェル層４表
面の信号電荷（正孔）は全て第２ゲート電極３下のポテ
ンシャルバリアゲートを通りｐ型半導体基板１へ流れ
る。即ち、リセット動作が達成される。

【００２５】トレンチ構造９を形成することにより蓄積
電荷の排出を妨げる第２ゲート電極３の深さ方向中程で
問題となっていたポテンシャルの尾根は形成されない。

【００２６】図１３（ａ）は、同図（ｂ）の増幅型固体
撮像素子を複数個配列した増幅型固体撮像装置の平面図
であり、第２ゲート領域と隣接するドレイン部との間に
一部トレンチ構造９を形成した点を除いて、図１１
（ａ）、図１２（ａ）と同じであるので、詳細な説明は
省略する。

【００２７】図１４は本願出願人が特願平７−５１６４
１号で先に提案したＢＤＭＩＳ型（ＢｕｌｋＤｒａｉ
ｎＭＯＳＩｍａｇｅＳｅｎｓｏｒ）と呼ばれる増
幅型固体撮像装置を示す。

【００２８】同図（ｂ）において、ｐ型半導体基板１の
主面１１に接してｐ型半導体基板１内にｎ型のウェル４
が形成されており、更にウェル４内に主面１１に接して
ｐ⁺型の半導体領域５が形成されている。ウェル４の半
導体領域５を除いた領域上に絶縁膜を介して第１ゲート
電極２が形成されている。また、ウェル４に隣接した基
板１上には絶縁膜を介して第２ゲート電極３が形成され
ている。絶縁膜が設けられたウェル４の表面近傍部、絶
縁膜、及び第１ゲート電極２は第１のゲート領域を構成
する。

【００２９】また、絶縁膜が設けられた基板１の表面近
傍部、絶縁膜、及び第２ゲート電極３は第２のゲート領
域を構成する。

【００３０】第１ゲート電極２に適当な電圧を印加する
と、第１ゲート領域の表面近傍部に小数キャリアである
正孔のためのｐチャネルが形成される。また、第２ゲー
ト電極３に適当な電圧を印加すると、第２ゲート領域の
表面近傍部を含む第２のゲート電極３の下方の基板１全
体がｐチャネルを形成する。従って、電圧Ｖ_Dが印加さ
れた基板１と電圧Ｖ_Sが印加された半導体領域との間に
正孔による電流を流すためのチャネルが形成され、同図
（ｂ）の実線で示されるように電流が流れる。

【００３１】第１ゲート電極２を貫いて光ｈνが入射す
ると、第１ゲート電極２の下方に位置するウェル４及び
半導体基板１において、光電変換により電子・正孔対が
発生する。発生した正孔は半導体領域へ流出し、一方、
電子はウェル４の中程に形成されるポテンシャル井戸に
蓄積して信号電荷となる。この信号電荷となる電子はウ
ェル４において多数キャリアである。蓄積した信号電荷
はその電荷量に応じてウェル４のポテンシャルを変化さ
せ、更に第１ゲート領域の表面近傍部の表面ポテンシャ
ルを変化させる。

【００３２】従って、基板１と半導体領域とを流れる電
流は蓄積した信号電荷量に応じて変化する。基板１と半
導体領域との間に一定電流が流れるようにしておけば、
蓄積した信号電荷量に応じて基板１と半導体領域との間
の電位が変化し、また、基板１と半導体領域との間を一
定の電位に保っておけば、蓄積した信号電荷量に応じて
基板１と半導体領域との間に流れる電流が変化する。こ
のようにして、基板１と半導体領域との間で、第１ゲー
ト領域及び第２ゲート領域の表面近傍部をチャネルとす
る第１の能動素子が形成され、蓄積した信号電荷量に応
じて能動素子の電気的特性が変化することになる。

【００３３】更に、第２ゲート領域の表面近傍部に第１
ゲート領域が設けられていない側で隣接し、主面１１に
接するように、基板１内にリセットドレイン領域１０が
設けられている。第２ゲート電極３に適当な電圧を印加
し、第２ゲート領域の表面近傍部のポテンシャルバリア
を引き下げてやれば、ウェル４に蓄積された信号電荷
は、同図（ｂ）に点線で示す経路に沿ってリセットドレ
イン領域１０へ流れる。このようにして、ウェル４とリ
セットドレイン領域１０との間で、第２ゲート領域の表
面近傍部をチャネルとする第２の能動素子が形成され、
信号電荷の排出が達成される。

【００３４】図１４（ａ）は同図（ｂ）に示す増幅型固
体撮像素子が複数個マトリクス状に配設された増幅型固
体撮像装置の画素構造を示す。第１ゲート電極は水平方
向に共通にＶＧＡ（ｉ），ＶＧＡ（ｉ＋１）…で標記さ
れるクロックラインに接続されている。同様に、第２ゲ
ート電極３も水平方向に共通にＶＧＢ（ｉ），ＶＧＢ
（ｉ＋１）…で標記されるクロックラインに接続されて
いる。

【００３５】一方、半導体領域５、即ちソース５は各増
幅型固体撮像素子毎にウェル４の第１ゲート領域の中程
に形成され、垂直方向に共通にＶＳ（ｊ），ＶＳ（ｊ＋
１）…と標記した信号ラインに接続されている。なお、
ドレインは基板１であるため、同図（ａ）には表されて
いない。

【００３６】図１５は、これらの増幅型固体撮像素子を
用いた増幅型固体撮像装置の構成を図１１（ａ）、
（ｂ）に示したＴＧＭＩＳ型の場合を例にとって、等価
回路と要素ブロックとを組み合わせて模式的に示した図
である。

【００３７】図１５において、各画素１１−１１、１１
−１２、…１１−１ｎ、１１−２１、…１１−ｍｎは水
平（Ｘ）方向および垂直（Ｙ）方向にそれぞれ配列され
てマトリクス状に設けられている。Ｘ方向に配列された
各行毎の増幅型固体撮像素子群の第１ゲート電極２の各
端子は各走査ライン１２−１、１２−２、…１２−ｍを
それぞれ介して第１垂直走査回路１３に接続され、ま
た、Ｘ方向に配列された各行毎の増幅型固体撮像素子群
の第２ゲート電極３の各端子は各走査ライン１４−１、
１４−２、…１４−ｍをそれぞれ介して第２垂直走査回
路１５に接続されており、第１垂直走査回路１３および
第２垂直走査回路１５により水平画素列を順次選択した
水平画素列毎に画素信号の読み出し動作さらにリセット
動作を順次行う。

【００３８】また、Ｙ方向に配列された各列毎の増幅型
固体撮像素子群のソース領域５の各端子は各コラムライ
ン１６−１、１６−２、…１６−ｎにそれぞれ接続され
ている。これらの各コラムライン１６−１、１６−２、
…１６−ｎはそれぞれ列選択用トランジスタ１７−１、
１７−２、…１７−ｎそれぞれを介してビデオライン１
８に共通に接続され、このビデオライン１８は定電流源
負荷１９を介して接地されていると共に信号出力端子２
０に接続されている。また、各列選択用トランジスタ１
７−１、１７−２、…１７−ｎの制御端子は水平走査回
路２１に接続されており、水平走査回路２１からの制御
信号により各列選択用トランジスタ１７−１、１７−
２、…１７−ｎが順次選択されて駆動される。さらに、
各増幅型固体撮像素子１１−１１〜１１−ｍｎのドレイ
ン領域６は共通に接続され、これらのドレイン領域６に
は所定の電圧が印加されている。

【００３９】このように、この増幅型固体撮像装置は、
ソース・ゲート選択方式により、各画素１１−１１、１
−１２…１１−ｍｎの行方向選択毎に列方向を順次選択
し、その選択した画素の出力信号をビデオライン１８の
信号出力端子２０から順次読み出すようにしたものであ
る。

【００４０】上記構成により、以下、その動作を説明す
る。

【００４１】図１６は図１５の増幅型固体撮像装置の動
作を説明する各信号波形を示すタイミング図である。な
お、第１垂直走査回路１３は行方向ｉ番目の走査ライン
１２−ｉに第１走査パルスφＧＩｉを出力し、また、第
２垂直走査回路１５は行方向ｉ番目の第２走査ライン１
４−ｉに第２走査パルスφＧＩＩｉを出力し、さらに、
水平走査回路２１は列方向ｊ番目のコラムライン１６−
ｊに信号読出制御パルスφＳｊを出力する。

【００４２】まず、第１垂直走査回路１３から行方向の
第１走査ライン１２−１、１２−２、…１２−ｍをそれ
ぞれ介して水平素子列毎の第１ゲート電極２に、ＶＧ
（Ｌレベル）またはＶＧ（Ｈレベル）の第１走査パルス
φＧＩ１、φＧＩ２、…φＧＩｍをこの順に順次出力す
るとともに、第２垂直走査回路１５から行方向の第２走
査ライン１４−１、１４−２、…１４−ｍをそれぞれ介
して水平素子列毎の第２ゲート電極３に、ＶＲＧ（Ｌレ
ベル）またはＶＲＧ（Ｈレベル）の第２走査パルスφＧ
ＩＩ１、φＧＩＩ２、…φＧＩＩｍをこの順に順次出力
する。このとき、一つの行方向ｉ番目の水平画素列の信
号読出走査期間τＨは第１走査パルスφＧＩｉのＶＧ
（Ｈレベル）と、第２走査パルスφＧＩＩｉのＶＲＧ
（Ｈレベル）とを組み合わせて行い、次の行方向（ｉ＋
１）番目の水平画素列の水平走査に移るまでのブランキ
ング期間τＢＬは第１走査パルスφＧＩ（ｉ＋１）のＶ
Ｇ（Ｈレベル）と、第２走査パルスφＧＩＩ（ｉ＋１）
のＶＲＧ（Ｌレベル）とを組み合わせて行うように設定
されている。

【００４３】このｉ番目の水平画素列毎の信号読出走査
期間τＨにおいて、水平走査回路２１より出力される信
号読出制御パルスφＳ１、φＳ２、…φＳｎにより列方
向画素列選択用のトランジスタ１７−１、１７−２、…
１７−ｎが順次オンすることで、増幅型固体撮像素子か
らコラムライン１６−１、１６−２、…１６−ｎ上に読
み出されている画素信号がビデオライン１８上に順次読
み出されることになる。このとき、列選択用トランジス
タ１７−１、１７−２、…１７−ｎのゲート端子に加え
られる水平走査信号としての信号読出制御パルスφＳ
１、φＳ２、…φＳｎは列方向のコラムラインを順次選
択する信号であり、その信号レベルが低レベルの場合、
列選択用トランジスタ１７−１、１７−２、…１７−ｎ
のうち低レベル電位が入力されたトランジスタがオフ
で、高レベルの場合、列選択用トランジスタ１７−１、
１７−２、…１７−ｎのうち高レベル電位が入力された
トランジスタがオンする電圧値になるように設定されて
いる。

【００４４】次に、このｉ番目の水平画素列毎の増幅型
固体撮像素子群は、第１走査パルスφＧＩｉが高レベル
のＶＧ（Ｈ）、第２走査パルスφＧＩＩｉが低レベルの
ＶＲＧ（Ｌ）になったときに一斉にリセットされる。こ
のリセット動作は上記ブランキング期間τＢＬに行われ
る。

【００４５】以下同様にして、水平画素列毎に順次各画
素の画素信号が読み出されて１フィールドのビデオ信号
が得られ、その後、リセット動作を繰り返すことにな
る。

【００４６】ここで、具体的に例えば第１行目の水平画
素列の信号読出動作およびリセット動作について説明す
ると、図９に示すように、第１垂直走査回路１３から出
力される第１走査パルスφＧＩ１が高レベルのＶＧ
（Ｈ）、第２垂直走査回路１５から出力される第２走査
パルスφＧＩＩ１が高レベルのＶＲＧ（Ｈ）になると、
第１行目の第１走査ライン１２−１および第２走査ライ
ン１４−１に接続された増幅型固体撮像素子１１−１
１、１１−１２、…１１−１ｎが選択されてコラムライ
ン１６−１、１６−２、…１６−ｎ上にそれぞれ第１行
目の水平画素列の画素信号が読み出される。さらに、水
平走査回路２１から出力される信号読出制御パルスφＳ
１、φＳ２、…φＳｎにより列選択用トランジスタ１７
−１、１７−２、…１７−ｎがこの順に順次オンする
と、各コラムライン１６−１、１６−２、…１６−ｎ上
の各画素信号が列選択用トランジスタ１７−１、１７−
２、…１７−ｎをそれぞれ介してビデオライン１８の信
号出力端子２０から順次信号出力されて取り出される。
続いて、この第１行目の水平画素列の増幅型固体撮像素
子群は第１走査パルスφＣＩ１が高レベルのＶＧ（Ｈ）
で、第２走査パルスφＧＩＩ１が低レベルのＶＲＧ
（Ｌ）になったときに一斉にリセットされる。同様にし
て、第２番目の水平画素列の信号読出動作さらにリセッ
ト動作に移行し、これらの動作が１フィールド分順次繰
り返されることになる。

【００４７】

【発明が解決しようとする課題】しかしながら、上記の
増幅型固体撮像装置では、増幅型固体撮像素子の第１ゲ
ート電極２下の光電変換により発生した信号電荷に応じ
たポテンシャル変動としてコラムライン１６上に読み出
されたソース電位を、定電流源負荷１９によりコラムラ
イン１６およびビデオライン１８の寄生容量を充電して
第１ゲート電極２下のポテンシャル電位に固定し、その
ソース電位を列選択用トランジスタ１７によりビデオラ
イン１８に出力するものであるが、各増幅型固体撮像素
子容量が小さいため定電流源負荷１９からの供給電流を
１００ｎＡ程度以下にしないと第１ゲート電極２下のポ
テンシャル電位を忠実にコラムライン１６上に画素信号
として出力することが不可能となる。つまり、定電流源
負荷１９からの供給電流が大きいと、コラムライン１６
およびビデオライン１８の寄生容量を充分に充電して信
号読み出しの遅れはなくなるが、第１ゲート電極２下の
ポテンシャル電位が浮き上がって忠実にコラムライン１
６上に正確な映像信号としての画素信号を出力すること
が不可能となる。また、定電流源負荷１９からの供給電
流が小さいと、コラムライン１６およびビデオライン１
８の寄生容量を充分に充電することができず、寄生容量
の時定数の分だけ信号波形が鈍って信号読み出しに遅れ
が生じることになる。

【００４８】したがって、上記の増幅型固体撮像装置で
は、ビデオライン１８に共通に接続された定電流源負荷
１９のみで、マトリクス状に多数設けられた増幅型固体
撮像素子全てをカバーしており、これでは、各コラムラ
イン１６およびビデオライン１８の寄生容量に電荷を供
給する能力が不十分であるため、映像信号読み出しの高
速応答性に問題を生じていた。しかも、ビデオライン１
８以降に接続される各電気回路を駆動させようとすれ
ば、各増幅型固体撮像素子で得られた映像信号を高速で
出力することが益々不可能となる。

【００４９】以上、ＴＧＭＩＳ型の増幅型固体撮像素子
を用いた増幅型固体撮像装置について説明したが、ＴＧ
ＭＩＳ型の代わりに表面リセット型、トレンチ型、ＢＤ
ＭＩＳ型の固体撮像素子を用いた増幅型固体撮像装置に
おいても、上記同様の問題点がある。

【００５０】本発明は、各増幅型固体撮像装置が有する
上記の問題を解決するものであり、高密度化、多画素化
に有利であり、しかも高いＳ／Ｎ比が得られると共に、
高速な信号の読み出しができる増幅型固体撮像装置を提
供することを目的とする。

【００５１】

【課題を解決するための手段】本発明の増幅型固体撮像
装置は、半導体基体の表面に形成されたトランジスタで
あって、入射する光によって発生した電荷を該トランジ
スタ内の該半導体基体表面に蓄積し、該蓄積された信号
電荷に応じた電気信号の変化を出力するトランジスタ
と、該トランジスタに隣接して設けられたゲート領域で
あって、該半導体基体の一部と、該半導体基体の一部上
に形成された絶縁膜と、該絶縁膜上に設けられたゲート
電極とを有し、該ゲート電極に印加された電圧に基づい
て、該蓄積された信号電荷を該半導体基体の表面から内
部へ移動させるゲート領域とを有する増幅型光電変換素
子が配列された増幅型固体撮像装置において、該増幅型
光電変換素子の出力信号が順次入力されるビデオライン
に、該出力信号により駆動される駆動用トランジスタ及
び負荷用トランジスタを有する出力インピーダンス変換
手段が設けられており、そのことにより上記目的が達成
される。

【００５２】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域と、該半
導体基体表面であって、該第１のゲート電極と該第２の
ゲート電極との隣接部から該半導体基体表面方向に沿っ
て所定の距離を有する部分に、該半導体基体濃度よりも
高濃度な不純物層を形成してなる電荷排出用ドレインと
を有する電荷排出部とを備え、該蓄積信号電荷を該電荷
排出部の該電荷排出用ドレインに排出するように成した
増幅型光電変換素子が配列された増幅型固体撮像装置に
おいて、該増幅型光電変換素子の出力信号が順次入力さ
れるビデオラインに、該出力信号により駆動される駆動
用トランジスタ及び負荷用トランジスタを有する出力イ
ンピーダンス変換手段が設けられており、そのことによ
り上記目的が達成される。

【００５３】また、本発明の増幅型固体撮像装置は、光
電変換により発生した信号電荷を蓄積する半導体基体表
面近傍部と、該半導体基体表面上に形成された第１のゲ
ート電極とからなる第１のゲート領域と、該半導体基体
表面に該半導体基体濃度に比べて高濃度な不純物層によ
って形成されたソース及びドレインとを有するトランジ
スタと、一部分が該第１のゲート領域に隣接する該半導
体基体表面近傍部と、該半導体基体表面上に絶縁膜を介
して形成され、一部分が該第１のゲート電極に隣接する
第２のゲート電極とからなる第２のゲート領域を備え、
該第１のゲート領域に蓄積された信号電荷を該第２のゲ
ート領域を介して該半導体基体に排出する電荷排出部と
を有する増幅型光電変換素子を配列した画素部の任意の
光電変換素子の該電荷排出部と該任意の光電変換素子に
隣接する光電変換素子のトランジスタ部との間に電界阻
止部を設けた増幅型固体撮像装置において、該増幅型光
電変換素子の出力信号が順次入力されるビデオライン
に、該出力信号により駆動される駆動用トランジスタ及
び負荷用トランジスタを有する出力インピーダンス変換
手段が設けられており、そのことにより上記目的が達成
される。

【００５４】また、本発明の増幅型固体撮像装置は、半
導体基体の一表面に設けられた半導体領域と、光電変換
により発生した信号電荷を蓄積する該半導体基体の表面
近傍部と、該表面近傍部上に形成された第１のゲート電
極とからなる第１のゲート領域と、該半導体基体の一表
面側にあって該第１のゲート領域に隣接する該半導体基
体の表面近傍部と、該表面近傍部上に絶縁膜を介して形
成された第２のゲート領域とを有し、該半導体領域と該
半導体基体との間で該第１のゲート領域の表面近傍部を
チャネルとする能動素子を形成するように構成し、該信
号電荷によって生じる該能動素子の特性変化を出力信号
とする増幅型光電変換素子が配列された増幅型固体撮像
装置において、該増幅型光電変換素子の出力信号が順次
入力されるビデオラインに、該出力信号により駆動され
る駆動用トランジスタ及び負荷用トランジスタを有する
出力インピーダンス変換手段が設けられており、そのこ
とにより上記目的が達成される。

【００５５】好ましくは、前記ビデオラインに接続さ
れ、一方向に配列された複数の増幅型光電変換素子が接
続された信号ライン毎に定電流源負荷手段を設ける。

【００５６】また、好ましくは、前記増幅型光電変換素
子毎に前記出力信号を出力させ、該出力した電気信号を
順次、前記ビデオラインに導く走査手段が設けられ、前
記出力インピーダンス変換手段の駆動用トランジスタ素
子の閾値電圧を該走査手段に用いたトランジスタの閾値
電圧よりも小さくする。

【００５７】また、好ましくは、前記出力インピーダン
ス変換手段の駆動用トランジスタ素子としてデプリージ
ョン型のものを使用する。

【００５８】上記構成により、以下、その作用を説明す
る。

【００５９】本発明においては、増幅型固体撮像素子毎
に出力される電気信号が順次入力されるビデオライン
に、この電気信号により駆動される駆動用トランジスタ
素子と負荷用トランジスタ素子を有する出力インピーダ
ンス変換手段を備えているため、出力インピーダンスを
非常に小さくできる。このため、その出力端に電気回路
が接続されても、ビデオラインや信号ラインによる寄生
容量の影響が抑えられて画素信号出力が鈍ることなく高
速で出力可能となる。

【００６０】また、各列方向の信号ライン毎に設けられ
た定電流源負荷手段により、信号ラインの寄生容量に供
給できる電荷を個別の信号ライン毎に確保可能となって
高速駆動時にも正確な映像信号が得られる。

【００６１】さらに、駆動用トランジスタ素子の閾値電
圧を増幅型撮像装置を駆動させる各走査回路を構成する
トランジスタ素子の閾値電圧より小さく設定することに
より、ソース・ゲート選択方式により得られたソース電
圧をより確実に出力することが可能となる。また、この
駆動用トランジスタ素子をデプリーション型とすること
により、ソース・ゲート選択方式により得られたソース
電圧をより確実に出力することが可能となる。

【００６２】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００６３】（実施形態１）図１は本発明の実施形態１
における増幅型固体撮像装置の構成を等価回路と要素ブ
ロックを組み合わせて模式的に示した図である。なお、
この増幅型固体撮像装置は図１１に示す増幅型固体撮像
素子を用いている。また、図１において、上記の図１５
で示される部材と、同様の作用、効果を奏する部材には
同様の符号を付けてその説明を省略する。

【００６４】図１において、増幅型固体撮像素子よりな
る各画素１１−１１、１１−１２、…１１−ｍｎ毎に映
像信号としての画素信号がコラムライン１６−１、１６
−２、…１６−ｎをそれぞれ介して読み出されるビデオ
ライン１８に、画素信号により駆動される駆動用トラン
ジスタ素子３１と負荷用トランジスタ素子３２の直列回
路よりなる出力インピーダンス変換手段３３が設けられ
ている。これらの駆動用トランジスタ素子３１と負荷用
トランジスタ素子３２の接続点には信号出力端子３４が
接続されている。また、負荷用トランジスタ素子３２の
ゲート端子には電流値を制御する制御端子３５が接続さ
れている。

【００６５】上記構成により、以下、その動作を説明す
る。

【００６６】図２は図１の増幅型固体撮像装置の動作を
説明する各信号波形を示すタイミング図である。なお、
第１垂直走査回路１３は行方向ｉ番目の走査ライン１２
−ｉに第１走査パルスφＧＩｉを出力し、また、第２垂
直走査回路１５は行方向ｉ番目の第２走査ライン１４−
ｉに走査パルスφＧＩＩｉを出力し、さらに、水平走査
回路２１は列方向ｊ番目のコラムライン１６−ｊに信号
読出制御パルスφＳｊを出力する。

【００６７】まず、図２に示すように、第１垂直走査回
路１３から第１行目の水平素子列の第１ゲート電極２に
出力される第１走査パルスφＧＩ１が高レベルの電位Ｖ
Ｇ（Ｈレベル）で、また、第２垂直走査回路１５から第
１行目の水平素子列の第２ゲート電極３に出力される第
２走査パルスφＧＩＩ１が高レベルの電位ＶＲＧ（Ｈレ
ベル）になると、第１行目の水平素子列に接続される第
１走査ライン１２−１および第２走査ライン１４−１を
介して、第１行目の水平素子列の増幅型固体撮像素子１
１−１１、１１−１２、…１１−１ｎが選択されて、各
画素毎の画素信号が各コラムライン１６−１、１６−
２、…１６−ｎ上にそれぞれ読み出される。続いて、水
平走査回路２１より出力される信号読出制御パルスφＳ
１、φＳ２、…φＳｎにより列選択用トランジスタ１７
−１、１７−２、…１７−ｎがこの順次に順次オンする
と、各増幅型固体撮像素子からの画素信号がビデオライ
ン１８に映像信号として信号出力される。

【００６８】その後、この第１行目の水平素子列である
各増幅型固体撮像素子群は、第１走査パルスφＧＩ１が
高レベルの電位ＶＧ（Ｈ）で、第２走査パルスφＧＩＩ
１が低レベルの電位ＶＲＧ（Ｌ）になったときにその蓄
積電荷が一斉にリセットされて、各コラムライン１６−
１、１６−２、…１６−ｎ上にそれぞれ読み出されてい
た画素信号がリセットされる。

【００６９】次いで、第１垂直走査回路１３から第２行
目の水平素子列の第１ゲート電極２に出力される第１走
査パルスφＧＩ２が高レベルの電位ＶＧ（Ｈレベル）
で、また、第２垂直走査回路１５から第２行目の水平素
子列の第２ゲート電極３に出力される第２走査パルスφ
ＧＩＩ２が低レベルの電位ＶＲＧ（Ｌレベル）になる
と、第２行目の水平素子列に接続される第１走査ライン
１２−２および第２走査ライン１４−２を介して、第２
行目の水平素子列の増幅型固体撮像素子１１−２１、１
１−２２、…１１−２ｎが選択されて、各画素毎の画素
信号が各コラムライン１６−１、１６−２、…１６−ｎ
上にそれぞれ読み出される。続いて、水平走査回路２１
より出力される信号読出制御パルスφＳ１、φＳ２、…
φＳｎにより列選択用トランジスタ１７−１、１７−
２、…１７−ｎがこの順に順次オンすると、各増幅型固
体撮像素子からの画素信号がビデオライン１８に映像信
号として信号出力される。

【００７０】その後、この第２行目の水平素子列である
各増幅型固体撮像素子群は、第１走査パルスφＧＩ２が
高レベルの電位ＶＧ（Ｈ）で、第２走査パルスφＧＩＩ
２が低レベルの電位ＶＲＧ（Ｌ）になったときにその蓄
積電荷が一斉にリセットされて、各コラムライン１６−
１、１６−２、…１６−ｎ上にそれぞれ読み出されてい
た画素信号がリセットされる。

【００７１】以下同様にして、各画素の画素信号が各コ
ラムライン１６−１、１６−２、…１６−ｎをそれぞれ
介してビデオライン１８に順次読み出されて１フィール
ド（１画面）のビデオ信号が得られることになる。

【００７２】このビデオライン１８に出力された画素信
号の出力は、駆動用トランジスタ素子３１と負荷用トラ
ンジスタ素子３２からなる出力インピーダンス変換手段
（ソースフォロアー回路）３３の駆動用トランジスタ素
子３１のゲート端子に入力され、出力インピーダンス変
換手段３３で出力インピーダンス変換がなされ、即ち電
流増幅がなされて信号出力端子３４から出力されること
になる。

【００７３】この出力インピーダンス変換手段３３は、
負荷用トランジスタ素子３２として例えばＮＭＯＳトラ
ンジスタ（Ｌ＝５μｍ、Ｗ＝１００μｍ）、また、駆動
用トランジスタ素子３１として例えばＮＭＯＳトランジ
スタ（Ｌ＝３μｍ、Ｗ＝３０μｍ）の各トランジスタを
用いて、負荷用トランジスタ素子３２による定電流量を
１ｍＡ程度となるように負荷用トランジスタ素子３２の
ゲート端子に所定電圧を印加する。

【００７４】このように、負荷用トランジスタ素子３２
による定電流量を１ｍＡ程度となるように負荷用トラン
ジスタ素子３２のゲート端子に所定電圧を印加し、増幅
型固体撮像装置より出力される電圧信号出力変動と出力
インピーダンス変換手段３３の入出力特性を図３に示し
ている。この際の出力インピーダンスは、〜７ｋΩ程度
であったものが、出力インピーダンス変換手段３３によ
る出力インピーダンス変換後では、〜４００Ω程度と出
力インピーダンスを小さくすることが可能となった。

【００７５】以上の構成によりビデオライン１８上に得
られた画素信号の出力波形について図４を用いて説明す
る。

【００７６】図４（ａ）は図１の出力インピーダンス変
換手段３３を用いずに増幅型固体撮像装置のビデオライ
ン１８を直接外部電気回路に接続した場合の画素信号出
力波形図であり、図４（ｂ）は図１の出力インピーダン
ス変換手段３３の後段に電気回路を接続した場合の画素
信号出力波形図である。

【００７７】接続される電気回路の負荷容量を〜数ｐＦ
として、水平走査回路２１の駆動周波数を１０ＭＨｚと
した場合、水平走査回路２１より出力される信号読出制
御パルスφＳ１、φＳ２、φＳ３がそれぞれＶ（Ｈ）レ
ベルになっている期間、増幅型固体撮像装置の画素信号
出力を選択するわけであるが、直接外部電気回路に接続
した場合には、図４（ａ）に示すように出力インピーダ
ンスが大きいために外部負荷容量に対する電荷供給能力
が小さいため、得たい画素信号出力電位を得るまでに立
ち上がり時間を要してしまい、波形が鈍って出力波形歪
みが生じ、正確で高速な信号の読みだしができていな
い。

【００７８】この場合と比較して出力インピーダンス変
換手段３３の後段に電気回路を負荷として接続した場合
には、図４（ｂ）に示すように出力インピーダンスが小
さいため外部負荷容量への電荷供給能力が大きく、〜１
０ＭＨｚ程度の水平走査回路２１の駆動周波数では全く
問題なく画素信号の正確な出力電位を高速に得ることが
可能となる。

【００７９】（実施形態２）図５は本発明の実施形態２
における増幅型固体撮像装置の構成を等価回路と要素ブ
ロックを組み合わせて模式的に示した図である。なお、
この増幅型固体撮像装置も図１１に示す増幅型固体撮像
素子を用いている。また、図５において、上記の図１５
で示される部材と、同様の作用、効果を奏する部材には
同様の符号を付けてその説明を省略する。

【００８０】図５において、ビデオライン１８に列選択
用トランジスタ１７−１、１７−２、・・１７−ｎをそ
れぞれ介して接続され、一方向に配列された複数の増幅
型固体撮像素子が接続されたコラムライン１６−１、１
６−２、…１６−ｎ毎にそれぞれ定電流源負荷手段４１
−１、４１−２、…４１−ｎがそれぞれ設けられてい
る。

【００８１】上記構成により、ビデオライン１８上に読
み出された画素信号出力は、駆動用トランジスタ素子３
１と負荷用トランジスタ素子３２からなる出力インピー
ダンス変換手段（ソースフォロアー回路）３３の駆動用
トランジスタ素子３１のゲート端子に入力され、出力イ
ンピーダンス変換、即ち電流増幅されて信号出力端子３
４から映像信号として出力されることになる。このと
き、本実施形態２では、列方向の各コラムライン１６−
１、１６−２、…１６−ｎ上にそれぞれ定電流源負荷手
段４１−１、４１−２、…４１−ｎを備えていることに
より、これらがそれぞれ、各列のコラムライン１６−
１、１６−２、…１６−ｎに生じる寄生容量に供給する
電荷の供給源となり、その分、寄生容量に対する電荷供
給能力が向上して上記実施形態１に示した構成よりも高
速動作においても正確で高速な信号読み出し効果を発揮
することができる。

【００８２】（実施形態３）図６は本発明の実施形態３
における増幅型固体撮像装置の構成を等価回路と要素ブ
ロックを組み合わせて模式的に示した図である。なお、
この増幅型固体撮像装置も図１１に示す増幅型固体撮像
素子を用いている。また、図６において、上記の図１５
で示される部材と、同様の作用、効果を奏する部材には
同様の符号を付けてその説明を省略する。

【００８３】図６において、増幅型固体撮像素子よりな
る各画素１１−１１、１１−１２、…１−ｍｎ毎に映像
信号としての画素信号がコラムライン１６−１、１６−
２、…１６−ｎをそれぞれ介して読み出されるビデオラ
イン１８に、画素信号により駆動される駆動用トランジ
スタ素子５１と負荷用トランジスタ素子３２の直列回路
よりなる出力インピーダンス変換手段５２が設けられて
いる。この駆動用トランジスタ素子５１は、その閾値電
圧が、第１垂直走査回路１３、第２垂直走査回路１５お
よび水平走査回路２１に用いたトランジスタの閾値電圧
よりも小さく構成するか、または、駆動用トランジスタ
素子５１がデプリージョン型で構成している。

【００８４】上記構成により、ビデオライン１８に出力
された画素信号出力は、駆動用トランジスタ素子５１と
負荷用トランジスタ素子３２からなる出力インピーダン
ス変換手段（ソースフォロアー回路）５２の駆動用トラ
ンジスタ素子５１のゲート端子に入力され、出力インピ
ーダンス変換、即ち電流増幅されて映像信号として信号
出力端子３４から出力される。

【００８５】この出力インピーダンス変換手段（ソース
フォロア回路）５２は、負荷用トランジスタ素子３２に
よる定電流量を１ｍＡ程度とし、増幅型撮像装置より出
力される電圧信号出力変動を維持しつつ電流増幅するこ
とが可能となる。ただし、電圧増幅利得としては、負荷
用トランジスタ素子３２による定電流量により異なる
が、電圧増幅利得αは〜０．８程度となる。

【００８６】また、本実施形態３では、上記本出願人が
提案している増幅型固体撮像素子の電圧信号出力振幅に
ついて、第１ゲート電極下の半導体表面側に形成される
ウェル層のキャリア濃度、ウェル深さ、および駆動電圧
により、暗時の出力レベルおよび飽和出力レベルを任意
に設定することが可能である。

【００８７】このため、一般的には、出力インピーダン
ス変換手段（ソースフォロア一回路）５２を構成する駆
動用トランジスタ素子５１および負荷用トランジスタ素
子３２と上記増幅型固体撮像装置の駆動走査回路部とを
構成するトランジスタ群とを同一のプロセスにより形成
することが考えられるが、上記増幅型撮像装置のダイナ
ミックレンジを大きく確保するために、出力信号振幅を
〜０（Ｖ）から〜５（Ｖ）となるように最適化を行うこ
とが可能であり、この様な信号出力振幅では、図３に示
した出力インピーダンス変換回路での入出力電圧特性で
は、０（Ｖ）〜１（Ｖ）までの入力信号は出力信号に反
映させることはできなかった。この特性は出力インピー
ダンス変換回路の駆動用トランジスタ素子５１の閾値電
圧およびソース・ドレイン間電流値で規定されている。
上記駆動走査回路群を構成しているトランジスタ素子群
については閾値電圧Ｖｔｈの設定を、｜Ｖｔｈ｜が〜
０．８（Ｖ）程度で設計されていることから、出力イン
ピーダンス変換手段５２の駆動用トランジスタ素子５１
の閾値を上記増幅型固体撮像装置の全駆動走査回路を構
成するトランジスタ素子群の閾値電圧よりも小さくする
か、またはデプリーション型のトランジスタ素子で構成
することにより、図３の入出力電圧特性を左側にシフト
させて図７に示すように動作点を上記増幅型固体撮像素
子の出力電圧信号振幅に合わせることが可能となる。

【００８８】例えば上記増幅型固体撮像素子の出力電圧
信号振幅が０Ｖ〜４．５Ｖとし、上記出力インピーダン
ス変換手段（ソースフォロア回路）５２の負荷用トラン
ジスタ素子３２による定電流量を１ｍＡとすると、駆動
用トランジスタ素子５１による電圧変換利得αは〜０．
６となり、駆動用トランジスタ素子５１の閾値電圧Ｖｔ
ｈを〜−０．７Ｖとすることにより、上記増幅型固体撮
像素子の出力電圧信号振幅を忠実に反映させ、且つ出力
インピーダンス変換することが可能となる。

【００８９】このように、出力インピーダンス変換手段
（ソースフォロワー回路）５２の駆動用トランジスタ素
子５１の閾値電圧を増幅型固体撮像装置の全走査回路に
使用しているトランジスタの閾値電圧よりも小さくする
か、または、その駆動用トランジスタ素子５１をデプリ
ージョン型とすることにより、ソース・ゲート選択方式
により得られたソース電圧をより確実に出力することが
できる。

【００９０】以上のように上記実施形態１〜３において
は、半導体基板上に形成されたＭＯＳ型トランジスタの
ゲート領域で光電変換し、このゲート領域に蓄積した信
号電荷に応じたＭＯＳ型トランジスタのポテンシャル変
化をセンサ出力とする増幅型固体撮像素子がマトリクス
状に複数配列されたアレイ群を有する増幅型固体撮像装
置において、光電変換するゲート領域を第１ゲート領域
とし、第１ゲート領域に隣接して第２ゲート領域を形成
し、ソース領域、ドレイン領域と第１ゲート領域により
なるＭＯＳ型トランジスタが半導体基板表面に形成され
ており、このトランジスタの第１ゲート領域を透過して
入射した光エネルギーによって光電変換されて発生した
信号電荷をトランジスタ内の半導体基体表面に蓄積し、
蓄積された信号電荷に応じた電気信号を出力する。この
トランジスタに隣接して設けられた第２ゲート領域を介
して第１ゲート領域に蓄積された信号電荷を半導体基体
の内部に移動排出させるリセット機能を有している。複
数個の増幅型固体撮像素子をマトリックス状に配列した
増幅型固体撮像装置を第１ゲート領域および第２ゲート
領域を同期させて駆動させる各垂直走査回路と、コラム
ラインに接続されたソース領域を順次選択する水平走査
回路とを備え、ドレイン領域には所定の電位が供給さ
れ、増幅型固体撮像素子を各垂直走査回路と水平走査回
路により順次選択してビデオラインに読み出した映像信
号出力を、駆動用トランジスタ素子と負荷用トランジス
タ素子の直列回路よりなる出力インピーダンス変換回路
（ソースフォロア回路）に供給することによって、出力
インピーダンス変換回路（ソースフォロア回路）の出力
端子から出力電圧として取り出すようにした電流増幅出
力部を有している。その出力端子に電気回路が接続され
ても、各増幅型固体撮像素子で得られた映像信号をより
正確で高速に出力することが可能となる。

【００９１】また、上記各実施形態１〜３では、増幅型
固体撮像素子に用いられるトランジスタがＭＯＳ型ＦＥ
Ｔの場合を示したが、本発明はこれに限定されるもので
はなく、トランジスタが接合ゲート型ＦＥＴの画素の場
合であっても、また、トランジスタが制御ゲート付きＦ
ＥＴの画素の場合であっても、上記各実施形態と同様の
作用効果を得ることが可能である。

【００９２】（実施形態４）図１は、また、本発明増幅
型固体撮像装置の実施形態４を示す。この実施形態４で
は、実施形態１〜３とは異なり、増幅型固体撮像素子と
して、図１２に示す本願出願人が先に提案した表面リセ
ット型のものを用いている。但し、実施形態１〜３で用
いられているＴＧＭＩＳ型と、本実施形態４の表面リセ
ット型のＴＧＭＩＳ型とを等価回路で表すと同一構成に
なるため、本実施形態４の等価回路も図１と同一にな
る。

【００９３】等価回路が同一であることからも明かなよ
うに、本実施形態４の増幅型固体撮像装置も実施形態１
の増幅型固体撮像装置と同様の効果を奏することができ
る。

【００９４】なお、本実施形態４においても、実施形態
２の場合と同様に、各コラムライン１６−１、１６−２
…毎にそれぞれ定電流負荷手段４１−１、４１−２…を
設けることが可能である。

【００９５】また、実施形態３の場合と同様に、出力イ
ンピーダンス変換手段の駆動用トランジスタ素子５１の
閾値電圧を、第１垂直走査回路１３、第２垂直走査回路
１５及び水平走査回路２１に設けられたトランジスタの
閾値電圧よりも小さく構成するか、或いはこのトランジ
スタをデプリージョン型で構成してもよい。

【００９６】このようにすれば、それぞれ実施形態２、
実施形態３同様の効果を奏することができる。

【００９７】（実施形態５）図１は、また、本発明増幅
型固体撮像装置の実施形態５を示す。この実施形態５で
は、実施形態１〜３とは異なり、増幅型固体撮像素子と
して、図１３に示す本願出願人が先に提案したトレンチ
型のものを用いている。但し、実施形態１〜３で用いら
れているＴＧＭＩＳ型と、本実施形態５のトレンチ型の
ＴＧＭＩＳ型とを等価回路で表すと同一構成になるた
め、本実施形態５の等価回路も図１と同一になる。

【００９８】等価回路が同一であることからも明かなよ
うに、本実施形態５の増幅型固体撮像装置も実施形態１
の増幅型固体撮像装置と同様の効果を奏することができ
る。

【００９９】なお、本実施形態５においても、実施形態
２の場合と同様に、各コラムライン１６−１、１６−２
…毎にそれぞれ定電流負荷手段４１−１、４１−２…を
設けることが可能である。

【０１００】また、実施形態３の場合と同様に、出力イ
ンピーダンス変換手段の駆動用トランジスタ素子５１の
閾値電圧を、第１垂直走査回路１３、第２垂直走査回路
１５及び水平走査回路２１に設けられたトランジスタの
閾値電圧よりも小さく構成するか、或いはこのトランジ
スタをデプリージョン型で構成してもよい。

【０１０１】このようにすれば、それぞれ実施形態２、
実施形態３同様の効果を奏することができる。

【０１０２】（実施形態６）図８は本発明増幅型固体撮
像装置の実施形態６を示す。この実施形態６では、実施
形態１〜３とは異なり、増幅型固体撮像素子として、図
１４に示す本願出願人が先に提案したＢＤＭＩＳ型のも
のを用いている。但し、画素構造以外は図１に示す等価
回路と略同様であり、以下の点のみが異なる。

【０１０３】即ち、ＢＤＭＩＳ型では、ＴＧＭＩＳ型と
は異なり、信号電荷は電子であるので、列選択用トラン
ジスタ１７−１、１７−２…はｎチャネルトランジスタ
ではなく、ｐチャネルトランジスタで構成されている。

【０１０４】なお、図１と対応する部分には同一の符号
を付して詳細な説明は省略する。

【０１０５】本実施形態６においても、回路動作は図１
と同様であるので、実施形態１同様の効果を奏すること
ができる。

【０１０６】なお、本実施形態６においても、図９に示
すように、実施形態２の場合と同様に、各コラムライン
１６−１、１６−２…毎にそれぞれ定電流負荷手段４１
−１、４１−２…を設けることが可能である。

【０１０７】また、図１０に示すように、実施形態３の
場合と同様に、出力インピーダンス変換手段の駆動用ト
ランジスタ素子５１の閾値電圧を、第１垂直走査回路１
３、第２垂直走査回路１５及び水平走査回路２１に設け
られたトランジスタの閾値電圧よりも小さく構成する
か、或いはこのトランジスタをデプリージョン型で構成
してもよい。

【０１０８】このようにすれば、それぞれ実施形態２、
実施形態３同様の効果を奏することができる。

【０１０９】なお、上記実施形態１〜６では、１段の出
力インピーダンス変換手段（ソースフォロア回路）を例
に説明したが、複数段の出力インピーダンス変換手段
（ソースフォロア回路）を用いて出力インピーダンス変
換を行っても同様の効果が得られる。出力インピーダン
ス変換手段（ソースフォロア回路）を複数段に構成した
場合、初段より負荷用トランジスタ素子の定電流量を徐
々に増加させて最終利得を調整することも可能である。
この場合、第１段目の出力インピーダンス変換手段の駆
動用トランジスタ素子５２のゲート端子にビデオライン
の出力端を接続し、第１段目の出力インピーダンス変換
手段の駆動用トランジスタ素子５２と負荷用トランジス
タ素子の接続点を、第２段目の出力インピーダンス変換
手段の駆動用トランジスタ素子のゲート端子に接続す
る。以降同様に、駆動用トランジスタ素子と負荷用トラ
ンジスタ素子の接続点を、次段目の出力インピーダンス
変換手段の駆動用トランジスタ素子のゲート端子に接続
して、その次段目の駆動用トランジスタ素子と負荷用ト
ランジスタ素子の接続点から映像信号の画素信号出力を
取り出せばよい。

【０１１０】

【発明の効果】以上のように本発明の増幅型固体撮像装
置によれば、出力インピーダンス変換手段を設けたこと
により、アレイ状に形成された増幅型固体撮像素子を順
次ゲート・ソース選択し、小型化・多画素化による寄生
容量が無視できない状態においても出力電圧波形に鈍り
のない出力信号を得ることができて、各増幅型固体撮像
素子の出力信号を正確で高速に読み出すことができる。

【０１１１】また、信号ライン毎に定電流源負荷手段を
設けたことにより、信号ラインの寄生容量に供給できる
電荷を個別の信号ライン毎に確保できてより正確で高速
な映像信号の読み出しを行うことができる。

【０１１２】さらに、駆動用トランジスタ素子の閾値電
圧を増幅型撮像装置を駆動させる各走査回路を構成する
トランジスタ素子の閾値電圧より小さくするか、また
は、この駆動用トランジスタ素子をデプリーション型と
することにより、ソース・ゲート選択方式により得られ
たソース電圧をより確実に出力することができる。

【図面の簡単な説明】

【図１】本発明の実施形態１、実施形態４及び実施形態
５における増幅型固体撮像装置の構成を等価回路と要素
ブロックを組み合わせて示す模式図。

【図２】図１の増幅型固体撮像装置の動作を説明する各
信号波形を示すタイミング図。

【図３】本発明による増幅型固体撮像装置より出力され
る電圧信号出力変動と出力インピーダンス変換手段３３
の入出力電圧特性とを示す図。

【図４】（ａ）は図１の出力インピーダンス変換手段を
用いずに増幅型固体撮像装置のビデオラインを直接外部
電気回路に接続した場合の画素信号出力波形図、（ｂ）
は図１の出力インピーダンス変換手段の後段に電気回路
を接続した場合の画素信号出力波形図。

【図５】本発明の実施形態２における増幅型固体撮像装
置の構成を等価回路と要素ブロックを組み合わせて示す
模式図。

【図６】本発明の実施形態３における増幅型固体撮像装
置の構成を等価回路と要素ブロックを組み合わせて示す
模式図。

【図７】図３の入出力電圧特性を左側にシフトさせた場
合の図。

【図８】本発明増幅型固体撮像装置の実施形態６を示
す、図１同様の模式図。

【図９】本発明増幅型固体撮像装置の実施形態６を示
す、図５同様の模式図。

【図１０】本発明増幅型固体撮像装置の実施形態６を示
す、図６同様の模式図。

【図１１】本願出願人が先に提案したＴＧＭＩＳ型の増
幅型固体撮像装置を構成する増幅型固体撮像素子の画素
構造を示す図であり、（ａ）はその一部平面図、（ｂ）
は（ａ）のＡ−Ａ’線断面図。

【図１２】本願出願人が先に提案した表面リセット型と
呼ばれるＴＧＭＩＳ型の増幅型固体撮像素子を示す断面
図。

【図１３】本願出願人が先に提案したトレンチ型と呼ば
れるＴＧＭＩＳ型の増幅型固体撮像素子を示す断面図。

【図１４】本願出願人が先に提案したＢＤＭＩＳ型の増
幅型型固体撮像素子を示す断面図。

【図１５】図１１の増幅型固体撮像素子を用いた増幅型
固体撮像装置の構成を等価回路と要素ブロックを組み合
わせて示す模式図。

【図１６】図１５の増幅型固体撮像装置の動作を説明す
る各信号波形を示すタイミング図。

【符号の説明】

１ｐ型半導体基板２第１ゲート電極３第２ゲート電極４ウエル層５ソース領域６ドレイン領域１１−１１、１１−１２、…１１−ｍｎ画素１２−１、１２−２、…１２−ｍ第１走査ライン１３第１垂直走査回路１４−１、１４−２、…１４−ｍ第２走査ライン１５第２垂直走査回路１６−１、１６−２、…１６−ｎコラムライン１７−１、１７−２、…１７−ｎ列選択用トランジ
スタ１８ビデオライン１９定電流負荷２１水平走査回路３１、５１駆動用トランジスタ素子３２負荷用トランジスタ素子３３、５２出力インピーダンス変換手段３４信号出力端子４１−１、４１−２、…４１−ｎ定電流源負荷手段 φＧＩ１、φＧＩ２、… 第１走査パルス φＧＩＩ１、φＧＩＩ２、… 第２走査パルス φＳ１、φＳ２、… 信号読出制御パルス

Claims

【特許請求の範囲】

【請求項１】半導体基体の表面に形成されたトランジ
スタであって、入射する光によって発生した電荷を該ト
ランジスタ内の該半導体基体表面に蓄積し、該蓄積され
た信号電荷に応じた電気信号の変化を出力するトランジ
スタと、該トランジスタに隣接して設けられたゲート領域であっ
て、該半導体基体の一部と、該半導体基体の一部上に形
成された絶縁膜と、該絶縁膜上に設けられたゲート電極
とを有し、該ゲート電極に印加された電圧に基づいて、
該蓄積された信号電荷を該半導体基体の表面から内部へ
移動させるゲート領域とを有する増幅型光電変換素子が
配列された増幅型固体撮像装置において、該増幅型光電変換素子の出力信号が順次入力されるビデ
オラインに、該出力信号により駆動される駆動用トラン
ジスタ及び負荷用トランジスタを有する出力インピーダ
ンス変換手段が設けられていることを特徴とする増幅型
固体撮像装置。
【請求項２】光電変換により発生した信号電荷を蓄積
する半導体基体表面近傍部と、該半導体基体表面上に形
成された第１のゲート電極とからなる第１のゲート領域
と、該半導体基体表面に該半導体基体濃度に比べて高濃
度な不純物層によって形成されたソース及びドレインと
を有するトランジスタと、一部分が該第１のゲート領域に隣接する該半導体基体表
面近傍部と、該半導体基体表面上に絶縁膜を介して形成
され、一部分が該第１のゲート電極に隣接する第２のゲ
ート電極とからなる第２のゲート領域と、該半導体基体
表面であって、該第１のゲート電極と該第２のゲート電
極との隣接部から該半導体基体表面方向に沿って所定の
距離を有する部分に、該半導体基体濃度よりも高濃度な
不純物層を形成してなる電荷排出用ドレインとを有する
電荷排出部とを備え、該蓄積信号電荷を該電荷排出部の
該電荷排出用ドレインに排出するように成した増幅型光
電変換素子が配列された増幅型固体撮像装置において、該増幅型光電変換素子の出力信号が順次入力されるビデ
オラインに、該出力信号により駆動される駆動用トラン
ジスタ及び負荷用トランジスタを有する出力インピーダ
ンス変換手段が設けられていることを特徴とする増幅型
固体撮像装置。
【請求項３】光電変換により発生した信号電荷を蓄積
する半導体基体表面近傍部と、該半導体基体表面上に形
成された第１のゲート電極とからなる第１のゲート領域
と、該半導体基体表面に該半導体基体濃度に比べて高濃
度な不純物層によって形成されたソース及びドレインと
を有するトランジスタと、一部分が該第１のゲート領域に隣接する該半導体基体表
面近傍部と、該半導体基体表面上に絶縁膜を介して形成
され、一部分が該第１のゲート電極に隣接する第２のゲ
ート電極とからなる第２のゲート領域を備え、該第１の
ゲート領域に蓄積された信号電荷を該第２のゲート領域
を介して該半導体基体に排出する電荷排出部とを有する
増幅型光電変換素子を配列した画素部の任意の光電変換
素子の該電荷排出部と該任意の光電変換素子に隣接する
光電変換素子のトランジスタ部との間に電界阻止部を設
けた増幅型固体撮像装置において、該増幅型光電変換素子の出力信号が順次入力されるビデ
オラインに、該出力信号により駆動される駆動用トラン
ジスタ及び負荷用トランジスタを有する出力インピーダ
ンス変換手段が設けられていることを特徴とする増幅型
固体撮像装置。
【請求項４】半導体基体の一表面に設けられた半導体
領域と、光電変換により発生した信号電荷を蓄積する該半導体基
体の表面近傍部と、該表面近傍部上に形成された第１の
ゲート電極とからなる第１のゲート領域と、該半導体基体の一表面側にあって該第１のゲート領域に
隣接する該半導体基体の表面近傍部と、該表面近傍部上
に絶縁膜を介して形成された第２のゲート領域とを有
し、該半導体領域と該半導体基体との間で該第１のゲー
ト領域の表面近傍部をチャネルとする能動素子を形成す
るように構成し、該信号電荷によって生じる該能動素子
の特性変化を出力信号とする増幅型光電変換素子が配列
された増幅型固体撮像装置において、該増幅型光電変換素子の出力信号が順次入力されるビデ
オラインに、該出力信号により駆動される駆動用トラン
ジスタ及び負荷用トランジスタを有する出力インピーダ
ンス変換手段が設けられていることを特徴とする増幅型
固体撮像装置。
【請求項５】前記ビデオラインに接続され、一方向に
配列された複数の増幅型光電変換素子が接続された信号
ライン毎に定電流源負荷手段が設けられている請求項１
〜請求項４のいずれかに記載の増幅型固体撮像装置。
【請求項６】前記増幅型光電変換素子毎に前記出力信
号を出力させ、該出力した電気信号を順次、前記ビデオ
ラインに導く走査手段が設けられ、前記出力インピーダ
ンス変換手段の駆動用トランジスタ素子の閾値電圧が該
走査手段に用いたトランジスタの閾値電圧よりも小さく
構成した請求項１〜請求項４のいずれかに記載の増幅型
固体撮像装置。
【請求項７】前記出力インピーダンス変換手段の駆動
用トランジスタ素子がデプリージョン型である請求項１
〜請求項６のいずれかに記載の増幅型固体撮像装置。