JPH08250697A - 増幅型光電変換素子及びそれを用いた増幅型固体撮像装置 - Google Patents

Abstract

(57)【要約】 【目的】 簡単な構造で低波長から長波長の光を高感度
で検出し、暗電流を大幅に低減できる増幅型光電変換素
子およびそれを用いた増幅型固体撮像装置を提供する。 【構成】 ｐ型半導体基板２１に光電変換により発生し
た電子からなる信号電荷を蓄積するｎ型ウェル部２２
と、ウェル部２２内に設けられたｐ型半導体領域２３
と、ウェル部２２の表面近傍部５３、その上の絶縁膜５
２、および絶縁膜５２上の第１の電極２４を含む第１の
ゲート領域５５と、第１のゲート領域５５に隣接し、表
面近傍部５４、その上の絶縁膜５２、絶縁膜５２上の第
２の電極２５を含む第２のゲート領域５６と、ｎ⁺リセ
ットドレイン領域２６とを有する増幅型固体撮像素子。
半導体領域２３と半導体基板２１との間で、表面近傍部
５３および表面近傍部５４をｐチャネルとする第１の能
動素子を形成するように構成し、信号電荷による第１の
能動素子の特性変化を出力信号とする。また、ウェル部
２２とリセットドレイン領域２６の間で、表面近傍部５
４をチャネルとする第２の能動素子を形成し、信号電荷
を排出させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、増幅型光電変換素子及
びそれを用いた増幅型固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置として、電荷結合素子（Ｃ
ＣＤ）型のものが現在主流であり、様々な分野に広く利
用されている。このＣＣＤ型撮像装置は、ホトダイオー
ドまたはＭＯＳダイオードで光電変換・蓄積された信号
電荷を、ＣＣＤ転送チャネルを介して高感度の電荷検出
部へ導き、そこで電圧信号に変換する構造を備えてい
る。このため、Ｓ／Ｎが高く、出力電圧も大きいという
特徴を備えている。

【０００３】しかしながら、撮像装置の小型化・多画素
化を進めるに従い、画素サイズが小さくなり、ＣＣＤの
転送可能な電荷量は次第に少なくなる。このため、ダイ
ナミックレンジの低下が深刻な問題となる。また、ＣＣ
Ｄでは、素子全体を数相のクロックで駆動するため、負
荷容量が大きく駆動電圧も高い。従って、画素数が多く
なる程、ＣＣＤの消費電力が急激に大きくなる。

【０００４】これら問題に対処するために、各画素で発
生した信号電荷そのものは読み出さず、画素内で信号を
増幅した後、走査回路により読み出す方法を採用した増
幅型撮像装置が提案されている。この方法によれば、読
み出しによる信号量の制限はなくなり、信号電荷量が少
なくなってもダイナミックレンジが低下しないので、こ
のような増幅型固体撮像装置はＣＣＤ型固体撮像装置よ
りもダイナミックレンジの点で優れる。また、この方法
では、信号読み出し画素を含む水平及び垂直ラインのみ
を駆動すればよく、かつその駆動電圧も低くてよいため
に、増幅型撮像装置はＣＣＤ型固体撮像装置よりも低消
費電力である。

【０００５】増幅型撮像装置において、画素内での信号
を増幅するために、トランジスタが一般的に用いられ
る。ＳＩＴ型、バイポーラ型、ＦＥＴ型（ＭＯＳ型およ
び接合型がある）などのトランジスタが知られている
が、ＭＯＳＦＥＴを信号の増幅に用いると、通常、読み
出し用走査回路を簡単な構成にすることができる。従っ
て、ＦＥＴ型撮像装置が構造を簡単にできるという点で
他のトランジスタを用いた増幅型固体撮像装置に比べ、
優れている。

【０００６】ＦＥＴ型撮像装置のうち、画素内に単一の
ＦＥＴのみを含むタイプのものが画素密度を高める上で
有利となる。この様なタイプのＦＥＴ型撮像装置とし
て、ＣＭＤ型、ＦＧＡ型、ＢＣＭＤ型などが報告されて
いる。例えば、中村他、『ゲート蓄積型ＭＯＳフォトト
ランジスタ・イメージセンサ』、１９８６年テレビジョ
ン学会全国大会、ｐ５７において、ＣＭＤ型撮像装置が
報告されている。また、例えば、J.Hynecek,"A New Dev
ice Architecture Suitable for High-Resolution and
High-Performance Image Sensor",IEEE Trans. Elec. D
ev., p646, (1988).において、ＦＧＡ型増幅型撮像装置
が報告されてる。さらに、例えば、J.Hynecek,"BCMD-An
Improved Photosite Structure for High Density Ima
ge Sensor",IEEE Trans. Elec. Dev., p1011, (1991).
において、ＢＣＭＤ型増幅型撮像装置が報告されてい
る。

【０００７】これらの従来の増幅型撮像装置を以下に説
明する。

【０００８】図２１（ａ）から図２１（ｃ）はＣＭＤ型
撮像装置の１つの画素を示しており、図２１（ａ）は平
面図、図２１（ｂ）は図２１（ａ）の２１（ｂ）−２１
（ｂ）断面図、図２１（ｃ）は図２１（ｂ）の２１
（ｃ）−２１（ｃ）断面における深さ方向のポテンシャ
ル分布図である。

【０００９】図２１（ａ）及び図２１（ｂ）に示される
ように、ｐ型基板１の表面領域にｎ型ウェル２が埋め込
みチャネルとして形成されており、このｎ型ウェル２に
絶縁膜６を介して環状のゲート電極３が形成され、ま
た、ゲート電極３により分離された高濃度ｎ型領域から
なるソース領域４およびドレイン領域５が形成されてい
る。

【００１０】このＣＭＤ型増幅型撮像装置は以下に示す
方法により駆動される。まず、信号蓄積時にはゲート電
極３に電圧Ｖ_Lを印加し、光電変換により発生した正孔
からなる信号電荷をｎ型ウェル２の絶縁膜６界面付近に
蓄積する。信号読み出し時には、ゲート電極３に電圧Ｖ
_Mを印加する。このとき、信号電荷の量に応じてドレイ
ン／ソース間を流れる電流が変化するため、その値を信
号出力として読み出す。同一信号線上の他の画素のゲー
ト電極には電圧Ｖ_Lが印加されているので信号電荷は検
出されない。

【００１１】信号電荷をクリアし、次の信号蓄積に備え
るリセット動作は、ゲート電極３に電圧Ｖ_Hを印加し、
深さ方向に単調減少するポテンシャル勾配を付けること
により、ｎ型ウェル２の絶縁膜６界面付近に蓄積した信
号電荷をその基板内部へ排出する。

【００１２】図２２（ａ）及び図２２（ｂ）はＦＧＡ型
撮像装置の１つの画素を示しており、図２２（ａ）はそ
の画素部の断面図、図２２（ｂ）は図２２（ａ）の２２
（ｂ）−２２（ｂ）断面における深さ方向のポテンシャ
ル分布図である。図２２（ａ）及び図２２（ｂ）に示す
ように、ＣＭＤ型撮像装置とは、ゲート電極３の下のｎ
ウェル２上に、ｐ基板１より高濃度のｐ⁺層９が、ｎ⁺層
からなるソース領域４を環状に囲むように設けられてい
る点で異なる。ゲート電極３はｐ⁺層９と容量結合すれ
ば良いから、ｐ⁺層９上の一部のみ覆っている。信号蓄
積および読み出し時には、ゲート電極３に電圧Ｖ_Lを印
加し、正孔からなる信号電荷がｐ⁺層９に蓄積すること
によるｎウェル層２のチャネルポテンシャルの変化を、
閾値の変化として読み出している。同一信号線上の他の
画素のゲート電極には電圧Ｖ_Lが印加されているので信
号電荷は検出されない。リセット動作はＣＭＤ型撮像装
置と同様であり、ゲート電極３に電圧Ｖ_Hを印加し、深
さ方向に単調減少するポテンシャル勾配を付けることに
より、ｐ⁺層９に蓄積した信号電荷をその基板内部へ排
出する。

【００１３】図２３（ａ）及び図２３（ｂ）はＢＣＭＤ
型撮像装置の１つの画素を示しており、図２３（ａ）は
その画素部の断面図、図２３（ｂ）は図２３（ａ）の２
３（ｂ）−２３（ｂ）断面における深さ方向のポテンシ
ャル分布図である。

【００１４】図２３（ａ）及び図２３（ｂ）に示すよう
に、ＢＣＭＤ型撮像装置において、ｐ⁺層からなるソー
ス領域１４を環状に囲むゲート電極３と、このゲート電
極３の外側にｐ⁺層からなるドレイン領域１５が形成さ
れており、ゲート電極３の下には、絶縁膜６を介してｐ
層１３、ｎ層１２、ｐ層１１、及びｎ層１０からなる半
導体積層構造が光電変換領域として形成されている。上
記ＦＧＡ型撮像装置と比べると、電子からなる信号電荷
を埋め込みチャネルとなるｎ層１２に蓄積させている
点、信号電荷によるｐ層１３のポテンシャル変化をＰ−
ＭＯＳの閾値変化として検出させた点、更に、ｎ型基板
１０を用いて、リセット動作時にはゲート電圧を低く
（Ｖ_L）して信号電荷を基板へ排出させた点などが、相
違点として挙げられる。この様な構造により、信号電荷
の完全転送が達成される。

【００１５】

【発明が解決しようとする課題】上記従来のＣＭＤ型撮
像装置では、暗時において半導体／絶縁膜界面が空乏化
するため、多くの暗電流が発生するという問題がある。

【００１６】また、光学的な有効深さが小さいので長波
長の感度が低いという問題がある。この問題を図２４を
用いて説明する。図２４は半導体に光が入射した時に発
生するキャリアの量と波長及び半導体内での位置との関
係を説明している。図２４に示されるように、可視光の
うち短波長の光は、半導体に吸収される吸収係数が大き
いため、半導体内部に入射した光は表面近傍ですべて吸
収され、キャリアを発生する。一方、長波長の光は吸収
係数が小さく、半導体の内部深くまで進入するため、半
導体表面から内部深くにわたる領域においてキャリアを
発生させる。従って、長波長の光を完全に光電変換する
ためには、半導体内部の深い領域において発生したキャ
リアも信号電荷として蓄積し、検出する必要がある。

【００１７】図２１（ｃ）に示されるように従来のＣＭ
Ｄ型撮像装置において、光電変換領域では正孔に対して
半導体内部に山を有するようポテンシャルが分布してい
る。従って、ポテンシャルの山となる距離ｌ_pまでの深
さで発生したキャリアは半導体の表面に蓄積されるが、
距離ｌ_pよりも深くで発生したキャリアは半導体内部へ
ポテンシャル勾配に沿って運ばれるため、表面には蓄積
されない。従って、長波長の光が光電変換領域に入射し
た場合、半導体の表面付近で吸収されずに距離ｌ_pより
も深くにまで達した光は、キャリアを発生しても信号電
荷として蓄積されない。このため、長波長の光の検出感
度が低下する。

【００１８】長波長の光の検出感度を向上させるため
に、ｎウェル層２を厚くして、ｌ_pを大きくすることも
考えられるが、この場合、上記動作においてゲート電極
３に印加する駆動電圧を大きくする必要が生じる。

【００１９】一方、ＦＧＡ型撮像装置において、ｐ⁺層
９はリセット動作時においても空乏化しないから、暗電
流は抑制できる。しかしながら、ｐ⁺層９がリセット動
作時にも空乏化しないことは、信号電荷の完全転送がさ
れないことを意味しており、残像の発生やリセットノイ
ズの増大という問題をもたらす。また、光学的有効深
さ、は図２２（ｂ）中にｌ_Pで示すように、半導体層表
面からｎウエル層２の中程までの距離となるため、長波
長側で感度が低下するという問題が解決されない。

【００２０】ＢＣＭＤ型撮像装置においてｐ層１１から
ｐ層１３を半導体基板１０内に形成するには複雑な製造
工程が必要であり、また、駆動条件の最適化を図るのが
困難であるという問題もある。

【００２１】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、簡単な構造
で低波長から長波長の光を高感度で検出し、暗電流を大
幅に低減できる増幅型光電変換素子およびそれを用いた
増幅型固体撮像装置を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明の増幅型光電変換
素子は第１の導電型よりなる半導体基体と、該半導体基
体の一表面側に設けられ、光電変換により発生した信号
電荷を蓄積する第２の導電型のウェル部と、該ウェル部
の一表面側の一領域に設けられた第１の導電型の半導体
領域と、該ウェル部の該半導体領域を除く領域の一表面
近傍部、該一表面近傍部上の絶縁膜、及び該絶縁膜上の
第１の電極を含む第１のゲート領域と、該半導体基体の
一表面側にあって該第１のゲート領域に隣接し、該半導
体基体の一表面近傍部、該半導体基体の一表面近傍部上
の絶縁膜、および該絶縁膜上の第２の電極を含む第２の
ゲート領域とを有し、該半導体領域と該半導体基体との
間で該第１のゲート領域の該一表面近傍部をチャネルと
する能動素子を形成するように構成し、該信号電荷によ
って生じる能動素子の特性変化を出力信号としており、
そのことにより上記目的が達成される。

【００２３】また別な本発明の増幅型光電変換素子は第
１の導電型よりなる半導体基体と、該半導体基体の一表
面側に設けられ、光電変換により発生した信号電荷を蓄
積する第２の導電型のウェル部と、該ウェル部の一表面
側の一領域に設けられた第１の導電型の半導体領域と、
該ウェル部の該半導体領域を除く領域の一表面近傍部、
該一表面近傍部上の絶縁膜、および該絶縁膜上の第１の
電極を含む第１のゲート領域と、該半導体基体の一表面
側にあって該第１のゲート領域に隣接し、該半導体基体
の一表面近傍部、該半導体基体の一表面近傍部上の絶縁
膜、および該絶縁膜上の第２の電極を含む第２のゲート
領域と、該半導体基体の一表面側に設けられた第２導電
型のリセットドレイン領域とを有し、該半導体領域と該
半導体基体との間で該第１のゲート領域の該一表面近傍
部をチャネルとする第１の能動素子を形成するように構
成し、該信号電荷による該第１の能動素子の特性変化を
出力信号とし、また、該ウェル部と該リセットドレイン
領域の間をチャネルとする第２の能動素子を形成するよ
うにしており、そのことにより上記目的が達成される。

【００２４】また、更に別な本発明の増幅型光電変換素
子は第１の導電型よりなる半導体基体と、該半導体基体
の一表面側に設けられ、光電変換により発生した信号電
荷を蓄積する第２の導電型のウェル部と、該ウェル部の
一表面側の一領域に設けられた第１の導電型の半導体領
域と、該ウェル部の該半導体領域を除く領域の一表面近
傍部、該一表面近傍部上の絶縁膜、及び該絶縁膜上の第
１の電極を含む第１のゲート領域と、該半導体基体の一
表面側にあって該第１のゲート領域に隣接し、該半導体
基体の一表面近傍部、該半導体基体の一表面近傍部上の
絶縁膜、および該絶縁膜上の第２の電極を含む第２のゲ
ート領域と、該ウェル部の一表面側にあって該第１のゲ
ート領域に隣接し、該ウェル部の一表面近傍部、該ウェ
ル部の一表面近傍部上の絶縁膜、および該絶縁膜上の第
３の電極を含む第３のゲート領域と、該半導体基体の一
表面側に設けられ、該第３のゲート領域の該一表面近傍
部に隣接した第２の導電型のリセットドレイン領域とを
有し、該半導体領域と半導体基体との間をチャネルとす
る第１の能動素子を形成するように構成し、該信号電荷
による該第１の能動素子の特性変化を出力信号とし、ま
た、該ウェル部とリセットドレイン領域の間をチャネル
とする第３の能動素子を形成するようにしており、その
ことにより上記目的が達成される。

【００２５】前記半導体基体よりも高濃度の不純物を含
む第１の導電型の第１の不純物層を前記第２のゲート領
域の該一表面近傍部に設けてもよい。

【００２６】前記半導体基体よりも高濃度の不純物を含
む第１の導電型の第２の不純物層を、少なくとも前記第
１のゲート領域の下方部の前記半導体基体中に設けても
よい。

【００２７】また、本発明の増幅型固体撮像装置は上記
第１番目の増幅型光電変換素子と、該増幅型光電変換素
子において、前記第１の電極に所定の電位を印加すると
共に、前記ウエル部における前記信号電荷の蓄積時に、
該信号電荷及び前記出力信号に対してバリアとなる電位
Ｖ_Mを前記第２の電極に印加し、該出力信号の読み出し
時に、該信号電荷に対してバリアとなり、該出力信号に
対して許容するような電位Ｖ_Lを前記第２の電極に印加
することにより、該信号電荷の蓄積及び該信号電荷によ
る前記能動素子の特性変化による該出力信号の読み出し
を行うように制御する駆動制御部とを有しており、その
ことにより、上記目的が達成される。

【００２８】また、別な本発明の増幅型固体撮像装置は
上記第１番目増幅型光電変換素子と、該増幅型光電変換
素子において、前記出力信号の読み出し時には、前記第
１の電極下の表面ポテンシャルが、前記半導体領域の電
位に等しくなる電位Ｖ_Aを該第１の電極に印加すると共
に、前記信号電荷に対してバリアとなり、該出力信号に
対して許容するような電位Ｖ_Lを前記第２の電極に印加
し、前記ウエル部における該信号電荷の蓄積時には、該
第１の電極に電位Ｖ_Aよりも低い電位Ｖ_A ’を印加する
と共に、該ウエル部における該信号電荷の蓄積時に該信
号電荷及び該出力信号に対してバリアとなる電位Ｖ_Mを
該第２の電極に印加することにより、該信号電荷による
前記能動素子の特性変化による該出力信号の読み出し及
び該信号電荷の蓄積とを行うように制御する駆動制御部
とを有しておりそのことにより上記目的が達成される。

【００２９】また、更に別な本発明の増幅型固体撮像装
置は上記第２番目の増幅型光電変換素子と、該増幅型光
電変換素子において、前記第１の電極に所定の電位を印
加すると共に、前記出力信号の読み出し時に、前記信号
電荷に対してバリアとなり、該出力信号に対して許容す
るような電位Ｖ_Lを前記第２の電極に印加し、前記ウエ
ル部における該信号電荷の蓄積時に、該信号電荷及び該
出力信号に対してバリアとなる電位Ｖ_Mを該第２の電極
に印加し、リセット時に、該出力信号に対してバリアと
なり、該信号電荷に対して許容するような電位Ｖ_Hを該
第２の電極に印加することにより、該信号電荷による前
記能動素子の特性変化による該出力信号の読み出し、該
信号電荷の蓄積、及び該信号電荷の前記リセットドレイ
ン領域への排出を行うように制御する駆動制御部とを有
しており、そのことにより、上記目的が達成される。

【００３０】また、更に別な本発明の増幅型固体撮像装
置は上記第２番目の増幅型光電変換素子と、該増幅型光
電変換素子において、前記出力信号の読み出し時には、
前記第１のゲート電極下の表面ポテンシャルが、前記半
導体領域の電位に等しくなる電位Ｖ_Aを該第１の電極に
印加すると共に、前記信号電荷に対してバリアとなり、
該出力信号に対して許容するような電位Ｖ_Lを前記第２
の電極に印加し、前記ウエル部における該信号電荷の蓄
積時には、該第１のゲート電極に電位Ｖ_Aよりも低い電
位Ｖ_A ’を印加すると共に、該ウエル部における該信号
電荷の蓄積時に該信号電荷及び該出力信号に対してバリ
アとなる電位Ｖ_Mを該第２の電極に印加し、リセット時
に、該出力信号に対してバリアとなり、該信号電荷に対
して許容するような電位Ｖ_Hを該第２の電極に印加する
ことにより、該信号電荷による前記能動素子の特性変化
による該出力信号の読み出し、該信号電荷の蓄積、及び
該信号電荷の前記リセットドレイン領域への排出を行う
ように制御する駆動制御部とを有しており、そのことに
より上記目的が達成される。

【００３１】また、更に別な本発明の増幅型固体撮像装
置は上記第３番目の増幅型光電変換素子と、該増幅型光
電変換素子において、前記第１の電極に所定の電位を印
加すると共に、前記出力信号の読み出し時に、前記信号
電荷に対してバリアとなり、該出力信号に対して許容す
るような電位Ｖ_Lを前記第２の電極に印加すると共に、
該信号電荷及び該出力信号に対してバリアとなるような
電位Ｖ_L’を前記第３の電極に印加し、前記ウエル部に
おける該信号電荷の蓄積時に、該信号電荷及び該出力信
号に対してバリアとなる電位Ｖ_Mを該第２の電極に印加
すると共に、該信号電荷及び該出力信号に対してバリア
となるような電位Ｖ_L’’を該第３の電極に印加し、リ
セット時に、該信号電荷及び該出力信号に対してバリア
となる電位Ｖ_M’を該第２の電極に印加すると共に該出
力信号に対してバリアとなる電位Ｖ_H ’を該第３の電極
に印加することにより、該信号電荷による前記能動素子
の特性変化による該出力信号の読み出し、該信号電荷の
蓄積、及び該信号電荷の前記リセットドレイン領域への
排出を行うように制御する駆動制御部とを有しており、
そのことにより、上記目的が達成される。

【００３２】また、更に別な本発明の増幅型固体撮像装
置は上記第３番目の増幅型光電変換素子と、該増幅型光
電変換素子において、前記出力信号の読み出し時には、
前記第１のゲート電極下の表面ポテンシャルが、前記半
導体領域の電位に等しくなる電位Ｖ_Aを該第１の電極に
印加し、前記信号電荷に対してバリアとなり、該出力信
号に対して許容するような電位Ｖ_Lを前記第２の電極に
印加し、該信号電荷及び前記出力信号に対してバリアと
なるような電位Ｖ_L’を前記第３の電極に印加し、前記
ウエル部における該信号電荷の蓄積時には、該第１のゲ
ート電極に電位Ｖ_Aよりも低い電位Ｖ_A ’を印加し、該
ウエル部における該信号電荷の蓄積時に該信号電荷及び
該出力信号に対してバリアとなる電位Ｖ_Mを該第２の電
極に印加し、該信号電荷及び該出力信号に対してバリア
となるような電位Ｖ_L’’を該第３の電極に印加し、リ
セット時に、該信号電荷及び該出力信号に対してバリア
となる電位Ｖ_M’を該第２の電極に印加すると共に該出
力信号に対してバリアとなる電位Ｖ_H ’を該第３の電極
に印加することにより、該信号電荷による前記能動素子
の特性変化による該出力信号の読み出し、該信号電荷の
蓄積、及び該信号電荷の前記リセットドレイン領域への
排出を行うように制御する駆動制御部とを有しており、
そのことにより上記目的が達成される。

【００３３】また、更に別な本発明の増幅型固体撮像装
置は上記増幅型光電変換素子のうちいずれかを複数有
し、該複数の増幅型光電変換素子の前記半導体領域が互
いに電気的に接続されており、該複数の増幅型光電変換
素子の１つにおいて、前記第１の電極に該半導体領域の
電位に等しくなる電位Ｖ_Aを印加すると共に、前記信号
電荷に対してバリアとなり、前記出力信号に対して許容
するような電位Ｖ_Lを前記第２の電極に印加して該出力
信号を読み出しているときに、該複数の増幅型光電変換
素子の他の素子において、前記第１の電極に該電位Ｖ_A
よりも低い電位Ｖ_A’を印加すると共に、前記信号電荷
及び前記出力信号に対してバリアとなる電位Ｖ_Mを前記
第２の電極に印加して該信号電荷の蓄積を行うよう制御
する駆動制御部を有しおており、そのことにより上記目
的が達成される。

【００３４】また、更に別な本発明の増幅型固体撮像装
置は上記増幅型光電変換素子のうちいずれかの増幅型光
電変換素子が一方向または互いに交差する二方向に連続
的に複数配列されて設けられ、該増幅型光電変換素子が
それぞれ一画素を構成し、これら画素間に前記リセット
ドレイン領域がストライプ状または島状に設けられてお
り、そのことにより上記目的が達成される。

【００３５】前記複数配列された増幅型光電変換素子に
よって構成される画素は前記第２の電極によって隣接す
る画素と分離されていてもよい。

【００３６】

【作用】第１の電極に適切な電圧を印加することによ
り、ウエル部内の多数キャリアに対し、半導体基体表面
から単調に減少し、ウエルの中程で底となり、半導体基
体内部へ向かうにつれて単調に増加するポテンシャル分
布が形成される。このため、半導体基体内に入射してき
た光が半導体基体の浅い部分で光電変換により多数キャ
リアによる信号電荷を発生しても、半導体基体の深い部
分で光電変換により信号電荷を発生してもすべて、ウエ
ルの中程のポテンシャルの底に蓄積できる。従って、半
導体基体の深い部分で光電変換する長波長の光の信号電
荷も効率よく蓄積できる。

【００３７】また、第１の電極に適当な電圧を印加する
ことにより、第１のゲート領域の表面近傍部に少数キャ
リアのためのチャネルが形成される。第２の電極に適当
な電圧を印加することにより、第２のゲート領域の表面
近傍部を含む第２の電極の下方の半導体基体全体がチャ
ネルを形成する。従って、半導体基体と半導体領域との
間に少数キャリアによる電流を流すためのチャネルが形
成される。

【００３８】半導体基体と半導体領域とを流れる電流は
蓄積した信号電荷量に応じて変化する。半導体基体と半
導体領域との間に一定の電流が流れるようにしておけ
ば、蓄積した信号電荷量に応じて電位が変化し、一定の
電位に保っておけば、蓄積した信号電荷量に応じて電流
が変化する。

【００３９】第２のゲート電極に適当な電圧を印加し、
第２のゲート領域の表面近傍部のポテンシャルバリアを
引き下げてやれば、ウエル部に蓄積された信号電荷は、
リセットドレイン領域へ流れる。従って、第２のゲート
電極は信号電荷を検出するためのゲートとリセット用ゲ
ートを兼ねる。第２のゲート電極の下方に半導体基体よ
りも不純物濃度の高い第１の不純物層を設けた場合、第
２のゲート電極下の半導体基体の表面付近では急峻とな
り、その内部では緩やかな勾配を有するポテンシャル分
布を形成できる。従って、表面ポテンシャルを低下させ
ることなくリセット時に第２のゲート電極に印加すべき
電圧を下げることができる。

【００４０】また、第３のゲート電極をウエルの一部に
設け、第２のゲート電極の代わりにリセットゲートとし
て機能させることもできる。この場合、第３のゲート電
極下のポテンシャルも半導体基体表面から単調に減少
し、ウエルの中程で底となり、半導体基体内部へ向かう
につれて単調に増加する。従って、リセット時に第１の
ゲート電極下のポテンシャルよりも信号電荷に対して低
いポテンシャルを形成するために、第２のゲート電極へ
印加すべき電圧は、第２のゲート電極がゲートとリセッ
ト用ゲートを兼ねる場合に比べ、小さくできる。

【００４１】増幅型光電変換素子の第１の電極に直流電
圧を印加して駆動する場合には各画素の第１の電極に共
通の直流電圧を与えればよいため、電極にクロック信号
を印加する場合に問題となる電極自身の抵抗によるクロ
ック波形の鈍りや遅延を考慮する必要がなく、必要に応
じて、第１の電極の厚みを薄くできる。

【００４２】また、増幅型光電変換素子の信号の読み出
し時には、第１のゲート電極下の表面ポテンシャルが、
半導体領域の電位に等しくなる電位を第１の電極に印加
し、信号電荷の蓄積時には、第１のゲート電極に信号の
読み出し時よりも低い電位を印加することにより、第１
のゲート領域の表面近傍部を半導体領域から供給される
少数キャリアで満たし、信号蓄積時の暗電流を抑制す
る。

【００４３】更に、半導体基体よりも不純物濃度の高い
第２の不純物層を第１のゲート領域下方に設けることに
より、第１のゲート電極下方の中性化領域で発生した信
号電荷が隣接する画素へ流れ込まないよう、ポテンシャ
ルバリアを形成することができる。

【００４４】

【実施例】以下、本発明の実施例について説明する。

【００４５】図１は、本発明による増幅型光電変換素子
の一実施例であり、増幅型固体撮像装置の１画素分に相
当する。ｐ型半導体からなる基板２１の主面５１に接し
てｐ型半導体基板２１内にｎ型のウェル２２が形成され
ており、更にウェル２２内に主面５１に接してｐ⁺型の
半導体領域２３が形成されている。ウェル２２の半導体
領域２３を除いた領域上に絶縁膜５２を介して第１のゲ
ート電極２４が形成されている。また、ウェル２２に隣
接した基板２１上には絶縁膜５２を介して第２のゲート
電極２５が形成されている。絶縁膜５２が設けられたウ
エル２２の表面近傍部５３、絶縁膜５２、及び第１のゲ
ート電極２４は第１のゲート領域５５を構成する。ま
た、絶縁膜５２が設けられた基板２１の表面近傍部５
４、絶縁膜５２、及び第２のゲート電極２５は第２のゲ
ート領域５６を構成する。

【００４６】第１の電極２４に適当な電圧を印加するこ
とにより、第１のゲート領域５５の表面近傍部５３に少
数キャリアである正孔のためのｐチャネルが形成され
る。また、第２の電極２５に適当な電圧を印加すること
により、第２のゲート領域５６の表面近傍部５４を含む
第２の電極２５の下方の基板２１全体がｐチャネルを形
成する。従って、電圧Ｖ_Dが印加された基板２１と電圧
Ｖ_Sが加された半導体領域２３との間に正孔による電流
を流すためのチャネルが形成され、図１の実線で示され
るように電流が流れる。

【００４７】第１のゲート電極２４を貫いて光ｈνが入
射すると、第１のゲート電極２４の下方に位置するウエ
ル２２及び半導体基板２１において、光電変換により電
子−正孔対が発生する。発生した正孔は半導体領域２３
へ流入し、一方、電子は後で詳細に説明するように、ウ
エル２２の中程に形成されるポテンシャル井戸に蓄積し
て信号電荷となる。この信号電荷となる電子はウエル２
２において多数キャリアである。蓄積した信号電荷はそ
の電荷量に応じてウエル２２のポテンシャルを変化さ
せ、更に第１のゲート領域５５の表面近傍部５３の表面
ポテンシャルを変化させる。

【００４８】従って、基板２１と半導体領域２３とを流
れる電流は蓄積した信号電荷量に応じて変化する。基板
２１と半導体領域２３との間に一定の電流が流れるよう
にしておけば、蓄積した信号電荷量に応じて基板２１と
半導体領域２３との間の電位が変化し、また、基板２１
と半導体領域２３との間を一定の電位に保っておけば、
蓄積した信号電荷量に応じて基板２１と半導体領域２３
との間に流れる電流が変化する。この様にして、基板２
１と半導体領域２３と間で、第１のゲート領域５５及び
第２のゲート領域５６の表面近傍部５３及び５４をチャ
ネルとする第１の能動素子が形成され、蓄積した信号電
荷量に応じて能動素子の電気的特性が変化することにな
る。

【００４９】更に、第２のゲート領域５６の表面近傍部
５４に第１のゲート領域５５が設けられていない側で隣
接し、主面５１に接するように、基板２１内にリセット
ドレイン領域２６が設けられている。第２のゲート電極
２５に適当な電圧を印加し、第２のゲート領域の表面近
傍部５４のポテンシャルバリアを引き下げてやれば、ウ
エル２２に蓄積された信号電荷は、図１中点線に示す経
路に沿ってリセットドレイン領域２６へ流れる。この様
にして、ウエル２２とリセットドレイン領域２６との間
で、第２のゲート領域５６の表面近傍部５４をチャネル
とする第２の能動素子が形成され、信号電荷の排出が達
成される。

【００５０】図２（ａ）は図１に示される増幅型光電変
換素子の基板２１内のポテンシャル分布を示している。
図２（ａ）の右側に示される実線は、図１における第１
の電極２４下の深さ方向ポテンシャル分布を示し、破線
は図１における第２の電極２５下の深さ方向ポテンシャ
ル分布を示している。また、図２（ａ）の左側は図１の
半導体領域２３下の深さ方向ポテンシャル分布を示して
いる。

【００５１】第１のゲート電極２４には一定の電圧Ｖ_A
が印加されており、第２の電極２５には、信号電荷蓄積
時にはＶ_B（Ｍ）が、信号読み出し時にはＶ_B（Ｌ）が、
リセット動作時にはＶ_B（Ｈ）がそれぞれ印加されてい
る。

【００５２】まず信号電荷蓄積時を考える。第１の電極
２４を貫いて入射した光はウエル２２及び基板２１にお
いて正孔−電子対を発生する。光の波長により吸収係数
が異なるため、短波長の光はウエル２２の浅い部分で正
孔−電子対を発生するが、長波長の光は基板２１の内部
にまで達し、そこで正孔−電子対を発生する。

【００５３】図２（ａ）に示されるように、第１の電極
２４下には電子に対して、表面近傍部５３から単調に減
少し、ウエル２２の中程で底となり、更に基板２１の内
部へ向かうにつれて単調に増加するポテンシャル曲線
（Ａ）が形成される。従って、基板２１の内部深くで電
子が発生しても、ポテンシャル曲線（Ａ）に沿ってポテ
ンシャルの底となる点Ｃへ移動し、そこで電子を蓄積さ
せることができる。このため、図２（ａ）に示すよう
に、光学的有効深さｌ_pは基板２１の内部深くまで達
し、長波長の光も感度よく検出することができる。電子
による信号電荷が蓄積されると、蓄積された部分におい
て、ポテンシャルが高くなるために、ポテンシャル曲線
自身が信号電荷により影響を受け、曲線（Ｂ）となる。

【００５４】第２の電極２５下には曲線（２）で示され
るポテンシャル分布が形成されている。第２の電極２５
下のポテンシャル曲線（２）と信号電荷が蓄積されたポ
テンシャル曲線（Ｂ）との間には、図２（ｂ）に示され
る位置での深さ方向のポテンシャル分布を示す図２
（ｃ）から明らかなように、曲線（Ｂ）から曲線（２）
へ向かうにつれてなだらかに変化するポテンシャルが形
成される。

【００５５】従って、信号電荷に対して第２の電極２５
下のポテンシャルはΔφ₂以上のバリアを形成し、リセ
ットドレイン領域２６へ信号電荷が流出するのを防ぐ。

【００５６】蓄積電荷が増大し、Δφ₂の実効値が一定
値（半導体がシリコンの場合、約０．５Ｖとなる。以下
シリコンの場合について議論する）以下となると、過剰
電荷はポテンシャル曲線（２）に沿ってリセットドレイ
ン領域２６へ排出される。従って、ブルーミング抑圧の
ためのオーバーフロー動作をさせることが可能である。

【００５７】一方、ポテンシャル曲線（Ａ）は正孔に対
して、表面近傍部５３から単調に増加し、ウエル２２の
中程で頂上となり、更に基板２１の内部へ向かうにつれ
て単調に減少するポテンシャル分布を有している。これ
に対して、ポテンシャル曲線（２）は正孔に対して、表
面近傍部５４から単調に減少するポテンシャル分布を有
している。しかも、ポテンシャル曲線（Ａ）の表面近傍
部５３における表面ポテンシャルに比べ、ポテンシャル
曲線（２）の表面近傍部５４におけるポテンシャルは正
孔に対してΔφ₁のバリアを形成する。そして、Δφ₁が
一定値（＞０．５Ｖ）以上であれば、正孔が第１のゲー
ト領域５５の表面領域５３から第２のゲート領域５６の
表面領域５４へ流入することが防がれる。

【００５８】次に信号読み出し時を考える。この時、第
２の電極２５下には曲線（１）で示されるポテンシャル
分布が形成される。このため、第１の電極２４下に蓄積
した電子（信号電荷）に対しては、ポテンシャルバリア
は更に大きくなって流出を防ぎ、正孔に対してポテンシ
ャルバリアは消失し、表面近傍部５３及び表面近傍部５
４にｐ型チャネルが形成され、半導体領域２３と基板２
１との間で電流路が通じる。従って、信号電荷の量に応
じて、半導体領域２３と基板２１との間の電気的特性の
変化が検出され、出力信号となる。例えば、基板２１電
圧をＶ_Dとし、半導体領域２３に微小な定電流負荷を介
してＶ_Dより十分高い正電圧Ｖ_Cを印加した場合、図２
（ａ）に示すように、半導体領域２３の電位は第１の電
極２４下の表面ポテンシャルφ_Sにほぼ一致するので、
Ｖ_Dでの電圧を読み出すことにより、信号電荷量に応じ
た出力信号が得られる。あるいは、半導体領域２３と基
板２１との間に一定の電位差を与えておき、半導体領域
２３と基板２１間を流れる電流の変化を読みとってもよ
い。

【００５９】最後に、リセット動作時を考える。この
時、第２の電極２５下には曲線（３）で示されるポテン
シャル分布が形成される。第１の電極２４下で信号電荷
がゼロの時のポテンシャルの底が同じ深さにおける第２
の電極２５下のポテンシャルと一致するので（Ｃ点）、
電子に対するバリアが消失し、蓄積されていた信号電荷
はポテンシャル曲線（３）に沿ってリセットドレイン領
域２６へすべて排出される。なお、正孔に対しては十分
大きなポテンシャルバリアとなるから、リセット動作時
に半導体領域２３と基板２１との間に電流経路は形成さ
れず、電流が流れることはない。更に、上記リセット動
作を信号蓄積期間の中程で行えば、それまでの画像情報
がクリアされるため、それ以降の情報のみを蓄積する、
いわゆるシャッタ動作を行うことができる。

【００６０】なお、図２（ａ）に示すように、半導体領
域２３下には正孔に対してポテンシャルバリアΔφ_Bが
形成されるため、半導体領域２３からその下方のウエル
２２を通って基板２１へ流れる電流路が形成されること
は防止されている。

【００６１】図２（ａ）において、信号電荷蓄積時に、
信号電荷（電子）に対する第２の電極２５下のポテンシ
ャルバリア＝Δφ₂、及び正孔に対するポテンシャルバ
リア＝Δφ₁を共に０．５Ｖ以上の値にするには、第２
の電極２５下ポテンシャル分布を少なくとも表面近傍に
おいて、できる限り急峻にすることが望ましい。一方、
リセット動作時には、第２の電極２５のゲート電圧Ｖ_B
（Ｈ）を高めないために、第２の電極２５下のポテンシ
ャル分布はできる限り緩やかにするのが望ましい。上記
要求を共に満たすには、第２の電極２５下での濃度分布
を表面側で高く、深部で低くすることが好ましい。この
ためには図３（ａ）に示すように、第２のゲート領域５
６の表面近傍部５４を含む基板２１の領域に基板２１よ
りも不純物濃度の高いｐ⁺型の第１の不純物層２７を設
ければよい。この場合、第２のゲート領域５６下のポテ
ンシャル分布は図３（ｂ）に示すようになる。図３
（ｂ）において、曲線（２）、（３）、（Ａ）、及び
（Ｂ）は、図２（ａ）に示される曲線（２）、（３）、
（Ａ）、及び（Ｂ）に対応している。図３（ｂ）の曲線
（２）に示されるように、第１の不純物層２７が設けら
れた領域でポテンシャル分布は急峻になり、基板２１の
領域では緩やかになっているので上記要求が満たされて
いることが分かる。

【００６２】次に図３（ａ）から図３（ｃ）を参照しな
がら、本発明の増幅型光電変換素子の動作について、シ
リコン半導体からなる基板２１の場合を定量的に考察す
る。一例として下記条件を考える。

【００６３】 （条件１） 基板２１の不純物濃度：Ｎ_D＝５．０×１０¹⁴ｃｍ^-3 ウエル２２の不純物濃度：Ｎ_N＝１．０×１０¹⁶ｃｍ^-3 ウエル２２の層厚：ｄ_N＝０．８４μｍ （１） 第１の不純物層２７の不純物濃度：Ｎ_P＝１．０×１０¹⁶ｃｍ^-3 第１の不純物層２７の層厚：ｄ_P＝０．５１μｍ 絶縁膜５２の膜厚（第１の電極下）：ｄ₀₁＝８０ｎｍ （第２の電極下）：ｄ₀₂＝３０ｎｍ また駆動条件を下記のように設定する。但し、基板２１
のイントリンシックレベルを基準（０Ｖ）とし、第１の
電極２４及び第２の電極２５のフラットバンド電圧は簡
単のため０Ｖとする。下記駆動条件は、信号蓄積動作、
読み出し動作、及びリセット動作が実現できるよう定め
たものである。なお信号電荷密度Ｎ_sigも下記のように
設定する。

【００６４】 （条件２） Ｖ_D＝０．０Ｖ Ｖ_A＝−０．９４Ｖ （２） Ｖ_B（Ｌ）＝０．０Ｖ、Ｖ_B（Ｍ）＝３．９７Ｖ、Ｖ_B（Ｈ）＝９．９１Ｖ Ｎ_sig＝１．９５×１０¹¹ｃｍ^-2 この時、イントリンシック・ポテンシャルφ_iの分布を
考え、バリア値Δφ₁及びΔφ₂を計算する。

【００６５】半導体表面から深さｘでの不純物濃度をＮ
（ｘ）、ポテンシャル値をφ_i（ｘ）とすると、空乏層
端の深さをｘ_dとして、次式が成り立つ。但し、ｐ型で
はＮ（ｘ）＞０、ｎ型ではＮ（ｘ）＜０とする。また、
信号蓄積による中性化領域では、Ｎ（ｘ）＝０とする。

【００６６】

【数１】

【００６７】但し、ｑは電子電荷量、Ｋ_sは半導体比誘
電率、ε_oは真空誘電率である。

【００６８】第１の電極２４下の深さ方向ポテンシャル
分布（Ａ）、（Ｂ）及び、第２の電極２５下の深さ方向
ポテンシャル分布（２）は、図３（ｃ）のようになる。
各部の位置ｘ_j、及びポテンシャル値φ_jを図のように定
め、（３）式により計算すると、次のようになる。（ｘ
_jはμｍ、φ_jはＶの単位の値を示す） （結果４） ｘ₁＝０．０８８、ｘ₂＝０．１４９、ｘ₃＝０．５０９、ｘ₄＝０．６６４ ｘ₅＝０．７０３、ｘ₆＝１．７９７、ｘ₇＝３．５５８、ｘ₈＝４．３４９ φ₁＝１．０００、φ₂＝１．５９２、φ₃＝２．０００、φ₄＝２．４３２ φ₅＝３．０００、φ₆＝３．１４９、φ₇＝５．０００、 （４） これより、更に下記結果が得られる。

【００６９】 （結果５） Δφ₁＝φ₄−φ₂＝０．８４Ｖ Δφ₂＝φ₅−φ₃＝１．００Ｖ （５） これら値は、０．５Ｖ以上であり、上述したように、ポ
テンシャルバリアとして十分な値である。また、ポテン
シャル曲線（Ａ）及び（Ｂ）はそれぞれ深さ４．３μｍ
及び３．６μｍに達し、この値は光学的有効深さｌ_pと
なる。通常２μｍ以上あれば可視光のうち長波長の光も
検出できるので、これらの値から長波長の光も十分な感
度で検出できることが分かる。なお、リセットドレイン
電圧Ｖ_Rはφ₇より高くする必要があり、イントリンシッ
クレベルで、次の程度となる。

【００７０】 Ｖ_R＝６．０Ｖ （６） これらの駆動電圧は半導体層の不純物濃度及び厚さ等の
条件を変更すれば、容易に変更できる。

【００７１】以上に述べた本発明の実施例による増幅型
光電変換素子では、基板２１中のウエル２２内に信号電
荷として電子を蓄積させるため、基板２１の深部では中
性化している。この中性化領域で光電変換された電子は
拡散により空乏層端に達した後、ウェル２２内の信号電
荷に加算される。このため、隣接画素の影響を受け、解
像度が低下する問題が生じうる。

【００７２】この問題を解決するためには、図４（ａ）
に示すように、基板２１内で少なくとも第１のゲート電
極２４の下側領域に、より好ましくはウエル２２全体、
第２のゲート電極２５、及びリセットドレイン２６の下
側領域に、基板２１（濃度Ｎ _D）より高濃度の第２の不
純物層２８（濃度Ｎ_B）を形成すればよい。この場合、
ゲート電極２４下のポテンシャル分布及び不純物濃度は
図４（ｂ）に示すようになる。第２の不純物層２８を設
けることにより、下記に示す式に従って、ポテンシャル
バリアΔφ_Bが形成される。このため、基板２１の中性
領域で光電変換により発生した電子は、ポテンシャルバ
リアΔφ_Bに遮られて、ポテンシャルの底へ移動し、隣
接する画素の信号電荷として蓄積されることがなくな
り、解像度の低下が抑えられる。

【００７３】 Δφ_B＝（ｋＴ／ｑ）・ｌｎ（Ｎ_B／Ｎ_D） （７） 但し、ｋはボルツマン定数、Ｔは絶対温度である。

【００７４】図５（ａ）から図５（ｃ）は図１（ａ）か
ら図１（ｃ）、図３（ａ）から図３（ｃ）、あるいは図
４（ａ）及び図４（ｂ）に示した増幅型光電変換素子を
一画素としてＸ及びＹ方向に複数配列して用いた２次元
イメージセンサの一例を示している。図５（ａ）は平面
図であり、図５（ｂ）及び図５（ｃ）はそれぞれ図５
（ａ）の５（ｂ）−５（ｂ）断面図、及び５（ｃ）−５
（ｃ）断面図である。

【００７５】２次元イメージセンサの各画素として機能
する増幅型光電変換素子において、ｐ型半導体からなる
基板２１の主面５１に接してｐ型半導体基板２１内に複
数のｎ型のウェル２２が形成されている。各ウェル２２
内には主面５１に接してｐ⁺型の半導体領域２３が形成
されている。ウェル２２の半導体領域２３を除いた領域
を覆うように絶縁膜５２を介して第１のゲート電極２４
が形成されている。また、ウェル２２に隣接した基板２
１上は絶縁膜５２を介して第２のゲート電極２５が形成
されている。更に、リセットドレイン領域２６が表面近
傍部５４に隣接するよう基板２１内に設けられている。
絶縁膜５２が設けられたウエル２２の表面近傍部５３、
絶縁膜５２、及び第１のゲート電極２４は第１のゲート
領域５５を構成する。また、絶縁膜５２が設けられた基
板２１の表面近傍部５４、絶縁膜５２、及び第２のゲー
ト電極２５は第２のゲート領域５６を構成する。

【００７６】２次元イメージセンサにおいて、各増幅型
光電変換素子の第１のゲート電極２４及び第２のゲート
電極２５はＹ方向にそれぞれ互いに接続され、Ｙ方向に
ストライプ状に延びている。また、リセットドレイン領
域２６もＹ方向にそれぞれ互いに接続され、Ｙ方向にス
トライプ状に延びている。図５（ｂ）及び図５（ｃ）に
示されるように、表面近傍部５４は各ウェル２２の周り
を囲んでおり、隣接するウェル２２と物理的に分離して
いる。更に、表面近傍部５４上方に設けられた第２のゲ
ート電極２５へ印加する電圧を制御することにより画素
分離がなされる。

【００７７】図５（ａ）において１点鎖線で示される第
１のゲート電極２４は、すべて共通にＶ_Aで標記される
ＤＣ電源３６に接続される。実線で示す第２のゲート電
極２５はＹ方向に共通に、Ｖ_B（ｉ）、Ｖ_B（ｉ＋１）等
と標記したクロックライン３７に接続される。クロスハ
ッチングで示すリセットドレイン領域２６は、すべて共
通にＶ_Rで標記されるＤＣ電源３５に接続される。斜線
ハッチングで示す半導体領域２３は、Ｘ方向に共通に、
Ｖ_S（ｊ）Ｖ_S（ｊ＋１）等と標記した信号ライン３４に
接続される。信号ライン３４には、各画素で半導体領域
２３を囲む第１のゲート領域５５の表面近傍部５３の表
面ポテンシャルの変化が半導体領域２３の電位変化とし
て検出される。

【００７８】このような構造により、簡単な構成で図１
等に示した増幅型光電変換素子を用いた２次元イメージ
センサが実現できる。特に、第１のゲート電極２４には
各画素共通にＤＣ電圧を印加することによっても２次元
イメージセンサを動作させることができるので、クロッ
ク信号を与える場合に重要となる電極自身の抵抗による
クロック波形の鈍りや遅延を考慮する必要はない。従っ
て、第１のゲート電極２４の厚さを小さくすることによ
り、ウエル２２や基板２１へ入射する光の量を多くし、
受光感度を向上させることも可能となる。

【００７９】なお、図５（ａ）から図５（ｃ）に示され
る２次元イメージセンサの各画素となる増幅型光電変換
素子において、図３（ａ）に示した第１の不純物層２７
や図４（ａ）に示した第２の不純物層２８を更に設けて
もよい。

【００８０】図６（ａ）及び図６（ｂ）は図１（ａ）か
ら図１（ｃ）、図３（ａ）から図３（ｃ）、あるいは図
４（ａ）及び図４（ｂ）に示した増幅型光電変換素子を
一画素としてＸ及びＹ方向に複数配列して用いた２次元
イメージセンサの別な例を示している。図６（ａ）及び
図６（ｂ）に示される２次元イメージセンサは各画素が
八角形のユニットにより構成されている。図６（ａ）は
平面図であり、図６（ｂ）は図６（ａ）の６（ｂ）−６
（ｂ）断面図である。

【００８１】２次元イメージセンサの各画素として機能
する増幅型光電変換素子において、ｐ型半導体からなる
基板２１の主面５１に接してｐ型半導体基板２１内に八
角形のｎ型のウェル２２が形成されている。各ウェル２
２内には主面５１に接してｐ⁺型の半導体領域２３が形
成されている。ウェル２２の半導体領域２３を除いた領
域上に絶縁膜５２を介して第１のゲート電極２４が形成
されている。また、ウェル２２に隣接した基板２１上は
絶縁膜５２を介して第２のゲート電極２５または２９が
形成されている。絶縁膜５２が設けられたウエル２２の
表面近傍部５３、絶縁膜５２、及び第１のゲート電極２
４は第１のゲート領域５５を構成する。また、絶縁膜５
２が設けられた基板２１の表面近傍部５４、絶縁膜５
２、及び第２のゲート電極２５または２９は第２のゲー
ト領域５６を構成する。

【００８２】２次元イメージセンサにおいて、各増幅型
光電変換素子の第１のゲート電極２４及び第２のゲート
電極２５及び２９はＹ方向にそれぞれ互いに接続され、
Ｙ方向にストライプ状に延びている。更に第２のゲート
電極２５はＸ方向に隣接する画素の第２のゲート電極２
９と部分的に絶縁膜５２を介して重なり合っている。図
６（ａ）及び図６（ｂ）に示されるように、表面近傍部
５４は各ウェル２２の周りを囲んでおり、隣接するウェ
ル２２と物理的に分離している。更に、表面近傍部５４
上方に設けられた第２のゲート電極２５及び２９へ印加
する電圧を制御することにより画素分離がなされる。Ｘ
及びＹ方向に隣接した４つのウエル２２の間には島状の
リセットドレイン領域２６が表面近傍部５４に囲まれる
ように基板２１内に設けられている。この様な構造にす
ることにより、画素内の光電変換に寄与する第１のゲー
ト電極２４の相対的な面積比を大きくすることができる
ので、受光感度を高めることができる。

【００８３】図６（ａ）において１点鎖線で示される第
１のゲート電極２４は、すべて共通にＶ_Aで標記される
ＤＣ電源３６に接続される。破線で示す第２のゲート電
極２５及び実線で示す第２のゲート電極２９はＹ方向に
共通に、Ｖ_B（ｉ）、Ｖ_B（ｉ＋１）等と標記したクロッ
クライン３７に接続される。クロスハッチングで示すリ
セットドレイン領域２６は、すべて共通にＶ_Rで標記さ
れるＤＣ電源３５に接続される。斜線ハッチングで示す
半導体領域２３は、Ｘ方向に共通に、Ｖ_S（ｊ）Ｖ_S（ｊ
＋１）等と標記した信号ライン３４に接続される。信号
ライン３４には、各画素で半導体領域２３を囲む第１の
ゲート領域５５の表面近傍部５３の表面ポテンシャルの
変化が半導体領域２３の電位変化として検出される。こ
のような形とすることにより、簡単な構成で図１等に示
した増幅型光電変換素子を用いた２次元イメージセンサ
が実現できる。なお、図６（ａ）及び図６（ｂ）に示さ
れる２次元イメージセンサの各画素となる増幅型光電変
換素子において、図３（ａ）に示した第１の不純物層２
７や図４（ａ）に示した第２の不純物層２８を更に設け
てもよい。

【００８４】図７は、図５（ａ）から図５（ｃ）ないし
図６（ａ）及び図６（ｂ）に示す２次元イメージセンサ
を駆動するための回路構成を示している。

【００８５】第１のゲート電極２４を結ぶクロックライ
ン３６はすべて共通にＤＣ電源Ｖ_Aに接続される。ま
た、第２のゲート電極２５を結ぶクロックライン３７
は、各ライン毎に垂直走査回路４０へ接続される。更に
垂直信号ライン３４は、各々ＭＯＳＦＥＴ４６を介して
共通信号線（Ｖ_O）４３に接続される。共通信号線４３
には定電流負荷４４が接続された後、バッファアンプ４
５を介して信号ＯＳを出力する。各ＭＯＳＦＥＴ４６の
ゲートには水平走査回路４２からの走査信号が供給され
る。

【００８６】図７に示されるように、各増幅型光電変換
素子は第１の能動素子６０及び第２の能動素子６１から
なり、第１の能動素子６０は第１のゲート電極２４を備
え、光電変換素子として機能するトランジスタ及び第２
のゲート電極２５を備え、基板２１へ接続される（Ｖ_D
で表示）トランジスタからなる等価回路で示される。ま
た、第２の能動素子６１は第２のゲート電極２５を備
え、リセットドレイン領域２６（Ｖ_Rで表示）に接続さ
れるトランジスタからなる等価回路で示される。第２の
ゲート電極２５は、２つのトランジスタに共有されるた
め、図７のような表記法を採用している。

【００８７】図８は、図７に示す２次元イメージセンサ
駆動回路に与える各信号のタイミングの例を示してい
る。ここでＶ_B（ｉ）等は、Ｖ_Bの電圧が与えられる
（ｉ）番目水平クロックラインを示す。まず（ｉ−１）
番目の水平走査期間では、（ｉ−１）番目の水平クロッ
クラインが読み出し動作にあり、クロックラインＶ
_B（ｉ−１）に電圧Ｖ_B（Ｌ）を印加することにより、出
力信号ＯＳに水平（ｉ−１）ラインの画素の信号が得ら
れる。次の水平ブランキング期間でリセット動作に入
り、クロックラインＶ_B（ｉ−１）に電圧Ｖ_B（Ｈ）を印
加し、水平（ｉ−１）ラインの画素の信号をリセットす
る。リセット動作後、クロックラインＶ_B（ｉ−１）に
電圧Ｖ_B（Ｍ）を印加して信号蓄積動作に入る。以下同
様にして次の水平ライン上の画素が順次読み出し、リセ
ット及び信号蓄積の各動作に移っていく。

【００８８】図９は、シャッタ動作を実現するための信
号のタイミングの例を示している。図９に示されるよう
に、クロックラインＶ_B（ｉ−１）において、信号読み
出しのための電圧Ｖ_B（Ｍ）を印加してから次の信号読
み出しのための電圧Ｖ_B（Ｍ）を印加するまでが垂直走
査期間となり、通常の場合、信号読み出しのための電圧
Ｖ_B（Ｍ）を印加した直後、電圧Ｖ_B（Ｈ）を印加し、蓄
積していた信号電荷をリセットする。しかし、電圧Ｖ_B
（Ｈ）を印加するタイミングを次の信号読み出しのため
の電圧Ｖ_B（Ｍ）を印加するタイミングに近付けること
により、有効信号蓄積期間を短縮することができる。こ
れにより、シャッタ動作を実現することができる。

【００８９】本発明の増幅型光電変換素子及び増幅型固
体撮像装置では暗電流を抑制することができる。図１０
（ａ）及び図１０（ｂ）を参照しながら、図５（ａ）か
ら図５（ｃ）、あるいは図６（ａ）及び図６（ｂ）に示
される２次元イメージセンサにおいて、暗電流を抑制す
る駆動方法を説明する。

【００９０】図１０（ａ）は本発明の増幅型光電変換素
子の断面を示しており、右側及び左側はそれぞれ信号読
み出し時及び信号蓄積時の状態を示している。また、図
１０（ｂ）の右側及び左側はそれぞれ信号読み出し時及
び信号蓄積時の第１の電極２４下のポテンシャル分布を
実線で、第２の電極２５下のポテンシャル分布を破線で
示している。図１０（ａ）において、半導体領域２３が
共通に接続され、定電流負荷を介して電源Ｖ_Cに接続さ
れている。

【００９１】信号読み出し時に画素には、第１のゲート
電極２４に電圧Ｖ_Aが印加され、第２の電極２５に電圧
Ｖ_B（Ｌ）が印加されている。このため、半導体領域２
３と基板２１との間で、第１のゲート電極５３の下の表
面近傍部５３及び第２のゲート電極２５下の表面近傍部
５４にｐ型のチャネルが形成され、半導体領域２３の電
位は第１の電極下の表面ポテンシャル値Ｖ_Sに一致す
る。他方、信号蓄積時に画素では、第２の電極２５に電
圧Ｖ_B（Ｍ）が印加されるため、第２のゲート電極２５
下の表面近傍部５４では正孔に対してバリアとなるポテ
ンシャルが形成されている。ここで、第１のゲート電極
２４下の表面近傍部５３の表面ポテンシャルが半導体領
域２３に与えられた電位よりも低くなるように、Ｖ_Aよ
り低いＶ_A’が第１のゲート電極２４に印加されると、
共通接続されたソース線Ｖ_Sから正孔が供給されて、表
面近傍部５３に蓄積する。このため、信号蓄積動作の大
半の期間、光電変換領域の表面となる表面近傍部５３は
正孔で埋められることになり、暗電流の発生が大幅に抑
えられることになる。

【００９２】Ｖ_A’の値は、上記（条件１）及び（条件
２）の場合、以下のように定められる。信号読み出し時
に画素では、表面ポテンシャルＶ_Sは信号電荷（電子）
が多い程、浅くなるから、上記（結果４）を用いて下記
のようになる。

【００９３】Ｖ_S（ｍｉｎ）≒φ₁＝１．０００Ｖ 表面ポテンシャルがＶ_S（ｍｉｎ）に固定された場合、
信号蓄積時に画素において信号電荷（電子）が全く蓄積
されていないと、表面近傍部５３への正孔蓄積量Ｎ
_h（単位面積当たり）は最小になるため、信号電荷が全
く蓄積されていない場合でもＮ_hを十分確保できる電位
Ｖ_A’を次式から求める。但し、Ｃ_Oは単位面積当たりゲ
ート絶縁膜容量である。他の記号についてはすでに定義
している。

【００９４】

【数２】

【００９５】一例として、Ｎ_h＝１×１０¹¹ｃｍ^-2とす
ると、 Ｖ_A’＝−１．９４５Ｖ （９） となり、Ｖ_Aより約１Ｖ低い電圧となる。

【００９６】図１１は、上記方法により暗電流を抑制す
るするために必要な回路構成を示している。図７に示さ
れる回路に、更に垂直走査回路４１を設け、図７ではＤ
Ｃ電源Ｖ_Aに接続していた第１の電極２４を、各水平ラ
イン毎にクロックラインＶ_A（ｉ）、Ｖ_A（ｉ＋１）等を
介して垂直走査回路４１に接続している。垂直走査回路
４１は各クロックラインへ信号読み出し時には電位Ｖ_A
を印加し、信号蓄積時には電位Ｖ_A’を印加する。この
ように、第１の電極２４にクロックラインを介して垂直
走査回路４１から各水平ライン毎に異なる電位を与える
ことができるので、信号蓄積時にある水平ラインにのみ
暗電流を抑制するための電位を与えることができる。

【００９７】図１２は図１１に示す２次元イメージセン
サ駆動回路に与える各信号のタイミングの例を示してい
る。（ｉ−１）番目の水平走査期間のうち、信号読み出
し期間に、クロックラインＶ_A（ｉ−１）にのみ電圧Ｖ_A
が印加され、他のクロックラインＶ_A（ｋ）（ｋ≠ｉ−
１）には電圧Ｖ_A’に保たれている。信号を読み出して
いる間のみ電圧Ｖ_Aを印加することにより、信号読み出
し時以外は常に暗電流を抑制するための正孔が注入され
ることになる。このとき、暗電流抑制のために注入され
た正孔が水平（ｉ−１）ラインの画素の信号に影響しな
いように、信号読み出し期間の直前にはクロックライン
Ｖ_A（ｉ−１）に電圧Ｖ_Aを印加することにより、暗電流
抑制のための正孔を除去し、信号読み出し期間後にクロ
ックラインＶ_A（ｉ−１）に電圧Ｖ_A’を印加して、暗電
流抑制のための正孔を注入することが好ましい。

【００９８】上記実施例で説明した本発明の増幅型光電
変換素子及び増幅型固体撮像装置において、例えば図１
に示されるように、第２のゲート領域５６は半導体領域
２３と基板２１との間を流れる正孔による電流を制御す
る働きと、ウエル２２に蓄積さた電子による信号電荷の
リセットドレイン領域２６への排出を制御する働きとを
備えていた。しかし、これらの働きを別々のゲート領域
に備えさせることも可能である。このような例を以下に
説明する。

【００９９】図１３は、本発明による増幅型光電変換素
子の更に別な実施例であり、増幅型固体撮像装置の１画
素分に相当する。ｐ型半導体からなる基板２１の主面５
１に接してｐ型半導体基板２１内にｎ型のウェル２２が
形成されており、更にウェル２２内に主面５１に接して
ｐ⁺型の半導体領域２３が形成されている。ウェル２２
の半導体領域２３を除いた領域の一部上に絶縁膜５２を
介して第１のゲート電極２４が形成されている。また、
ウェル２２に隣接した基板２１上は絶縁膜５２を介して
第２のゲート電極２５−１が形成されている。絶縁膜５
２が設けられたウエル２２の表面近傍部５３、絶縁膜５
２、及び第１のゲート電極２４は第１のゲート領域５５
を構成する。また、絶縁膜５２が設けられた基板２１の
表面近傍部７０、絶縁膜５２、及び第２のゲート電極２
５−１は第２のゲート領域７１を構成する。

【０１００】更に第１のゲート領域５５に隣接して、第
３のゲート領域７３が設けられている。第３のゲート領
域７３はウエル２２において表面近傍部５３に隣接した
表面近傍部７２とその上に設けられた絶縁膜５２と表面
近傍部７２の上方に絶縁膜５２を介し、第１のゲート電
極２４に隣接して設けられた第３のゲート電極２５−２
とを有している。また、第３のゲート領域７３に隣接し
かつ主面５１に接した基板２１内にリセットドレイン領
域２６が設けられている。

【０１０１】図１を参照して説明したように、基板２１
と半導体領域２３と間で、第１のゲート領域５５及び第
２のゲート領域７１の表面近傍部５３及び７１をチャネ
ルとする第１の能動素子が形成され、蓄積した信号電荷
量に応じて能動素子の電気的特性が変化することにな
る。一方、ウエル２２とリセットドレイン領域２６との
間では、ウエル２２の内部をチャネルとする第３の能動
素子が形成され、信号電荷の排出が達成される。従っ
て、第２のゲート領域７１は半導体領域２３と基板２１
との間を流れる正孔による電流を制御する働きし、第３
のゲート領域７３はウエル２２に蓄積さた電子による信
号電荷のリセットドレイン領域２６への排出を制御する
働きをする。

【０１０２】図１４（ａ）、１４（ｂ）、及び１４
（ｃ）はそれぞれ図１３に示される増幅型光電変換素子
の信号蓄積時、信号読み出し時、及びリセット動作時に
おける基板２１内のポテンシャル分布を示している。各
図において実線、破線、及び一点鎖線はそれぞれ第１の
ゲート電極２４、第２のゲート電極２５−１、及び第３
のゲート電極２５−２下のポテンシャル分布を示してい
る。また、第１のゲート電極２４にはいずれの動作時に
も一定のＤＣ電圧Ｖ_Aが印加されており、リセット直後
などウエル２２内に信号電荷が存在しないときには曲線
（Ａ）で示されるポテンシャルが形成され、信号電荷が
最大量蓄積されている時には、曲線（Ｂ）で示されるポ
テンシャルが形成される。

【０１０３】信号蓄積時には、第２のゲート電極２５−
１及び第３のゲート電極２５−２にそれぞれ電圧Ｖ
_B（Ｈ）及びＶ_E（Ｌ）が印加される。その結果、第２の
ゲート電極２５−１及び第３のゲート電極２５−２下に
それぞれ図１４（ａ）の曲線（ｄ）及び（ｃ）で示され
るポテンシャル分布が形成される。図１４（ａ）に示さ
れるように、第２のゲート電極２５−１下では第１のゲ
ート電極２４下に比べ、正孔に対してΔφ₄以上のポテ
ンシャルバリアとなり、電子に対してはΔφ₂のポテン
シャルバリアとなる。このため、半導体領域２３から基
板２１へ正孔による電流は流れない。また、第３のゲー
ト電極２５−２下では、第１のゲート電極２４下に比
べ、電子に対してΔφ₃のポテンシャルバリアとなるた
め、蓄積された信号電荷が流出することはない。しか
し、信号電荷の蓄積が過大となり、ポテンシャルバリア
Δφ₃が０．５Ｖ以下になると、過剰な電荷はリセット
ドレイン領域２６へ排出される。このとき、Δφ₃の最
小値はΔφ₂の最小値よりも大きいことが望ましい。

【０１０４】信号読み出し時には、第２のゲート電極２
５−１及び第３のゲート電極２５−２にそれぞれ電圧Ｖ
_B（Ｌ）及びＶ_E（Ｌ）が印加される。以下の条件が満た
されれば、第３のゲート電極２５−２に印加される電圧
Ｖ_E（Ｌ）は信号蓄積時の電圧と同じ値でなくてもよ
い。その結果、第２のゲート電極２５−１及び第３のゲ
ート電極２５−２下にそれぞれ図１４（ｂ）の曲線
（ｄ）及び（ｃ）で示されるポテンシャル分布が形成さ
れる。図１４（ａ）に示されるように、第２のゲート電
極２５−１下では第１のゲート電極２４下に比べ、正孔
に対してΔφ₅のポテンシャルマージンとなるため、半
導体領域２３から基板２１へ正孔による電流が流れ、蓄
積された信号電荷量に基づいた半導体領域２３及び基板
２１間の電気的特性変化が検出される。

【０１０５】リセット時には、第２のゲート電極２５−
１及び第３のゲート電極２５−２にそれぞれ電圧Ｖ
_B（Ｈ）及びＶ_E（Ｈ）が印加される。第２のゲート電極
２５−１に印加される電圧Ｖ_B（Ｈ）は信号蓄積時の電
圧と同じ値でなくてもよい。その結果、第２のゲート電
極２５−１及び第３のゲート電極２５−２下にそれぞれ
図１４（ｃ）の曲線（ｄ）及び（ｃ）で示されるポテン
シャル分布が形成される。図１４（ｃ）に示されるよう
に、第３のゲート電極２５−２下では、第１のゲート電
極２４下に比べ、電子に対してΔφ₆のポテンシャルマ
ージンとなるため、蓄積された信号電荷はリセットドレ
イン領域２６へすべて排出される。

【０１０６】図１５（ａ）から図１５（ｃ）は図１３に
示した増幅型光電変換素子を一画素としてＸ及びＹ方向
に複数配列して用いた２次元イメージセンサの一例を示
している。図１５（ａ）は平面図であり、図１５（ｂ）
及び図１５（ｃ）はそれぞれ図１５（ａ）の１５（ｂ）
−１５（ｂ）断面図、及び１５（ｃ）−１５（ｃ）断面
図である。

【０１０７】２次元イメージセンサの各画素として機能
する増幅型光電変換素子の構造は図１３に示す構造と同
一である。２次元イメージセンサにおいて、各増幅型光
電変換素子の第１のゲート電極２４、第２のゲート電極
２５−１、及び第３のゲート電極２５−２はＹ方向にそ
れぞれ互いに接続され、Ｙ方向にストライプ状に延びて
いる。また、リセットドレイン領域２６もＹ方向にそれ
ぞれ互いに接続され、Ｙ方向にストライプ状に延びてい
る。図５（ｂ）及び図５（ｃ）に示されるように、表面
近傍部５４及びリセットドレイン領域２６によって各ウ
ェル２２は囲まれており、隣接するウェル２２と物理的
に分離されている。更に、表面近傍部５４上方に設けら
れた第２のゲート電極２５−１へ印加する電圧を制御す
ることにより画素分離がなされる。

【０１０８】図１５（ａ）において１点鎖線で示される
第１のゲート電極２４は、すべて共通にＶ_Aで標記され
るＤＣ電源３６に接続される。破線で示す第２のゲート
電極２５−１及び実線で示す第３のゲート電極２５−２
はＹ方向に共通に、それぞれＶ_B（ｉ）、Ｖ_B（ｉ＋１）
及びＶ_E（ｉ）、Ｖ_E（ｉ＋１）等と標記したクロックラ
イン３７、及び３８に接続される。クロスハッチングで
示すリセットドレイン領域２６は、すべて共通にＶ_Rで
標記されるＤＣ電源３５に接続される。斜線ハッチング
で示す半導体領域２３は、Ｘ方向に共通に、Ｖ_S（ｊ）
Ｖ_S（ｊ＋１）等と標記した信号ライン３４に接続され
る。

【０１０９】図１６（ａ）及び図１６（ｂ）は図１３に
示した増幅型光電変換素子を一画素としてＸ及びＹ方向
に複数配列して用いた２次元イメージセンサの別な例を
示している。図１６（ａ）及び図１６（ｂ）に示される
２次元イメージセンサは各画素が八角形のユニットによ
り形成されている。図１６（ａ）は平面図であり、図１
６（ｂ）は図１６（ａ）の１６（ｂ）−１６（ｂ）断面
図である。

【０１１０】２次元イメージセンサの各画素として機能
する増幅型光電変換素子の構造は図１３に示す構造と同
一である。２次元イメージセンサにおいて、各増幅型光
電変換素子の第１のゲート電極２４、第２のゲート電極
２５−１、及び第３のゲート電極２５−２はＹ方向にそ
れぞれ互いに接続され、Ｙ方向にストライプ状に延びて
いる。更に第２のゲート電極２５−１はＸ方向に隣接す
る画素の第３のゲート電極２５−２と部分的に絶縁膜５
２を介して重なり合っている。図６（ａ）及び図６
（ｂ）に示されるように、表面近傍部５４及びリセット
ドレイン領域２６によって各ウェル２２は囲まれてお
り、隣接するウェル２２と物理的に分離されている。更
に、表面近傍部５４上方に設けられた第２のゲート電極
２５−１へ印加する電圧を制御することにより画素分離
がなされる。

【０１１１】Ｘ及びＹ方向に隣接した４つのウエル２２
の間には島状のリセットドレイン領域２６が表面近傍部
５４に囲まれるように基板２１内に設けられている。こ
の様な構造にすることにより、画素内の光電変換に寄与
する第１のゲート電極２４の相対的な面積比を大きくす
ることができるので、受光感度を高めることができる。

【０１１２】図１６（ａ）において１点鎖線で示される
第１のゲート電極２４は、すべて共通にＶ_Aで標記され
るＤＣ電源３６に接続される。破線で示す第２のゲート
電極２５−１及び実線で示す第３のゲート電極２５−２
はＹ方向に共通に、それぞれＶ_B（ｉ）、Ｖ_B（ｉ＋１）
及びＶ_E（ｉ）、Ｖ_E（ｉ＋１）等と標記したクロックラ
イン３７、及び３８に接続される。クロスハッチングで
示すリセットドレイン領域２６は、すべて共通にＶ_Rで
標記されるＤＣ電源３５に接続される。斜線ハッチング
で示す半導体領域２３は、Ｘ方向に共通に、Ｖ_S（ｊ）
Ｖ_S（ｊ＋１）等と標記した信号ライン３４に接続され
る。

【０１１３】図１７は、図１５（ａ）から図１５（ｃ）
ならびに、図１６（ａ）及び図１６（ｂ）に示す２次元
イメージセンサを駆動するための回路構成を示してい
る。

【０１１４】第１のゲート電極２４を結ぶクロックライ
ン３６はすべて共通にＤＣ電源Ｖ_Aに接続される。ま
た、第２のゲート電極２５−１及び第３のゲート電極２
５−２をそれぞれ結ぶクロックライン３７及び３８は、
各ライン毎にそれぞれ垂直走査回路４０及び垂直走査回
路４７へ接続される。更に垂直信号ライン３４は、それ
ぞれＭＯＳＦＥＴ４６を介して共通信号線（Ｖ_O）４３
に接続される。共通信号線４３には定電流負荷４４が接
続された後、バッファアンプ４５を介して信号ＯＳを出
力する。各ＭＯＳＦＥＴ４６のゲートには水平走査回路
４２からの走査信号が供給される。

【０１１５】図１７に示されるように、各増幅型光電変
換素子は第１の能動素子６２及び第３の能動素子６３か
ら構成され、第１の能動素子６２は第１のゲート電極２
４を備え、光電変換素子として機能するトランジスタ及
び第２のゲート電極２５−１を備え、基板２１へ接続さ
れる（Ｖ_Dで表示）トランジスタからなる等価回路で示
される。また、第３の能動素子６３は第３のゲート電極
２５−２を備え、リセットドレイン領域２６（Ｖ_Rで表
示）に接続されるトランジスタからなる等価回路で示さ
れる。

【０１１６】図１８は、図１７に示す２次元イメージセ
ンサ駆動回路に与える各信号のタイミングの例を示して
いる。ここでＶ_B（ｉ）及びＶ_E（ｉ）等は、第２のゲー
ト電極２５−１及び第３のゲート電極２５−２が接続さ
れたクロックライン３７及び３８の（ｉ）番目を示す。

【０１１７】まず（ｉ−１）番目の水平走査期間では、
（ｉ−１）番目の水平クロックラインが読み出し動作に
あり、クロックラインＶ_B（ｉ−１）に電圧Ｖ_B（Ｌ）を
印加することにより、出力信号ＯＳに水平（ｉ−１）ラ
インの画素の信号が得られる。

【０１１８】読み出し後、クロックラインＶ_B（ｉ−
１）に電圧Ｖ_B（Ｈ）が印加され、信号読み出しが完了
する。次の水平ブランキング期間でリセット動作に入
り、クロックラインＶ_E（ｉ−１）に電圧Ｖ_E（Ｈ）を印
加し、水平（ｉ−１）ラインの画素の信号をリセットす
る。リセット動作後、クロックラインＶ_E（ｉ−１）に
電圧Ｖ_E（Ｌ）を印加して信号蓄積動作に入る。以下同
様にして次の水平ライン上の画素が順次読み出し、リセ
ット及び信号蓄積の各動作に移っていく。

【０１１９】図１３に示される増幅型光電変換素子ある
いは図１５（ａ）から図１５（ｃ）及び図１６（ａ）及
び図１６（ｂ）に示される増幅型固体撮像装置において
も、図１０（ａ）及び図１０（ｂ）を参照して説明した
ように、暗電流を同様に抑制することができる。図１９
の左側及び右側はそれぞれ信号蓄積時及び信号読み出し
時の第１の電極２４、第２のゲート電極２５−１、及び
第３のゲート電極２５−２のポテンシャル分布をそれぞ
れ実線、破線、及び一点鎖線で示している。図から明ら
かなように、第３のゲート電極２５−２にＶ_E（Ｌ）を
印加しておくことを除けば、図１０（ａ）及び図１０
（ｂ）で説明した方法と同様にして、暗電流を抑制する
ことができる。

【０１２０】なお、上記実施例において、第１のゲート
電極２４に印加する電圧Ｖ_Aは所定の一定値である場合
を説明したが、電圧Ｖ_Aは一定値である必要はない。信
号蓄積時、信号読み出し時、リセット時等の各動作時に
おいて、正孔及び電子が第１のゲート電極２４下に形成
されるポテンシャル分布及び第２の電極２５下に形成さ
れるポテンシャル分布に従って、蓄積されたり、移動す
るようにそれぞれのポテンシャルが分布していればよ
い。従って、第２のゲート電極２５に印加された電圧Ｖ
_Bにより形成されるポテンシャル分布に対して所定の関
係を満たすように第１のゲート電極２４下にポテンシャ
ルが分布するよう電圧Ｖ_Aが設定されればよく、変動し
ていてもよい。また、第３のゲート電極を有する増幅型
光電変換素子においても同様に電圧Ｖ_Aは変動していて
もよい。

【０１２１】上記実施例で説明した増幅型光電変換素子
あるいは増幅型固体撮像装置では、ｐ型の半導体基板を
用い、光電変換によって生じた電子を信号電荷として蓄
積し、信号電荷の蓄積によって引き起こされる正孔の電
気的特性変化を検出していた。

【０１２２】しかし、本発明はこの様な場合に限定され
るものではなく、すべて逆の極性に変えて、全く同様に
本発明を実施できる。

【０１２３】例えば、図２０に示される構造の増幅型光
電変換素子を構成することもできる。図２０に示すよう
に、ｎ型半導体からなる基板１２１の主面１５１に接し
てｎ型半導体基板１２１内にｐ型のウェル１２２を形成
する。更にウェル１２２内に主面１５１に接してｎ⁺型
の半導体領域１２３を形成する。ウェル１２２の半導体
領域１２３を除いた領域上に絶縁膜１５２を介して第１
のゲート電極１２４を形成する。また、ウェル１２２に
隣接した基板１２１上に絶縁膜１５２を介して第２のゲ
ート電極１２５を形成する。絶縁膜１５２が設けられた
ウエル１２２の表面近傍部１５３、絶縁膜１５２、及び
第１のゲート電極１２４は第１のゲート領域１５５を構
成する。また、絶縁膜１５２が設けられた基板１２１の
表面近傍部１５４、絶縁膜１５２、及び第２のゲート電
極１２５は第２のゲート領域１５６を構成する。更に、
第１のゲート領域１５５の反対側であって第２のゲート
領域１５６の表面近傍部１５４に隣接し、主面１５１に
接するように、基板１２１内に第２の導電型のリセット
ドレイン領域１２６を設ける。

【０１２４】この様にすれば、第１の電極１２４に適当
な電圧を印加することにより、第１のゲート領の表面近
傍部１５３に少数キャリアである電子のためのｎチャネ
ルが形成される。また、第２の電極１２５に適当な電圧
を印加することにより、第２のゲート領域１５６の表面
近傍部１５４を含む第２の電極１２５の下方の基板１２
１全体がｎチャネルを形成する。従って、電圧Ｖ_Dが印
加された基板１２１と電圧Ｖ_Sが加された半導体領域１
２３との間に電子による電流を流すためのチャネルが形
成され、図２０の実線で示されるように電流が流れる。

【０１２５】第１のゲート電極１２４を貫いて光ｈνが
入射すると、第１のゲート電極１２４の下方に位置する
ウエル１２２及び半導体基板１２１において、光電変換
により電子−正孔対が発生する。発生した電子は半導体
領域１２３へ流入し、一方、正孔はウエル１２２の中程
に形成されるポテンシャル井戸に蓄積して信号電荷とな
る。この信号電荷となる正孔はウエル１２２において多
数キャリアである。蓄積した信号電荷はその電荷量に応
じてウエル１２２のポテンシャルを変化させ、更に第１
のゲート領域１５５の表面近傍部１５３の表面ポテンシ
ャルを変化させる。

【０１２６】従って、基板１２１と半導体領域１２３と
を流れる電流は蓄積した信号電荷量に応じて変化する。
基板１２１と半導体領域１２３との間に一定の電流が流
れるようにしておけば、蓄積した信号電荷量に応じて基
板１２１と半導体領域１２３との間の電位が変化し、ま
た、基板１２１と半導体領域１２３との間を一定の電位
に保っておけば、蓄積した信号電荷量に応じて基板１２
１と半導体領域１２３との間に流れる電流が変化する。
この様にして、基板１２１と半導体領域１２３と間で、
第１のゲート領域１５５及び第２のゲート領域１５６の
表面近傍部１５３及び１５４をチャネルとする第１の能
動素子が形成され、蓄積した信号電荷量に応じて能動素
子の電気的特性が変化することになる。第２のゲート電
極１２５に適当な電圧を印加し、第２のゲート領域の表
面近傍部１５４のポテンシャルバリアを引き下げてやれ
ば、ウエル１２２に蓄積された信号電荷は、図２０中点
線に示す経路に沿ってリセットドレイン領域１２６へ流
れる。この様にして、ウエル１２２とリセットドレイン
領域１２６との間で、第２のゲート領域の表面近傍部１
５４をチャネルとする第２の能動素子が形成され、信号
電荷の排出が達成される。

【０１２７】

【発明の効果】本発明の増幅型光電変換素子及び増幅型
固体撮像装置によれば、基板の深部において光電変換に
より発生したキャリアを信号電荷として蓄積できるの
で、簡単な構造を用いて、短波長から長波長までの広い
波長範囲の光を高感度に検出することができる。

【０１２８】また、光電変換領域の電極に直流電圧を印
加して駆動する場合には電極の抵抗を低減する必要がな
いので、膜厚を薄くし、多くの光を基板内へ入射させる
ことにより、受光感度を高めることができる。一方、光
電変換領域の電極にクロック信号を印加する場合には、
読み出し動作中の画素と、信号蓄積動作中の画素とに、
異なる電位を与えることができるので信号蓄積動作中の
画素の光電変換領域にキャリアを注入してやることによ
り、暗電流を抑制することができる。

【０１２９】また、第３のゲート電極をウエルの一部に
設けることにより、第３のゲート電極にリセット機能を
持たせ、リセットに必要な電圧を低減させることができ
る。第２のゲート電極の下方に半導体基体よりも不純物
濃度の高い第１の不純物層を設けることにより、リセッ
ト時に第２のゲート電極に印加すべき電圧を下げること
ができる。これらの構造により、低電圧で増幅型光電変
換素子及び増幅型固体撮像装置を駆動させることができ
る。

【０１３０】また、半導体基体よりも不純物濃度の高い
第２の不純物層を第１のゲート領域下方に設けることに
より、解像度の低下を抑えることができる。

【図面の簡単な説明】

【図１】図１は本発明による増幅型光電変換素子の断面
を示している。

【図２】図２（ａ）は図１に示す増幅型光電変換素子の
各動作状態の時の半導体基板内のポテンシャル分布を示
しており、図２（ｃ）は信号蓄積時において、図２
（ｂ）に示される部分の基板内のポテンシャル分布を示
している。

【図３】図３（ａ）は別な実施例による本発明の増幅型
光電変換素子の断面を示し、図３（ｂ）及び図３（ｃ）
は図３（ａ）に示す増幅型光電変換素子の各動作状態の
時の半導体基板内のポテンシャル分布を示している。

【図４】図４（ａ）は更に別な実施例による本発明の増
幅型光電変換素子の断面を示し、図４（ｂ）は図３
（ａ）に示す増幅型光電変換素子の半導体基板内のポテ
ンシャル分布を示している。

【図５】図５（ａ）は図１の増幅型光電変換素子を用い
た２次元イメージセンサを示す平面図であり、図５
（ｂ）及び図５（ｃ）はその断面を示している。

【図６】図６（ａ）は図１の増幅型光電変換素子を用い
た２次元イメージセンサを示す平面図であり、図６
（ｂ）はその断面を示している。

【図７】図５（ａ）から図５（ｃ）並びに図６（ａ）及
び図６（ｂ）に示される２次元イメージセンサを駆動す
るための駆動回路を示している。

【図８】図８は図７に示す駆動回路を動作させるための
駆動信号のタイミングを説明している。

【図９】図９は図７に示す駆動回路を用いてシャッター
動作を行う場合の駆動タイミングを説明している。

【図１０】図１０（ａ）は図１に示す増幅型光電変換素
子において、暗電流を抑制する方法を説明する増幅型光
電変換素子の断面図であり、図１０（ｂ）は基板内のポ
テンシャル分布を示している。

【図１１】図１１は図１０を参照して説明した暗電流を
抑制方法を用いた２次元イメージセンサの駆動回路を示
している。

【図１２】図１２は図１０に示す駆動回路を動作させる
ための駆動信号のタイミングを説明している。

【図１３】図１３は更に別な実施例による本発明の増幅
型光電変換素子の断面を示している。

【図１４】図１４（ａ）、図１４（ｂ）、及び図１４
（ｃ）はそれぞれ図１３に示す増幅型光電変換素子の信
号蓄積時、信号読み出し時、及びリセット時における基
板内のポテンシャル分布を示している。

【図１５】図１５（ａ）は図１３の増幅型光電変換素子
を用いた２次元イメージセンサを示す平面図であり、図
１５（ｂ）及び図１５（ｃ）はその断面を示している。

【図１６】図１６（ａ）は図１３の増幅型光電変換素子
を用いた別な２次元イメージセンサを示す平面図であ
り、図１６（ｂ）はその断面を示している。

【図１７】図１７は図１５（ａ）から図１５（ｃ）並び
に図１６（ａ）及び図１６（ｂ）に示される２次元イメ
ージセンサを駆動するための駆動回路を示している。

【図１８】図１８は図１７に示す駆動回路を動作させる
ための駆動信号のタイミングを説明している。

【図１９】図１９は図１３に示す増幅型光電変換素子に
おいて、暗電流を抑制する方法を説明する基板内のポテ
ンシャル分布を示している。

【図２０】図２０は図１の増幅型光電変換素子と逆の極
性を有する増幅型光電変換素子の端面を示している。

【図２１】図２１（ａ）は従来のＣＭＤ型固体撮像装置
を示す平面図であり、図２１（ｂ）はその断面図を示
し、図２１（ｃ）はその基板内のポテンシャル分布を示
している。

【図２２】図２２（ａ）は従来のＦＧＡ型固体撮像装置
を示す断面図であり、図２２（ｂ）はその基板内のポテ
ンシャル分布を示している。

【図２３】図２３（ａ）は従来のＢＣＭＤ型固体撮像装
置を示す断面図であり、図２３（ｂ）はその基板内のポ
テンシャル分布を示している。

【図２４】図２４は半導体に光が入射した時に発生する
キャリアの量と波長及び半導体内での位置との関係を説
明している。

【符号の説明】

２１ 基板 ２２ ウェル ２３ 半導体領域 ２４ 第１のゲート電極 ２５ 第２のゲート電極 ２６ リセットドレイン領域 ５１ 主面 ５２ 絶縁膜 ５３、５４ 表面近傍部 ５５ 第１のゲート領域 ５６ 第２のゲート領域

Claims (14)

【特許請求の範囲】
1. 【請求項１】 第１の導電型よりなる半導体基体と、 該半導体基体の一表面側に設けられ、光電変換により発
   生した信号電荷を蓄積する第２の導電型のウェル部と、 該ウェル部の一表面側の一領域に設けられた第１の導電
   型の半導体領域と、 該ウェル部の該半導体領域を除く領域の一表面近傍部、
   該一表面近傍部上の絶縁膜、及び該絶縁膜上の第１の電
   極を含む第１のゲート領域と、 該半導体基体の一表面側にあって該第１のゲート領域に
   隣接し、該半導体基体の一表面近傍部、該半導体基体の
   一表面近傍部上の絶縁膜、および該絶縁膜上の第２の電
   極を含む第２のゲート領域とを有し、 該半導体領域と該半導体基体との間で該第１のゲート領
   域の該一表面近傍部をチャネルとする能動素子を形成す
   るように構成し、該信号電荷によって生じる能動素子の
   特性変化を出力信号とする増幅型光電変換素子。
2. 【請求項２】 第１の導電型よりなる半導体基体と、 該半導体基体の一表面側に設けられ、光電変換により発
   生した信号電荷を蓄積する第２の導電型のウェル部と、 該ウェル部の一表面側の一領域に設けられた第１の導電
   型の半導体領域と、 該ウェル部の該半導体領域を除く領域の一表面近傍部、
   該一表面近傍部上の絶縁膜、および該絶縁膜上の第１の
   電極を含む第１のゲート領域と、 該半導体基体の一表面側にあって該第１のゲート領域に
   隣接し、該半導体基体の一表面近傍部、該半導体基体の
   一表面近傍部上の絶縁膜、および該絶縁膜上の第２の電
   極を含む第２のゲート領域と、 該半導体基体の一表面側に設けられた第２導電型のリセ
   ットドレイン領域とを有し、 該半導体領域と該半導体基体との間で該第１のゲート領
   域の該一表面近傍部ををチャネルとする第１の能動素子
   を形成するように構成し、該信号電荷による該第１の能
   動素子の特性変化を出力信号とし、また、該ウェル部と
   該リセットドレイン領域の間をチャネルとする第２の能
   動素子を形成するようにした増幅型光電変換素子。
3. 【請求項３】 第１の導電型よりなる半導体基体と、 該半導体基体の一表面側に設けられ、光電変換により発
   生した信号電荷を蓄積する第２の導電型のウェル部と、 該ウェル部の一表面側の一領域に設けられた第１の導電
   型の半導体領域と、 該ウェル部の該半導体領域を除く領域の一表面近傍部、
   該一表面近傍部上の絶縁膜、及び該絶縁膜上の第１の電
   極を含む第１のゲート領域と、 該半導体基体の一表面側にあって該第１のゲート領域に
   隣接し、該半導体基体の一表面近傍部、該半導体基体の
   一表面近傍部上の絶縁膜、および該絶縁膜上の第２の電
   極を含む第２のゲート領域と、 該ウェル部の一表面側にあって該第１のゲート領域に隣
   接し、該ウェル部の一表面近傍部、該ウェル部の一表面
   近傍部上の絶縁膜、および該絶縁膜上の第３の電極を含
   む第３のゲート領域と、 該半導体基体の一表面側に設けられ、該第３のゲート領
   域の該一表面近傍部に隣接した第２の導電型のリセット
   ドレイン領域とを有し、 該半導体領域と半導体基体との間で該第１のゲート領域
   の該一表面近傍部をチャネルとする第１の能動素子を形
   成するように構成し、該信号電荷による該第１の能動素
   子の特性変化を出力信号とし、また、該ウェル部とリセ
   ットドレイン領域との間をチャネルとする第３の能動素
   子を形成するようにした増幅型光電変換素子。
4. 【請求項４】 前記半導体基体よりも高濃度の不純物を
   含む第１の導電型の第１の不純物層を前記第２のゲート
   領域の該一表面近傍部に設けた請求項１から３のいずれ
   かに記載の増幅型光電変換素子。
5. 【請求項５】 前記半導体基体よりも高濃度の不純物を
   含む第１の導電型の第２の不純物層を、少なくとも前記
   第１のゲート領域の下方部の前記半導体基体中に設けた
   請求項１から４のいずれかに記載の増幅型光変換素子。
6. 【請求項６】 請求項１に記載の増幅型光電変換素子
   と、 該請求項１に記載の増幅型光電変換素子において、前記
   第１の電極に所定の電位を印加すると共に、前記ウエル
   部における前記信号電荷の蓄積時に、該信号電荷及び前
   記出力信号に対してバリアとなる電位Ｖ_Mを前記第２の
   電極に印加し、該出力信号の読み出し時に、該信号電荷
   に対してバリアとなり、該出力信号に対して許容するよ
   うな電位Ｖ_Lを前記第２の電極に印加することにより、
   該信号電荷の蓄積及び該信号電荷による前記能動素子の
   特性変化による該出力信号の読み出しを行うように制御
   する駆動制御部とを有する増幅型固体撮像装置。
7. 【請求項７】 請求項１に記載の増幅型光電変換素子
   と、 該請求項１に記載の増幅型光電変換素子において、前記
   出力信号の読み出し時には、前記第１の電極下の表面ポ
   テンシャルが、前記半導体領域の電位に等しくなる電位
   Ｖ_Aを該第１の電極に印加すると共に、前記信号電荷に
   対してバリアとなり、該出力信号に対して許容するよう
   な電位Ｖ_Lを前記第２の電極に印加し、 前記ウエル部における該信号電荷の蓄積時には、該第１
   の電極に電位Ｖ_Aよりも低い電位Ｖ_A ’を印加すると共
   に、該ウエル部における該信号電荷の蓄積時に該信号電
   荷及び該出力信号に対してバリアとなる電位Ｖ_Mを該第
   ２の電極に印加することにより、該信号電荷による前記
   能動素子の特性変化による該出力信号の読み出し及び該
   信号電荷の蓄積とを行うように制御する駆動制御部とを
   有する増幅型固体撮像装置。
8. 【請求項８】 請求項２に記載の増幅型光電変換素子
   と、 該請求項２に記載の増幅型光電変換素子において、前記
   第１の電極に所定の電位を印加すると共に、前記出力信
   号の読み出し時に、前記信号電荷に対してバリアとな
   り、該出力信号に対して許容するような電位Ｖ_Lを前記
   第２の電極に印加し、 前記ウエル部における該信号電荷の蓄積時に、該信号電
   荷及び該出力信号に対してバリアとなる電位Ｖ_Mを該第
   ２の電極に印加し、 リセット時に、該出力信号に対してバリアとなり、該信
   号電荷に対して許容するような電位Ｖ_Hを該第２の電極
   に印加することにより、該信号電荷による前記能動素子
   の特性変化による該出力信号の読み出し、該信号電荷の
   蓄積、及び該信号電荷の前記リセットドレイン領域への
   排出を行うように制御する駆動制御部とを有する増幅型
   固体撮像装置。
9. 【請求項９】 請求項２に記載の増幅型光電変換素子
   と、 該請求項２に記載の増幅型光電変換素子において、前記
   出力信号の読み出し時には、前記第１のゲート電極下の
   表面ポテンシャルが、前記半導体領域の電位に等しくな
   る電位Ｖ_Aを該第１の電極に印加すると共に、前記信号
   電荷に対してバリアとなり、該出力信号に対して許容す
   るような電位Ｖ_Lを前記第２の電極に印加し、 前記ウエル部における該信号電荷の蓄積時には、該第１
   のゲート電極に電位Ｖ_Aよりも低い電位Ｖ_A ’を印加す
   ると共に、該ウエル部における該信号電荷の蓄積時に該
   信号電荷及び該出力信号に対してバリアとなる電位Ｖ_M
   を該第２の電極に印加し、 リセット時に、該出力信号に対してバリアとなり、該信
   号電荷に対して許容するような電位Ｖ_Hを該第２の電極
   に印加することにより、該信号電荷による前記能動素子
   の特性変化による該出力信号の読み出し、該信号電荷の
   蓄積、及び該信号電荷の前記リセットドレイン領域への
   排出を行うように制御する駆動制御部とを有する増幅型
   固体撮像装置。
10. 【請求項１０】 請求項３に記載の増幅型光電変換素子
    と、 該請求項３に記載の増幅型光電変換素子において、前記
    第１の電極に所定の電位を印加すると共に、前記出力信
    号の読み出し時に、前記信号電荷に対してバリアとな
    り、該出力信号に対して許容するような電位Ｖ_Lを前記
    第２の電極に印加すると共に、該信号電荷及び該出力信
    号に対してバリアとなるような電位Ｖ_L’を前記第３の
    電極に印加し、 前記ウエル部における該信号電荷の蓄積時に、該信号電
    荷及び該出力信号に対してバリアとなる電位Ｖ_Mを該第
    ２の電極に印加すると共に、該信号電荷及び該出力信号
    に対してバリアとなるような電位Ｖ_L’’を該第３の電
    極に印加し、 リセット時に、該信号電荷及び該出力信号に対してバリ
    アとなる電位Ｖ_M’を該第２の電極に印加すると共に該
    出力信号に対してバリアとなる電位Ｖ_H ’を該第３の電
    極に印加することにより、該信号電荷による前記能動素
    子の特性変化による該出力信号の読み出し、該信号電荷
    の蓄積、及び該信号電荷の前記リセットドレイン領域へ
    の排出を行うように制御する駆動制御部とを有する増幅
    型固体撮像装置。
11. 【請求項１１】 請求項３に記載の増幅型光電変換素子
    と、 該請求項３に記載の増幅型光電変換素子において、前記
    出力信号の読み出し時には、前記第１のゲート電極下の
    表面ポテンシャルが、前記半導体領域の電位に等しくな
    る電位Ｖ_Aを該第１の電極に印加し、前記信号電荷に対
    してバリアとなり、該出力信号に対して許容するような
    電位Ｖ_Lを前記第２の電極に印加し、該信号電荷及び前
    記出力信号に対してバリアとなるような電位Ｖ_L’を前
    記第３の電極に印加し、 前記ウエル部における該信号電荷の蓄積時には、該第１
    のゲート電極に電位Ｖ_Aよりも低い電位Ｖ_A ’を印加
    し、該ウエル部における該信号電荷の蓄積時に該信号電
    荷及び該出力信号に対してバリアとなる電位Ｖ_Mを該第
    ２の電極に印加し、該信号電荷及び該出力信号に対して
    バリアとなるような電位Ｖ_L’’を該第３の電極に印加
    し、 リセット時に、該信号電荷及び該出力信号に対してバリ
    アとなる電位Ｖ_M’を該第２の電極に印加すると共に該
    出力信号に対してバリアとなる電位Ｖ_H ’を該第３の電
    極に印加することにより、該信号電荷による前記能動素
    子の特性変化による該出力信号の読み出し、該信号電荷
    の蓄積、及び該信号電荷の前記リセットドレイン領域へ
    の排出を行うように制御する駆動制御部とを有する増幅
    型固体撮像装置。
12. 【請求項１２】 請求項１から５のいずれかに記載の増
    幅型光電変換素子を複数有し、該複数の増幅型光電変換
    素子の前記半導体領域が互いに電気的に接続された増幅
    型固体撮像装置であって、 該複数の増幅型光電変換素子の１つにおいて、前記第１
    の電極に該半導体領域の電位に等しくなる電位Ｖ_Aを印
    加すると共に、前記信号電荷に対してバリアとなり、前
    記出力信号に対して許容するような電位Ｖ_Lを前記第２
    の電極に印加して該出力信号を読み出しているときに、 該複数の増幅型光電変換素子の他の素子において、前記
    第１の電極に該電位Ｖ_Aよりも低い電位Ｖ_A ’を印加す
    ると共に、前記信号電荷及び前記出力信号に対してバリ
    アとなる電位Ｖ_Mを前記第２の電極に印加して該信号電
    荷の蓄積を行うよう制御する駆動制御部を有する増幅型
    固体撮像装置。
13. 【請求項１３】 請求項１から５に記載の増幅型光電変
    換素子のうちいずれかの増幅型光電変換素子が一方向ま
    たは互いに交差する二方向に連続的に複数配列されて設
    けられ、該増幅型光電変換素子がそれぞれ一画素を構成
    し、これら画素間に前記リセットドレイン領域がストラ
    イプ状または島状に設けられている増幅型固体撮像装
    置。
14. 【請求項１４】 前記複数配列された増幅型光電変換素
    子によって構成される画素は前記第２の電極によって隣
    接する画素と分離されている請求項１２に記載の増幅型
    固体撮像装置。