JPH0775020A

JPH0775020A - 電荷結合装置

Info

Publication number: JPH0775020A
Application number: JP5306548A
Authority: JP
Inventors: Jan T J Bosiers; テオドールヨゼフボシールスヤン; Edwin Roks; ロークスエドウィン; Agnes C M Kleimann; カタリナマリアケリマンアフネス
Original assignee: Koninklijke Philips Electronics NV; Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 1992-12-09
Filing date: 1993-12-07
Publication date: 1995-03-17
Also published as: DE69329100D1; DE69329100T2; US5442208A

Abstract

(57)【要約】（修正有）【目的】暗電流または漏洩電流を表面の反転層を経て
極めて低いレベルに保持するとともに基板を経て電荷を
リセットし得るようにした埋設チャネルを有し、暗電流
が低くおよび／またはＦＰＮが低く、しかも露出時間を
電荷のリセットにより調整し得る特にフレーム転送型
（ＦＴ型）の電荷結合撮像装置を提供する。【構成】電荷リセットを実行するために基板３と基板
及びＣＣＤチャネル間に介挿された中間領域との間に電
圧パルスを供給する。この電圧パルスを装置の全範囲に
亘って作動させるため、装置にはパネルが供給される際
に必要でない箇所で電荷が除去されるのを防止する手段
を設ける。斯様にしてメモリ区分Ｂおよび／または読出
レジスタに瞬時的に蓄積されている情報を除去すること
なく例えば撮像装置の撮像区分Ａのみで電荷リセットを
行うことができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は第１導電型の半導体基板
を具え、この基板には表面に第１電荷記憶位置から第２
電荷記憶位置に電荷キャリアのパッケージを記憶し、且
つ移送する第１導電型の区域を設け、この区域を第１導
電型の基板から第１導電型とは逆の第２導電型の介在区
域によって分離し、前記表面には介在誘電体層により埋
設チャネルから分離され且つ電圧供給用電圧源に接続さ
れたクロック電圧供給用電極システムを設け、第２導電
型の反転層を前記埋設チャネルおよび前記誘電体層間の
界面の前記電極システムの下側に形成するようにした埋
設チャネル型の電荷結合装置に関するものである。

【０００２】また、本発明はかかる電荷結合装置を作動
させる方法に関するものである。

【０００３】

【従来の技術】この種装置は例えば米国特許出願Ａ5,11
5,458号から既知である。一般に電荷結合装置またはＣ
ＣＤは既知であり、種々の分野の用途を有する。その主
な用途は職業的目的または消費者の用途の双方に対しカ
メラの分野であり、この際電荷結合装置を像変換器とし
て用い、これにより投射された放射像を電気信号に変換
する。本発明は像変換器に限定されるものではなく、本
発明によるこのＣＣＤ用途で得られる特定の利点のため
実際上像変換器につき以下に説明する。しかし、本発明
を他の用途に用いても多くの利点を提供するものであ
る。

【０００４】像変換器における基板と、ｐ型の介在領域
により互いに分離された１導電型、例えばｎ型の埋設Ｃ
ＣＤチャネルとを有する３層構体は、露出過多により生
ずる過剰電荷が基板を経て排出され得る（垂直アンチブ
ルーミング）とともにこれが必要な場合の露出時間は最
大露出時間のある部分中に発生した電荷が基板を経て排
出（電荷リセット）されるようにして調整することがで
きる利点を有する。３層構体を有する他のＣＣＤ型のも
のは特にＩＥＤＭ１９９１年ダイジェスト１７９／１８
２頁にサンカラナラヤナン等が発表した論文“１ＧＨｚ
ＣＣＤトランシットディテクタ”に記載されている。こ
の文献は過剰電荷パッケージをデマルチプレクシング中
基板を経て排出する並列チャネルを有する高周波シフト
レジスタに関するものである。

【０００５】

【発明が解決しようとする課題】電荷結合装置において
電気信号は表面に誘起された空乏領域に記憶される電荷
キャリアのパッケージによって形成するようにしてい
る。これらパッケージは信号成分を具えるのみならず漏
洩電流または暗電流により生ずる零値でない成分をも具
えている。これら漏洩電流は、空乏領域、特に、欠陥お
よびエネルギー状態図の禁止帯の付随準位の集中が半導
体本体およびゲート誘電体間の界面で比較的高くなる表
面においてその大部分が発生する。この暗電流は、例え
ば信号のダイナミックレンジまたは信号を再生されるこ
となく蓄積し得る最大時間のような明らかな理由で一般
にできるだけ低くする必要がある。

【０００６】表面準位の分布は一般に電荷結合装置の表
面全体に亘って均一ではない。これは漏洩電流が位置に
依存して著しく変化し得ると云うことを意味する。電荷
結合装置をシフトレジスタとして用い、電荷パッケージ
をほぼ等しい期間に亘り種々の電荷蓄積箇所に蓄積する
場合には、漏洩電流のこれら不均一性は多少平均化さ
れ、これにより種々の電荷パッケージの各々が積分され
シフトレジスタの出力側の漏洩電流がほぼ等しくなり、
これは読出された信号の直流レベルをシフトさせて補償
することができる。例えばＦＴ型のＣＣＤ像変換器で
は、電荷パッケージのパターンは像を検出し、個別の電
荷パッケージに変換する比較的長い積分周期中動かな
い。積分周期後形成された電荷パッケージは極めて短時
間でメモリ区分に移送される。各電荷パッケージは像変
換素子として作用する所定の電荷蓄積箇所に比較的長時
間に亘り蓄積されるとともに移送中他の電荷蓄積箇所に
充分短い時間に亘り蓄積されるため、大多数の電荷蓄積
箇所全体に亘る漏洩電流の平均化は行われない。これは
変換された像を表示スクリーンに表示する際に漏洩電流
の不均一性が表示スクリーンで可視状態となる（固定パ
ターンノイズ，ＦＰＮ）ことを意味する。局部欠陥の場
合には電磁放射の吸収なく電荷が完全に蓄積された関連
の電荷蓄積箇所に暗電流が導かれるようになり、これに
より表示スクリーンに不愉快な白色スポットが発生す
る。

【０００７】前記米国特許出願第5,115,458にはクロッ
ク電極を積分時間中低い電圧に設定してこれらクロック
電極の下側の表面が反転し正孔の層が界面に蓄積される
ようにしたｎチャネルＣＣＤ像変換器が記載されてい
る。上記米国特許出願に記載されているように、暗電流
はこれが表面準位から少なくとも発生している限りほぼ
全体的に抑圧される。その理由は表面がもはや空乏化さ
れないからである。

【０００８】ｎ型基板に設けられたｐ型領域にｎ型チャ
ネルを形成する既知の電荷結合装置の例では、過露出に
より生ずる過剰電荷は上述したように基板を経て排出さ
せることができる。しかし、表面の反転により上述した
電荷のリセットを行う場合には問題が生じる。撮像区分
から電荷の全部を除去する方法では撮像区分のクロック
電極に負の電圧パルスを供給し、正のバイアス電圧に対
して設定された基板に電子を“押し込める”ようにす
る。しかし、この方法は暗電流を上述したように減少す
ることと組合せて使用することはできない。その理由は
表面電位が反転層によりｎ型チャネルを囲むｐ型領域の
電圧値に固定されるからである。ゲート電圧をスレシホ
ルド電圧よりも一層減少しても表面電位をさらに低下す
ることは殆どあるいは全く行わず、従って電子を除去す
ることは不可能である。

【０００９】本発明の目的は暗電流または漏洩電流を表
面の反転層を経て極めて低いレベルに保持するとともに
基板を経て電荷をリセットし得るようにした埋設チャネ
ルを有する電荷結合装置を提供せんとするにある。本
発明の他の目的は暗電流が低くおよび／またはＦＰＮが
低く、しかも露出時間を電荷のリセットにより調整し得
る特にフレーム転送型（ＦＴ型）の電荷結合撮像装置を
提供せんとするにある。

【００１０】

【課題を解決するための手段】本発明は第１導電型の半
導体基板を具え、この基板には表面に第１電荷記憶位置
から第２電荷記憶位置に電荷キャリアのパッケージを記
憶し、且つ移送する第１導電型の区域を設け、この区域
を第１導電型の基板から第１導電型とは逆の第２導電型
の介在区域によって分離し、前記表面には介在誘電体層
により埋設チャネルから分離され且つ電圧供給用電圧源
に接続されたクロック電圧供給用電極システムを設け、
第２導電型の反転層を前記埋設チャネルおよび前記誘電
体層間の界面の前記電極システムの下側に形成するよう
にした埋設チャネル型の電荷結合装置において、電圧パ
ルスを供給することにより前記基板を経て電荷蓄積位置
から電荷を排出し得る電荷リセット手段を設け、この電
荷リセット手段は前記基板および／または介在区域に接
続された電圧源を具え、電荷記憶位置の１部分のみから
基板を経て電荷蓄積位置から電荷を排出し得るように
し、他に他の電荷蓄積位置から基板を経て電荷が同時に
排出されるのを防止する手段を設けるようにしたことを
特徴とする。

【００１１】作動中種々の領域に電圧を供給してＣＣＤ
チャネルが介在ｐ型領域により形成された電位障壁によ
って基板から分離されるようにする。この電位障壁は基
板および介在領域間の電圧パルスによって充分に減少し
て電子がＣＣＤチャネルから基板に流れるようにするこ
とができる。しかし、例えばＦＴ変換器の場合基板およ
び／または介在領域が撮像区分、メモリ区分および水平
読出レジスタに対し共通であるため、他の対策なくパル
スを供給すると撮像区分のみならずこの瞬時に有利な情
報が蓄積されているメモリ区分および／または読出レジ
スタをも消去するようになる。この欠点は、本発明電荷
結合装置において変換器の種々の部分間に差を生ぜしめ
て供給されたパルスが変換器においてのみ、例えば撮像
区分においてのみ有効となり、他の区分、例えばＦＴ変
換器のメモリ区分には供給されないようにして除去する
ことができる。これにより例えばＦＴ変換器の例におい
て撮像区分をリセットし、例えば露出時間を減少し、像
情報のフレームをメモリ区分に蓄積する。

【００１２】本発明電荷結合装置の１例では介在領域を
定電位点に接続するとともに電圧パルスを基板に供給す
る。他の例では、供給するを定電位に保持するとともに
リセットパルスを介在領域に供給する。

【００１３】本発明は遅延線、フィルタ、メモリ等のよ
うな信号処理を行う電荷結合装置に有利に用いることが
せきる。この目的のため、本発明の他の例では、互いに
次に位置する埋設チャネルを有し、装置に投影された放
射像に相当する電荷パッケージのパターンを質疑応答期
間中発生し得るとともにパラレルイン、シリアルアウト
読出レジスタに転送する多数のレジスタを具える２次元
撮像装置を形成し得るようにする。この像変換器は例え
ばインターライン型として既知の任意の型ものとするこ
とができる。上述したように各電荷パッケージはある電
荷蓄積箇所にこの型の変換器では長時間に亘り且つ他の
電荷蓄積箇所に短時間に亘り蓄積して種々の電荷パッケ
ージに亘り暗電流を平均化しないようにする。これがた
め本発明の他の例では前記撮像装置はフレーム転送型と
し、これにより互いに順次に位置し放射像を電荷パッケ
ージのパターンに変換するレジスタの第１システムと前
記読出レジスタとの間に互いに順次に位置するレジスタ
の第２のシステムを設け、この第２のレジスタシステム
を前記読出レジスタに接続するとともに撮像区分のレジ
スタに接続し、この第２のシステムによって前記像区分
に発生する電荷パッケージのパターンの一時記憶用のメ
モリ区分を形成し得るようにする。リセットパルスを撮
像区分で有効とするとともにメモリ区分で無効とするた
めに、本発明の他の例では、撮像区分およびメモリ区分
より成る前記電極システムの各々はクロック電圧を供給
するクロック電圧源に接続し、積分期間中前記撮像区分
の電極に供給されるクロック電圧を、前記メモリ区分の
電極に供給される関連のクロック電圧よりもｎチャネル
装置の場合に低く、ｐチャネル装置の場合に高くし得る
ようにする。この例では撮像区分の電極およびメモリ区
分の電極間の電位差はメモリ区分の電位ウエルが撮像区
分の電位ウエルよりも深くし、これにより例えば基板電
圧が増大する際に際にからの電荷のみが除去され、メモ
リ区分の電荷は除去されないようにして得ることができ
る。（ｎチャネルＣＣＤの場合に）電圧が高いため、メ
モリ区分の表面が反転せず、従ってメモリ区分の暗電流
が撮像区分の暗電流よりも高い値となる。この欠点は、
メモリ区分の電荷パッケージが不釣り合いなほど長期間
に亘り所定の電荷蓄積箇所に蓄積されないで、１つの電
荷蓄積箇所から次の電荷蓄積箇所に規則正しく移送さ
れ、これにより暗電流の任意の局部ピークが種々の電荷
パッケージ全体に亘り平均化されるようにして除去する
ことができる。表面を反転させてメモリ区分においても
暗電流を減少し得るようにするために、本発明ＦＴ撮像
装置の他の例では、撮像区分およびメモリ区分より成る
前記電極システムの各々はクロック電圧を供給するクロ
ック電圧源に接続し、積分期間中前記撮像区分の電極に
供給されるクロック電圧は、基板および介在区域間にリ
セットパルスを供給する期間を除き前記メモリ区分に供
給されるクロック電圧と同一振幅を有し、この場合にメ
モリ区分の電極に電圧を供給し、この電圧以下では反転
が表面に何ら生じない電荷パッケージを記憶し得るよう
にする。従って、この例では実際上リセット中メモリ区
分から電荷が排出されるのを防止するために、リセット
パルス中メモリ区分のクロック電圧のレベルを変化させ
る必要がある。

【００１４】本発明ＦＴ撮像装置のさらに他の例では前
記メモリ区分の前記埋設チャネル領域の下側の第２導電
型の介在区域の単位面積当たりのドーピング濃度の最小
値を撮像区分の埋設チャネルレジスタの下側のドーピン
グ濃度よりも高くし得るようにする。電荷除去の選択性
は撮像区分およびメモリ区分または読出レジスタ間の固
有の差、この場合にはドーピングレベル差によって得る
ことができる。かかる手段は撮像区分およびメモリ区分
間のクロック電圧レベル差と組合せて有利に適用するこ
とができる。

【００１５】本発明電荷結合撮像装置の好適な例では前
記読出しレジスタによる電荷パッケージの第１ラインの
最終電荷パッケージの読出しとこの第１ラインに続く電
荷パッケージの第２ラインの第１電荷パッケージの読出
しとの間の周期に前記基板にリセットパルスを供給し得
るようにして、基板パルスの出力信号への漏話をできる
だけ充分に防止する利点を有する。

【００１６】

【実施例】図面につき本発明の実施例を説明する。図面
は線図であり、実寸ではない。図１は多数の隣接する同
様の装置と相俟ってＦＴ（フレーム転送）型の撮像装置
として用いることができる本発明電荷結合装置の移送方
向に平行な方向の断面図である。この電荷結合装置は撮
像区分Ａを具え、この上にフォトン１により表わされる
放射像を投影し得るとともにこの撮像区分によって放射
像を個別の電荷パッケージのパターンに変換する。これ
ら電荷パッケージの各々の値は局部的に捕捉された放射
の強度の目安となる。さらに電荷結合装置はメモリ区分
Ｂおよび読出レジスタ（図示せず）を具える。このメモ
リ区分は線図的に示される光スクリーンにより入射放射
光からマスクされるとともに一般に既知のように撮像区
分Ａに発生した電荷パターンを蓄積する。この電荷結合
装置は埋設チャネル型とするとともに第１導電型、例え
ばｎ型の例えばシリコンより成る半導体基板３を具え
る。シリコン基板３にはその表面に基板と同一導電型、
即ち、ｎ型の領域４を具える。この領域４は反対導電
型、即ち、ｐ型の介在区域５によってその下側でｎ型基
板の残りの部分から分離する。既知のように、過剰電荷
はかかる垂直構成において基板を経て移送チャネル４か
ら排出される。最大積分時間のある部分注に発生した電
荷を除去（電荷リセット）することにより例えば有効露
出時間を制御することができる。この電荷除去のため、
介在区域層５には作動中基板３および移送チャネル層４
間の距離全体に亘って延在する空乏領域が形成される。
基板３および移送チャネル層領域４間に好適な電位障壁
を得るために、介在区域５にはこの介在区域５の移送チ
ャネル４の下側に狭窄部８（図２）を形成して電位障壁
が隣接するｐ型介在区域５の肉厚部分よりも局部的に低
くなるようにする。

【００１７】電荷結合装置の表面には通常のように２層
配線で設けられ肉薄ゲート誘電体層７によりシリコン表
面から分離されたオーバーラップ電極６ａ，６ｂ，６ｃ
等を具える電極系を設ける。撮像区分Ａおよびメモリ区
分Ｂの電極６をそれぞれ接続部、即ち、クロックライン
９および１０を経て電圧源１１に接続する。積分期間中
（この期間中像を電荷パッケージのパターンに変換す
る）撮像区分の電極６に供給される電圧を適宜定めて誘
電体層７およびチャネル４のシリコン間の界面と一致す
るチャネルの表面が反転状態、即ち、正孔の層が界面に
存在する状態となる。この反転層は図１に＋符号１２で
線図的に示す。前述したように表面準位によって発生し
た電子は反転層の正孔１２と再結合して表面発生（表面
準位）により主として形成される暗電流（漏洩電流）を
強く減少する。

【００１８】通常の電荷リセット方法、即ち、撮像区分
のゲートの負電圧パルスによって基板３に撮像区分から
電子を駆動する方法は表面電圧がある値に固定される表
面での反転のため、不可能である。従って本発明による
電荷結合装置には基板３に接続された電圧源を具える電
荷リセット手段を設ける。正の電圧パルスを基板に供給
することにより、電子がｎ型移送層４の一部分から、一
層正確には撮像区分Ａから基板に流れる程度までｐ型介
在区域５の電位障壁を減少させることができる。基板が
撮像区分、メモリ区分および出力レジスタ（図示せず）
に対して共通であるため、基板へのパルスの供給時、電
荷結合装置の他の部分から、例えばメモリ区分Ｂおよび
／または出力レジスタから電荷が瞬時に排出されるのを
防止する手段を追加的に設ける。かかる例ではこれら手
段はクロック電圧源１１を具え、これによって低い電圧
をメモリ区分Ｂの電極６ではなく撮像区分Ａの電極６に
および読出レジスタに供給する。この場合撮像区分のゲ
ートの電圧は反転がゲートの下側に発生する程度に低く
選定する。少なくとも下側に信号を蓄積するメモリ区分
のゲートの電圧はこれらゲートの下側に反転が生じない
程度に高く選定する。従ってこれらゲートの下側に電位
ウエルを誘起し、この電位ウエルは撮像区分の関連する
電荷蓄積ゲートの下側の電位ウエルよりも深くし且つ電
荷結合装置の作動の記載から明らかなように基板にパル
スを供給する場合にもそのまま変化しない。

【００１９】上述した所は上記ｎチャネル装置と比較し
電圧の極性を反転させる必要のあるｐチャネル電荷結合
装置に対しても同様である。

【００２０】実際の例では、基板３としてほぼ４×１０
¹⁴原子／ｃｍ³のドーピングを行った基板を使用した。
ｐ型領域５はほぼ１. １×１０¹²原子／ｃｍ²のドーズ
量のホウ素をイオン注入して形成する。この領域５の最
大深さはほぼ２.２μｍであった。ｎ型反転チャネルが
ｐ型領域５の表面に形成されるのを防止するために、お
よび充分な数の正孔を存在させてＣＣＤチャネルに反転
層が形成されるようにするために、領域４間の表面のｐ
型ドーピングを余分なイオン注入により幾分増大させる
ようにする（図２参照）。ＣＣＤチャネル４は０. ９×
１０¹²原子／ｃｍ²のドーズ量のｎ型イオン注入により
形成する。これら領域４の深さはほぼ１.０μｍであっ
た。表面が反転状態にあり、これにより実際上表面電位
がある値に固定されるとともに電圧がさらに減少する際
にも何ら変化しない状態でも電位ウエルおよび電位障壁
の電位プロフィールが得られるようにするために、ｎ型
領域４内の領域１４に８. ０×１０¹²原子／ｃｍ²のド
ーズ量のイオン注入により余分のｎ型ドーピングを行
う。これら領域１４は１つおきのゲート電極に設けて、
隣接領域１４を有する各ゲートが領域１４以外の前段の
ゲートに接続される２相ＣＣＤとして電荷結合装置が作
動し得るようにする。作動中領域１４の余分のドーピン
グによって余分の正の電位を発生し、これによって例え
ばゲート６ｄおよび６ｅの電圧が等しい場合に電荷を蓄
積し得るゲート６ｅの下側に電位ウエルが形成されるよ
うにする。また他の既知の方法および不均一な厚さのゲ
ート誘電体を用いるようなゲート電極の下側に不均一電
位を発生させる方法との組合せを用い得ること明らかで
ある。さらに電位障壁の区域にｐ型ドーピングを行って
これにより電位ウエルの区域に余分のｎ型ドーピングを
行う代わりにｎ型不純物の正味の濃度を局部的に減少さ
せるようにすることもできる。ゲート誘電体７はほぼ１
００ｎｍの厚さの酸化珪素層によって形成する。ゲート
電極６は以下ポリ１およびポリ２と称される多結晶珪素
の２層配線に形成する。ポリ１のゲート（下側のポリ
層）は表面にみてポリ１ゲートの画成後これらゲートに
関し特に既知の自己整合的に設け得る一層多量にドープ
されたｎ型領域１４間に位置させるようにする。領域１
４のイオン注入後領域１４上に位置し、従って蓄積ゲー
トとして作用するポリ２層のゲートを設ける。これらポ
リ層は例えば酸化物層の形状の介在内部ポリ誘電体によ
って相互に分離する。全構体上には通常のガラス層（図
示せず）を設け、これに接点開口を形成し、これを経て
ゲートをクロックライン９および１０に接続する。

【００２１】本例電荷結合装置の構成は撮像区分および
メモリ区分の双方に対し図２の断面が両区分に見られる
場合と同様とする。第１の作動モードでは電圧を図４に
示すように電荷結合装置に時間の関数として供給する。
例えば２０Ｖの電圧を基板３に供給するとともにリセッ
ト中３５Ｖまで増大する（図４ａ）。ＣＣＤチャネル間
の一層多量にドープされたｐ型領域の表面電位に相当す
る５Ｖの電圧を基板およびＣＣＤチャネル間のｐ型領域
５に供給する。図４ａおよび図４ｂに示すクロック電圧
をクロックライン９ａおよび９ｂを経て撮像区分のゲー
ト６にそれぞれ供給する。更に図４は移送時間間隔Ｔ_t
および積分時間間隔Ｔ_iを示す。移送時間Ｔ_t中撮像区
分に形成された電荷パターンを撮像区分からメモリ区分
に移送するとともに積分時間Ｔ_iではメモリ区分に蓄積
された前の像を読出しながら新たな放射像を撮像区分に
捕捉する。

【００２２】ドーピングレベルおよびゲート誘電体７の
酸化物の厚さを以下のように与える場合には一層多量に
ドープされたｎ型領域の区域のＣＣＤチャネルの表面に
ｐ型反転チャネルが形成されるスレシホルド電圧はほぼ
９Ｖとなる。ｎ型ドーピングが少量であるため、区域１
４間の領域のスレシホルド電圧は低い。積分期間Ｔｉ中
撮像区分のゲート６には−５Ｖの電圧が供給される。ｐ
型領域５の５Ｖの電圧によって撮像区分のＣＣＤチャネ
ルの表面全体を反転しほぼ５Ｖの電位に固定する。ＣＣ
Ｄチャネルのこのドーピングプロフィールのため、一層
多量にドープされた領域１４の電位ウエルの電位プロフ
ィールと発生した電子が電荷パッケージに積分される電
位障壁とがこれらチャネルの表面からある距離の箇所に
発生する。これと同時にメモリ区分に蓄積された情報を
読出す個とができ、この目的のために、メモリ区分のゲ
ート６に０乃至１０Ｖのクロック電圧を供給して出力レ
ジスタへの２相移送が行われるようにする。これらの電
圧では反転は生じない。これは一般に暗電流がメモリ区
分で僅かに大きくなることを意味する。上述したように
この暗電流によって欠点は撮像区分における場合よりも
少ない。その理由は暗電流のピークが電荷移送により列
全体に亘り平均化されるからである。２０Ｖの電圧を基
板に供給してｎ型基板３およびｐ型領域５間のｐｎ接合
を逆バイアスする。

【００２３】電荷結合装置の作動を明瞭にするために、
種々のゲート電圧および一層多量にドープされた領域１
４の区域の表面電圧に対する表面に直角な方向の多数の
電圧プロフィールを図３に示す。正しく理解するため
に、（正の）電圧を下方に向けてプロットする。また、
図３にはゲート酸化物層７、ＣＣＤチャネル４、ｐ型領
域５および基板３をも示す。曲線Ｃは５Ｖのゲート電圧
および２０Ｖの基板電圧の状態をも示す。従って電荷を
蓄積し得るとともに電荷量がある最大値以上とならない
限りｐ型領域５の障壁によって基板から分離されたチャ
ネル４に最小電位を形成する。この特性を一般に既知の
ように撮像区分に用いて過剰露出の場合に生じるブルー
ミングを防止する。図３に示すようにｐ型領域５の障壁
の電位はＣＣＤチャネルおよび基板間に位置するｐ型領
域５の完全な空乏化部分に誘起される電界のために５Ｖ
以上となる。積分周期の１部分中に発生する電荷を除去
（電荷リセット）して例えば有効露出時間を調整する場
合には、図４に示すように３５Ｖのパルスを基板に供給
する。次いで曲線Ｃは曲線Ｄに合流し、ここでｐ型領域
５の障壁が完全にあるいは少なくともほぼ完全に消失し
て、曲線Ｃのウエルに蓄積された電子が基板３を経て排
出されるようになる。基板電圧が再び２０Ｖに再蓄積さ
れると、電荷を再び積分し得る電位ウエルで５Ｖのゲー
ト電圧が得られるようになる。ゲート電圧を高くすると
曲線Ｅに従う電位プロフィールがが得られるようにな
る。表面電位が５Ｖ以上になるとこの表面には反転は生
じない。ＣＣＤチャネル４の電位ウエルは曲線Ｃの場合
よりも一層深い。このゲート電圧に３５Ｖの基板パルス
を供給してこれにより曲線Ｅが曲線Ｆに合流すると、充
分高い障壁がｐ型領域５に残存して電荷が基板に移送さ
れるのを防止する。これは電荷が３５Ｖの基板パルスの
場合にのみ撮像区分Ａから排出されるとともに前の積分
周期中に捕捉された情報がメモリ区分Ｂに保持されるこ
とを意味する。

【００２４】積分時間Ｔ_i中、メモリ区分の電荷は２相
状態の移送で出力レジスタに移送されるようになる。こ
れに使用されるクロック電圧を図４ｃおよび４ｄに示
す。これらの電圧はレベル０Ｖおよび１０Ｖ間を交互に
切換わる。この期間中表面には反転は生じない。好適に
は、撮像区分から除去された電荷の場合のように、出力
レジスタを経て電荷パッケージの２つの連続ラインの読
出し間の周期に基板パルスによってかかる電荷移送を行
う。これがため電荷結合装置の出力側の基板パルスまた
はリセットパルスの漏話を有利に制限することができ
る。

【００２５】積分周期Ｔ_iが経過し、メモリ区分Ｂが空
になると、撮像区分Ａに発生した電荷パッケージのパタ
ーンがメモリ区分に転送されるようになる。周波数が比
較的高い場合には移送時間Ｔ_t中この転送の目的で２相
クロック電圧をクロックライン９および１０を経て撮像
区分Ａおよびメモリ区分Ｂの双方に供給する。図４ａお
よび４ｂの例では種々のクロック電圧のレベルを変化し
ない、即ち、撮像区分のクロック電圧を−５Ｖおよび＋
５Ｖの間で交互に切換えるとともにメモリ区分のクロッ
ク電圧を０Ｖおよび１０Ｖの間で交互に切換え、これは
制御回路にとって有利である。撮像区分で反転を行うこ
となく転送を行って例えば転送中の電荷損失を低くする
必要がある場合には撮像区分のクロック電圧をメモリ区
分のクロック電圧と同一レベル、即ち、０Ｖおよび１０
Ｖとすることができる。また、撮像区分のクロック電圧
を−５Ｖおよび＋５Ｖに保持するとともにｐ型介在領域
５の電圧を例えばフレーム移送中０Ｖに一時的に減少さ
せることができ、この結果−５Ｖの電圧は反転を行うに
は不充分な程度低くなる。

【００２６】ここに示す例では、ゲートに対して４種類
の異なる電圧レベル、即ち、−５Ｖ，０Ｖ，＋５Ｖおよ
び１０Ｖを用いる。図４ｆおよび４ｇは撮像区分のゲー
ト電圧が０Ｖおよび１０Ｖ間で、従ってメモリ区分のゲ
ート電圧と同一値の間で交互に切換わり、従って僅か２
つの電圧レベルだけで充分とすることができる。例えば
種々の領域および層のドーピング濃度および厚さに関す
る電荷結合装置の組成は前例につき説明した所と同様で
変化しないものとする。ｐ型介在領域５には１０Ｖの電
圧を供給する。積分期間Ｔ_i中撮像区分Ａのゲート６に
０Ｖの電圧を供給して発生した電荷が電子パッケージの
形態で蓄積され得るウエルおよび障壁を有するＣＣＤチ
ャネル４に電位プロフィールが生じるようにする。撮像
区分におけるｐ型領域５およびゲート６間に１０Ｖの電
位差があるため、撮像区分の全表面または少なくともほ
ぼ全表面は一層多量にドープされたｎ−型領域１４の９
Ｖのスレシホルド電圧で反転された状態となる。メモリ
区分に蓄積された情報を図４ｃおよび４ｄの２相クロッ
ク電圧により出力レジスタに転送する。従って１０Ｖの
電圧が供給されたゲートの下側に電子が蓄積される。こ
の電圧では表面の下側部分は反転されない。電荷リセッ
トの目的で３５Ｖの電圧パルスを基板に供給する場合に
は、撮像区分に蓄積された電荷は図３につき説明したよ
うに基板を経て排出されるようになる。メモリ区分の１
０Ｖの電圧が供給されるゲートの下側に誘起される電位
ウエルに電荷が蓄積され（図４ｄ）、この電荷ウエルの
表面がメモリ区分の表面位置で反転されないと云う事実
のため、撮像区分のウエルよりも充分深いため、電荷は
メモリ区分に排出されなくなる。移送周期Ｔ_t中撮像区
分Ａおよびメモリ区分Ｂのゲート６に０Ｖおよび１０Ｖ
のクロック電圧を供給する。表面は０Ｖで反転し得るた
め、移送中も漏洩電流を減少させることができる。電荷
の移送後撮像区分が空となり、全ての電荷パッケージが
メモリ区分に蓄積されると、撮像区分のゲートが０Ｖに
対し再びセットされ、従って前の電荷をリセットする
か，またはしないで像を撮像区分に再び捕捉することが
できる。基板電圧によって撮像区分から選択的に除去す
る第３の方法を図５に線図的に示す。図５にはメモリ区
分の一部分を電荷移送方向に対し直角をなす断面で示
す。撮像区分の原理は撮像区分の原理は断面が図２に示
されるような前の例の原理と同一である。ｐ型介在領域
５の少なくともＣＣＤチャネル４の下側に位置する部分
は撮像区分に制限部分８を有さずほぼ均一な厚さを有す
る。ｐ型層５を斯様に均一な厚さとすることにより、ｐ
型層５が領域４の下側で完全に空乏化される際作動中ド
ーピング濃度の差のため、メモリ区分における領域４お
よび基板３間の電位障壁を撮像区分の電位障壁よりも高
くすることができる。メモリ区分のゲートの下側の電位
障壁を一層高くすると、電荷が基板に排除されるのを防
止する基板パルスの場合に充分な電位障壁を保持するこ
とができるが、この際撮像区分の低い電位障壁は完全に
または少なくともほぼ完全に消失し、従って存在する電
荷が基板に局部的に流れるようになる。斯様にして電圧
がメモリ区分のゲートに供給されてこのメモリ区分にも
表面に反転が生じるようにする場合でもメモリ区分の情
報を保護することができる。しかし、この方法を、一層
高い電圧が撮像区分の関連するゲートに供給されるより
も下側に電荷が蓄積されるメモリ区分のゲートに供給さ
れる上述した方法と組合せることもできる。これにより
特に正の基板パルス中メモリ区分に電荷損失が生じる危
険性をさらに低減できる利点を得ることができる。

【００２７】上述した例ではｐ型介在領域５の固定電位
にある基板に電荷リセットパルスを供給する。高い周辺
電子装置を同一結晶に撮像区分とともに集積化する場合
にはリセットパルスを基板ではなく介在領域５に供給し
て基板およびＣＣＤチャネル間で電位障壁を低減し得る
ようにするのが有利である。電荷除去に所望の選択性を
与えるためには撮像区分の電荷蓄積ゲートにおよびメモ
リ区分の電荷蓄積ゲートに供給される電圧差を用いるこ
とができる。また撮像区分およびメモリ区分のｐ型介在
領域５に、この区域の比較的高い抵抗値のため、差電圧
を供給することもできる。領域５の一層多量にドープさ
れたチャネル遮断ｐ型表面区域には撮像区分およびメモ
リ区分間の界面に遮断部を設けるのが有利である。

【００２８】本発明は上述した例にのみ限定されるもの
ではなく、要旨を変更しない範囲内で種々の変形または
変更が可能である。従って、電荷除去の所望の選択性は
メモリ区分のｎ型不純物濃度を撮像区分のｎ型不純物濃
度とは異なるように選定することができる。半導体本体
の種々の区域および領域の導電型を逆とすることもで
き、この場合には種々の電圧の極性を逆とする必要があ
ることは明らかである。さらに種々の異なる電圧を撮像
区分およびメモリ区分のゲートに供給するようにして撮
像区分の電荷を除去することなく、例えば撮像区分のみ
または出力レジスタにおける電荷リセットを選択的に行
うことができる。また本発明は上述した撮像装置の代わ
りに特に既知の他の電荷結合撮像装置に有利に適用する
ことができる。さらに本発明は撮像装置だけでなく表面
が反転されて漏洩電流を減少させるための電荷リセット
を有するあらゆる種類の電荷結合装置にも適用すること
ができる。

【図面の簡単な説明】

【図１】本発明電荷結合撮像装置の１例を示す断面図で
ある。

【図２】移送方向に直角な面における電荷結合撮像装置
の断面図である。

【図３】電荷結合装置の作動中の表面に直角な方向にお
ける電位を示す特性図である。

【図４】（ａ）電荷結合装置に供給されるクロック電圧
を示す特性図であり、（ｂ）電荷結合装置に供給される
クロック電圧を示す特性図であり、（ｃ）電荷結合装置
に供給されるクロック電圧を示す特性図である。（ｄ）
電荷結合装置に供給されるクロック電圧を示す特性図で
あり、（ｅ）電荷結合装置に供給されるクロック電圧を
示す特性図であり、（ｆ）本発明電荷結合装置の第２例
のクロック電圧を示す特性図であり、（ｇ）本発明電荷
結合装置の第２例のクロック電圧を示す特性図である。

【図５】本発明電荷結合装置の第３例を示す断面図であ
る。

【符号の説明】

１光子２光スクリーン３半導体基板４ｎ型移送チャネル（層）５介在領域６重畳電極７誘電体層８狭窄部９，10 クロックライン 11 電圧源 12 反転層 13 電荷リセット手段 14 下側領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者エドウィンロークスオランダ国 5621 ベーアーアインドーフェンフルーネヴァウツウェッハ１ (72)発明者アフネスカタリナマリアケリマンオランダ国 5621 ベーアーアインドーフェンフルーネヴァウツウェッハ１

Claims

【特許請求の範囲】

【請求項１】第１導電型の半導体基板を具え、この基
板には表面に第１電荷記憶位置から第２電荷記憶位置に
電荷キャリアのパッケージを記憶し、且つ移送する第１
導電型の区域を設け、この区域を第１導電型の基板から
第１導電型とは逆の第２導電型の介在区域によって分離
し、前記表面には介在誘電体層により埋設チャネルから
分離され且つ電圧供給用電圧源に接続されたクロック電
圧供給用電極システムを設け、第２導電型の反転層を前
記埋設チャネルおよび前記誘電体層間の界面の前記電極
システムの下側に形成するようにした埋設チャネル型の
電荷結合装置において、電圧パルスを供給することによ
り前記基板を経て電荷蓄積位置から電荷を排出し得る電
荷リセット手段を設け、この電荷リセット手段は前記基
板および／または介在区域に接続された電圧源を具え、
電荷記憶位置の１部分のみから基板を経て電荷蓄積位置
から電荷を排出し得るようにし、他に他の電荷蓄積位置
から基板を経て電荷が同時に排出されるのを防止する手
段を設けるようにしたことを特徴とする電荷結合装置。
【請求項２】互いに次に位置する埋設チャネルを有
し、装置に投影された放射像に相当する電荷パッケージ
のパターンを質疑応答期間中発生し得るとともにパラレ
ルイン、シリアルアウト読出レジスタに転送する多数の
レジスタを具える２次元撮像装置を形成することを特徴
とする請求項１に記載の電荷結合装置。
【請求項３】前記撮像装置はフレーム転送型とし、こ
れにより互いに順次に位置し放射像を電荷パッケージの
パターンに変換するレジスタの第１システムと前記読出
レジスタとの間に互いに順次に位置するレジスタの第２
のシステムを設け、この第２のレジスタシステムを前記
読出レジスタに接続するとともに撮像区分のレジスタに
接続し、この第２のシステムによって前記像区分に発生
する電荷パッケージのパターンの一時記憶用のメモリ区
分を形成するようにしたことを特徴とする請求項２に記
載の電荷結合装置。
【請求項４】撮像区分およびメモリ区分より成る前記
電極システムの各々はクロック電圧を供給するクロック
電圧源に接続し、積分期間中前記撮像区分の電極に供給
されるクロック電圧を、前記メモリ区分の電極に供給さ
れる関連のクロック電圧よりもｎチャネル装置の場合に
低く、ｐチャネル装置の場合に高くするようにしたこと
を特徴とする請求項３に記載の電荷結合装置。
【請求項５】撮像区分およびメモリ区分より成る前記
電極システムの各々はクロック電圧を供給するクロック
電圧源に接続し、積分期間中前記撮像区分の電極に供給
されるクロック電圧は、基板および介在区域間にリセッ
トパルスを供給する期間を除き前記メモリ区分に供給さ
れるクロック電圧と同一振幅を有し、この場合にメモリ
区分の電極に電圧を供給し、この電圧以下では反転が表
面に何ら生じない電荷パッケージを記憶するようにした
ことを特徴とする請求項３に記載の電荷結合装置。
【請求項６】前記メモリ区分の前記埋設チャネル領域
の下側の第２導電型の介在区域の単位面積当たりのドー
ピング濃度の最小値を撮像区分の埋設チャネルレジスタ
の下側のドーピング濃度よりも高くするようにしたこと
を特徴とする請求項１〜３の何れかの項に記載の電荷結
合装置。
【請求項７】前記読出しレジスタによる電荷パッケー
ジの第１ラインの最終電荷パッケージの読出しとこの第
１ラインに続く電荷パッケージの第２ラインの第１電荷
パッケージの読出しとの間の周期に前記基板にリセット
パルスを供給するようにしたことを特徴とする請求項１
〜６の何れかの項に記載の電荷結合装置。