JP4069475B2 - 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 - Google Patents
電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号電荷を検出して電気信号に変換する電荷検出装置、並びにこれを搭載した電荷転送装置および固体撮像装置に関する。
【０００２】
【従来の技術】
電荷転送装置や固体撮像装置には、電荷転送部によって転送された信号電荷を検出して電気信号に変換する電荷検出装置が設けられている。この電荷検出装置の従来例を図９に示す。図９において、例えば固体撮像装置の水平転送レジスタ１０１の転送先の端部には、この水平転送レジスタ１０１によって転送された信号電荷を蓄積するフローティング・ディフュージョン（浮遊容量）領域（以下、ＦＤ領域と称する）１０２が設けられている。このＦＤ領域１０２に蓄積された信号電荷は、電荷検出回路１０３によって検出され、電気信号に変換されて出力端子１０４から外部へ出力される。
【０００３】
また、ＦＤ領域１０２の電位を所定電位にリセットするためのリセットトランジスタ１０５が設けられている。このリセットトランジスタ１０５のソース電極はＦＤ領域１０２に、ドレイン電極は電源端子１０６に、ゲート電極はリセット端子１０７にそれぞれ接続されている。電源端子１０６には、電源電圧ＶＤＤが印加される。リセット端子１０７には、チップ１０８外に設けられた外部容量１０９を介してリセットゲートパルスφＲＧが印加される。
【０００４】
チップ１０８上にはさらに、リセットトランジスタ１０５のゲート電極にバイアス電圧を与えるリセットゲートバイアス回路１１０が設けられている。このリセットゲートバイアス回路１１０は、ドレイン電極が電源端子１０６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ１１１と、このメモリトランジスタ１１１のゲート電極とドレイン電極との間に接続された抵抗１１２と、メモリトランジスタ１１１のソース電極とグランドとの間に接続された抵抗１１３とからなるソースフォロワ回路構成となっており、メモリトランジスタ１１１のソース電極がリセットトランジスタ１０５のゲート電極に接続され、当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【０００５】
上記構成の電荷検出回路において、リセットゲートバイアス回路１１０は、ダイオード特性を示すロークランプ回路として働き、そのクランプ電位はメモリトランジスタ１１１の出力電圧である。メモリトランジスタ１１１のゲート電極が抵抗１１２を介して電源端子１０６に接続されていることから、電源電圧ＶＤＤが変動したときは、約０．９５程度のゲインで追従する。一方、リセットトランジスタ１０５のドレイン電極は電源端子１０６に直結となっていることから、電源電圧ＶＤＤの変動がそのまま加わる（ゲイン１．０）。
【０００６】
その変動が通常の電源電圧バラツキの範囲であれば、リセットトランジスタ１０５およびメモリトランジスタ１１１のゲインが近いため、バイアスのズレはほとんど問題にならず、±５％程度の電源電圧ＶＤＤの変動に対しては追従性が良く、リセット不良を発生することはない。
【０００７】
【発明が解決しようとする課題】
ところで、近年、固体撮像装置などのデバイスの小型化、低消費電力化の流れで、例えば固体撮像装置の電源電圧も１５Ｖから１２Ｖに低電圧化しつつある。この過渡期では、１５Ｖと１２Ｖの両方で正常に動作し得る電荷検出装置が望まれる。しかしながら、上述した従来の電荷検出装置では、１２Ｖ〜１５Ｖの広範囲の電源電圧ＶＤＤの変動を保証しようとすると、リセットトランジスタ１０５およびメモリトランジスタ１１１のゲインの差とリセットトランジスタ１０５のゲート電極のゲイン（約０．９）が問題となってくる。この場合、３×（１−０．９５×０．９）＝０．４３５Ｖのズレを生ずる。
【０００８】
例えば、図１０に示すように、リセットトランジスタ１０５のゲート下のポテンシャルが、ＶＤＤ＝１２Ｖのとき１２．２Ｖで、リセットドレイン電圧（＝ＶＤＤ）よりも高いのに対し、ＶＤＤ＝１５Ｖのとき１４．７７（＝１２．２＋３×０．９５×０．９）Ｖで、リセットドレイン電圧よりも低くなる。その結果、リセット不良やダイナミックレンジ不足の原因となったり、またこれを保証するためにリセットゲートパルスφＲＧの振幅を大きくしなければならなくなる。
【０００９】
また、リセットゲートバイアス回路１１０において、メモリトランジスタ１１１がデプレッションでオン（導通）している状態であれば、バイアス電圧Ｖｒｇは電源電圧ＶＤＤとなる。そして、メモリトランジスタ１１１のゲート下のポテンシャルをエンハンスメント方向に調整していくにしたがってバイアス電圧Ｖｒｇは下がる。すなわち、このリセットゲートバイアス回路１１０を備えた従来の電荷検出装置では、リセットゲートバイアス回路１１０による調整方向がバイアス電圧Ｖｒｇを下げる方向のみであったため、最大バラツキ時に必要な調整量が多くなっていた。
【００１０】
このときの問題点は次の通りである。すなわち、メモリトランジスタ１１１のゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ(metal oxide nitride oxide semiconductor) 構造で、シリコン窒化膜に電荷を注入することによりメモリトランジスタ１１１のゲート下のポテンシャルを調整する場合、シリコン窒化膜に注入された電荷が、熱や電界が印加されたときに運動エネルギーが高くなり、放出してしまうことがある。これが、いわゆる保持力（Ｒｅｔｅｎｔｉｏｎ）と呼ばれる問題である。調整量が多いほど、その放出量も指数関数的に増加し、調整後の変動が著しくなる。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧の広範囲な変化に対しても、常にリセットトランジスタの動作点を保証可能な電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明では、信号電荷を蓄積するＦＤ領域と、このＦＤ領域に蓄えられた信号電荷を検出する検出回路と、ＦＤ領域の電位を所定電位にリセットするリセットトランジスタと、このリセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路とを具備する電荷検出装置においてさらに、電源電圧が与えられる電源端子にドレイン電極が接続されたトランジスタと、当該トランジスタのソース電極に接続された負荷回路とによって構成され、１．０よりも小なるゲインを有し、リセットトランジスタのドレイン電極に前記電源電圧に基づくバイアス電圧を与えるリセットドレインバイアス回路を備えた構成となっている。
【００１３】
上記構成の電荷検出装置において、リセットトランジスタのドレイン電極に、ゲインが１．０よりも小なるリセットドレインバイアス回路を付加することで、電源電圧が変動した際に、このリセットドレインバイアス回路は、リセットトランジスタのドレイン電圧の変動を、電源電圧の変動分よりも小さく抑える。その結果、電源電圧が広範囲に変化しても、リセットトランジスタのドレイン電圧とゲート電圧が追従するようになる。そして、この電荷検出装置は、固体撮像装置の電荷検出部や電荷転送装置の電荷検出部として用いられる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、例えばＣＣＤ固体撮像装置に適用された本発明の第１実施形態を示す回路図である。図１において、固体撮像装置の水平転送レジスタ１１の転送先の端部には、この水平転送レジスタ１１によって転送された信号電荷を蓄積するＦＤ領域１２が設けられている。このＦＤ領域１２に蓄積された信号電荷は、電荷検出回路１３によって電気信号に変換され、出力端子１４から外部へ出力される。
【００１５】
また、ＦＤ領域１２の電位を所定電位にリセットするためのリセットトランジスタ１５が設けられている。このリセットトランジスタ１５のソース電極はＦＤ領域１２に、ゲート電極はリセット端子１７にそれぞれ接続されている。リセット端子１７には、チップ１８外に設けられた外部容量１９を介してリセットゲートパルスφＲＧが印加される。
【００１６】
チップ１８上にはさらに、リセットトランジスタ１５のゲート電極（以下、リセットゲートと称する）にバイアス電圧を与えるリセットゲートバイアス回路２０と、リセットトランジスタ１５のドレイン電極（以下、リセットドレインと称する）にバイアス電圧を与えるリセットドレインバイアス回路３０が設けられている。
【００１７】
リセットゲートバイアス回路２０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ２１と、このメモリトランジスタ２１のゲート電極と電源端子１６との間に接続された抵抗２２と、メモリトランジスタ２１のソース電極とグランドとの間に接続された負荷抵抗２３とからなるソースフォロワ回路構成となっており、メモリトランジスタ２１のソース電極がリセットゲートに接続され、当該リセットゲートにバイアス電圧Ｖｒｇを与える。
【００１８】
このリセットゲートバイアス回路２０のメモリトランジスタ２１としては、ゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００１９】
リセットドレインバイアス回路３０も、リセットゲートバイアス回路２０と同様の回路構成となっている。すなわち、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ３１と、このメモリトランジスタ３１のゲート電極と電源端子１６との間に接続された抵抗３２と、メモリトランジスタ３１のソース電極とグランドとの間に接続された負荷抵抗３３とからなるソースフォロワ回路構成となっており、メモリトランジスタ３１のソース電極がリセットドレインに接続され、当該リセットドレインにバイアス電圧Ｖｒｄを与える。
【００２０】
このリセットドレインバイアス回路３０のメモリトランジスタ３１としても、リセットゲートバイアス回路２０の場合と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００２１】
このように、リセットゲートバイアス回路２０とリセットドレインバイアス回路３０とを同一のソースフォロワ回路構成とし、特にその負荷回路（負荷抵抗２３，３３）として同一の回路構成のものを有することで、両バイアス回路２０，３０間のプロセスバラツキを吸収することができる。
【００２２】
上記構成の電荷検出装置において、リセットドレインバイアス回路３０は、そのゲインがリセットゲートバイアス回路２０の電源電圧変動に対する追従性、即ちゲイン（≒０．９５）とリセットゲートのゲイン（≒０．９）を掛け合わせた値（０．９５×０．９＝０．８５５）になるように設定される。
【００２３】
このゲインマッチングの取り方としては、トランジスタサイズを異ならせることによる取り方やその他色々あるが、その一例として、リセットゲートバイアス回路２０のメモリトランジスタ（ソースフォロワトランジスタ）２１を空乏化させてゲインを高くする一方、リセットドレインバイアス回路３０のメモリトランジスタ（ソースフォロワトランジスタ）３１をニュートラル構造にしてゲインを下げる方法を採るものとする。
【００２４】
これにより、リセットドレインバイアス回路３０はニュートラルになるため、例えばＮ型基板のＣＣＤ固体撮像装置に搭載された場合には、画素の信号電荷をＮ型基板に掃き捨てる電子シャッタ動作を行う際に当該Ｎ型基板に印加されるシャッタクロックの影響を受けない。一方、リセットゲートバイアス回路２０は、空乏化でシャッタクロックの影響を受けるものの、外付けの外部容量１９でデカップリングされるので問題にならない。
【００２５】
このように、リセットゲートバイアス回路２０のゲインとリセットゲートのゲインを掛け合わせたゲインを持つリセットドレインバイアス回路３０をリセットトドレインに付加することで、電源電圧ＶＤＤが広範囲で変化しても、完全にリセットドレイン電圧とリセットゲート電圧が追従するようにできる。
【００２６】
例えば、図２に示すように、リセットトランジスタ１５のゲート下のポテンシャルが、リセットドレイン電圧が１１Ｖのとき１１．２Ｖであり、リセットドレイン電圧が１３．５７（＝１１＋３×０．８５５）Ｖのとき１３．７７（＝１１．２＋３×０．９５×０．９）Ｖで、いずれの場合にもリセットドレイン電圧よりも高くなり、確実にリセット動作を行えることになる。
【００２７】
また、リセットゲートバイアス回路２０がメモリトランジスタ２１によるメモリ効果を利用した調整可能なバイアス回路であるのと同様に、リセットドレインバイアス回路３０をもメモリトランジスタ３１によるメモリ効果を利用したバイアス回路構成としたことで、メモリトランジスタ２１，３１のメモリ調整量が少なく、保持力（Ｒｅｔｅｎｔｉｏｎ）に優れたものとなる。
【００２８】
すなわち、例えばリセットゲートのポテンシャルが＋（正）電位方向にシフトした場合は、リセットゲートバイアス回路２０を調整してリセットゲートのバイアス値を−（負）電位方向に下げれば良く、またリセットゲートのポテンシャルが−電位方向にシフトした場合には、リセットドレインバイアス回路３０を調整してリセットドレインのバイアス値を−電位方向に下げることで、リセットトランジスタ１５の動作点を保証できる。その結果、１つのバイアス回路での最大調整量が従来技術の１／２で済み、信頼性を飛躍的に向上できる。
【００２９】
しかも、リセットゲートバイアス回路２０を調整するときは、リセットドレインバイアス回路３０は調整せず、リセットドレインバイアス回路３０を調整するときは、リセットゲートバイアス回路２０は調整しないため、従来技術の場合と同様に調整回数は１回であることに変わりはなく、検査費用の上昇を招くこともない。
【００３０】
図３は、本発明の第２実施形態を示す回路図である。本実施形態においては、リセットドレインバイアス回路４０の回路構成が第１実施形態のそれと異なるのみであり、それ以外は第１実施形態の構成と同じであるため、同等部分には同一符号を付して示し、その説明については重複するので省略する。
【００３１】
図３において、本実施形態に係るリセットドレインバイアス回路４０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ４１と、このメモリトランジスタ４１のゲート電極と電源端子１６との間に接続された抵抗３２と、メモリトランジスタ４１のソース電極とグランドとの間に接続された負荷抵抗４３と、メモリトランジスタ４１のゲート電極とグランドとの間に接続された抵抗４４とからなるソースフォロワ回路構成となっており、メモリトランジスタ４１のソース電極がリセットドレインに接続され、当該リセットドレインにバイアス電圧Ｖｒｄを与える。
【００３２】
このリセットドレインバイアス回路４０のメモリトランジスタ４１としても、リセットゲートバイアス回路２０の場合と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００３３】
第１実施形態に係るリセットドレインバイアス回路３０では、メモリトランジスタ３１のゲート電極に抵抗３２を介して電源電圧ＶＤＤをバイアス電圧として与えることによってゲインマッチングを取っているのに対し、本実施形態に係るリセットドレインバイアス回路４０では、電源端子１６とグランドの間に直列に接続された抵抗４２，４４の分割比（例えば、１：９）によって電源電圧ＶＤＤを分割して得られる電圧をバイアス電圧として与えることによってゲインマッチングを取っている。
【００３４】
この第２実施形態に係る電荷検出装置においても、第１実施形態の場合と同様に、リセットドレインバイアス回路４０は、そのゲインがリセットゲートバイアス回路２０のゲイン（≒０．９５）とリセットゲートのゲイン（≒０．９）を掛け合わせた値（０．９５×０．９＝０．８５５）になるように設定されることで、図４に示すように、電源電圧ＶＤＤが広範囲で変化しても、完全にリセットドレイン電圧とリセットゲート電圧が追従するようにでき、しかもリセットドレインバイアス回路４０がメモリトランジスタ４１によるメモリ効果を利用したバイアス回路構成であることから、メモリトランジスタ２１，４１のメモリ調整量が少なく、保持力に優れたものとなる。
【００３５】
また、メモリトランジスタ４１のゲート電極に、電源電圧ＶＤＤを抵抗分割して得られる電圧をバイアス電圧として与えるようにしたことで、リセットドレインバイアス回路４０のメモリトランジスタ４１とリセットゲートバイアス回路２０のメモリトランジスタ２１の構造やサイズを変える必要がなく（多少のしきい値電圧Ｖｔｈ程度の調整で済む）、両者で回路特性の相関を強くできるため、初期バラツキが小さく、バラツキに強くなる。しかも、抵抗の分割比でゲインマッチングを取れるため、回路の最適化がし易くなる。
【００３６】
図５は、本発明の第３実施形態を示す回路図である。本実施形態においては、リセットドレインバイアス回路５０の回路構成が第１実施形態のそれと異なるのみであり、それ以外は第１実施形態の構成と同じであるため、同等部分には同一符号を付して示し、その説明については重複するので省略する。
【００３７】
図５において、本実施形態に係るリセットドレインバイアス回路５０は、電源端子１６とグランドの間に直列に接続された抵抗５１および抵抗５２からなる抵抗分割式のバイアス回路構成となっており、この抵抗５１，５２の共通接続点５３がリセットドレインに接続され、当該リセットドレインに抵抗５１，５２の分割比によって分割して得られる電圧をバイアス電圧として与える。ここで、抵抗５１，５２の抵抗比を２．９：１７．１に設定することで、約０．８５５（＝１７．１／２０＝０．９５×０．９）の分割比が得られる。
【００３８】
この第３実施形態に係る電荷検出装置においても、第１実施形態の場合と同様に、リセットゲートバイアス回路２０のゲインとリセットゲートのゲインを掛け合わせた分割比（０．９５×０．９＝０．８５５）、即ちゲインを持つリセットドレインバイアス回路５０をリセットトドレインに付加したことで、比較的シンプルな構成にて、電源電圧ＶＤＤの広範囲な変化に対して完全にリセットドレイン電圧とリセットゲート電圧が追従するようにできる。
【００３９】
例えば、図６に示すように、リセットトランジスタ１５のゲート下のポテンシャルが、リセットドレイン電圧が１０．２６（＝１２×１７．１／２０）Ｖのとき１０．４６Ｖであり、リセットドレイン電圧が１２．８２５（＝１５×１７．１／２０）Ｖのとき１３．０２５（＝１０．４６＋３×０．９５×０．９）Ｖで、いずれの場合にもリセットドレイン電圧よりも高くなり、確実にリセット動作を行えることになる。
【００４０】
以上説明した第１，第２又は第３実施形態に係る電荷検出装置は、例えば図７に示す如きインターライン転送方式のＣＣＤエリアセンサにおいて、その水平転送レジスタの後段に設けられる電荷検出部として用いられる。
【００４１】
図７において、行（垂直）方向および列（水平）方向にマトリクス状に配列され、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（画素）６１と、これらセンサ部６１の垂直列ごとに設けられ、各センサ部６１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ６２とによって撮像エリア６３が構成されている。
【００４２】
この撮像エリア６３において、センサ部６１は例えばＰＮ接合のフォトダイオードから構成されている。垂直転送レジスタ６２は、例えば４相の垂直転送パルスφＶ１〜φＶ４によって転送駆動され、各センサ部６１から読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【００４３】
撮像エリア６３の図面上の下側には、水平転送レジスタ６４が配されている。この水平転送レジスタ６４には、複数本の垂直転送レジスタ６２の各々から１ラインに相当する信号電荷が順次転送される。水平転送レジスタ６４は、例えば２相の水平転送クロックφＨ１，φＨ２によって転送駆動され、複数本の垂直転送レジスタ６２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【００４４】
水平転送レジスタ６４の転送先側の端部には、フローティング・ディフュージョン・アンプ構成の電荷検出部６５が設けられている。この電荷検出部６５として、先述した第１，第２又は第３実施形態に係る電荷検出装置が用いられる。一例として、第１実施形態に係る電荷検出装置を用いた場合の電荷検出部６５の周辺の構成を図８に示す。
【００４５】
図８において、例えばＮ型の半導体基板７１上のＰ型ウェル領域７２の表面側に、水平転送レジスタ６４および電荷検出部６５が形成されている。すなわち、水平転送レジスタ６４は、Ｐ型ウェル領域７２上に形成されたＮ型の転送チャネル領域７３の上方に、ゲート絶縁膜（図示せず）を介して形成された２層構造の第１，第２の転送電極７４，７５が、転送方向に沿って交互に複数配列されることによって構成されている。
【００４６】
第２の転送電極７５の各々の下の転送チャネル領域７３には、Ｐ型の不純物領域７６が例えばイオン注入によって形成されている。これにより、第１の転送電極７４をストレージ電極とするストレージ部と、第２の転送電極７５をトランスファ電極とするトランスファ部とを有する電荷転送部が形成される。そして、互いに隣り合う２つのストレージ電極７４およびトランスファ電極７５を対とし、１つおきの対と、他の１つおきの対にそれぞれ２相の水平転送パルスφＨ１，φＨ２が印加される。
【００４７】
また、水平転送レジスタ６４の最終段の転送部の後ろには、２層目のゲート電極７７がゲート絶縁膜（図示せず）を介して形成されて水平出力ゲート部ＨＯＧを構成している。この水平出力ゲート部ＨＯＧのゲート電極７７には固定のゲート電圧、例えばグランド電位が印加されている。この水平出力ゲート部ＨＯＧの後段に、電荷検出部６５が配される。
【００４８】
電荷検出部６５は、水平出力ゲート部ＨＯＧに隣接して形成され、水平出力ゲート部ＨＯＧを介して注入される信号電荷を蓄積するＦＤ領域（Ｎ+ 型不純物領域）７８と、このＦＤ領域７８の信号電荷を掃き捨てるためのリセットドレイン領域（Ｎ+ 型不純物領域）７９と、ＦＤ領域７８とリセットドレイン領域７９の間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたリセットゲート電極８０とを有する構造となっている。
【００４９】
この電荷検出部６５において、ＦＤ領域７８が図１のＦＤ領域１２に相当し、リセットドレイン領域７９およびリセットゲート電極８０によって図１のリセットトランジスタ１５が構成されている。そして、ＦＤ領域７８に蓄積された信号電荷が、ＦＤ領域７８に接続された電荷検出回路１３によって電気信号に変換されて出力されるとともに、リセットゲート電極８０にリセットゲートパルスφＲＧが印加されることで、画素単位でリセットされる。
【００５０】
ここで、、リセットゲート電極８０には、図１に示す回路構成のリセットゲートバイアス回路２０によってバイアス電圧Ｖｒｇが印加される。また、リセットドレイン領域７９には、図１の回路構成のリセットドレインバイアス回路３０によってバイアス電圧Ｖｒｄが印加される。
【００５１】
上述したように、第１実施形態に係る電荷検出装置を、例えばＣＣＤエリアセンサにおける水平転送レジスタ６４の後段の電荷検出部６５として用いることにより、当該電荷検出装置が電源電圧ＶＤＤの広範囲な変化に対して、常にリセットトランジスタ１５の動作点を保証できることから、デバイスの小型化、低消費電力化の流れで、電源電圧ＶＤＤが１５Ｖから１２Ｖに変わる過渡期でも、１５Ｖと１２Ｖの両方で正常に動作可能なＣＣＤエリアセンサを実現できる。
【００５２】
なお、本適用例では、ＣＣＤエリアセンサの電荷検出部に適用した場合について説明したが、これに限定されるものではなく、ＣＣＤリニアセンサなど信号電荷を検出して電気信号に変換する電荷検出部を備えた固体撮像装置全般に適用可能であり、さらに固体撮像装置の電荷検出部のみならず、ＣＣＤ遅延素子の電荷検出部など、電荷転送装置の電荷検出部にも適用可能である。また、第２，第３の実施形態についても、第１実施形態と同様に適用可能である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、信号電荷を蓄積するＦＤ領域およびこのＦＤ領域に蓄えられた信号電荷をリセットするリセットトランジスタを有する電荷検出装置において、リセットゲートバイアス回路に加えて、リセットトランジスタのドレイン電極に、ゲインが１．０よりも小なるリセットドレインバイアス回路を付加したことで、電源電圧が変動した際に、リセットトランジスタのドレイン電圧の変動を、電源電圧の変動よりも小さく抑えることができるため、電源電圧の広範囲な変化に対して、常にリセットトランジスタの動作点を保証できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】第１実施形態に係る動作説明図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】第２実施形態に係る動作説明図である。
【図５】本発明の第３実施形態を示す回路図である。
【図６】第３実施形態に係る動作説明図である。
【図７】本発明に係るＣＣＤエリアセンサを示す概略構成図である。
【図８】第１実施形態の適用例を示す概略構成図である。
【図９】従来例を示す回路図である。
【図１０】従来例に係る動作説明図である。
【符号の説明】
１２，７８ フローティング・ディフュージョン（ＦＤ）領域
１３ 電荷検出回路 １５ リセットトランジスタ １８ チップ
１９ 外部容量 ２０，３０，４０ リセットゲートバイアス回路
２１，３１，４１ メモリトランジスタ ２３，３３，４３ 負荷抵抗
【発明の属する技術分野】
本発明は、信号電荷を検出して電気信号に変換する電荷検出装置、並びにこれを搭載した電荷転送装置および固体撮像装置に関する。
【０００２】
【従来の技術】
電荷転送装置や固体撮像装置には、電荷転送部によって転送された信号電荷を検出して電気信号に変換する電荷検出装置が設けられている。この電荷検出装置の従来例を図９に示す。図９において、例えば固体撮像装置の水平転送レジスタ１０１の転送先の端部には、この水平転送レジスタ１０１によって転送された信号電荷を蓄積するフローティング・ディフュージョン（浮遊容量）領域（以下、ＦＤ領域と称する）１０２が設けられている。このＦＤ領域１０２に蓄積された信号電荷は、電荷検出回路１０３によって検出され、電気信号に変換されて出力端子１０４から外部へ出力される。
【０００３】
また、ＦＤ領域１０２の電位を所定電位にリセットするためのリセットトランジスタ１０５が設けられている。このリセットトランジスタ１０５のソース電極はＦＤ領域１０２に、ドレイン電極は電源端子１０６に、ゲート電極はリセット端子１０７にそれぞれ接続されている。電源端子１０６には、電源電圧ＶＤＤが印加される。リセット端子１０７には、チップ１０８外に設けられた外部容量１０９を介してリセットゲートパルスφＲＧが印加される。
【０００４】
チップ１０８上にはさらに、リセットトランジスタ１０５のゲート電極にバイアス電圧を与えるリセットゲートバイアス回路１１０が設けられている。このリセットゲートバイアス回路１１０は、ドレイン電極が電源端子１０６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ１１１と、このメモリトランジスタ１１１のゲート電極とドレイン電極との間に接続された抵抗１１２と、メモリトランジスタ１１１のソース電極とグランドとの間に接続された抵抗１１３とからなるソースフォロワ回路構成となっており、メモリトランジスタ１１１のソース電極がリセットトランジスタ１０５のゲート電極に接続され、当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【０００５】
上記構成の電荷検出回路において、リセットゲートバイアス回路１１０は、ダイオード特性を示すロークランプ回路として働き、そのクランプ電位はメモリトランジスタ１１１の出力電圧である。メモリトランジスタ１１１のゲート電極が抵抗１１２を介して電源端子１０６に接続されていることから、電源電圧ＶＤＤが変動したときは、約０．９５程度のゲインで追従する。一方、リセットトランジスタ１０５のドレイン電極は電源端子１０６に直結となっていることから、電源電圧ＶＤＤの変動がそのまま加わる（ゲイン１．０）。
【０００６】
その変動が通常の電源電圧バラツキの範囲であれば、リセットトランジスタ１０５およびメモリトランジスタ１１１のゲインが近いため、バイアスのズレはほとんど問題にならず、±５％程度の電源電圧ＶＤＤの変動に対しては追従性が良く、リセット不良を発生することはない。
【０００７】
【発明が解決しようとする課題】
ところで、近年、固体撮像装置などのデバイスの小型化、低消費電力化の流れで、例えば固体撮像装置の電源電圧も１５Ｖから１２Ｖに低電圧化しつつある。この過渡期では、１５Ｖと１２Ｖの両方で正常に動作し得る電荷検出装置が望まれる。しかしながら、上述した従来の電荷検出装置では、１２Ｖ〜１５Ｖの広範囲の電源電圧ＶＤＤの変動を保証しようとすると、リセットトランジスタ１０５およびメモリトランジスタ１１１のゲインの差とリセットトランジスタ１０５のゲート電極のゲイン（約０．９）が問題となってくる。この場合、３×（１−０．９５×０．９）＝０．４３５Ｖのズレを生ずる。
【０００８】
例えば、図１０に示すように、リセットトランジスタ１０５のゲート下のポテンシャルが、ＶＤＤ＝１２Ｖのとき１２．２Ｖで、リセットドレイン電圧（＝ＶＤＤ）よりも高いのに対し、ＶＤＤ＝１５Ｖのとき１４．７７（＝１２．２＋３×０．９５×０．９）Ｖで、リセットドレイン電圧よりも低くなる。その結果、リセット不良やダイナミックレンジ不足の原因となったり、またこれを保証するためにリセットゲートパルスφＲＧの振幅を大きくしなければならなくなる。
【０００９】
また、リセットゲートバイアス回路１１０において、メモリトランジスタ１１１がデプレッションでオン（導通）している状態であれば、バイアス電圧Ｖｒｇは電源電圧ＶＤＤとなる。そして、メモリトランジスタ１１１のゲート下のポテンシャルをエンハンスメント方向に調整していくにしたがってバイアス電圧Ｖｒｇは下がる。すなわち、このリセットゲートバイアス回路１１０を備えた従来の電荷検出装置では、リセットゲートバイアス回路１１０による調整方向がバイアス電圧Ｖｒｇを下げる方向のみであったため、最大バラツキ時に必要な調整量が多くなっていた。
【００１０】
このときの問題点は次の通りである。すなわち、メモリトランジスタ１１１のゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ(metal oxide nitride oxide semiconductor) 構造で、シリコン窒化膜に電荷を注入することによりメモリトランジスタ１１１のゲート下のポテンシャルを調整する場合、シリコン窒化膜に注入された電荷が、熱や電界が印加されたときに運動エネルギーが高くなり、放出してしまうことがある。これが、いわゆる保持力（Ｒｅｔｅｎｔｉｏｎ）と呼ばれる問題である。調整量が多いほど、その放出量も指数関数的に増加し、調整後の変動が著しくなる。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧の広範囲な変化に対しても、常にリセットトランジスタの動作点を保証可能な電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明では、信号電荷を蓄積するＦＤ領域と、このＦＤ領域に蓄えられた信号電荷を検出する検出回路と、ＦＤ領域の電位を所定電位にリセットするリセットトランジスタと、このリセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路とを具備する電荷検出装置においてさらに、電源電圧が与えられる電源端子にドレイン電極が接続されたトランジスタと、当該トランジスタのソース電極に接続された負荷回路とによって構成され、１．０よりも小なるゲインを有し、リセットトランジスタのドレイン電極に前記電源電圧に基づくバイアス電圧を与えるリセットドレインバイアス回路を備えた構成となっている。
【００１３】
上記構成の電荷検出装置において、リセットトランジスタのドレイン電極に、ゲインが１．０よりも小なるリセットドレインバイアス回路を付加することで、電源電圧が変動した際に、このリセットドレインバイアス回路は、リセットトランジスタのドレイン電圧の変動を、電源電圧の変動分よりも小さく抑える。その結果、電源電圧が広範囲に変化しても、リセットトランジスタのドレイン電圧とゲート電圧が追従するようになる。そして、この電荷検出装置は、固体撮像装置の電荷検出部や電荷転送装置の電荷検出部として用いられる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ詳細に説明する。図１は、例えばＣＣＤ固体撮像装置に適用された本発明の第１実施形態を示す回路図である。図１において、固体撮像装置の水平転送レジスタ１１の転送先の端部には、この水平転送レジスタ１１によって転送された信号電荷を蓄積するＦＤ領域１２が設けられている。このＦＤ領域１２に蓄積された信号電荷は、電荷検出回路１３によって電気信号に変換され、出力端子１４から外部へ出力される。
【００１５】
また、ＦＤ領域１２の電位を所定電位にリセットするためのリセットトランジスタ１５が設けられている。このリセットトランジスタ１５のソース電極はＦＤ領域１２に、ゲート電極はリセット端子１７にそれぞれ接続されている。リセット端子１７には、チップ１８外に設けられた外部容量１９を介してリセットゲートパルスφＲＧが印加される。
【００１６】
チップ１８上にはさらに、リセットトランジスタ１５のゲート電極（以下、リセットゲートと称する）にバイアス電圧を与えるリセットゲートバイアス回路２０と、リセットトランジスタ１５のドレイン電極（以下、リセットドレインと称する）にバイアス電圧を与えるリセットドレインバイアス回路３０が設けられている。
【００１７】
リセットゲートバイアス回路２０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ２１と、このメモリトランジスタ２１のゲート電極と電源端子１６との間に接続された抵抗２２と、メモリトランジスタ２１のソース電極とグランドとの間に接続された負荷抵抗２３とからなるソースフォロワ回路構成となっており、メモリトランジスタ２１のソース電極がリセットゲートに接続され、当該リセットゲートにバイアス電圧Ｖｒｇを与える。
【００１８】
このリセットゲートバイアス回路２０のメモリトランジスタ２１としては、ゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００１９】
リセットドレインバイアス回路３０も、リセットゲートバイアス回路２０と同様の回路構成となっている。すなわち、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ３１と、このメモリトランジスタ３１のゲート電極と電源端子１６との間に接続された抵抗３２と、メモリトランジスタ３１のソース電極とグランドとの間に接続された負荷抵抗３３とからなるソースフォロワ回路構成となっており、メモリトランジスタ３１のソース電極がリセットドレインに接続され、当該リセットドレインにバイアス電圧Ｖｒｄを与える。
【００２０】
このリセットドレインバイアス回路３０のメモリトランジスタ３１としても、リセットゲートバイアス回路２０の場合と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００２１】
このように、リセットゲートバイアス回路２０とリセットドレインバイアス回路３０とを同一のソースフォロワ回路構成とし、特にその負荷回路（負荷抵抗２３，３３）として同一の回路構成のものを有することで、両バイアス回路２０，３０間のプロセスバラツキを吸収することができる。
【００２２】
上記構成の電荷検出装置において、リセットドレインバイアス回路３０は、そのゲインがリセットゲートバイアス回路２０の電源電圧変動に対する追従性、即ちゲイン（≒０．９５）とリセットゲートのゲイン（≒０．９）を掛け合わせた値（０．９５×０．９＝０．８５５）になるように設定される。
【００２３】
このゲインマッチングの取り方としては、トランジスタサイズを異ならせることによる取り方やその他色々あるが、その一例として、リセットゲートバイアス回路２０のメモリトランジスタ（ソースフォロワトランジスタ）２１を空乏化させてゲインを高くする一方、リセットドレインバイアス回路３０のメモリトランジスタ（ソースフォロワトランジスタ）３１をニュートラル構造にしてゲインを下げる方法を採るものとする。
【００２４】
これにより、リセットドレインバイアス回路３０はニュートラルになるため、例えばＮ型基板のＣＣＤ固体撮像装置に搭載された場合には、画素の信号電荷をＮ型基板に掃き捨てる電子シャッタ動作を行う際に当該Ｎ型基板に印加されるシャッタクロックの影響を受けない。一方、リセットゲートバイアス回路２０は、空乏化でシャッタクロックの影響を受けるものの、外付けの外部容量１９でデカップリングされるので問題にならない。
【００２５】
このように、リセットゲートバイアス回路２０のゲインとリセットゲートのゲインを掛け合わせたゲインを持つリセットドレインバイアス回路３０をリセットトドレインに付加することで、電源電圧ＶＤＤが広範囲で変化しても、完全にリセットドレイン電圧とリセットゲート電圧が追従するようにできる。
【００２６】
例えば、図２に示すように、リセットトランジスタ１５のゲート下のポテンシャルが、リセットドレイン電圧が１１Ｖのとき１１．２Ｖであり、リセットドレイン電圧が１３．５７（＝１１＋３×０．８５５）Ｖのとき１３．７７（＝１１．２＋３×０．９５×０．９）Ｖで、いずれの場合にもリセットドレイン電圧よりも高くなり、確実にリセット動作を行えることになる。
【００２７】
また、リセットゲートバイアス回路２０がメモリトランジスタ２１によるメモリ効果を利用した調整可能なバイアス回路であるのと同様に、リセットドレインバイアス回路３０をもメモリトランジスタ３１によるメモリ効果を利用したバイアス回路構成としたことで、メモリトランジスタ２１，３１のメモリ調整量が少なく、保持力（Ｒｅｔｅｎｔｉｏｎ）に優れたものとなる。
【００２８】
すなわち、例えばリセットゲートのポテンシャルが＋（正）電位方向にシフトした場合は、リセットゲートバイアス回路２０を調整してリセットゲートのバイアス値を−（負）電位方向に下げれば良く、またリセットゲートのポテンシャルが−電位方向にシフトした場合には、リセットドレインバイアス回路３０を調整してリセットドレインのバイアス値を−電位方向に下げることで、リセットトランジスタ１５の動作点を保証できる。その結果、１つのバイアス回路での最大調整量が従来技術の１／２で済み、信頼性を飛躍的に向上できる。
【００２９】
しかも、リセットゲートバイアス回路２０を調整するときは、リセットドレインバイアス回路３０は調整せず、リセットドレインバイアス回路３０を調整するときは、リセットゲートバイアス回路２０は調整しないため、従来技術の場合と同様に調整回数は１回であることに変わりはなく、検査費用の上昇を招くこともない。
【００３０】
図３は、本発明の第２実施形態を示す回路図である。本実施形態においては、リセットドレインバイアス回路４０の回路構成が第１実施形態のそれと異なるのみであり、それ以外は第１実施形態の構成と同じであるため、同等部分には同一符号を付して示し、その説明については重複するので省略する。
【００３１】
図３において、本実施形態に係るリセットドレインバイアス回路４０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリトランジスタ４１と、このメモリトランジスタ４１のゲート電極と電源端子１６との間に接続された抵抗３２と、メモリトランジスタ４１のソース電極とグランドとの間に接続された負荷抵抗４３と、メモリトランジスタ４１のゲート電極とグランドとの間に接続された抵抗４４とからなるソースフォロワ回路構成となっており、メモリトランジスタ４１のソース電極がリセットドレインに接続され、当該リセットドレインにバイアス電圧Ｖｒｄを与える。
【００３２】
このリセットドレインバイアス回路４０のメモリトランジスタ４１としても、リセットゲートバイアス回路２０の場合と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００３３】
第１実施形態に係るリセットドレインバイアス回路３０では、メモリトランジスタ３１のゲート電極に抵抗３２を介して電源電圧ＶＤＤをバイアス電圧として与えることによってゲインマッチングを取っているのに対し、本実施形態に係るリセットドレインバイアス回路４０では、電源端子１６とグランドの間に直列に接続された抵抗４２，４４の分割比（例えば、１：９）によって電源電圧ＶＤＤを分割して得られる電圧をバイアス電圧として与えることによってゲインマッチングを取っている。
【００３４】
この第２実施形態に係る電荷検出装置においても、第１実施形態の場合と同様に、リセットドレインバイアス回路４０は、そのゲインがリセットゲートバイアス回路２０のゲイン（≒０．９５）とリセットゲートのゲイン（≒０．９）を掛け合わせた値（０．９５×０．９＝０．８５５）になるように設定されることで、図４に示すように、電源電圧ＶＤＤが広範囲で変化しても、完全にリセットドレイン電圧とリセットゲート電圧が追従するようにでき、しかもリセットドレインバイアス回路４０がメモリトランジスタ４１によるメモリ効果を利用したバイアス回路構成であることから、メモリトランジスタ２１，４１のメモリ調整量が少なく、保持力に優れたものとなる。
【００３５】
また、メモリトランジスタ４１のゲート電極に、電源電圧ＶＤＤを抵抗分割して得られる電圧をバイアス電圧として与えるようにしたことで、リセットドレインバイアス回路４０のメモリトランジスタ４１とリセットゲートバイアス回路２０のメモリトランジスタ２１の構造やサイズを変える必要がなく（多少のしきい値電圧Ｖｔｈ程度の調整で済む）、両者で回路特性の相関を強くできるため、初期バラツキが小さく、バラツキに強くなる。しかも、抵抗の分割比でゲインマッチングを取れるため、回路の最適化がし易くなる。
【００３６】
図５は、本発明の第３実施形態を示す回路図である。本実施形態においては、リセットドレインバイアス回路５０の回路構成が第１実施形態のそれと異なるのみであり、それ以外は第１実施形態の構成と同じであるため、同等部分には同一符号を付して示し、その説明については重複するので省略する。
【００３７】
図５において、本実施形態に係るリセットドレインバイアス回路５０は、電源端子１６とグランドの間に直列に接続された抵抗５１および抵抗５２からなる抵抗分割式のバイアス回路構成となっており、この抵抗５１，５２の共通接続点５３がリセットドレインに接続され、当該リセットドレインに抵抗５１，５２の分割比によって分割して得られる電圧をバイアス電圧として与える。ここで、抵抗５１，５２の抵抗比を２．９：１７．１に設定することで、約０．８５５（＝１７．１／２０＝０．９５×０．９）の分割比が得られる。
【００３８】
この第３実施形態に係る電荷検出装置においても、第１実施形態の場合と同様に、リセットゲートバイアス回路２０のゲインとリセットゲートのゲインを掛け合わせた分割比（０．９５×０．９＝０．８５５）、即ちゲインを持つリセットドレインバイアス回路５０をリセットトドレインに付加したことで、比較的シンプルな構成にて、電源電圧ＶＤＤの広範囲な変化に対して完全にリセットドレイン電圧とリセットゲート電圧が追従するようにできる。
【００３９】
例えば、図６に示すように、リセットトランジスタ１５のゲート下のポテンシャルが、リセットドレイン電圧が１０．２６（＝１２×１７．１／２０）Ｖのとき１０．４６Ｖであり、リセットドレイン電圧が１２．８２５（＝１５×１７．１／２０）Ｖのとき１３．０２５（＝１０．４６＋３×０．９５×０．９）Ｖで、いずれの場合にもリセットドレイン電圧よりも高くなり、確実にリセット動作を行えることになる。
【００４０】
以上説明した第１，第２又は第３実施形態に係る電荷検出装置は、例えば図７に示す如きインターライン転送方式のＣＣＤエリアセンサにおいて、その水平転送レジスタの後段に設けられる電荷検出部として用いられる。
【００４１】
図７において、行（垂直）方向および列（水平）方向にマトリクス状に配列され、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（画素）６１と、これらセンサ部６１の垂直列ごとに設けられ、各センサ部６１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直転送する複数本の垂直転送レジスタ６２とによって撮像エリア６３が構成されている。
【００４２】
この撮像エリア６３において、センサ部６１は例えばＰＮ接合のフォトダイオードから構成されている。垂直転送レジスタ６２は、例えば４相の垂直転送パルスφＶ１〜φＶ４によって転送駆動され、各センサ部６１から読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【００４３】
撮像エリア６３の図面上の下側には、水平転送レジスタ６４が配されている。この水平転送レジスタ６４には、複数本の垂直転送レジスタ６２の各々から１ラインに相当する信号電荷が順次転送される。水平転送レジスタ６４は、例えば２相の水平転送クロックφＨ１，φＨ２によって転送駆動され、複数本の垂直転送レジスタ６２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【００４４】
水平転送レジスタ６４の転送先側の端部には、フローティング・ディフュージョン・アンプ構成の電荷検出部６５が設けられている。この電荷検出部６５として、先述した第１，第２又は第３実施形態に係る電荷検出装置が用いられる。一例として、第１実施形態に係る電荷検出装置を用いた場合の電荷検出部６５の周辺の構成を図８に示す。
【００４５】
図８において、例えばＮ型の半導体基板７１上のＰ型ウェル領域７２の表面側に、水平転送レジスタ６４および電荷検出部６５が形成されている。すなわち、水平転送レジスタ６４は、Ｐ型ウェル領域７２上に形成されたＮ型の転送チャネル領域７３の上方に、ゲート絶縁膜（図示せず）を介して形成された２層構造の第１，第２の転送電極７４，７５が、転送方向に沿って交互に複数配列されることによって構成されている。
【００４６】
第２の転送電極７５の各々の下の転送チャネル領域７３には、Ｐ型の不純物領域７６が例えばイオン注入によって形成されている。これにより、第１の転送電極７４をストレージ電極とするストレージ部と、第２の転送電極７５をトランスファ電極とするトランスファ部とを有する電荷転送部が形成される。そして、互いに隣り合う２つのストレージ電極７４およびトランスファ電極７５を対とし、１つおきの対と、他の１つおきの対にそれぞれ２相の水平転送パルスφＨ１，φＨ２が印加される。
【００４７】
また、水平転送レジスタ６４の最終段の転送部の後ろには、２層目のゲート電極７７がゲート絶縁膜（図示せず）を介して形成されて水平出力ゲート部ＨＯＧを構成している。この水平出力ゲート部ＨＯＧのゲート電極７７には固定のゲート電圧、例えばグランド電位が印加されている。この水平出力ゲート部ＨＯＧの後段に、電荷検出部６５が配される。
【００４８】
電荷検出部６５は、水平出力ゲート部ＨＯＧに隣接して形成され、水平出力ゲート部ＨＯＧを介して注入される信号電荷を蓄積するＦＤ領域（Ｎ+ 型不純物領域）７８と、このＦＤ領域７８の信号電荷を掃き捨てるためのリセットドレイン領域（Ｎ+ 型不純物領域）７９と、ＦＤ領域７８とリセットドレイン領域７９の間のチャネル領域の上方にゲート絶縁膜（図示せず）を介して形成されたリセットゲート電極８０とを有する構造となっている。
【００４９】
この電荷検出部６５において、ＦＤ領域７８が図１のＦＤ領域１２に相当し、リセットドレイン領域７９およびリセットゲート電極８０によって図１のリセットトランジスタ１５が構成されている。そして、ＦＤ領域７８に蓄積された信号電荷が、ＦＤ領域７８に接続された電荷検出回路１３によって電気信号に変換されて出力されるとともに、リセットゲート電極８０にリセットゲートパルスφＲＧが印加されることで、画素単位でリセットされる。
【００５０】
ここで、、リセットゲート電極８０には、図１に示す回路構成のリセットゲートバイアス回路２０によってバイアス電圧Ｖｒｇが印加される。また、リセットドレイン領域７９には、図１の回路構成のリセットドレインバイアス回路３０によってバイアス電圧Ｖｒｄが印加される。
【００５１】
上述したように、第１実施形態に係る電荷検出装置を、例えばＣＣＤエリアセンサにおける水平転送レジスタ６４の後段の電荷検出部６５として用いることにより、当該電荷検出装置が電源電圧ＶＤＤの広範囲な変化に対して、常にリセットトランジスタ１５の動作点を保証できることから、デバイスの小型化、低消費電力化の流れで、電源電圧ＶＤＤが１５Ｖから１２Ｖに変わる過渡期でも、１５Ｖと１２Ｖの両方で正常に動作可能なＣＣＤエリアセンサを実現できる。
【００５２】
なお、本適用例では、ＣＣＤエリアセンサの電荷検出部に適用した場合について説明したが、これに限定されるものではなく、ＣＣＤリニアセンサなど信号電荷を検出して電気信号に変換する電荷検出部を備えた固体撮像装置全般に適用可能であり、さらに固体撮像装置の電荷検出部のみならず、ＣＣＤ遅延素子の電荷検出部など、電荷転送装置の電荷検出部にも適用可能である。また、第２，第３の実施形態についても、第１実施形態と同様に適用可能である。
【００５３】
【発明の効果】
以上説明したように、本発明によれば、信号電荷を蓄積するＦＤ領域およびこのＦＤ領域に蓄えられた信号電荷をリセットするリセットトランジスタを有する電荷検出装置において、リセットゲートバイアス回路に加えて、リセットトランジスタのドレイン電極に、ゲインが１．０よりも小なるリセットドレインバイアス回路を付加したことで、電源電圧が変動した際に、リセットトランジスタのドレイン電圧の変動を、電源電圧の変動よりも小さく抑えることができるため、電源電圧の広範囲な変化に対して、常にリセットトランジスタの動作点を保証できることになる。
【図面の簡単な説明】
【図１】本発明の第１実施形態を示す回路図である。
【図２】第１実施形態に係る動作説明図である。
【図３】本発明の第２実施形態を示す回路図である。
【図４】第２実施形態に係る動作説明図である。
【図５】本発明の第３実施形態を示す回路図である。
【図６】第３実施形態に係る動作説明図である。
【図７】本発明に係るＣＣＤエリアセンサを示す概略構成図である。
【図８】第１実施形態の適用例を示す概略構成図である。
【図９】従来例を示す回路図である。
【図１０】従来例に係る動作説明図である。
【符号の説明】
１２，７８ フローティング・ディフュージョン（ＦＤ）領域
１３ 電荷検出回路 １５ リセットトランジスタ １８ チップ
１９ 外部容量 ２０，３０，４０ リセットゲートバイアス回路
２１，３１，４１ メモリトランジスタ ２３，３３，４３ 負荷抵抗
Claims (30)
- 信号電荷を蓄積する浮遊容量と、前記浮遊容量に蓄えられた信号電荷を検出する検出回路と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路とを具備する電荷検出装置であって、
電源電圧が与えられる電源端子にドレイン電極が接続されたトランジスタと、当該トランジスタのソース電極に接続された負荷回路とによって構成され、１．０よりも小なるゲインを有し、前記リセットトランジスタのドレイン電極に前記電源電圧に基づくバイアス電圧を与えるリセットドレインバイアス回路
を備えたことを特徴とする電荷検出装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は共に、ゲート電極に電源電圧が与えられるソースフォロワ回路構成である
ことを特徴とする請求項１記載の電荷検出装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、同一回路構成の負荷回路を有する
ことを特徴とする請求項２記載の電荷検出装置。 - 前記リセットドレインバイアス回路は、そのゲインが前記リセットゲートバイアス回路のゲインと前記リセットトランジスタのゲート電極のゲインの積になるように設定されている
ことを特徴とする請求項１記載の電荷検出装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源電圧がバイアス電圧として与えられる
ことを特徴とする請求項４記載の電荷検出装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源とグランド間における抵抗分割によって得られる電圧がバイアス電圧として与えられる
ことを特徴とする請求項４記載の電荷検出装置。 - 前記リセットゲートバイアス回路のソースフォロワトランジスタは空乏化構造となっており、前記リセットドレインバイアス回路のソースフォロワトランジスタはニュートラル構造となっている
ことを特徴とする請求項５記載の電荷検出装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、サイズが異なるソースフォロワトランジスタを有する
ことを特徴とする請求項５記載の電荷検出装置。 - 前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項１記載の電荷検出装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項１記載の電荷検出装置。 - 信号電荷を転送する電荷転送部と、前記電荷転送部によって転送された信号電荷を蓄積する浮遊容量と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路とを具備する電荷転送装置であって、
電源電圧が与えられる電源端子にドレイン電極が接続されたトランジスタと、当該トランジスタのソース電極に接続された負荷回路とによって構成され、１．０よりも小なるゲインを有し、前記リセットトランジスタのドレイン電極に前記電源電圧に基づくバイアス電圧を与えるリセットドレインバイアス回路
を備えたことを特徴とする電荷転送装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は共に、ゲート電極に電源電圧が与えられるソースフォロワ回路構成である
ことを特徴とする請求項１１記載の電荷転送装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、同一回路構成の負荷回路を有する
ことを特徴とする請求項１２記載の電荷転送装置。 - 前記リセットドレインバイアス回路は、そのゲインが前記リセットゲートバイアス回路のゲインと前記リセットトランジスタのゲート電極のゲインの積になるように設定されている
ことを特徴とする請求項１１記載の電荷転送装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源電圧がバイアス電圧として与えられる
ことを特徴とする請求項１４記載の電荷転送装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源とグランド間における抵抗分割によって得られる電圧がバイアス電圧として与えられる
ことを特徴とする請求項１４記載の電荷転送装置。 - 前記リセットゲートバイアス回路のソースフォロワトランジスタは空乏化構造となっており、前記リセットドレインバイアス回路のソースフォロワトランジスタはニュートラル構造となっている
ことを特徴とする請求項１５記載の電荷転送装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、サイズが異なるソースフォロワトランジスタを有する
ことを特徴とする請求項１５記載の電荷転送装置。 - 前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項１１記載の電荷転送装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項１１記載の電荷転送装置。 - 複数の画素と、前記画素で得られた信号電荷を転送する電荷転送部と、前記電荷転送部によって転送された信号電荷を蓄積する浮遊容量と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路とを具備する固体撮像装置であって、
電源電圧が与えられる電源端子にドレイン電極が接続されたトランジスタと、当該トランジスタのソース電極に接続された負荷回路とによって構成され、１．０よりも小なるゲインを有し、前記リセットトランジスタのドレイン電極に前記電源電圧に基づくバイアス電圧を与えるリセットドレインバイアス回路
を備えたことを特徴とする固体撮像装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は共に、ゲート電極に電源電圧が与えられるソースフォロワ回路構成である
ことを特徴とする請求項２１記載の固体撮像装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、同一回路構成の負荷回路を有する
ことを特徴とする請求項２２記載の固体撮像装置。 - 前記リセットドレインバイアス回路は、そのゲインが前記リセットゲートバイアス回路のゲインと前記リセットトランジスタのゲート電極のゲインの積になるように設定されている
ことを特徴とする請求項２１記載の固体撮像装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源電圧がバイアス電圧として与えられる
ことを特徴とする請求項２４記載の固体撮像装置。 - 前記リセットドレインバイアス回路のソースフォロワトランジスタは、そのゲート電極に電源とグランド間における抵抗分割によって得られる電圧がバイアス電圧として与えられる
ことを特徴とする請求項２４記載の固体撮像装置。 - 前記リセットゲートバイアス回路のソースフォロワトランジスタは空乏化構造となっており、前記リセットドレインバイアス回路のソースフォロワトランジスタはニュートラル構造となっている
ことを特徴とする請求項２５記載の固体撮像装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、サイズが異なるソースフォロワトランジスタを有する
ことを特徴とする請求項２５記載の固体撮像装置。 - 前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項２１記載の固体撮像装置。 - 前記リセットゲートバイアス回路および前記リセットドレインバイアス回路は、メモリ効果を利用した調整可能なバイアス回路である
ことを特徴とする請求項２１記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01538797A JP4069475B2 (ja) | 1997-01-29 | 1997-01-29 | 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01538797A JP4069475B2 (ja) | 1997-01-29 | 1997-01-29 | 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 |
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| Publication Number | Publication Date |
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| JPH10214961A JPH10214961A (ja) | 1998-08-11 |
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Family Applications (1)
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| JP01538797A Expired - Lifetime JP4069475B2 (ja) | 1997-01-29 | 1997-01-29 | 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 |
Country Status (1)
| Country | Link |
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| JP (1) | JP4069475B2 (ja) |
-
1997
- 1997-01-29 JP JP01538797A patent/JP4069475B2/ja not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
| JPH10214961A (ja) | 1998-08-11 |
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