JP4207268B2 - 電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、信号電荷を検出して電気信号に変換する電荷検出装置、並びにこれを搭載した電荷転送装置および固体撮像装置に関する。
【０００２】
【従来の技術】
電荷転送装置や固体撮像装置には、電荷転送部によって転送されてきた信号電荷を検出して電気信号に変換する電荷検出装置が設けられている。この電荷検出装置として、電源電圧の広範囲な変化に対しても、常にリセットトランジスタの動作点を保証可能な構成のものが本出願人により提案されている（特開平１０−２１４９６１号公報参照）。この従来例に係る電荷検出装置の構成を図３に示す。
【０００３】
図３において、例えばＣＣＤ固体撮像装置の水平転送レジスタ（図中、Ｈレジと記す）１０１の転送先側の端部には、この水平転送レジスタ１０１によって転送されてきた信号電荷を蓄積するフローティングディフュージョン（浮遊容量）領域（以下、ＦＤ領域と称する）１０２が設けられている。このＦＤ領域１０２に蓄積された信号電荷は、電荷検出回路１０３によって検出され、電気信号に変換されて出力端子１０４から外部へ出力される。
【０００４】
また、ＦＤ領域１０２の電位を所定電位にリセットするためのリセットトランジスタ１０５が設けられている。このリセットトランジスタ１０５のソース電極はＦＤ領域１０２に、ゲート電極はリセット端子１０６にそれぞれ接続されている。リセット端子１０６には、チップ１０７外に設けられた外部容量１０８を介してリセットゲートパルスφＲＧが印加される。
【０００５】
チップ１０７上にはさらに、リセットトランジスタ１０５のゲート電極にバイアス電圧Ｖｒｇを与えるリセットゲートバイアス回路１１０と、リセットトランジスタ１０５のドレイン電極にバイアス電圧Ｖｒｄを与えるリセットドレインバイアス回路１２０とが設けられている。
【０００６】
リセットゲートバイアス回路１１０は、ドレイン電極が電源端子１０９に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ（メモリトランジスタ）１１１と、このドライブトランジスタ１１１のゲート電極とドレイン電極との間に接続された抵抗１１２と、ドライブトランジスタ１１１のソース電極とグランドとの間に接続された抵抗１１３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ１１１のソース電極がリセットトランジスタ１０５のゲート電極に接続されて当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【０００７】
リセットドレインバイアス回路１２０も、リセットゲートバイアス回路１１０と同様の回路構成となっている。すなわち、ドレイン電極が電源端子１０９に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ１２１と、このドライブトランジスタ１２１のゲート電極とドレイン電極との間に接続された抵抗１２２と、ドライブトランジスタ１２１のソース電極とグランドとの間に接続された抵抗１２３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ１２１のソース電極がリセットトランジスタ１０５のドレイン電極に接続されて当該ドレイン電極にバイアス電圧Ｖｒｄを与える構成となっている。
【０００８】
【発明が解決しようとする課題】
上記構成の従来例に係る電荷検出装置では、リセットゲートバイアス回路１１０のメモリ効果を持つドライブトランジスタ（ソースフォロワトランジスタ）１１１を空乏化構造とし、リセットドレインバイアス回路１２０のメモリ効果を持つドライブトランジスタ（ソースフォロワトランジスタ）１２１をニュートラル構造とすることで、ゲインマッチングをとっている。
【０００９】
ところが、リセットゲートバイアス回路１１０の空乏化構造により、例えばＣＣＤ固体撮像装置において、画素の信号電荷を半導体基板に掃き捨てる電子シャッター動作を行う際に、リセットゲートバイアス回路１１０が当該基板に印加されるシャッターパルスの影響、即ちドライブトランジスタ１１１のバックゲート効果を受けるため、デカップリングのための外部容量１０８の容量値が大きくなり、この外部容量１０８の内蔵化（オンチップ化）が困難になるという課題がある。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧の変動があっても常に良好なリセット動作ができるようにゲインマッチングをとるとともに、デカップリングのための外部容量の小容量化を可能とした電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明では、信号電荷を蓄積するＦＤ領域と、このＦＤ領域に蓄えられた信号電荷を検出する検出回路と、ＦＤ領域の電位を所定電位にリセットするリセットトランジスタと、このリセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路と、リセットトランジスタのドレイン電極にバイアス電圧を与えるリセットドレインバイアス回路とを具備する電荷検出装置において、リセットドレインバイアス回路が、リセットゲートバイアス回路と同等のゲインを有する一方のソースフォロワ回路と、リセットトランジスタのゲート電極と同等のゲインを有する他方のソースフォロワ回路の２段のソースフォロワ構成となっている。
【００１２】
上記構成の電荷検出装置において、リセットドレインバイアス回路の一方のソースフォロワ回路をリセットゲートバイアス回路と同等ゲインとし、他方のソースフォロワ回路をリセットトランジスタのゲート電極と同等ゲインとすることで、リセットゲートバイアス回路を空乏化構造としなくても、ゲインマッチングをとることができる。これにより、リセットゲートバイアス回路が基板印加時のシャッターパルスの影響、即ちドライブトランジスタのバックゲート効果を受けなくなるため、デカップリング用の容量を小容量化できる。そして、この電荷検出装置は、固体撮像装置の電荷検出部や電荷転送装置の電荷検出部として用いられる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、例えばＣＣＤ固体撮像装置に搭載された本発明の一実施形態に係る電荷検出装置の構成を示す回路図である。
【００１４】
図１において、ＣＣＤ固体撮像装置の水平転送レジスタ（図中、Ｈレジと記す）１１の転送先側の端部には、この水平転送レジスタ１１によって転送されてきた信号電荷を蓄積するＦＤ（フローティングディフュージョン；浮遊容量）領域１２が設けられている。このＦＤ領域１２に蓄積された信号電荷は、電荷検出回路１３によって電気信号に変換され、出力端子１４から外部へ出力される。
【００１５】
また、ＦＤ領域１２の電位を所定電位にリセットするためのリセットトランジスタ１５が設けられている。このリセットトランジスタ１５のソース電極はＦＤ領域１２に、ゲート電極は容量１７を介してリセット端子１８にそれぞれ接続されている。リセット端子１８には、チップ１９の外部からリセットゲートパルスφＲＧが印加される。
【００１６】
チップ１９上にはさらに、リセットトランジスタ１５のゲート電極にバイアス電圧Ｖｒｇを与えるリセットゲートバイアス回路２０と、リセットトランジスタ１５のドレイン電極にバイアス電圧Ｖｒｄを与えるリセットドレインバイアス回路３０が設けられている。
【００１７】
リセットゲートバイアス回路２０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ（メモリトランジスタ）２１と、このドライブトランジスタ２１のゲート電極と電源端子１６との間に接続された抵抗２２と、ドライブトランジスタ２１のソース電極とグランドとの間に接続された負荷抵抗２３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ２１のソース電極がリセットトランジスタ１５のゲート電極に接続されて当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【００１８】
このリセットゲートバイアス回路２０のメモリ効果を持つドライブトランジスタ２１としては、ゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor) 構造のものが用いられる。また、このリセットゲートバイアス回路２０は、ダイオード特性を示すロークランプ回路として働き、そのクランプ電位はドライブトランジスタ２１の出力電圧である。
【００１９】
一方、リセットドレインバイアス回路３０は、２段のソースフォロワ回路構成となっている。そして、このリセットドレインバイアス回路３０において、１段目のソースフォロワ回路は、リセットゲートバイアス回路２０と同じ回路構成、即ちドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ３１と、このドライブトランジスタ３１のゲート電極と電源端子１６との間に接続された抵抗３２と、ドライブトランジスタ３１のソース電極とグランドとの間に接続された負荷抵抗３３とから構成されている。
【００２０】
また、２段目のソースフォロワ回路は、ドレイン電極が電源端子１６に接続されかつゲート電極が１段目のドライブトランジスタ３１のソース電極に接続されたドライブトランジスタ３４と、このドライブトランジスタ３４のソース電極とグランドとの間に接続された負荷抵抗３５とから構成されている。そして、２段目のドライブトランジスタ３４のソース電極がリセットトランジスタ１５のドレイン電極に接続され、当該ドレイン電極にバイアス電圧Ｖｒｄを与える。
【００２１】
このリセットドレインバイアス回路３０の１段目のソースフォロワ回路のメモリ効果を持つドライブトランジスタ３１としても、リセットゲートバイアス回路２０のドライブトランジスタ２１と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００２２】
ところで、リセットゲートバイアス回路２０とリセットドレインバイアス回路３０とを持つ電荷検出装置において、リセットドレインバイアス回路３０のゲインは、リセットゲートバイアス回路２０とリセットトランジスタ１５のゲート電極の各ゲインの積になるのが理想である。したがって、ゲインをかなり低く作る必要がある。また、リセットゲートバイアス回路２０やリセットトランジスタ１５のゲート電極の各ポテンシャルばらつきを考えると、リセットドレインバイアス回路３０に両者と同様なばらつきを持つ回路を使うことが望まれる。
【００２３】
そこで、本実施形態に係る電荷検出回路では、リセットドレインバイアス回路３０を上述したようにソースフォロワの２段構成とする。そして、このリセットドレインバイアス回路３０において、１段目のソースフォロワ回路をリセットゲートバイアス回路２０と同等の回路構成としてゲインやばらつきのマッチングをとり、２段目のソースフォロワ回路をリセットトランジスタ１５と同等の構成としてゲインやばらつきのマッチングをとっている。
【００２４】
具体的には、リセットゲートバイアス回路２０として、上述したようにＭＯＮＯＳ構造のメモリ式バイアス回路を用いた場合、リセットドレインバイアス回路３０の１段目のソースフォロワ回路にも同構造のバイアス回路を使う。ここで、両者の違いは、多少のＶｔｈ（閾値電圧）合わせ込み程度とする。これにより、ゲインやばらつきのマッチングが完全にとれる。したがって、両者のバイアス回路２０，３０のドライブトランジスタ２１，３１をニュートラル構造としてゲインを落としても全く問題はない。
【００２５】
このように、リセットゲートバイアス回路２０のドライブトランジスタ２１およびリセットドレインバイアス回路３０の１段目のドライブトランジスタ３１をニュートラル構造とすることにより、ＣＣＤ固体撮像装置において、画素の信号電荷を半導体基板に掃き捨てる電子シャッター動作を行う際に、リセットゲートバイアス回路２０が当該基板に印加されるシャッターパルスの影響、即ちドライブトランジスタ２１のバックゲート効果を受けなくなるため、デカップリングのための容量１７の容量値が小さくて済む。その結果、容量１７のチップ１９への内蔵化、即ちオンチップ化が可能となる。
【００２６】
また、リセットドレインバイアス回路３０において、２段目のソースフォロワ回路のドライブトランジスタ３４として、リセットトランジスタ１５と同等構造のトランジスタを使う。ここで、両者の違いは、多少のＶｔｈ合わせ込みとトランジスタサイズ（チャネル幅Ｗ／チャネル長Ｌ）とする。リセットトランジスタ１５は、電荷電圧変換部であるＦＤ領域１２の寄生容量を減らすために、一般に小さなサイズで作られる。これに伴って、リセットドレインバイアス回路３０の２段目のソースフォロワ回路のドライブトランジスタ３４のサイズを小さくしても良い。
【００２７】
ところが、両者共ドレイン対ソース間電圧差Ｖｄｓがほぼ一定な動作であり、ショートチャネル効果が現れにくく、リセットトランジスタ１５の小さいサイズに対して、リセットドレインバイアス回路３０のドライブトランジスタ３４を大きなサイズとしてもゲインのマッチングを良好にとることができる。もしもゲインにズレがある場合は、意図的に、トランジスタのサイズ、プロファイルあるいはゲート酸化膜の膜厚などを調整しても良い。
【００２８】
例えば、リセットトランジスタ１５のサイズが極端に小さい場合は、ナローチャネル効果でゲインが落ちることがある。この場合は、リセットトランジスタ１５を空乏化構造とし、リセットドレインバイアス回路３０の２段目のソースフォロワ回路のドライブトランジスタ３４をニュートラル構造としてゲインマッチングをとる。すると、リセットドレインバイアス回路３０はシャッターパルスの影響を受けず、リセットトランジスタ１５はゲインが向上してＦＤ領域１２のダイナミックレンジをとりやすくなる（もしくは、リセットゲートパルスφＲＧの振幅を低減できる）。ここで、空乏化構造とは、リセットトランジスタ１５のウエルが電位的に空乏化状態にあることを言い、ニュートラル構造とは、ウエルが電位的にニュートラル状態にあることを言う。
【００２９】
また、リセットトランジスタ１５の動作点のばらつき調整に関しては、リセットゲートバイアス回路２０の調整や、リセットドレインバイアス回路３０の１段目のソースフォロワ回路の調整にてマッチングをとることができる。
【００３０】
すなわち、例えばリセットトランジスタ１５のゲート電極のポテンシャルが正電位方向にシフトした場合には、リセットゲートバイアス回路２０を調整してゲート電極のバイアス電圧Ｖｒｇの値を負電位方向に下げれば良く、またリセットトランジスタ１５のゲート電極のポテンシャルが負電位方向にシフトした場合には、リセットドレインバイアス回路３０の１段目のソースフォロワ回路を調整してドレイン電極のバイアス電圧Ｖｒｄの値を負電位方向に下げることで、リセットトランジスタ１５の動作点を保証できる。
【００３１】
なお、本実施形態では、リセットドレインバイアス回路３０において１段目のソースフォロワ回路がリセットゲートバイアス回路２０と同等のゲインを有し、２段目のソースフォロワ回路がリセットトランジスタ１５のゲート電極と同等のゲインを有する構成としたが、リセットトランジスタ１５のバラツキが調整不要な場合、もしくは正電位方向にしかシフトしない場合は、リセットドレインバイアス回路３０での調整は不要なため、１段目のソースフォロワ回路と２段目のソースフォロワ回路を入れ換えても良い。
【００３２】
また、リセットゲートバイアス回路２０およびリセットドレインバイアス回路３０の１段目のソースフォロワ回路の消費電流は、ロークランプ回路の逆バイアス時のアイドリング電流のみで微小なものである。したがって、同じ消費電流のバイアス回路を例えば抵抗分割回路で実現しようとすると、高抵抗の抵抗素子を必要とするため回路の占有面積が極めて大きなものとなるが、ソースフォロワ回路構成を採ることで、回路の占有面積を小さくできる。
【００３３】
以上説明した本実施形態に係る電荷検出装置は、例えば図２に示す如きインターライン転送方式のＣＣＤエリアセンサにおいて、その水平転送レジスタの後段に設けられる電荷検出部として用いられる。なお、ＣＣＤエリアセンサの転送方式は、インターライン転送方式に限られるものではない。
【００３４】
図２において、行（垂直）方向および列（水平）方向にマトリクス状に配列され、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（画素）４１と、これらセンサ部４１の垂直列ごとに設けられ、各センサ部４１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直方向に転送する複数本の垂直転送レジスタ４２とによって撮像エリア４３が構成されている。
【００３５】
この撮像エリア４３において、センサ部４１は例えばＰＮ接合のフォトダイオードから構成されている。垂直転送レジスタ４２は、例えば４相の垂直転送パルスφＶ１〜φＶ４によって転送駆動され、各センサ部４１から読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【００３６】
撮像エリア４３の図面上の下側には、水平転送レジスタ４４が配されている。この水平転送レジスタ４４には、複数本の垂直転送レジスタ４２の各々から１ライン（１走査線）に相当する信号電荷が順次転送される。水平転送レジスタ４４は、例えば２相の水平転送クロックφＨ１，φＨ２によって転送駆動され、複数本の垂直転送レジスタ４２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【００３７】
水平転送レジスタ４４の転送先側の端部には、フローティングディフュージョンアンプ構成の電荷検出部４５が設けられている。この電荷検出部４５として、先述した実施形態に係る電荷検出装置が用いられる。これによれば、当該電荷検出装置が電源電圧ＶＤＤの広範囲な変化に対して、常にリセットトランジスタ１５の動作点を保証できることから、デバイスの小型化、低消費電力化の流れで、電源電圧ＶＤＤが１５Ｖから１２Ｖに変わる過渡期でも、１５Ｖと１２Ｖの両方で正常に動作可能なＣＣＤエリアセンサを実現できる。
【００３８】
なお、本適用例では、ＣＣＤエリアセンサの電荷検出部に適用した場合について説明したが、これに限定されるものではなく、ＣＣＤリニアセンサなど信号電荷を検出して電気信号に変換する電荷検出部を備えた固体撮像装置全般に適用可能であり、さらに固体撮像装置の電荷検出部のみならず、ＣＣＤ遅延素子の電荷検出部など、電荷転送装置の電荷検出部にも適用可能である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、リセットドレインバイアス回路を２段のソースフォロワ回路構成とするとともに、一方のソースフォロワ回路をリセットゲートバイアス回路と同等ゲインとし、他方のソースフォロワ回路をリセットトランジスタのゲート電極と同等ゲインとしたことにより、電源変動があっても常に良好なリセット動作ができるとともに、リセットゲートバイアス回路を空乏化構造としなくてもゲインマッチングをとることができる。したがって、リセットゲートバイアス回路が基板印加時のシャッターパルスの影響を受けなくなるため、デカップリング用容量の小容量化が図れ、これに伴って当該容量のオンチップ化も可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電荷検出装置の構成を示す回路図である。
【図２】本発明に係るＣＣＤエリアセンサを示す概略構成図である。
【図３】従来例を示す回路図である。
【符号の説明】
１１…水平転送レジスタ、１２…ＦＤ（フローティングディフュージョン）領域、１３…電荷検出回路、１５…リセットトランジスタ、２０…リセットゲートバイアス回路、２１，３１…メモリ効果を持つドライブトランジスタ、２３，３３，３５…負荷抵抗、３０…リセットドレインバイアス回路
【発明の属する技術分野】
本発明は、信号電荷を検出して電気信号に変換する電荷検出装置、並びにこれを搭載した電荷転送装置および固体撮像装置に関する。
【０００２】
【従来の技術】
電荷転送装置や固体撮像装置には、電荷転送部によって転送されてきた信号電荷を検出して電気信号に変換する電荷検出装置が設けられている。この電荷検出装置として、電源電圧の広範囲な変化に対しても、常にリセットトランジスタの動作点を保証可能な構成のものが本出願人により提案されている（特開平１０−２１４９６１号公報参照）。この従来例に係る電荷検出装置の構成を図３に示す。
【０００３】
図３において、例えばＣＣＤ固体撮像装置の水平転送レジスタ（図中、Ｈレジと記す）１０１の転送先側の端部には、この水平転送レジスタ１０１によって転送されてきた信号電荷を蓄積するフローティングディフュージョン（浮遊容量）領域（以下、ＦＤ領域と称する）１０２が設けられている。このＦＤ領域１０２に蓄積された信号電荷は、電荷検出回路１０３によって検出され、電気信号に変換されて出力端子１０４から外部へ出力される。
【０００４】
また、ＦＤ領域１０２の電位を所定電位にリセットするためのリセットトランジスタ１０５が設けられている。このリセットトランジスタ１０５のソース電極はＦＤ領域１０２に、ゲート電極はリセット端子１０６にそれぞれ接続されている。リセット端子１０６には、チップ１０７外に設けられた外部容量１０８を介してリセットゲートパルスφＲＧが印加される。
【０００５】
チップ１０７上にはさらに、リセットトランジスタ１０５のゲート電極にバイアス電圧Ｖｒｇを与えるリセットゲートバイアス回路１１０と、リセットトランジスタ１０５のドレイン電極にバイアス電圧Ｖｒｄを与えるリセットドレインバイアス回路１２０とが設けられている。
【０００６】
リセットゲートバイアス回路１１０は、ドレイン電極が電源端子１０９に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ（メモリトランジスタ）１１１と、このドライブトランジスタ１１１のゲート電極とドレイン電極との間に接続された抵抗１１２と、ドライブトランジスタ１１１のソース電極とグランドとの間に接続された抵抗１１３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ１１１のソース電極がリセットトランジスタ１０５のゲート電極に接続されて当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【０００７】
リセットドレインバイアス回路１２０も、リセットゲートバイアス回路１１０と同様の回路構成となっている。すなわち、ドレイン電極が電源端子１０９に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ１２１と、このドライブトランジスタ１２１のゲート電極とドレイン電極との間に接続された抵抗１２２と、ドライブトランジスタ１２１のソース電極とグランドとの間に接続された抵抗１２３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ１２１のソース電極がリセットトランジスタ１０５のドレイン電極に接続されて当該ドレイン電極にバイアス電圧Ｖｒｄを与える構成となっている。
【０００８】
【発明が解決しようとする課題】
上記構成の従来例に係る電荷検出装置では、リセットゲートバイアス回路１１０のメモリ効果を持つドライブトランジスタ（ソースフォロワトランジスタ）１１１を空乏化構造とし、リセットドレインバイアス回路１２０のメモリ効果を持つドライブトランジスタ（ソースフォロワトランジスタ）１２１をニュートラル構造とすることで、ゲインマッチングをとっている。
【０００９】
ところが、リセットゲートバイアス回路１１０の空乏化構造により、例えばＣＣＤ固体撮像装置において、画素の信号電荷を半導体基板に掃き捨てる電子シャッター動作を行う際に、リセットゲートバイアス回路１１０が当該基板に印加されるシャッターパルスの影響、即ちドライブトランジスタ１１１のバックゲート効果を受けるため、デカップリングのための外部容量１０８の容量値が大きくなり、この外部容量１０８の内蔵化（オンチップ化）が困難になるという課題がある。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、電源電圧の変動があっても常に良好なリセット動作ができるようにゲインマッチングをとるとともに、デカップリングのための外部容量の小容量化を可能とした電荷検出装置並びにこれを搭載した電荷転送装置および固体撮像装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明では、信号電荷を蓄積するＦＤ領域と、このＦＤ領域に蓄えられた信号電荷を検出する検出回路と、ＦＤ領域の電位を所定電位にリセットするリセットトランジスタと、このリセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路と、リセットトランジスタのドレイン電極にバイアス電圧を与えるリセットドレインバイアス回路とを具備する電荷検出装置において、リセットドレインバイアス回路が、リセットゲートバイアス回路と同等のゲインを有する一方のソースフォロワ回路と、リセットトランジスタのゲート電極と同等のゲインを有する他方のソースフォロワ回路の２段のソースフォロワ構成となっている。
【００１２】
上記構成の電荷検出装置において、リセットドレインバイアス回路の一方のソースフォロワ回路をリセットゲートバイアス回路と同等ゲインとし、他方のソースフォロワ回路をリセットトランジスタのゲート電極と同等ゲインとすることで、リセットゲートバイアス回路を空乏化構造としなくても、ゲインマッチングをとることができる。これにより、リセットゲートバイアス回路が基板印加時のシャッターパルスの影響、即ちドライブトランジスタのバックゲート効果を受けなくなるため、デカップリング用の容量を小容量化できる。そして、この電荷検出装置は、固体撮像装置の電荷検出部や電荷転送装置の電荷検出部として用いられる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、例えばＣＣＤ固体撮像装置に搭載された本発明の一実施形態に係る電荷検出装置の構成を示す回路図である。
【００１４】
図１において、ＣＣＤ固体撮像装置の水平転送レジスタ（図中、Ｈレジと記す）１１の転送先側の端部には、この水平転送レジスタ１１によって転送されてきた信号電荷を蓄積するＦＤ（フローティングディフュージョン；浮遊容量）領域１２が設けられている。このＦＤ領域１２に蓄積された信号電荷は、電荷検出回路１３によって電気信号に変換され、出力端子１４から外部へ出力される。
【００１５】
また、ＦＤ領域１２の電位を所定電位にリセットするためのリセットトランジスタ１５が設けられている。このリセットトランジスタ１５のソース電極はＦＤ領域１２に、ゲート電極は容量１７を介してリセット端子１８にそれぞれ接続されている。リセット端子１８には、チップ１９の外部からリセットゲートパルスφＲＧが印加される。
【００１６】
チップ１９上にはさらに、リセットトランジスタ１５のゲート電極にバイアス電圧Ｖｒｇを与えるリセットゲートバイアス回路２０と、リセットトランジスタ１５のドレイン電極にバイアス電圧Ｖｒｄを与えるリセットドレインバイアス回路３０が設けられている。
【００１７】
リセットゲートバイアス回路２０は、ドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ（メモリトランジスタ）２１と、このドライブトランジスタ２１のゲート電極と電源端子１６との間に接続された抵抗２２と、ドライブトランジスタ２１のソース電極とグランドとの間に接続された負荷抵抗２３とからなるソースフォロワ回路構成となっており、ドライブトランジスタ２１のソース電極がリセットトランジスタ１５のゲート電極に接続されて当該ゲート電極にバイアス電圧Ｖｒｇを与える。
【００１８】
このリセットゲートバイアス回路２０のメモリ効果を持つドライブトランジスタ２１としては、ゲート絶縁膜が例えばシリコン酸化膜（ＳｉＯ2 ）、シリコン窒化膜（ＳｉＮ）およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor) 構造のものが用いられる。また、このリセットゲートバイアス回路２０は、ダイオード特性を示すロークランプ回路として働き、そのクランプ電位はドライブトランジスタ２１の出力電圧である。
【００１９】
一方、リセットドレインバイアス回路３０は、２段のソースフォロワ回路構成となっている。そして、このリセットドレインバイアス回路３０において、１段目のソースフォロワ回路は、リセットゲートバイアス回路２０と同じ回路構成、即ちドレイン電極が電源端子１６に接続されかつゲート絶縁膜中に電荷を蓄積可能なメモリ効果を持つドライブトランジスタ３１と、このドライブトランジスタ３１のゲート電極と電源端子１６との間に接続された抵抗３２と、ドライブトランジスタ３１のソース電極とグランドとの間に接続された負荷抵抗３３とから構成されている。
【００２０】
また、２段目のソースフォロワ回路は、ドレイン電極が電源端子１６に接続されかつゲート電極が１段目のドライブトランジスタ３１のソース電極に接続されたドライブトランジスタ３４と、このドライブトランジスタ３４のソース電極とグランドとの間に接続された負荷抵抗３５とから構成されている。そして、２段目のドライブトランジスタ３４のソース電極がリセットトランジスタ１５のドレイン電極に接続され、当該ドレイン電極にバイアス電圧Ｖｒｄを与える。
【００２１】
このリセットドレインバイアス回路３０の１段目のソースフォロワ回路のメモリ効果を持つドライブトランジスタ３１としても、リセットゲートバイアス回路２０のドライブトランジスタ２１と同様に、ゲート絶縁膜が例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を順に積層してなるＭＯＮＯＳ構造のものが用いられる。
【００２２】
ところで、リセットゲートバイアス回路２０とリセットドレインバイアス回路３０とを持つ電荷検出装置において、リセットドレインバイアス回路３０のゲインは、リセットゲートバイアス回路２０とリセットトランジスタ１５のゲート電極の各ゲインの積になるのが理想である。したがって、ゲインをかなり低く作る必要がある。また、リセットゲートバイアス回路２０やリセットトランジスタ１５のゲート電極の各ポテンシャルばらつきを考えると、リセットドレインバイアス回路３０に両者と同様なばらつきを持つ回路を使うことが望まれる。
【００２３】
そこで、本実施形態に係る電荷検出回路では、リセットドレインバイアス回路３０を上述したようにソースフォロワの２段構成とする。そして、このリセットドレインバイアス回路３０において、１段目のソースフォロワ回路をリセットゲートバイアス回路２０と同等の回路構成としてゲインやばらつきのマッチングをとり、２段目のソースフォロワ回路をリセットトランジスタ１５と同等の構成としてゲインやばらつきのマッチングをとっている。
【００２４】
具体的には、リセットゲートバイアス回路２０として、上述したようにＭＯＮＯＳ構造のメモリ式バイアス回路を用いた場合、リセットドレインバイアス回路３０の１段目のソースフォロワ回路にも同構造のバイアス回路を使う。ここで、両者の違いは、多少のＶｔｈ（閾値電圧）合わせ込み程度とする。これにより、ゲインやばらつきのマッチングが完全にとれる。したがって、両者のバイアス回路２０，３０のドライブトランジスタ２１，３１をニュートラル構造としてゲインを落としても全く問題はない。
【００２５】
このように、リセットゲートバイアス回路２０のドライブトランジスタ２１およびリセットドレインバイアス回路３０の１段目のドライブトランジスタ３１をニュートラル構造とすることにより、ＣＣＤ固体撮像装置において、画素の信号電荷を半導体基板に掃き捨てる電子シャッター動作を行う際に、リセットゲートバイアス回路２０が当該基板に印加されるシャッターパルスの影響、即ちドライブトランジスタ２１のバックゲート効果を受けなくなるため、デカップリングのための容量１７の容量値が小さくて済む。その結果、容量１７のチップ１９への内蔵化、即ちオンチップ化が可能となる。
【００２６】
また、リセットドレインバイアス回路３０において、２段目のソースフォロワ回路のドライブトランジスタ３４として、リセットトランジスタ１５と同等構造のトランジスタを使う。ここで、両者の違いは、多少のＶｔｈ合わせ込みとトランジスタサイズ（チャネル幅Ｗ／チャネル長Ｌ）とする。リセットトランジスタ１５は、電荷電圧変換部であるＦＤ領域１２の寄生容量を減らすために、一般に小さなサイズで作られる。これに伴って、リセットドレインバイアス回路３０の２段目のソースフォロワ回路のドライブトランジスタ３４のサイズを小さくしても良い。
【００２７】
ところが、両者共ドレイン対ソース間電圧差Ｖｄｓがほぼ一定な動作であり、ショートチャネル効果が現れにくく、リセットトランジスタ１５の小さいサイズに対して、リセットドレインバイアス回路３０のドライブトランジスタ３４を大きなサイズとしてもゲインのマッチングを良好にとることができる。もしもゲインにズレがある場合は、意図的に、トランジスタのサイズ、プロファイルあるいはゲート酸化膜の膜厚などを調整しても良い。
【００２８】
例えば、リセットトランジスタ１５のサイズが極端に小さい場合は、ナローチャネル効果でゲインが落ちることがある。この場合は、リセットトランジスタ１５を空乏化構造とし、リセットドレインバイアス回路３０の２段目のソースフォロワ回路のドライブトランジスタ３４をニュートラル構造としてゲインマッチングをとる。すると、リセットドレインバイアス回路３０はシャッターパルスの影響を受けず、リセットトランジスタ１５はゲインが向上してＦＤ領域１２のダイナミックレンジをとりやすくなる（もしくは、リセットゲートパルスφＲＧの振幅を低減できる）。ここで、空乏化構造とは、リセットトランジスタ１５のウエルが電位的に空乏化状態にあることを言い、ニュートラル構造とは、ウエルが電位的にニュートラル状態にあることを言う。
【００２９】
また、リセットトランジスタ１５の動作点のばらつき調整に関しては、リセットゲートバイアス回路２０の調整や、リセットドレインバイアス回路３０の１段目のソースフォロワ回路の調整にてマッチングをとることができる。
【００３０】
すなわち、例えばリセットトランジスタ１５のゲート電極のポテンシャルが正電位方向にシフトした場合には、リセットゲートバイアス回路２０を調整してゲート電極のバイアス電圧Ｖｒｇの値を負電位方向に下げれば良く、またリセットトランジスタ１５のゲート電極のポテンシャルが負電位方向にシフトした場合には、リセットドレインバイアス回路３０の１段目のソースフォロワ回路を調整してドレイン電極のバイアス電圧Ｖｒｄの値を負電位方向に下げることで、リセットトランジスタ１５の動作点を保証できる。
【００３１】
なお、本実施形態では、リセットドレインバイアス回路３０において１段目のソースフォロワ回路がリセットゲートバイアス回路２０と同等のゲインを有し、２段目のソースフォロワ回路がリセットトランジスタ１５のゲート電極と同等のゲインを有する構成としたが、リセットトランジスタ１５のバラツキが調整不要な場合、もしくは正電位方向にしかシフトしない場合は、リセットドレインバイアス回路３０での調整は不要なため、１段目のソースフォロワ回路と２段目のソースフォロワ回路を入れ換えても良い。
【００３２】
また、リセットゲートバイアス回路２０およびリセットドレインバイアス回路３０の１段目のソースフォロワ回路の消費電流は、ロークランプ回路の逆バイアス時のアイドリング電流のみで微小なものである。したがって、同じ消費電流のバイアス回路を例えば抵抗分割回路で実現しようとすると、高抵抗の抵抗素子を必要とするため回路の占有面積が極めて大きなものとなるが、ソースフォロワ回路構成を採ることで、回路の占有面積を小さくできる。
【００３３】
以上説明した本実施形態に係る電荷検出装置は、例えば図２に示す如きインターライン転送方式のＣＣＤエリアセンサにおいて、その水平転送レジスタの後段に設けられる電荷検出部として用いられる。なお、ＣＣＤエリアセンサの転送方式は、インターライン転送方式に限られるものではない。
【００３４】
図２において、行（垂直）方向および列（水平）方向にマトリクス状に配列され、入射光をその光量に応じた電荷量の信号電荷に変換して蓄積する複数のセンサ部（画素）４１と、これらセンサ部４１の垂直列ごとに設けられ、各センサ部４１から読み出しゲート部（図示せず）を介して読み出された信号電荷を垂直方向に転送する複数本の垂直転送レジスタ４２とによって撮像エリア４３が構成されている。
【００３５】
この撮像エリア４３において、センサ部４１は例えばＰＮ接合のフォトダイオードから構成されている。垂直転送レジスタ４２は、例えば４相の垂直転送パルスφＶ１〜φＶ４によって転送駆動され、各センサ部４１から読み出された信号電荷を水平ブランキング期間の一部にて１走査線（１ライン）に相当する部分ずつ順に垂直方向に転送する。
【００３６】
撮像エリア４３の図面上の下側には、水平転送レジスタ４４が配されている。この水平転送レジスタ４４には、複数本の垂直転送レジスタ４２の各々から１ライン（１走査線）に相当する信号電荷が順次転送される。水平転送レジスタ４４は、例えば２相の水平転送クロックφＨ１，φＨ２によって転送駆動され、複数本の垂直転送レジスタ４２から移された１ライン分の信号電荷を、水平ブランキング期間後の水平走査期間において順次水平方向に転送する。
【００３７】
水平転送レジスタ４４の転送先側の端部には、フローティングディフュージョンアンプ構成の電荷検出部４５が設けられている。この電荷検出部４５として、先述した実施形態に係る電荷検出装置が用いられる。これによれば、当該電荷検出装置が電源電圧ＶＤＤの広範囲な変化に対して、常にリセットトランジスタ１５の動作点を保証できることから、デバイスの小型化、低消費電力化の流れで、電源電圧ＶＤＤが１５Ｖから１２Ｖに変わる過渡期でも、１５Ｖと１２Ｖの両方で正常に動作可能なＣＣＤエリアセンサを実現できる。
【００３８】
なお、本適用例では、ＣＣＤエリアセンサの電荷検出部に適用した場合について説明したが、これに限定されるものではなく、ＣＣＤリニアセンサなど信号電荷を検出して電気信号に変換する電荷検出部を備えた固体撮像装置全般に適用可能であり、さらに固体撮像装置の電荷検出部のみならず、ＣＣＤ遅延素子の電荷検出部など、電荷転送装置の電荷検出部にも適用可能である。
【００３９】
【発明の効果】
以上説明したように、本発明によれば、リセットドレインバイアス回路を２段のソースフォロワ回路構成とするとともに、一方のソースフォロワ回路をリセットゲートバイアス回路と同等ゲインとし、他方のソースフォロワ回路をリセットトランジスタのゲート電極と同等ゲインとしたことにより、電源変動があっても常に良好なリセット動作ができるとともに、リセットゲートバイアス回路を空乏化構造としなくてもゲインマッチングをとることができる。したがって、リセットゲートバイアス回路が基板印加時のシャッターパルスの影響を受けなくなるため、デカップリング用容量の小容量化が図れ、これに伴って当該容量のオンチップ化も可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る電荷検出装置の構成を示す回路図である。
【図２】本発明に係るＣＣＤエリアセンサを示す概略構成図である。
【図３】従来例を示す回路図である。
【符号の説明】
１１…水平転送レジスタ、１２…ＦＤ（フローティングディフュージョン）領域、１３…電荷検出回路、１５…リセットトランジスタ、２０…リセットゲートバイアス回路、２１，３１…メモリ効果を持つドライブトランジスタ、２３，３３，３５…負荷抵抗、３０…リセットドレインバイアス回路
Claims (7)
- 信号電荷を蓄積する浮遊容量と、前記浮遊容量に蓄えられた信号電荷を検出する検出回路と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路と、前記リセットトランジスタのドレイン電極にバイアス電圧を与えるリセットドレインバイアス回路とを具備する電荷検出装置であって、
前記リセットドレインバイアス回路は、２段のソースフォロワ回路からなり、そのうちの一方のソースフォロワ回路が前記リセットゲートバイアス回路と同等のゲインを有し、他方のソースフォロワ回路が前記リセットトランジスタのゲート電極と同等のゲインを有する
電荷検出装置。 - 前記２段のソースフォロワ回路のうち、１段目のソースフォロワ回路が前記リセットゲートバイアス回路と同等のゲインを有し、２段目のソースフォロワ回路が前記リセットトランジスタのゲート電極と同等のゲインを有する
請求項１記載の電荷検出装置。 - 前記リセットゲートバイアス回路はソースフォロワ回路構成であり、前記リセットゲートバイアス回路および前記リセットドレインバイアス回路の各ソースフォロワトランジスタはウエルが電位的にニュートラル状態にあるニュートラル構造となっている
請求項１記載の電荷検出装置。 - 前記リセットトランジスタはウエルが電位的に空乏化状態にある空乏化構造となっている
請求項３記載の電荷検出装置。 - 前記リセットドレインバイアス回路は、少なくとも１段目のソースフォロワ回路にメモリ効果を持ったトランジスタを使用した
請求項１記載の電荷検出装置。 - 信号電荷を転送する電荷転送部と、前記電荷転送部によって転送された信号電荷を蓄積する浮遊容量と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路と、前記リセットトランジスタのドレイン電極にバイアス電圧を与えるリセットドレインバイアス回路とを具備する電荷転送装置であって、
前記リセットドレインバイアス回路は、２段のソースフォロワ回路からなり、１段目のソースフォロワ回路が前記リセットゲートバイアス回路と同等のゲインを有し、２段目のソースフォロワ回路が前記リセットトランジスタのゲート電極と同等のゲインを有する
電荷転送装置。 - 複数の画素と、前記画素で得られた信号電荷を転送する電荷転送部と、前記電荷転送部によって転送された信号電荷を蓄積する浮遊容量と、前記浮遊容量の電位を所定電位にリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極にバイアス電圧を与えるリセットゲートバイアス回路と、前記リセットトランジスタのドレイン電極にバイアス電圧を与えるリセットドレインバイアス回路とを具備する固体撮像装置であって、
前記リセットドレインバイアス回路は、２段のソースフォロワ回路からなり、１段目のソースフォロワ回路が前記リセットゲートバイアス回路と同等のゲインを有し、２段目のソースフォロワ回路が前記リセットトランジスタのゲート電極と同等のゲインを有する
固体撮像装置。
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