JP3624042B2 - 光電変換装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、光電変換装置に関し、特にＣＭＯＳプロセスコンパチブルセンサにおける基板バイアス効果の悪影響を減縮した光電変換装置に関する。
【０００２】
【従来の技術】
光電変換素子としては、ＣＣＤ型とＭＯＳ型があり、ＣＣＤ型では読み取った光電変換の電荷を順次転送して画像信号とする一方、ＭＯＳ型はＭＯＳトランジスタのゲートに光電変換の電荷を蓄積し、その電位変化を外部へ電荷増幅して走査タイミングに従って出力する。この後者の一つに光電変換部を含めて全てＣＭＯＳプロセスで達成するＣＭＯＳプロセスコンパチブルセンサ（以下、ＣＭＯＳセンサと称する。）
このＣＭ０Ｓセンサは、大きく分ければ、
（１）ソースホロワ読み出し型、
（２）反転アンプ読み出し型、
とがあり、これらのＣＭＯＳセンサにおいて、高ゲインでの読み出しと電源電圧やプロセス変動による素子特性のバラツキをおさえることが常に課題とされている。
【０００３】
特に、ＣＭＯＳセンサは、ラインセンサやエリアセンサとして配置された各画素に設けられたＭＯＳトランジスタによって光電変換された電荷を増幅するために、ＭＯＳトランジスタの閾値Ｖｔｈのバラツキ、増幅ゲインの低下、電源電圧ＶＤＤの変動等の基板バイアス効果による悪影響を受けることが多い。
【０００４】
この基板バイアス効果の悪影響を除去するには、画素毎に基板バイアスをフローティングにすればある程度は救われるが、各画素ピッチ毎にウェルを独立させるのは現実的に困難であり、このような基板バイアス効果をなくすことができなかった。
【０００５】
【発明が解決しようとする課題】
以上より、本発明は光電変換装置及びこれを含む半導体集積回路において、光電変換素子に悪影響を与えるＭＯＳトランジスタの閾値Ｖｔｈのバラツキ、増幅ゲインの低下、電源電圧ＶＤＤの変動等の基板バイアス効果を削減することを課題とする。
【０００６】
【課題を解決する手段】
本発明は、上記課題を解決するために成されたもので、画素中にソースホロワ回路のＭＯＳアンプが設けられている光電変換装置において、前記ＭＯＳアンプのウェル濃度を周辺回路のウェル濃度よりも低くしたことを特徴とする。また、画素中に反転アンプのＭＯＳアンプが設けられている光電変換装置において、負荷ＭＯＳのウェル濃度を周辺回路のウェル濃度よりも小さくしたことを特徴とする。
【０００７】
即ち、基板バイアス効果を示すパラメータとしては、上述のようにＭＯＳトランジスタの閾値Ｖｔｈ、増幅ゲイン、電源電圧ＶＤＤ等があり、以下、ＭＯＳＦＥＴの閾値電圧について考察する。基板バイアスＶＢＳによる閾値電圧の変動電圧ΔＶＴは不純物濃度のルートに比例し且つ基板バイアスＶＢＳのルートに比例し、ＭＯＳＦＥＴの伝達コンダクタンスは当該閾値電圧ＶＴの負電圧に比例し、ドレイン電流は当該閾値電圧ＶＴの負電圧の二乗に比例する。従って、不純物濃度ＮＡは閾値電圧ＶＴの変動の二乗に比例し、不純物濃度ＮＡが小さければ、閾値電圧ＶＴの変動が小さく、また伝達コンダクタンスの変動も小さく、さらにドレイン電流の変動も小さくなる。こうして、本発明による基板バイアス効果による悪影響を少なくするために、基板の不純物濃度を小さくすることが適切な手段であることが明らかである。
【０００８】
また、光電変換装置又は半導体集積回路において、負荷ＭＯＳトランジスタとアンプ用ＭＯＳトランジスタとのウェル濃度を１×１０^１５ｃｍ^−３以下としたことを特徴とする。さらに、負荷ＭＯＳトランジスタとアンプ用ＭＯＳトランジスタとのウェル濃度を１×１０^１４ｃｍ^−３から１×１０^１５ｃｍ^−３の範囲としたことを特徴とする。通常のウェル濃度が１×１０^１６ｃｍ^−３であるので、濃度を低くすることで基板バイアス効果の悪弊を削減できる。
【０００９】
【発明の実施の形態】
（第１の実施形態）
図１は本発明による２×２画素の光電変換装置の回路図である。図において、１はソースホロワ型のアンプ用ＭＯＳトランジスタ、２はアンプ用ＭＯＳトランジスタ１の出力を取り出すスイッチ用ＭＯＳトランジスタ、３はアンプ用ＭＯＳトランジスタ１の負荷となる負荷用ＭＯＳトランジスタである。従って、アンプ用ＭＯＳトランジスタ１と負荷用ＭＯＳトランジスタとでソースホロワ回路を形成し、電子又は正孔によってＰＮ接合部であるフォトゲート６に蓄積された光電荷を増幅する。また、４はアンプ用ＭＯＳトランジスタ１のゲートをリセットするリセットＭＯＳトランジスタ、５はフォトゲート６の光電荷を転送する転送ＭＯＳトランジスタである。こうして、光電変換素子３０は、フォトゲート６と、転送ＭＯＳトランジスタ５、リセットＭＯＳトランジスタ４、スイッチ用ＭＯＳトランジスタ２、アンプ用ＭＯＳトランジスタ１とで１画素を構成する。図においては２×２画素の例を示すが、光電変換素子３０を縦横に複数並べ配置してエリアセンサとすることもできるし、１列に複数個並べ配置してラインセンサとすることも可能であり、この配置に限定されることはない。
【００１０】
さらに、７は垂直出力線であり、８はノイズ電荷読み出しスイッチＭＯＳトランジスタ、９は光信号読み出しスイッチＭＯＳトランジスタ、１０はノイズ電荷蓄積用キャパシタ、１１は光信号蓄積用キャパシタ、１９は水平走査回路２２からのタイミングパルス信号によって時系列的にオンされる光信号読み出しスイッチＭＯＳトランジスタ、２１は同様に時系列的にオンされるノイズ成分読み出しスイッチＭＯＳトランジスタである。かかる構成により、各列毎に蓄積されたノイズ成分及び信号成分をキャパシタ１０，１１に蓄積して、水平走査回路２２の走査パルスによって、それぞれ時系列的に画像信号と及びノイズ成分として読み出す。この後、画像信号からノイズ成分の差を取れば、画像信号に含まれるノイズ成分を除去して、光電変換素子の暗電流の影響のない画像信号を得ることができる。
【００１１】
次に、当該１つの光電変換素子３０の断面図を図２に示す。図において、３９はＰ^ー層基板（Ｐ型ウェル）であって、３８はＳｉＯ_２等の酸化層、３３は電源ＶＤＤが接続されたＭＯＳトランジスタ４のソースとなるｎ^＋層、３４はＭＯＳトランジスタ４のドレインであり転送ＭＯＳトランジスタ５のドレイン・ソースとなるｎ^＋層、３５はキャパシタ３１の一方の透明電極で制御パルスφＰＧが印加される。３６は転送ＭＯＳトランジスタ５のゲートであり制御パルスφＴＸが印加される。３７はリセットＭＯＳトランジスタ４のゲートでありリセットパルスφＲが印加される。
【００１２】
このような図１及び図２において、まずリセットパルスφＲに正のリセットパルスを印加して、ＭＯＳトランジスタ４をオンし、アンプＭＯＳトランジスタ１をオンし、スイッチパルスφＳを印加してスイッチＭＯＳトランジスタ２をオンして負荷パルスφＬに正パルスを加えて、負荷ＭＯＳトランジスタ３をオンし、ノイズ転送パルスφＴＮを印加してノイズ転送ＭＯＳトランジスタ８をオンしてキャパシタＣＴＮ１０にノイズ成分として蓄積する。また同時に垂直出力線７の電荷の残留分を電源ラインにリセットする。
【００１３】
次に、透明電極３５の下部に光子ｈνが入力し光子ｈν量に応じて正孔と電子とが分離し、正孔はｐ^ー層基板側に引き寄せられ、残った電子がフォトゲート６として透明電極３５下に蓄積される。所定時間の蓄積が終了した時点で制御パルスφＰＧが加えられ、蓄積された電子が隣接した転送ＭＯＳトランジスタ５のゲート下に移行し、転送パルスφＴＸの印加でアンプＭＯＳトランジスタ１のゲート電圧がアンプＭＯＳトランジスタ１の閾値電圧よりも高ければアンプＭＯＳトランジスタ１がソースホロワとして動作し、スイッチＭＯＳトランジスタ２、負荷ＭＯＳトランジスタ３がオンして信号転送パルスφＴＳの印加によって、キャパシタＣＴＳ１１に光電変換電荷が蓄積される。その後、キャパシタＣＴＳ１１の電荷からキャパシタＣＴＮ１０のノイズ電荷の差を取って、純粋な信号を出力する。
【００１４】
図３は本発明の主要部を示すソースホロワ回路用アンプＭＯＳトランジスタ１とスイッチＭＯＳトランジスタ部分の断面図である。図３において、１２はｐ型シリコン基板、１３はｐ^＋埋め込み層、１４はｐ型エピタキシャル層、１５はｐ型ウェル、１６はソースドレインｎ^＋層、１７はポリシリコンゲート、１８はゲート酸化膜である。動作状態では、ｐ型シリコン基板１２、ｐ^＋埋め込み層１３、ｐ型エピタキシャル層１４、ｐ型ウェル１５はＧＮＤ電位が印加され、アンプＭＯＳトランジスタ１のｎ^＋層ドレインには電源電圧ＶＤＤが印加される。この図３において、ｐ型エピタキシャル層１４の不純物濃度として、１×１０^１５ｃｍ^ー３以下とすることで、より好ましくは１×１０^１４ｃｍ^−３から１×１０^１５ｃｍ^−３の範囲とすることで、基板バイアス効果を減少できることが分かった。その際、スイッチＭＯＳトランジスタ２のｐ型ウェル１５は１×１０^１６ｃｍ^ー３以上であれば、ソースドレイン耐圧及びリーク電流が所定以上となり、望ましい。
【００１５】
上記のような動作において、ｐ⁻基板に対して不純物濃度の薄いｐ⁻層をエピタキシャル成長させて、即ちウェル濃度を下げたその中にアンプＭＯＳトランジスタ１を形成しているので、各画素毎の閾値バラツキが少なくなり、また伝達コンダクタンスのバラツキも小さくなり、さらに電源電圧の変動があったとしてもドレイン電流の変動が小さくなり、結果として基板バイアス効果が小さくなる。この際、エピタキシャル成長させた不純物濃度の薄いｐ⁻層の濃度としては１×１０^１５ｃｍ^ー３以下が、好ましくは１×１０^１４ｃｍ^−３から１×１０^１５ｃｍ^−３の範囲が望ましいことがわかった。また、リセットＭＯＳトランジスタ４、スイッチＭＯＳトランジスタ２は１×１０^１６ｃｍ^ー３以上のｐ型ウェル中に形成させることにより、ＭＯＳトランジスタのソース・ドレイン耐圧、リーク電流を抑えることが望ましいことも判明した。ただし、画素のレイアウトの関係で、スイッチＭＯＳトランジスタ２をエピタキシャル層中に形成してもよい。こうして、例えばソースホロワ回路の効率を通常の不純物濃度の中で形成した場合には０．６乃至０．８５程度のものが０．８５乃至０．９程度に向上する。
【００１６】
（第２の実施形態）
図４に第２の実施形態における構成の断面図を示す。図４の構成は図３に示したｎＭＯＳに対してｐＭＯＳトランジスタの例を示している。図４において、４２はｎ型シリコン基板、４３はｎ^＋埋め込み層、４４はｎ型エピタキシャル層、４５はｎ型ウェル、４６はソースドレインｐ^＋層、４７はポリシリコンゲート、４８はゲート酸化膜である。動作状態では、ｎ型シリコン基板４２、ｎ^＋埋め込み層４３、ｎ型エピタキシャル層４４、ｎ型ウェル４５は電源電位が印加され、アンプＭＯＳトランジスタ５１のｐ^＋層ドレインには電源電圧ＶＳＳが印加され、不純物濃度の低いｎ型エピタキシャル層に形成されたｐ型のソースホロワ回路として高い伝達コンダクタンスによって電圧ゲインを向上できる。この図３において、ｐ型エピタキシャル層４４の不純物濃度として１×１０^１５ｃｍ^ー３以下であり、またスイッチＭＯＳトランジスタ５２のｎ型ウェル４５は１×１０^１６ｃｍ^ー３以上であれば、ソースドレイン耐圧及びリーク電流が所定以上となり、望ましい。
【００１７】
（第３の実施形態）
図５は特に画素密度を密集する場合に用いられるｎ型のＡＭＩ（Ａｍｐｌｉｆｉｅｒ ＭＯＳ Ｉｍａｇｅ）センサの回路図を示す。図において、６１はソースホロワ回路を構成するｎ型アンプＭＯＳトランジスタ、６２はスイッチＭＯＳトランジスタ、６３は光電変換用のフォトゲート、６４はアンプＭＯＳトランジスタ６１のゲート電荷とフォトゲートの電荷をリセットするリセットＭＯＳトランジスタを示している。ここで、ｎ型アンプＭＯＳトランジスタ６１はｐ型基板及び不純物濃度の低いｐ型エピタキシャル層上に形成される。これにより、他の画素素子と共にラインセンサやエリアセンサが構成された場合に、各アンプＭＯＳトランジスタの閾値電圧の変動、各アンプＭＯＳトランジスタの伝達コンダクタンスの変動、ドレイン電流の変動を小さくできることから、各画素出力のバラツキが少なく、均一な画素出力を得ることができる。
【００１８】
（第４の実施形態）
第４の実施形態としては、上記第３の実施形態に対するｐ型のＡＭＩ（Ａｍｐｌｉｆｉｅｒ ＭＯＳ Ｉｍａｇｅ）センサの回路図を示す。図５に対応して、ソースホロワ回路を構成するｐ型アンプＭＯＳトランジスタ、スイッチＭＯＳトランジスタ、光電変換用のフォトゲート、アンプＭＯＳトランジスタのゲート電荷とフォトゲートの電荷をリセットするリセットＭＯＳトランジスタが備えられている。ここで、ｐ型アンプＭＯＳトランジスタはｎ型基板及び不純物濃度の低いｎ型エピタキシャル層上に形成される。これにより、他の画素素子と共にラインセンサやエリアセンサが構成された場合に、各アンプＭＯＳトランジスタの閾値電圧の変動、各アンプＭＯＳトランジスタの伝達コンダクタンスの変動、ドレイン電流の変動を小さくできることから、各画素出力のバラツキが少なく、均一な画素出力を得ることができる。
【００１９】
（第５の実施形態）
図６に第５の実施形態の一例を示す。この光電変換センサはカメラのＡＦセンサに用いられ、各画素の出力レベルが異なればフォーカスズレとして自動フォーカスサーボが動作せず、カメラの重要な機能を達成する貴重なデバイスである。図６において、７１はＭＯＳトランジスタによる反転アンプで行なうｐ型アンプＭＯＳトランジスタ、７２はスイッチＭＯＳトランジスタ、７５は光電変換用のフォトゲート、７４はアンプＭＯＳトランジスタ７１のゲート電荷とフォトゲート７５の電荷をリセットするリセットＭＯＳトランジスタを示している。ここで、ｐ型負荷ＭＯＳトランジスタ７３に基板バイアス効果が発生するため、負荷ＭＯＳトランジスタ７３のウェル濃度を下げておく。アンプＭＯＳトランジスタ７１の反転アンプのゲインは、アンプＭＯＳトランジスタ７１と負荷ＭＯＳトランジスタ７３のＷ／Ｌ（ゲート幅／ゲート長）の比によって決まるため、アンプＭＯＳトランジスタ７１と負荷ＭＯＳトランジスタ７３のペア性を考慮して、アンプＭＯＳトランジスタ７１のウェル濃度も負荷ＭＯＳトランジスタ７３のウェル濃度と同様に低いウェル濃度にしておくことが好ましい。
【００２０】
こうして、ｐ型アンプＭＯＳトランジスタ７１、ｐ型負荷ＭＯＳトランジスタ７３はｎ型基板及び不純物濃度の低いｎ型エピタキシャル層上に形成される。またスイッチＭＯＳトランジスタ７２のウェル濃度を下げておいてもよい。動作的には、ｎ型シリコン基板上の、ｎ^＋埋め込み層、ｎ型エピタキシャル層、ｎ型ウェルは電源電位が印加され、アンプＭＯＳトランジスタのｐ^＋層ドレインには電源電圧ＶＳＳが印加される。アンプＭＯＳトランジスタのｐ^＋層ソース・ドレインは、不純物濃度の低いｎ型エピタキシャル層上に形成され、負荷ＭＯＳトランジスタ７３が閾値電圧以上で導通してその負荷として動作し、ｐ型の反転アンプ回路として、さらに高い伝達コンダクタンスによって、高い電圧ゲインでもって出力される。
【００２１】
また、ノイズ除去を必要とする回路の場合は、電圧ゲインをマイナス１とすることで抑制できる。
【００２２】
本実施形態の反転アンプを用いたＣＭＯＳセンサにおいて、負荷ＭＯＳトランジスタ７３のウェル濃度を下げ、基板バイアス効果を低減させることにより、電源電圧ＶＤＤの変動、ウェル濃度や酸化膜等のプロセスパラメータ変動に対する特性変化を小さくすることができる。
【００２３】
（第６の実施形態）
第６の実施形態として、ｎ型の反転アンプの例を示す。この光電変換センサもカメラのＡＦセンサに用いられる。ｐ型シリコン基板上にｐ^＋埋め込み層、ｐ型エピタキシャル層、ｐ型ウェルが形成され、ｐ型エピタキシャル層上にｎ型反転アンプのＭＯＳトランジスタ、スイッチＭＯＳトランジスタ、光電変換用のフォトゲート、リセットＭＯＳトランジスタ及びｎ型負荷ＭＯＳトランジスタが形成される。動作的には、ｐ型シリコン基板、ｐ^＋埋め込み層、ｐ型エピタキシャル層、ｐ型ウェルはＧＮＤ電位が印加され、アンプＭＯＳトランジスタのｎ^＋層ソースには電源電圧ＶＤＤが印加される。
【００２４】
この際、ｎ型負荷ＭＯＳトランジスタに基板バイアス効果が発生するため、負荷ＭＯＳトランジスタのウェル濃度を下げておく。また、反転アンプのゲインは、アンプＭＯＳトランジスタと負荷ＭＯＳトランジスタのＷ／Ｌ（ゲート幅／ゲート長）の比によって決まるため、アンプＭＯＳトランジスタと負荷ＭＯＳトランジスタのペア性を考慮して、アンプＭＯＳトランジスタのウェル濃度も負荷ＭＯＳトランジスタのウェル濃度と同様に低いウェル濃度にしておくことが好ましい。また、スイッチＭＯＳトランジスタ７２のウェル濃度を下げておいてもよい。
【００２５】
本実施形態の反転アンプを用いたＣＭＯＳセンサにおいて、負荷ＭＯＳトランジスタのウェル濃度を下げ、基板バイアス効果を低減させることにより、電源電圧ＶＤＤの変動、ウェル濃度や酸化膜等のプロセスパラメータ変動に対する特性変化を小さくすることができる。
【００２６】
【発明の効果】
以上説明したように、本発明による半導体集積回路によれば、光電変換素子の出力に用いるＭＯＳトランジスタのソース・ドレインを形成するウェル部の不純物濃度を他の周辺回路の不純物濃度を薄くしたことにより、光電変換電荷の読み出しに悪影響を与えるＭＯＳトランジスタの閾値Ｖｔｈのバラツキ、増幅ゲインの低下、電源電圧ＶＤＤの変動等の基板バイアス効果を低減することができる。
【図面の簡単な説明】
【図１】本発明による光電変換装置の回路図である。
【図２】本発明による光電変換装置の主要部の断面図である。
【図３】本発明による他の実施態様の光電変換装置の主要部の断面図である。
【図４】本発明による他の実施態様の光電変換装置の主要部の断面図である。
【図５】本発明による他の実施態様の半導体集積回路の回路図である。
【図６】本発明による他の実施態様の半導体集積回路の回路図である。
【符号の説明】
１，６１，７１ アンプ用ＭＯＳトランジスタ
２，６２，７２ スイッチ用ＭＯＳトランジスタ
３，７３ 負荷ＭＯＳトランジスタ
４ リセットＭＯＳトランジスタ
５ 転送ＭＯＳトランジスタ
６，６３，７５ フォトゲート
７ 垂直出力線
８，９ 転送スイッチＭＯＳトランジスタ
１０，１１ キャパシタ

Claims (11)

1. 光電変換された電荷を増幅するアンプ用ＭＯＳトランジスタを画素毎に備えた光電変換装置において、
   前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度は、前記画素を形成する他のＭＯＳトランジスタが配されるウェルの不純物濃度よりも低いことを特徴とする光電変換装置。
2. 光電変換された電荷を増幅するアンプ用ＭＯＳトランジスタと、前記アンプ用ＭＯＳトランジスタの出力を取り出すスイッチＭＯＳトランジスタとを画素毎に備えた光電変換装置において、
   前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度は、前記スイッチＭＯＳトランジスタが配されるウェルの不純物濃度よりも低いことを特徴とする光電変換装置。
3. 前記光電変換装置は更に、前記アンプ用ＭＯＳトランジスタのゲートをリセットするリセットＭＯＳトランジスタを備え、
   該リセットＭＯＳトランジスタが配されるウェルの不純物濃度よりも前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度の方が低いことを特徴とする請求項２に記載の光電変換装置。
4. 光電変換された電荷を増幅するアンプ用ＭＯＳトランジスタと、前記アンプ用ＭＯＳトランジスタの出力を取り出すスイッチＭＯＳトランジスタとを備えた光電変換装置において、
   前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度を１×１０¹⁵ｃｍ^-3以下とし、
   前記スイッチＭＯＳトランジスタが配されるウェルの不純物濃度を１×１０¹⁶ｃｍ^-3以上としたことを特徴とする光電変換装置。
5. 前記光電変換装置は更に、前記アンプ用ＭＯＳトランジスタのゲートをリセットするリセットＭＯＳトランジスタを備え、
   前記リセットＭＯＳトランジスタが配されるウェルの不純物濃度を１×１０¹⁶ｃｍ^-3以上としたことを特徴とする請求項４に記載の光電変換装置。
6. ｐ型基板上に、光電荷蓄積部と、光電荷を転送する転送用ｎ型ＭＯＳトランジスタと、ソースホロア型のアンプ用ＭＯＳトランジスタのゲートをリセットするリセット用ＭＯＳトランジスタと、前記光電荷を増幅するソースホロワ型の前記アンプ用ＭＯＳトランジスタと、前記アンプ用ＭＯＳトランジスタの出力を取り出すスイッチ用ＭＯＳトランジスタを有する画素が複数設けられた光電変換装置において、
   前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度は、他の上記ＭＯＳトランジスタが配されるウェルの不純物濃度よりも低いことを特徴とする光電変換装置。
7. 前記光電荷蓄積部は、フォトゲート構造よりなることを特徴とする請求項６に記載の光電変換装置。
8. ｎ型基板上に、光電荷蓄積部と、光電荷を転送する転送用ｐ型ＭＯＳトランジスタと、ソースホロア型のアンプ用ＭＯＳトランジスタのゲートをリセットするリセット用ＭＯＳトランジスタと、前記光電荷を増幅するソースホロワ型の前記アンプ用ＭＯＳトランジスタと、前記アンプ用ＭＯＳトランジスタの出力を取り出すスイッチ用ＭＯＳトランジスタを有する画素が複数設けられた光電変換装置において、
   前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度は、他の上記ＭＯＳトランジスタが配されるウェルの不純物濃度よりも低いことを特徴とする光電変換装置。
9. 前記光電荷蓄積部は、フォトゲート構造よりなることを特徴とする請求項８に記載の光電変換装置。
10. 前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度を１×１０¹⁵ｃｍ^-3以下としたことを特徴とする請求項６又は８に記載の光電変換装置。
11. 前記アンプ用ＭＯＳトランジスタが配されるウェルの不純物濃度を１×１０¹⁴ｃｍ^-3から１×１０¹⁵ｃｍ^-3の範囲内としたことを特徴とする請求項１〜９のいずれかに記載の光電変換装置。

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