JPH09199703A - 光電変換装置と半導体集積回路 - Google Patents
光電変換装置と半導体集積回路Info
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- JPH09199703A JPH09199703A JP8007328A JP732896A JPH09199703A JP H09199703 A JPH09199703 A JP H09199703A JP 8007328 A JP8007328 A JP 8007328A JP 732896 A JP732896 A JP 732896A JP H09199703 A JPH09199703 A JP H09199703A
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Abstract
(57)【要約】
【課題】 光電変換電荷の読み出しに悪影響を与えるＭ
ＯＳトランジスタの閾値Ｖthのバラツキ、増幅ゲインの
低下、電源電圧ＶDDの変動等の基板バイアス効果を低減
することを課題とする。 【解決手段】 画素電荷読み出し用にアンプ用ＭＯＳト
ランジスタを設け、又は反転アンプのＭＯＳトランジス
タと当該ＭＯＳトランジスタの負荷用ＭＯＳトランジス
タを備えた光電変換装置において、アンプ用又は前記負
荷用ＭＯＳトランジスタのウェル濃度を他の周辺回路の
ウェル濃度よりも低くしたことを特徴とする。更にｐ／
ｎ型基板上に、フォトゲートと、転送用ｎ／ｐ型ＭＯＳ
トランジスタと、ソースホロワ型のアンプ用ｎ／ｐ型Ｍ
ＯＳトランジスタ等を各画素に備えた半導体集積回路に
おいて、前記アンプ用ＭＯＳトランジスタのウェル濃度
を周辺回路のウェル濃度よりも小さくしたことを特徴と
する。
ＯＳトランジスタの閾値Ｖthのバラツキ、増幅ゲインの
低下、電源電圧ＶDDの変動等の基板バイアス効果を低減
することを課題とする。 【解決手段】 画素電荷読み出し用にアンプ用ＭＯＳト
ランジスタを設け、又は反転アンプのＭＯＳトランジス
タと当該ＭＯＳトランジスタの負荷用ＭＯＳトランジス
タを備えた光電変換装置において、アンプ用又は前記負
荷用ＭＯＳトランジスタのウェル濃度を他の周辺回路の
ウェル濃度よりも低くしたことを特徴とする。更にｐ／
ｎ型基板上に、フォトゲートと、転送用ｎ／ｐ型ＭＯＳ
トランジスタと、ソースホロワ型のアンプ用ｎ／ｐ型Ｍ
ＯＳトランジスタ等を各画素に備えた半導体集積回路に
おいて、前記アンプ用ＭＯＳトランジスタのウェル濃度
を周辺回路のウェル濃度よりも小さくしたことを特徴と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、光電変換装置に関
し、特にＣＭＯＳプロセスコンパチブルセンサにおける
基板バイアス効果の悪影響を減縮した光電変換装置に関
する。
し、特にＣＭＯＳプロセスコンパチブルセンサにおける
基板バイアス効果の悪影響を減縮した光電変換装置に関
する。
【０００２】
【従来の技術】光電変換素子としては、ＣＣＤ型とＭＯ
Ｓ型があり、ＣＣＤ型では読み取った光電変換の電荷を
順次転送して画像信号とする一方、ＭＯＳ型はＭＯＳト
ランジスタのゲートに光電変換の電荷を蓄積し、その電
位変化を外部へ電荷増幅して走査タイミングに従って出
力する。この後者の一つに光電変換部を含めて全てＣＭ
ＯＳプロセスで達成するＣＭＯＳプロセスコンパチブル
センサ（以下、ＣＭＯＳセンサと称する。） このＣＭ０Ｓセンサは、大きく分ければ、（１）ソース
ホロワ読み出し型、（２）反転アンプ読み出し型、とが
あり、これらのＣＭＯＳセンサにおいて、高ゲインでの
読み出しと電源電圧やプロセス変動による素子特性のバ
ラツキをおさえることが常に課題とされている。
Ｓ型があり、ＣＣＤ型では読み取った光電変換の電荷を
順次転送して画像信号とする一方、ＭＯＳ型はＭＯＳト
ランジスタのゲートに光電変換の電荷を蓄積し、その電
位変化を外部へ電荷増幅して走査タイミングに従って出
力する。この後者の一つに光電変換部を含めて全てＣＭ
ＯＳプロセスで達成するＣＭＯＳプロセスコンパチブル
センサ（以下、ＣＭＯＳセンサと称する。） このＣＭ０Ｓセンサは、大きく分ければ、（１）ソース
ホロワ読み出し型、（２）反転アンプ読み出し型、とが
あり、これらのＣＭＯＳセンサにおいて、高ゲインでの
読み出しと電源電圧やプロセス変動による素子特性のバ
ラツキをおさえることが常に課題とされている。
【０００３】特に、ＣＭＯＳセンサは、ラインセンサや
エリアセンサとして配置された各画素に設けられたＭＯ
Ｓトランジスタによって光電変換された電荷を増幅する
ために、ＭＯＳトランジスタの閾値Ｖthのバラツキ、増
幅ゲインの低下、電源電圧ＶDDの変動等の基板バイアス
効果による悪影響を受けることが多い。
エリアセンサとして配置された各画素に設けられたＭＯ
Ｓトランジスタによって光電変換された電荷を増幅する
ために、ＭＯＳトランジスタの閾値Ｖthのバラツキ、増
幅ゲインの低下、電源電圧ＶDDの変動等の基板バイアス
効果による悪影響を受けることが多い。
【０００４】この基板バイアス効果の悪影響を除去する
には、画素毎に基板バイアスをフローティングにすれば
ある程度は救われるが、各画素ピッチ毎にウェルを独立
させるのは現実的に困難であり、このような基板バイア
ス効果をなくすことができなかった。
には、画素毎に基板バイアスをフローティングにすれば
ある程度は救われるが、各画素ピッチ毎にウェルを独立
させるのは現実的に困難であり、このような基板バイア
ス効果をなくすことができなかった。
【０００５】
【発明が解決しようとする課題】以上より、本発明は光
電変換装置及びこれを含む半導体集積回路において、光
電変換素子に悪影響を与えるＭＯＳトランジスタの閾値
Ｖthのバラツキ、増幅ゲインの低下、電源電圧ＶDDの変
動等の基板バイアス効果を削減することを課題とする。
電変換装置及びこれを含む半導体集積回路において、光
電変換素子に悪影響を与えるＭＯＳトランジスタの閾値
Ｖthのバラツキ、増幅ゲインの低下、電源電圧ＶDDの変
動等の基板バイアス効果を削減することを課題とする。
【０００６】
【課題を解決する手段】本発明は、上記課題を解決する
ために成されたもので、画素中にソースホロワ回路のＭ
ＯＳアンプが設けられている光電変換装置において、前
記ＭＯＳアンプのウェル濃度を周辺回路のウェル濃度よ
りも低くしたことを特徴とする。また、画素中に反転ア
ンプのＭＯＳアンプが設けられている光電変換装置にお
いて、負荷ＭＯＳのウェル濃度を周辺回路のウェル濃度
よりも小さくしたことを特徴とする。
ために成されたもので、画素中にソースホロワ回路のＭ
ＯＳアンプが設けられている光電変換装置において、前
記ＭＯＳアンプのウェル濃度を周辺回路のウェル濃度よ
りも低くしたことを特徴とする。また、画素中に反転ア
ンプのＭＯＳアンプが設けられている光電変換装置にお
いて、負荷ＭＯＳのウェル濃度を周辺回路のウェル濃度
よりも小さくしたことを特徴とする。
【０００７】即ち、基板バイアス効果を示すパラメータ
としては、上述のようにＭＯＳトランジスタの閾値Ｖt
h、増幅ゲイン、電源電圧ＶDD等があり、以下、ＭＯＳ
ＦＥＴの閾値電圧について考察する。基板バイアスＶBS
による閾値電圧の変動電圧ΔＶTは不純物濃度のルート
に比例し且つ基板バイアスＶBSのルートに比例し、ＭＯ
ＳＦＥＴの伝達コンダクタンスは当該閾値電圧ＶTの負
電圧に比例し、ドレイン電流は当該閾値電圧ＶTの負電
圧の二乗に比例する。従って、不純物濃度ＮAは閾値電
圧ＶTの変動の二乗に比例し、不純物濃度ＮAが小さけれ
ば、閾値電圧ＶTの変動が小さく、また伝達コンダクタ
ンスの変動も小さく、さらにドレイン電流の変動も小さ
くなる。こうして、本発明による基板バイアス効果によ
る悪影響を少なくするために、基板の不純物濃度を小さ
くすることが適切な手段であることが明らかである。
としては、上述のようにＭＯＳトランジスタの閾値Ｖt
h、増幅ゲイン、電源電圧ＶDD等があり、以下、ＭＯＳ
ＦＥＴの閾値電圧について考察する。基板バイアスＶBS
による閾値電圧の変動電圧ΔＶTは不純物濃度のルート
に比例し且つ基板バイアスＶBSのルートに比例し、ＭＯ
ＳＦＥＴの伝達コンダクタンスは当該閾値電圧ＶTの負
電圧に比例し、ドレイン電流は当該閾値電圧ＶTの負電
圧の二乗に比例する。従って、不純物濃度ＮAは閾値電
圧ＶTの変動の二乗に比例し、不純物濃度ＮAが小さけれ
ば、閾値電圧ＶTの変動が小さく、また伝達コンダクタ
ンスの変動も小さく、さらにドレイン電流の変動も小さ
くなる。こうして、本発明による基板バイアス効果によ
る悪影響を少なくするために、基板の不純物濃度を小さ
くすることが適切な手段であることが明らかである。
【０００８】また、光電変換装置又は半導体集積回路に
おいて、負荷ＭＯＳトランジスタとアンプ用ＭＯＳトラ
ンジスタとのウェル濃度を１×１０15ｃｍ-3以下とした
ことを特徴とする。さらに、負荷ＭＯＳトランジスタと
アンプ用ＭＯＳトランジスタとのウェル濃度を１×１０
14ｃｍ-3から１×１０15ｃｍ-3の範囲としたことを特徴
とする。通常のウェル濃度が１×１０16ｃｍ-3であるの
で、濃度を低くすることで基板バイアス効果の悪弊を削
減できる。
おいて、負荷ＭＯＳトランジスタとアンプ用ＭＯＳトラ
ンジスタとのウェル濃度を１×１０15ｃｍ-3以下とした
ことを特徴とする。さらに、負荷ＭＯＳトランジスタと
アンプ用ＭＯＳトランジスタとのウェル濃度を１×１０
14ｃｍ-3から１×１０15ｃｍ-3の範囲としたことを特徴
とする。通常のウェル濃度が１×１０16ｃｍ-3であるの
で、濃度を低くすることで基板バイアス効果の悪弊を削
減できる。
【０００９】
（第１の実施形態）図１は本発明による２×２画素の光
電変換装置の回路図である。図において、１はソースホ
ロワ型のアンプ用ＭＯＳトランジスタ、２はアンプ用Ｍ
ＯＳトランジスタ１の出力を取り出すスイッチ用ＭＯＳ
トランジスタ、３はアンプ用ＭＯＳトランジスタ１の負
荷となる負荷用ＭＯＳトランジスタである。従って、ア
ンプ用ＭＯＳトランジスタ１と負荷用ＭＯＳトランジス
タとでソースホロワ回路を形成し、電子又は正孔によっ
てＰＮ接合部であるフォトゲート６に蓄積された光電荷
を増幅する。また、４はアンプ用ＭＯＳトランジスタ１
のゲートをリセットするリセットＭＯＳトランジスタ、
５はフォトゲート６の光電荷を転送する転送ＭＯＳトラ
ンジスタである。こうして、光電変換素子３０は、フォ
トゲート６と、転送ＭＯＳトランジスタ５、リセットＭ
ＯＳトランジスタ４、スイッチ用ＭＯＳトランジスタ
２、アンプ用ＭＯＳトランジスタ１とで１画素を構成す
る。図においては２×２画素の例を示すが、光電変換素
子３０を縦横に複数並べ配置してエリアセンサとするこ
ともできるし、１列に複数個並べ配置してラインセンサ
とすることも可能であり、この配置に限定されることは
ない。
電変換装置の回路図である。図において、１はソースホ
ロワ型のアンプ用ＭＯＳトランジスタ、２はアンプ用Ｍ
ＯＳトランジスタ１の出力を取り出すスイッチ用ＭＯＳ
トランジスタ、３はアンプ用ＭＯＳトランジスタ１の負
荷となる負荷用ＭＯＳトランジスタである。従って、ア
ンプ用ＭＯＳトランジスタ１と負荷用ＭＯＳトランジス
タとでソースホロワ回路を形成し、電子又は正孔によっ
てＰＮ接合部であるフォトゲート６に蓄積された光電荷
を増幅する。また、４はアンプ用ＭＯＳトランジスタ１
のゲートをリセットするリセットＭＯＳトランジスタ、
５はフォトゲート６の光電荷を転送する転送ＭＯＳトラ
ンジスタである。こうして、光電変換素子３０は、フォ
トゲート６と、転送ＭＯＳトランジスタ５、リセットＭ
ＯＳトランジスタ４、スイッチ用ＭＯＳトランジスタ
２、アンプ用ＭＯＳトランジスタ１とで１画素を構成す
る。図においては２×２画素の例を示すが、光電変換素
子３０を縦横に複数並べ配置してエリアセンサとするこ
ともできるし、１列に複数個並べ配置してラインセンサ
とすることも可能であり、この配置に限定されることは
ない。
【００１０】さらに、７は垂直出力線であり、８はノイ
ズ電荷読み出しスイッチＭＯＳトランジスタ、９は光信
号読み出しスイッチＭＯＳトランジスタ、１０はノイズ
電荷蓄積用キャパシタ、１１は光信号蓄積用キャパシ
タ、１９は水平走査回路２２からのタイミングパルス信
号によって時系列的にオンされる光信号読み出しスイッ
チＭＯＳトランジスタ、２１は同様に時系列的にオンさ
れるノイズ成分読み出しスイッチＭＯＳトランジスタで
ある。かかる構成により、各列毎に蓄積されたノイズ成
分及び信号成分をキャパシタ１０，１１に蓄積して、水
平走査回路２２の走査パルスによって、それぞれ時系列
的に画像信号と及びノイズ成分として読み出す。この
後、画像信号からノイズ成分の差を取れば、画像信号に
含まれるノイズ成分を除去して、光電変換素子の暗電流
の影響のない画像信号を得ることができる。
ズ電荷読み出しスイッチＭＯＳトランジスタ、９は光信
号読み出しスイッチＭＯＳトランジスタ、１０はノイズ
電荷蓄積用キャパシタ、１１は光信号蓄積用キャパシ
タ、１９は水平走査回路２２からのタイミングパルス信
号によって時系列的にオンされる光信号読み出しスイッ
チＭＯＳトランジスタ、２１は同様に時系列的にオンさ
れるノイズ成分読み出しスイッチＭＯＳトランジスタで
ある。かかる構成により、各列毎に蓄積されたノイズ成
分及び信号成分をキャパシタ１０，１１に蓄積して、水
平走査回路２２の走査パルスによって、それぞれ時系列
的に画像信号と及びノイズ成分として読み出す。この
後、画像信号からノイズ成分の差を取れば、画像信号に
含まれるノイズ成分を除去して、光電変換素子の暗電流
の影響のない画像信号を得ることができる。
【００１１】次に、当該１つの光電変換素子３０の断面
図を図２に示す。図において、３９はＰー層基板（Ｐ型
ウェル）であって、３８はＳｉＯ2等の酸化層、３３は
電源ＶDDが接続されたＭＯＳトランジスタ４のソースと
なるｎ+層、３４はＭＯＳトランジスタ４のドレインで
あり転送ＭＯＳトランジスタ５のドレイン・ソースとな
るｎ+層、３５はキャパシタ３１の一方の透明電極で制
御パルスφPGが印加される。３６は転送ＭＯＳトランジ
スタ５のゲートであり制御パルスφTXが印加される。３
７はリセットＭＯＳトランジスタ４のゲートでありリセ
ットパルスφRが印加される。
図を図２に示す。図において、３９はＰー層基板（Ｐ型
ウェル）であって、３８はＳｉＯ2等の酸化層、３３は
電源ＶDDが接続されたＭＯＳトランジスタ４のソースと
なるｎ+層、３４はＭＯＳトランジスタ４のドレインで
あり転送ＭＯＳトランジスタ５のドレイン・ソースとな
るｎ+層、３５はキャパシタ３１の一方の透明電極で制
御パルスφPGが印加される。３６は転送ＭＯＳトランジ
スタ５のゲートであり制御パルスφTXが印加される。３
７はリセットＭＯＳトランジスタ４のゲートでありリセ
ットパルスφRが印加される。
【００１２】このような図１及び図２において、まずリ
セットパルスφRに正のリセットパルスを印加して、Ｍ
ＯＳトランジスタ４をオンし、アンプＭＯＳトランジス
タ１をオンし、スイッチパルスφSを印加してスイッチ
ＭＯＳトランジスタ２をオンして負荷パルスφLに正パ
ルスを加えて、負荷ＭＯＳトランジスタ３をオンし、ノ
イズ転送パルスφTNを印加してノイズ転送ＭＯＳトラン
ジスタ８をオンしてキャパシタＣTN１０にノイズ成分と
して蓄積する。また同時に垂直出力線７の電荷の残留分
を電源ラインにリセットする。
セットパルスφRに正のリセットパルスを印加して、Ｍ
ＯＳトランジスタ４をオンし、アンプＭＯＳトランジス
タ１をオンし、スイッチパルスφSを印加してスイッチ
ＭＯＳトランジスタ２をオンして負荷パルスφLに正パ
ルスを加えて、負荷ＭＯＳトランジスタ３をオンし、ノ
イズ転送パルスφTNを印加してノイズ転送ＭＯＳトラン
ジスタ８をオンしてキャパシタＣTN１０にノイズ成分と
して蓄積する。また同時に垂直出力線７の電荷の残留分
を電源ラインにリセットする。
【００１３】次に、透明電極３５の下部に光子ｈνが入
力し光子ｈν量に応じて正孔と電子とが分離し、正孔は
ｐー層基板側に引き寄せられ、残った電子がフォトゲー
ト６として透明電極３５下に蓄積される。所定時間の蓄
積が終了した時点で制御パルスφPGが加えられ、蓄積さ
れた電子が隣接した転送ＭＯＳトランジスタ５のゲート
下に移行し、転送パルスφTXの印加でアンプＭＯＳトラ
ンジスタ１のゲート電圧がアンプＭＯＳトランジスタ１
の閾値電圧よりも高ければアンプＭＯＳトランジスタ１
がソースホロワとして動作し、スイッチＭＯＳトランジ
スタ２、負荷ＭＯＳトランジスタ３がオンして信号転送
パルスφTSの印加によって、キャパシタＣTS１１に光電
変換電荷が蓄積される。その後、キャパシタＣTS１１の
電荷からキャパシタＣTN１０のノイズ電荷の差を取っ
て、純粋な信号を出力する。
力し光子ｈν量に応じて正孔と電子とが分離し、正孔は
ｐー層基板側に引き寄せられ、残った電子がフォトゲー
ト６として透明電極３５下に蓄積される。所定時間の蓄
積が終了した時点で制御パルスφPGが加えられ、蓄積さ
れた電子が隣接した転送ＭＯＳトランジスタ５のゲート
下に移行し、転送パルスφTXの印加でアンプＭＯＳトラ
ンジスタ１のゲート電圧がアンプＭＯＳトランジスタ１
の閾値電圧よりも高ければアンプＭＯＳトランジスタ１
がソースホロワとして動作し、スイッチＭＯＳトランジ
スタ２、負荷ＭＯＳトランジスタ３がオンして信号転送
パルスφTSの印加によって、キャパシタＣTS１１に光電
変換電荷が蓄積される。その後、キャパシタＣTS１１の
電荷からキャパシタＣTN１０のノイズ電荷の差を取っ
て、純粋な信号を出力する。
【００１４】図３は本発明の主要部を示すソースホロワ
回路用アンプＭＯＳトランジスタ１とスイッチＭＯＳト
ランジスタ部分の断面図である。図３において、１２は
ｐ型シリコン基板、１３はｐ+埋め込み層、１４はｐ型
エピタキシャル層、１５はｐ型ウェル、１６はソースド
レインｎ+層、１７はポリシリコンゲート、１８はゲー
ト酸化膜である。動作状態では、ｐ型シリコン基板１
２、ｐ+埋め込み層１３、ｐ型エピタキシャル層１４、
ｐ型ウェル１５はＧＮＤ電位が印加され、アンプＭＯＳ
トランジスタ１のｎ+層ドレインには電源電圧ＶDDが印
加される。この図３において、ｐ型エピタキシャル層１
４の不純物濃度として、１×１０15ｃｍー3以下とするこ
とで、より好ましくは１×１０14ｃｍ-3から１×１０15
ｃｍ-3の範囲とすることで、基板バイアス効果を減少で
きることが分かった。その際、スイッチＭＯＳトランジ
スタ２のｐ型ウェル１５は１×１０16ｃｍー3以上であれ
ば、ソースドレイン耐圧及びリーク電流が所定以上とな
り、望ましい。
回路用アンプＭＯＳトランジスタ１とスイッチＭＯＳト
ランジスタ部分の断面図である。図３において、１２は
ｐ型シリコン基板、１３はｐ+埋め込み層、１４はｐ型
エピタキシャル層、１５はｐ型ウェル、１６はソースド
レインｎ+層、１７はポリシリコンゲート、１８はゲー
ト酸化膜である。動作状態では、ｐ型シリコン基板１
２、ｐ+埋め込み層１３、ｐ型エピタキシャル層１４、
ｐ型ウェル１５はＧＮＤ電位が印加され、アンプＭＯＳ
トランジスタ１のｎ+層ドレインには電源電圧ＶDDが印
加される。この図３において、ｐ型エピタキシャル層１
４の不純物濃度として、１×１０15ｃｍー3以下とするこ
とで、より好ましくは１×１０14ｃｍ-3から１×１０15
ｃｍ-3の範囲とすることで、基板バイアス効果を減少で
きることが分かった。その際、スイッチＭＯＳトランジ
スタ２のｐ型ウェル１５は１×１０16ｃｍー3以上であれ
ば、ソースドレイン耐圧及びリーク電流が所定以上とな
り、望ましい。
【００１５】上記のような動作において、ｐ-基板に対
して不純物濃度の薄いｐ-層をエピタキシャル成長させ
て、即ちウェル濃度を下げたその中にアンプＭＯＳトラ
ンジスタ１を形成しているので、各画素毎の閾値バラツ
キが少なくなり、また伝達コンダクタンスのバラツキも
小さくなり、さらに電源電圧の変動があったとしてもド
レイン電流の変動が小さくなり、結果として基板バイア
ス効果が小さくなる。この際、エピタキシャル成長させ
た不純物濃度の薄いｐ-層の濃度としては１×１０15ｃ
ｍー3以下が、好ましくは１×１０14ｃｍ-3から１×１０
15ｃｍ-3の範囲が望ましいことがわかった。また、リセ
ットＭＯＳトランジスタ４、スイッチＭＯＳトランジス
タ２は１×１０16ｃｍー3以上のｐ型ウェル中に形成させ
ることにより、ＭＯＳトランジスタのソース・ドレイン
耐圧、リーク電流を抑えることが望ましいことも判明し
た。ただし、画素のレイアウトの関係で、スイッチＭＯ
Ｓトランジスタ２をエピタキシャル層中に形成してもよ
い。こうして、例えばソースホロワ回路の効率を通常の
不純物濃度の中で形成した場合には０．６乃至０．８５
程度のものが０．８５乃至０．９程度に向上する。
して不純物濃度の薄いｐ-層をエピタキシャル成長させ
て、即ちウェル濃度を下げたその中にアンプＭＯＳトラ
ンジスタ１を形成しているので、各画素毎の閾値バラツ
キが少なくなり、また伝達コンダクタンスのバラツキも
小さくなり、さらに電源電圧の変動があったとしてもド
レイン電流の変動が小さくなり、結果として基板バイア
ス効果が小さくなる。この際、エピタキシャル成長させ
た不純物濃度の薄いｐ-層の濃度としては１×１０15ｃ
ｍー3以下が、好ましくは１×１０14ｃｍ-3から１×１０
15ｃｍ-3の範囲が望ましいことがわかった。また、リセ
ットＭＯＳトランジスタ４、スイッチＭＯＳトランジス
タ２は１×１０16ｃｍー3以上のｐ型ウェル中に形成させ
ることにより、ＭＯＳトランジスタのソース・ドレイン
耐圧、リーク電流を抑えることが望ましいことも判明し
た。ただし、画素のレイアウトの関係で、スイッチＭＯ
Ｓトランジスタ２をエピタキシャル層中に形成してもよ
い。こうして、例えばソースホロワ回路の効率を通常の
不純物濃度の中で形成した場合には０．６乃至０．８５
程度のものが０．８５乃至０．９程度に向上する。
【００１６】（第２の実施形態）図４に第２の実施形態
における構成の断面図を示す。図４の構成は図３に示し
たｎＭＯＳに対してｐＭＯＳトランジスタの例を示して
いる。図４において、４２はｎ型シリコン基板、４３は
ｎ+埋め込み層、４４はｎ型エピタキシャル層、４５は
ｎ型ウェル、４６はソースドレインｐ+層、４７はポリ
シリコンゲート、４８はゲート酸化膜である。動作状態
では、ｎ型シリコン基板４２、ｎ+埋め込み層４３、ｎ
型エピタキシャル層４４、ｎ型ウェル４５は電源電位が
印加され、アンプＭＯＳトランジスタ５１のｐ+層ドレ
インには電源電圧ＶSSが印加され、不純物濃度の低いｎ
型エピタキシャル層に形成されたｐ型のソースホロワ回
路として高い伝達コンダクタンスによって電圧ゲインを
向上できる。この図３において、ｐ型エピタキシャル層
４４の不純物濃度として１×１０15ｃｍー3以下であり、
またスイッチＭＯＳトランジスタ５２のｎ型ウェル４５
は１×１０16ｃｍー3以上であれば、ソースドレイン耐圧
及びリーク電流が所定以上となり、望ましい。
における構成の断面図を示す。図４の構成は図３に示し
たｎＭＯＳに対してｐＭＯＳトランジスタの例を示して
いる。図４において、４２はｎ型シリコン基板、４３は
ｎ+埋め込み層、４４はｎ型エピタキシャル層、４５は
ｎ型ウェル、４６はソースドレインｐ+層、４７はポリ
シリコンゲート、４８はゲート酸化膜である。動作状態
では、ｎ型シリコン基板４２、ｎ+埋め込み層４３、ｎ
型エピタキシャル層４４、ｎ型ウェル４５は電源電位が
印加され、アンプＭＯＳトランジスタ５１のｐ+層ドレ
インには電源電圧ＶSSが印加され、不純物濃度の低いｎ
型エピタキシャル層に形成されたｐ型のソースホロワ回
路として高い伝達コンダクタンスによって電圧ゲインを
向上できる。この図３において、ｐ型エピタキシャル層
４４の不純物濃度として１×１０15ｃｍー3以下であり、
またスイッチＭＯＳトランジスタ５２のｎ型ウェル４５
は１×１０16ｃｍー3以上であれば、ソースドレイン耐圧
及びリーク電流が所定以上となり、望ましい。
【００１７】（第３の実施形態）図５は特に画素密度を
密集する場合に用いられるｎ型のＡＭＩ（Amplifier Ｍ
ＯＳ Image）センサの回路図を示す。図において、６１
はソースホロワ回路を構成するｎ型アンプＭＯＳトラン
ジスタ、６２はスイッチＭＯＳトランジスタ、６３は光
電変換用のフォトゲート、６４はアンプＭＯＳトランジ
スタ６１のゲート電荷とフォトゲートの電荷をリセット
するリセットＭＯＳトランジスタを示している。ここ
で、ｎ型アンプＭＯＳトランジスタ６１はｐ型基板及び
不純物濃度の低いｐ型エピタキシャル層上に形成され
る。これにより、他の画素素子と共にラインセンサやエ
リアセンサが構成された場合に、各アンプＭＯＳトラン
ジスタの閾値電圧の変動、各アンプＭＯＳトランジスタ
の伝達コンダクタンスの変動、ドレイン電流の変動を小
さくできることから、各画素出力のバラツキが少なく、
均一な画素出力を得ることができる。
密集する場合に用いられるｎ型のＡＭＩ（Amplifier Ｍ
ＯＳ Image）センサの回路図を示す。図において、６１
はソースホロワ回路を構成するｎ型アンプＭＯＳトラン
ジスタ、６２はスイッチＭＯＳトランジスタ、６３は光
電変換用のフォトゲート、６４はアンプＭＯＳトランジ
スタ６１のゲート電荷とフォトゲートの電荷をリセット
するリセットＭＯＳトランジスタを示している。ここ
で、ｎ型アンプＭＯＳトランジスタ６１はｐ型基板及び
不純物濃度の低いｐ型エピタキシャル層上に形成され
る。これにより、他の画素素子と共にラインセンサやエ
リアセンサが構成された場合に、各アンプＭＯＳトラン
ジスタの閾値電圧の変動、各アンプＭＯＳトランジスタ
の伝達コンダクタンスの変動、ドレイン電流の変動を小
さくできることから、各画素出力のバラツキが少なく、
均一な画素出力を得ることができる。
【００１８】（第４の実施形態）第４の実施形態として
は、上記第３の実施形態に対するｐ型のＡＭＩ（Amplif
ier ＭＯＳ Image）センサの回路図を示す。図５に対応
して、ソースホロワ回路を構成するｐ型アンプＭＯＳト
ランジスタ、スイッチＭＯＳトランジスタ、光電変換用
のフォトゲート、アンプＭＯＳトランジスタのゲート電
荷とフォトゲートの電荷をリセットするリセットＭＯＳ
トランジスタが備えられている。ここで、ｐ型アンプＭ
ＯＳトランジスタはｎ型基板及び不純物濃度の低いｎ型
エピタキシャル層上に形成される。これにより、他の画
素素子と共にラインセンサやエリアセンサが構成された
場合に、各アンプＭＯＳトランジスタの閾値電圧の変
動、各アンプＭＯＳトランジスタの伝達コンダクタンス
の変動、ドレイン電流の変動を小さくできることから、
各画素出力のバラツキが少なく、均一な画素出力を得る
ことができる。
は、上記第３の実施形態に対するｐ型のＡＭＩ（Amplif
ier ＭＯＳ Image）センサの回路図を示す。図５に対応
して、ソースホロワ回路を構成するｐ型アンプＭＯＳト
ランジスタ、スイッチＭＯＳトランジスタ、光電変換用
のフォトゲート、アンプＭＯＳトランジスタのゲート電
荷とフォトゲートの電荷をリセットするリセットＭＯＳ
トランジスタが備えられている。ここで、ｐ型アンプＭ
ＯＳトランジスタはｎ型基板及び不純物濃度の低いｎ型
エピタキシャル層上に形成される。これにより、他の画
素素子と共にラインセンサやエリアセンサが構成された
場合に、各アンプＭＯＳトランジスタの閾値電圧の変
動、各アンプＭＯＳトランジスタの伝達コンダクタンス
の変動、ドレイン電流の変動を小さくできることから、
各画素出力のバラツキが少なく、均一な画素出力を得る
ことができる。
【００１９】（第５の実施形態）図６に第５の実施形態
の一例を示す。この光電変換センサはカメラのＡＦセン
サに用いられ、各画素の出力レベルが異なればフォーカ
スズレとして自動フォーカスサーボが動作せず、カメラ
の重要な機能を達成する貴重なデバイスである。図６に
おいて、７１はＭＯＳトランジスタによる反転アンプで
行なうｐ型アンプＭＯＳトランジスタ、７２はスイッチ
ＭＯＳトランジスタ、７５は光電変換用のフォトゲー
ト、７４はアンプＭＯＳトランジスタ７１のゲート電荷
とフォトゲート７５の電荷をリセットするリセットＭＯ
Ｓトランジスタを示している。ここで、ｐ型負荷ＭＯＳ
トランジスタ７３に基板バイアス効果が発生するため、
負荷ＭＯＳトランジスタ７３のウェル濃度を下げてお
く。アンプＭＯＳトランジスタ７１の反転アンプのゲイ
ンは、アンプＭＯＳトランジスタ７１と負荷ＭＯＳトラ
ンジスタ７３のＷ／Ｌ（ゲート幅／ゲート長）の比によ
って決まるため、アンプＭＯＳトランジスタ７１と負荷
ＭＯＳトランジスタ７３のペア性を考慮して、アンプＭ
ＯＳトランジスタ７１のウェル濃度も負荷ＭＯＳトラン
ジスタ７３のウェル濃度と同様に低いウェル濃度にして
おくことが好ましい。
の一例を示す。この光電変換センサはカメラのＡＦセン
サに用いられ、各画素の出力レベルが異なればフォーカ
スズレとして自動フォーカスサーボが動作せず、カメラ
の重要な機能を達成する貴重なデバイスである。図６に
おいて、７１はＭＯＳトランジスタによる反転アンプで
行なうｐ型アンプＭＯＳトランジスタ、７２はスイッチ
ＭＯＳトランジスタ、７５は光電変換用のフォトゲー
ト、７４はアンプＭＯＳトランジスタ７１のゲート電荷
とフォトゲート７５の電荷をリセットするリセットＭＯ
Ｓトランジスタを示している。ここで、ｐ型負荷ＭＯＳ
トランジスタ７３に基板バイアス効果が発生するため、
負荷ＭＯＳトランジスタ７３のウェル濃度を下げてお
く。アンプＭＯＳトランジスタ７１の反転アンプのゲイ
ンは、アンプＭＯＳトランジスタ７１と負荷ＭＯＳトラ
ンジスタ７３のＷ／Ｌ（ゲート幅／ゲート長）の比によ
って決まるため、アンプＭＯＳトランジスタ７１と負荷
ＭＯＳトランジスタ７３のペア性を考慮して、アンプＭ
ＯＳトランジスタ７１のウェル濃度も負荷ＭＯＳトラン
ジスタ７３のウェル濃度と同様に低いウェル濃度にして
おくことが好ましい。
【００２０】こうして、ｐ型アンプＭＯＳトランジスタ
７１、ｐ型負荷ＭＯＳトランジスタ７３はｎ型基板及び
不純物濃度の低いｎ型エピタキシャル層上に形成され
る。またスイッチＭＯＳトランジスタ７２のウェル濃度
を下げておいてもよい。動作的には、ｎ型シリコン基板
上の、ｎ+埋め込み層、ｎ型エピタキシャル層、ｎ型ウ
ェルは電源電位が印加され、アンプＭＯＳトランジスタ
のｐ+層ドレインには電源電圧ＶSSが印加される。アン
プＭＯＳトランジスタのｐ+層ソース・ドレインは、不
純物濃度の低いｎ型エピタキシャル層上に形成され、負
荷ＭＯＳトランジスタ７３が閾値電圧以上で導通してそ
の負荷として動作し、ｐ型の反転アンプ回路として、さ
らに高い伝達コンダクタンスによって、高い電圧ゲイン
でもって出力される。
７１、ｐ型負荷ＭＯＳトランジスタ７３はｎ型基板及び
不純物濃度の低いｎ型エピタキシャル層上に形成され
る。またスイッチＭＯＳトランジスタ７２のウェル濃度
を下げておいてもよい。動作的には、ｎ型シリコン基板
上の、ｎ+埋め込み層、ｎ型エピタキシャル層、ｎ型ウ
ェルは電源電位が印加され、アンプＭＯＳトランジスタ
のｐ+層ドレインには電源電圧ＶSSが印加される。アン
プＭＯＳトランジスタのｐ+層ソース・ドレインは、不
純物濃度の低いｎ型エピタキシャル層上に形成され、負
荷ＭＯＳトランジスタ７３が閾値電圧以上で導通してそ
の負荷として動作し、ｐ型の反転アンプ回路として、さ
らに高い伝達コンダクタンスによって、高い電圧ゲイン
でもって出力される。
【００２１】また、ノイズ除去を必要とする回路の場合
は、電圧ゲインをマイナス１とすることで抑制できる。
は、電圧ゲインをマイナス１とすることで抑制できる。
【００２２】本実施形態の反転アンプを用いたＣＭＯＳ
センサにおいて、負荷ＭＯＳトランジスタ７３のウェル
濃度を下げ、基板バイアス効果を低減させることによ
り、電源電圧ＶDDの変動、ウェル濃度や酸化膜等のプロ
セスパラメータ変動に対する特性変化を小さくすること
ができる。
センサにおいて、負荷ＭＯＳトランジスタ７３のウェル
濃度を下げ、基板バイアス効果を低減させることによ
り、電源電圧ＶDDの変動、ウェル濃度や酸化膜等のプロ
セスパラメータ変動に対する特性変化を小さくすること
ができる。
【００２３】（第６の実施形態）第６の実施形態とし
て、ｎ型の反転アンプの例を示す。この光電変換センサ
もカメラのＡＦセンサに用いられる。ｐ型シリコン基板
上にｐ+埋め込み層、ｐ型エピタキシャル層、ｐ型ウェ
ルが形成され、ｐ型エピタキシャル層上にｎ型反転アン
プのＭＯＳトランジスタ、スイッチＭＯＳトランジス
タ、光電変換用のフォトゲート、リセットＭＯＳトラン
ジスタ及びｎ型負荷ＭＯＳトランジスタが形成される。
動作的には、ｐ型シリコン基板、ｐ+埋め込み層、ｐ型
エピタキシャル層、ｐ型ウェルはＧＮＤ電位が印加さ
れ、アンプＭＯＳトランジスタのｎ+層ソースには電源
電圧ＶDDが印加される。
て、ｎ型の反転アンプの例を示す。この光電変換センサ
もカメラのＡＦセンサに用いられる。ｐ型シリコン基板
上にｐ+埋め込み層、ｐ型エピタキシャル層、ｐ型ウェ
ルが形成され、ｐ型エピタキシャル層上にｎ型反転アン
プのＭＯＳトランジスタ、スイッチＭＯＳトランジス
タ、光電変換用のフォトゲート、リセットＭＯＳトラン
ジスタ及びｎ型負荷ＭＯＳトランジスタが形成される。
動作的には、ｐ型シリコン基板、ｐ+埋め込み層、ｐ型
エピタキシャル層、ｐ型ウェルはＧＮＤ電位が印加さ
れ、アンプＭＯＳトランジスタのｎ+層ソースには電源
電圧ＶDDが印加される。
【００２４】この際、ｎ型負荷ＭＯＳトランジスタに基
板バイアス効果が発生するため、負荷ＭＯＳトランジス
タのウェル濃度を下げておく。また、反転アンプのゲイ
ンは、アンプＭＯＳトランジスタと負荷ＭＯＳトランジ
スタのＷ／Ｌ（ゲート幅／ゲート長）の比によって決ま
るため、アンプＭＯＳトランジスタと負荷ＭＯＳトラン
ジスタのペア性を考慮して、アンプＭＯＳトランジスタ
のウェル濃度も負荷ＭＯＳトランジスタのウェル濃度と
同様に低いウェル濃度にしておくことが好ましい。ま
た、スイッチＭＯＳトランジスタ７２のウェル濃度を下
げておいてもよい。
板バイアス効果が発生するため、負荷ＭＯＳトランジス
タのウェル濃度を下げておく。また、反転アンプのゲイ
ンは、アンプＭＯＳトランジスタと負荷ＭＯＳトランジ
スタのＷ／Ｌ（ゲート幅／ゲート長）の比によって決ま
るため、アンプＭＯＳトランジスタと負荷ＭＯＳトラン
ジスタのペア性を考慮して、アンプＭＯＳトランジスタ
のウェル濃度も負荷ＭＯＳトランジスタのウェル濃度と
同様に低いウェル濃度にしておくことが好ましい。ま
た、スイッチＭＯＳトランジスタ７２のウェル濃度を下
げておいてもよい。
【００２５】本実施形態の反転アンプを用いたＣＭＯＳ
センサにおいて、負荷ＭＯＳトランジスタのウェル濃度
を下げ、基板バイアス効果を低減させることにより、電
源電圧ＶDDの変動、ウェル濃度や酸化膜等のプロセスパ
ラメータ変動に対する特性変化を小さくすることができ
る。
センサにおいて、負荷ＭＯＳトランジスタのウェル濃度
を下げ、基板バイアス効果を低減させることにより、電
源電圧ＶDDの変動、ウェル濃度や酸化膜等のプロセスパ
ラメータ変動に対する特性変化を小さくすることができ
る。
【００２６】
【発明の効果】以上説明したように、本発明による半導
体集積回路によれば、光電変換素子の出力に用いるＭＯ
Ｓトランジスタのソース・ドレインを形成するウェル部
の不純物濃度を他の周辺回路の不純物濃度を薄くしたこ
とにより、光電変換電荷の読み出しに悪影響を与えるＭ
ＯＳトランジスタの閾値Ｖthのバラツキ、増幅ゲインの
低下、電源電圧ＶDDの変動等の基板バイアス効果を低減
することができる。
体集積回路によれば、光電変換素子の出力に用いるＭＯ
Ｓトランジスタのソース・ドレインを形成するウェル部
の不純物濃度を他の周辺回路の不純物濃度を薄くしたこ
とにより、光電変換電荷の読み出しに悪影響を与えるＭ
ＯＳトランジスタの閾値Ｖthのバラツキ、増幅ゲインの
低下、電源電圧ＶDDの変動等の基板バイアス効果を低減
することができる。
【図１】本発明による光電変換装置の回路図である。
【図２】本発明による光電変換装置の主要部の断面図で
ある。
ある。
【図３】本発明による他の実施態様の光電変換装置の主
要部の断面図である。
要部の断面図である。
【図４】本発明による他の実施態様の光電変換装置の主
要部の断面図である。
要部の断面図である。
【図５】本発明による他の実施態様の半導体集積回路の
回路図である。
回路図である。
【図６】本発明による他の実施態様の半導体集積回路の
回路図である。
回路図である。
１，６１，７１ アンプ用ＭＯＳトランジスタ ２，６２，７２ スイッチ用ＭＯＳトランジスタ ３，７３ 負荷ＭＯＳトランジスタ ４ リセットＭＯＳトランジスタ ５ 転送ＭＯＳトランジスタ ６，６３，７５ フォトゲート ７ 垂直出力線 ８，９ 転送スイッチＭＯＳトランジスタ １０，１１ キャパシタ
Claims (12)
- 【請求項１】 画素電荷読み出し用にアンプ用ＭＯＳト
ランジスタを備えたＣＭＯＳプロセスコンパチブルセン
サの光電変換装置において、前記アンプ用ＭＯＳトラン
ジスタのウェル濃度を他の周辺回路のウェル濃度よりも
低くしたことを特徴とする光電変換装置。 - 【請求項２】 画素電荷読み出し用に反転アンプ用ＭＯ
Ｓトランジスタが設けられ当該ＭＯＳトランジスタの負
荷用ＭＯＳトランジスタを備えた光電変換装置におい
て、 前記負荷用ＭＯＳトランジスタのウェル濃度を周辺回路
のウェル濃度よりも小さくしたことを特徴とする光電変
換装置。 - 【請求項３】 ｐ型基板上に、フォトゲートと、転送用
ｎ型ＭＯＳトランジスタと、リセット用ＭＯＳトランジ
スタと、ソースホロワ型のアンプ用ＭＯＳトランジスタ
と、スイッチ用ＭＯＳトランジスタを各画素に備えられ
た半導体集積回路において、 前記アンプ用ＭＯＳトランジスタのウェル濃度を周辺回
路のウェル濃度よりも小さくしたことを特徴とする半導
体集積回路。 - 【請求項４】 請求項３に記載の半導体集積回路におい
て、前記ｐ型基板はｐ型シリコン基板、ｐ+埋め込み
層、ｐ型エピタキシャル層が順次積層されていることを
特徴とする半導体集積回路。 - 【請求項５】 請求項３に記載の半導体集積回路におい
て、前記フォトゲートにて光電変換された電荷信号は前
記転送用ｎ型ＭＯＳトランジスタを介して前記アンプ用
ＭＯＳトランジスタにて負荷ＭＯＳトランジスタを負荷
とするソースホロワ型のアンプで増幅されて、出力され
ることを特徴とする半導体集積回路。 - 【請求項６】 請求項５に記載の半導体集積回路におい
て、前記負荷ＭＯＳトランジスタのウェル濃度を前記ア
ンプ用ＭＯＳトランジスタのウェル濃度と同様に周辺回
路のウェル濃度よりも薄くしたことを特徴とする半導体
集積回路。 - 【請求項７】 ｎ型基板上に、フォトゲートと、転送用
ｐ型ＭＯＳトランジスタと、リセット用ＭＯＳトランジ
スタと、ソースホロワ型のアンプ用ＭＯＳトランジスタ
と、スイッチ用ＭＯＳトランジスタを各画素に備えられ
た半導体集積回路において、 前記アンプ用ＭＯＳトランジスタのウェル濃度を周辺回
路のウェル濃度よりも小さくしたことを特徴とする半導
体集積回路。 - 【請求項８】 請求項７に記載の半導体集積回路におい
て、前記ｎ型基板はｎ型シリコン基板、ｎ+埋め込み
層、ｎ型エピタキシャル層が順次積層されていることを
特徴とする半導体集積回路。 - 【請求項９】 請求項７に記載の半導体集積回路におい
て、前記フォトゲートにて光電変換された電荷信号は前
記転送用ｐ型ＭＯＳトランジスタを介して前記アンプ用
ＭＯＳトランジスタにて負荷ＭＯＳトランジスタを負荷
とするソースホロワ型のアンプで増幅されて、出力され
ることを特徴とする半導体集積回路。 - 【請求項１０】 請求項９に記載の半導体集積回路にお
いて、前記負荷ＭＯＳトランジスタのウェル濃度を前記
アンプ用ＭＯＳトランジスタのウェル濃度と同様に周辺
回路のウェル濃度よりも低くしたことを特徴とする半導
体集積回路。 - 【請求項１１】 請求項１０に記載の半導体集積回路に
おいて、前記負荷ＭＯＳトランジスタと前記アンプ用Ｍ
ＯＳトランジスタとのウェル濃度を１×１０ 15ｃｍ-3以
下としたことを特徴とする半導体集積回路。 - 【請求項１２】 請求項１０に記載の半導体集積回路に
おいて、前記負荷ＭＯＳトランジスタと前記アンプ用Ｍ
ＯＳトランジスタとのウェル濃度を１×１０ 14ｃｍ-3か
ら１×１０15ｃｍ-3としたことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00732896A JP3624042B2 (ja) | 1996-01-19 | 1996-01-19 | 光電変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00732896A JP3624042B2 (ja) | 1996-01-19 | 1996-01-19 | 光電変換装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004306891A Division JP4208812B2 (ja) | 2004-10-21 | 2004-10-21 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09199703A true JPH09199703A (ja) | 1997-07-31 |
| JP3624042B2 JP3624042B2 (ja) | 2005-02-23 |
Family
ID=11662901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00732896A Expired - Fee Related JP3624042B2 (ja) | 1996-01-19 | 1996-01-19 | 光電変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3624042B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233749A (ja) * | 1997-11-14 | 1999-08-27 | Motorola Inc | 半導体イメージ・センサおよびその方法 |
| KR100295381B1 (ko) * | 1997-12-02 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 |
| KR20030044333A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 |
| NL1014309C2 (nl) * | 1998-02-28 | 2004-01-27 | Hyundai Electronics Ind | CMOS beeldsensor en werkwijze voor het vervaardigen daarvan. |
| US6853044B1 (en) * | 1999-06-29 | 2005-02-08 | Hynix Semiconductor Inc. | Image sensor with improved dynamic range by applying negative voltage to unit pixel |
| EP1508920A1 (en) * | 2003-08-21 | 2005-02-23 | STMicroelectronics S.A. | CMOS light sensing cell |
| JP2006128724A (ja) * | 2006-01-23 | 2006-05-18 | Toshiba Corp | 固体撮像装置 |
| JP2006222452A (ja) * | 2006-04-24 | 2006-08-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP2008252111A (ja) * | 1998-06-29 | 2008-10-16 | Magnachip Semiconductor Ltd | Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 |
-
1996
- 1996-01-19 JP JP00732896A patent/JP3624042B2/ja not_active Expired - Fee Related
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11233749A (ja) * | 1997-11-14 | 1999-08-27 | Motorola Inc | 半導体イメージ・センサおよびその方法 |
| JP2014060450A (ja) * | 1997-11-14 | 2014-04-03 | Intellectual Ventures Second Llc | 半導体イメージ・センサ |
| JP2010062588A (ja) * | 1997-11-14 | 2010-03-18 | Freescale Semiconductor Inc | 半導体イメージ・センサ |
| KR100295381B1 (ko) * | 1997-12-02 | 2001-07-12 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 |
| US6563159B1 (en) | 1997-12-02 | 2003-05-13 | Mitsubishi Denki Kabushiki Kaisha | Substrate of semiconductor integrated circuit |
| NL1014309C2 (nl) * | 1998-02-28 | 2004-01-27 | Hyundai Electronics Ind | CMOS beeldsensor en werkwijze voor het vervaardigen daarvan. |
| JP2008252111A (ja) * | 1998-06-29 | 2008-10-16 | Magnachip Semiconductor Ltd | Ｃｍｏｓイメージセンサの単位画素及びｃｍｏｓイメージセンサの製造方法 |
| US6853044B1 (en) * | 1999-06-29 | 2005-02-08 | Hynix Semiconductor Inc. | Image sensor with improved dynamic range by applying negative voltage to unit pixel |
| KR20030044333A (ko) * | 2001-11-29 | 2003-06-09 | 주식회사 하이닉스반도체 | 씨모스 이미지 센서 |
| EP1508920A1 (en) * | 2003-08-21 | 2005-02-23 | STMicroelectronics S.A. | CMOS light sensing cell |
| US7145123B2 (en) | 2003-08-21 | 2006-12-05 | Stmicroelectronics S.A. | CMOS light sensing cell |
| JP2006128724A (ja) * | 2006-01-23 | 2006-05-18 | Toshiba Corp | 固体撮像装置 |
| JP2006222452A (ja) * | 2006-04-24 | 2006-08-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
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| JP3624042B2 (ja) | 2005-02-23 |
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