KR100295381B1 - 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 - Google Patents

반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 Download PDF

Info

Publication number
KR100295381B1
KR100295381B1 KR1019980028713A KR19980028713A KR100295381B1 KR 100295381 B1 KR100295381 B1 KR 100295381B1 KR 1019980028713 A KR1019980028713 A KR 1019980028713A KR 19980028713 A KR19980028713 A KR 19980028713A KR 100295381 B1 KR100295381 B1 KR 100295381B1
Authority
KR
South Korea
Prior art keywords
layer
semiconductor
substrate
integrated circuit
epitaxial
Prior art date
Application number
KR1019980028713A
Other languages
English (en)
Other versions
KR19990062454A (ko
Inventor
다쯔야 구니끼요
겐이찌로 소노다
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990062454A publication Critical patent/KR19990062454A/ko
Application granted granted Critical
Publication of KR100295381B1 publication Critical patent/KR100295381B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 소프트 에러 내성, 래치업 내성 및 ESD 내성이 큰 집적 회로를 용이하게 제조할 수 있는 반도체 집적 회로의 기판을 제공한다.
메모리 셀부(5), 논리부(6) 및 입출력부(8) 등의 각 부가 형성되는 영역마다, 각 부가 갖지 않으면 안되는 내성에 맞추어, 기판 단결정(51, 55)보다도 불순물 농도가 낮은 반도체 표면층의 막 두께를 변화시킨다.

Description

반도체 집적 회로의 기판 및 반도체 집적 회로의 제조 방법 {SUBSTRATE OF SEMICONDUCTOR INTEGRATED CIRCUIT AND MANUFACTURING METHOD OF SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 집적 회로의 기판에 관한 것으로, 특히 복수의 트랜지스터를 이용하여 구성되는 회로부나 DRAM의 축적 캐패시터가 다수 형성되는 회로부 등과 같은, 기능을 달리하기 때문에 중시되는 내성의 종류가 다른 복수의 회로부를 구비하는 반도체 집적 회로가 형성되는 기판에 관한 것이다.
도 45는 웨이퍼와 반도체 집적 회로의 기판과의 관계를 나타낸 평면도이다. 웨이퍼(1) 내의 복수 영역(2)의 각각에 독립된 반도체 집적 회로가 형성된다. 이 반도체 집적 회로의 예로서 반도체 메모리를 들 수 있다. 이 반도체 메모리를 예로 들어 반도체 집적 회로의 기판에 대한 종래의 기술에 대해 설명한다.
반도체 메모리를 구성하는 메모리 셀의 오동작의 원인으로서, 주로 소프트 에러, 래치업, ESD(Electro-Static Discharge)가 종래부터 알려져 있다. 여기서는, 이 순서대로 현상을 간단하게 설명하고, 그 대책으로서 실시되어 있는 종래의 기술에 대해 설명한다.
소프트 에러란, α선이 집적 회로 내를 통과하는 것에 기인하여 집적 회로 내에 랜덤하게 발생하는 수복 가능한 일과성의 오동작이다. 집적 회로를 수납하는 패키지나 집적 회로의 제작에 사용되는 알루미늄 배선이나 실리사이드 전극 등에 미량으로 포함되는 우라늄(U)이나 토륨(Th)으로부터 α선이 방출된다. α입자는 헬륨의 원자핵(He++)에서 정(正)의 2가로 대전하고 있다. α선이 집적 회로 내를 통과하면, 1017∼ 1020/㎤의 농도의 전자-정공쌍이 발생한다. 발생된 전자 혹은 정공 중 소수 캐리어로 되는 전자 혹은 정공은 n형 확산층 또는 p형 확산층에 유입되어 확산층에 축적된 전하량을 변화시키기 때문에, 일과성의 오동작, 즉 소프트 에러를 야기시킨다.
소프트 에러가 실제로 발생하는지의 여부는 전자-정공쌍의 발생 이외에, 생성된 전자-정공쌍 중 소수 캐리어가 상기 확산층에 어떻게 수집되는지에 의존하는 바가 크다. 소프트 에러를 일으키는 과정으로서, 다음의 3개의 메카니즘이 고려되고 있다. 여기서, 개개의 집적 회로가 형성되어 있는 반도체의 소편(small piece)을 기판이라고 부르도록 한다.
(1) 공핍층 내의 소수 캐리어의 드리프트,
(2) 기판 내의 중성 영역에서의 소수 캐리어의 확산,
(3) 다수 캐리어의 흐름에 따라 발생되는 전계가 소수 캐리어의 확산층으로의 수집을 가속하는 퍼널링 효과(funneling effect).
(1)은 공핍층 내에 입사된 α입자에 의해 생성된 소수 캐리어가 공핍층에 인가되어 있는 드리프트 전계에 의해 상기 확산층에 수집되는 메카니즘이다. 캐리어 수집에 요하는 시간은 대략 10-11초의 오더이다. 한편, 고농도로 도핑된 실리콘 기판 중의 캐리어 재결합 과정으로서 오우거(Auger) 과정이 있다. 소수 캐리어의 수명은 확산층의 불순물 농도에 의존한다. 전자의 수명은 3×10-5초 (정공 농도 1016/㎤) ∼ 1×10-9초 (정공 농도 1020/㎤)이고, 정공의 수명은 1×10-5초 (전자 농도1016/㎤) ∼ 4×10-10초 (전자 농도 1020/㎤)이다. 드리프트 전계에 의한 캐리어 수집에 요하는 시간은 대략 10-1초의 오더이므로, 재결합의 영향은 거의 받지 않는 것을 알 수 있다.
(2)는 중성 영역에서의 소수 캐리어가 확산에 의해 상기 확산층에 수집되는 메카니즘이다. 전자의 확산 계수 Dn은 10 ∼ 30㎠/sec이다. 한편, 전자의 수명 τn은 3×10-5∼ 1×10-9초이다. 전자의 평균 확산 길이 1d는 전자의 확산 계수 Dn과 전자의 수명 τn의 곱의 평방근으로 주어진다.
이와 같이 하여 구해진 평균 확산 길이 1d는 1㎛ (정공 농도 1020/㎤시) ∼ 300㎛ (정공 농도 1016/㎤)의 범위로 된다. 우라늄이나 토륨으로부터 방출되는 α입자의 에너지는 4 ∼ 5MeV의 범위인 것이 많다. 5MeV의 주입 에너지를 갖는 α입자의 비정(飛程)은 약 23㎛이다. 따라서, 기판이 p형이고 그 p형 기판의 붕소 농도가 1016/㎤이면, α입자에 의해 발생된 전자가 확산에 의해 상기 확산층에 수집된다. 또한, p형 기판의 붕소 농도가 1020/㎤이면, α입자에 의해 확산층보다 1㎛ 이상 깊은 부분에 발생된 전자의 대부분은 재결합되고, 확산에 의해 수집되는 경우는 없다.
다음에, 다수 캐리어의 흐름에 의해 발생되는 전계가 소수 캐리어의 확산층에의 수집을 가속하는 퍼널링 효과에 의해 확산층에 수집되는 메카니즘, 즉 (3)의메카니즘에 대해 설명한다. α입자에 의해 생성된 전자-정공쌍이 공핍층 내에 인가되어 있는 전계에 의해 분리되면, 분리된 전자와 정공에 의해 쌍극자(dipole) 전계가 발생한다. 쌍극자 전계가 그 때까지 공핍층에 인가되어 있던 전계를 약하게 하므로, 공핍층의 일부가 기판 내부 깊숙히 들어가 전압 강하를 발생시키게 된다. 기판 내부 깊숙히 들어간 전계때문에, 기판 내부에 α입자에 의해 발생된 소수 캐리어는 기판 표면의 확산층에 수집된다.
α입자에 의한 소프트 에러를 막기 위해, 여러가지 웰 구조가 종래부터 제안되어 있다. 기판 내부에서 발생된 소수 캐리어가 반도체 집적 회로의 기판 표면 부근에 형성된 집적 회로로 도달하지 않도록, 소수 캐리어로 배리어가 되는 고농도 불순물층을 형성하는 것이 행해지고 있었다. 이들 고농도 불순물층은 이온을 고에너지로 주입 후, 열 처리함으로써 실현되어 있지만, 이 방법에서는 불순물층의 두께가 불충분하기 때문에, 최근에 p on p-웨이퍼, p on p+웨이퍼 및 p on p++웨이퍼 등의 에피택셜 웨이퍼가 기판의 재료로서 사용되기 시작하였다. 이들 에피택셜 웨이퍼에 형성되는 기판(이하, 각각 p on p-기판, p on p+기판 및 p on p++기판이라고 함)은 잉곳으로부터 추출한 반도체의 기판 단결정 상에 에피택셜 성장시킨 반도체 표면층을 구비하지만, 반도체 기판의 불순물 농도가 각각 p-, p+, p++이다. 이들 웨이퍼를 사용하여 형성되는 반도체 집적 회로 기판의 구조에 대해 도 39를 참조하여 설명한다.
도 39는 종래의 p on p-기판, p on p+기판 혹은 p on p++기판의 단면 구조를 나타낸 모식도이다. p형의 반도체 표면층인 에피택셜층(101)이 p형의 반도체 기체층인 기판 단결정(102) 상에 형성되어 있다. 이 명세서 중에서, 반도체 표면층은 반도체 기판의 표면에서 집적 회로가 형성되는 단일의 면 방위를 갖는 단결정으로 이루어지는 층이고, 또한 반도체 기체층은 반도체 표면층의 직접의 성장 모체로 되어 반도체 표면층의 면 방위를 결정하는 역할을 담당하는 단결정으로 이루어지는 층이다. 이 반도체 표면층은 에피택셜층이나 웨이퍼의 기판 단결정과 같이 거의 균일의 불순물 농도를 갖는 층으로서, 확산 등에 의해 결정 형성 후에 불순물을 첨가한 층(웰 등)과는 다르다.
p on p-기판, p on p+기판 및 p on p++기판의 차이는, p형 기판 단결정(102)의 불순물 농도의 차이에 있다. 다음 불순물 농도의 구분은 편의적인 것으로, 일반적인 것은 아니지만, 본원 발명의 효과와의 관계로부터 정의한 것이다. 각 기판 단결정의 불순물 농도는 p-층에서 1015/㎤ 이상 1018/㎤ 미만, p+층에서 1018/㎤ 이상 1020/㎤ 미만, p++층에서 1020/㎤ 이상이다.
이들 기판 구조를 이용하면, 전자에 대해 배리어가 되는 층이 반도체 표면층의 하부, 즉 에피택셜층의 하부에 있기 때문에, 소프트 에러 내성이 커지는 것이 예상되지만, 실제로 그렇게는 되지 않는다. 그것은, 확산층에 수집되는 전하량은 퍼널링에 의해 수집되는 전하량에 거의 같게 되기 때문이다. 이것은, α입자에 의해 발생된 소수 캐리어가 고농도 불순물층 내의 오우거 재결합에 의해 소멸되는 시간보다도 짧은 시간으로, 퍼널링에 의해 확산층으로 수집되는 것을 의미한다. 따라서, p on p+기판이나 p on p++기판을 이용해도 발생된 소수 캐리어의 오우거 재결합에 의한 소멸의 효과는 기대할 수 없으므로, 확산층으로의 전하 수집량을 감소시키는 것은 불가능하다.
반도체 표면층의 막 두께가 동일하면, 소수 캐리어가 이면에 도피하기 쉬운 p on p-기판 쪽이 p on p+기판보다도 기판 표면의 확산층으로 수집되는 전하량이 적다. 이것은, 반도체 표면층 아래의 p+층은 소수 캐리어로부터 보면 기판 표면 방향으로도 이면 방향으로도 배리어로 되는 것을 의미한다. 전자로부터 보면 p-의 쪽이 p+보다 포텐셜 장벽이 낮기 때문에, 이면으로 도피하기 쉬어진다. 그 때문에, p on p-웨이퍼 쪽이 p on p+웨이퍼보다도 소프트 에러 내성이 크다. 이상의 고찰에 의해 소프트 에러에 대해서는, 결함 밀도의 차를 무시하면, p on p-기판이 유효한 것을 알 수 있다.
다음에, 반도체 메모리 셀의 오동작의 2번째 원인인 래치업에 대해 설명한다. 래치업이란, CMOS 디바이스를 기판 표면에 형성했을 때에 기생하여 이루어지는 사이리스터가 동작하는 것에 기인하는 CMOS 디바이스의 오동작이다.
도 40을 참조하여 래치업의 메카니즘을 설명한다. 도 40은 CMOS 트랜지스터의 단면 구성의 일례를 나타낸 모식도이다. 도 40의 CMOS 트랜지스터는 p형 기판(103)에 n웰(104)을 설치하여 인접하는 도전형이 다른 트랜지스터의 분리를 행하고 있다. 이와 같은 CMOS 트랜지스터에서는, 횡형의 npn 기생 바이폴라 트랜지스터 Q1과 종형의 pnp 기생 바이폴라 트랜지스터 Q2가 있는 것을 알 수 있다. 이 구조로 생기는 기생 회로의 등가 회로를 도 41에 도시한다. RP1, RP2는 p형 기판(103)에서 생기는 저항을 나타내고, RN1, RN2는 n 웰(104)에서 생기는 저항을 나타낸다. 2개의 기생 바이폴라 트랜지스터 Q1, Q2와 이들 저항 RP1, RP2, RN1, RN2에 의해 구성된 기생 회로가 래치업의 원인이 된다. 래치업을 야기시키는 요인으로서, 입력 단자(105) 및 출력 단자(106)에서의 전압 VIN, VOUT의 오버슈트 및 언더슈트, 내부 펀치 스루 및 애밸런치 증배, 기생 MOS 트랜지스터의 누설 전류 등이 고려된다. 여기서는, 입력 단자(105) 및 출력 단자(106)에서의 전압 VIN, VOUT의 오버슈트와 언더슈트에 대해 설명한다.
도 42를 참조하여, 출력 단자(106)의 전압이 오버슈트한 경우의 CMOS 트랜지스터의 동작에 대해 설명한다. 통상, n 웰(104)에는 전원 단자(108)로부터 전원 전압 VDD가 인가되고, p형 기판(103)에는 접지 단자(107)로부터 접지 전압 VSS가 인가된다. 이 상태에서, 출력 단자(106)의 전압 VOUT가 어떠한 원인으로 전원 전압 VDD이상(오버슈트)으로 올라가면, 출력 단자(106)에 접속되어 있는 p+영역과n웰(104)로 이루어지는 pn 접합이 순방향으로 바이어스되기 때문에, 이 p+영역으로부터 n웰(104)을 향해 대량의 정공이 주입된다. n웰(104)과 p형 기판(103)으로 형성된 pn 접합이 역바이어스되어 있으므로, 이 정공은 이 pn 접합에 모여 p형 기판(103) 속으로 흘러 다수 캐리어 전류로 된다. 이 다수 캐리어 전류는 p형 기판(103)의 표면 또는 이면에 설치된 접지 단자(107)로 유입되므로 p형 기판(103)의 내부에서 오믹 전압 강하를 일으킨다. 그 결과, 접지 단자(107)에 접속되어 있는 n+영역과 p형 기판(103) 및 n웰(104)로 이루어지는 횡형 기생 바이폴라 트랜지스터의 이미터 베이스 사이가 순방향으로 바이어스되고, 횡형 트랜지스터가 도통된다. 횡형 트랜지스터에 흐르는 전자 전류는 n웰(104)의 내부에서는 다수 캐리어로 되어 오믹 전압 강하를 일으키고, 종형 바이폴라 트랜지스터의 베이스-이미터 사이를 점점 더 순방향으로 바이어스한다. 이 정귀환이 충분히 강하게 되면 래치업이 발생하여 출력 단자(106)로부터 접지 단자(107)를 향해 큰 전류가 흐르게 된다.
한편, 출력 단자(106)의 전압이 언더슈트하는 경우는, 등가 회로가 도 43과 같이 된다. 2개의 기생 바이폴라 트랜지스터 Q1, Q2의 베이스에 주입되는 캐리어가 전자인 것 이외에, 기본적인 메카니즘은 상술한 오버슈트의 경우와 동일하다.
이상의 것을 정리해 보면, CMOS 디바이스에서의 두개의 기생 바이폴라 트랜지스터 Q1, Q2의 콜렉터 전류가 서로 상대의 트랜지스터의 이미터·베이스간의 저항 R1N1, RP1에 흐름으로써 이미터 베이스 사이를 순방향으로 바이어스하여 래치업이 일어나게 된다.
이상의 고찰로부터 알 수 있듯이, 래치업을 막기 위해서는 p형 기판(103) 중의 오믹 전압 강하를 내리거나, 혹은 n웰(104) 내의 오믹 전압 강하를 내리는 것이 유효하다. 그래서, p형 기판(103)의 깊은 부분을 p+층이나 p++층으로 하는 것, 즉 p on p+기판이나 p on p++기판이 래치업에 대해 유효한 구조인 것을 알 수 있다.
이어서, 반도체 메모리 셀의 오동작의 원인으로서 3번째로 예를 든 ESD(Electro-Static Discharge)에 대해 도 44를 참조하여 설명한다. 입력 단자에서의 전압의 언더슈트를 방지하기 위해, 불순물 농도가 높은 p형 기판(110) 상에 p-반도체 표면층(111)을 형성하고, 그 반도체 표면층(111) 상에 소자(112)를 형성하는 경우가 있다. 도 44의 반도체 기판(110)에 접속되어 있는 외부 회로(113)는 인간의 몸이 칩의 입출력 단자(114)에 접촉한 경우의 인체의 등가 회로이다. 시뮬레이션에 의하면, 에피택셜 웨이퍼를 이용하는 에피택셜 기판(110)을 이용한 경우, 쵸크랄스키법(Czochralski method)으로 제조된 웨이퍼를 이용하는 기판 (이하, OZ 기판이라고 함)에 비해 ESD 내성이 저하한다. ESD 내성의 저하는, 에피택셜 기판(110)의 기판 저항Rsub는 CZ 기판에 비해 낮기 때문에, 기생 바이폴라 트랜지스터(npn 횡형)가 동작하기 어렵고, 전극의 전압이 보다 높은 값으로 유지되는 것에 기인한다. 전극의 전압이 높게 유지됨으로써 소자 내부의 전계가 높아져서, 격자 온도도 높게 된다. 격자 온도가 반도체 기판(110)의 융점보다도 높은 온도가 되면, 소자가 녹아 파손된다. 따라서, ESD 내성의 관점에서는, p on p-기판 쪽이 pon p+기판에 비해 양호한 것을 알 수 있다.
이상, 집적 회로가 오동작을 하는 3가지 원인, 즉 소프트 에러, 래치업, ESD에 대해 설명하였다. 각각의 현상을 방지하는데 유효한 기판 구조를 표 1에 정리한다.
p on p_웨이퍼 p on p+웨이퍼
소프트 에러 내성 ○ ×
래치업 내성 × ○
ESD 내성 ○ ×
하나의 기판 구조로 상기한 모든 현상에 유효한 것이 바람직하지만, 표 1을 보면, 어떤 기판 구조도 소프트 에러, 래치업, ESD의 현상을 전부 동시에 방지할 수 없는 것을 알 수 있다.
최근, CZ 기판보다도 p on p+기판이나 p on p-기판 등을 형성하기 위한 에피택셜층을 갖는 에피택셜 웨이퍼가 집적 회로의 양산에 이용되는 것은, 상술한 3개의 오동작을 에피택셜 웨이퍼가 억제하는 기능을 갖는 것외에 2개의 이유가 있다. 첫번째는, 에피택셜 웨이퍼 쪽이 CZ 웨이퍼에 비해 열산화막의 내압에 강한 상관이 있는 COP(Crystal Originated Particles)나 FPD(Flow Pattern Defect) 등의 미소 결함 밀도가 적기 때문에, 열산화막의 내압이 높은 것이 이유이다. 열산화막의 내압을 양품율로서 조사하면, COP나 FPD의 밀도가 작을수록 높아지는 것을 알수 있다. 두번째는, 구경이 300㎜의 웨이퍼의 사용은 양산되는 집적 회로에서 채산성을 높이기 위해 불가결하지만, 300㎜의 구경을 갖고, CZ 웨이퍼로 COP나 FPD의 결함 밀도가 작은 웨이퍼를 작성하는 것은 곤란하며, 에피택셜 웨이퍼보다도 비용이 비싸게 되기 때문이다. 즉, 300㎜ 이상의 대구경의 웨이퍼에서는 품질과 비용 면에서 에피택셜 웨이퍼 쪽이 우수하다고 결론지을 수 있다.
이상 설명한 바와 같이, 종래의 반도체 집적 회로의 기판을 이용하여 제조된 반도체 메모리 장치나 메모리와 논리(logic) 혼재의 집적 회로에서는, 메모리 셀부, 논리부 및 입출력부 등과 같이, 다른 현상에 대한 내성을 중시하는 회로부가 하나의 기판에 형성되기 때문에, 반도체 집적 회로의 기판 구조로서 p on p-구조, p on p+구조 혹은 p on p++구조 중 어느 구조를 채용하더라도, 소프트 에러, 래치업 및 ESD 등의 다른 현상 전부에 대해, 동시에 원하는 내성을 얻는 것이 용이하지 않다고 하는 문제가 있었다.
본 발명은 이상의 문제점을 해결하기 위해 이루어진 것으로, 소프트 에러, 래치업, ESD 전부에 대해 충분히 내성이 높은 반도체 메모리 장치나 메모리와 논리가 혼재된 장치를 용이하게 제조하는 반도체 집적 회로의 기판을 제공하는 것을 목적으로 하고, 또한 웰을 갖는 반도체 집적 회로의 기판에서도 소프트 에러 내성을 향상시키는 것을 목적으로 한다.
제1 발명에 따른 반도체 집적 회로의 기판은 단일의 면 방위를 갖는 동시에 제1 불순물 농도를 전체에 걸쳐 거의 균일하게 갖는 기판 단결정으로 이루어지는 제1 반도체 기체층(基體層)과, 상기 제1 반도체 기체층 상에 형성되며, 상기 제1반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제2 불순물 농도를 가지며, 또한 상기 제1 반도체 기체층과 동일 도전형을 갖는 단결정으로 이루어지는 제2 반도체 기체층과, 상기 제1 반도체 기체층 상에 직접 형성되며, 상기 제1 반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제3 불순물 농도를 전체에 걸쳐 거의 균일하게 가지며, 또한 상기 제1 반도체 기체층과 동일한 도전형을 갖는 단결정으로서, 복수의 반도체 소자로 이루어지는 제1 회로부를 형성하기 위한 제1 반도체 표면층과, 상기 제2 반도체 기체층 상에 직접 형성되며, 상기 제2 반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제4 불순물 농도를 전체에 걸쳐 거의 균일하게 가지며, 또한 상기 제2 반도체 기체층과 동일한 도전형을 갖는 단결정으로서, 복수의 반도체 소자로 이루어져 있고 상기 제1 회로부와는 기능을 달리하는 제2 회로부를 형성하기 위한 제2 반도체 표면층을 구비하며, 상기 제1 불순물 농도와 상기 제2 불순물 농도가 다른 것을 특징으로 한다.
제2 발명에 따른 반도체 집적 회로의 기판은, 단일의 면 방위를 갖는 동시에 전체에 걸쳐 거의 균일한 제1 불순물 농도를 갖는 단결정으로서, 복수의 반도체 소자로 이루어지는 제1 회로부를 형성하기 위한 제1 반도체 표면층과, 상기 제1 반도체 표면층과 동일한 면 방위를 갖고, 상기 제1 반도체 표면층과 동일한 도전형을 가지며, 또한 전체에 걸쳐 거의 균일한 제2 불순물 농도를 갖는 단결정으로서, 복수의 반도체 소자로 이루어져 있고 상기 제1 회로부와는 기능을 달리하는 제2 회로부를 형성하기 위한 제2 반도체 표면층과, 상기 제1 및 제2 반도체 표면층과 동일한 면 방위를 갖고, 상기 제1 및 제2 반도체 표면층과 동일한 도전형을 가지며, 또한 전체에 걸쳐 거의 균일한 제3 불순물 농도를 갖고 있어 상기 제1 및 제2 반도체 표면층의 형성 기체가 되는 기판 단결정으로서, 높이가 서로 다른 제1 단차 주면(主面)과 제2 단차 주면을 갖는 반도체 기체층을 구비하고, 상기 제1 반도체 표면층은 상기 제1 단차 주면 상에 직접 형성되고, 상기 제2 반도체 표면층은 상기 제2 단차 주면 상에 직접 형성되며, 상기 제3 불순물 농도는 상기 제1 및 제2 불순물 농도의 어느 것과도 상이한 것을 특징으로 한다.
제3 발명에 따른 반도체 집적 회로의 기판은, 단일의 면 방위를 갖는 동시에 제1 불순물 농도를 전체에 걸쳐 거의 균일하게 갖는 단결정으로 이루어지는 반도체 기체층과, 상기 반도체 기체층 상에 직접 형성되어 상기 반도체 기체층과 동일한 도전형 및 동일한 면 방위를 갖는 동시에 웰을 갖는 단결정으로 이루어지는 반도체 표면층을 구비하며, 상기 반도체 표면층은 상기 웰과 상기 반도체 기체층 사이에 끼워진 소정의 부분 영역을 포함하고, 상기 소정의 부분 영역은 상기 제1 불순물 농도보다 낮고 또한 상기 반도체 표면층 속에서 최저로 되어 있는 제2 불순물 농도를 가지며, 거의 2㎛ 이상의 두께를 갖는 것을 특징으로 한다.
제4 발명에 따른 반도체 집적 회로의 제조 방법은, 기판 단결정과 상기 기판 단결정 상에 직접 형성된 제1 에피택셜층과 상기 제1 에피택셜층 상에 형성된 절연막을 갖는 에피택셜 웨이퍼를 준비하는 공정과, 상기 에피택셜 웨이퍼에 개구부의 크기가 서로 다른 제1 및 제2 트렌치를 형성하는 공정과, 상기 제1및 제2 트렌치에 제2 에피택셜층을, 상기 제1 및 제2 트렌치가 매립되지 않는 두께로 형성하는 공정과, 상기 에피택셜 웨이퍼의 전면에 제3 에피택셜층을, 상기 제1 트렌치가 매립되고, 또한 상기 제2 트렌치가 매립되지 않는 두께로 형성하는 공정과, 상기 제3 에피택셜층 중의 상기 제1 및 제2 트렌치의 밖에 있는 것을 제거함과 동시에 상기 제3 에피택셜층의 표면이 상기 제1 에피택셜층의 표면과 거의 일치하도록 평탄화하는 공정과, 상기 제2 트렌치를 기준으로 반도체 집적 회로를 형성하는 공정을 구비하여 구성된다.
도 1은 실시 형태 1의 반도체 집적 회로의 기판에 형성된 반도체 메모리 장치의 평면 구성을 나타낸 개념도.
도 2는 도 1 중의 A-A'선에 따른 단면 구조를 나타낸 모식도.
도 3은 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 4는 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 5는 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 6은 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 7은 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 8은 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체집적 회로 기판의 단면 구조를 나타낸 모식도.
도 9는 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 10은 실시 형태 1의 반도체 집적 회로 기판의 한 제조 공정에서의 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 11은 실시 형태 2에 따른 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 12는 실시 형태 3에 따른 반도체 집적 회로 기판의 단면 구조를 나타낸 모식도.
도 13은 시뮬레이션의 대상이 되는 구조를 나타낸 사시도.
도 14는 도 13에 도시한 구조에서의 수집 전하량의 시간 의존성의 시뮬레이션 결과를 나타낸 그래프.
도 15는 전하 수집 시의 깊이 방향의 포텐셜 분포의 시뮬레이션 결과를 나타낸 그래프.
도 16은 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 17은 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 18은 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 19는 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 20은 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 21은 실시 형태 4의 반도체 집적 회로 기판의 한 제조 공정을 나타낸 단면도.
도 22는 반도체 집적 회로 기판의 단면 구조의 일례를 나타낸 모식도.
도 23은 반도체 집적 회로 기판의 단면 구조의 다른 예를 나타낸 모식도.
도 24는 반도체 집적 회로 기판의 단면 구조의 다른 예를 나타낸 모식도.
도 25는 반도체 집적 회로 기판의 단면 구조의 다른 예를 나타낸 모식도.
도 26은 집적 회로의 단면 구성을 설명하기 위한 모식도.
도 27은 도 26의 반도체 집적 회로 기판의 B-B'선 단면에 대해 깊이 방향의 포텐셜을 나타낸 그래프.
도 28은 실시 형태 5의 반도체 집적 회로 기판의 단면 구조의 일례를 나타낸 모식도.
도 29는 시뮬레이션에 이용한 반도체 집적 회로 기판의 깊이 방향의 붕소 분포를 나타낸 그래프.
도 30은 도 28에 도시한 구조에서의 수집 전하량의 시간 의존성의 시뮬레이션 결과를 나타낸 그래프.
도 31은 반도체 기체층과 반도체 표면층의 경계에서의 붕소 농도와 깊이 관계를 나타낸 그래프.
도 32는 레트로그레이드 웰 형성을 위한 이온 주입 직후의 붕소 농도 분포를 나타낸 그래프.
도 33은 도 32의 상태로부터 채널컷트층 형성을 위한 이온 주입을 한 직후의 붕소 농도 분포를 나타낸 그래프.
도 34는 도 33의 상태로부터 열 확산한 직후의 붕소 농도 분포를 나타낸 그래프.
도 35는 열 확산 웰 형성을 위한 이온 주입 직후의 붕소 농도 분포를 나타낸 그래프.
도 36은 도 35의 상태로부터 열 확산한 직후의 붕소 농도 분포를 나타낸 그래프.
도 37은 도 36의 상태로부터 채널컷트층 형성을 위한 이온 주입을 한 직후의 붕소 농도 분포를 나타낸 그래프.
도 38은 도 37의 에피택셜층보다도 두꺼운 에피택셜층을 이용한 경우의 열 확산 웰의 붕소 농도 분포를 나타낸 그래프.
도 39는 종래의 p on p-기판, p on p+기판 혹은 p on p++기판의 단면 구조를 나타낸 모식도.
도 40은 CMOS 트랜지스터의 단면 구성의 일례를 나타낸 모식도.
도 41은 도 40의 CMOS 트랜지스터의 동작을 설명하기 위한 등가 회로도.
도 42는 도 40의 CMOS 트랜지스터의 동작을 설명하기 위한 등가 회로도.
도 43은 도 40의 CMOS 트랜지스터의 동작을 설명하기 위한 등가 회로도.
도 44는 ESD를 설명하기 위한 개념도.
도 45는 반도체 집적 회로의 기판과 집적 회로의 관계를 나타낸 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
5 : 메모리 셀부
6 : 논리부
7 : 입출력 단자
8 : 입출력부
9 : 얼라이먼트 마크
10, 21, 51, 60, 62, 73, 82, 201, 211 : 기판 단결정
11, 12, 13, 22, 27, 28, 52, 53, 55, 56, 61, 63, 72, 83, 202, 203, 212, 213 : 에피택셜층
23 : 절연막
24, 54 : 트렌치
30 : 산화막
70 : p 웰
71 : 매립 n층
(실시 형태 1)
본 발명의 실시 형태 1에 따른 반도체 집적 회로의 기판은 한 장의 반도체 집적 회로의 기판 중에, p on p-구조와 p on p+구조의 조합 등과 같은 다른 구조를 복수 포함하고 있다. 그리고, 이들 구조의 배치는 소자나 집적 회로가 실현해야 할 내성을 용이하게 실현할 수 있는 구조의 위치가 집적 회로의 각 회로부의 기판 상에서의 위치에 대응하는 배치로 되어 있다.
그 때문에 종래에 비해, 하나의 집적 회로에서 고수준의 소프트 에러 내성, 래치업 내성 및 ESD 내성을 얻는 것이 용이하게 된다.
도 1은 실시 형태 1에 따른 반도체 집적 회로의 기판에 형성된 반도체 메모리 장치의 평면 구성을 나타낸 개념도이다. 도 1의 반도체 메모리 장치는 메모리 셀부와 입출력부에는 p on p-구조가, 논리부에는 p on p+구조가 적용된 것을 특징으로 한다.
도 1의 반도체 메모리 장치는, 평면적으로 보아 세로가 15㎜, 가로가 20㎜인직사각형의 기판(3) 상에 형성되어 있다. 하나의 기판(3)은 도 45에 도시한 웨이퍼(1) 내의 하나의 영역(2)에 대응한다. 기판(3)의 중앙에는 메모리 셀부(5)가 배치되어 있다. 논리부(6)는 메모리 셀부(5)의 주위에 배치되어 있다. 또한, 논리부(6)의 외주에는 입출력부(8)가 배치되고, 입출력부(8)의 영역 내에는 입출력 단자(7)가 설치된다. 얼라이먼트 마크(9)는, 메모리 셀부(5)의 영역의 4개의 모서리 및, 입출력부(8) 영역 내에서 기판(3)의 4개의 모서리에 배치되어 있다. 또, 도 1에서 논리부(6)에는 얼라이먼트 마크가 배치되어 있지 않지만, 논리부(6)에 얼라이먼트 마크를 배치해도 상관없다.
도 2는 기판(3)을 도 1 중의 A-A' 선에 따라 절단했을 때의 기판(3)의 단면 구조를 나타낸 모식도이다. 도 2의 상하 방향이 즉 기판(3)의 두께(높이)를 나타내고, 여기서는 700㎛로 설정되어 있다.
반도체 표면층에 상당하는 에피택셜층(11: p층)은 반도체 기체층에 상당하는 기판 단결정(10: p-) 상에 형성되어 있다. 반도체 표면층에 상당하는 에피택셜층(13: p층)은 반도체 기체층에 상당하는 에피택셜층(12: p+층) 상에 형성되어 있다.
도 1의 집적 회로의 각부에서 오동작을 유발하는 현상 중 최대의 요인은, 각각 메모리 셀부(5)에서는 소프트 에러, 논리부(6)에서는 래치업, 입출력부(8)에서는 ESD이다.
표 1을 참조하면, 메모리 셀부(5)와 입출력부(8)에는 p on p-구조,논리부(6)에는 p on p+구조를 사용하고 있으므로, 이 집적 회로는 소프트 에러, 래치업 및 ESD에 대해 높은 내성을 발휘할 수 있다. 또, 논리부(6)에 대해 래치업은 기판 내의 오믹 전압 강하가 작은 쪽이 바람직하므로, 불순물 농도가 높은 에피택셜층(12: 반도체 기체층)을 불순물 농도가 낮은 기판 단결정(10: 반도체 기체층) 상에 형성하여 기판 저항을 내리고 있다. 또, 메모리 셀부(5) 등의 회로부를 구성하는 트랜지스터 등의 소자수는 복수라고 하더라도 2개나 3개의 적은 수가 아니라, 수천, 수만 혹은 더 대규모의 것으로, 반도체 표면층(에피택셜층 11, 13)의 불순물 농도가 층내 전체에 거의 균일하기 때문에, 각 회로부의 각 구성 소자에 대해 기대되는 성능은 용이하게 얻어진다.
이 기판(3)의 각 반도체 표면층은 그 표면에서는 동일한 재질로 동일한 단일의 면 방위를 갖는 단결정이라는 점에서 공통이기 때문에, 외형적으로 각 반도체 표면층을 분별하기 위한 표지(mark)가 되는 것이 없다. 제조 공정에서, 복수의 기판(3)은 도 45에 도시된 웨이퍼로부터 절단되지만, 그 때에도 기판(3)의 배치 위치를 나타내는 표지가 필요하다. 실시 형태 1에 따른 반도체 집적 회로의 기판(3)에서는, 에피택셜층(11, 13)은 각 회로부 [메모리 셀부(5) 등]가 형성되어야 되는 위치에 대응하여 배치되어 있지 않으면 안되고, 그 때문에 제조 시 마스크의 위치 정렬이 중요하게 된다. 실시 형태 1에 따른 반도체 집적 회로의 기판은 그 절단면에서는 다른 불순물 농도를 갖고 있지만, 표면에는 동일한 재질로 이루어지는 반도체 표면층밖에 나타나지 않고, 단차가 없기 때문에 마스크의 정렬이 곤란해진다.
그 위치 정렬의 곤란함을 해소하기 위해, 얼라이먼트 마크(9)가, 기판(3)을 상부로부터 본 평면에서 에피택셜층(11, 13)의 배치를 정확하게 인식하여, 마스크 위치 정렬을 정확하게 행하기 위해 형성된다.
이어서, 도 2에 도시한 구조를 갖는 반도체 집적 회로 기판의 제조 공정의 일례를 도 3 ∼ 도 10을 참조하여 설명한다. 도 3 ∼ 도 10에는, 각 도면의 (a)에 도 2에서의 영역 ar1을 확대한 도면을, (b)에 도 2에 상당하는 단면의 모식도를 나타내고 있다. 우선, p-의 기판 단결정(10) 상에 p형의 에피택셜층(11)을 10㎛ 정도 성장시킨 에피택셜 웨이퍼를 준비한다. 에피택셜층(11) 상에 절연막(23)을 0. 05㎛ 정도의 두께로 형성 후, 패터닝된 마스크로 이 절연막(23)을 덮고, 절연막(23)과 반도체 표면층(22)과 기판 단결정(10)의 일부를 에칭 제거하여 도 3에 도시한 바와 같은 트렌치(24a, 24b)를 형성한다. 트렌치(24a)의 폭은 3㎜ 정도이고, 트렌치(24a: 논리부 6)에 둘러싸인 메모리 셀부(5)의 형성 영역의 폭은 12㎜ 정도이다. 트렌치(24b)의 평면 형상은 1㎛각 정도의 크기가 있다. 입출력부(8)가 형성되는 영역의 폭은 1㎜ 정도이다.
도 4에 도시한 바와 같이, 붕소를 고농도로 포함한 p+층인 에피택셜층(27)이 CVD법에 의해 110㎛ 정도 성장된다. 트렌치(24a)의 폭이 넓고 트렌치(24b)의 폭은 좁으므로, 트렌치(24a)의 저부에 형성되는 에피택셜층(27a: 반도체 기체층)의 두께가 약 105㎛로 되는데 반해, 트렌치(24b)에 형성되는 에피택셜층(27b)의 두께가 예를 들면 80㎛ 정도로 된다. 즉, 트렌치(24b)의 에피택셜층(27b)의 두께가 에피택셜층(27a)의 두께보다도 얇게 된다. 이것은, 트렌치(24a) 쪽이 트렌치(24b)보다도 가스가 트렌치 내부에 유입되기 쉽기 때문에, 트렌치(24a) 쪽의 에피택셜 성장의 성장 속도가 빠르게 되기 때문이다.
다음에, 등방성 에칭에 의해 절연막(23) 상이나 트렌치(24a, 24b)의 측벽에 형성된 에피택셜층(27)이 제거된다(도 5 참조).
다음에, p층인 에피택셜층(28)이 CVD 장치를 이용하여 형성된다. 도 6에 도시한 바와 같이, 트렌치(24a)가 있던 부분은 거의 매립되어 에피택셜층(12)으로 되어 있기 때문에, 에피택셜층(12) 상에 있는 에피택셜층(28)의 표면은 거의 수평하게 된다. 그러나, 트렌치(24b)는 아직 매립되지 않고, 좁고 깊은 구멍이 남아 있으므로, 트렌치(24b)에서 에피택셜층(28)은 그 구멍의 형상을 반영시킨 외관을 나타낸다.
트렌치(24a)가 형성되어 있는 영역 상을 덮고, 1㎛ 정도의 두께를 갖는 레지스트가 반도체 집적 회로의 기판(3)의 전면에 형성된다. 도 7에 도시한 바와 같이, 패터닝된 레지스트(29)가 남지만, 이 패터닝 시에는 트렌치(24b)가 기준이 된다. 에피택셜층(28)은 그 표면에는 거의 단차를 갖지 않고, 얼라이먼트 마크(9)가 존재할 뿐이기 때문에, 고정밀도의 얼라이먼트가 가능해진다.
레지스트(29)를 마스크로 하여 이방성 에칭을 행하고, 반도체 표면층(28)의 일부를 에칭 제거한다 (도 8 참조). 에칭 후 절연막(23) 상에는 0. 01㎛ 정도의 에피택셜층(28)이 남는다.
레지스트(29)를 제거하고, 화학 기계적 연마(Chemical MechanicalPolishing)에 의해, 도 9에 도시한 바와 같이 절연막(23) 상에 있는 에피택셜층(28)을 깎아 평탄화한다. 깎여진 후의 에피택셜층(28)의 두께는 5㎛ 정도이다.
절연막(23)을 제거함으로써, 도 2에 도시한 단면 구조를 갖는 반도체 집적 회로의 기판(3)과 동일한 구조의 기판을 형성할 수 있다.
또한, 반도체 집적 회로의 기판(3) 상에 반도체 집적 회로를 형성하기 위해, 예를 들면 0. 01㎛ 정도의 두께를 갖는 산화막(30)이 반도체 집적 회로의 기판 전면에 형성된다. 그 후, 산화막(30) 상에 1㎛ 정도의 두께를 갖는 레지스트(31)가 형성되고(도 10 참조), 그 레지스트(31)가 패터닝된다. 패터닝 시에는, 트렌치(24b)의 단차를 이용하여 반도체 기판(3)에 형성하여야 할 각 회로부와 에피택셜층(11, 28)의 위치 관계가 일치하도록 정밀도 좋게 마스크 정렬을 행하는 것이 가능해진다. 이와 같이, 집적 회로의 각 회로부가 형성되어야 하는 제1 및 제2 반도체 표면층 아래에 있는 반도체 기체층의 불순물 농도가 각 회로부의 기능에 적합한 반도체 집적 회로의 기판을 제조할 수 있다. 도면에는 나타나 있지 않지만, 트랜지스터, 소자 분리, 웰 등의 디바이스 구조는 예를 들면 도 10의 에피택셜층(11, 28) 및 그 위에 형성된다.
또, 도 3 ∼ 도 10의 설명에서는, 메모리 셀부(5)에 얼라이먼트 마크(9)가 형성되는 경우에 대해 설명하였지만, 메모리 셀부(5), 논리부(6) 및 입출력부(8) 등의 각 회로부외에 있어도 좋다.
또한, 도 2의 설명에서는, p on p+구조를 기초로 하여 p on p-구조를 형성하였지만, 예를 들면 p on p-구조를 기초로 하여 p on p+구조를 형성하여 이용해도 좋다. 또한, p on p+구조 대신에 p on p++구조를 이용해도 좋다.
또한, 에피택셜층(11, 22)과 에피택셜층(13, 28)의 두께 관계는 도 2 ∼ 도 10에서 설명한 관계에 한정되는 것이 아니라, 어느 쪽의 두께가 두꺼운가에 대해서는 관계없이 상기한 효과를 나타낸다.
도 1에 도시한 회로 배치는 일례로서, 별도의 회로 배치라도 각 회로 기능마다 상기에서 설명한 구조를 적용하면, 동일한 효과가 얻어진다.
또한, 상기 실시 형태에서는 2개의 에피택셜층(11, 13)이 모두 p층인 것을 설명하였지만, 동일한 p층에서도 불순물 농도가 다르거나, 또는 동일해도 되고, 어떤 것이라도 상기 실시 형태와 동일한 효과를 발휘한다.
(실시 형태 2)
실시 형태 2에 따른 반도체 집적 회로의 기판은 p on p++기판으로서, 입출력부(8)의 형성 영역에 반도체 기체층으로서 p+층을 포함하고 있다. 입출력부(8)의 형성 영역의 폭은 약 1㎜, 논리부(6)의 형성 영역의 폭은 약 3㎜, 그리고 메모리 셀부(5)의 형성 영역의 폭은 약 12㎜이다.
그 때문에, 종래에 비해, 하나의 집적 회로에서 고수준의 소프트 에러 내성, 래치업 내성 및 ESD 내성을 얻는 것이 용이하게 된다.
도 11은 실시 형태 2에 따른 반도체 집적 회로 기판의 단면 구조의 모식도이다. 도 11에서, 참조 번호 201은 700㎛ 정도의 두께를 갖는 p++층인 기판 단결정, 202는 기판 단결정(201)에 형성된 트렌치의 저면으로부터 100㎛ 정도의 두께로 성장한 에피택셜층(p+층), 203은 기판 단결정(201) 상에서 7㎛ 정도 또는 에피택셜층(202) 상에서 3㎛ 정도의 두께로 성장한 에피택셜층(p층)이다. 이 에피택셜층(202)은 반도체 기체층에 상당하며, 에피택셜층(203)은 반도체 표면층에 상당한다. 또, 실시 형태 2에서의 반도체 집적 회로의 기판에서 반도체 표면층과 반도체 기체층의 불순물 농도는 다르다.
이 집적 회로 기판의 구조로서, 메모리 셀부(5)와 논리부(6)에 p on p++구조를 이용하고 있다. 이러한 구조를 채용함으로써, 메모리 셀부(5)에서는, 주입된 α선에 의해 발생된 전자의 대부분은 붕소를 고농도로 포함한 에피택셜층(201: p++층) 중에서 정공과 재결합하기 때문에, 확산이나 드리프트에 의해 전자가 기판 표면에 도달하는 수가 p on p+기판에 비해 상당히 적어진다. 또한, 논리부(6)에서는, 에피택셜층(201)이 p++층이기 때문에 기판 중의 오믹 전압 강하가 작아지므로, 래치업은 p on p+기판을 이용하는 경우에 비해 억제된다.
또한, 입출력부(8)에서 문제가 되는 ESD 내성은 기판 저항이 내려 가기 때문에 도 40에 도시한 기생 바이폴라 트랜지스터(npn 횡형)이 동작하기 어려워, 전극의 전압은 보다 높은 값으로 유지된다.
여기에 도시한 입출력부(8)에서는, 에피택셜층(203: p층)과 기판 단결정(201: p++층)의 일부를 p++층보다도 저항이 높은 p+층(에피택셜층 202)으로 치환하였으므로 ESD 내성이 높아지고 있다. 이와 같은 치환은 p++기판 단결정 상에 p형 에피택셜층이 형성된 에피택셜 웨이퍼를 이용하여, 이 에피택셜 웨이퍼에 트렌치를 파서 p+형 에피택셜층을 형성하고, 또한 그 위에 p형 에피택셜층을 성장시켜 행해진다.
또, p+층인 에피택셜층(202)을 보다 저항이 높은 p_층으로 치환하더라도 상기 실시 형태 2와 동일한 효과를 발휘한다.
(실시 형태 3)
실시 형태 3에 따른 반도체 집적 회로의 기판은 p on p-기판으로서, 메모리 셀부(5)와 논리부(6)의 형성 영역에 반도체 기체층으로서 p++층 혹은 p+층을 포함하고 있다.
그 때문에 종래에 비해, 하나의 집적 회로에서 고수준의 소프트 에러 내성, 래치업 내성 및 ESD 내성을 얻는 것이 용이하게 된다.
도 12는 실시 형태 3에 따른 반도체 집적 회로 기판의 단면 구조의 모식도이다. 도 12에서, 참조 번호 211은 700㎛ 정도의 두께를 갖는 p_층인 기판 단결정,212는 기판 단결정(211)에 형성된 트렌치의 저면으로부터 50㎛ 정도의 두께로 성장된 에피택셜층(p++층), 213은 기판 단결정(211) 상에서 7㎛ 정도 또는 에피택셜층(212) 상에서 5㎛ 정도의 두께로 성장된 에피택셜층(p층)이다. 이 에피택셜층(212)은 반도체 기체층에 상당하며, 에피택셜층(213)은 반도체 표면층에 상당한다.
메모리 셀부(5)와 논리부(6)에는 에피택셜층(212: p++층)이 매립되어 있다. 이와 같은 구조를 채용함으로써, 주입된 α선에 의해 발생된 전자의 대부분은 붕소를 고농도로 포함한 p++층 중에서 정공과 결합하기 때문에, p on p-기판에 비해 전자가 기판 표면에 도달하기 어려워, 소프트 에러가 발생될 수 있다.
논리부(6)에서는, 에피택셜층(212)이 p++층이기 때문에 기판 중의 오믹 전압 강하가 작아지므로, 래치업은 p on p_기판을 그대로 이용하는 경우에 비해 억제된다. 또, p++층으로서 상기에서 설명한 에피택셜층(212)을 p+층으로 치환하더라도 동일한 효과를 얻을 수 있다.
또한, 입출력부(8)에서는 p on p_구조를 이용하고 있으므로, 기판 단결정의 저항이 높아지고 있다. 그렇기 때문에, 도 40에 도시한 기생 바이폴라 트랜지스터(npn 횡형)가 동작하기 쉬어져서, 전극의 전압이 높은 상태 그대로 유지되는 일이 없어져, ESD 내성이 커진다.
또, 상기 실시 형태 1 ∼ 3에서는, 기판 단결정 상에 형성되는 반도체 기체층이 에피택셜층이었지만, 예를 들면 기판 단결정에 불순물을 이온빔 등으로 주입하는 등으로 농도가 다른 층을 형성해도 되고, 그와 같은 처리가 이루어진 기판 단결정 상에 p층을 에피택셜 성장시키더라도 상기 실시 형태 1 ∼ 3과 동일한 효과를 나타내는 기판이 얻어진다.
(실시 형태 4)
실시 형태 4에 따른 반도체 집적 회로의 기판은, 예를 들면 도 1에 도시한 반도체 기판에서 메모리 셀부(5), 논리부(6)와 입출력부(8) 사이에서 p on p+구조, p_구조 또는 p on p++구조의 반도체 표면층(p형 에피택셜층)의 두께가 장소에 따라 다른 것을 특징으로 한다.
본 발명의 실시 형태 4에 따른 반도체 집적 회로의 기판에 대해 설명하기 전에, 실시 형태 4의 배경이 되는 현상을 시뮬레이션 결과를 이용하여 설명한다. 도 13은 p on p+구조에 α입자를 0. 25개 주입할 때의 수집 전하량을 시뮬레이션하기 위한 구조를 나타낸 사시도이다. 도 13의 구조에서, p+형 기판 단결정 (이하, p+층이라고 함: 40)에서는 0V의 전압이 인가되고, p+층(40) 상에서는 p형 단결정 (이하, p층이라고 함: 41)이 형성되고, p층(41)의 일부에 형성된 n-확산층(42)에서는 3V의 전압이 인가되어 있다. 또, α선에 의한 소프트 에러 시뮬레이션을 행하는 경우에는, α선에 의해 생성된 전자의 3차원적 넓이를 정확하게 계산할 필요가 있다. 시뮬레이션으로 0. 25개 주입한 것은, 계산 시간을 절약하기 위해, 해석 영역(시뮬레이션을 행하는 영역)을 작게 취하고 싶었기 때문이다. α선이 1개 주입되는 경우에 비해, 0. 25개 주입되었다고 가정한 쪽이 반도체 기판 속에서 생성되는 전자의 넓이가 좁으므로, 해석 영역을 작게 취할 수 있다. 이 시뮬레이션에서는, 해석 영역의 엣지에 α선을 주입하므로, 4회 대칭의 해석 영역의 1/4의 부분만을 시뮬레이션한 것으로 된다. 그렇기 때문에, α선 1개 주입했을 때의 수집 전하량은 이 시뮬레이션 결과의 4배로 하면 된다.
도 13에 도시한 상태 즉 확산층(42)에 3V를, p+층(41)에 0V를 인가한 상태에서, 확산층(42)의 중앙 부근(43)에 α입자를 0. 25개만큼 수직 방향 (화살표 46으로 나타낸 방향)으로 주입한다. α입자 주입에 의해 발생된 소수 캐리어가 반도체 집적 회로의 기판 표면에 형성된 확산층(42)에 얼마만큼 수집되는지를 시뮬레이션한다. 시뮬레이션하는 구조는 p층(41)의 막 두께 (화살표 45로 나타냄)가 각각 5㎛, 7㎛의 p on p+구조와 붕소 농도가 일정한 CZ 기판의 세개이다. 시뮬레이션의 결과에 의하면, 수집 전하량이 많은 구조일수록 소프트 에러 내성이 작은 구조를 얻을 수 있다. 시뮬레이션은 α입자의 주입 에너지가 1MeV와 5MeV의 경우에 대해 실행하였다. 또, 1MeV의 주입 에너지를 갖는α입자의 비정은 약 5㎛, 5MeV의 주입 에너지를 갖는α입자의 비정은 약 23㎛이다.
동일한 붕소 농도의 p+층(40)을 갖는 p on p+구조에서는, p층(41) 즉 집적회로가 형성되어야 되는 반도체 표면층의 두께가 두꺼운 쪽이 소프트 에러 내성이 커지지만, MOS 트랜지스터의 소스/드레인 확산층의 면적이 작은 경우에 이것을 확인하기 쉽다. 상술한 3차원 시뮬레이션의 결과는 두께가 두꺼운 쪽이 소프트 에러 내성이 커지는 것을 시사하고 있다.
도 14는 시각 0에 α입자를 주입한 후의 전하 수집량을 나타내고 있다. 전체의 전하 수집량은 100ps에서 거의 포화된다. 100ps라는 짧은 시간 내에 수집되어 있는 것은 공핍층 내의 드리프트가 전하 수집이 지배적인 메카니즘인 것을 시사하고 있다. 구조들간을 비교하면, 전하 수집량은 두께가 5㎛의 반도체 표면층을 갖는 반도체 집적 회로의 기판 (실선으로 표시), 두께가 7㎛의 반도체 표면층을 갖는 반도체 집적 회로의 기판 (점선으로 표시), CZ 기판 (파선으로 표시)의 순으로 적어진다.
이 이유를 도 15를 참조하여 설명한다.
도 15는 α입자 주입 후 2ps가 경과한 시점에서의 확산층(42) 바로 아래의 포텐셜의 깊이 방향의 분포를 나타낸 도면이다. 두께가 5㎛의 반도체 표면층 내의 포텐셜의 표면 방향의 기울기가, 두께가 7㎛의 반도체 표면층 내의 기울기에 비해 크다. 이 때문에, 두께가 5㎛의 반도체 표면층을 구비하는 에피택셜 기판을 이용하는 쪽이 두께가 7㎛의 반도체 표면층을 구비하는 에피택셜 기판을 이용하는데 비교하여 전하 수집량이 많아진다. CZ 기판 내의 포텐셜의 기울기가 에피택셜 기판의 것보다도 작다. 따라서, 에피택셜 기판 쪽이 CZ 기판보다도 전하 수집량이 많아진다. 즉, CZ 웨이퍼 쪽이 에피택셜 웨이퍼에 비해 소프트 에러 내성이 큰 것과, 에피택셜 웨이퍼끼리에서는 반도체 표면층이 두꺼운 구조 쪽이 소프트 에러 내성이 큰 것을 시뮬레이션으로부터 알 수 있다.
또한, α입자의 주입 에너지가 1MeV인 쪽의 전하 수집량이 5MeV의 경우에 비해 많은 것은, 1MeV의 주입 에너지를 갖는α입자 쪽이 반도체 집적 회로의 기판 표면에 많은 전자-정공쌍을 발생시키기 때문이다.
다음에, 본 발명의 실시 형태 4에 따른 반도체 집적 회로 기판의 구조 및 제조 방법을 도면에 기초하여 설명한다.
도 16 ∼ 도 21은 실시 형태 4에 따른 반도체 집적 회로 기판의 제조 방법을 설명하기 위한 단면도이다. 우선, 균일한 두께를 갖는 에피택셜층(52)을 구비하는 p on p+기판을 준비한다 (도 16 참조). 에피택셜층(52)은 기판 단결정(51) 상에 형성되어 있다. 기판 단결정(51)은 p+층, 에피택셜층(52)은 p층이다.
도 17에 도시한 바와 같이, 입출력부(8)가 형성되는 영역에 있는 기판 단결정(51)의 일부와 에피택셜층(52)을 패터닝한 마스크를 이용하여 이방성 에칭으로 제거하여 트렌치(51a)를 형성한다.
반도체 집적 회로의 기판 전체에서 에피택셜 성장시켜 p형 에피택셜층(53)을 형성한다. 이 때 트렌치(51a)의 저면에도 기판 단결정(51)을 모체로 하여 에피택셜층(53)이 성장된다 (도 18 참조). 예를 들면, CMP에 의해 반도체 집적 회로의 기판 표면을 평탄화하여, 도 19에 도시한 바와 같은 구조를 형성한다. 여기서는, 에피택셜층(52) 상에 에피택셜층(53)을 남기지 않는 구조를 형성하고 있지만, 에피택셜층(52) 상에 에피택셜층(53)이 남겨져 있어도 된다.
논리부(6)가 형성되는 영역 내의 에피택셜층(52)을 이방성 에칭으로 제거하여 도 20에 도시한 바와 같이 패터닝하여 트렌치(54)를 형성한다.
도 20의 트렌치(54)를 충전하도록 에피택셜층(55) 및 에피택셜층(56)을 에피택셜 성장시킨다. 에피택셜층(55)은 p+층이고, 에피택셜층(56)은 p층이다. 그 후, CMP에 의해 반도체 집적 회로의 기판(3)의 표면을 평탄화하여 도 21에 도시한 구조가 형성된다. 도면에는 도시하고 있지 않지만, 트랜지스터, 소자 분리, 웰 등의 디바이스 구조는 에피택셜층(52, 53, 56)의 표면에 형성된다. 또한, 이들 제조 과정에있어서, 에피택셜층(52, 53, 56)의 형성 위치의 정밀도를 좋게 하기 위해 얼라이먼트 마크를 이용하지만, 얼라이먼트 마크의 이용법은 실시 형태 1에서 설명하고 있으므로 여기서는 설명을 생략하고 있다. 예를 들면, 도 17에 도시한 트렌치(51a)의 개구시에 얼라이먼트 마크용의 트렌치를 동시에 개구한다. 그리고, 도 3 ∼ 도 5에 도시한 에피택셜층(12)의 형성 조건과 마찬가지로 에피택셜층(53)을 형성함으로써 얼라이먼트 마크를 형성할 수 있다. 또한, 예를 들면 도 3 ∼ 도 10의 제조 공정에서, 기판 단결정(10)의 불순물 농도를 에피택셜층(12)의 불순물 농도와 동일하게 함으로써 실시 형태 4에 따른 반도체 집적 회로의 기판을 얻을 수 있다.
도 14와 도 15의 3차원 시뮬레이션 결과를 나타낸 바와 같이, 트랜지스터의 소스/드레인의 확산층의 면적이 작은 경우에는, p on p+기판에서는 농도가 낮은 p형에피택셜층(반도체 표면층)의 막 두께가 큰 쪽이 소프트 에러 내성이 크다. 그렇기 때문에, 소프트 에러가 특히 문제가 되는 메모리부(5)의 에피택셜층(52: p층)은 논리부(6)의 에피택셜층(56: p층)보다도 두껍게 하고 있다. 또한, 래치업이 특히 문제가 되는 논리부(6)는 래치업 내성을 크게 하기 위해 기판 단결정(51) 및 에피택셜층(55)의 막 두께를 두껍게 하고, 반도체 집적 회로의 기판 내의 오믹 전압 강하를 억제하고 있다. 또한, ESD가 특히 문제가 되는 입출력부(8)에는 저항이 높은 에피택셜층(53: p층)을 두껍게 하여, ESD의 내성을 크게 하고 있다.
반도체 집적 회로의 기판에 상술한 바와 같은 구조를 도입함으로써, 소프트 에러, 래치업, ESD 중 어느 것에 대해서도 내성이 큰 집적 회로를 형성할 수 있다.
또, 도 16 ∼ 도 21의 메모리부(5)와 논리부(6)에 p on p+구조를 이용하였지만, p on p++구조를 이용해도 동일한 효과를 발휘한다. 또한, p on p_구조를 이용해도 동일한 효과를 얻을 수 있다.
또한, 실시 형태 4에 따른 구조와 실시 형태 1 ∼ 3에 따른 구조 중 어느 하나를 조합시켜 이용하는 것도 가능하다.
또한, 실시 형태 1 ∼ 실시 형태 4에 따른 반도체 집적 회로의 기판 중 어느 하나에서, p on p+구조 중의 p+기판 단결정(반도체 기체층)에 금을 도핑한 구조로 해도 된다.
도 22와 도 23은 반도체 집적 회로 기판의 단면 구조의 예를 나타낸 모식도이다. 도 22에서, 반도체 기체층에 상당하는 기판 단결정(60)은 도 2의 기판 단결정(10)에 대응하는 것이고, 반도체 기체층에 상당하는 에피택셜층(61)은 도 2의 에피택셜층(12)에 대응하는 것이며, 그 밖에 도 2와 동일 부호의 부분은 도 2의 동일 부호 부분에 상당하는 부분이다.
또한, 도 23에서, 반도체 기체층에 상당하는 기판 단결정(62)은 도 21의 기판 단결정(51)에 대응하는 것이고, 반도체 기체층에 상당하는 에피택셜층(63)은 도 21의 에피택셜층(55)에 대응하는 것이며, 그 밖에 도 21과 동일 부호의 부분은 도 21의 동일 부호 부분에 상당하는 부분이다. 기판 단결정(62)이 기판 단결정(51)과 다른 점 및 에피택셜층(63)이 에피택셜층(55)과 다른 점은 금이 도핑되어 있거나 없다고 하는 점이다.
예를 들면 기판 단결정(62)이 실리콘을 주재료로 하여 형성되어 있고 금이 실리콘에 도핑되면, 금지대(forbidden band)의 중앙 부근에 준위를 이룬다. 이 준위는 캐리어에서 포획 준위(trapping level)가 된다. 금의 농도가 높아지면, 기판 단결정(60: p-층, 62: p+층) 내의 소수 캐리어의 라이프 타임이 금을 도핑하지 않는 경우에 비해 현저히 감소한다. 그렇기 때문에, 금을 도핑함으로써 소프트 에러 내성이 더욱 커진다.
또, 에피택셜 웨이퍼의 반도체 표면층의 일부에 금을 도핑해도 동일한 효과를 나타낸다.
도 24 및 도 25는 반도체 집적 회로 기판의 다른 단면 구조를 나타낸 모식도이다. 도 24 또는 도 25에서, 참조 번호 64 ∼ 68은 반도체 표면층 내에 금을 도핑한 영역이고, 그 밖에 도 2 또는 도 21과 동일 부호의 부분은 도 2 또는 도 21의 동일 부호 부분에 상당하는 것을 나타낸다. 반도체 표면층의 일부의 영역(64 ∼ 68)에 금을 도핑해도, 영역[64 ∼ 68(p층)] 내의 라이프 타임은 현저하게 감소하므로, 소프트 에러 내성이 커진다.
또, 금 이외의 금속, 예를 들면 은, 구리, 백금 등의 중금속을 이용해도 동일한 효과가 얻어진다.
다음에, 매립 n층의 내부, 혹은 매립 n층의 주변에 금을 도핑한 층을 갖는 집적 회로를 형성하기 위한 기판의 사용 방법에 대해 설명한다.
도 26은 집적 회로의 단면 구성을 설명하기 위한 모식도이다. 반도체 집적 회로 기판의 표면에는 다수의 소자가 형성되기 때문에, 그들 소자를 소자 분리막(69)으로 분리한다. 소자 분리막(69)의 개구부에 불순물 농도가 높은 p웰(70)이 형성되어 있다. p웰(70) 아래에는 금을 도핑한 매립 n층(71)이 형성되어 있다. 그 매립 n층(71)은 에피택셜층(72)에 형성되어 있고, 에피택셜층(72)은 기판 단결정(73: p+층) 상에 에피택셜 성장에 의해 형성된 것이다.
에피택셜층(72)과 기판 단결정(73)이 반도체 기판을 구성하고 있다. 또한, 소자 분리막(69), p웰(70), 금을 도핑한 매립 n층(71) 모두는 에피택셜층(72)의 표면 및 내부에 형성되어 있다.
도 27은 도 26의 B-B'선에 따라 절단했을 때의 반도체 집적 회로 기판의 단면에 대해 깊이 방향의 포텐셜을 나타낸 그래프이다. 이 그래프에서, 참조 번호78로 나타낸 점선은 매립 n층이 없을 때의 포텐셜에 대해 나타내고 있고, 79로 나타낸 실선은 매립 n층이 있을 때의 포텐셜에 대해 나타내고 있다. 화살표(74)의 범위가 P웰(70)에 대응하고, 화살표(75)의 범위가 매립 n층(73)이 형성되는 위치에 대응하며, 화살표(76)의 범위가 에피택셜층(72) 속의 P웰(70)과 매립 n층(73)이 형성되지 않은 위치에 대응하고, 화살표(77)의 범위가 반도체 기체층인 기판 단결정(73)에 대응한다. 화살표(80)의 폭은 매립 n층이 없을 때의 포텐셜의 높이를 나타내고, 화살표(81)의 폭은 매립 n층이 있을 때의 포텐셜의 높이를 나타낸다.
α입자가 반도체 기판에 주입되면, 전자-정공쌍을 발생시킨다. 매립 n층이 존재하는 경우, 전자로부터 보면, 매립 n층(71) 내의 포텐셜이 오목하게 되기 때문에, 실효적인 포텐셜의 높이(81)는 매립 n층이 없을 때의 포텐셜의 높이(80)에 비해 높아진다. 그렇기 때문에, 매립 n층(71)이 있을 때의 쪽이 소프트 에러 내성이 커진다. 본 발명에서는, 매립 n층(71) 내에 금을 도핑하므로, 매립 n층(71) 내의 포획 중심 때문에 캐리어가 트랩된다. 그렇기 때문에, 금을 도핑하지 않는 경우에 비해 소프트 에러 내성이 커진다.
이 기판 단결정(73)과 에피택셜층(72)의 조합은 상기 실시 형태 1 ∼ 4에서의 기판 단결정(10, 21, 201, 211: 반도체 기체층)과 에피택셜층(11, 22, 203, 213: 반도체 표면층)의 조합에 대응하고, 에피택셜층(12, 27, 202, 212: 반도체 기체층)과 반도체 표면층(1, 28, 203, 213: 반도체 표면층)의 조합에 대응하며, 기판 단결정(51: 반도체 기체층)과 에피택셜층(52: 반도체 표면층)의 조합에 대응하거나, 또는 에피택셜층(55: 반도체 기체층)과 에피택셜층(56: 반도체 표면층)의 조합에 대응한다.
또, 금 이외의 중금속, 예를 들면 은이나 강철을 이용하더라도 동일한 효과가 얻어진다.
또한, 상기한 설명에서는, 매립 n층(71)에 금을 도핑한 경우에 대해 설명하였지만, 금을 도핑하고 있지 않는 매립 n층 아래에 접하도록, 도 24 또는 도 25에 도시한 금을 도핑한 영역(64 ∼ 68)을 갖는 p층을 설치해도 좋다. 또, 이 금을 도핑한 영역(64 ∼ 68)은 에피택셜층(11, 13: 반도체 표면층) 아래의 기판 단결정(10, 51)이나 에피택셜층(12, 55: 반도체 기체층)에까지 도달할 필요는 없다. 금을 도핑한 영역이 포함되는 p형 에피택셜층을 매립 n층 아래로 설치함으로써, 상술한 매립 n층에 금을 도핑하는 경우와 마찬가지로, 에너지가 높은 α입자에 의한 소프트 에러 내성이 커진다.
또한, 상기 실시 형태 4에서는, 3개의 에피택셜층(52, 53, 56)이 모두 p층인 것을 설명하였지만, 동일한 p층에서도 불순물 농도가 다르거나, 또는 동일해도 되고, 어떤 것이어도 상기 실시 형태와 동일한 효과를 발휘한다.
(실시 형태 5)
실시 형태 5에 따른 반도체 집적 회로의 기판은 p on p+기판, p on p++기판 또는 p on p-기판으로서, 그 반도체 표면층 내에 웰이 형성되어 있는 구성을 갖고 있다. 웰은 반도체 기판의 일부에 형성되는 불순물 영역이다. 웰은 도전형이 다른 소자를 하나의 반도체 기판 중에 형성하기 위한 것이다. 웰 중에 다른 웰을 형성하는 경우도 있고, 그 경우에는 외측의 웰과 내측의 웰의 도전형이 다르다. 웰은 트랜지스터의 전극 등이 형성되는 활성 영역을 포함하는 소자 형성 영역의 전면에 걸쳐, 반도체 기판의 표면으로부터 깊이 방향을 향해 형성되는 불순물층이다. 그 때문에, 웰의 형성 방법으로서, (1) 저에너지의 이온 주입을 행한 후에 고온에서 장시간 열 확산을 하는 방법과, (2) 고에너지의 이온 주입을 행한 후에 저온에서 단시간의 열 확산을 하는 방법이 있다. (1)의 방법에 의해 형성되는 웰을 열 확산 웰, (2)의 방법에 의해 형성되는 웰을 레트로그레이드(retrograde) 웰이라 하고, 이하 실시 형태 5에 따른 반도체 집적 회로의 기판이 레트로그레이드 웰을 포함하는 경우에 대해 설명한다.
도 28은 실시 형태 5에 따른 반도체 집적 회로 기판의 단면 구조의 일례를 나타낸 모식도이다. p+형 반도체 기체층인 기판 단결정(82) 상의 p형 반도체 표면층인 에피택셜층(83)에 레트로그레이드 웰(84)이 형성되어 있다. 또한, 에피택셜층(83)의 표면 부근에 채널컷트층(85)이 형성되어 있다. 여기서, 채널컷트(채널스톱)층은 표면 누설 전류의 원인으로서 절연체-반도체 계면에서 종종 의도하지 않게 이루어지는 반전층의 생성을 방지하기 위한 층을 말한다. 기판 끝의 표면에 반전층과 반대의 도전형으로 불순물 농도가 높은 층을 설치하면, 거기서는 반전층이 생기지 않아 표면 누설 전류를 억제할 수 있다. 레트로그레이드 웰은 아일랜드(island) 공정의 한 방법으로서, 고에너지로 이온을 기판 내부까지 침입시키는 방법으로 형성된다.
도 28에 도시한 구조로 반도체 표면층인 에피택셜층(83)의 막 두께를 고정하고, 기판 단결정(82)과 레트로그레이드 웰(84) 사이에 있는 영역의 길이를 바꾼 경우의 전하 수집의 시뮬레이션 결과를 도 30에 도시한다. 또한, 시뮬레이션에 이용한 반도체 집적 회로 기판의 깊이 방향의 붕소 분포를 도 29에 도시한다. 도 29에서, 화살표(86)로 나타낸 농도의 피크는 채널컷트층(85)의 형성에 따른 농도 분포이고, 화살표(87)로 나타낸 농도의 피크는 레트로그레이드 웰(84)의 형성에 따른 농도 분포이며, 화살표(88)로 나타낸 농도를 갖는 부분은 기판 단결정(82)에 대응한다.
에피택셜층(83: 반도체 표면층)의 두께를 바꿈으로써 불순물 농도가 낮은 영역(89a ∼ 89c)의 두께를 약 4㎛, 약 2㎛, 약 1㎛로 변화시켜, 시뮬레이션을 행하고 있다. 에피택셜층(83)에서 불순물 농도가 최저인 영역(89a ∼ 89c)의 두께는 불순물 농도를 대수로 취한 대수 그래프 상에서의 농도 구배(勾配)의 최대 기울기의 연장선과 최저 농도의 교점의 간격으로 얻어지는 것으로 한다.
도 30은 α입자 0. 25개를 주입한 경우의 결과이므로, α입자 1개를 주입할 때의 전하 수집량은 4배가 된다. 10-6초 후의 전하 수집량을 비교하면, 불순물 농도가 낮은 영역의 두께가 약 4㎛에서는 6.0fC, 약 2㎛에서는 약 6.4fC, 약 1㎛에서는 약 9.4fC로 되고, 반도체 표면층 내의 불순물 농도가 최저인 영역(89a ∼ 89c)의 두께가 얇을수록 전하 수집량이 많은 것을 알 수 있다.
두께가 얇아지는만큼 전하 수집량이 많아지는 것을 이용하여, 도 28의 구조를 갖는 반도체 집적 회로의 기판에 DRAM의 축적 캐패시터를 형성할 때에, DRAM의 축적 캐패시터의 소프트 에러 내성의 향상을 도모한다. 소프트 에러 내성의 향상에서 실효적인 효과를 얻기 위해, 반도체 집적 회로의 기판 상에 형성되고 18fC ∼ 20fC의 전하를 축적할 수 있는 축적 캐패시터에 α입자가 1개 주입된 경우에도 소프트 에러를 생기게 하지 않는 반도체 집적 회로의 기판을 제공하는 것을 목적으로 한다.
여기서, 축적 캐패시터에 축적되는 전하의 절반 정도, 즉 9 ∼ 10fC의 전하가 외부로부터 축적 캐패시터로 주입되면 비트 에러가 발생된다. 전하 수집량이 포화되는 시간을 고려하면, 10-6초 후의 전하 수집량이 9 ∼ 10fC보다 작은 것이 바람직하다.
에피택셜층(83: 반도체 표면층)의 두께가 3㎛인 경우에는 도 30에 도시한 바와 같이 아직 포화하고 있지 않으므로 전하 수집량이 9 ∼ 10fC보다 커지는 것이 예상되고, 따라서 에피택셜층(83) 내의 최저 불순물 농도를 갖는 영역이 약 1㎛ 정도로는 불충분하여 약 2㎛ 이상 있는 것이 소망의 소프트 에러 내성을 얻는데 필요한 구조이다. 또, 에피택셜층(83) 내의 최저 불순물 농도를 갖는 영역의 두께를 2㎛로 하는 것은, 축적되는 전하가 18fC 이하의 캐패시터에 대해서도 소프트 에러를 일으키기 어렵게 하는 효과가 있다.
여기서, 레트로그레이드 웰(84)과 기판 단결정(82: 반도체 기체층)의 간격의 차에 의한 전하 수집량의 차이에 대해 검토한다. 레트로그레이드 웰(84)과 기판단결정(82) 사이에 갇힌 전자의 양은 그 간격의 차에 상관 없이 거의 동일하다고 생각되지만, 그 간격의 차가 작을수록 갇힌 소수 캐리어의 농도 피크치가 높아진다. 또한, 상기 간격의 차가 작을수록 소수 캐리어의 농도에 피크가 나타나는 깊이가 얕아지기 때문에, 레트로그레이드 웰(84)에 갇힌 소수 캐리어의 농도 경사가 커져 전하 수집량은 높아진다.
도 31은 열 처리에 의해 불순물 농도가 최저인 영역이 축소되는 것을 설명하기 위한 그래프이다. 도 31은 기판 단결정(82)과 에피택셜층(83)의 경계에서의 붕소 농도와 깊이의 관계를 나타내고 있다. 그래프에서의 화살표(90)의 영역이 기판 단결정(82)에 대응하고 있고, 화살표(91)의 영역이 에피택셜층(83)에 대응하고 있다. 참조 번호 92로 나타낸 점선은 열 처리 전의 붕소 농도의 분포를 나타내고, 참조 번호 93으로 나타낸 실선은 열 처리 후의 붕소 농도의 분포를 나타내고 있다. 화살표(94)로 나타낸 영역은 열 처리 전에서의 붕소 농도 변화 영역이고, 화살표(95)로 나타낸 영역은 열 처리 후에서의 붕소 농도 변화 영역이다. 또 붕소 농도의 분포는 SIMS(Secondary Ion Mass Spectrometry)법에 의해 측정된다.
반도체 집적 회로를 에피택셜층(83: 반도체 표면층)의 표면에 형성할 때에 열 처리 온도가 저온이면, 붕소 농도 변화 영역의 두께는 그다지 변하지 않는다. 그러나, 반도체 집적 회로 제조 시에 LOCOS를 이용하는 경우에는, 기판이 장시간 900℃ 이상의 온도가 되기 때문에, 반도체 집적 회로 형성 후의 붕소는 확산하여, 붕소의 농도 분포는 완만하게 된다. 그 때문에, 미리 레트로그레이드 웰(84)과 기판 단결정(82: 반도체 기체층)의 간격을 2㎛ 이상으로 설정하여 있더라도, 반도체집적 회로의 형성 후에는 2㎛ 이하가 될 가능성이 높다.
따라서, 열 처리에 의해 불순물 농도가 최저로 되어 있는 영역의 두께가 얇아질 때에는, 불순물의 확산을 기대하여 미리 두께를 두껍게 형성하여 놓는 것이 바람직하다.
또한, 불순물 농도가 최저로 되어 있는 영역의 두께를 미리 두껍게 취해 둘 때, 즉 반도체 집적 회로의 기판에서의 레트로그레이드 웰(84)과 기판 단결정(82)의 간격이 2㎛에 가깝게 되어 있을 때에는, 반도체 집적 회로의 기판을 고온으로 하지 않더라도 좋은 방법, 예를 들면 LOCOS 대신에 STI(Shallow Trench Is olation)을 소자 분리에 사용한다. STI 형성 시에는, 트렌치를 TEOS(tetraethyl orthosilicate) 등의 산화막으로 충전하지만, 충전 시의 온도는 800℃ 정도이므로, LOCOS 형성 시에 비해 불순물의 열 확산이 억제되고, 반도체 표면층[에피택셜층(83)] 내의 최저의 불순물 농도를 갖는 영역의 길이가 짧게 되는 것을 억제할 수 있다.
다음에, 실시 형태 5에 따른 반도체 집적 회로의 기판이 열 확산 웰을 포함하는 경우에 대해 레트로그레이드 웰을 포함하는 경우와 비교하여 검토한다. 일반적으로, 레트로그레이드 웰은 채널컷트층과 동일한 도전형을 갖고 있다. 레트로그레이드 웰의 불순물 농도는 일반적으로, 반도체 기판 표면으로부터 그 불순물 농도의 피크가 존재하는 깊이 부분까지 단조롭게 증가한다. 이 레트로그레이드 웰의 불순물 농도의 피크와 채널컷트층의 피크는 구별할 수 있다. 채널컷트층의 불순물 농도의 피크는 소자간 분리 산화막의 저면 부근의 비교적 얕은 부분에서, 레트로그레이드 웰의 불순물 농도의 피크는 채널컷트층의 피크에 비해 깊은 부분에 있다. 그 때문에, 레트로그레이드 웰을 형성하기 위해 불순물 농도를 주입할 때의 주입 에너지는 채널컷트층을 형성하기 위한 주입 에너지보다도 높고, 예를 들면 채널컷트층에서 주입 에너지가 100keV이면, 레트로그레이드 웰에서는 주입 에너지가 100keV보다 커진다. 레트로그레이드 웰을 형성하기 위해 ULSI에서 이용되는 조건은, 붕소의 경우 예를 들면, 주입 에너지가 800keV, 주입량이 1. 0×1013㎝-2정도이다. 그 주입 후의 열 처리는, 예를 들면, 800℃, 60분이라는 조건으로 행해진다. 레트로그레이드 웰을 형성하기 위한 열 처리는 이와 같이 저온에서 단시간에 이루어지므로, 이온 주입 시의 불순물 농도 분포가 어느 정도 남아, 피크를 갖는 불순물의 농도 분포가 SIMS(secondary ion mass spectrometry)법을 이용하는 측정 등으로 확인할 수 있다. 도 32는 800keV의 주입 에너지고, 또한 1. 0×1013㎝-2의 주입량으로 붕소를 이온 주입한 직후의 농도 분포를 나타낸 그래프이다. 도 33은 도 32의 상태로부터 계속해서 채널컷트층을 형성하기 위한 이온 주입을 한 직후의 농도 분포를 나타낸 그래프이다. 도 34는 도 33의 상태로부터 800℃, 60분이라는 조건으로 열 확산한 후의 농도 분포를 나타낸 그래프이다. 도 33에 도시되어 있는 채널컷트층을 형성하기 위한 이온 주입은 붕소를 불순물로서 이용하고, 예를 들면 100keV의 주입 에너지이고, 또한 1. 0×1012㎝-2의 주입량이라는 조건으로 행해진다. 열 처리가 저온이고, 또한, 단시간이므로, 도 33과 도 34를 비교하여 알 수 있듯이, 붕소 농도의 분포는 열 처리에 의해서는 거의 변화하지 않는다. 도 34에서,채널컷트층의 불순물 농도의 피크(201)보다도 깊은 부분에 있는 레트로그레이드 웰의 불순물 농도의 피크(200)와, 기판 단결정의 불순물 농도의 분포(202) 사이에는, 화살표(203)로 나타낸 불순물 농도가 최저의 영역이 형성되어 있다. 이 화살표(203)의 영역은, 반도체 표면층(에피택셜층) 중에 존재하고, 이 경우에는 도 34로부터 알 수 있는 바와 같이 2㎛ 이상의 두께로 있다.
다음에 열 확산 웰에 대해, 반도체 표면층(에피택셜층) 중에서 최저로 되어 있는 불순물 농도가 열 확산에 의해 어떻게 변화하는지를 검토한다. 열 확산 웰은 이온 주입 후에 고온에서 장시간 반도체 기판을 처리하지 않으면 형성할 수 없으므로, 이온을 주입한 직후에 비해 완만한 불순물 농도의 분포를 갖고 있다. 그 때문에, 열 확산 웰은 반도체 기판의 표면으로부터 일정한 깊이까지는 거의 동일한 농도의 똑같은 불순물 농도의 분포를 갖고 있다. 열 확산 웰을 형성하기 위한 이온 주입 조건은, 예를 들면 붕소를 주입하는 경우, 주입 에너지가 100keV, 주입량이 1×1013㎝-2이다. 열 확산 웰을 형성하기 위한 열 처리 조건은 1100℃에서, 420분이다. 도 35 ∼ 도 37에, 에피택셜층이 7㎛의 p on p+에피택셜 웨이퍼에서의 열 확산 웰 형성 시의 붕소의 농도 분포를 시뮬레이션한 결과를 나타낸다. 도 35는 이온 주입 직후의 붕소의 농도 분포를 나타낸 그래프이다. 도 36은 도 35의 상태로부터 1100℃, 420분의 열 처리를 행한 후에서의 붕소의 농도 분포를 나타낸 그래프이다. 도 37은 도 36의 상태로부터 채널컷트층을 형성하기 위한 이온 주입을 한 후의 붕소의 농도 분포를 나타낸 그래프이다. 채널컷트층을 형성하기 위한 조건은붕소를 주입하는 에너지가 100keV이고, 주입량이 1.0×1012㎝-2이다. 도 37에 도시한 바와 같이 열 확산 웰의 불순물 농도 분포(210)에는 피크가 존재하지 않고, 반도체 기판이 깊은 쪽으로 갈수록 불순물 농도는 작아진다. 채널컷트층의 불순물 농도의 피크(211)가 반도체 기판 표면의 비교적 얕은 부분에 존재한다. 화살표(213)로 나타낸 에피택셜층 내의 최저 농도 영역의 두께는 2㎛에 달하지 않는다. 또, 이 때의 최저 농도 영역의 두께의 정의는 상술한 레트로그레이드 웰의 경우와 마찬가지이다. 열 처리에 의해 열 확산 웰의 불순물 농도 분포(210)가 완만하게 되는 것과, 기판 단결정의 불순물이 에피택셜층으로 이동하여 불순물 농도 분포(212)가 기판 단결정과 에피택셜층과의 계면 부근에서 완만한 경사를 가짐으로써, 최저 농도 영역의 두께가 얇아진다. 동일 조건으로 열 확산 웰을 형성하여, 도 38에 도시한 바와 같이 2㎛ 이상의 두께를 갖는 최저 농도 영역을 확보하기 위해서는, 에피택셜층의 두께를 10㎛ 이상으로 할 필요가 있다. 레트로그레이드 웰과 열 확산 웰을 비교하여 알 수 있듯이, 열 확산 웰 쪽이 최저 농도 영역의 두께를 2㎛ 이상으로 하는 것은 어렵지만, 에피택셜 웨이퍼의 에피택셜층의 두께 등의 조건의 설정에 의해서는 가능해진다. 또, 실시 형태 5에 따른 반도체 집적 회로 기판의 설명에서는, p on p+기판을 이용하였지만, p on p-기판 및 p on p++기판을 이용해도 상기 실시 형태 5와 동일한 효과가 얻어진다.
이상 설명한 바와 같이 제1 발명에 따른 반도체 집적 회로의 기판에 의하면,제1 회로부의 제1 반도체 기체층과 제2 회로부의 제2 반도체 기체층의 불순물 농도를 다르게 함으로써, 반도체 집적 회로의 기판 내의 제1 회로부 및 제2 회로부에서 다른 현상에 대해 요구되는 내성에 유리한 구조를 제1 회로부와 제2 회로부에서 독립적으로 설치할 수 있어, 반도체 집적 회로의 기판 전체로서 다른 현상의 전부에 대해, 동시에 원하는 내성을 얻는 것이 용이하게 된다고 하는 효과가 있다. 또한, 제1 및 제2 반도체 기체층의 불순물 농도가 층 내 전체에서 거의 균일하기 때문에, 이 기판은 제1 및 제2 회로부를 구성하는 소자수가 많더라도 각 소자에 기대되는 성능을 이루기 용이하게 되어 있다.
제2 발명에 따른 반도체 집적 회로의 기판에 의하면, 제1 회로부 하의 반도체 표면층의 두께와 제2 회로부 하의 반도체 표면층의 두께를 다르게 함으로써, 다른 현상에 대해 요구되는 내성에 유리한 두께를 제1 회로부와 제2 회로부에서 독립적으로 설정할 수 있어, 반도체 집적 회로의 기판 전체로서 상이한 현상의 전부에 대해, 동시에 원하는 내성을 얻는 것이 용이하게 된다고 하는 효과가 있다.
제3 발명에 따른 반도체 집적 회로의 기판에 의하면, 반도체 집적 회로의 기판 상에 형성되어 예를 들면 거의 18fC ∼ 20fC의 전하를 축적할 수 있는 축적 캐패시터에 있어서, 실용적으로 충분한 소프트 에러 내성을 얻을 수 있다고 하는 효과가 있다.
제4 발명에 따른 반도체 집적 회로의 제조 방법에 의하면, 제2 트렌치를 기준으로 하여 제1 트렌치가 형성되어 있던 장소를 용이하게 특정할 수 있고, 제1 트렌치가 형성되어 있던 장소와 그 이외의 장소를 용이하게 구별하여 반도체 집적 회로를 형성할 수 있다고 하는 효과가 있다.

Claims (4)

  1. 단일의 면 방위를 갖는 동시에 제1 불순물 농도를 전체에 걸쳐 거의 균일하게 갖는 기판 단결정으로 이루어지는 제1 반도체 기체층,
    상기 제1 반도체 기체층 상에 형성되고, 상기 제1 반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제2 불순물 농도를 가지며, 또한 상기 제1 반도체 기체층과 동일 도전형을 갖는 단결정으로 이루어지는 제2 반도체 기체층,
    상기 제1 반도체 기체층 상에 직접 형성되고, 상기 제1 반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제3 불순물 농도를 전체에 걸쳐 거의 균일하게 가지며, 또한 상기 제1 반도체 기체층과 동일한 도전형을 갖는 단결정으로서, 복수의 반도체 소자로 이루어지는 제1 회로부를 형성하기 위한 제1 반도체 표면층, 및
    상기 제2 반도체 기체층 상에 직접 형성되고, 상기 제2 반도체 기체층의 면 방위와 동일한 면 방위를 갖고, 제4 불순물 농도를 전체에 걸쳐 거의 균일하게 가지며, 또한 상기 제2 반도체 기체층과 동일한 도전형을 갖는 단결정으로서, 복수의 반도체 소자로 이루어져 있고 상기 제1 회로부와는 기능을 달리하는 제2 회로부를 형성하기 위한 제2 반도체 표면층
    을 구비하고,
    상기 제2 불순물 농도는 상기 제1 및 제3 불순물 농도와 다른 것을 특징으로 하는 반도체 집적 회로의 기판.
  2. 단일의 면 방위를 갖는 동시에 전체에 걸쳐 거의 균일한 제1 불순물 농도를 갖는 단결정으로서, 복수의 반도체 소자로 이루어지는 제1 회로부를 형성하기 위한 제1 반도체 표면층,
    상기 제1 반도체 표면층과 동일한 면 방위를 갖고, 상기 제1 반도체 표면층과 동일한 도전형을 가지며, 또한 전체에 걸쳐 거의 균일한 제2 불순물 농도를 갖는 단결정으로서, 복수의 반도체 소자로 이루어져 있고 상기 제1 회로부와는 기능을 달리하는 제2 회로부를 형성하기 위한 제2 반도체 표면층, 및
    상기 제1 및 제2 반도체 표면층과 동일한 면 방위를 갖고, 상기 제1 및 제2 반도체 표면층과 동일한 도전형을 갖고, 또한 전체에 걸쳐 거의 균일한 제3 불순물 농도를 갖고 있고 상기 제1 및 제2 반도체 표면층의 형성 기체가 되는 기판 단결정으로서, 높이가 서로 다른 제1 단차 주면(主面)과 제2 단차 주면을 갖는 반도체 기체층
    을 구비하고,
    상기 제1 반도체 표면층은 상기 제1 단차 주면 상에 직접 형성되며, 상기 제2 반도체 표면층은 상기 제2 단차 주면 상에 직접 형성되고, 상기 제3 불순물 농도는 상기 제1 및 제2 불순물 농도의 어느 것과도 상이한 것을 특징으로 하는 반도체 집적 회로의 기판.
  3. 단일의 면 방위를 갖는 동시에 제1 불순물 농도를 전체에 걸쳐 거의 균일하게 갖는 단결정으로 이루어지는 반도체 기체층, 및
    상기 반도체 기체층 상에 직접 형성되고 상기 반도체 기체층과 동일한 도전형 및 동일한 면 방위를 갖는 동시에 웰을 갖는 단결정으로 이루어지는 반도체 표면층
    을 구비하고,
    상기 반도체 표면층은 상기 웰과 상기 반도체 기체층 사이에 끼워진 소정의 부분 영역을 포함하며,
    상기 소정의 부분 영역은 상기 제1 불순물 농도보다 낮고 또한 상기 반도체 표면층 중에서 최저로 되어 있는 제2 불순물 농도를 가지며, 거의 2㎛ 이상의 두께를 갖는 것을 특징으로 하는 반도체 집적 회로의 기판.
  4. 기판 단결정과 상기 기판 단결정 상에 직접 형성된 제1 에피택셜층과 상기 제1 에피택셜층 상에 형성된 절연막을 갖는 에피택셜 웨이퍼를 준비하는 공정,
    상기 에피택셜 웨이퍼에, 개구부의 크기가 서로 다른 제1 및 제2 트렌치를 형성하는 공정,
    상기 제1 및 제2 트렌치에 제2 에피택셜층을, 상기 제1 및 제2 트렌치가 매립되지 않는 두께로 형성하는 공정,
    상기 에피택셜 웨이퍼의 전면에 제3 에피택셜층을, 상기 제1 트렌치가 매립되고, 또한 상기 제2 트렌치가 매립되지 않는 두께로 형성하는 공정,
    상기 제3 에피택셜층 중의 상기 제1 및 제2 트렌치의 밖에 있는 것을 제거함과 동시에 상기 제3 에피택셜층의 표면이 상기 제1 에피택셜층의 표면과 거의 일치하도록 평탄화하는 공정, 및
    상기 제2 트렌치를 기준으로 반도체 집적 회로를 형성하는 공정
    을 구비하는 반도체 집적 회로의 제조 방법.
KR1019980028713A 1997-12-02 1998-07-15 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법 KR100295381B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP33184897 1997-12-02
JP97-331848 1997-12-02
JP10036165A JPH11224935A (ja) 1997-12-02 1998-02-18 半導体集積回路の基板及び半導体集積回路の製造方法
JP98-036165 1998-02-18

Publications (2)

Publication Number Publication Date
KR19990062454A KR19990062454A (ko) 1999-07-26
KR100295381B1 true KR100295381B1 (ko) 2001-07-12

Family

ID=26375211

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980028713A KR100295381B1 (ko) 1997-12-02 1998-07-15 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법

Country Status (6)

Country Link
US (1) US6563159B1 (ko)
JP (1) JPH11224935A (ko)
KR (1) KR100295381B1 (ko)
CN (1) CN1175492C (ko)
DE (1) DE19833951C2 (ko)
TW (1) TW384541B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7072816B1 (en) * 1999-09-30 2006-07-04 International Business Machines Corporation Method and system for providing hierarchical self-checking in ASIC simulation
JP2003297954A (ja) 2002-01-29 2003-10-17 Mitsubishi Electric Corp 半導体記憶装置
US6995456B2 (en) * 2004-03-12 2006-02-07 International Business Machines Corporation High-performance CMOS SOI devices on hybrid crystal-oriented substrates
US20070045844A1 (en) 2005-08-24 2007-03-01 Andry Paul S Alpha particle shields in chip packaging
US7818702B2 (en) * 2007-02-28 2010-10-19 International Business Machines Corporation Structure incorporating latch-up resistant semiconductor device structures on hybrid substrates
JP2011135060A (ja) * 2009-11-26 2011-07-07 Sumitomo Chemical Co Ltd 半導体基板及び半導体基板の製造方法
JP5556206B2 (ja) * 2010-02-03 2014-07-23 株式会社デンソー 半導体基板の製造方法
KR102046761B1 (ko) 2013-01-14 2019-12-02 삼성전자 주식회사 비휘발성 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279598A (ja) * 1995-04-07 1996-10-22 Mitsubishi Electric Corp 半導体集積回路装置、不揮発性半導体記憶装置及びそれらの製造方法
JPH09199703A (ja) * 1996-01-19 1997-07-31 Canon Inc 光電変換装置と半導体集積回路

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3812518A (en) * 1973-01-02 1974-05-21 Gen Electric Photodiode with patterned structure
JPS55146956A (en) 1979-05-02 1980-11-15 Fujitsu Ltd Semiconductor element having function for avoiding generation of soft error due to alpha ray
JPS5814538A (ja) * 1981-07-17 1983-01-27 Fujitsu Ltd 半導体装置の製造方法
US5324982A (en) * 1985-09-25 1994-06-28 Hitachi, Ltd. Semiconductor memory device having bipolar transistor and structure to avoid soft error
JPS63140567A (ja) 1986-12-01 1988-06-13 Mitsubishi Electric Corp 半導体記憶装置
JP2634163B2 (ja) * 1987-02-19 1997-07-23 三菱電機株式会社 半導体記憶装置
JPS63246861A (ja) 1987-04-02 1988-10-13 Toshiba Corp 半導体装置
JPH0821678B2 (ja) * 1987-05-29 1996-03-04 日産自動車株式会社 半導体装置
JPH0828424B2 (ja) 1990-11-06 1996-03-21 三菱電機株式会社 半導体装置およびその製造方法
US5243214A (en) 1992-04-14 1993-09-07 North American Philips Corp. Power integrated circuit with latch-up prevention
US5497017A (en) * 1995-01-26 1996-03-05 Micron Technology, Inc. Dynamic random access memory array having a cross-point layout, tungsten digit lines buried in the substrate, and vertical access transistors
JPH098144A (ja) 1995-06-20 1997-01-10 Toshiba Corp 半導体装置およびその製造方法
JP3528350B2 (ja) * 1995-08-25 2004-05-17 ソニー株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08279598A (ja) * 1995-04-07 1996-10-22 Mitsubishi Electric Corp 半導体集積回路装置、不揮発性半導体記憶装置及びそれらの製造方法
JPH09199703A (ja) * 1996-01-19 1997-07-31 Canon Inc 光電変換装置と半導体集積回路

Also Published As

Publication number Publication date
CN1175492C (zh) 2004-11-10
KR19990062454A (ko) 1999-07-26
US6563159B1 (en) 2003-05-13
DE19833951A1 (de) 1999-06-17
CN1218992A (zh) 1999-06-09
DE19833951C2 (de) 2000-11-16
TW384541B (en) 2000-03-11
JPH11224935A (ja) 1999-08-17

Similar Documents

Publication Publication Date Title
US10978452B2 (en) Structure and method of latchup robustness with placement of through wafer via within CMOS circuitry
US7176548B2 (en) Complementary analog bipolar transistors with trench-constrained isolation diffusion
KR100683100B1 (ko) 반도체 집적 회로 장치 및 그 제조 방법
US20070158779A1 (en) Methods and semiconductor structures for latch-up suppression using a buried damage layer
US7282771B2 (en) Structure and method for latchup suppression
US7242071B1 (en) Semiconductor structure
US9330961B2 (en) Stacked protection devices and related fabrication methods
JP2010529686A (ja) 垂直型電流制御型シリコン・オン・インシュレータ（ｓｏｉ）デバイス及びそれを形成する方法
US5268312A (en) Method of forming isolated wells in the fabrication of BiCMOS devices
US11973080B2 (en) Embedded semiconductor region for latch-up susceptibility improvement
US9502890B2 (en) Protection device and related fabrication methods
US9287255B2 (en) ESD protection device and related fabrication methods
KR100295381B1 (ko) 반도체 집적회로의 기판 및 반도체 집적회로의 제조방법
CN111211119A (zh) 具有深沟槽隔离岛的esd保护器件
JPH0567753A (ja) 二重構造ウエルを有する半導体装置およびその製造方法
CN114171465A (zh) 集成电路的制造方法及集成电路
US9129806B2 (en) Protection device and related fabrication methods
US6475861B1 (en) Semiconductor device and fabrication method thereof
US20100244145A1 (en) Semiconductor memory device using hot electron injection
US6337252B1 (en) Semiconductor device manufacturing method
US11894362B2 (en) PNP controlled ESD protection device with high holding voltage and snapback
KR100415085B1 (ko) 래치업을 방지할 수 있는 반도체장치의 제조방법
EP0138162A2 (en) CMOS structure
WO2003043080A1 (en) Lateral pnp transistor device, integrated circuit, and fabrication process thereof
JP2012114401A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee