JP5556206B2

JP5556206B2 - 半導体基板の製造方法

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Publication number: JP5556206B2
Application number: JP2010022338A
Authority: JP
Inventors: 正樹松井; 巧柴田; 利夫榊原
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2010-02-03
Filing date: 2010-02-03
Publication date: 2014-07-23
Anticipated expiration: 2030-02-03
Also published as: JP2011159917A

Description

本発明は、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）からなるスーパージャンクション構造を有した縦型の半導体装置の製造に使用される半導体基板の製造方法に関するものである。

従来より、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造を有した縦型の半導体装置がある。この縦型の半導体装置におけるｎ型領域とｐ型領域の繰り返し構造の形成方法として、特許文献１〜３に開示された方法がある。図５に、ｎ型領域とｐ型領域の繰り返し構造の形成工程を含む従来の縦型ＭＯＳトランジスタの製造工程の断面図を示し、この図を参照してｎ型領域とｐ型領域の繰り返し構造の形成工程について説明する。

〔図５（ａ）に示す工程〕
ｎ⁺型基板Ｊ１の上にｎ^-型ドリフト層Ｊ２をエピタキシャル成長させたのち、ｎ^-型ドリフト層Ｊ２の上に図示しないマスクを配置する。そして、ホト・エッチングによってマスクのうちターゲット（アライメントマーク）の形成予定領域を開口させたのち、マスクを用いた選択エッチングを行うことで、セル領域の周辺領域においてｎ^-型ドリフト層Ｊ２に対してターゲットとなるトレンチＪ３を形成する。

〔図５（ｂ）に示す工程〕
図示しないマスクを除去したのち、ターゲットとなるトレンチＪ３内を含むｎ^-型ドリフト層Ｊ２の表面全域に酸化膜Ｊ４をデポジションしたのち、ホト・エッチングによって酸化膜Ｊ４をパターニングし、トレンチＪ３内およびその近傍のみに酸化膜Ｊ４を残す。

〔図５（ｃ）に示す工程〕
基板表面全面にレジスト等のマスクを配置した後、ホト・エッチングによりマスクのうちｐ型領域の形成予定領域を開口させる。このとき、トレンチＪ３をターゲットとしてホト・エッチング時のマスク合わせを行っている。そして、マスクを用いた選択エッチングを行い、セル領域においてｎ^-型ドリフト層Ｊ２に対してトレンチＪ５を形成する。

〔図５（ｄ）に示す工程〕
図示しないマスクを除去したのち、トレンチＪ５内を含め、基板表面全面にｐ型不純物をドーピングした単結晶シリコンからなるｐ型層Ｊ６を成膜する。

〔図５（ｅ）に示す工程〕
酸化膜Ｊ４をマスクとして、例えばＣＭＰ（Chemical Mechanical Polishing）研磨等による平坦化研磨を行い、トレンチＪ５内にのみｐ型層Ｊ６を残し、ｐ型領域Ｊ７を形成する。これにより、ｎ^-型ドリフト層Ｊ２のうちトレンチＪ５とされなかった部分によって構成されるｎ型領域Ｊ８とトレンチＪ５内に形成されたｐ型領域Ｊ７とがストライプ状に交互に繰り返し形成された構造が形成される。

〔図５（ｆ）に示す工程〕
トレンチＪ３内およびその近傍に形成された酸化膜Ｊ４を除去することで、トレンチＪ３を露出させ、再びターゲットとして認識できる段差を構成する。この後は、トレンチＪ３をターゲットとして、その後のデバイス形成工程、すなわち、ｐ型ウェル領域やソース領域となるｎ⁺型領域、ゲート構造や各種電極の形成工程などを行う。このような手法により、ｎ型領域Ｊ８とｐ型領域Ｊ７の繰り返し構造からなるスーパージャンクション構造を有した縦型ＭＯＳトランジスタを製造している。

特開２００７−２０１４９９号公報特開２００５−３１７９０５号公報特開２００５−１９８９８号公報

しかしながら、上記従来の製造方法では、ｎ型領域とｐ型領域の繰り返し構造からなるスーパージャンクション構造を構成するために、ターゲットとなるトレンチＪ３を形成するためのマスクのホト・エッチング工程およびトレンチエッチング工程と、ｐ型層Ｊ６が埋め込まれるトレンチＪ５を形成するためのマスクのホト・エッチング工程およびトレンチエッチング工程が必要になる。また、ｐ型層Ｊ６を形成する際に、ターゲットとなるトレンチＪ３がシリコン単結晶で埋め込まれるとターゲットとして認識できなくなるため、酸化膜Ｊ４で埋め込む必要があり、酸化膜Ｊ４をパターニングする際のホト・エッチング工程が必要になる。つまり、ホト・エッチング工程が３回とトレンチエッチング工程が２回必要になる。

したがって、製造工程の複雑化を招き、引いては製造コストを増大させることになる。このため、このような縦型半導体装置の形成に用いられるスーパージャンクション構造が備えられた半導体基板を簡単に製造できるようにする必要がある。

本発明は上記点に鑑みて、ドリフト層内にｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成されたスーパージャンクション構造を有し、縦型半導体装置の製造に用いられる半導体基板の製造方法において、製造工程の簡略化を図ることを目的とする。

上記目的を達成するため、請求項１に記載の発明では、ドリフト層（２）の表面にマスク（２０）を配置したのち、該マスク（２０）をパターニングして、セル領域にスーパージャンクション構造を構成するためのトレンチ形成用の第１開口部（２０ｂ）を形成すると共に、セル領域の周辺領域に第１開口部（２０ｂ）よりも幅狭のターゲットとなるトレンチ形成用の第２開口部（２０ａ）を形成する工程と、マスク（２０）を用いたエッチングを行い、第１開口部（２０ｂ）および第２開口部（２０ａ）を通じてドリフト層（２）にスーパージャンクション構造を構成するための第１トレンチ（２ａ）を形成すると共に該第１トレンチ（２ａ）よりも幅狭でターゲットとなる第２トレンチ（２１）を形成する工程と、マスク（２０）を除去したのち、第１トレンチ（２ａ）および第２トレンチ（２１）内を含めた基板表面に酸化膜（２２）を成膜することにより、第１トレンチ（２ａ）内に隙間を残しつつ第２トレンチ（２１）内を該酸化膜（２２）で埋め込む工程と、第１トレンチ（２ａ）内の酸化膜（２２）をすべて除去しつつ、第２トレンチ（２１）内の酸化膜（２２）が残るように、酸化膜（２２）をエッチングする工程と、第２トレンチ（２１）内に酸化膜（２２）が残った状態のまま第１トレンチ（２ａ）および第２トレンチ（２１）内を含めて基板表面に第２導電型層（２３）を成膜することで、ドリフト層（２）のうち第１トレンチ（２ａ）の間に位置する部分を第１導電型領域（２ｂ）とし、第１トレンチ（２ａ）内に埋め込まれた第２導電型層（２３）を第２導電型領域（３）とするスーパージャンクション構造を構成する工程と、を含むことを特徴としている。

このように、ターゲットとする第２トレンチ（２１）とスーパージャンクション構造を形成するための第１トレンチ（２ａ）とを幅を変えて同時に形成したのち、酸化膜（２２）を形成し、幅狭の第２トレンチ（２１）が酸化膜（２２）で埋め込まれるようにしつつ、幅広の第２トレンチ（２ａ）が酸化膜（２２）で埋め込まれないようにしている。これにより、第１トレンチ（２ａ）から酸化膜（２２）を除去したときに、第２トレンチ（２１）内の酸化膜（２２）を残すことができ、残された酸化膜（２２）を利用してターゲットとなる段差を形成することが可能となる。

このようにすれば、第１トレンチ（２ａ）および第２トレンチ（２１）の形成の際にホト・エッチング工程を１回とトレンチエッチング工程を１回行うだけで、第２トレンチ（２１）によるターゲットを形成しつつ、第１導電型領域（２ｂ）と第２導電型領域（３）の繰り返し構造からなるスーパージャンクション構造を形成することができる。したがって、スーパージャンクション構造を有する半導体基板の製造工程を簡略化することができる。

例えば、請求項２に記載したように、スーパージャンクション構造を構成する工程では、第２導電型層（２３）として第２導電型の単結晶シリコンを成膜すると共に、第２トレンチ（２１）内に多結晶シリコンもしくは単結晶シリコンからなるシリコン層（２３ａ）を成長させる工程と、第２導電型層（２３）の一部およびシリコン層（２３ａ）を平坦化して酸化膜（２２）を露出させ、第１トレンチ（２ａ）内に埋め込まれた第２導電型層（２３）によって第２導電型領域（３）を構成する工程と、平坦化によって露出させられた酸化膜（２２）の一部をエッチングし、第２トレンチ（２１）に段差を形成する工程とを行うことにより、スーパージャンクション構造を構成することができる。

また、請求項３に記載したように、スーパージャンクション構造を構成する工程では、第２導電型層（２３）として第２導電型の単結晶シリコンを成膜すると共に、第２トレンチ（２１）内に多結晶シリコンからなるシリコン層（２３ａ）を成長させる工程と、第２導電型層（２３）の一部およびシリコン層（２３ａ）を単結晶シリコンよりも多結晶シリコンの研磨速度を速くした条件で研磨することで平坦化を行い、第２トレンチ（２１）に段差を残した状態で研磨を終了させると共に、第１トレンチ（２ａ）内に埋め込まれた第２導電型層（２３）によって第２導電型領域（３）を構成する工程とを行うことによっても、スーパージャンクション構造を構成することができる。

このように、第２導電型層（２３）の成長条件を酸化膜（２２）の存在によって多結晶シリコンが成長する条件とすると共に、多結晶シリコンの研磨速度が単結晶シリコンの研磨速度よりも高くできる方法を採用することで、シリコン層（２３ａ）が第１トレンチ（２ａ）内の第２導電型層（２３）やドリフト層（２）よりも優先的に除去されるようにできる。このため、このような方法を採用すれば、研磨工程のみによって第２トレンチ（２１）に段差を形成することができる。

さらに、請求項４に記載したように、スーパージャンクション構造を構成する工程では、第２導電型層（２３）として第２導電型の単結晶シリコンを成膜しつつ、第２トレンチ（２１）内を第２導電型層（２３）を成長させずに空洞（２４）とする工程と、第２導電型層（２３）の一部を平坦化し、第２トレンチ（２１）に段差を残した状態で酸化膜（２２）を露出させると共に、第１トレンチ（２ａ）内に埋め込まれた第２導電型層（２３）によって第２導電型領域（３）を構成する工程とを行うことによっても、スーパージャンクション構造を構成することができる。

このように、第２導電型層（２３）の成長条件を第２トレンチ（２１）内にシリコンが成長しないような条件とすれば、第２導電型層（２３）を形成したのち、第２導電型層（２３）の平坦化工程を行うだけで、第２トレンチ（２１）によるターゲットを形成しつつ、第１導電型領域（２ｂ）と第２導電型領域（３）の繰り返し構造からなるスーパージャンクション構造を形成することができる。このような製造工程とすれば、平坦化工程後の酸化膜（２２）の一部除去工程を行わなくても良くなるため、製造工程の更なる簡略化を図ることが可能となる。

例えば、請求項５に記載したように、第１トレンチ（２ａ）の幅を０．５〜２０μｍとし、第２トレンチ（２１）の幅を０．１〜５μｍとしつつ第１トレンチ（２ａ）の幅よりも狭くすることで、第１トレンチ（２ａ）内に隙間を残しつつ第２トレンチ（２１）内を酸化膜（２２）で埋め込むことができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかる縦型半導体装置として縦型ＭＯＳトランジスタが備えられた半導体装置の断面図を示す。図１に示す縦型ＭＯＳトランジスタを備えた半導体装置の製造に用いられる半導体基板の製造工程を示した断面図である。図２に続く、半導体基板の製造工程を示した断面図である。本発明の第２実施形態にかかる半導体基板の製造工程を示した断面図である。従来の縦型ＭＯＳトランジスタを備えた製造に用いられる半導体基板の製造工程を示した断面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。図１に、縦型半導体装置として縦型ＭＯＳトランジスタが備えられた半導体装置の断面図を示す。この半導体装置は、本実施形態で説明する半導体基板の製造方法によって製造された半導体基板を用いて製造されたものである。以下、この図を参照して、縦型ＭＯＳトランジスタを備えた半導体装置について説明する。

図１は、半導体装置のうち縦型ＭＯＳトランジスタが形成されるセル領域の一部を部分的に拡大した断面である。本実施形態では、縦型ＭＯＳトランジスタとして、トレンチゲート構造の反転型の縦型ＭＯＳトランジスタを適用している。

図１に示すように、単結晶シリコンなどの単結晶半導体で構成されたｎ⁺型基板１の一面を主表面、その反対側の面を裏面として、主表面上にはｎ^-型ドリフト層２が形成されている。このｎ^-型ドリフト層２には、紙面垂直方向を長手方向とする短冊状のトレンチ２ａが等間隔に並べられて形成されており、このトレンチ２ａ内を埋め込むようにｐ型領域３が形成されている。これにより、ｎ^-型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域２ｂとして、ｎ型領域２ｂとｐ型領域３とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。

例えば、スーパージャンクション構造によって耐圧を６００Ｖ程度見込む場合には、ｎ^-型ドリフト層２の深さが３０〜５０μｍとされ、ｎ型領域２ｂおよびｐ型領域３の幅は０．５〜１０μｍに設定される。

ｎ型領域２ｂおよびｐ型領域３の表面には、ｐ型ウェル領域４が形成されている。このｐ型ウェル領域４の表層部には、ｎ^-型ドリフト層２よりも高不純物濃度とされたソース領域となるｎ⁺型領域５が形成されていると共に、ｐ型ウェル領域４よりも高不純物濃度とされたｐ⁺型コンタクト領域６が形成されている。

また、ｎ⁺型領域５およびｐ型ウェル領域４を貫通してｎ型領域２ｂに達するように、紙面垂直方向を長手方向としたトレンチ７が形成されていると共に、トレンチ７の表面を覆うようにゲート絶縁膜８が形成されており、さらにゲート絶縁膜８の表面にトレンチ７を埋め込むようにゲート電極９が形成されることでトレンチゲート構造が構成されている。

なお、図１中には詳細な断面を示していないが、トレンチゲート構造を覆うように層間絶縁膜が形成されており、この層間絶縁膜に形成されたコンタクトホールを通じてソース電極となる表面電極１０が形成されている。そして、ドレイン領域となるｎ⁺型基板１の裏面にドレイン電極となる裏面電極１１が形成され、縦型ＭＯＳトランジスタが構成されている。

このように構成される縦型ＭＯＳトランジスタは、例えば、ゲート電極９に対してゲート電圧を印加していないときには、ｐ型ウェル領域４の表層部にチャネルが形成されないため、表面電極１０と裏面電極１１の間の電流が遮断される。そして、ゲート電圧を印加すると、その電圧値に応じてｐ型ウェル領域４のうちトレンチ７の側面に接している部分の導電型が反転してチャネルが形成され、表面電極１０と裏面電極１１の間に電流を流すという動作を行う。

続いて、このように構成される縦型ＭＯＳトランジスタを備えた半導体装置の製造方法について、半導体装置の製造に用いられる半導体基板の製造方法と共に説明する。図２および図３は、図１に示す縦型ＭＯＳトランジスタを備えた半導体装置の製造工程を示した断面図である。この図を参照して説明する。なお、図２および図３では、半導体装置の製造工程のうち半導体基板の製造工程についてのみ図示しており、それ以降のデバイス形成工程に関しては従来と同様であるため省略してある。

〔図２（ａ）に示す工程〕
ｎ⁺型基板１の上にｎ^-型ドリフト層２をエピタキシャル成長させる。そして、ｎ^-型ドリフト層２の表面にマスク２０を形成したのち、ホト・エッチングによってパターニングする。これにより、マスク２０のうちターゲット（アライメントマーク）の形成予定領域を開口させると共にスーパージャンクション構造におけるｐ型領域３の形成予定領域を開口させる。このとき、例えばターゲットの形成予定領域と対応する開口部２０ａの幅を０．１〜５μｍ、ｐ型領域３の形成予定領域と対応する開口部２０ｂの幅を０．５〜２０μｍとしつつ、ターゲットの形成予定領域と対応する開口部２０ａの幅がｐ型領域３の形成予定領域と対応する開口部２０ｂの幅よりも小さくなるようにする。

そして、このマスク２０を用いて選択エッチングを行い、開口部２０ａ、２０ｂを通じてｎ^-型ドリフト層２を部分的に除去する。これにより、セル領域においてｐ型領域３が埋め込まれるトレンチ２ａが形成されると共に、セル領域の周辺領域（例えばダイシング領域など）においてターゲットとなるトレンチ２１が形成される。このとき、開口部２０ａの幅が開口部２０ｂの幅よりも小さくされていることから、開口部２０ａを通じて除去される部分のエッチングレートが開口部２０ｂを通じて除去される部分のエッチングレートよりも小さくなる。このため、トレンチ２１の方がトレンチ２ａよりも深さが浅く形成される。

〔図２（ｂ）に示す工程〕
マスク２０を除去したのち、ターゲットとなるトレンチ２１を酸化膜２２で埋め込む処理を行う。例えば、熱酸化を行うことでトレンチ２ａおよびトレンチ２１の内壁を含む基板表面全面に酸化膜２２を形成することができる。熱酸化時に酸化膜２２の堆積が熱酸化された部分のシリコンよりも大きくなることから、トレンチ２１の内部を酸化膜２２によって埋め込むことができる。また、ＣＶＤ法によって酸化膜２２を形成しても良い。なお、熱酸化によって酸化膜２２を形成する場合には、犠牲酸化を行うことになり、トレンチ２ａおよびトレンチ２１を形成するときに発生したエッチングダメージを除去できるという効果も得ることができる。

〔図２（ｃ）に示す工程〕
フッ酸等によって酸化膜２２をエッチングする。このとき、ｐ型領域３を形成するためのトレンチ２ａ内に関しては酸化膜２２が完全に除去され、かつ、ターゲットとなるトレンチ２１内に関しては酸化膜２２が残りつつ若干表面に段差がついた位置でエッチングを止める。酸化膜２２によって完全に埋め尽くされていないトレンチ２ａに関しては、酸化膜２２がトレンチ２ａ内からも同時にエッチングされるため、酸化膜２２が短時間で完全に除去される。それに対して、酸化膜２２によって埋め尽くされているトレンチ２１に関しては、酸化膜２２がトレンチ２１の開口部側からしかエッチングされないため、酸化膜２２が完全に除去されるまでに時間が掛かり、少なくともトレンチ２ａ内の酸化膜２２が完全に除去される時間よりも長い時間となる。

〔図２（ｄ）に示す工程〕
トレンチ２ａ内を含め基板表面全面に単結晶シリコンからなるｐ型層２３をエピタキシャル成長等によって形成する。このとき、ターゲットとなるトレンチ２１でのシリコン成長は、成長条件によって異なり、（１）酸化膜２２の存在によって多結晶シリコンが成長する場合、（２）トレンチ側面からの成長によって単結晶シリコンが成長する場合、（３）シリコンが成長しない場合のいずれかとなる。本実施形態では、これらのうち（１）、（２）の成長条件に合わせ、トレンチ２１内に多結晶シリコンもしくは単結晶シリコンを成長させるようにしている。

このため、図中に示したように、基板表面全面にｐ型層２３が形成されるが、トレンチ２１内においては多結晶シリコンもしくは単結晶シリコンからなるシリコン層２３ａが形成される。なお、ここでいう成長条件は、トレンチの幅やｎ^-型ドリフト層２の結晶面（つまりｎ^-型ドリフト層２が成長させられるｎ⁺型基板１の結晶面）などによって決まるため、それに応じて適宜設計される。

〔図３（ａ）、（ｂ）に示す工程〕
ＣＭＰ等の研磨もしくはエッチバック等による平坦化工程を行い、ｐ型層２３を平坦化する。このとき、図３（ａ）中破線で示すように、ｎ^-型ドリフト層２の表面が露出したのち、さらに多結晶シリコンもしくは単結晶シリコンからなるシリコン層２３ａが除去されるまで平坦化工程を行う。これにより、図３（ｂ）に示すように、トレンチ２１内の酸化膜２２が露出した状態となる。

〔図３（ｃ）に示す工程〕
フッ酸等によってエッチングし、トレンチ２１内の酸化膜２２を一部除去することで、ターゲットとして認識できる段差となるようにする。これにより、トレンチ２１によるターゲットを形成しつつ、ｎ^-型ドリフト層２のうちトレンチ２ａの間に残された部分をｎ型領域２ｂとし、ｎ型領域２ｂとｐ型領域３とがストライプ状に交互に繰り返し形成された構造からなるスーパージャンクション構造が構成されている。このようにして、スーパージャンクション構造が備えられた縦型ＭＯＳトランジスタの製造に用いられる半導体基板が完成する。

なお、ここでは図３（ａ）、（ｂ）に示す工程において研磨を行ったのち、図３（ｃ）に示す工程で酸化膜２２の一部を除去してターゲットとして認識できる段差を形成するようにしたが、ｐ型層２３の成長条件が（１）酸化膜２２の存在によって多結晶シリコンが成長する場合であれば、他の方法を採用することもできる。具体的には、ケミカル性の強い研磨剤を使用するなど、多結晶シリコンの研磨速度が単結晶シリコンの研磨速度よりも高くできる方法を採用すれば、その特性を利用してシリコン層２３ａがトレンチ２ａ内のｐ型層２３やｎ^-型ドリフト層２よりも優先的に除去されるようにできる。このため、このような方法を採用すれば、研磨工程のみによってトレンチ２１に段差を形成することができる。

この後の工程については図示していないが、トレンチ２１をターゲットとして、その後のデバイス形成工程、すなわち、ｐ型ウェル領域４やｎ⁺型領域５、トレンチゲート構造や表面電極１０および裏面電極１１の形成工程などを従来と同様の手法によって行う。このような手法により、図１に示したｎ型領域２ｂとｐ型領域３の繰り返し構造からなるスーパージャンクション構造を有した縦型ＭＯＳトランジスタを製造することができる。

以上説明したように、本実施形態では、ターゲットとするトレンチ２１とスーパージャンクション構造を形成するためのトレンチ２ａとを幅を変えて同時に形成したのち、酸化膜２２を形成し、幅狭のトレンチ２１が酸化膜２２で埋め込まれるようにしつつ、幅広のトレンチ２ａが酸化膜２２で埋め込まれないようにしている。これにより、トレンチ２ａから酸化膜２２を除去したときに、トレンチ２１内の酸化膜２２を残すことができ、残された酸化膜２２を利用してターゲットとなる段差を形成することが可能となる。

このようにすれば、トレンチ２ａおよびトレンチ２１の形成の際にホト・エッチング工程を１回とトレンチエッチング工程を１回行うだけで、トレンチ２１によるターゲットを形成しつつ、ｎ型領域２ｂとｐ型領域３の繰り返し構造からなるスーパージャンクション構造を形成することができる。

したがって、スーパージャンクション構造を有する半導体基板の製造工程を簡略化することができる。これにより、縦型ＭＯＳトランジスタを有する半導体装置の製造工程の簡略化も図れ、この製造工程の簡略化に伴って、半導体装置の製造コストの削減を図ることも可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してｐ型層２３の成長条件および平坦化工程を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図４は、本実施形態の半導体基板の製造工程を示した断面図である。図４に示す工程は、第１実施形態で説明した図２（ｄ）および図３（ａ）〜（ｃ）に示す工程の代わりに行われる。本実施形態の半導体基板を製造工程では、この図に示す工程の他、図２（ａ）〜（ｃ）に示す工程も行うことになるが、これらの工程に関しては第１実施形態と同様であるため、ここでは図示を省略している。

まず、図２（ａ）〜（ｃ）に示す工程を行うことでトレンチ２ａおよびトレンチ２１を形成したのちトレンチ２１内にのみ酸化膜２２を残すようにする。そして、図４（ａ）に示す工程において、トレンチ２ａ内を含め基板表面全面に単結晶シリコンからなるｐ型層２３をエピタキシャル成長等によって形成する。このとき、ｐ型層２３の成長条件を上述した（３）の条件、つまりシリコンが成長しない場合としている。ここでいう成長条件（３）も、トレンチの幅やｎ^-型ドリフト層２の結晶面（つまりｎ^-型ドリフト層２が成長させられるｎ⁺型基板１の結晶面）などによって決まるため、それに応じて適宜設計される。

このような場合、ターゲットとなるトレンチ２１内にシリコンが成長しないため、トレンチ２１内に、あるいはトレンチ２１内およびトレンチ２１から表面に延びるように空洞２４が形成される。

そして、図４（ｂ）に示す工程では、ＣＭＰもしくはエッチバック等による平坦化工程を行い、ｐ型層２３を平坦化する。このとき、ｎ^-型ドリフト層２の表面が露出する位置まで平坦化を行えば、トレンチ２１内に段差が形成された状態となっているため、その後に、酸化膜２２を部分的にエッチングするなどの工程を行わなくても良い。このようにして、スーパージャンクション構造が備えられた縦型ＭＯＳトランジスタの製造に用いられる半導体基板が完成する。

以上説明したように、ｐ型層２３の成長条件がトレンチ２１内にシリコンが成長しないような条件とすれば、ｐ型層２３を形成したのち、ｐ型層２３の平坦化工程を行うだけで、トレンチ２１によるターゲットを形成しつつ、ｎ型領域２ｂとｐ型領域３の繰り返し構造からなるスーパージャンクション構造を形成することができる。このような製造工程とすれば、第１実施形態と同様の効果が得られると共に、平坦化工程後の酸化膜２２の一部除去工程を行わなくても良くなるため、製造工程の更なる簡略化を図ることが可能となる。

（他の実施形態）
上記実施形態では、スーパージャンクション構造を構成するｎ型領域２ｂとｐ型領域３の長手方向とトレンチゲート構造を構成するトレンチ７の長手方向とが一致している場合を例に挙げて説明したが、必ずしも一致している必要は無い。例えば、ｎ型領域２ｂとｐ型領域３の長手方向がトレンチ７の長手方向に対して垂直、もしくは一定の角度をなして形成されていても良い。

また、上記実施形態では、ｎ⁺型基板１の上にｎ^-型ドリフト層２をエピタキシャル成長させた後、セル領域に形成したトレンチ２ａ内にｐ型層３を形成することで、ｎ型領域２ｂとｐ型領域３がストライプ状に交互に繰り返し形成された構造（カラム）を形成したが、ｎ⁺型基板１の上にｐ^-型ドリフト層をエピタキシャル成長させた後、セル領域に形成したトレンチ内にｎ型層を形成することで、ｎ型領域とｐ型領域がストライプ状に交互に繰り返し形成された構造（カラム）を形成してもよい。

また、上記実施形態では、ｎ⁺型領域５がソース領域として機能し、ｎ⁺型基板１がドレイン領域として機能する縦型ＭＯＳトランジスタを例に挙げて説明したが、ｎ⁺型基板１に代えてｐ⁺型基板を用いたＩＧＢＴについても、本発明を適用することができる。この場合、ｐ⁺型基板の表面に直接ｎ^-型ドリフト層２が形成される場合に限らず、バッファ層等が形成されるような構造であっても構わない。

また、上記では、第１導電型をｎ型、第２導電型をｐ型とするｎチャネルタイプのＭＯＳトランジスタやＩＧＢＴについて説明したが、素子を構成する各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳトランジスタやＩＧＢＴに対しても、本発明を適用することができる。

さらに、上記実施形態では、半導体材料としてシリコンを用いる場合について説明したが、他の半導体材料、例えば炭化珪素や化合物半導体などを適用した半導体装置の製造に用いられる半導体基板についても、本発明を適用することができる。

１ｎ⁺型基板
２ｎ^-型ドリフト層
２ａトレンチ（第１トレンチ）
２ｂｎ型領域
３ｐ型領域
４ｐ型ウェル領域
５ｎ⁺型領域
６ｐ⁺型コンタクト領域
２０マスク
２０ａ開口部（第２開口部）
２０ｂ開口部（第１開口部）
２１トレンチ（第２トレンチ）
２２酸化膜
２３ｐ型層
２３ａシリコン層
２４空洞

Claims

単結晶半導体で構成された第１導電型または第２導電型の基板（１）を用意する工程と、
前記基板（１）の上に第１導電型または第２導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面にマスク（２０）を配置したのち、該マスク（２０）をパターニングして、セル領域にスーパージャンクション構造を構成するためのトレンチ形成用の第１開口部（２０ｂ）を形成すると共に、前記セル領域の周辺領域に前記第１開口部（２０ｂ）よりも幅狭のターゲットとなるトレンチ形成用の第２開口部（２０ａ）を形成する工程と、
前記マスク（２０）を用いたエッチングを行い、前記第１開口部（２０ｂ）および前記第２開口部（２０ａ）を通じて前記ドリフト層（２）に前記スーパージャンクション構造を構成するための第１トレンチ（２ａ）を形成すると共に該第１トレンチ（２ａ）よりも幅狭で前記ターゲットとなる第２トレンチ（２１）を形成する工程と、
前記マスク（２０）を除去したのち、前記第１トレンチ（２ａ）および前記第２トレンチ（２１）内を含めた基板表面に酸化膜（２２）を成膜することにより、前記第１トレンチ（２ａ）内に隙間を残しつつ前記第２トレンチ（２１）内を該酸化膜（２２）で埋め込む工程と、
前記第１トレンチ（２ａ）内の前記酸化膜（２２）をすべて除去しつつ、前記第２トレンチ（２１）内の前記酸化膜（２２）が残るように、前記酸化膜（２２）をエッチングする工程と、
前記第２トレンチ（２１）内に前記酸化膜（２２）が残った状態のまま前記第１トレンチ（２ａ）および前記第２トレンチ（２１）内を含めて基板表面に第２導電型層（２３）を成膜することで、前記ドリフト層（２）のうち前記第１トレンチ（２ａ）の間に位置する部分を第１導電型領域（２ｂ）とし、前記第１トレンチ（２ａ）内に埋め込まれた前記第２導電型層（２３）を第２導電型領域（３）とするスーパージャンクション構造を構成する工程と、を含むことを特徴とする半導体基板の製造方法。
前記スーパージャンクション構造を構成する工程は、
前記第２導電型層（２３）として第２導電型の単結晶シリコンを成膜すると共に、前記第２トレンチ（２１）内に多結晶シリコンもしくは単結晶シリコンからなるシリコン層（２３ａ）を成長させる工程と、
前記第２導電型層（２３）の一部および前記シリコン層（２３ａ）を平坦化して前記酸化膜（２２）を露出させ、前記第１トレンチ（２ａ）内に埋め込まれた前記第２導電型層（２３）によって前記第２導電型領域（３）を構成する工程と、
前記平坦化によって露出させられた前記酸化膜（２２）の一部をエッチングし、前記第２トレンチ（２１）に段差を形成する工程と、を含んでいることを特徴とする請求項１に記載の半導体基板の製造方法。
前記スーパージャンクション構造を構成する工程は、
前記第２導電型層（２３）として第２導電型の単結晶シリコンを成膜すると共に、前記第２トレンチ（２１）内に多結晶シリコンからなるシリコン層（２３ａ）を成長させる工程と、
前記第２導電型層（２３）の一部および前記シリコン層（２３ａ）を単結晶シリコンよりも多結晶シリコンの研磨速度を速くした条件で研磨することで平坦化を行い、前記第２トレンチ（２１）に段差を残した状態で研磨を終了させると共に、前記第１トレンチ（２ａ）内に埋め込まれた前記第２導電型層（２３）によって前記第２導電型領域（３）を構成する工程と、を含んでいることを特徴とする請求項１に記載の半導体基板の製造方法。
前記スーパージャンクション構造を構成する工程は、
前記第２導電型層（２３）として第２導電型の単結晶シリコンを成膜しつつ、前記第２トレンチ（２１）内を前記第２導電型層（２３）を成長させずに空洞（２４）とする工程と、
前記第２導電型層（２３）の一部を平坦化し、前記第２トレンチ（２１）に段差を残した状態で前記酸化膜（２２）を露出させると共に、前記第１トレンチ（２ａ）内に埋め込まれた前記第２導電型層（２３）によって前記第２導電型領域（３）を構成する工程と、を含んでいることを特徴とする請求項１に記載の半導体基板の製造方法。
前記第１トレンチ（２ａ）の幅は０．５〜２０μｍとされ、前記第２トレンチ（２１）の幅は０．１〜５μｍかつ前記第１トレンチ（２ａ）の幅よりも狭くされていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体基板の製造方法。