JP5502468B2 - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

Info

Publication number
JP5502468B2
JP5502468B2 JP2009514085A JP2009514085A JP5502468B2 JP 5502468 B2 JP5502468 B2 JP 5502468B2 JP 2009514085 A JP2009514085 A JP 2009514085A JP 2009514085 A JP2009514085 A JP 2009514085A JP 5502468 B2 JP5502468 B2 JP 5502468B2
Authority
JP
Japan
Prior art keywords
electrode material
layer
recess
electrode
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009514085A
Other languages
English (en)
Other versions
JPWO2008139898A1 (ja
Inventor
昌 高石
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP2009514085A priority Critical patent/JP5502468B2/ja
Publication of JPWO2008139898A1 publication Critical patent/JPWO2008139898A1/ja
Application granted granted Critical
Publication of JP5502468B2 publication Critical patent/JP5502468B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66719With a step of forming an insulating sidewall spacer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates
    • H01L29/407Recessed field plates, e.g. trench field plates, buried field plates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

この発明は、半導体装置の製造方法および半導体装置に関し、特に、凹部を有する基板または半導体層を備えた半導体装置の製造方法および半導体装置に関する。
従来、凹部を有する基板または半導体層を備えた半導体装置が知られている(たとえば、特許文献1参照)。この特許文献1には、n型半導体基板と、n型半導体基板上に形成された半導体層と、半導体層に形成されたトレンチ(凹部)の内部に配置されたゲート電極(第2電極材)と、半導体層上に配置された電極(配線層)と、ゲート電極と半導体層上の電極との間に配置された層間絶縁膜(埋め込み層)とを備えた半導体装置が開示されている。上記特許文献1では、トレンチの内部に配置されたゲート電極は、半導体層上に配置された電極と接続されていない。
特開2004−140040号公報
ところで、上記特許文献1に開示されたような構造の半導体装置では、たとえば、トレンチ(凹部)が複数ある場合において、複数のトレンチの内部に配置された電極のうちの一部の電極を半導体層上の電極に接続せずに、複数のトレンチの内部に配置された電極の残りの電極を半導体層上の電極に接続する場合、接続しない電極と半導体層上の電極との間に層間絶縁膜(埋め込み層)を配置する一方、接続する電極と半導体層上の電極との間には層間絶縁膜を配置しない。したがって、接続しない電極上に層間絶縁膜を配置する際に、接続する電極上に層間絶縁膜が配置されないように、通常、マスクを用いて、接続しない電極上のみに層間絶縁膜を配置する。このため、マスクの位置合わせなどを行う必要があるので、その分、製造プロセスが煩雑になるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を提供することである。
上記目的を達成するために、この発明の第1の局面による半導体装置の製造方法は、基板または半導体層に第1凹部および第2凹部を形成する工程と、第1凹部および第2凹部の内部にそれぞれ第1電極材および第2電極材を配置する工程と、基板または半導体層と第1電極材および第2電極材とを覆うように埋め込み層を配置する工程と、第1電極材の上面の少なくとも一部、および、基板または半導体層の上面が露出するとともに、第2電極材の上面が露出しないように、埋め込み層を除去する工程と、基板または半導体層と第1電極材および第2電極材とを覆うように絶縁材を配置する工程と、第1電極材の上面の少なくとも一部が露出するとともに、基板または半導体層の上面の少なくとも一部と第2電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、絶縁材を除去する工程と、少なくとも第1電極材上に配線層を配置する工程とを備え、基板または半導体層に第1凹部および第2凹部を形成する工程は、第1凹部の幅が、第2凹部の幅より大きくなるように、第1凹部および第2凹部を形成する工程を含む。
この第1の局面による半導体装置の製造方法では、上記のように、基板または半導体層に第1凹部および第2凹部を形成する工程を、第1凹部の幅が、第2凹部の幅より大きくなるように、第1凹部および第2凹部を形成する工程を含むように構成することによって、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように埋め込み層を配置することにより、第1電極材上の埋め込み層の少なくとも一部の厚みを、第2電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第1電極材の上面の少なくとも一部を露出するとともに、第2電極材の上面を露出しないようにすることができる。すなわち、第2凹部内の第2電極材の上側の部分に埋め込み層を埋め込んだ状態で、第1電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第1電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第2電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第1電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第2電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第2電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第1電極材上に配線層を配置することにより、マスクを用いることなく、第1凹部の内部に配置された第1電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第2凹部の内部に配置された第2電極材とを配線層に接続しないようにすることができる。その結果、第1凹部の第1電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第2凹部の第2電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第2電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第1の局面による半導体装置の製造方法において、好ましくは、第1電極材および第2電極材を配置する工程は、第1電極材の幅が、第2電極材の幅より大きくなるように、第1電極材および第2電極材を配置する工程を含む。このように構成すれば、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように埋め込み層を配置することにより、第1電極材上の埋め込み層の少なくとも一部の厚みを、第2電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第1電極材の上面の少なくとも一部を露出するとともに、第2電極材の上面を露出しないようにすることができる。
上記第1の局面による半導体装置の製造方法において、好ましくは、絶縁材を配置する工程は、基板または半導体層上の厚み、および、第2電極材上に配置された埋め込み層上の厚みよりも第1電極材上の少なくとも一部の厚みが小さくなるように、絶縁材を配置する工程を含む。このように構成すれば、絶縁材を除去することにより、容易に、第1電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第2電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。
この場合、好ましくは、絶縁材は、埋め込み層よりも埋め込み性の低い材料からなる。このように構成すれば、基板または半導体層上の厚み、および、第2電極材上に配置された埋め込み層上の厚みよりも第1電極材上の少なくとも一部の厚みが小さくなるように、容易に、絶縁材を配置することができる。これにより、絶縁材を除去することにより、より容易に、第1電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部、および、第2電極材上の埋め込み層の上面の少なくとも一部を露出しないようにすることができる。
上記第1の局面による半導体装置の製造方法において、好ましくは、埋め込み層を配置する工程は、第1凹部の幅の1/2より小さく、かつ、第2凹部の幅の1/2以上の厚みに埋め込み層を配置する工程を含む。このように構成すれば、第1電極材上の埋め込み層の少なくとも一部の厚みを、第2電極材上の埋め込み層の厚みよりも、さらに容易に小さくすることができる。これにより、埋め込み層を除去することにより、さらに容易に、第1電極材の上面の少なくとも一部を露出するとともに、第2電極材の上面を露出しないようにすることができる。
上記第1の局面による半導体装置の製造方法において、好ましくは、第1電極材および第2電極材を配置する工程は、基板または半導体層の第1凹部および第2凹部側を覆うとともに、第1凹部および第2凹部を埋め込むように、第1凹部の幅の1/2以上の厚みに電極材を配置する工程と、基板または半導体層の上面が露出するとともに、第1凹部および第2凹部の内部の電極材が残るように、電極材を除去することにより、第1凹部および第2凹部の内部にそれぞれ第1電極材および第2電極材を配置する工程とを含む。このように構成すれば、第1凹部の幅の1/2以上の厚みに電極材を配置することにより、マスクを用いることなく、基板または半導体層の第1凹部および第2凹部側を覆うとともに、第1凹部および第2凹部を完全に埋め込むことができる。そして、電極材を除去することにより、基板または半導体層の上面が露出するとともに、第1凹部および第2凹部の内部の電極材が残るようにすることができるので、第1電極材および第2電極材を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
この発明の第2の局面による半導体装置は、第1凹部および第2凹部を有する基板または半導体層と、基板または半導体層の第1凹部および第2凹部の内部にそれぞれ配置された第1電極材および第2電極材と、第2電極材上を覆うように配置された埋め込み層と、基板または半導体層上と埋め込み層上とを覆うように配置された絶縁材と、少なくとも第1電極材上に配置された配線層とを備え、第1凹部の幅は、第2凹部の幅より大きく、配線層は、第2電極材に接続されることなく、第1電極材に接続されている。
この第2の局面による半導体装置では、上記のように、第1凹部の幅を、第2凹部の幅より大きくすることによって、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように埋め込み層を配置することにより、第1電極材上の埋め込み層の少なくとも一部の厚みを、第2電極材上の埋め込み層の厚みよりも、容易に小さくすることができる。これにより、埋め込み層を除去することにより、第1電極材の上面の少なくとも一部を露出するとともに、第2電極材の上面を露出しないようにすることができる。すなわち、第2凹部内の第2電極材の上側の部分に埋め込み層を埋め込んだ状態で、第1電極材の上面の少なくとも一部を露出することができる。そして、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように、たとえば埋め込み性の低い絶縁材を配置することにより、第1電極材上の絶縁材の少なくとも一部の厚みを、基板または半導体層上と第2電極材上との絶縁材の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、第1電極材の上面の少なくとも一部を露出するとともに、基板または半導体層の上面の少なくとも一部と第2電極材上の埋め込み層の上面の少なくとも一部とを露出しないようにすることができる。このとき、基板または半導体層の上面と第2電極材上の埋め込み層の上面とが露出しないようにしてもよい。このため、少なくとも第1電極材上に配線層を配置することにより、マスクを用いることなく、第1凹部の内部に配置された第1電極材を配線層に接続し、かつ、基板または半導体層の少なくとも一部と第2凹部の内部に配置された第2電極材とを配線層に接続しないようにすることができる。その結果、第1凹部の第1電極材を配線層に接続するとともに、基板または半導体層の少なくとも一部と第2凹部の第2電極材とを配線層に接続しない場合にも、マスクを用いて基板または半導体層上と第2電極材上とのみに埋め込み層を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第2の局面による半導体装置において、好ましくは、第1電極材の幅は、第2電極材の幅より大きい。このように構成すれば、マスクを用いることなく基板または半導体層と第1電極材および第2電極材とを覆うように埋め込み層を配置することにより、第1電極材上の埋め込み層の少なくとも一部の厚みを、第2電極材上の埋め込み層の厚みよりも、より容易に小さくすることができる。これにより、埋め込み層を除去することにより、より容易に、マスクを用いることなく、第1電極材の上面の少なくとも一部を露出するとともに、第2電極材の上面を露出しないようにすることができる。
以上のように、本発明によれば、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を容易に得ることができる。
本発明の第1実施形態による半導体装置の構造を示した断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 図1に示した第1実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第2実施形態による半導体装置の構造を示した平面図である。 図12の100−100線に沿った断面図である。 図12の200−200線に沿った断面図である。 図12に示した第2実施形態による半導体装置の製造プロセスを説明するための断面図である。 図12に示した第2実施形態による半導体装置の製造プロセスを説明するための断面図である。
符号の説明
1、21 半導体装置
2、22 シリコン基板(基板)
2a、22a トレンチ(第1凹部)
2b、22b トレンチ(第2凹部)
3、23 電極(第1電極材)
4、24 電極(第2電極材)
6、26 配線層
13 ポリシリコン膜(電極材)
14 酸化膜(埋め込み層)
14b TEOS膜(埋め込み層)
15、35 酸化膜(絶縁材)
(第1実施形態)
まず、図1を参照して、本発明の第1実施形態による半導体装置1の構造について説明する。
本発明の第1実施形態による半導体装置1は、図1に示すように、トレンチ2aおよび2bを有するシリコン基板2と、シリコン基板2のトレンチ2aの内部に配置された電極3と、シリコン基板2のトレンチ2bの内部に配置された電極4と、トレンチ2a、2bの内部およびシリコン基板2の上面(主表面)上に配置された絶縁層5と、シリコン基板2のトレンチ2aおよび2b側(上面側)に配置された配線層6とを備えている。なお、シリコン基板2は、本発明の「基板」の一例であり、トレンチ2aおよび2bは、それぞれ、本発明の「第1凹部」および「第2凹部」の一例である。また、電極3および4は、それぞれ、本発明の「第1電極材」および「第2電極材」の一例である。
シリコン基板2のトレンチ2aおよび2bは、A方向に所定の間隔を隔てて形成されている。
ここで、第1実施形態では、シリコン基板2に形成されたトレンチ2aのA方向の幅(W1)は、トレンチ2bのA方向の幅(W2)より大きく形成されている。すなわち、トレンチ2bのA方向の幅(W2)が、たとえば約0.5μmの大きさに形成されている場合には、トレンチ2aのA方向の幅(W1)は、たとえば約1.5μmの大きさに形成されている。また、トレンチ2aおよび2bは、約0.5μm〜約100μmの深さに形成されている。
電極3および4は、ポリシリコンにより構成されている。また、電極3および4は、トレンチ2aおよび2bの内部に、絶縁層5を介して配置されている。また、電極3および4は、約0.1μm〜約5μmの幅(W3およびW4)に形成されている。
また、第1実施形態では、電極3および4は、電極3のA方向の幅(W3)が電極4のA方向の幅(W4)より大きくなるように形成されている。
また、電極3および4は、シリコン基板2の上面(トレンチ2aおよび2bの上端部)から約0.1μm〜約2μmの間隔を隔てた下側に配置されている。
絶縁層5は、シリコン基板2および電極4と配線層6との間に配置されている。具体的には、絶縁層5は、トレンチ2aおよび2bの内面に沿って配置されたSiOなどからなる酸化膜12と、電極3および4の上方に配置されたSiOなどからなる酸化膜14と、シリコン基板2および酸化膜14を覆うよう配置されたSiOなどからなる酸化膜15とによって構成されている。なお、酸化膜14は、本発明の「埋め込み層」の一例であり、酸化膜15は、本発明の「絶縁材」の一例である。
また、絶縁層5の酸化膜12は、トレンチ2a内の酸化膜12の内面のA方向の幅(W5(=W3))がトレンチ2b内の酸化膜12の内面のA方向の幅(W6(=W4))より大きくなるように形成されている。
また、第1実施形態では、絶縁層5の酸化膜14は、トレンチ2aにおいて、電極3の上面の周縁部を覆うように配置されているとともに、電極3の上面の中央部には配置されていない。このトレンチ2aの酸化膜14には、A方向の中央部に、約0.1μm〜約5μmの幅Dと、約0.4以上(好ましくは、約1以上)のアスペクト比(高さH/幅D)とを有する開口部14aが形成されている。その一方、絶縁層5の酸化膜14は、トレンチ2bにおいて、電極4の上面全面を覆うように、トレンチ2bの上端部近傍まで埋め込まれている。また、電極3および4上に配置される酸化膜14を、SiOなどの絶縁材料により構成することによって、電極4が電極3などと電気的に接続されるのを、容易に、かつ、確実に防止することができる。
また、絶縁層5の酸化膜15は、シリコン基板2と酸化膜12および14とを覆うように配置されている。この酸化膜15には、トレンチ2aにおいて、A方向の中央部に、開口部15aが形成されている。また、酸化膜15は、トレンチ2a内における厚みが、シリコン基板2、酸化膜12および14上の厚みに比べて小さくなるように形成されている。
配線層6は、Alなどにより構成されており、図1に示した断面において、酸化膜15(絶縁層5)上を覆うように形成されている。
また、第1実施形態では、配線層6は、シリコン基板2およびトレンチ2b内の電極4に接続されることなく、酸化膜15の開口部15aを介して、トレンチ2a内の電極3の上面に接続されている。
次に、図1〜図11を参照して、本発明の第1実施形態による半導体装置1の製造プロセスについて説明する。
まず、シリコン基板2の上面上に、A方向に所定の間隔を隔ててSiO層10(図2参照)を形成する。そして、図2に示すように、SiO層10をマスクとしてシリコン基板2をエッチングすることにより、シリコン基板2にトレンチ2aおよび2bを形成する。
そして、犠牲酸化を行うことにより、図3に示すように、シリコン基板2のトレンチ2aおよび2bの内面に、約0.05μm〜約0.2μmの厚みを有するとともに、SiOからなる酸化膜11が形成される。このとき、酸化膜11が形成された分だけ、トレンチ2aおよび2bのA方向の幅が大きくなる。
その後、SiO層10および酸化膜11をエッチングにより除去することによって、図4に示した形状が得られる。このように、トレンチ2aおよび2bを犠牲酸化するとともに、酸化膜11(図3参照)を除去することにより、トレンチ2aおよび2bの内面の表面状態が良好になる。
そして、シリコン基板2を熱酸化することにより、図5に示すように、トレンチ2aおよび2bの内面と、シリコン基板2の上面とに、約0.01μm〜約0.15μmの厚みを有するとともに、SiOからなる酸化膜12を形成する。このとき、酸化膜12が形成された分だけ、トレンチ2aおよび2bのA方向の幅が大きくなる。
このとき、第1実施形態では、トレンチ2aのA方向の幅(W1)が、トレンチ2bのA方向の幅(W2)より大きくなるように、トレンチ2aおよび2bを形成する。また、トレンチ2a内の酸化膜12の内面のA方向の幅(W5)がトレンチ2b内の酸化膜12の内面のA方向の幅(W6)より大きくなるように、酸化膜12を形成する。
その後、図6に示すように、シリコン基板2のトレンチ2aおよび2b側(上面側)を覆うとともに、トレンチ2aおよび2bを埋め込むように、マスクを用いることなく、電極3および4(図1参照)となるポリシリコン膜13を堆積する。なお、ポリシリコン膜13は、本発明の「電極材」の一例である。このとき、ポリシリコン膜13を、トレンチ2aのA方向の幅(W1)(図5参照)の1/2以上の厚みになるように堆積する。なお、ポリシリコン膜13の厚みは、少なくともトレンチ2aに形成された酸化膜12の内面のA方向の幅(W5)(図5参照)の1/2以上の厚みであればよい。また、ポリシリコン膜13を、厚みが小さくなるように堆積することにより、製造時間を短縮することが可能である。
そして、ポリシリコン膜13を全面エッチバックすることにより、図7に示すように、トレンチ2aおよび2bの内部に、それぞれ、電極3および4が形成される。このとき、電極3および4は、シリコン基板2の上面(トレンチ2aおよび2bの上端部)から約0.1μm〜約2μmだけ下側に形成される。
その後、図8に示すように、シリコン基板2のトレンチ2aおよび2b側(上面側)を覆うとともに、トレンチ2aおよび2bを埋め込むように、マスクを用いることなく、酸化膜14(図1参照)となるTEOS(テトラエトキシシラン)膜14bを堆積する。なお、TEOS膜14bは、本発明の「埋め込み層」の一例である。このとき、TEOS膜14bを、トレンチ2aのA方向の幅(W1)の1/2より小さく、かつ、トレンチ2bのA方向の幅(W2)の1/2以上の厚みになるように堆積する。具体的には、トレンチ2aのA方向の幅(W1)が約1.5μmであるとともに、トレンチ2bのA方向の幅(W2)が約0.5μmである場合には、TEOS膜14bを、たとえば約0.5μmの厚みになるように堆積する。これにより、電極3の上面の中央部上のTEOS膜14bの厚みが、シリコン基板2上のTEOS膜14bの厚みと略同じ大きさになるとともに、電極4の上面上のTEOS膜14bの厚みが、シリコン基板2上のTEOS膜14bの厚みよりも大きくなる。すなわち、電極3の上面の中央部上のTEOS膜14bの厚みが、電極4の上面上のTEOS膜14bの厚みよりも小さくなる。
そして、TEOS膜14bを硬化するとともに、全面エッチバックすることにより、図9に示すように、シリコン基板2の上面を露出するとともに、トレンチ2aおよび2bの内部に酸化膜14を形成する。このとき、酸化膜14は、トレンチ2aにおいて、電極3の上面の周縁部を覆うように形成されるとともに、電極3の上面の中央部上には形成されない。また、トレンチ2aの酸化膜14には、A方向の中央部に、約0.1μm〜約5μmの幅Dと、約0.4以上(好ましくは、約1以上)のアスペクト比(高さH/幅D)とを有する開口部14aが形成される。その一方、酸化膜14は、トレンチ2bにおいて、電極4の上面全面を覆うように、トレンチ2bの上端部近傍まで埋め込まれる。すなわち、電極3の上面は露出される一方、電極4の上面は露出されない。
その後、図10に示すように、シリコン基板2、酸化膜12、14および電極3上を覆うように、マスクを用いることなく、BPSG(Boro−Phospho Silicate Glass)からなる酸化膜15をCVD法などにより堆積する。このとき、液状であるTEOSなどに比べて埋め込み性(被覆性)の低い材料(BPSG)を用いてCVD法により堆積することによって、酸化膜15は、シリコン基板2、酸化膜12および14上の厚みが電極3の中央部上の厚みよりも小さくなるように形成される。具体的には、酸化膜15は、シリコン基板2、酸化膜12および14上の厚みと電極3の中央部上の厚みとの比が、10:1〜2:1程度になるように形成される。また、酸化膜15は、シリコン基板2、酸化膜12および14上の厚みが、たとえば約0.5μm〜約1μmに形成される。
そして、酸化膜15を、たとえば約0.25μm〜約0.5μmの厚みだけ全面ハーフエッチバックすることにより、図11に示すように、シリコン基板2と酸化膜12および14とを覆うとともに、トレンチ2aにおいて、A方向の中央部に開口部15aを有するように、酸化膜15を形成する。これら酸化膜12、14および15によって、絶縁膜5が形成される。
その後、酸化膜15(絶縁層5)および電極3上を覆うように、配線層6を形成する。
このようにして、図1に示した第1実施形態による半導体装置1が作製される。
第1実施形態では、上記のように、トレンチ2aのA方向の幅(W1)が、トレンチ2bのA方向の幅(W2)より大きくなるように、トレンチ2aおよび2bを形成する工程を設けることによって、マスクを用いることなくシリコン基板2と電極3および電極4とを覆うように酸化膜14(TEOS膜14b)を配置することにより、電極3の中央部上の酸化膜14(TEOS膜14b)の厚みを、電極4上の酸化膜14(TEOS膜14b)の厚みよりも、容易に小さくすることができる。これにより、酸化膜14(TEOS膜14b)を除去することにより、シリコン基板2と電極3との上面を露出するとともに、電極4の上面を露出しないようにすることができる。すなわち、トレンチ2b内の電極4の上側の部分に酸化膜14(TEOS膜14b)を埋め込んだ状態で、電極3の上面の中央部上を露出することができる。そして、マスクを用いることなくシリコン基板2と電極3および電極4(酸化膜14)とを覆うように、埋め込み性の低い材料(BPSG)からなる酸化膜15をCVD法により堆積することにより、電極3の中央部上の酸化膜15の厚みを、シリコン基板2上と電極4(酸化膜14)上との酸化膜15の厚みよりも、容易に小さくすることができる。これにより、酸化膜15を全面ハーフエッチバックすることにより、電極3の上面の中央部を露出するとともに、シリコン基板2と電極4(酸化膜14)との上面を露出しないようにすることができる。このため、酸化膜15(絶縁層5)および電極3上を覆うように、配線層6を配置することにより、マスクを用いることなく、トレンチ2aの内部に配置された電極3を配線層6に接続し、かつ、シリコン基板2とトレンチ2bの内部に配置された電極4とを配線層6に接続しないようにすることができる。その結果、トレンチ2aの電極3を配線層6に接続するとともに、シリコン基板2とトレンチ2bの電極4とを配線層6に接続しない場合にも、マスクを用いてシリコン基板2および電極4上のみに酸化膜14(TEOS膜14b)を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
また、第1実施形態では、電極3のA方向の幅(W3)が、電極4のA方向の幅(W4)より大きくなるように、電極3および電極4を配置する工程を設けることによって、マスクを用いることなくシリコン基板2と電極3および電極4とを覆うように酸化膜14(TEOS膜14b)を配置することにより、電極3の中央部上の酸化膜14(TEOS膜14b)の厚みを、電極4上の酸化膜14(TEOS膜14b)の厚みよりも、より容易に小さくすることができる。これにより、酸化膜14(TEOS膜14b)を除去することにより、より容易に、マスクを用いることなく、電極3の上面を露出するとともに、電極4の上面を露出しないようにすることができる。
また、第1実施形態では、シリコン基板2および電極4(酸化膜14)上の厚みよりも電極3の中央部上の厚みが小さくなるように、酸化膜15を配置することによって、酸化膜15を全面ハーフエッチバックすることにより、容易に、電極3の上面の中央部を露出するとともに、シリコン基板2および電極4(酸化膜14)の上面を露出しないようにすることができる。
また、第1実施形態では、酸化膜15を、酸化膜14(TEOS膜14b)よりも埋め込み性(被覆性)の低い材料(BPSG)を用いてCVD法により堆積することによって、シリコン基板2および電極4(酸化膜14)上の厚みよりも電極3の中央部上の厚みが小さくなるように、容易に、酸化膜15を配置することができる。これにより、酸化膜15を全面ハーフエッチバックすることにより、より容易に、電極3の上面の中央部を露出するとともに、シリコン基板2および電極4(酸化膜14)の上面を露出しないようにすることができる。
また、第1実施形態では、トレンチ2aのA方向の幅(W1)の1/2より小さく、かつ、トレンチ2bのA方向の幅(W2)の1/2以上の厚みに酸化膜14(TEOS膜14b)を配置することによって、電極3の中央部上の酸化膜14(TEOS膜14b)の厚みを、電極4上の酸化膜14(TEOS膜14b)厚みよりも、さらに容易に小さくすることができる。これにより、酸化膜14(TEOS膜14b)を除去することにより、さらに容易に、電極3の上面を露出するとともに、電極4の上面を露出しないようにすることができる。
また、第1実施形態では、シリコン基板2のトレンチ2aおよび2b側を覆うとともに、トレンチ2aおよび2bを埋め込むように、トレンチ2aのA方向の幅(W1)の1/2以上の厚みにポリシリコン膜13を配置する工程と、シリコン基板2の上面が露出するとともに、トレンチ2aおよび2bの内部のポリシリコン膜13が残るように、ポリシリコン膜13を除去することにより、トレンチ2aおよび2bの内部にそれぞれ電極3および電極4を配置する工程とを設けることによって、トレンチ2aのA方向の幅(W1)の1/2以上の厚みにポリシリコン膜13を配置することにより、マスクを用いることなく、シリコン基板2のトレンチ2aおよび2b側を覆うとともに、トレンチ2aおよび2bを完全に埋め込むことができる。そして、ポリシリコン膜13を除去することにより、シリコン基板2の上面が露出するとともに、トレンチ2aおよび2bの内部のポリシリコン膜13が残るようにすることができるので、電極3および電極4を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
(第2実施形態)
この第2実施形態では、図12〜図14を参照して、上記第1実施形態と異なり、半導体装置21にFET(電界効果トランジスタ)を設けた例について説明する。
本発明の第2実施形態による半導体装置21は、図13に示すように、トレンチ22aおよび22bを有するn型のシリコン基板22と、シリコン基板22のトレンチ22aの内部に配置された電極23と、シリコン基板22のトレンチ22bの内部に配置された電極24と、トレンチ22a、22bの内部およびシリコン基板22の上面(主表面)上に配置された絶縁層25と、シリコン基板22のトレンチ22aおよび22b側(上面側)に配置された配線層26およびソース電極層27(図12および図14参照)と、シリコン基板22の下面上に配置され、金属層からなるドレイン電極層28とを備えている。なお、シリコン基板22は、本発明の「基板」の一例であり、トレンチ22aおよび22bは、それぞれ、本発明の「第1凹部」および「第2凹部」の一例である。また、電極23および24は、それぞれ、本発明の「第1電極材」および「第2電極材」の一例である。
シリコン基板22のトレンチ22aおよび22bは、A方向に所定の間隔を隔てて形成されている。
ここで、第2実施形態では、上記第1実施形態と同様、シリコン基板22に形成されたトレンチ22aのA方向の幅(W1)は、トレンチ22bのA方向の幅(W2)より大きく形成されている。
また、第2実施形態では、シリコン基板22の上部のトレンチ22bの周辺部分には、大きい不純物濃度を有するn型層22cが形成されている。このn型層22cは、酸化膜14よりも深い位置(下側の位置)にまで形成されている。また、n型層22cの周囲を覆うように、p型層22dが形成されている。
電極23および24は、上記第1実施形態と同様、ポリシリコンにより構成されているとともに、電極23のA方向の幅(W3)が電極24のA方向の幅(W4)より大きくなるように形成されている。また、電極23および24は、互いに電気的に接続されており、ゲート電極として機能する。
絶縁層25は、シリコン基板22および電極24と配線層26との間に配置されている。具体的には、絶縁層25は、トレンチ22aおよび22bの内面に沿って配置されたSiOなどからなる酸化膜12と、電極23および24の上方に配置されたSiOなどからなる酸化膜14と、SiOなどからなる酸化膜35とによって構成されている。なお、酸化膜35は、本発明の「絶縁材」の一例である。
また、絶縁層25の酸化膜12は、上記第1実施形態と同様、トレンチ22a内の酸化膜12の内面のA方向の幅(W5(=W3))がトレンチ22b内の酸化膜12の内面のA方向の幅(W6(=W4))より大きくなるように形成されている。
また、第2実施形態では、酸化膜35は、図13に示した断面において、シリコン基板22と酸化膜12および14とを覆うように配置されている。その一方、酸化膜35は、図14に示した断面において、シリコン基板22のトレンチ22a周辺を覆い、かつ、シリコン基板22のトレンチ22b周辺を覆わないように配置されている。また、酸化膜35には、トレンチ22aにおいて、A方向の中央部に、開口部35aが形成されている。
ソース電極層27は、図12および図14に示すように、配線層26から所定の距離を隔てた位置に配置されている。また、ソース電極層27は、図14に示した断面において、シリコン基板22(n型層22c)の上面に接触している。
第2実施形態による半導体装置21では、ゲート電極(配線層26、電極23および24)に所定の電圧を印加した場合、p型層22dのトレンチ22b近傍の部分に反転層(図示せず)が形成される。これにより、ソース電極層27およびドレイン電極層28間に電流が流れる。
なお、第2実施形態のその他の構造は、上記第1実施形態と同様である。
次に、図13〜図16を参照して、本発明の第2実施形態による半導体装置21の製造プロセスについて説明する。
まず、図15に示すように、シリコン基板22の所定領域に、B(ボロン)などをイオン注入した後、P(リン)などをイオン注入することにより、p型層22dおよびn型層22cを形成する。そして、上記第1実施形態と同様の製造プロセスを用いて、酸化膜35までを形成することにより、図16に示した構造になる。
なお、上記第1実施形態と同様のプロセスを用いて酸化膜14までを形成し(図9の状態)、図15に示すようにイオン注入を行い(図15ではトレンチ22aおよび22bは不図示)、その後、酸化膜35までを形成して図16に示した構造としてもよい。
次に、酸化膜35の所定領域を除去する。その後、酸化膜35およびシリコン基板22を覆うようにAl層を形成し、Al層の所定領域を除去することにより、配線層26およびソース電極層27を形成する。
そして、シリコン基板22の下面上に、金属層からなるドレイン電極層28(図13および図14参照)を形成する。
このようにして、図12〜図14に示した第2実施形態による半導体装置21が作製される。
なお、上記第2実施形態のその他の製造プロセスは、上記第1実施形態と同様である。
また、上記第2実施形態の効果は、上記第1実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、トレンチをシリコン基板に形成した例について示したが、本発明のこれに限らず、トレンチを半導体層に形成してもよい。
また、上記実施形態では、シリコン基板を用いた例について示したが、本発明のこれに限らず、SiCなどの他の材料からなる基板を用いてもよい。
また、上記実施形態では、埋め込み層にTEOSを用いた例について示したが、本発明はこれに限らず、埋め込み層にBPSGやPSGなどの他の材料を用いてもよい。たとえば、埋め込み層にBPSGを用いた場合、シリコン基板および電極を覆うように堆積した後、高温で保持することにより、埋め込み層をトレンチ内に埋め込むことが可能である。
また、上記実施形態では、絶縁材を、BPSGを用いてCVD法により堆積することにより形成した例について示したが、本発明はこれに限らず、絶縁材を、PSGやその他の材料を用いて形成してもよい。また、絶縁材を、CVD法以外の方法を用いて形成してもよい。
また、上記実施形態では、第1電極材および第2電極材として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、第1電極材および第2電極材として、金属などの他の材料を用いてもよい。
また、上記実施形態では、シリコン基板を熱酸化することにより、トレンチの内面に酸化膜を形成した例について示したが、本発明はこれに限らず、トレンチの内部にTEOSなどを埋め込むことにより、トレンチの内面に酸化膜を形成してもよい。
また、上記実施形態では、埋め込み層を、絶縁材料であるSiOにより構成した例について示したが、本発明はこれに限らず、埋め込み層を、導電性を有する材料により構成してもよい。

Claims (11)

  1. 基板または半導体層に第1凹部および第2凹部を形成する工程と、
    前記第1凹部および第2凹部の内部に、前記第1凹部および第2凹部の上端部よりも下側になるように、それぞれ第1電極材および第2電極材を配置する工程と、
    前記基板または半導体層と前記第1電極材および第2電極材とを覆うように埋め込み層を配置する工程と、
    前記第1電極材の上面の少なくとも一部、および、前記基板または半導体層の上面が露出するとともに、前記第2電極材の上面が露出しないように、全面エッチバックすることにより、前記埋め込み層を全面にわたって除去する工程と、
    前記基板または半導体層と前記第1電極材および第2電極材とを覆うように絶縁材を配置する工程と、
    前記第1電極材の上面の少なくとも一部が露出するとともに、前記基板または半導体層の上面の少なくとも一部と前記第2電極材上の埋め込み層の上面の少なくとも一部とが露出しないように、前記絶縁材を全面にわたって除去する工程と、
    少なくとも前記第1電極材上に配線層を配置する工程とを備え、
    前記基板または半導体層に第1凹部および第2凹部を形成する工程は、前記第1凹部の幅が、前記第2凹部の幅より大きくなるように、前記第1凹部および第2凹部を形成する工程を含み、
    前記埋め込み層を配置する工程は、
    前記第1電極材の上面の中央部上の前記埋め込み層の厚みが、前記基板または半導体層上の前記埋め込み層の厚みと同じ大きさになるとともに、前記第2電極材の上面上の前記埋め込み層の厚みが、前記基板または半導体層上の前記埋め込み層の厚みよりも大きくなるように、前記埋め込み層を配置する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記第1電極材および第2電極材を配置する工程は、前記第1電極材の幅が、前記第2電極材の幅より大きくなるように、前記第1電極材および第2電極材を配置する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記絶縁材を配置する工程は、
    前記基板または半導体層上の厚み、および、前記第2電極材上に配置された前記埋め込み層上の厚みよりも前記第1電極材上の少なくとも一部の厚みが小さくなるように、前記絶縁材を配置する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  4. 前記絶縁材は、前記埋め込み層よりも埋め込み性の低い材料からなることを特徴とする請求項3に記載の半導体装置の製造方法。
  5. 前記埋め込み層を配置する工程は、
    前記第1凹部の幅の1/2より小さく、かつ、前記第2凹部の幅の1/2以上の厚みに前記埋め込み層を配置する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  6. 前記第1電極材および第2電極材を配置する工程は、
    前記基板または半導体層の前記第1凹部および第2凹部側を覆うとともに、前記第1凹部および第2凹部を埋め込むように、前記第1凹部の幅の1/2以上の厚みに電極材を配置する工程と、
    前記基板または半導体層の上面が露出するとともに、前記第1凹部および第2凹部の内部の前記電極材が残るように、前記電極材を除去することにより、前記第1凹部および第2凹部の内部にそれぞれ前記第1電極材および第2電極材を配置する工程とを含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  7. 前記埋め込み層を全面にわたって除去する工程は、
    前記第1凹部および第2凹部の内部にそれぞれ配置されるとともに、前記第1電極材の上面の周縁部および前記第2電極材上をそれぞれ覆うように配置された第1埋め込み層および第2埋め込み層を形成する工程を含み、
    前記第1埋め込み層および第2埋め込み層を形成する工程は、
    前記第1埋め込み層の前記第1電極材の中央部上の部分に、前記第1電極材の方向に向かってその径が小さくなるように開口部を形成するとともに、前記第1埋め込み層を、前記第1凹部から上側に突出しないように形成する工程を含むことを特徴とする請求項1に記載の半導体装置の製造方法。
  8. 前記第1埋め込み層および第2埋め込み層を形成する工程は、
    前記第2埋め込み層を、前記第2凹部から上側に突出しないように形成する工程を含むことを特徴とする請求項7に記載の半導体装置の製造方法。
  9. 前記開口部は、前記基板または半導体層の面方向の幅Dと前記面方向に直交する厚み方向の高さHとの比であるアスペクト比H/Dが0.4以上になるように形成されることを特徴とする請求項7または8に記載の半導体装置の製造方法。
  10. 前記開口部は、前記アスペクト比H/Dが1.0以上になるように形成されることを特徴とする請求項9に記載の半導体装置の製造方法。
  11. 前記第1埋め込み層および前記第2埋め込み層は、TEOS膜であり、
    前記絶縁材は、BPSG膜であることを特徴とする請求項7〜10のいずれか1項に記載の半導体装置の製造方法。
JP2009514085A 2007-04-27 2008-04-25 半導体装置の製造方法および半導体装置 Active JP5502468B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009514085A JP5502468B2 (ja) 2007-04-27 2008-04-25 半導体装置の製造方法および半導体装置

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2007118932 2007-04-27
JP2007118932 2007-04-27
JP2009514085A JP5502468B2 (ja) 2007-04-27 2008-04-25 半導体装置の製造方法および半導体装置
PCT/JP2008/058099 WO2008139898A1 (ja) 2007-04-27 2008-04-25 半導体装置の製造方法および半導体装置

Publications (2)

Publication Number Publication Date
JPWO2008139898A1 JPWO2008139898A1 (ja) 2011-01-27
JP5502468B2 true JP5502468B2 (ja) 2014-05-28

Family

ID=40002114

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009514085A Active JP5502468B2 (ja) 2007-04-27 2008-04-25 半導体装置の製造方法および半導体装置

Country Status (3)

Country Link
JP (1) JP5502468B2 (ja)
TW (1) TW200849472A (ja)
WO (1) WO2008139898A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123559B2 (en) * 2013-05-31 2015-09-01 Infineon Technologies Ag Method for producing a semiconductor component
CN107452787B (zh) * 2016-05-31 2020-05-12 无锡华润上华科技有限公司 沟槽栅极引出结构及其制造方法
JP6872951B2 (ja) * 2017-03-30 2021-05-19 エイブリック株式会社 半導体装置及びその製造方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449242A (en) * 1987-08-20 1989-02-23 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0349228A (ja) * 1989-07-18 1991-03-04 Fuji Electric Co Ltd 半導体集積回路の製造方法
JP2001085520A (ja) * 1999-09-09 2001-03-30 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
JP2002270841A (ja) * 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2004179277A (ja) * 2002-11-26 2004-06-24 New Japan Radio Co Ltd 半導体装置の製造方法
JP2004207476A (ja) * 2002-12-25 2004-07-22 Mitsubishi Electric Corp 電力用半導体装置及び電力用半導体装置の製造方法
JP2004311547A (ja) * 2003-04-03 2004-11-04 Seiko Instruments Inc 縦形mosトランジスタの製造方法
JP2005191487A (ja) * 2003-12-26 2005-07-14 Seiko Instruments Inc 半導体装置およびその製造法
JP2006100404A (ja) * 2004-09-28 2006-04-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2006100317A (ja) * 2004-09-28 2006-04-13 Nec Electronics Corp 半導体装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449242A (en) * 1987-08-20 1989-02-23 Matsushita Electronics Corp Manufacture of semiconductor device
JPH0349228A (ja) * 1989-07-18 1991-03-04 Fuji Electric Co Ltd 半導体集積回路の製造方法
JP2001085520A (ja) * 1999-09-09 2001-03-30 Seiko Epson Corp コンタクトプラグ構造及びその製造方法
JP2002270841A (ja) * 2001-03-13 2002-09-20 Denso Corp 半導体装置及びその製造方法
JP2002373988A (ja) * 2001-06-14 2002-12-26 Rohm Co Ltd 半導体装置およびその製法
JP2004179277A (ja) * 2002-11-26 2004-06-24 New Japan Radio Co Ltd 半導体装置の製造方法
JP2004207476A (ja) * 2002-12-25 2004-07-22 Mitsubishi Electric Corp 電力用半導体装置及び電力用半導体装置の製造方法
JP2004311547A (ja) * 2003-04-03 2004-11-04 Seiko Instruments Inc 縦形mosトランジスタの製造方法
JP2005191487A (ja) * 2003-12-26 2005-07-14 Seiko Instruments Inc 半導体装置およびその製造法
JP2006100404A (ja) * 2004-09-28 2006-04-13 Nec Electronics Corp 半導体装置及びその製造方法
JP2006100317A (ja) * 2004-09-28 2006-04-13 Nec Electronics Corp 半導体装置

Also Published As

Publication number Publication date
WO2008139898A1 (ja) 2008-11-20
JPWO2008139898A1 (ja) 2011-01-27
TW200849472A (en) 2008-12-16

Similar Documents

Publication Publication Date Title
US8237221B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP4947931B2 (ja) 半導体装置
JP5511308B2 (ja) 半導体装置およびその製造方法
JP6666671B2 (ja) 半導体装置
US20240304680A1 (en) Method of manufacturing semiconductor device
JP2013254815A (ja) 半導体装置およびその製造方法
KR20180111534A (ko) 반도체 장치 및 그 제조 방법
JP2009094484A (ja) 半導体装置および半導体装置の製造方法
JP2012028805A (ja) 半導体装置の製造方法
JP2008288499A (ja) 半導体装置及びその製造方法
US8269312B2 (en) Semiconductor device with resistive element
JP2009032967A (ja) 半導体装置及びその製造方法
JP5502468B2 (ja) 半導体装置の製造方法および半導体装置
JP5443978B2 (ja) 半導体装置の製造方法および半導体装置
JP2012199468A (ja) 半導体装置の製造方法
JP2012004510A (ja) 半導体装置及び半導体装置の製造方法
JP2016086002A (ja) 半導体装置及びその製造方法
JP5220988B2 (ja) 半導体装置
JP2009081427A (ja) 半導体装置および半導体装置の製造方法
JP2009224660A (ja) 半導体装置の製造方法
JP2007200981A (ja) 横型パワーmosfetおよびその製造方法
CN113594042A (zh) Mosfet的制作方法
JP2009238866A (ja) 半導体装置の製造方法
JP2006196583A (ja) 半導体装置の製造方法
JP2009158587A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110407

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120416

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130625

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130823

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131008

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140121

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140225

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140313

R150 Certificate of patent or registration of utility model

Ref document number: 5502468

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: R3D03

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250