JP5443978B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

この発明は、半導体装置の製造方法および半導体装置に関し、特に、凹部を有する基板または半導体層を備えた半導体装置の製造方法および半導体装置に関する。
従来、凹部を有する基板または半導体層を備えた半導体装置が知られている（たとえば、特許文献１参照）。この特許文献１には、ｎ型半導体基板と、ｎ型半導体基板上に形成された半導体層と、半導体層に形成されたトレンチ（凹部）の内部に配置されたゲート電極（第２電極材）と、半導体層上に配置された電極（配線層）と、ゲート電極と半導体層上の電極との間に配置された層間絶縁膜（絶縁材）とを備えた半導体装置が開示されている。上記特許文献１では、トレンチの内部に配置されたゲート電極は、半導体層上に配置された電極と接続されていない。
特開２００４−１４００４０号公報
ところで、上記特許文献１に開示されたような構造の半導体装置では、たとえば、トレンチ（凹部）が複数ある場合において、複数のトレンチの内部に配置された電極のうちの一部の電極を半導体層上の電極に接続せずに、複数のトレンチの内部に配置された電極の残りの電極を半導体層上の電極に接続する場合、接続しない電極と半導体層上の電極との間に層間絶縁膜（絶縁材）を配置する一方、接続する電極と半導体層上の電極との間には層間絶縁膜を配置しない。したがって、接続しない電極上に層間絶縁膜を配置する際に、接続する電極上に層間絶縁膜が配置されないように、通常、マスクを用いて、接続しない電極上のみに層間絶縁膜を配置する。このため、マスクの位置合わせなどを行う必要があるので、その分、製造プロセスが煩雑になるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を提供することである。
上記目的を達成するために、この発明の第１の局面による半導体装置の製造方法は、基板または半導体層に第１凹部および第２凹部を形成する工程と、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程と、基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、基板または半導体層と第１電極材との上面の少なくとも一部が露出するとともに、第２電極材の上面が露出しないように、絶縁材を除去する工程と、基板または半導体層の第１凹部および第２凹部側に配線層を配置する工程とを備え、基板または半導体層に第１凹部および第２凹部を形成する工程は、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含む。
この第１の局面による半導体装置の製造方法では、上記のように、基板または半導体層に第１凹部および第２凹部を形成する工程を、第１凹部の幅が、第２凹部の幅より大きくなるように、第１凹部および第２凹部を形成する工程を含むように構成することによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、第２電極材上の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、基板または半導体層と第１電極材との上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。このため、基板または半導体層の第１凹部および第２凹部に配線層を配置することにより、マスクを用いることなく、基板または半導体層と第１凹部の内部に配置された第１電極材とを配線層に接続し、かつ、第２凹部の内部に配置された第２電極材を配線層に接続しないようにすることができる。その結果、基板または半導体層と第１凹部の第１電極材とを配線層に接続するとともに、第２凹部の第２電極材を配線層に接続しない場合にも、マスクを用いて第２電極材上のみに絶縁材を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、第１電極材の幅が、第２電極材の幅より大きくなるように、第１電極材および第２電極材を配置する工程を含む。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、第２電極材上の厚みよりも、より容易に小さくすることができる。これにより、絶縁材を除去することにより、より容易に、マスクを用いることなく、基板または半導体層と第１電極材との上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、絶縁材を配置する工程は、第１凹部の幅の１／２より小さく、かつ、第２凹部の幅の１／２以上の厚みに絶縁材を配置する工程を含む。このように構成すれば、第１電極材上の絶縁材の少なくとも一部の厚みを、第２電極材上の厚みよりも、さらに容易に小さくすることができる。これにより、絶縁材を除去することにより、さらに容易に、第１電極材の上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
上記第１の局面による半導体装置の製造方法において、好ましくは、第１電極材および第２電極材を配置する工程は、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を埋め込むように、第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るように、電極材を除去することにより、第１凹部および第２凹部の内部にそれぞれ第１電極材および第２電極材を配置する工程とを含む。このように構成すれば、第１凹部の幅の１／２以上の厚みに電極材を配置することにより、マスクを用いることなく、基板または半導体層の第１凹部および第２凹部側を覆うとともに、第１凹部および第２凹部を完全に埋め込むことができる。そして、電極材を除去することにより、基板または半導体層の上面が露出するとともに、第１凹部および第２凹部の内部の電極材が残るようにすることができるので、第１電極材および第２電極材を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
この発明の第２の局面による半導体装置は、第１凹部および第２凹部を有する基板または半導体層と、基板または半導体層の第１凹部および第２凹部の内部にそれぞれ配置された第１電極材および第２電極材と、基板または半導体層の第１凹部および第２凹部側に配置された配線層と、第２凹部の第２電極材と配線層との間に配置された絶縁材とを備え、第１凹部の幅は、第２凹部の幅より大きく、配線層は、第２電極材に接続されることなく、基板または半導体層と第１電極材とに接続されている。
この第２の局面による半導体装置では、上記のように、第１凹部の幅を、第２凹部の幅より大きくすることによって、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、第２電極材上の厚みよりも、容易に小さくすることができる。これにより、絶縁材を除去することにより、基板または半導体層と第１電極材との上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。このため、基板または半導体層の第１凹部および第２凹部に配線層を配置することにより、マスクを用いることなく、基板または半導体層と第１凹部の内部に配置された第１電極材とを配線層に接続し、かつ、第２凹部の内部に配置された第２電極材を配線層に接続しないようにすることができる。その結果、基板または半導体層と第１凹部の第１電極材とを配線層に接続するとともに、第２凹部の第２電極材を配線層に接続しない場合にも、マスクを用いて第２電極材上のみに絶縁材を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
上記第２の局面による半導体装置において、好ましくは、第１電極材の幅は、第２電極材の幅より大きい。このように構成すれば、マスクを用いることなく基板または半導体層と第１電極材および第２電極材とを覆うように絶縁材を配置することにより、第１電極材上の絶縁材の少なくとも一部の厚みを、第２電極材上の厚みよりも、より容易に小さくすることができる。これにより、絶縁材を除去することにより、より容易に、マスクを用いることなく、基板または半導体層と第１電極材との上面の少なくとも一部を露出するとともに、第２電極材の上面を露出しないようにすることができる。
以上のように、本発明によれば、製造プロセスが煩雑になるのを抑制することが可能な半導体装置の製造方法および半導体装置を容易に得ることができる。
本発明の第１実施形態による半導体装置の構造を示した断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１に示した第１実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第２実施形態による半導体装置の構造を示した断面図である。 本発明の第２実施形態による半導体装置のＦＥＴのオフ状態における構造を示した断面図である。 本発明の第２実施形態による半導体装置のＦＥＴのオン状態における構造を示した断面図である。 図１０に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１０に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１０に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。 図１０に示した第２実施形態による半導体装置の製造プロセスを説明するための断面図である。 本発明の第３実施形態による半導体装置の構造を示した平面図である。 図１７の１００−１００線に沿った断面図である。 図１７に示した第３実施形態による半導体装置の一部の等価回路を示した図である。
符号の説明
１、２０、４０ 半導体装置
２、４２ シリコン基板（基板）
２ａ、２２ａ、４２ａ トレンチ（第１凹部）
２ｂ、２２ｂ、４２ｂ トレンチ（第２凹部）
３、４３ 電極（第１電極材）
４、４４ａ、４４ｂ、４４ｃ 電極（第２電極材）
６ 配線層
１３ ポリシリコン膜（電極材）
１４ 酸化膜（絶縁材）
１４ａ ＴＥＯＳ膜（絶縁材）
２２ シリコン層（半導体層）
２３ 共通電極（第１電極材）
２４ ゲート電極（第２電極材）
２６、４６ ソース電極（配線層）
（第１実施形態）
まず、図１を参照して、本発明の第１実施形態による半導体装置１の構造について説明する。
本発明の第１実施形態による半導体装置１は、図１に示すように、トレンチ２ａおよび２ｂを有するシリコン基板２と、シリコン基板２のトレンチ２ａの内部に配置された電極３と、シリコン基板２のトレンチ２ｂの内部に配置された電極４と、トレンチ２ａおよび２ｂの内部に配置された絶縁層５と、シリコン基板２のトレンチ２ａおよび２ｂ側（上面（主表面）側）に配置された配線層６とを備えている。なお、シリコン基板２は、本発明の「基板」の一例であり、トレンチ２ａおよび２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極３および４は、それぞれ、本発明の「第１電極材」および「第２電極材」の一例である。
シリコン基板２のトレンチ２ａおよび２ｂは、Ａ方向に所定の間隔を隔てて形成されている。
ここで、第１実施形態では、シリコン基板２に形成されたトレンチ２ａのＡ方向の幅（Ｗ１）は、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。すなわち、トレンチ２ｂのＡ方向の幅（Ｗ２）が、たとえば約０．５μｍの大きさに形成されている場合には、トレンチ２ａのＡ方向の幅（Ｗ１）は、たとえば約１．５μｍの大きさに形成されている。また、トレンチ２ａおよび２ｂは、約０．５μｍ〜約１００μｍの深さに形成されている。
電極３および４は、ポリシリコンにより構成されている。また、電極３および４は、トレンチ２ａおよび２ｂの内部に、絶縁層５を介して配置されている。また、電極３および４は、約０．１μｍ〜約５μｍの幅（Ｗ３およびＷ４）に形成されている。
また、第１実施形態では、電極３および４は、電極３のＡ方向の幅（Ｗ３）が電極４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。
また、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍの間隔を隔てた下側に配置されている。
絶縁層５は、トレンチ２ａおよび２ｂの内面に沿って配置されたＳｉＯ２などからなる酸化膜１２と、電極３および４の上方に配置されたＳｉＯ２などからなる酸化膜１４とによって構成されている。なお、酸化膜１４は、本発明の「絶縁材」の一例である。
また、絶縁層５の酸化膜１２は、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５（＝Ｗ３））がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６（＝Ｗ４））より大きくなるように形成されている。
また、第１実施形態では、絶縁層５の酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように配置されているとともに、電極３の上面の中央部には配置されていない。その一方、絶縁層５の酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれている。すなわち、絶縁層５は、トレンチ２ｂにおいて、電極４と配線層６との間に配置されている。
配線層６は、Ａｌなどにより構成されており、図１に示した断面において、シリコン基板２の上面上を覆うように形成されている。
また、第１実施形態では、配線層６は、トレンチ２ｂ内の電極４に接続されることなく、トレンチ２ａ内の電極３の上面に接続されている。
次に、図１〜図９を参照して、本発明の第１実施形態による半導体装置１の製造プロセスについて説明する。
まず、シリコン基板２の上面上に、Ａ方向に所定の間隔を隔ててＳｉＯ２層１０（図２参照）を形成する。そして、図２に示すように、ＳｉＯ２層１０をマスクとしてシリコン基板２をエッチングすることにより、シリコン基板２にトレンチ２ａおよび２ｂを形成する。
そして、犠牲酸化を行うことにより、図３に示すように、シリコン基板２のトレンチ２ａおよび２ｂの内面に、約０．０５μｍ〜約０．２μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１１が形成される。このとき、酸化膜１１が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。
その後、ＳｉＯ２層１０および酸化膜１１をエッチングにより除去することによって、図４に示した形状が得られる。このとき、トレンチ２ａおよび２ｂを犠牲酸化するとともに、酸化膜１１（図３参照）を除去することにより、トレンチ２ａおよび２ｂの内面の表面状態が良好になる。
そして、シリコン基板２を熱酸化することにより、図５に示すように、トレンチ２ａおよび２ｂの内面と、シリコン基板２の上面とに、約０．０１μｍ〜約０．１５μｍの厚みを有するとともに、ＳｉＯ２からなる酸化膜１２を形成する。このとき、酸化膜１２が形成された分だけ、トレンチ２ａおよび２ｂのＡ方向の幅が大きくなる。
このとき、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する。また、トレンチ２ａ内の酸化膜１２の内面のＡ方向の幅（Ｗ５）がトレンチ２ｂ内の酸化膜１２の内面のＡ方向の幅（Ｗ６）より大きくなるように、酸化膜１２を形成する。
その後、図６に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、電極３および４（図１参照）となるポリシリコン膜１３を堆積する。なお、ポリシリコン膜１３は、本発明の「電極材」の一例である。このとき、ポリシリコン膜１３を、トレンチ２ａのＡ方向の幅（Ｗ１）（図５参照）の１／２以上の厚みになるように堆積する。なお、ポリシリコン膜１３の厚みは、少なくともトレンチ２ａに形成された酸化膜１２の内面のＡ方向の幅（Ｗ５）（図５参照）の１／２以上の厚みであればよい。また、ポリシリコン膜１３を、厚みが小さくなるように堆積することにより、製造時間を短縮することが可能である。
そして、ポリシリコン膜１３を全面エッチバックすることにより、図７に示すように、トレンチ２ａおよび２ｂの内部に、それぞれ、電極３および４が形成される。このとき、電極３および４は、シリコン基板２の上面（トレンチ２ａおよび２ｂの上端部）から約０．１μｍ〜約２μｍだけ下側に形成される。
その後、図８に示すように、シリコン基板２のトレンチ２ａおよび２ｂ側（上面側）を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、マスクを用いることなく、酸化膜１４（図１参照）となるＴＥＯＳ（テトラエトキシシラン）膜１４ａを堆積する。なお、ＴＥＯＳ膜１４ａは、本発明の「絶縁材」の一例である。このとき、ＴＥＯＳ膜１４ａを、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みになるように堆積する。具体的には、トレンチ２ａのＡ方向の幅（Ｗ１）が約１．５μｍであるとともに、トレンチ２ｂのＡ方向の幅（Ｗ２）が約０．５μｍである場合には、ＴＥＯＳ膜１４ａを、たとえば約０．５μｍの厚みになるように堆積する。これにより、電極３の上面の中央部上のＴＥＯＳ膜１４ａの厚みが、シリコン基板２上のＴＥＯＳ膜１４ａの厚みと略同じ大きさになるとともに、電極４の上面上のＴＥＯＳ膜１４ａの厚みが、シリコン基板２上のＴＥＯＳ膜１４ａの厚みよりも大きくなる。すなわち、電極３の上面の中央部上のＴＥＯＳ膜１４ａの厚みが、電極４の上面上のＴＥＯＳ膜１４ａの厚みよりも小さくなる。
そして、ＴＥＯＳ膜１４ａを硬化するとともに、全面エッチバックすることにより、図９に示すように、シリコン基板２の上面を露出するとともに、トレンチ２ａおよび２ｂの内部に酸化膜１４を形成する。このとき、酸化膜１４は、トレンチ２ａにおいて、電極３の上面の周縁部を覆うように形成されるとともに、電極３の上面の中央部上には形成されない。その一方、酸化膜１４は、トレンチ２ｂにおいて、電極４の上面全面を覆うように、トレンチ２ｂの上端部近傍まで埋め込まれる。すなわち、電極３の上面は露出される一方、電極４の上面は露出されない。また、酸化膜１４と酸化膜１２とによって、絶縁膜５が形成される。
その後、シリコン基板２の上面上を覆うように、配線層６を形成する。
このようにして、図１に示した第１実施形態による半導体装置１が作製される。
第１実施形態では、上記のように、トレンチ２ａのＡ方向の幅（Ｗ１）が、トレンチ２ｂのＡ方向の幅（Ｗ２）より大きくなるように、トレンチ２ａおよび２ｂを形成する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ａ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みよりも、容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ａ）を除去することにより、シリコン基板２と電極３との上面を露出するとともに、電極４の上面を露出しないようにすることができる。このため、シリコン基板２のトレンチ２ａおよび２ｂに配線層６を配置することにより、マスクを用いることなく、シリコン基板２とトレンチ２ａの内部に配置された電極３とを配線層６に接続し、かつ、トレンチ２ｂの内部に配置された電極４を配線層６に接続しないようにすることができる。その結果、シリコン基板２とトレンチ２ａの電極３とを配線層６に接続するとともに、トレンチ２ｂの電極４を配線層６に接続しない場合にも、マスクを用いて電極４上のみに酸化膜１４（ＴＥＯＳ膜１４ａ）を配置する必要がないので、その分、製造プロセスが煩雑になるのを抑制することができる。
また、第１実施形態では、電極３のＡ方向の幅（Ｗ３）が、電極４のＡ方向の幅（Ｗ４）より大きくなるように、電極３および電極４を配置する工程を設けることによって、マスクを用いることなくシリコン基板２と電極３および電極４とを覆うように酸化膜１４（ＴＥＯＳ膜１４ａ）を配置することにより、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みよりも、より容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ａ）を除去することにより、より容易に、マスクを用いることなく、シリコン基板２と電極３との上面を露出するとともに、電極４の上面を露出しないようにすることができる。
また、第１実施形態では、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２より小さく、かつ、トレンチ２ｂのＡ方向の幅（Ｗ２）の１／２以上の厚みに酸化膜１４（ＴＥＯＳ膜１４ａ）を配置することによって、電極３の中央部上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みを、電極４上の酸化膜１４（ＴＥＯＳ膜１４ａ）の厚みよりも、さらに容易に小さくすることができる。これにより、酸化膜１４（ＴＥＯＳ膜１４ａ）を除去することにより、さらに容易に、電極３の上面を露出するとともに、電極４の上面を露出しないようにすることができる。
また、第１実施形態では、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを埋め込むように、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置する工程と、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るように、ポリシリコン膜１３を除去することにより、トレンチ２ａおよび２ｂの内部にそれぞれ電極３および電極４を配置する工程とを設けることによって、トレンチ２ａのＡ方向の幅（Ｗ１）の１／２以上の厚みにポリシリコン膜１３を配置することにより、マスクを用いることなく、シリコン基板２のトレンチ２ａおよび２ｂ側を覆うとともに、トレンチ２ａおよび２ｂを完全に埋め込むことができる。そして、ポリシリコン膜１３を除去することにより、シリコン基板２の上面が露出するとともに、トレンチ２ａおよび２ｂの内部のポリシリコン膜１３が残るようにすることができるので、電極３および電極４を配置する場合にも、マスクを用いる必要がない。その結果、製造プロセスが煩雑になるのを、より抑制することができる。
（第２実施形態）
この第２実施形態では、図１０〜図１２を参照して、上記第１実施形態と異なり、半導体装置２０にＦＥＴ（電界効果トランジスタ）を設けた例について説明する。
本発明の第２実施形態による半導体装置２０は、図１０に示すように、ｎ＋型のシリコン基板２１と、シリコン基板２１上に配置され、トレンチ２２ａおよび２２ｂを有するｎ型のシリコン層２２と、シリコン層２２のトレンチ２２ａの内部に配置された共通電極２３と、シリコン層２２のトレンチ２２ｂの内部に配置されたゲート電極２４と、トレンチ２２ａおよび２２ｂの内部に配置された絶縁層５と、シリコン層２２のトレンチ２２ａおよび２２ｂ側（上面側）に配置されたソース電極層２６と、シリコン基板２１の下面上に配置され、金属層からなるドレイン電極層２７とを備えている。なお、シリコン層２２は、本発明の「半導体層」の一例であり、トレンチ２２ａおよび２２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、共通電極２３は、本発明の「第１電極材」の一例であり、ゲート電極２４は、本発明の「第２電極材」の一例である。また、ソース電極層２６は、本発明の「配線層」の一例である。
ここで、第２実施形態では、シリコン層２２のトレンチ２２ａおよび２２ｂは、Ａ方向に所定の間隔を隔てて、交互に形成されている。
また、第２実施形態では、上記第１実施形態と同様、シリコン層２２に形成されたトレンチ２２ａのＡ方向の幅（Ｗ１）は、トレンチ２２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。また、シリコン層２２の上部には、大きい不純物濃度を有するｎ＋型層２２ｃが形成されている。
また、第２実施形態では、共通電極２３およびゲート電極２４は、上記第１実施形態と同様、ポリシリコンにより構成されているとともに、共通電極２３のＡ方向の幅（Ｗ３）がゲート電極２４のＡ方向の幅（Ｗ４）より大きくなるように形成されている。
また、共通電極２３は、ＦＥＴのオフ状態およびオン状態において、マイナス電位に保持されるように構成されている。その一方、ゲート電極２４は、ＦＥＴのオフ状態において、マイナス電位に保持されるとともに、オン状態において、プラス電位に保持されるように構成されている。
また、第２実施形態では、ソース電極層２６は、トレンチ２２ｂ内のゲート電極２４に接続されることなく、トレンチ２２ａ内の共通電極２３の上面に接続されている。また、ソース電極層２６は、ＦＥＴのオフ状態およびオン状態において、マイナス電位に保持されるように構成されている。
また、ドレイン電極層２７は、ＦＥＴのオフ状態およびオン状態において、プラス電位に保持されるように構成されている。
上記のように、第２実施形態による半導体装置２０では、ＦＥＴのオフ状態において、ソース電極層２６、共通電極２３およびゲート電極２４をマイナス電位に、ドレイン電極層２７をプラス電位に保持される。これにより、図１１に示すように、ＦＥＴのオフ状態において、共通電極２３およびゲート電極２４の周囲に、それぞれ空乏層２２ｄが形成される。このとき、ソース電極層２６およびドレイン電極層２７間には、チャネル領域が形成されないので、ソース電極層２６およびドレイン電極層２７間には、電流が流れない。
その一方、第２実施形態による半導体装置２０では、ＦＥＴのオン状態において、ソース電極層２６および共通電極２３をマイナス電位に、ゲート電極２４およびドレイン電極層２７をプラス電位に保持される。これにより、図１２に示すように、ＦＥＴのオン状態において、共通電極２３の周囲にのみ空乏層２２ｄが形成される。このとき、共通電極２３の周囲の空乏層２２ｄとゲート電極２４との間の領域において、ソース電極層２６側からドレイン電極層２７に向かってチャネル領域２２ｅが形成されるので、ソース電極層２６およびドレイン電極層２７間に電流が流れる。
なお、第２実施形態のその他の構造は、上記第１実施形態と同様である。
次に、図１０および図１３〜図１６を参照して、本発明の第２実施形態による半導体装置２０の製造プロセスについて説明する。
まず、ｎ＋型のシリコン基板２１の上面上に、ｎ型のシリコン層２２をエピタキシャル成長させる。そして、シリコン層２２にＰ（リン）などをイオン注入することにより、シリコン層２２の上部にｎ＋型層２２ｃを形成する。その後、シリコン層２２の上面上に、Ａ方向に所定の間隔を隔ててＳｉＯ２層３０（図１３参照）を形成する。そして、図１３に示すように、上記第１実施形態と同様、ＳｉＯ２層３０をマスクとしてシリコン層２２をエッチングすることにより、シリコン層２２にトレンチ２２ａおよび２２ｂを形成する。
そして、上記第１実施形態と同様、犠牲酸化を行いシリコン層２２のトレンチ２２ａおよび２２ｂの内面に、ＳｉＯ２からなる酸化膜（図示せず）を形成するとともに、ＳｉＯ２層３０および酸化膜（図示せず）をエッチングにより除去する。そして、シリコン層２２を熱酸化することにより、図１４に示すように、トレンチ２２ａおよび２２ｂの内面と、シリコン層２２の上面とに、ＳｉＯ２からなる酸化膜１２を形成する。
その後、上記第１実施形態と同様、シリコン層２２のトレンチ２２ａおよび２２ｂ側（上面側）を覆うとともに、トレンチ２２ａおよび２２ｂを埋め込むように、マスクを用いることなく、共通電極２３およびゲート電極２４（図１０参照）となるポリシリコン膜１３を堆積する。
そして、上記第１実施形態と同様、ポリシリコン膜１３を全面エッチバックすることにより、トレンチ２２ａおよび２２ｂの内部に、それぞれ、共通電極２３およびゲート電極２４が形成される。
その後、図１５に示すように、上記第１実施形態と同様、シリコン層２２のトレンチ２２ａおよび２２ｂ側（上面側）を覆うとともに、トレンチ２２ａおよび２２ｂを埋め込むように、マスクを用いることなく、酸化膜１４（図１０参照）となるＴＥＯＳ膜１４ａを堆積する。
そして、上記第１実施形態と同様、ＴＥＯＳ膜１４ａを硬化するとともに、全面エッチバックすることにより、図１６に示すように、シリコン層２２（ｎ＋型層２２ｃ）の上面を露出するとともに、トレンチ２２ａおよび２２ｂの内部に酸化膜１４を形成する。このとき、酸化膜１４と酸化膜１２とによって、絶縁膜５が形成される。
その後、シリコン層２２の上面上を覆うように、ソース電極層２６を形成するとともに、シリコン基板２１の下面上に、金属層からなるドレイン電極層２７（図１０参照）を形成する。
このようにして、図１０に示した第２実施形態による半導体装置２０が作製される。
なお、第２実施形態のその他の製造プロセスは、上記第１実施形態と同様である。
また、第２実施形態のその他の効果は、上記第１実施形態と同様である。
（第３実施形態）
この第３実施形態では、図１７〜図１９を参照して、上記第１実施形態と異なり、シリコン基板４２の上部にｎ＋型層４２ｃおよびｐ型層４２ｄを設けた例について説明する。
本発明の第３実施形態による半導体装置４０は、図１８に示すように、トレンチ４２ａおよび４２ｂを有するシリコン基板４２と、シリコン基板４２のトレンチ４２ａの内部に配置された電極４３と、シリコン基板４２のトレンチ４２ｂの内部に配置された電極４４ａ、４４ｂおよび４４ｃと、トレンチ４２ａおよび４２ｂの内部に配置された絶縁層５と、シリコン基板４２のトレンチ４２ａおよび４２ｂ側（上面側）に配置されたソース電極層４６と、シリコン基板４２の下面上に配置され、金属層からなるドレイン電極層４７とを備えている。なお、シリコン基板４２は、本発明の「基板」の一例であり、トレンチ４２ａおよび４２ｂは、それぞれ、本発明の「第１凹部」および「第２凹部」の一例である。また、電極４３は、本発明の「第１電極材」の一例であり、電極４４ａ、４４ｂおよび４４ｃは、本発明の「第２電極材」の一例である。また、ソース電極層４６は、本発明の「配線層」の一例である。
シリコン基板４２のトレンチ４２ａおよび４２ｂは、上記第１実施形態と同様、Ａ方向に所定の間隔を隔てて形成されている。
また、シリコン基板４２に形成されたトレンチ４２ａのＡ方向の幅（Ｗ１）は、上記第１実施形態と同様、トレンチ４２ｂのＡ方向の幅（Ｗ２）より大きく形成されている。
ここで、第３実施形態では、シリコン基板４２の上部には、大きい不純物濃度を有するｎ＋型層４２ｃが形成されている。このｎ＋型層４２ｃは、酸化膜１４よりも深い位置（下側の位置）にまで形成されている。また、ｎ＋型層４２ｃの下側を覆うように、ｐ型層４２ｄが形成されている。
また、第３実施形態では、電極４３、４４ａ、４４ｂおよび４４ｃは、上記第１実施形態と同様、電極４３のＡ方向の幅（Ｗ３）が電極４４ａ、４４ｂおよび４４ｃのＡ方向の幅（Ｗ４）より大きくなるように形成されている。
また、第３実施形態では、電極４４ａ、４４ｂおよび４４ｃは、互いに電気的に接続されている。すなわち、電極４４ａ、４４ｂおよび４４ｃは、互いに同電位になるように構成されている。また、電極４４ａ、４４ｂおよび４４ｃは、電極４３と異なる電位になるように構成されている。
また、第３実施形態では、図１７に示すように、電極４３は、隣接するソース電極層４６同士を接続するように構成されている。また、電極４３は、ポリシリコンにより構成されており、図１９に示すように、ＦＥＴのソース端子（ソース電極層４６）に接続された抵抗として機能する。
なお、第３実施形態のその他の構造は、上記第１および第２実施形態と同様である。
また、第３実施形態による半導体装置４０の製造プロセスは、シリコン基板４２の所定領域に、Ｂ（ボロン）などをイオン注入した後、Ｐ（リン）などをイオン注入することにより、ｐ型層４２ｄおよびｎ＋型層４２ｃを形成すること以外は、上記第１および第２実施形態と同様である。
また、第３実施形態の効果は、上記第１および第２実施形態と同様である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく請求の範囲によって示され、さらに請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第１〜第３実施形態では、シリコン基板を用いた例について示したが、本発明のこれに限らず、ＳｉＣなどの他の材料からなる基板を用いてもよい。
また、上記第１〜第３実施形態では、第１電極材および第２電極材として、ポリシリコンを用いた例について示したが、本発明はこれに限らず、第１電極材および第２電極材として、金属などの他の材料を用いてもよい。
また、上記第１〜第３実施形態では、シリコン基板を熱酸化することにより、トレンチの内面に酸化膜を形成した例について示したが、本発明はこれに限らず、トレンチの内部にＴＥＯＳなどを埋め込むことにより、トレンチの内面に酸化膜を形成してもよい。
また、上記第１〜第３実施形態では、シリコン基板のトレンチを覆うとともに、トレンチを埋め込むように、ＴＥＯＳ膜を堆積した例について示したが、本発明はこれに限らず、ＴＥＯＳ以外の、たとえば、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などの他の材料からなる膜を堆積してもよい。
また、上記第２および第３実施形態では、半導体装置にＦＥＴを設けた例について示したが、本発明はこれに限らず、半導体装置に、ＦＥＴ以外の構造を形成してもよい。
また、上記第３実施形態では、電極４４ａ、４４ｂおよび４４ｃを、互いに同電位になるように構成するとともに、電極４３と異なる電位になるように構成した例について示したが、本発明はこれに限らず、電極４３および４４ｂを、互いに同電位になるように構成するとともに、電極４４ａおよび４４ｃを、互いに同電位になるように構成してもよい。この場合、電極４３および４４ｂを、電極４４ａおよび４４ｃと異なる電位になるように構成してもよい。

Claims (4)

  1. 基板または半導体層に第１凹部および第２凹部を形成する工程と、
    前記第１凹部および第２凹部の内部に、前記第１凹部および第２凹部の上端部よりも下側になるように、それぞれ第１電極材および第２電極材を配置する工程と、
    前記基板または半導体層と前記第１電極材および第２電極材とを覆うように絶縁材を配置する工程と、
    前記基板または半導体層と前記第１電極材との上面の少なくとも一部が露出するとともに、前記第２電極材の上面が露出しないように、全面エッチバックすることにより、前記絶縁材を全面にわたって除去する工程と、
    前記基板または半導体層の前記第１凹部および第２凹部側に配線層を配置する工程とを備え、
    前記基板または半導体層に第１凹部および第２凹部を形成する工程は、前記第１凹部の幅が、前記第２凹部の幅より大きくなるように、前記第１凹部および第２凹部を形成する工程を含み、
    前記絶縁材を配置する工程は、
    前記第１電極材の上面の中央部上の前記絶縁材の厚みが、前記基板または半導体層上の前記絶縁材の厚みと同じ大きさになるとともに、前記第２電極材の上面上の前記絶縁材の厚みが、前記基板または半導体層上の前記絶縁材の厚みよりも大きくなるように、前記絶縁材を配置する工程を含むことを特徴とする半導体装置の製造方法。
  2. 前記第１電極材および第２電極材を配置する工程は、前記第１電極材の幅が、前記第２電極材の幅より大きくなるように、前記第１電極材および第２電極材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記絶縁材を配置する工程は、
    前記第１凹部の幅の１／２より小さく、かつ、前記第２凹部の幅の１／２以上の厚みに前記絶縁材を配置する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記第１電極材および第２電極材を配置する工程は、
    前記基板または半導体層の前記第１凹部および第２凹部側を覆うとともに、前記第１凹部および第２凹部を埋め込むように、前記第１凹部の幅の１／２以上の厚みに電極材を配置する工程と、
    前記基板または半導体層の上面が露出するとともに、前記第１凹部および第２凹部の内部の前記電極材が残るように、前記電極材を除去することにより、前記第１凹部および第２凹部の内部にそれぞれ前記第１電極材および第２電極材を配置する工程とを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
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