JP2004207476A - 電力用半導体装置及び電力用半導体装置の製造方法 - Google Patents

電力用半導体装置及び電力用半導体装置の製造方法 Download PDF

Info

Publication number
JP2004207476A
JP2004207476A JP2002374582A JP2002374582A JP2004207476A JP 2004207476 A JP2004207476 A JP 2004207476A JP 2002374582 A JP2002374582 A JP 2002374582A JP 2002374582 A JP2002374582 A JP 2002374582A JP 2004207476 A JP2004207476 A JP 2004207476A
Authority
JP
Japan
Prior art keywords
semiconductor device
power semiconductor
manufacturing
opening
insulator
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002374582A
Other languages
English (en)
Other versions
JP3931138B2 (ja
JP2004207476A5 (ja
Inventor
Atsushi Narasaki
敦司 楢崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2002374582A priority Critical patent/JP3931138B2/ja
Priority to TW092113021A priority patent/TWI225711B/zh
Priority to US10/437,062 priority patent/US6927455B2/en
Priority to KR10-2003-0033760A priority patent/KR100498661B1/ko
Priority to EP03019304A priority patent/EP1434273B1/en
Priority to CNB031577415A priority patent/CN1277317C/zh
Publication of JP2004207476A publication Critical patent/JP2004207476A/ja
Publication of JP2004207476A5 publication Critical patent/JP2004207476A5/ja
Application granted granted Critical
Publication of JP3931138B2 publication Critical patent/JP3931138B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Bipolar Transistors (AREA)

Abstract

【課題】電力用半導体装置において写真製版工程を削減すると同時に、かかる工程削減に起因した耐圧の低下を改善する。
【解決手段】エピタキシャル層６１０の主面６１Ｓ上に、中央領域５５１内に開口を有する第１絶縁体７１０を形成する。次に、第１絶縁体７１０の上記開口を介してｐ型不純物をイオン注入し、その後熱処理を施すことにより、主面６１Ｓ内にｐベース層６２１を形成する。その後、上記開口を埋めるように絶縁膜を形成し該膜をエッチバックすることにより、第１絶縁体７１０の側面７１Ｗ上に第２絶縁体７２０を形成する。次に、第２絶縁体７２０を有した状態で上記開口を介してｎ型不純物をイオン注入し、その後熱処理を施すことにより、ｐベース層６２１の主面６１Ｓ内にｎ+ソース層６３０を形成する。
【選択図】 図４

Description

【０００１】
【発明の属する技術分野】
この発明は電力用半導体装置及びそれの製造方法に関し、写真製版工程を削減すると同時に、かかる工程削減に起因した耐圧の低下を改善する技術に関する。
【０００２】
【従来の技術】
従来のパワーＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effcet Transistor)は次のように製造される。
【０００３】
まず、ｎ+型シリコン基板上にｎ-型シリコン層をエピタキシャル成長させる。次に、上記エピタキシャル層の主面上にシリコン酸化膜（以下「酸化膜」とも呼ぶ）を形成する。そして、写真製版技術を利用してフォトレジストパターンを酸化膜上に形成し、そのフォトレジストパターンをマスクにして酸化膜のうちで素子配置部の中央領域内の部分をエッチングし、開口を形成する。このとき、エピタキシャル層のうちで素子配置部の外周領域（周辺領域）内の部分は残った酸化膜で覆われる（マスクされる）。そして、フォトレジストパターン及び開口した酸化膜をマスクにしてｐ型不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層の主面内にパワーＭＯＳＦＥＴのｐベース層を形成する。その後、フォトレジストパターンを除去する。
【０００４】
次に、写真製版技術を利用して、中央領域内に開口を有するフォトレジストパターンを形成する。このとき、フォトレジストパターンの開口は上記酸化膜の開口よりも狭く形成し、フォトレジストパターンで以て上記酸化膜のみならずｐベース層のうちで上記酸化膜の開口付近の部分をも覆うようにする。そして、このフォトレジストパターンをマスクにしてｎ型不純物（砒素）をイオン注入し、その後熱処理を施すことによって、ｐベース層の主面内に、パワーＭＯＳＦＥＴのｎ+ソース層を形成する。その後、フォトレジストパターンを除去する。
【０００５】
次に、上記酸化膜及び当該酸化膜の開口内に露出した主面を覆うように、ＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜を全面的に形成する。続いて、当該絶縁膜上に、ゲートトレンチに対応した開口を有するフォトレジストパターンを写真製版技術を利用して形成し、このフォトレジストパターンをマスクにして上記絶縁膜をエッチングする。フォトレジストパターンの除去後、パターニングされた絶縁膜をマスクにしてｎ+ソース層、ｐベース層、及びエピタキシャル層をエッチングし、ゲートトレンチを形成する。その後、マスクとして用いた絶縁膜を除去し、露出した表面にゲート酸化膜を形成する。
【０００６】
次に、ｎ型のポリシリコンを、ゲートトレンチを埋めるように更に主面よりも上方にまで至るようにＣＶＤ法によって蒸着し、その後、所定の厚さまでエッチバックする。そして、ポリシリコンのうちでトレンチ内から上記酸化膜上に引き上げられた部分を覆うように、写真製版技術を利用してフォトレジストパターンを形成する。その後、当該フォトレジストパターンをマスクにして、主面と同じ高さ又はそれ以下までポリシリコンをドライエッチングする。これによりゲートポリシリコン電極が形成される。なお、ＭＯＳトランジスタを正常動作させるために、トレンチ内のポリシリコンの上面をｐベース層とｎ+ソース層との接合よりも上方に設ける。その後、フォトレジストパターンを除去する。
【０００７】
そして、ポリシリコンの露出した表面にキャップ酸化膜を形成し、更に、層間絶縁膜としてのＢＰＳＧ（Boro-Phospho Silicate Glass）をＣＶＤ法により堆積する。
【０００８】
次に、写真製版技術を利用して、ソースコンタクトホール用及びゲートコンタクトホール用の開口を有するフォトレジストパターンを層間絶縁膜上に形成する。そして、当該フォトレジストパターンをマスクにして層間絶縁膜等をエッチングし、ソースコンタクトホール及びゲートコンタクトホールを形成する。その後、フォトレジストパターンを除去する。なお、ソースコンタクトホールは、ゲートポリシリコン電極付近においてｎ+ソース層を貫通しｐベース層に至るように形成されている。また、ゲートコンタクトホールは外周領域内において酸化膜上に形成され、当該ホール内にゲートポリシリコン電極のうちでゲートトレンチから引き上げられた部分が露出するように形成される。
【０００９】
次に、ソースコンタクトホール及びゲートコンタクトホールを埋めるように、スパッタリング法によって導電性のＡｌ−Ｓｉを全面的に蒸着し、このＡｌ−Ｓｉ膜上に写真製版技術を利用してフォトレジストパターンを形成する。そして、フォトレジストパターンをマスクにしてエッチングを行うことにより、Ａｌ−Ｓｉ膜からソースアルミニウム電極及びゲートアルミニウム電極を形成する。そして、フォトレジストパターンを除去する。
【００１０】
その後、基板においてエピタキシャル層とは反対側の表面上に全面的に導電性のＴｉ／Ｎｉ／Ａｕ合金をスパッタリング法により蒸着し、ドレイン電極を形成する。
【００１１】
以上の工程によって従来のパワーＭＯＳＦＥＴが完成する。
【００１２】
ここで、上述の従来のパワーＭＯＳＦＥＴにおける耐圧を説明する。ソースアルミニウム電極を接地（グランド）電位に設定しドレイン電極を正の電位に設定した状態ではｐベース層とエピタキシャル層との接合部に空乏層が発生する。一般的に、空乏層は印加電圧の１／２乗に比例して広がっていくので、電流も電圧の１／２乗に比例して増加していく。電圧を増加していき空乏層に掛かる電界の強度がある一定値を超えると、アバランシェ・ブレイクダウンが起きる。通常はアバランシェ・ブレイクダウンを起こさないように、アバランシェ・ブレイクダウン電圧の８０％程度の電圧が使用される。このとき、ｐベース層の外端は曲率を有するので、空乏層に掛かる電界はより強くなり、一次元のｐｎ接合耐圧に比べブレイクダウン電圧が小さくなる。そのため、曲率をもつパワーデバイスのブレイクダウン電圧を向上させるための構造がいくつか提案されている。代表的な構造としてフィールドリング構造（又はガードリング構造）やフィールドプレート構造が挙げられ、これらは一般的に広く使われている。フィールドリング構造によれば、主接合を形成するｐベース層の外周にマルチ・フローティング状態のｐ型層を設けることによって、曲率を緩和し、空乏層を均一に保つ。また、フィールドプレート構造によれば、ｐベース層の直上及び外側に絶縁膜を介して電極を配置し該電極に負の電圧を与えることによって、外側へ空乏層を延びやすくし、曲率を緩和する。
【００１３】
なお、上述の従来の製造方法は例えば特許文献１において紹介されている。
【００１４】
【特許文献１】
国際公開第９９／１２２１４号パンフレット
【００１５】
【発明が解決しようとする課題】
上述の従来のパワーＭＯＳＦＥＴの製造方法は６つの写真製版工程を含んでいる。すなわち、
１．ｐベース層の形成時、
２．ｎ+ソース層の形成時、
３．ゲートトレンチの形成時、
４．ゲートポリシリコン電極のパターニング時、
５．コンタクトホールの形成時、及び、
６．アルミニウム電極のパターニング時、
において、写真製版技術を利用する。
【００１６】
ここで、製造工程数削減のためにｎ+ソース層の形成時の写真製版工程を無くした場合、次のような問題が生じる。すなわち、ｎ+ソース層のためのイオン注入は、ｐベース層のためのイオン注入時に用いた上記酸化膜をそのまま再度マスクにして用いてセルフアラインで行うことになる（ダブル拡散構造）。この場合、ｎ+ソース層用の既述のマスク（すなわち酸化膜よりも狭い開口を有するフォトレジストパターン）を用いる場合と比較して、ｎ+ソース層の外端がｐベース層の外端により近くなる。すなわち、外周部分においてｐベース層の幅が狭くなる、換言すればｐベース層の外周とｎ+ソース層の外周との間の距離が短くなる。このため、パンチスルーが起こりやすくなり、耐圧が低下してしまう。
【００１７】
この発明はかかる点に鑑みてなされたものであり、写真製版工程を削減可能であると同時にかかる工程削減に起因した耐圧の低下を改善可能な、電力用半導体装置及びそれの製造方法を提供することを目的とする。
【００１８】
【課題を解決するための手段】
この発明に係る電力用半導体装置は、中央領域及び外周領域を有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置であって、第１導電型の第１半導体層と、第１絶縁体と、第２絶縁体と、第１導電型とは反対の第２導電型の第２半導体層と、第１導電型の第３半導体層と、を含んでいる。前記第１半導体層は、前記中央領域と前記外周領域とに渡って設けられた主面を含んでいる。前記第１絶縁体は、前記中央領域内に第１開口を有して前記主面上に設けられており、前記第１開口を成す側面を含んでいる。前記第２絶縁体は、前記第１開口を狭めるように前記第１絶縁体の前記側面上に設けられている。前記第２半導体層は、前記主面内に設けられている。前記第２半導体層は第１部分を含んでおり、当該第１部分は、前記中央領域内において前記電力用半導体素子の一部を成し前記第１絶縁体に対向するように前記外周領域の側へ延在している。前記第３半導体層は、前記主面のうちで前記第１部分の形成領域内に設けられており、前記第１部分の前記形成領域のうちで前記中央領域内において前記電力用半導体素子の他の一部を成し前記第２絶縁体に対向するように前記外周領域の側へ延在している。
【００１９】
また、この発明に係る電力用半導体装置の製造方法は、次の工程(a)〜(h)を含んでいる。なお、前記電力用半導体装置は、中央領域及び外周領域を有する素子配置部内に電力用半導体素子を含んでいる。前記工程(a)は、第１導電型の第１半導体層を準備する工程である。なお、前記第１半導体層は、前記中央領域と前記外周領域とに渡る主面を含む。前記工程(b)は、前記中央領域と前記外周領域とに渡って前記主面上に第１絶縁膜を形成する工程である。前記工程(c)は、前記第１絶縁膜を開口して、少なくとも１つの開口を有する第１絶縁体を形成する工程である。前記工程(d)は、前記少なくとも１つの開口を介して前記第１導電型とは反対の第２導電型の不純物をイオン注入する工程である。前記工程(e)は、前記工程(d)の後に熱処理を実施する工程である。前記工程(f)は、前記少なくとも１つの開口を埋めるように第２絶縁膜を形成する工程である。前記工程(g)は、前記第２絶縁膜をエッチバックする工程である。なお、前記少なくとも１つの開口は、前記中央領域内の第１開口を含む。ここで、前記工程(c)は、前記第１絶縁膜に前記第１開口を形成する工程(c)-1)を含む。また、前記工程(d)は、前記第１開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２導電型の第２半導体層の第１部分を形成する工程(d)-1)を含む。また、前記工程(g)は、前記第２絶縁膜から、前記第１開口を成す前記第１絶縁体の側面上に第２絶縁体を形成して、前記第１開口を狭める工程(g)-1)を含む。前記工程(h)は、前記工程(g)の後、前記第２絶縁体を有した状態で前記第１開口を介して前記第１導電型の不純物をイオン注入して、前記主面のうちで前記第１部分の形成領域内に前記第１導電型の第３半導体層を形成する工程である。
【００２０】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係る電力用半導体装置（以下単に「半導体装置」とも呼ぶ）５０１を説明するための平面図を示す。
【００２１】
図１に示すように半導体装置５０１は、素子配置部５５０と、当該素子配置部５５０を取り巻くダイシング部５６０とに大別される。そして、素子配置部５５０は、中央領域（又はセル領域）５５１と、当該中央領域５５１を取り巻く外周領域５５２と、を含んでいる。
【００２２】
図１中の破線で囲んだ部分２（中央領域５５１と外周領域５５２との境界付近の部分）の拡大平面図を図２に示す。また、図２中の３−３線における断面図を図３に示し（シリコンメサ領域）、図２中の４−４線における断面図を図４に示し、図３（又は図４）の一部を図５に拡大して示す。また、図１中の破線で囲んだ部分６（中央領域５５１）の拡大図を図６に示す。なお、図２及び後述の同様の平面図では、説明のために、絶縁膜８４０，８５０，８６０等の図示を省略し、電極８２０等を破断している。また、図面の煩雑化を避けるため、例えば図３中の第２絶縁体７２０のような小さい箇所ではハッチングを省略している。
【００２３】
なお、以下の説明では便宜上、ゲート電極（制御電極）８１０用のゲートトレンチ（以下単に「トレンチ」とも呼ぶ）８１３の最外端の位置を、中央領域５５１と外周領域５５２との境界に選定するが、当該境界はこれに限定されるものではない。例えば、第１絶縁体７１０の側面７１Ｗ（図５参照）の位置を上記境界を選定しても構わない。また、例えば、第２絶縁体７２０において第１絶縁体７１０から遠い側の端の位置を上記境界に選定しても構わない。
【００２４】
半導体装置５０１において素子配置部５５０内にはＭＯＳ型トランジスタ構造（後述する）を有する電力用半導体素子（以下単に「半導体素子」とも呼ぶ）８００が形成されており、当該半導体素子８００としてここではｎチャネル型パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を例に挙げる。半導体素子８００のＭＯＳ型トランジスタ構造は中央領域５５１に形成されている。
【００２５】
図２〜図６に示すように、半導体装置５０１は、ｎ型（第１導電型）の不純物を高濃度に含んだｎ+型のシリコン基板６００と、当該基板６００の主面上に配置されたｎ-型シリコンのエピタキシャル層（第１半導体層）６１０と、から成る基板を含んでおり、当該２層構造の基板に種々の要素が形成されている。なお、この２層構造基板は素子配置部５５０とダイシング部５６０とに渡っており（素子配置部５５０とダイシング部５６０とを含んでおり）、このためエピタキシャル層６１０の主面（基板６００と接する主面とは反対側の主面）６１Ｓは素子配置部５５０とダイシング部５６０とに渡っている。
【００２６】
外周領域５５２内において、エピタキシャル層６１０の主面６１Ｓ上に、例えばシリコン酸化物から成る膜状の第１絶縁体７１０が配置されている。第１絶縁体７１０は中央領域５５１内に開口（第１開口）７１１（後述の図８を参照）を有しており、平面視上、中央領域５５１内のＭＯＳ型トランジスタ構造を取り囲むような形状を有している。そして、第１絶縁体７１０は開口７１１を成す側面７１Ｗ（図５参照）を有しており、当該側面７１Ｗは中央領域５５１（の中央）側に向いている。
【００２７】
第１絶縁体７１０の側面７１Ｗ上にはエピタキシャル層６１０の主面６１Ｓに接して例えばシリコン酸化物から成る第２絶縁体７２０が配置されており、このため第２絶縁体７２０によって開口７１１が狭められている。第２絶縁体７２０はいわゆるサイド・ウォール・スペーサ（ＭＯＳＦＥＴのゲート電極横に設けられ、例えばＬＤＤ（Lightly Doped Drain）領域の形成に利用される）と同様の形状をしている。図示の例では、第２絶縁体７２０は、第１絶縁体７１０と略同じ高さ（主面６１Ｓの法線方向の寸法。図３〜図５において図面縦方向）を有し、高さ方向において主面６１Ｓから遠くなるほど幅（主面６１Ｓに平行且つ側面７１Ｗに交差（直交）する方向の寸法。図３〜図５において図面横方向）が小さくなっている。なお、図面では第２絶縁体７２０の中央領域５５１側の面（側面）が平面（従って断面視が３角形）の場合を図示しているが、当該面は曲面であっても良い。
【００２８】
エピタキシャル層６１０の主面６１Ｓ内にはｐ型（第２導電型）の不純物、例えばボロンを含んだｐ型シリコンから成るｐ型層（第２半導体層）６２０が形成されており、ｐ型層６２０はパワーＭＯＳＦＥＴのｐベース層（第１部分）６２１から成る。ｐベース層６２１は主面６１Ｓから所定深さまで形成されているが、基板６００には達していない。また、ｐベース層６２１は中央領域５５１内全体に設けられていると共に外周領域５５２の側へ（ここでは外周領域５５２内へ）延在している。このとき、ｐベース層６２１の端部（外端）は第１絶縁体７１０のうちで第２絶縁体７２０付近の端部に対向する位置まで達している。ｐベース層６２１は中央領域５５１内においてＭＯＳ型トランジスタ構造の一部を構成する。
【００２９】
なお、以下の説明では、エピタキシャル層６１０の主面６１Ｓのうちでｐ型層６２０の形成領域を「ｐ型層６２０の主面６１Ｓ」とも表現し、同様に「ｐベース層６２１の主面６１Ｓ」という表現も用いる。
【００３０】
更に、ｐベース層６２１の主面６１Ｓ内にｎ型の不純物、例えば砒素を高濃度に含んだｎ+型シリコン層（第３半導体層）６３０が形成されている。なお、ｎ+型シリコン層６３０はパワーＭＯＳＦＥＴのｎ+ソース層を成すため、以下、当該層６３０を「ｎ+ソース層６３０」とも呼ぶ。ｎ+ソース層６３０は主面６１Ｓから所定深さまで形成されているが、ｐベース層６２１の底部には達していない、すなわちｐベース層６２１よりも浅くこれを越えていない。また、ｎ+ソース層６３０は中央領域５５１内に設けられていると共に外周領域５５２の側へ（ここでは外周領域５５２内へ）延在している。このとき、ｎ+ソース層６３０の端部（外端）は第２絶縁体７２０に対向するが第１絶縁体７１０には対向しない位置に設けられている。ｎ+ソース層６３０は中央領域５５１内においてＭＯＳ型トランジスタ構造の一部を構成する。
【００３１】
なお、以下の説明では、エピタキシャル層６１０の主面６１Ｓのうちでｎ+ソース層６３０の形成領域を「ｎ+ソース層６３０の主面６１Ｓ」とも表現する。
【００３２】
そして、図２に示すように、中央領域５５１内にはゲートトレンチ８１３が平面視上網状に形成されている。図３、図４及び図６に示すように、トレンチ８１３は主面６１Ｓから、ｎ+ソース層６３０及びｐベース層６２１を貫通しエピタキシャル層６１０に至る深さまで形成されている。但し、トレンチ８１３は基板６００には達していない。トレンチ８１３の内表面上には例えば酸化シリコンから成るゲート絶縁膜８４０が配置されており、ゲートトレンチ８１３を埋めるようにゲート絶縁膜８４０上に、高濃度にドーピングされたポリシリコンから成る、ゲートポリシリコン電極８１１が配置されている。なお、ゲートポリシリコン電極８１１はゲートパッド５７０（図１参照）に繋がっている。
【００３３】
図３〜図５に示すように、ゲート絶縁膜８４０はトレンチ８１３内から引き続いて主面６１Ｓ上にも延在している。具体的には、ゲート絶縁膜８４０はｎ+ソース層６３０の主面６１Ｓ上に延在しており、その端部は第２絶縁体７２０に接している。なお、ゲート絶縁膜８４０は第１絶縁体７１０よりも薄い。更に、図２〜図５に示すように、ゲートポリシリコン電極８１１もトレンチ８１３の外へ引き出されており、ゲート絶縁膜８４０上、第２絶縁体７２０上、及び第１絶縁体７１０上に広がっており、これらの要素８４０，７２０，７１０に接している。
【００３４】
そして、ゲートポリシリコン電極８１１を覆って、絶縁を目的とするキャップ酸化膜８５０が配置されている。更に、エピタキシャル層６１０を主面６１Ｓ側から覆うように例えばＢＰＳＧ（Boro-Phospho Silicate Glass）から成る層間絶縁膜８６０が配置されている。
【００３５】
外周領域５５２内には層間絶縁膜８６０、キャップ酸化膜８５０、及びゲートポリシリコン電極８１１を貫通するように、しかし主面６１Ｓには達しないように、ゲートコンタクトホール８１９が形成されている。なお、ここでは、図２に示すようにゲートコンタクトホール８１９が平面視上線状の場合を例示する。そして、ゲートコンタクトホール８１９内においてゲートポリシリコン電極８１１と接するように、例えば導電性のＡｌ−Ｓｉから成るゲートアルミニウム電極８１２が層間絶縁膜８６０上に形成されている。
【００３６】
このとき、ゲートポリシリコン電極８１１のうちでトレンチ８１３外へ引き出された部分は、ゲート絶縁膜８４０、第２絶縁体７２０、及び第１絶縁体７１０を介して主面６１Ｓに対向するように延在しており、更にｐ型層６２０（すなわちｐベース層６２１）よりも中央領域５５１から遠い側へ延在している。そして、ゲートアルミニウム電極８１２はゲートポリシリコン電極８１１のうちでトレンチ８１３外へ引き出された部分を介して主面６１Ｓに対向するように設けられている。ゲートアルミニウム電極８１２は、トレンチ８１３の最外端付近から、中央領域５５１から遠ざかる側へ延在しており、ｐ型層６２０の配置位置を越えて延在している。
【００３７】
ここで、電力用半導体装置５０１では、ゲートポリシリコン電極８１１とゲートアルミニウム電極８１２とから成るゲート電極８１０が、後述のＭＯＳ型トランジスタ構造の制御電極８１０を成している。このとき、電力用半導体装置５０１のゲート電極８１０は、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向するように且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在するように（ｐ型層６２０の配置位置を越えて延在するように）、設けられている。なお、ゲートアルミニウム電極８１２はゲートポリシリコン電極８１１の配線抵抗を低減させる役割を担う。
【００３８】
一方、図２、図４及び図６に示すように中央領域５５１内には、層間絶縁膜８６０、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分、及びｎ+ソース層６３０を貫通してｐベース層６２１に至るように、ソースコンタクトホール８２９が形成されている。このソースコンタクトホール８２９は網状のゲートポリシリコン電極８１１の網の目部分（図２では平面視上４角形の場合を例示している）に設けられており、ゲートポリシリコン電極８１１の付近にｎ+ソース層６３０が残るように形成されている。そして、各ソースコンタクトホール８２９内においてｎ+ソース層６３０及びｐベース層６２１に接するように、例えば導電性のＡｌ−Ｓｉから成るソース電極（主電極）８２０が中央領域５５１内において層間絶縁膜８６０上に形成されている。なお、半導体装置５０１ではソース電極８２０は外周領域５５２内へ及んでいない。
【００３９】
そして、基板６００上には例えばＴｉ／Ｎｉ／Ａｕ合金から成るドレイン電極（主電極）８３０が中央領域５５１と外周領域５５２とに渡って配置されている。
【００４０】
このとき、ソース電極８２０とドレイン電極８３０とは、半導体層６１０，６２０，６３０をこれらの層６１０，６２０，６３０の積層方向（換言すれば主面６１Ｓの法線方向）において挟み込むように設けられている。
【００４１】
ここで、ゲート電極８１０とゲート絶縁膜８４０と半導体層６１０，６２０，６３０とで以て、電力用半導体素子８００（ここではｎチャネル型パワーＭＯＳＦＥＴ）におけるＭＯＳ構造が形成されている。そして、ソース電極８２０とドレイン電極８３０との間の主経路を流れる主電流がゲート電極８１０（のトレンチ８１３内の部分）で以て、より具体的にはゲート電極８１０への印加電圧で以て制御される、というＭＯＳ型トランジスタ構造が形成されている。
【００４２】
次に、図７〜図２２の断面図をも参照しつつ電力用半導体装置５０１の製造方法を説明する。なお、図７〜図２２中の（ａ）は図３に対応し、図７〜図２２中の（ｂ）は図４に対応し、図７〜図２２中の（ｃ）は図６に対応する。
【００４３】
まず、ｎ型不純物を高濃度に含むｎ+型シリコン基板６００を準備し、当該基板６００の主面上にｎ-型シリコン層（第１半導体層）６１０をエピタキシャル成長させる（図７参照）。なお、基板６００及びエピタキシャル層６１０は素子配置部５５０とダイシング部５６０とを含んでおり、エピタキシャル層６１０の主面６１Ｓは素子配置部５５０とダイシング部５６０とに渡っている。
【００４４】
次に、エピタキシャル層６１０の主面６１Ｓ上に全面的に、例えば酸化シリコンから成る第１絶縁膜及びフォトレジスト膜をこの順序で形成する（従って、第１絶縁膜及びフォトレジスト膜は中央領域５５１と外周領域５５２とに渡って設けられる）。次に、写真製版技術を利用して上記フォトレジスト膜をパターニングし、既述の第１絶縁体７１０に対応したフォトレジストパターン９００を形成する（図８参照）。そして、フォトレジストパターン９００をマスクとするエッチングによって、中央領域５５１内において第１絶縁膜に開口（第１開口）７１１を形成する（図８参照）。これにより第１絶縁膜のうちで外周領域５５２内に残った部分が第１絶縁体７１０になる（図８参照）。その後、フォトレジストパターン９００を除去する。
【００４５】
次に、第１絶縁体７１０をマスクにして換言すれば第１絶縁体７１０の開口７１１を介してｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層６１０の主面６１Ｓ内にｐ型層（第２半導体層）６３０のｐベース層（第１部分）６２１を形成する（図９参照）。
【００４６】
その後、ＣＶＤ（Chemical Vapor Deposition）法によって、開口７１１を埋めるように、例えば酸化シリコンから成る第２絶縁膜７２０ｘを形成する（図１０参照）。このとき、第２絶縁膜７２０ｘを、開口７１１内に露出した側面７１Ｗ及び主面６１Ｓに接するように形成する。そして、ドライエッチング法で以て第２絶縁膜７２０ｘをエッチバックすることにより、開口７１１内にｐベース層６２１を露出させると共に第２絶縁膜７２０ｘから第２絶縁体７２０を側面７１Ｗ上に形成する（図１１参照）。これにより、第２絶縁体７２０によって開口７１１が狭められる。
【００４７】
次に、第２絶縁体７２０を有した状態で開口７１１を介してｎ型の不純物（例えば砒素）をイオン注入し、その後熱処理を施すことにより、ｐベース層６２１の主面６１Ｓ内にｎ+ソース層６３０を形成する（図１２参照）。
【００４８】
そして、ＣＶＤ法によって、ｎ+ソース層６３０の露出した主面６１Ｓ並びに第１及び第２絶縁体７１０，７２０を覆うように全面的にシリコン酸化膜９１１を形成する。続いて、写真製版技術を利用して、ゲートトレンチ８１３のパターンに対応したフォトレジストパターン９０１を酸化膜９１１上に形成する。そして、フォトレジストパターン９０１をマスクにしてドライエッチング法によって酸化膜９１１をパターニングする（図１３参照）。
【００４９】
フォトレジストパターン９０１を除去した後、パターニングされた酸化膜９１１をマスクにしてエピタキシャル層６１０を（より具体的にはｎ+ソース層６３０、ｐベース層６２１、及びエピタキシャル層６１０）をエッチングして、ゲートトレンチ８１３を形成する（図１４参照）。その後、酸化膜９１１をエッチング除去する。
【００５０】
次に、エピタキシャル層６１０の露出表面（より具体的にはｎ+ソース層６３０、ｐベース層６２１、及びエピタキシャル層６１０の各露出表面）に例えば熱酸化を施すことにより、ゲート絶縁膜８４０を形成する（図１５参照）。
【００５１】
そして、ＣＶＤ法によって、高濃度にドーピングされたポリシリコン膜８１１ｘを、ゲートトレンチ８１３を埋めるように更には第１及び第２絶縁体７１０，７２０上にも配置されるように、形成する（図１６参照）。
【００５２】
その後、写真製版技術を利用して、ポリシリコン膜８１１ｘのうちでゲートトレンチ８１３内の端部及び該端部に引き続く、第１及び第２絶縁体７１０，７２０上の部分を覆うようにフォトレジストパターン９０２を形成する（図１７参照）。そして、フォトレジストパターン９０２をマスクにしてポリシリコン膜８１１ｘをドライエッチングすることにより、ゲートポリシリコン電極８１１を形成する（図１７参照）。なお、ＭＯＳトランジスタを正常動作させるために、ゲートトレンチ８１３内におけるゲートポリシリコン電極８１１の上面がｐベース層６２１とｎ+ソース層６３０との接合面よりも上方に且つ主面６１Ｓよりも下方に位置するように、ポリシリコン膜８１１ｘをエッチバックする。
【００５３】
フォトレジストパターン９０２を除去した後、ゲートポリシリコン電極８１１の露出面を絶縁する目的で、キャップ酸化膜８５０を形成する（図１８参照）。更に、ゲートポリシリコン電極８１１等を覆うように、例えばＢＰＳＧから成る層間絶縁膜８６０をＣＶＤ法により形成する（図１８参照）。
【００５４】
次に、写真製版技術を利用して、ゲートコンタクトホール８１９用及びソースコンタクトホール８２９用の開口を有するフォトレジストパターン９０３を層間絶縁膜８６０上に形成する（図１９参照）。そして、フォトレジストパターン９０３をマスクにしてドライエッチングにより層間絶縁膜８６０及びキャップ酸化膜８５０を開口する（図１９参照）。
【００５５】
フォトレジスト９０３を除去した後、開口した層間絶縁膜８６０をマスクにしてゲートポリシリコン電極８１１及びｎ+ソース層６３０をエッチングし、これによりゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図２０参照）。なお、ソースコンタクトホール８２９は、ｎ+ソース層６３０を貫通し該ホール８２９内にｐベース層６２１が露出するように、形成する。
【００５６】
次に、ゲートコンタクトホール８１９及びソースコンタクトホール９２９を埋めるように層間絶縁膜８６０上に導電性のＡｌ−Ｓｉ膜をスパッタリング法によって全面的に蒸着し、このＡｌ−Ｓｉ膜上に写真製版技術を利用してフォトレジストパターン９０４を形成する（図２１参照）。そして、フォトレジストパターン９０４をマスクにしてエッチングを行うことにより、Ａｌ−Ｓｉ膜から、既述の配置形態のゲートアルミニウム電極８１２及びソース電極８２０を形成する（図２１参照）。なお、ゲートポリシリコン電極８１１及びゲートアルミニウム電極８１２のパターニング形状の制御によって、上述の構造を有する、すなわちゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向し且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在する、ゲート電極８１０が得られる。その後、フォトレジストパターン９０４を除去する。
【００５７】
そして、基板６００においてエピタキシャル層６１０から遠い側の主面上に全面的に導電性のＴｉ／Ｎｉ／Ａｕ合金をスパッタリング法により蒸着し、ドレイン電極８３０を形成する（図２２参照）。
【００５８】
上述のように電力用半導体装置５０１では、ｎ+ソース層６３０用のｎ型不純物を、第２絶縁体７２０を有した状態の開口７１１を介してイオン注入する（図１２参照）。このとき、第２絶縁体７２０を第２絶縁膜７２０ｘのエッチバックによって形成するので（図１０及び図１１参照）、従来の製造方法とは異なり写真製版技術を利用しない。このため、低コスト化が図れる。更に、写真製版技術に要求される高精度な位置合わせが不要となり、歩留まりを向上させることができる。
【００５９】
しかも、第２絶縁体７２０を用いない既述の製造方法（ｐベース層用のイオン注入マスクをそのままｎ+ソース層のイオン注入時にも再利用する）によって製造された半導体装置に比べて、半導体装置５０１はパンチスルーを起こしにくく、その結果、耐圧を向上させることができる。これは以下の理由による。上述のようにｎ+ソース層６３０用のイオン注入を第１及び第２絶縁体７１０，７２０をマスクにして実施する。このため、ｐ型層６２０（ｐベース層６２１）の外端の幅Ｗ１（図３及び図４参照）、換言すればｐ型層６２０の外周とｎ+ソース層６３０の外周との間の距離Ｗ１を、第２絶縁体７２０を用いない既述の製造方法よりも、大きくすることができ、これによりｐ型層６２０の当該外端でのパンチスルーが生じにくくなる。
【００６０】
このように半導体装置５０１によれば、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００６１】
更に、ゲート電極８１０は、ゲートトレンチ８１３内に設けられているだけでなく、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０を介して主面６１Ｓに対向するように且つｐ型層６２０よりも中央領域５５１から遠い側にまで延在するように（ｐ型層６２０の配置位置を越えて延在するように）、設けられている。このため、ゲート電極８１０は、ソース電極８２０とドレイン電極８３０との間を流れる主電流を制御すると共に、半導体装置５０１の動作時（ソース電極８２０を接地（グランド）電位に設定しドレイン電極８３０を正の電位に設定した時に）フィールドプレート効果を奏して耐圧を向上させる役割を担う。
【００６２】
ここで、電力用半導体装置５０１と、第２絶縁体７２０を用いない既述の製造方法で製造された比較用の電力用半導体装置と、について（いずれの半導体装置も３０ＶクラスのパワーＭＯＳＦＥＴ）、ドレイン−ソース間耐圧をデバイスシミュレータＭｅｄｉｃｉを用いて計算した結果を図２３及び図２４に示す。図２３に示すように比較用の半導体装置では約１９Ｖでブレイクダウンするのに対して、図２４に示すように半導体装置５０１の耐圧は約４４Ｖにまで向上することがわかる。
【００６３】
実施の形態２．
図２５に実施の形態２に係る電力用半導体装置５０２を説明するための平面図を示し、図２５中の２６−２６線における断面図を図２６に示し、図２５中の２７−２７線における断面図を図２７に示す。半導体装置５０２は、半導体装置５０１（図２〜図４参照）から第１及び第２絶縁体７１０，７２０を取り除いた構造を有している。このため、半導体装置５０２では、ゲート絶縁膜８４０はゲートトレンチ８１３外において第１及び第２絶縁体７１０，７２０の配置領域にも延在している。半導体装置５０２のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００６４】
次に、図２８〜図３８の断面図をも参照しつつ半導体装置５０２の製造方法を説明する。なお、図２８〜図３８中の（ａ）は図２５に対応し、図２８〜図３８中の（ｂ）は図２６に対応し、図２８〜図３８中の（ｃ）は図２７に対応する。
【００６５】
まず、既述の半導体装置５０１の製造方法によって、ｎ+ソース層６３０まで形成する（図１２参照）。
【００６６】
次に、ウエットエッチング法により第１及び第２絶縁体７１０，７２０を除去する（図２８参照）。
【００６７】
その後の工程は既述の半導体装置５０１の製造方法と基本的に同様である。具体的には、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図２９参照）。なお、半導体装置５０２の製造方法では、上述のように第１及び第２絶縁体７１０，７２０を除去しているので、酸化膜９１１は第１及び第２絶縁体７１０，７２０が配置されていた領域において主面６１Ｓに接することになる。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図３０参照）。
【００６８】
酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図３１参照）。なお、半導体装置５０２の製造方法では、上述のように第１及び第２絶縁体７１０，７２０を除去しているので、ゲート絶縁膜８４０は第１及び第２絶縁体７１０，７２０が配置されていた領域にも延在することになる。
【００６９】
その後、ポリシリコン膜８１１ｘを形成し（図３２参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図３３参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図３４参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図３５参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図３６参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図３７参照）。更に、ドレイン電極８３０を形成する（図３８参照）。
【００７０】
電力用半導体装置５０２によれば、電力用半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００７１】
このとき、半導体装置５０２は第１及び第２絶縁体７１０，７２０を有しておらず、半導体装置５０２ではゲート電極８１０のトレンチ８１３外の部分と主面６１Ｓとの間に全面的に、第１絶縁体７１０よりも薄いゲート絶縁体８４０が設けられている。このため、ゲート電極８１０のトレンチ８１３外の部分は主面６１Ｓにより近くなる。従って、半導体装置５０２によれば、ゲート電極８１０によるフィールドプレート効果がより強くなり、耐圧が更に向上する。
【００７２】
実施の形態３．
図３９に実施の形態３に係る電力用半導体装置５０３を説明するための平面図を示し、図３９中の４０−４０線における断面図を図４０に示し、図３９中の４１−４１線における断面図を図４１に示す。半導体装置５０３は、半導体装置５０１（図２〜図４参照）においてゲート電極８１０を、ゲート電極８１０Ｂに変えた構造を有しており、半導体装置５０３のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００７３】
詳細には、ゲート電極８１０は、既述のゲートポリシリコン電極８１１（図２〜図４参照）においてトレンチ８１３外に引き出された部分を取り除いた構造を有するゲートポリシリコン電極８１１Ｂから成り、既述のゲートアルミニウム電極８１２（図２〜図４参照）を含んでいない。つまり、既述の半導体装置５０１とは異なり、半導体装置５０３のゲート電極８１０Ｂはｐ型層６２０よりも中央領域５５１から遠い側にまでは（ｐ型層６２０の配置位置を越えては）延在しておらず、換言すれば外周領域５５２内に延在しないように設けられている。なお、半導体装置５０３ではキャップ酸化膜８５０も外周領域５５２内に延在していない。また、ゲート電極８１０Ｂはトレンチ８１３外に延在していないので、層間絶縁膜８６０がゲート絶縁膜８４０のうちで主面６１Ｓ上の部分並びに第１及び第２絶縁体７１０，７２０に接している。
【００７４】
このような構造の半導体装置５０３は、例えば、半導体装置５０１の製造方法においてポリシリコン膜８１１ｘをフォトレジストパターン９０２を用いずにエッチバックすることにより製造可能である（既述の図３２及び図３３参照）。
【００７５】
電力用半導体装置５０３によれば、電力用半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【００７６】
実施の形態４．
さて、上述の半導体装置５０３（図３９〜図４１参照）ではゲート電極８１０が外周部分５５２内において主面６１Ｓに対向していないので、ゲート電極８１０によるフィールドプレート効果、つまりそれによる耐圧向上効果が得られない。そこで、実施の形態４ではかかる点の改善を説明する。
【００７７】
図４２に実施の形態４に係る電力用半導体装置５０４を説明するための平面図を示し、図４２中の４３−４３線における断面図を図４３に示し、図４２中の４４−４４線における断面図を図４４に示す。半導体装置５０４は、上述の半導体装置５０３（図３９〜図４１参照）においてソース電極８２０をソース電極８２０Ｂに変えた構造を有しており、ソース電極８２０Ｂはソース電極８２０を外周領域５５２内へ延在させて成る。半導体装置５０４のその他の構成は既述の半導体装置５０３と基本的に同様である。
【００７８】
このとき、半導体装置５０４では、ソース電極８２０Ｂが外周領域５５２へ延在し、ゲート絶縁膜８４０のうちで主面６１Ｓ上の部分、第２部分７２０、及び第１絶縁体７１０を介して主面６１Ｓに対向するように設けられており、更にｐ型層６２０よりも換言すればｐベース層６２１よりも中央領域５５１から遠い側へ延在するように（ｐ型層６２０の配置位置を越えて延在するように）設けられている。このようなソース電極８２０Ｂは、層間絶縁膜８６０上に配置したＡｌ−Ｓｉ膜のパターニング制御（既述の図３７参照）によって形成可能である。
【００７９】
電力用半導体装置５０４によれば、上述の電力用半導体装置５０３と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５０３よりも耐圧が向上する。
【００８０】
実施の形態５．
図４５に実施の形態５に係る電力用半導体装置５０５を説明するための平面図を示し、図４５中の４６−４６線における断面図を図４６に示し、図４５中の４７−４７線における断面図を図４７に示す。半導体装置５０５は、半導体装置５０１（図２〜図４参照）においてｐ型層６２０をｐ型層（第２半導体層）６２０Ｂに変えた構造を有している。半導体装置５０５のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００８１】
詳細には、図４６及び図４７に示すようにｐ型層６２０Ｂは、既述のｐベース層６２１（図２及び図３参照）の端部を中央領域５５１内の部分よりも主面６１Ｓから深くまで延在させた形状のｐベース層６２１Ｂから成る。なお、ｐベース層６２１Ｂの上記深い部分６２１ＢＤの最深部はゲートトレンチ８１３よりも深い位置（基板６００に近い位置）に在る。また、上記深い部分６２１ＢＤは第１絶縁体７１０に対向する位置にまで延在している。ｐベース層６２１Ｂは次のようにして形成することができる。
【００８２】
まず、既述の半導体装置５０１の製造方法によって、ｐベース層６２１（後にｐベース層６２１Ｂの浅い部分６２１ＢＳを成す）まで形成する（図９参照）。その後、ｐベース層６２１の端部が露出するように開口したフォトレジストパターン９０５を、第１絶縁体７１０及び主面６１Ｓ上に形成する（図４８参照）。そして、フォトレジストパターン９０５をマスクにしてｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、ｐベース層６２１Ｂの深い部分６２１ＢＤを形成する（図４８参照）。これにより、ｐベース層６２１Ｂが形成される。
【００８３】
或いは、ｐベース層６２１Ｂの深い部分６２１ＢＤのためのイオン注入を、ｐベース層６２１Ｂの浅い部分６２１ＢＳのためのイオン注入（すなわち既述のｐベース層６２１のためのイオン注入）よりも先に実施しても構わない（図４９参照）。
【００８４】
なお、浅い部分６２１ＢＳのためのイオン注入後に及び深い部分６２１ＢＤのためのイオン注入後にそれぞれ熱処理を実施しても良いし、これら２回の熱処理をまとめて実施しても良い。
【００８５】
電力用半導体装置５０５によれば、既述の電力用半導体装置５０１と同様の効果が得られる。このとき、ｐベース層６２１Ｂの深い部分６２１ＢＤによってｐ型層６２０Ｂ（ｐベース層６２１Ｂ）の外端の幅Ｗ１がｐ型層６２０での該幅Ｗ１よりも大きくなるので、パンチスルーがいっそう抑制されて耐圧が向上する。
【００８６】
実施の形態６．
図５０に実施の形態６に係る電力用半導体装置５０６を説明するための平面図を示し、図５０中の５１−５１線における断面図を図５１に示し、図５０中の５２−５２線における断面図を図５２に示す。半導体装置５０６は、半導体装置５０２（図２５〜図２７参照）と半導体装置５０３（図３９〜図４１参照）とを組み合わせた構成を有している。具体的には、半導体装置５０６は半導体装置５０３において第１及び第２絶縁体７１０，７２０を取り除いた構成を有しており、半導体装置５０６のその他の構成は既述の半導体装置５０３と基本的に同様である。半導体装置５０６は半導体装置５０２，５０３の製造方法の組み合わせによって製造可能である。
【００８７】
電力用半導体装置５０６によれば、既述の電力用半導体装置５０３と同様の効果が得られる。
【００８８】
実施の形態７．
図５３に実施の形態７に係る電力用半導体装置５０７を説明するための平面図を示し、図５３中の５４−５４線における断面図を図５４に示し、図５３中の５５−５５線における断面図を図５５に示す。半導体装置５０７は、半導体装置５０２（図２５〜図２７参照）と半導体装置５０４（図４２〜図４４参照）とを組み合わせた構成を有している。具体的には、半導体装置５０７は半導体装置５０４において第１及び第２絶縁体７１０，７２０を取り除いた構成を有しており、半導体装置５０７のその他の構成は既述の半導体装置５０４と基本的に同様である。半導体装置５０７は半導体装置５０２，５０４の製造方法の組み合わせによって製造可能である。
【００８９】
電力用半導体装置５０７によれば、既述の電力用半導体装置５０２，５０４と同様の効果が得られる。このとき、半導体装置５０７は第１及び第２絶縁体７１０，７２０を有さないので、ソース電極８２０Ｂによるフィールドプレート効果が半導体装置５０４よりも強くなり、耐圧が向上する。
【００９０】
実施の形態８．
図５６に実施の形態８に係る電力用半導体装置５０８を説明するための平面図を示し、図５６中の５７−５７線における断面図を図５７に示し、図５６中の５８−５８線における断面図を図５８に示す。半導体装置５０８は、半導体装置５０７（図５３〜図５５参照）と半導体装置５０５（図４５〜図４７参照）とを組み合わせた構成を有している。具体的には、半導体装置５０８は半導体装置５０７においてｐ型層６２０をｐ型層６２０Ｂに変えた構成を有しており、半導体装置５０８のその他の構成は既述の半導体装置５０７と基本的に同様である。
【００９１】
電力用半導体装置５０８によれば、既述の電力用半導体装置５０７，５０５と同様の効果が得られる。
【００９２】
実施の形態９．
図５９に実施の形態９に係る電力用半導体装置５０９を説明するための平面図を示し、図５９中の６０−６０線における断面図を図６０に示し、図５９中の６１−６１線における断面図を図６１に示す。また、図６０（又は図６１）の一部を図６２に拡大して示す。半導体装置５０９は、半導体装置５０１（図２〜図４参照）において第１絶縁体７１０及びｐ型層６２０を第１絶縁体７１０Ｂ及びｐ型層（第２半導体層）６２０Ｃに変えた構成を有している。半導体装置５０９のその他の構成は既述の半導体装置５０１と基本的に同様である。
【００９３】
詳細には、ｐ型層６２０Ｃは、既述のｐベース層６２１（図２〜図４参照）から成る第１部分６２１と、第１部分６２１よりも外側において（中央領域５５１からより遠い側において）主面６１Ｓ内に設けられたｐ型の第２部分６２２とを含んでおり、両部分６２１，６２２は繋がっている。また、第１絶縁体７１０Ｂは、既述の第１絶縁体７１０（図２〜図４参照）において、外周領域５５２内に主面６１Ｓに至る第２開口７１２を設けた場合にあたる。このとき、第１絶縁体７１０Ｂの第２開口７１２はｐ型層６２０Ｃの第２部分６２２（の最深部）に対向しており、双方とも外周領域５５２内においてｐ型層６２０Ｃの第１部分６２１の外側に設けられている。第１絶縁体７１０Ｂの第２開口７１２は線状に１つ設けられており（図５９参照）、これに対応してｐ型層６２０Ｃの第２部分６２２も線状に１つ設けられている。第２開口７１２内には例えばシリコン酸化物から成る第３絶縁体７３０が埋め込まれており、これにより開口７１２は閉じられている。
【００９４】
次に、図６３〜図７７の断面図をも参照しつつ半導体装置５０９の製造方法を説明する。なお、図６３〜図７７中の（ａ）は図５９に対応し、図６３〜図７７中の（ｂ）は図６０に対応し、図６３〜図７７中の（ｃ）は図６１に対応する。
【００９５】
まず、既述の半導体装置５０１の製造方法と同様にして、ｎ+型シリコン基板６００上にｎ-型シリコン層（第１半導体層）６１０をエピタキシャル成長させる（図７参照）。次に、エピタキシャル層６１０の主面６１Ｓ上に全面的に、例えば酸化シリコンから成る第１絶縁膜及びフォトレジストをこの順序で形成する（従って、第１絶縁膜及びフォトレジストは中央領域５５１と外周領域５５２とに渡って設けられる）。
【００９６】
そして、写真製版技術を利用して上記フォトレジストをパターニングし、上述の第１絶縁体７１０Ｂに対応したフォトレジストパターン９００Ｂを形成する（図６３参照）。次に、フォトレジストパターン９００Ｂをマスクとするエッチングによって、第１絶縁膜に第１及び第２開口７１１，７１２を形成する（図６３参照）。その後、上記フォトレジストパターン９００Ｂを除去する。
【００９７】
その後の工程は基本的に既述の半導体装置５０１の製造方法と同様である。具体的には、第１絶縁体７１０Ｂをマスクにして換言すれば第１絶縁体７１０の開口７１１，７１２を介してｐ型の不純物（例えばボロン）をイオン注入し、その後熱処理を施すことにより、エピタキシャル層６１０の主面６１Ｓ内にｐ型層６２０Ｃを形成する（図６４参照）。このとき、第１開口７１１，７１２に対向してｐ型層６２０Ｃの第１及び第２部分６２１，６２２がそれぞれ形成される。特に両部分６２１，６２２が繋がるように、開口７１１，７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を設定する。
【００９８】
その後、ＣＶＤ法によって、第１及び第２開口７１１，７１２を埋めるように、第２絶縁膜７２０ｘを形成する（図６５参照）。そして、第２絶縁膜７２０ｘをエッチバックすることにより、開口７１１内にｐベース層６２１を露出させると共に第２絶縁膜７２０ｘから第２及び第３絶縁体７２０，７３０を形成する（図６６参照）。これにより、第２開口７１２は第３絶縁体７３０によって閉じられる。
【００９９】
そして、第２及び第３絶縁体７２０，７３０を有した状態で第１開口７１１を介してｎ型の不純物（例えば砒素）をイオン注入し、その後熱処理を施すことにより、ｐ型層６２０Ｃの第１部分（すなわちｐベース層）６２１の主面６１Ｓ内にｎ+ソース層６３０を形成する（図６７参照）。
【０１００】
その後、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図６８参照）。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図６９参照）。酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図７０参照）。
【０１０１】
その後、ポリシリコン膜８１１ｘを形成し（図７１参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図７２参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図７３参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図７４参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図７５参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図７６参照）。更に、ドレイン電極８３０を形成する（図７７参照）。
【０１０２】
電力用半導体装置５０９によれば、第２絶縁体７２０を利用したイオン注入によって、半導体装置５０１と同様に、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。更に、ゲート電極８１０によるフィールドプレート構造によって、半導体装置５０１と同様に、耐圧が向上する。
【０１０３】
特に、ｐ型層６２０Ｃは第２部分６２２を含んでいるので、ｐ型層６２０Ｃの外端の幅Ｗ２（図６０及び図６１参照）、換言すればｐ型層６２０Ｃの外周とｎ+ソース層６３０の外周との間の距離Ｗ２は、既述の半導体装置５０１での同寸法Ｗ１（図３及び図４参照）よりも大きい。このため、ｐ型層６２０Ｃの外端でのパンチスルーが更に生じにくくなる。
【０１０４】
このとき、第１絶縁体７１０Ｂの第２開口７１２はフォトレジストパターンの設計によって第１開口７１１と同時に形成可能であるし、ｐ型層６２０Ｃの第２部分６２２は第１部分６２１と同時に形成可能であるし、第３絶縁体７３０は第２絶縁体７２０と同時に形成可能である。また、第２開口７１２はｐ型層６２０Ｃの第２部分６２２の形成後に第３絶縁体７３０によって閉じられるので、別途のマスクを用いなくても、第２部分６２２内にｎ+ソース層６３０用の不純物がイオン注入されるのを防止することができる。このように、半導体装置５０９は、半導体装置５０１と比べて工程の増加を招くことなく且つ容易に製造可能である。
【０１０５】
なお、半導体装置５０１と同様にシミュレーションしたところ、図７８に示すように、電力用半導体装置５０９によれば４３Ｖの耐圧が得られていることが確認できた。
【０１０６】
実施の形態１０．
図７９に実施の形態１０に係る電力用半導体装置５１０を説明するための平面図を示し、図７９中の８０−８０線における断面図を図８０に示し、図７９中の８１−８１線における断面図を図８１に示す。半導体装置５１０は、半導体装置５０９（図５９〜図６２参照）から第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有している。このため、既述の半導体装置５０２（図２５〜図２７参照）と同様に、半導体装置５１０では、ゲート絶縁膜８４０はゲートトレンチ８１３外において第１乃至第３絶縁体７１０，７２０，７３０の配置領域にも延在している。半導体装置５１０のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１０７】
次に、図８２〜図９２の断面図をも参照しつつ半導体装置５１０の製造方法を説明する。なお、図８２〜図９２中の（ａ）は図７９に対応し、図８２〜図９２中の（ｂ）は図８０に対応し、図８２〜図９２中の（ｃ）は図８１に対応する。
【０１０８】
半導体装置５１０は、半導体装置５０９（図５９〜図６２参照）及び半導体装置５０２（図２５〜図２７参照）の製造方法を組み合わせて製造可能である。具体的には、まず、既述の半導体装置５０９の製造方法によって、ｎ+ソース層６３０まで形成する（図６７参照）。
【０１０９】
次に、ウエットエッチング法により第１乃至第３絶縁体７１０，７２０，７３０を除去する（図８２参照）。
【０１１０】
その後の工程は既述の半導体装置５０９の製造方法と基本的に同様である。具体的には、酸化膜９１１を形成し、当該酸化膜９１１をゲートトレンチ８１３に対応させてパターニングする（図８３参照）。なお、半導体装置５１０の製造方法では、上述のように第１乃至第３絶縁体７１０，７２０，７３０を除去しているので、酸化膜９１１は第１乃至第３絶縁体７１０，７２０，７３０が配置されていた領域において主面６１Ｓに接することになる。そして、パターニングされた酸化膜９１１をマスクにしてゲートトレンチ８１３を形成する（図８４参照）。
【０１１１】
酸化膜９１１を除去した後、ゲート絶縁膜８４０を形成する（図８５参照）。なお、半導体装置５１０の製造方法では、上述のように第１乃至第３絶縁体７１０，７２０，７３０を除去しているので、ゲート絶縁膜８４０は第１乃至第３絶縁体７１０，７２０，７３０が配置されていた領域にも延在することになる。
【０１１２】
その後、ポリシリコン膜８１１ｘを形成し（図８６参照）、当該膜８１１ｘをパターニングすることによって、ゲートポリシリコン電極８１１を形成する（図８７参照）。次に、キャップ酸化膜８５０及び層間絶縁膜８６０を形成する（図８８参照）。そして、層間絶縁膜８６０及びキャップ酸化膜８５０を開口し（図８９参照）、ゲートコンタクトホール８１９及びソースコンタクトホール８２９を形成する（図９０参照）。次に、層間絶縁膜８６０上にＡｌ−Ｓｉ膜を形成し、当該膜をパターニングすることにより、ゲートアルミニウム電極８１２及びソース電極８２０を形成する（図９１参照）。更に、ドレイン電極８３０を形成する（図９２参照）。
【０１１３】
電力用半導体装置５１０によれば、電力用半導体装置５０９と同様の効果が得られる。
【０１１４】
このとき、半導体装置５１０は第１乃至第３絶縁体７１０，７２０，７３０を有していないので、半導体装置５０２（図２５〜図２７参照）と同様に、ゲート電極８１０によるフィールドプレート効果が半導体装置５０９（図５９〜図６２参照）よりも強くなり、耐圧が更に向上する。
【０１１５】
実施の形態１１．
図９３に実施の形態１１に係る電力用半導体装置５１１を説明するための平面図を示し、図９３中の９４−９４線における断面図を図９４に示し、図９３中の９５−９５線における断面図を図９５に示す。半導体装置５１１は、半導体装置５０９（図５９〜図６２参照）においてゲート電極８１０を既述のゲート電極８１０Ｂ（例えば図３９〜図４１の半導体装置５０３を参照）に変えた構成を有している。すなわち、半導体装置５１１ではゲート電極８１０Ｂが外周領域５５２内に延在しないように設けられている。半導体装置５１１のその他の構成は既述の半導体装置５０９と基本的に同様である。なお、半導体装置５１１は例えば半導体装置５０９，５０３の製造方法を組み合わせて製造可能である。
【０１１６】
電力用半導体装置５１１によれば、ゲート電極８１０によるフィールドプレート効果を除いて電力用半導体装置５０９と同様の効果が得られる。
【０１１７】
実施の形態１２．
図９６に実施の形態１２に係る電力用半導体装置５１２を説明するための平面図を示し、図９６中の９７−９７線における断面図を図９７に示し、図９６中の９８−９８線における断面図を図９８に示す。半導体装置５１２は、上述の半導体装置５１１（図９３〜図９５参照）においてソース電極８２０を既述のソース電極８２０Ｂ（例えば図４２〜図４４の半導体装置５０４を参照）に変えた構造を有しており、半導体装置５１２のその他の構成は既述の半導体装置５１１と基本的に同様である。なお、半導体装置５１２は例えば半導体装置５０９，５０４の製造方法を組み合わせて製造可能である。
【０１１８】
電力用半導体装置５１２によれば、上述の電力用半導体装置５１１と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５１１よりも耐圧が向上する。
【０１１９】
実施の形態１３．
図９９に実施の形態１３に係る電力用半導体装置５１３を説明するための平面図を示し、図９９中の１００−１００線における断面図を図１００に示し、図９９中の１０１−１０１線における断面図を図１０１に示す。半導体装置５１３は、半導体装置５０９（図５９〜図６２参照）においてｐ型層６２０Ｃをｐ型層（第２半導体層）６２０Ｄに変えた構成を有している。半導体装置５１３のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１２０】
詳細には、ｐ型層６２０Ｄは既述のｐ型層６２０Ｃ（図５９〜図６２参照）と同様に第１及び第２部分６２１，６２２を含んでいるが、ｐ型層６２０Ｄでは両部分６２１，６２２は互いに繋がっていない。但し、両部分６２１，６２２付近の空乏層６２１ｄ，６２２ｄが半導体装置５１３の動作時において（ソース電極８２０を接地（グランド）電位に設定しドレイン電極８３０を正の電位に設定した時において）繋がるように、第１及び第２部分６２１，６２２が配置されている（図１００及び図１０１参照）。なお、ｐ型層６２０Ｄの第２部分６２２に対向するように第１絶縁体７１０Ｂの開口７１２（図９９及び図６２参照）が設けられている。ｐ型層６２０Ｄの両部分６２１，６２２は、半導体装置５０９の製造方法において開口７１１，７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を変更・制御することによって、上述のように配置可能である。
【０１２１】
電力用半導体装置５１３によれば、半導体装置５０１と同様の効果が得られる。特に、ｐ型層６２０Ｄの第２部分６２２はいわゆるフィールドリング構造ないしはガードリング構造を成すので、これにより半導体装置５０１に比べて耐圧が向上する。
【０１２２】
実施の形態１４．
図１０２に実施の形態１４に係る電力用半導体装置５１４を説明するための平面図を示し、図１０２中の１０３−１０３線における断面図を図１０３に示し、図１０２中の１０４−１０４線における断面図を図１０４に示す。
【０１２３】
半導体装置５１４は、半導体装置５１３（図９９〜図１０１参照）においてｐ型層６２０Ｄの線状の第２部分６２２を２個設けた場合にあたり、半導体装置５１４のその他の構成は既述の半導体装置５１３と基本的に同様である。上記２個の第２部分６２２は互いに離れて設けられている（繋がっていない）が、半導体装置５１４の動作時には隣接する第２部分６２２付近の空乏層６２２ｄが互いに繋がるように配置されている（図１０３及び図１０４参照）。また、動作時に、第１部分６２１のすぐ横の第２部分６２２付近の空乏層６２２ｄが第１部分６２１付近の空乏層６２１ｄに繋がるように（このとき複数の第２部分６２２全体における空乏層６２２ｄが空乏層６２１ｄに繋がるとも捉えられる）、第１及び第２部分６２１，６２２が配置されている（図１０３及び図１０４参照）。
【０１２４】
なお、第１絶縁体７１０Ｂには各第２部分６２２に対向するように開口７１２（図１０２及び図６２参照）が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｄの複数の第２部分６２２は、開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。なお、このような第２部分６２２を３個以上設けても良いことは言うまでもない。
【０１２５】
電力用半導体装置５１４によれば、半導体装置５１３と同様の効果が得られる。特に、ｐ型層６２０の複数の第２部分６２２によって、上述の半導体装置５１３に比べて更に耐圧が向上する。
【０１２６】
実施の形態１５．
図１０５に実施の形態１５に係る電力用半導体装置５１５を説明するための平面図を示し、図１０５中の１０６−１０６線における断面図を図１０６に示し、図１０５中の１０７−１０７線における断面図を図１０７に示す。
【０１２７】
半導体装置５１５は、半導体装置５０９（図５９〜図６２参照）においてｐ型層６２０Ｃの線状の第２部分６２２を２個設けた場合にあたり、半導体装置５１５のその他の構成は既述の半導体装置５０９と基本的に同様である。上記２個の第２部分６２２は互いに繋がっており、第１部分６２１のすぐ横の第２部分６２２は第１部分６２１に繋がっている（従って互いに繋がった第２部分６２２が第１部分６２１に繋がっている）。なお、第１絶縁体７１０Ｂには各第２部分６２２に対向するように開口７１２（図１０５及び図６２参照）が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｃの複数の第２分６２２は半導体装置５０９の製造方法において開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。なお、このような第２部分６２２を３個以上設けても良いことは言うまでもない。
【０１２８】
電力用半導体装置５１５によれば、電力用半導体装置５０９と同様の効果が得られる。特に複数の第２部分６２２によってｐ型層６２０Ｃの外端の幅Ｗ２（図１０６及び図１０７参照）が半導体装置５０９（図６０及び図６１参照）のそれよりも大きくなるので、ｐ型層６２０Ｃの外端でのパンチスルーが更に生じにくくなる。
【０１２９】
実施の形態１６．
図１０８に実施の形態１６に係る電力用半導体装置５１６を説明するための平面図を示し、図１０８中の１０９−１０９線における断面図を図１０９に示し、図１０８中の１１０−１１０線における断面図を図１１０に示す。半導体装置５１６は、半導体装置５０９（図５９〜図６２参照）において第１絶縁体７１０Ｂ及びｐ型層６２０Ｃを第１絶縁体７１０Ｃ及びｐ型層（第２半導体層）６２０Ｅに変えた構成を有している。半導体装置５１６のその他の構成は既述の半導体装置５０９と基本的に同様である。
【０１３０】
詳細には、既述の第１絶縁体７１０Ｂでは開口７１２が線状であったが、第１絶縁体７１０Ｃは平面視上点状の第２開口７１２を複数、有している。そして、各点状の開口７１２に対向するようにｐ型層６２０Ｅの第２部分６２２が点状に設けられており（点在しており）、ｐ型層６２０Ｅはこれらの複数の第２部分６２２と既述の第１部分６２１とを含んでいる。このとき、隣接する第２部分６２２は互いに繋がっており、第１部分６２１のすぐ横の第２部分６２２は第１部分６２１に繋がっている（従って互いに繋がった第２部分６２２が第１部分６２１に繋がっている）。なお、各開口７１２内に第３絶縁体７３０が配置されている。ｐ型層６２０Ｅの複数の第２部分６２２は、半導体装置５０９の製造方法において開口７１２の形状を変更し、更に点状の開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等を制御することによって上述のように配置可能である。
【０１３１】
なお、図１０８〜図１１０では、開口７１２及び第２部分６２２が第１部分６２１の外側において２本の列（既述の図１０５〜図１０７に示す２列の線状の開口７１２及び２列の線状の第２部分６２２を参照）を成すように並んでいる場合を図示しているが、点状の開口７１２及び点状の第２部分６２２が成す列は１列又は３列以上であっても良い。
【０１３２】
電力用半導体装置５１６によれば、半導体装置５０９と同様の効果が得られる。
【０１３３】
実施の形態１７．
図１１１に実施の形態１７に係る電力用半導体装置５１７を説明するための平面図を示し、図１１１中の１１２−１１２線における断面図を図１１２に示し、図１１１中の１１３−１１３線における断面図を図１１３に示す。半導体装置５１７は、半導体装置５１６（図１０８〜図１１０参照）においてｐ型層６２０Ｅをｐ型層（第２半導体層）６２０Ｆに変えた構成を有している。半導体装置５１７のその他の構成は既述の半導体装置５１６と基本的に同様である。
【０１３４】
詳細には、ｐ型層６２０Ｆは、既述のｐ型層６２０Ｅ（図１０８〜図１１０参照）において第１部分６２１と各点状の第２部分６２２とを互いに離した場合にあたる。但し、第１部分６２１付近の空乏層６２１ｄと第１部分６２１に隣接する第２部分付近の空乏層６２２ｄとが半導体装置５１７の動作時において繋がるように、又、隣接する第２部分６２２付近の空乏層６２２ｄが半導体装置５１７の動作時において互いに繋がるように、第１及び第２部分６２１，６２２が配置されている（図１１２及び図１１３参照）。そして、ｐ型層６２０Ｆの各第２部分６２２に対向するように第１絶縁体７１０Ｃの点状の開口７１２が設けられており、各開口７１２内に第３絶縁体７３０が配置されている。なお、一部の第２部分６２２が互いに繋がるようにｐ型層６２０Ｆを形成しても良い。ｐ型層６２０Ｆの複数の第２部分６２２は、半導体装置５１６の製造方法において点状の開口７１２の位置（間隔）及び大きさ、イオン注入条件、熱処理条件等の制御によって上述のように配置可能である。
【０１３５】
なお、図１１１〜図１１３では、開口７１２及び第２部分６２２が第１部分６２１の外側において２本の列（既述の図１０５〜図１０７に示す２列の線状の開口７１２及び２列の線状の第２部分６２２を参照）を成すように並んでいる場合を図示しているが、点状の開口７１２及び点状の第２部分６２２が成す列は１列又は３列以上であっても良い。
【０１３６】
電力用半導体装置５１７によれば、半導体装置５１３，５１４（図９９〜図１０１及び図１０２〜図１０４参照）と同様の効果が得られる。
【０１３７】
実施の形態１８．
図１１４に実施の形態１８に係る電力用半導体装置５１８を説明するための平面図を示し、図１１４中の１１５−１１５線における断面図を図１１５に示し、図１１４中の１１６−１１６線における断面図を図１１６に示す。
【０１３８】
電力用半導体装置５１８は半導体装置５１０（図７９〜図８１参照）と半導体装置５０６（図５０〜図５２参照）とを組み合わせた構成を有している。具体的には、半導体装置５１８は既述の半導体装置５１０（図７９〜図８１参照）においてゲート電極８１０をゲート電極８１０Ｂに変えた構成を有しており、半導体装置５１８のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５１８は既述の半導体装置５０６（図５０〜図５２参照）においてｐ型層６２０をｐ型層６２０Ｃに変えた構成を有しており、半導体装置５１８のその他の構成は既述の半導体装置５０６と基本的に同様である。なお、半導体装置５１８は例えば半導体装置５１０，５０６の製造方法を組み合わせて製造可能である。
【０１３９】
電力用半導体装置５１８によれば、電力用半導体装置５１０，５０６と同様の効果が得られる。
【０１４０】
実施の形態１９．
図１１７に実施の形態１９に係る電力用半導体装置５１９を説明するための平面図を示し、図１１７中の１１８−１１８線における断面図を図１１８に示し、図１１７中の１１９−１１９線における断面図を図１１９に示す。半導体装置５１９は、上述の半導体装置５１８（図１１４〜図１１６参照）においてソース電極８２０を既述のソース電極８２０Ｂ（例えば図５３〜図５７の半導体装置５０４を参照）に変えた構造を有しており、半導体装置５１９のその他の構成は既述の半導体装置５１８と基本的に同様である。なお、半導体装置５１９は例えば半導体装置５１８，５０７の製造方法を組み合わせて製造可能である。
【０１４１】
電力用半導体装置５１９によれば、上述の電力用半導体装置５１８と同様の効果が得られると共に、ソース電極８２０Ｂがフィールドプレート効果を奏することにより半導体装置５１８よりも耐圧が向上する。
【０１４２】
実施の形態２０．
図１２０に実施の形態２０に係る電力用半導体装置５２０を説明するための平面図を示し、図１２０中の１２１−１２１線における断面図を図１２１に示し、図１２０中の１２２−１２２線における断面図を図１２２に示す。
【０１４３】
電力用半導体装置５２０は半導体装置５１０（図７９〜図８１参照）と半導体装置５１３（図９９〜図１０１参照）とを組み合わせた構成を有している。具体的には、半導体装置５２０は、既述の半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを既述のｐ型層６２０Ｄに変えた構造を有しており、半導体装置５２０のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２０は、既述の半導体装置５１３（図９９〜図１０１参照）において第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有しており、半導体装置５２０のその他の構成は既述の半導体装置５１３と基本的に同様である。なお、半導体装置５２０は例えば半導体装置５１０，５１３の製造方法を組み合わせて製造可能である。
【０１４４】
電力用半導体装置５２０によれば、電力用半導体装置５１０，５１３と同様の効果が得られる。
【０１４５】
実施の形態２１．
図１２３に実施の形態２１に係る電力用半導体装置５２１を説明するための平面図を示し、図１２３中の１２４−１２４線における断面図を図１２４に示し、図１２３中の１２５−１２５線における断面図を図１２５に示す。
【０１４６】
電力用半導体装置５２１は半導体装置５１０（図７９〜図８１参照）と半導体装置５１４（図１０２〜図１０４参照）とを組み合わせた構成を有している。具体的には、半導体装置５２１は、既述の半導体装置５１０（図７９〜図８１参照）において半導体装置５１４（図１０２〜図１０４参照）のようにｐ型層６２０Ｄの第２部分６２２を複数設けた構成を有しており、半導体装置５２１のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２１は、既述の半導体装置５１４（図１０２〜図１０４参照）において第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有しており、半導体装置５２１のその他の構成は既述の半導体装置５１４と基本的に同様である。なお、半導体装置５２１は例えば半導体装置５１０，５１４の製造方法を組み合わせて製造可能である。
【０１４７】
電力用半導体装置５２１によれば、電力用半導体装置５１０，５１４と同様の効果が得られる。
【０１４８】
実施の形態２２．
図１２６に実施の形態２２に係る電力用半導体装置５２２を説明するための平面図を示し、図１２６中の１２７−１２７線における断面図を図１２７に示し、図１２６中の１２８−１２８線における断面図を図１２８に示す。
【０１４９】
電力用半導体装置５２２は半導体装置５１０（図７９〜図８１参照）と半導体装置５１５（図１０５〜図１０７参照）とを組み合わせた構成を有している。具体的には、半導体装置５２２は、半導体装置５１０（図７９〜図８１参照）において半導体装置５１５（図１０５〜図１０７参照）のようにｐ型層６２０Ｃの第２部分６２２を複数設けた構造を有しており、半導体装置５２２のその他の構成は半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２２は、既述の半導体装置５１５（図１０５〜図１０７参照）において第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有しており、半導体装置５２２のその他の構成は既述の半導体装置５１５と基本的に同様である。なお、半導体装置５２２は例えば半導体装置５１０，５１５の製造方法を組み合わせて製造可能である。
【０１５０】
電力用半導体装置５２２によれば、電力用半導体装置５１０，５１５と同様の効果が得られる。
【０１５１】
実施の形態２３．
図１２９に実施の形態２３に係る電力用半導体装置５２３を説明するための平面図を示し、図１２９中の１３０−１３０線における断面図を図１３０に示し、図１２９中の１３１−１３１線における断面図を図１３１に示す。
【０１５２】
電力用半導体装置５２３は半導体装置５１０（図７９〜図８１参照）と半導体装置５１６（図１０８〜図１１０参照）とを組み合わせた構成を有している。具体的には、半導体装置５２３は、半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを半導体装置５１６（図１０８〜図１１０参照）のｐ型層６２０Ｅに変えた構造を有しており、半導体装置５２３のその他の構成は既述の半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２３は、既述の半導体装置５１６（図１０８〜図１１０参照）において第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有しており、半導体装置５２３のその他の構成は既述の半導体装置５１６と基本的に同様である。なお、半導体装置５２３は例えば半導体装置５１０，５１６の製造方法を組み合わせて製造可能である。
【０１５３】
電力用半導体装置５２３によれば、電力用半導体装置５１０，５１６と同様の効果が得られる。
【０１５４】
実施の形態２４．
図１３２に実施の形態２４に係る電力用半導体装置５２４を説明するための平面図を示し、図１３２中の１３３−１３３線における断面図を図１３３に示し、図１３２中の１３４−１３４線における断面図を図１３４に示す。
【０１５５】
電力用半導体装置５２４は半導体装置５１０（図７９〜図８１参照）と半導体装置５１７（図１１１〜図１１３参照）とを組み合わせた構成を有している。具体的には、半導体装置５２４は、半導体装置５１０（図７９〜図８１参照）においてｐ型層６２０Ｃを半導体装置５１７（図１１１〜図１１３参照）のｐ型層６２０Ｆに変えた構造を有しており、半導体装置５２４のその他の構成は半導体装置５１０と基本的に同様である。換言すれば、半導体装置５２４は、半導体装置５１７（図１１１〜図１１３参照）において第１乃至第３絶縁体７１０，７２０，７３０を取り除いた構造を有しており、半導体装置５２４のその他の構成は半導体装置５１７と基本的に同様である。なお、半導体装置５２４は例えば半導体装置５１０，５１７の製造方法を組み合わせて製造可能である。
【０１５６】
電力用半導体装置５２４によれば、電力用半導体装置５１０，５１７と同様の効果が得られる。
【０１５７】
実施の形態２５．
図１３５及び図１３６に実施の形態２５に係る半導体装置５２５を説明するための断面図を示す。なお、図１３５及び図１３６は例えば図３及び図４に対応する。電力用半導体装置５２５は、既述の半導体装置５０１（図３及び図４参照）においてｎ+型基板６００をｐ型の不純物を高濃度に含んだｐ+型のシリコン基板６００Ｂに変えた構成を有しており、半導体装置５２５のその他の構成は半導体装置５０１と基本的に同様である。すなわち、半導体装置５２５は電力用半導体素子８００としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を含んでいる。かかる半導体装置５２５によっても半導体装置５０１と同様の効果が得られる。
【０１５８】
なお、半導体装置５２５はいわゆるバッファを有さない構造（non-punchthrough（ＮＰＴ）構造）であるが、これをｐ+型基板６００Ｂとエピタキシャル層６１０との間にバッファとしてのｎ+型層を設けた構造（punchthrough（ＰＴ）構造）に変形することもできる。また、半導体装置５０２〜５２４にＩＧＢＴを適用することもできる。更に、半導体装置５０１〜５２５における上述の耐圧構造等は、例えばインバータやその駆動回路、保護回路などを１つのチップに収めたＨＶＩＣ（High Voltage Integrated Circuit）等へ応用可能である。
【０１５９】
実施の形態１〜２５の変形例．
電力用半導体装置５０１〜５２５の要素は上述の例以外にも種々に組み合わせが可能である。例えば、ｐ型層６２０Ｃ（例えば図６０及び図６１参照）及びｐ型層６２０Ｄ（例えば図１００及び図１０１参照）の第１部分６２１をｐベース層６２１Ｂ（例えば図４６及び図４７参照）に変えても良く、そのような半導体装置によっても既述の効果が得られる。
【０１６０】
また、電力用半導体装置５０１等において半導体の導電型を入れ替えても同様の効果が得られる。つまり、例えば半導体装置５０１の電力用半導体素子８００としてｐチャネル型のパワーＭＯＳＦＥＴを適用することもできる。
【０１６１】
また、ゲート絶縁膜８４０に酸化シリコン以外の絶縁体も適用可能であり、そのような場合をも鑑みれば電力用半導体素子８００はＭＩＳ（Metal Insulator Semiconductor）型トランジスタ構造を含んでいると言える。
【０１６２】
また、アルミニウム電極とシリコンとの間、例えばゲートアルミニウム電極８１２とゲートポリシリコン電極８１１との間にバリアメタルを挿入しても良く、これにより接合抵抗が下がるので特性向上が図られる。
【０１６３】
また、半導体材料及び絶縁体材料は上述の例示のシリコン及び酸化シリコンに限られない。また、電極８１１，８１１Ｂをポリシリコン以外の電極材料、例えばＷ−ＳｉやＡｌ等で形成しても構わないし、ドレイン電極８３０をＴｉ／Ｎｉ／Ａｕ合金以外の電極材料、例えばＴｉ／Ｎｉ／Ａｇ合金やＡｌ／Ｍｏ／Ｎｉ／Ａｕ合金で形成しても構わない。これらの場合にも既述の効果が得られる。
【０１６４】
【発明の効果】
この発明によれば、写真製版工程を削減できると同時に、かかる工程削減に起因した耐圧の低下を改善することができる。
【図面の簡単な説明】
【図１】実施の形態１に係る電力用半導体装置を説明するための平面図である。
【図２】図１中の破線で囲んだ部分２の拡大図である。
【図３】図２中の３−３線における断面図である。
【図４】図２中の４−４線における断面図である。
【図５】図３の一部拡大図である。
【図６】図１中の破線で囲んだ部分６の断面図である。
【図７】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１５】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１６】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１７】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１８】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図１９】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２０】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２１】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２２】実施の形態１に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２３】実施の形態１に係る電力用半導体装置を説明するためのグラフである。
【図２４】比較用の電力用半導体装置を説明するためのグラフである。
【図２５】実施の形態２に係る電力用半導体装置を説明するための平面図である。
【図２６】図２５中の２６−２６線における断面図である。
【図２７】図２５中の２７−２７線における断面図である。
【図２８】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図２９】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３０】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３１】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３２】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３３】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３４】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３５】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３６】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３７】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３８】実施の形態２に係る電力用半導体装置の製造方法を説明するための断面図である。
【図３９】実施の形態３に係る電力用半導体装置を説明するための平面図である。
【図４０】図３９中の４０−４０線における断面図である。
【図４１】図３９中の４１−４１線における断面図である。
【図４２】実施の形態４に係る電力用半導体装置を説明するための平面図である。
【図４３】図４２中の４３−４３線における断面図である。
【図４４】図４２中の４４−４４線における断面図である。
【図４５】実施の形態５に係る電力用半導体装置を説明するための平面図である。
【図４６】図４５中の４６−４６線における断面図である。
【図４７】図４５中の４７−４７線における断面図である。
【図４８】実施の形態５に係る電力用半導体装置の製造方法を説明するための平面図である。
【図４９】実施の形態５に係る電力用半導体装置の他の製造方法を説明するための平面図である。
【図５０】実施の形態６に係る電力用半導体装置を説明するための平面図である。
【図５１】図５０中の５１−５１線における断面図である。
【図５２】図５０中の５２−５２線における断面図である。
【図５３】実施の形態７に係る電力用半導体装置を説明するための平面図である。
【図５４】図５３中の５４−５４線における断面図である。
【図５５】図５３中の５５−５５線における断面図である。
【図５６】実施の形態８に係る電力用半導体装置を説明するための平面図である。
【図５７】図５６中の５７−５７線における断面図である。
【図５８】図５６中の５８−５８線における断面図である。
【図５９】実施の形態９に係る電力用半導体装置を説明するための平面図である。
【図６０】図５９中の６０−６０線における断面図である。
【図６１】図５９中の６１−６１線における断面図である。
【図６２】図６０の一部拡大図である。
【図６３】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６４】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６５】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６６】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６７】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６８】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図６９】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７０】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７１】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７２】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７３】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７４】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７５】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７６】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７７】実施の形態９に係る電力用半導体装置の製造方法を説明するための断面図である。
【図７８】実施の形態９に係る電力用半導体装置を説明するためのグラフである。
【図７９】実施の形態１０に係る電力用半導体装置を説明するための平面図である。
【図８０】図７９中の８０−８０線における断面図である。
【図８１】図７９中の８１−８１線における断面図である。
【図８２】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８３】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８４】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８５】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８６】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８７】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８８】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図８９】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９０】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９１】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９２】実施の形態１０に係る電力用半導体装置の製造方法を説明するための断面図である。
【図９３】実施の形態１１に係る電力用半導体装置を説明するための平面図である。
【図９４】図９３中の９４−９４線における断面図である。
【図９５】図９３中の９５−９５線における断面図である。
【図９６】実施の形態１２に係る電力用半導体装置を説明するための平面図である。
【図９７】図９６中の９７−９７線における断面図である。
【図９８】図９６中の９８−９８線における断面図である。
【図９９】実施の形態１３に係る電力用半導体装置を説明するための平面図である。
【図１００】図９９中の１００−１００線における断面図である。
【図１０１】図９９中の１０１−１０１線における断面図である。
【図１０２】実施の形態１４に係る電力用半導体装置を説明するための平面図である。
【図１０３】図１０２中の１０３−１０３線における断面図である。
【図１０４】図１０２中の１０４−１０４線における断面図である。
【図１０５】実施の形態１５に係る電力用半導体装置を説明するための平面図である。
【図１０６】図１０５中の１０６−１０６線における断面図である。
【図１０７】図１０５中の１０７−１０７線における断面図である。
【図１０８】実施の形態１６に係る電力用半導体装置を説明するための平面図である。
【図１０９】図１０８中の１０９−１０９線における断面図である。
【図１１０】図１０８中の１１０−１１０線における断面図である。
【図１１１】実施の形態１７に係る電力用半導体装置を説明するための平面図である。
【図１１２】図１１１中の１１２−１１２線における断面図である。
【図１１３】図１１１中の１１３−１１３線における断面図である。
【図１１４】実施の形態１８に係る電力用半導体装置を説明するための平面図である。
【図１１５】図１１４中の１１５−１１５線における断面図である。
【図１１６】図１１４中の１１６−１１６線における断面図である。
【図１１７】実施の形態１９に係る電力用半導体装置を説明するための平面図である。
【図１１８】図１１７中の１１８−１１８線における断面図である。
【図１１９】図１１７中の１１９−１１９線における断面図である。
【図１２０】実施の形態２０に係る電力用半導体装置を説明するための平面図である。
【図１２１】図１２０中の１２１−１２１線における断面図である。
【図１２２】図１２０中の１２２−１２２線における断面図である。
【図１２３】実施の形態２１に係る電力用半導体装置を説明するための平面図である。
【図１２４】図１２３中の１２４−１２４線における断面図である。
【図１２５】図１２３中の１２５−１２５線における断面図である。
【図１２６】実施の形態２２に係る電力用半導体装置を説明するための平面図である。
【図１２７】図１２６中の１２７−１２７線における断面図である。
【図１２８】図１２６中の１２８−１２８線における断面図である。
【図１２９】実施の形態２３に係る電力用半導体装置を説明するための平面図である。
【図１３０】図１２９中の１３０−１３０線における断面図である。
【図１３１】図１２９中の１３１−１３１線における断面図である。
【図１３２】実施の形態２４に係る電力用半導体装置を説明するための平面図である。
【図１３３】図１３２中の１３３−１３３線における断面図である。
【図１３４】図１３２中の１３４−１３４線における断面図である。
【図１３５】実施の形態２５に係る電力用半導体装置を説明するための断面図である。
【図１３６】実施の形態２５に係る電力用半導体装置を説明するための断面図である。
【符号の説明】
５０１〜５２５ 電力用半導体装置、５５０ 素子配置部、５５１ 中央領域、５５２ 外周領域、６１０ エピタキシャル層（第１半導体層）、６１Ｓ 主面、６２０，６２０Ｂ〜６２０Ｆ ｐ型層（第２半導体層）、６２１，６２１Ｂｐベース層（第１部分）、６２１ＢＳ 浅い部分、６２１ＢＤ 深い部分、６２１ｄ，６２２ｄ 空乏層、６２２ 第２部分、６３０ 第３半導体層、７１０，７１０Ｂ，７１０Ｃ 第１絶縁体、７１１ 第１開口、７１２ 第２開口、７１Ｗ 側面、７２０ 第２絶縁体、７２０ｘ 第２絶縁膜、７３０ 第３絶縁体、８００ 電力用半導体素子、８１０，８１０Ｂ ゲート電極（制御電極）、８２０，８２０Ｂ ソース電極（主電極）、８３０ ドレイン電極（主電極）、８４０ ゲート絶縁膜。

Claims (20)

  1. 中央領域及び外周領域を有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置であって、
    前記中央領域と前記外周領域とに渡って設けられた主面を含む、第１導電型の第１半導体層と、
    前記中央領域内に第１開口を有して前記主面上に設けられており、前記第１開口を成す側面を含む、第１絶縁体と、
    前記第１開口を狭めるように前記第１絶縁体の前記側面上に設けられた第２絶縁体と、
    前記主面内に設けられた、前記第１導電型とは反対の第２導電型の第２半導体層と、を備え、
    前記第２半導体層は、前記中央領域内において前記電力用半導体素子の一部を成し前記第１絶縁体に対向するように前記外周領域の側へ延在する、第１部分を含み、
    前記電力用半導体装置は、
    前記主面のうちで前記第１部分の形成領域内に設けられており、前記第１部分の前記形成領域のうちで前記中央領域内において前記電力用半導体素子の他の一部を成し前記第２絶縁体に対向するように前記外周領域の側へ延在する、前記第１導電型の第３半導体層を更に備える、
    電力用半導体装置。
  2. 請求項１に記載の電力用半導体装置であって、
    前記第１絶縁体は、前記第２半導体層の前記第１部分の外側に設けられ前記主面に至る少なくとも１つの第２開口を更に含み、
    前記第２半導体層は、前記少なくとも１つの第２開口に対向して前記主面内に設けられた前記第２導電型の少なくとも１つの第２部分を更に含む、
    電力用半導体装置。
  3. 請求項２に記載の電力用半導体装置であって、
    前記少なくとも１つの第２部分は、前記第１部分と離れて設けられているが、前記電力用半導体装置の動作時には前記少なくとも１つの第２部分付近の空乏層が前記第１部分付近の空乏層に繋がるように設けられている、
    電力用半導体装置。
  4. 請求項３に記載の電力用半導体装置であって、
    前記少なくとも１つの第２部分は、互いに離れて設けられた複数の第２部分を含み、前記複数の第２部分は、前記動作時に各第２部分付近の空乏層が隣の第２部分付近の空乏層と繋がるように設けられている、
    電力用半導体装置。
  5. 請求項２に記載の電力用半導体装置であって、
    前記少なくとも１つの第２部分は、前記第１部分に繋がっている、
    電力用半導体装置。
  6. 請求項２乃至請求項５のいずれかに記載の電力用半導体装置であって、
    前記少なくとも１つの第２開口は、線状又は点状に設けられている、
    電力用半導体装置。
  7. 請求項１乃至請求項６のいずれかに記載の電力用半導体装置であって、
    前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
    前記２つの主電極及び前記制御電極のうちの１つの電極が、前記第１絶縁体を介して前記主面に対向するように且つ前記第２半導体層よりも前記中央領域から遠い側にまで延在するように、設けられている、
    電力用半導体装置。
  8. 請求項１乃至請求項７のいずれかに記載の電力用半導体装置であって、
    前記第２半導体層の前記第１部分は、前記中央領域内の部分よりも深くまで延在する端部を有する、
    電力用半導体装置。
  9. 請求項１乃至請求項８のいずれかに記載の電力用半導体装置であって、
    前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
    前記制御電極は、前記外周領域内には延在していない、
    電力用半導体装置。
  10. 中央領域及び外周領域を有する素子配置部内に電力用半導体素子を含んだ電力用半導体装置の製造方法であって、
    (a)第１導電型の第１半導体層を準備する工程を備え、
    前記第１半導体層は、前記中央領域と前記外周領域とに渡る主面を含み、
    前記製造方法は、
    (b)前記中央領域と前記外周領域とに渡って前記主面上に第１絶縁膜を形成する工程と、
    (c)前記第１絶縁膜を開口して、少なくとも１つの開口を有する第１絶縁体を形成する工程と、
    (d)前記少なくとも１つの開口を介して前記第１導電型とは反対の第２導電型の不純物をイオン注入する工程と、
    (e)前記工程(d)の後に熱処理を実施する工程と、
    (f)前記少なくとも１つの開口を埋めるように第２絶縁膜を形成する工程と、
    (g)前記第２絶縁膜をエッチバックする工程と、を更に備え、
    前記少なくとも１つの開口は、前記中央領域内の第１開口を含み、
    前記工程(c)は、(c)-1)前記第１絶縁膜に前記第１開口を形成する工程を含み、
    前記工程(d)は、(d)-1)前記第１開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２導電型の第２半導体層の第１部分を形成する工程を含み、
    前記工程(g)は、(g)-1)前記第２絶縁膜から、前記第１開口を成す前記第１絶縁体の側面上に第２絶縁体を形成して、前記第１開口を狭める工程を含み、
    前記製造方法は、
    (h)前記工程(g)の後、前記第２絶縁体を有した状態で前記第１開口を介して前記第１導電型の不純物をイオン注入して、前記主面のうちで前記第１部分の形成領域内に前記第１導電型の第３半導体層を形成する工程を更に備える、
    電力用半導体装置の製造方法。
  11. 請求項１０に記載の電力用半導体装置の製造方法であって、
    (i)前記工程(h)の後に前記第１及び第２絶縁体を除去する工程を、更に備える、
    電力用半導体装置の製造方法。
  12. 請求項１０に記載の電力用半導体装置の製造方法であって、
    前記少なくとも１つの開口は、前記外周領域内の少なくとも１つの第２開口を更に含み、
    前記工程(c)は、(c)-2)前記外周領域内において前記第１絶縁膜に前記少なくとも１つの第２開口を形成する工程を更に含み、
    前記工程(d)は、(d)-2)前記少なくとも１つの第２開口を介して前記第２導電型の前記不純物をイオン注入して、前記主面内に前記第２半導体層の少なくとも１つの第２部分を形成する工程を含み、
    前記工程(g)は、(g)-2)前記第２絶縁膜から、前記少なくとも１つの第２開口内に少なくとも１つの第３絶縁体を形成して、前記少なくとも１つの第２開口を閉じる工程を含む、
    電力用半導体装置の製造方法。
  13. 請求項１２に記載の電力用半導体装置の製造方法であって、
    (j)前記工程(h)の後に前記第１乃至第３絶縁体を除去する工程を、更に備える、
    電力用半導体装置の製造方法。
  14. 請求項１２又は請求項１３に記載の電力用半導体装置の製造方法であって、
    前記少なくとも１つの第２部分は、前記第１部分と離れて設けられているが、前記電力用半導体装置の動作時には前記少なくとも１つの第２部分付近の空乏層が前記第１部分付近の空乏層に繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
    電力用半導体装置の製造方法。
  15. 請求項１４に記載の電力用半導体装置の製造方法であって、
    前記少なくとも１つの第２部分は、互いに離れて設けられた複数の第２部分を含み、
    前記動作時に各第２部分付近の空乏層が隣の第２部分付近の空乏層と繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
    電力用半導体装置の製造方法。
  16. 請求項１２又は請求項１３に記載の電力用半導体装置の製造方法であって、
    前記少なくとも１つの第２部分が前記第１部分に繋がるように、前記少なくとも１つの第２開口の位置及び大きさ並びに前記工程(d)-2)及び(e)の条件を設定する、
    電力用半導体装置の製造方法。
  17. 請求項１２乃至請求項１６のいずれかに記載の電力用半導体装置の製造方法であって、
    前記工程(c)-2)は、前記少なくとも１つの第２開口を線状又は点状に形成する工程を含む、
    電力用半導体装置の製造方法。
  18. 請求項１０乃至請求項１７のいずれかに記載の電力用半導体装置の製造方法であって、
    前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
    前記製造方法は、
    (k)前記２つの主電極及び前記制御電極のうちの１つの電極を、前記主面に対向するように且つ前記第２半導体層よりも前記中央領域から遠い側にまで延在するように、形成する工程を更に備える、
    電力用半導体装置の製造方法。
  19. 請求項１０乃至請求項１８のいずれかに記載の電力用半導体装置の製造方法であって、
    前記第２半導体層の前記第１部分は、前記中央領域内の部分よりも深くまで延在する端部を有し、
    前記工程(d)-1)は、
    前記第１部分の前記中央領域内の前記部分を形成する工程と、
    前記第１部分の前記端部を形成する工程と、を含む、
    電力用半導体装置の製造方法。
  20. 請求項１０乃至請求項１９のいずれかに記載の電力用半導体装置の製造方法であって、
    前記電力用半導体素子は、前記第１乃至第３半導体層を前記第１乃至第３半導体層の積層方向において挟み込むように設けられた２つの主電極と、前記２つの主電極間の経路を制御するための制御電極と、を有するＭＩＳ型トランジスタ構造を含んでおり、
    前記製造方法は、
    (l)前記制御電極を前記外周領域内には延在しないように形成する工程を更に備える、
    電力用半導体装置の製造方法。
JP2002374582A 2002-12-25 2002-12-25 電力用半導体装置及び電力用半導体装置の製造方法 Expired - Lifetime JP3931138B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2002374582A JP3931138B2 (ja) 2002-12-25 2002-12-25 電力用半導体装置及び電力用半導体装置の製造方法
TW092113021A TWI225711B (en) 2002-12-25 2003-05-14 Power semiconductor device and method of manufacturing same
US10/437,062 US6927455B2 (en) 2002-12-25 2003-05-14 Power semiconductor device having semiconductor-layer-forming position controlled by ion implantation without using photoresist pattern, and method of manufacturing such power semiconductor device
KR10-2003-0033760A KR100498661B1 (ko) 2002-12-25 2003-05-27 전력용 반도체 장치 및 전력용 반도체 장치의 제조 방법
EP03019304A EP1434273B1 (en) 2002-12-25 2003-08-26 Power semiconductor device and method of manufacturing same
CNB031577415A CN1277317C (zh) 2002-12-25 2003-08-27 功率半导体装置及功率半导体装置的制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002374582A JP3931138B2 (ja) 2002-12-25 2002-12-25 電力用半導体装置及び電力用半導体装置の製造方法

Publications (3)

Publication Number Publication Date
JP2004207476A true JP2004207476A (ja) 2004-07-22
JP2004207476A5 JP2004207476A5 (ja) 2005-07-21
JP3931138B2 JP3931138B2 (ja) 2007-06-13

Family

ID=32463541

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002374582A Expired - Lifetime JP3931138B2 (ja) 2002-12-25 2002-12-25 電力用半導体装置及び電力用半導体装置の製造方法

Country Status (6)

Country Link
US (1) US6927455B2 (ja)
EP (1) EP1434273B1 (ja)
JP (1) JP3931138B2 (ja)
KR (1) KR100498661B1 (ja)
CN (1) CN1277317C (ja)
TW (1) TWI225711B (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130775A (ja) * 2006-11-20 2008-06-05 Toshiba Corp 半導体装置
WO2008139898A1 (ja) * 2007-04-27 2008-11-20 Rohm Co., Ltd. 半導体装置の製造方法および半導体装置
WO2008139897A1 (ja) * 2007-04-27 2008-11-20 Rohm Co., Ltd. 半導体装置の製造方法および半導体装置
JP2013522924A (ja) * 2010-03-23 2013-06-13 アーベーベー・テヒノロギー・アーゲー 電力半導体デバイス

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8629019B2 (en) 2002-09-24 2014-01-14 Vishay-Siliconix Method of forming self aligned contacts for a power MOSFET
US8080459B2 (en) * 2002-09-24 2011-12-20 Vishay-Siliconix Self aligned contact in a semiconductor device and method of fabricating the same
JP2007142138A (ja) * 2005-11-18 2007-06-07 Mitsubishi Electric Corp 半導体装置
US7544545B2 (en) 2005-12-28 2009-06-09 Vishay-Siliconix Trench polysilicon diode
KR101139438B1 (ko) * 2006-01-18 2012-04-27 비쉐이-실리코닉스 고성능 정전 방전 수행용 부동 게이트 구조
US9437729B2 (en) 2007-01-08 2016-09-06 Vishay-Siliconix High-density power MOSFET with planarized metalization
US9947770B2 (en) 2007-04-03 2018-04-17 Vishay-Siliconix Self-aligned trench MOSFET and method of manufacture
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US7750430B2 (en) * 2007-10-31 2010-07-06 Hynix Semiconductor Inc. Semiconductor device and method for fabricating the same
EP2081233A1 (de) * 2007-12-21 2009-07-22 SEMIKRON Elektronik GmbH & Co. KG Leistungsdiode mit grabenförmigen Anodenkontaktbereich
US10600902B2 (en) 2008-02-13 2020-03-24 Vishay SIliconix, LLC Self-repairing field effect transisitor
US9443974B2 (en) * 2009-08-27 2016-09-13 Vishay-Siliconix Super junction trench power MOSFET device fabrication
US9230810B2 (en) 2009-09-03 2016-01-05 Vishay-Siliconix System and method for substrate wafer back side and edge cross section seals
US9431530B2 (en) 2009-10-20 2016-08-30 Vishay-Siliconix Super-high density trench MOSFET
TWI505464B (zh) * 2009-12-03 2015-10-21 Excelliance Mos Corp 功率金氧半導體場效電晶體及其製造方法
JP5656608B2 (ja) * 2010-12-17 2015-01-21 三菱電機株式会社 半導体装置
US8482029B2 (en) * 2011-05-27 2013-07-09 Infineon Technologies Austria Ag Semiconductor device and integrated circuit including the semiconductor device
US8377756B1 (en) 2011-07-26 2013-02-19 General Electric Company Silicon-carbide MOSFET cell structure and method for forming same
CN102522328B (zh) * 2011-12-30 2014-01-29 江苏宏微科技有限公司 Mos器件栅极孔的制作方法
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
WO2016028943A1 (en) 2014-08-19 2016-02-25 Vishay-Siliconix Electronic circuit
JP6534813B2 (ja) * 2015-01-08 2019-06-26 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105225996B (zh) * 2015-09-18 2017-12-12 江苏中科君芯科技有限公司 具有内置二极管的igbt器件背面工艺
CN105280538B (zh) * 2015-09-18 2018-01-30 江苏中科君芯科技有限公司 能实现背面精细化光刻的igbt背面制作方法
CN110447096B (zh) * 2017-08-31 2022-12-27 新电元工业株式会社 半导体装置
KR102680921B1 (ko) * 2018-02-08 2024-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59213168A (ja) * 1983-05-19 1984-12-03 Nec Corp 縦型電界効果トランジスタの製造方法
JPH02186675A (ja) * 1989-01-13 1990-07-20 Toshiba Corp 高耐圧プレーナ型半導体素子およびその製造方法
JPH07131012A (ja) * 1993-11-05 1995-05-19 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
JPH10233503A (ja) * 1997-02-20 1998-09-02 Fuji Electric Co Ltd 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
FR2767964A1 (fr) * 1997-09-04 1999-03-05 St Microelectronics Sa Procede de realisation de la zone de canal d'un transistor dmos
JP2000277531A (ja) * 1999-03-25 2000-10-06 Hitachi Ltd 半導体装置及びその製造方法
US20020030224A1 (en) * 1997-10-02 2002-03-14 Fwu-Iuan Hshieh Mosfet power device manufactured with reduced number of masks by fabrication simplified processes
US6433396B1 (en) * 1999-10-05 2002-08-13 International Rectifier Corporation Trench MOSFET with integrated schottky device and process for its manufacture

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4135955A (en) * 1977-09-21 1979-01-23 Harris Corporation Process for fabricating high voltage cmos with self-aligned guard rings utilizing selective diffusion and local oxidation
JPS58100460A (ja) * 1981-12-11 1983-06-15 Hitachi Ltd 縦形ｍｏｓ半導体装置
US5283201A (en) * 1988-05-17 1994-02-01 Advanced Power Technology, Inc. High density power device fabrication process
US5072266A (en) * 1988-12-27 1991-12-10 Siliconix Incorporated Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry
JP2837033B2 (ja) * 1992-07-21 1998-12-14 三菱電機株式会社 半導体装置及びその製造方法
DE4300806C1 (de) * 1993-01-14 1993-12-23 Siemens Ag Verfahren zur Herstellung von vertikalen MOS-Transistoren
US5684319A (en) * 1995-08-24 1997-11-04 National Semiconductor Corporation Self-aligned source and body contact structure for high performance DMOS transistors and method of fabricating same
KR100334445B1 (ko) 1997-08-29 2002-05-04 다니구찌 이찌로오, 기타오카 다카시 절연 게이트형 반도체장치와 그 제조방법
US6188105B1 (en) * 1999-04-01 2001-02-13 Intersil Corporation High density MOS-gated power device and process for forming same
JP4608133B2 (ja) * 2001-06-08 2011-01-05 ルネサスエレクトロニクス株式会社 縦型ｍｏｓｆｅｔを備えた半導体装置およびその製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59213168A (ja) * 1983-05-19 1984-12-03 Nec Corp 縦型電界効果トランジスタの製造方法
JPH02186675A (ja) * 1989-01-13 1990-07-20 Toshiba Corp 高耐圧プレーナ型半導体素子およびその製造方法
JPH07131012A (ja) * 1993-11-05 1995-05-19 Mitsubishi Electric Corp 絶縁ゲート型半導体装置およびその製造方法
JPH08306937A (ja) * 1995-04-28 1996-11-22 Fuji Electric Co Ltd 高耐圧半導体装置
JPH10233503A (ja) * 1997-02-20 1998-09-02 Fuji Electric Co Ltd 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
FR2767964A1 (fr) * 1997-09-04 1999-03-05 St Microelectronics Sa Procede de realisation de la zone de canal d'un transistor dmos
US20020030224A1 (en) * 1997-10-02 2002-03-14 Fwu-Iuan Hshieh Mosfet power device manufactured with reduced number of masks by fabrication simplified processes
JP2000277531A (ja) * 1999-03-25 2000-10-06 Hitachi Ltd 半導体装置及びその製造方法
US6433396B1 (en) * 1999-10-05 2002-08-13 International Rectifier Corporation Trench MOSFET with integrated schottky device and process for its manufacture

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008130775A (ja) * 2006-11-20 2008-06-05 Toshiba Corp 半導体装置
WO2008139898A1 (ja) * 2007-04-27 2008-11-20 Rohm Co., Ltd. 半導体装置の製造方法および半導体装置
WO2008139897A1 (ja) * 2007-04-27 2008-11-20 Rohm Co., Ltd. 半導体装置の製造方法および半導体装置
JPWO2008139898A1 (ja) * 2007-04-27 2011-01-27 ローム株式会社 半導体装置の製造方法および半導体装置
JP5443978B2 (ja) * 2007-04-27 2014-03-19 ローム株式会社 半導体装置の製造方法および半導体装置
JP5502468B2 (ja) * 2007-04-27 2014-05-28 ローム株式会社 半導体装置の製造方法および半導体装置
JP2013522924A (ja) * 2010-03-23 2013-06-13 アーベーベー・テヒノロギー・アーゲー 電力半導体デバイス

Also Published As

Publication number Publication date
US20040124464A1 (en) 2004-07-01
CN1277317C (zh) 2006-09-27
TW200411935A (en) 2004-07-01
TWI225711B (en) 2004-12-21
EP1434273A2 (en) 2004-06-30
EP1434273A3 (en) 2005-11-30
KR100498661B1 (ko) 2005-07-01
EP1434273B1 (en) 2012-10-24
JP3931138B2 (ja) 2007-06-13
CN1510758A (zh) 2004-07-07
KR20040057877A (ko) 2004-07-02
US6927455B2 (en) 2005-08-09

Similar Documents

Publication Publication Date Title
JP3931138B2 (ja) 電力用半導体装置及び電力用半導体装置の製造方法
US7910990B2 (en) Insulated gate type semiconductor device and method for fabricating the same
JP4860102B2 (ja) 半導体装置
JP4171268B2 (ja) 半導体装置およびその製造方法
JP6055498B2 (ja) 半導体装置
US6825105B2 (en) Manufacture of semiconductor devices with Schottky barriers
JP5649597B2 (ja) トレンチｍｉｓデバイスの終端領域の作製プロセスおよび、ｍｉｓデバイスを含む半導体ダイとその形成方法
JP6855793B2 (ja) 半導体装置
JP2000156503A (ja) Ｍｏｓゲートデバイスおよびその製造プロセス
JP5742627B2 (ja) 半導体装置および半導体装置の製造方法
JPH10270370A (ja) 不純物の拡散方法ならびに半導体装置およびその製造方法
WO2006135861A2 (en) Power semiconductor device
US6878997B2 (en) Compensation component and method for fabricating the component
JPH09260659A (ja) 半導体素子およびその製造方法
JP2002505811A (ja) 電界効果半導体装置の製造方法
JP2016092331A (ja) 半導体装置
CN111969036A (zh) 一种高uis耐性的vdmosfet器件及其制备方法
JPH01164068A (ja) 半導体装置
JP2003168798A (ja) Ｍｏｓ電界効果トランジスタ
JP2012190853A (ja) パワー半導体装置及びその製造方法
JP2008034449A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041208

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041208

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050722

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050823

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051006

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070306

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070312

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 3931138

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100316

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110316

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120316

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130316

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140316

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term