CN1277317C - 功率半导体装置及功率半导体装置的制造方法 - Google Patents

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Abstract

本发明提供一种削减照相制版工序的同时，改善由于该工序的削减而引起的耐压下降的功率半导体装置。在外延层(610)的主面(61S)上形成在中央区域(551)内设开口第一绝缘体(710)。接着，通过第一绝缘体(710)的上述开口离子注入p型杂质，然后通过热处理，在主面(61S)内形成p基底层(621)。然后，填埋上述开口而形成绝缘膜，并通过对该膜进行深蚀刻在第一绝缘体(710)的侧面(71W)上形成第二绝缘体(720)。接着，在设有第二绝缘体(720)的状态下通过上述开口离子注入n型杂质，然后通过热处理，在p基底层(621)的主面(61S)内形成n+源极层(630)。

Description

功率半导体装置及功率半导体装置的制造方法
技术领域
本发明涉及功率半导体装置及其制造方法，并涉及一种减少照相制版工序、同时改善由于该工序的减少而引起的耐压下降的技术。
背景技术
传统的功率MOSFET(Metal Oxide Semiconductor Field EffectTransistor：金属氧化物半导体场效应晶体管)按如下所述的方法制造。
首先，在n+型硅衬底上外延生长n-型硅层。接着，在上述外延层的主面上形成硅氧化膜(以下称为“氧化膜”)。然后，利用照相制版术在氧化膜上形成光刻胶图案，并以该光刻胶图案作为掩模，对氧化膜中的的元件配置部的中央区域内的部分进行蚀刻，形成开口。此时，用剩下的氧化膜覆盖(遮掩)外延层中的位于元件配置部的外围区域(周边区域)内的部分。然后，以光刻胶图案和开口的氧化膜作为掩模离子注入p型杂质(例如硼)，之后通过热处理，在外延层的主面内形成功率MOSFET的p基底层。其后，除去光刻胶图案。
接着，利用照相制版术，形成在中央区域内有开口的光刻胶图案。此时，所形成的光刻胶图案的开口比上述氧化膜的开口窄，因此，用光刻胶图案不仅覆盖上述氧化膜，而且，也覆盖p基底层中上述氧化膜的开口附近的部分。然后，以该光刻胶图案作为掩模，离子注入n型杂质(砷)，之后通过热处理，在p基底层的主面内形成功率MOSFET的n+源极层。其后，除去光刻胶图案。
接着，通过CVD(Chemical Vapor Deposition：化学气相淀积)法全面形成绝缘膜，以覆盖上述氧化膜和在该氧化膜的开口内露出的主面。接着，利用照相制版术在该绝缘膜上形成对应栅沟槽的设有开口的光刻胶图案，并以该光刻胶图案作为掩模对上述绝缘膜进行蚀刻。在除去光刻胶图案后，以图案化的绝缘膜作为掩模，对n+源极层、p基底层及外延层进行蚀刻，形成栅沟槽。然后，除去作为掩模而使用的绝缘膜，并在露出的表面上形成栅氧化膜。
接着，通过CVD法淀积n型多晶硅，以填充栅沟槽并达到高于主面的上方，其后，深蚀刻(etch back)至预定的厚度。然后，利用照相制版术形成光刻胶图案，以将从沟道内填高至上述氧化膜上的多晶硅部分覆盖。其后，以该光刻胶图案作为掩模，对多晶硅进行干法刻蚀至与主面相同的高度或者以下。从而，形成多晶硅栅电极。而且，为了使MOS晶体管正常动作，将沟槽内多晶硅的上面设在高于p基底层和n+源极层之间的结面(junction face)的上方。其后，除去光刻胶图案。
然后，在露出多晶硅的表面上形成盖氧化膜(cap oxide)，并通过CVD法淀积作为层间绝缘膜的BPSG(Boro-Phospho Silicate Glass：硼磷硅玻璃)。
接着，利用照相制版术，在层间绝缘膜上形成设有源接触孔用开口和栅接触孔用开口的光刻胶图案。然后，以该光刻胶图案作为掩模对层间绝缘膜等进行蚀刻，形成源接触孔和栅接触孔。然后，除去光刻胶图案。再有，源接触孔在多晶硅栅电极附近贯通n+源极层而到达p基底层地形成。另外，栅接触孔形成在外围区域内的氧化膜上，使多晶硅栅电极中从栅沟槽填高的部分在该孔内露出。
接着，用溅射法全面蒸镀导电的Al-Si膜，以填充源接触孔和栅接触孔，并利用照相制版术在该Al-Si膜上形成光刻胶图案。然后，通过以光刻胶图案作为掩模进行蚀刻，由Al-Si膜形成铝源电极和铝栅电极。然后，除去光刻胶图案。
然后，通过溅射法在衬底的外延层的相反侧的表面上，全面淀积导电的Ti/Ni/Au合金，形成漏电极。
经过以上的工序，传统的功率MOSFET就告完成。
这里，就上述传统的功率MOSFET的耐压进行说明。在铝源电极设定于接地(地线)电位上，漏电极设定于正电位上的状态下，在p基底层和外延层之间的结部上产生耗尽层。一般来说，耗尽层与施加电压的1/2次幂成比例地扩展，因此，电流也与电压的1/2次幂成比例地增加。如果继续增加电压使加在耗尽层的电场强度超过某一定值时，就产生雪崩击穿现象。为了防止产生雪崩击穿现象，通常使用雪崩击穿电压的约80％的电压。此时，由于p基底层的外端具有曲率，因此，加在耗尽层的电场将进一步增强，击穿电压变得比一维的pn结耐压小。因此，就提出了提高具有曲率的功率设备的击穿电压的若干种结构。作为代表性的结构，提出了一般广泛使用的场环(field ring)结构(或保护环(guard ring)结构)和场电极(field plate)结构。根据场环结构，通过在形成主结的p基底层的外围设置多浮置状态(multiple floating state)的p型层，缓和曲率并均匀保持耗尽层。并且，根据场电极结构，通过在p基底层的正上方和外侧隔着绝缘膜配置电极，并在该电极上提供负电压，使耗尽层容易向外侧延伸，从而缓和曲率。
再有，上述传统的制造方法例如在日本专利文献1(国际公开第99/12214号小册子)中作了介绍。
上述传统的功率MOSFET的制造方法包括六个照相制版工序。即：
1.形成p基底层的工序；
2.形成n+源极层的工序；
3.形成栅沟槽的工序；
4.多晶硅栅电极的图案化工序；
5.形成接触孔工序；以及
6.铝电极的图案化工序。
这里，为了减少制造工序的数量，如果省略形成n+源极层时的照相制版工序，就产生如下问题。即，n+源极层的离子注入，是通过将在离子注入p基底层时所使用的上述氧化膜原封不动地再作为掩模进行自对准来执行(双扩散结构)。这时，与使用已述的n+源极层用掩模(即设有比氧化膜更窄的开口的光刻胶图案)的场合相比，n+源极层的外端更接近于p基底层的外端。也就是说，在外围部分p基底层的宽度变窄了，换言之，p基底层的外围和n+源极层的外围之间的距离变短了。因而，很容易产生穿通现象(punch-through)，从而降低了耐压。
发明内容
本发明鉴于以上问题而提出，其目的在于提供一种能够减少照相制版工序，同时能够改善由于该工序的减少而引起的耐压下降的功率半导体装置及其制造方法。
本发明的功率半导体装置，是一种在设有中央区域和外围区域的元件配置部内含有功率半导体元件的功率半导体装置，其中设有：第一导电型的第一半导体层、第一绝缘体、第二绝缘体、与第一导电型相反的第二导电型的第二半导体层以及第一导电型的第三半导体层。所述第一半导体层包括横跨所述中央区域和所述外围区域设置的主面。所述第一绝缘体设置在所述主面上，在所述中央区域内设有第一开口，它包含形成所述第一开口的侧面。所述第二绝缘体设置在所述第一绝缘体的所述侧面上，使所述第一开口变窄。所述第二半导体层设置在所述主面内。所述第二半导体层包括第一部分，该第一部分在所述中央区域内构成所述功率半导体元件的一部分，与所述第一绝缘体相面对地向所述外围区域侧延伸。所述第三半导体层设置在所述主面中的所述第一部分的形成区域内，并在所述第一部分的所述形成区域中的所述中央区域内，形成所述功率半导体元件的另一部分，并与所述第二绝缘体相面对地向所述外围区域侧延伸。
另外，本发明的功率半导体装置的制造方法，包括如下的工序(a)～(h)。其中，所述功率半导体装置在设有中央区域和外围区域的元件配置部内含有功率半导体元件。所述工序(a)是准备第一导电型的第一半导体层的工序。再有，所述第一半导体层含有横跨所述中央区域和所述外围区域的主面。所述工序(b)是横跨所述中央区域和所述外围区域在所述主面上形成第一绝缘膜的工序。所述工序(c)是对所述第一绝缘膜进行开口，从而形成至少设有一个开口的第一绝缘体的工序。所述工序(d)是经由所述至少一个开口离子注入与所述第一导电型相反的第二导电型杂质的工序。所述工序(e)是在所述工序(d)之后实施热处理的工序。所述工序(f)是填充所述至少一个开口而形成第二绝缘膜的工序。所述工序(g)是对所述第二绝缘膜进行深蚀刻的工序。再有，所述至少一个开口中包括所述中央区域内的第一开口。这里，所述工序(c)包含：在所述第一绝缘膜上形成所述第一开口的工序(c)-1)。并且，所述工序(d)包含：经由所述第一开口离子注入所述第二导电型的所述杂质，在所述主面内形成所述第二导电型的第二半导体层的第一部分的工序(d)-1)。并且，所述工序(g)包含：在形成所述第一开口的所述第一绝缘体的侧面上，由所述第二绝缘膜形成第二绝缘体，将所述第一开口变窄的工序(g)-1)。所述工序(h)是在所述工序(g)之后以设有所述第二绝缘体的状态，经由所述第一开口离子注入所述第一导电型的杂质，并在所述主面中所述第一部分的形成区域内形成所述第一导电型的第三半导体层的工序。
附图说明
图1是说明第一实施例的功率半导体装置的平面图。
图2是图1中的虚线所围的部分2的放大图。
图3是沿图2中的3-3线处的截面图。
图4是沿图2中的4-4线处的截面图。
图5是图3的局部放大图。
图6是图1中的虚线所围的部分6的截面图。
图7是说明第一实施例的功率半导体装置的制造方法的截面图。
图8是说明第一实施例的功率半导体装置的制造方法的截面图。
图9是说明第一实施例的功率半导体装置的制造方法的截面图。
图10是说明第一实施例的功率半导体装置的制造方法的截面图。
图11是说明第一实施例的功率半导体装置的制造方法的截面图。
图12是说明第一实施例的功率半导体装置的制造方法的截面图。
图13是说明第一实施例的功率半导体装置的制造方法的截面图。
图14是说明第一实施例的功率半导体装置的制造方法的截面图。
图15是说明第一实施例的功率半导体装置的制造方法的截面图。
图16是说明第一实施例的功率半导体装置的制造方法的截面图。
图17是说明第一实施例的功率半导体装置的制造方法的截面图。
图18是说明第一实施例的功率半导体装置的制造方法的截面图。
图19是说明第一实施例的功率半导体装置的制造方法的截面图。
图20是说明第一实施例的功率半导体装置的制造方法的截面图。
图21是说明第一实施例的功率半导体装置的制造方法的截面图。
图22是说明第一实施例的功率半导体装置的制造方法的截面图。
图23是说明第一实施例的功率半导体装置的曲线图。
图24是说明比较用功率半导体装置的曲线图。
图25是说明第二实施例的功率半导体装置的平面图。
图26是沿图25中的26-26线处的截面图。
图27是沿图25中的27-27线处的截面图。
图28是说明第二实施例的功率半导体装置的制造方法的截面图。
图29是说明第二实施例的功率半导体装置的制造方法的截面图。
图30是说明第二实施例的功率半导体装置的制造方法的截面图。
图31是说明第二实施例的功率半导体装置的制造方法的截面图。
图32是说明第二实施例的功率半导体装置的制造方法的截面图。
图33是说明第二实施例的功率半导体装置的制造方法的截面图。
图34是说明第二实施例的功率半导体装置的制造方法的截面图。
图35是说明第二实施例的功率半导体装置的制造方法的截面图。
图36是说明第二实施例的功率半导体装置的制造方法的截面图。
图37是说明第二实施例的功率半导体装置的制造方法的截面图。
图38是说明第二实施例的功率半导体装置的制造方法的截面图。
图39是说明第三实施例的功率半导体装置的平面图。
图40是沿图39中的40-40线处的截面图。
图41是沿图39中的41-41线处的截面图。
图42是说明第四实施例的功率半导体装置的平面图。
图43是沿图42中的43-43线处的截面图。
图44是沿图42中的44-44线处的截面图。
图45是说明第五实施例的功率半导体装置的平面图。
图46是沿图45中的46-46线处的截面图。
图47是沿图45中的47-47线处的截面图。
图48是说明第五实施例的功率半导体装置的制造方法的截面图。
图49是说明第五实施例的功率半导体装置的另一制造方法的截面图。
图50是说明第六实施例的功率半导体装置的平面图。
图51是沿图50中的51-51线处的截面图。
图52是沿图50中的52-52线处的截面图。
图53是说明第七实施例的功率半导体装置的平面图。
图54是沿图53中的54-54线处的截面图。
图55是沿图53中的55-55线处的截面图。
图56是说明第八实施例的功率半导体装置的平面图。
图57是沿图56中的57-57线处的截面图。
图58是沿图56中的58-58线处的截面图。
图59是说明第九实施例的功率半导体装置的平面图。
图60是沿图59中的60-60线处的截面图。
图61是沿图59中的61-61线处的截面图。
图62是图60的局部放大图。
图63是说明第九实施例的功率半导体装置的制造方法的截面图。
图64是说明第九实施例的功率半导体装置的制造方法的截面图。
图65是说明第九实施例的功率半导体装置的制造方法的截面图。
图66是说明第九实施例的功率半导体装置的制造方法的截面图。
图67是说明第九实施例的功率半导体装置的制造方法的截面图。
图68是说明第九实施例的功率半导体装置的制造方法的截面图。
图69是说明第九实施例的功率半导体装置的制造方法的截面图。
图70是说明第九实施例的功率半导体装置的制造方法的截面图。
图71是说明第九实施例的功率半导体装置的制造方法的截面图。
图72是说明第九实施例的功率半导体装置的制造方法的截面图。
图73是说明第九实施例的功率半导体装置的制造方法的截面图。
图74是说明第九实施例的功率半导体装置的制造方法的截面图。
图75是说明第九实施例的功率半导体装置的制造方法的截面图。
图76是说明第九实施例的功率半导体装置的制造方法的截面图。
图77是说明第九实施例的功率半导体装置的制造方法的截面图。
图78是说明第九实施例的功率半导体装置的曲线图。
图79是说明第十实施例的功率半导体装置的平面图。
图80是沿图79中的80-80线处的截面图。
图81是沿图79中的81-81线处的截面图。
图82是说明第十实施例的功率半导体装置的制造方法的截面图。
图83是说明第十实施例的功率半导体装置的制造方法的截面图。
图84是说明第十实施例的功率半导体装置的制造方法的截面图。
图85是说明第十实施例的功率半导体装置的制造方法的截面图。
图86是说明第十实施例的功率半导体装置的制造方法的截面图。
图87是说明第十实施例的功率半导体装置的制造方法的截面图。
图88是说明第十实施例的功率半导体装置的制造方法的截面图。
图89是说明第十实施例的功率半导体装置的制造方法的截面图。
图90是说明第十实施例的功率半导体装置的制造方法的截面图。
图91是说明第十实施例的功率半导体装置的制造方法的截面图。
图92是说明第十实施例的功率半导体装置的制造方法的截面图。
图93是说明第十一实施例的功率半导体装置的平面图。
图94是沿图93中的94-94线处的截面图。
图95是沿图93中的95-95线处的截面图。
图96是说明第十二实施例的功率半导体装置的平面图。
图97是沿图96中的97-97线处的截面图。
图98是沿图96中的98-98线处的截面图。
图99是说明第十三实施例的功率半导体装置的平面图。
图100是沿图99中的100-100线处的截面图。
图101是沿图99中的101-101线处的截面图。
图102是说明第十四实施例的功率半导体装置的平面图。
图103是沿图102中的103-103线处的截面图。
图104是沿图102中的104-104线处的截面图。
图105是说明第十五实施例的功率半导体装置的平面图。
图106是沿图105中的106-106线处的截面图。
图107是沿图105中的107-107线处的截面图。
图108是说明第十六实施例的功率半导体装置的平面图。
图109是沿图108中的109-109线处的截面图。
图110是沿图108中的110-110线处的截面图。
图111是说明第十七实施例的功率半导体装置的平面图。
图112是沿图111中的112-112线处的截面图。
图113是沿图111中的113-113线处的截面图。
图114是说明第十八实施例的功率半导体装置的平面图。
图115是沿图114中的115-115线处的截面图。
图116是沿图114中的116-116线处的截面图。
图117是说明第十九实施例的功率半导体装置的平面图。
图118是沿图117中的118-118线处的截面图。
图119是沿图117中的119-119线处的截面图。
图120是说明第二十实施例的功率半导体装置的平面图。
图121是沿图120中的121-121线处的截面图。
图122是沿图120中的122-122线处的截面图。
图123是说明第二十一实施例的功率半导体装置的平面图。
图124是沿图123中的124-124线处的截面图。
图125是沿图123中的125-125线处的截面图。
图126是说明第二十二实施例的功率半导体装置的平面图。
图127是沿图126中的127-127线处的截面图。
图128是沿图126中的128-128线处的截面图。
图129是说明第二十三实施例的功率半导体装置的平面图。
图130是沿图129中的130-130线处的截面图。
图131是沿图129中的131-131线处的截面图。
图132是说明第二十四实施例的功率半导体装置的平面图。
图133是沿图132中的133-133线处的截面图。
图134是沿图132中的134-134线处的截面图。
图135是说明第二十五实施例的功率半导体装置的截面图。
图136是说明第二十五实施例的功率半导体装置的截面图。
[符号说明]
501～525：功率半导体装置；550：元件配置部分；551：中央区域；552：外围区域；610：外延层(第一半导体层)；61S：主面；620、620B～620F：p型层(第二半导体层)；621、621B：p基底层(第一部分)；621BS：较浅部分；621BD：较深部分；621d、622d：耗尽层；622：第二部分；630：第三半导体层；710、710B、710C：第一绝缘体；711：第一开口；712：第二开口；71W：侧面；720：第二绝缘体；720x：第二绝缘膜；730：第三绝缘体；800：功率半导体元件；810、810B：栅电极(控制电极)；820、820B：源电极(主电极)；830：漏电极(主电极)；840：栅极绝缘膜。
具体实施方式
第一实施例
图1是说明第一实施例的功率半导体装置(以下简单称为“半导体装置”)501的平面图。
如图1所示，半导体装置501大致区分为元件配置部550和围绕该元件配置部550的切割部560。而且，元件配置部550包括中央区域(或单元区域)551和围绕该中央区域551的外围区域552。
在图2，表示了图1中虚线所围的部分2(中央区域551和外围区域552之间的界线附近的部分)的放大平面图。另外，在图3表示了图2中沿3-3线处的截面图(硅台面区域)，在图4表示了图2中沿4-4线处的截面图，在图5放大表示了图3(或图4)中的一部分。另外，在图6表示了图1中虚线所围的部分6(中央区域551)的放大图。还有，在图2和后述同样的平面图中，为了便于说明，省略了绝缘膜840、850、860等图示，并对电极820等作了破断表示。另外，为了避免附图的复杂性，省略了例如对图3中的第二绝缘体720等较小部分的剖面线。
为便于说明，在以下的说明中将栅电极(控制电极)810用栅沟槽(以下简单称为“沟槽”)813的最外端位置，选定为中央区域551和外围区域552之间的界线，但该界线并不限定于此。例如，也可以将第一绝缘体710的侧面71W(参照图5)位置选定为上述界线。另外，例如也可以将第二绝缘体720中离第一绝缘体710较远侧端的位置选定为上述界线。
在半导体装置501的元件配置部550内，形成具有MOS型晶体管结构(后述)的功率半导体元件(以下简单称为“半导体元件”)800，本例中，列举n沟槽型功率MOSFET(Metal-Oxide-Semiconductor FieldEffect Transistor)作为该半导体元件800。半导体元件800的MOS型晶体管结构形成于中央区域551。
如图2～图6所示，半导体装置501包括由含有高浓度的n型(第一导电型)杂质的n+型硅衬底600和在该衬底600的主面上配置的n-型硅的外延层(第一半导体层)610构成的衬底，而在该两层结构的衬底上形成各种元件。而且，该两层结构的衬底的范围横跨元件配置部550和切割部560(包括了元件配置部550和切割部560)，因此，外延层610的主面(与衬底600接触的主面相反侧的主面)61S的范围横跨元件配置部550和切割部560。
在外围区域552内，外延层610的主面61S上，例如配置了由硅氧化物形成的膜状的第一绝缘体710。第一绝缘体710在中央区域551内设有开口(第一开口)711(参照后述的图8)，从俯视图上来看，具有围绕中央区域551内的MOS型晶体管结构的形状。而且，第一绝缘体710设有形成开口711的侧面71W(参照图5)，该侧面71W朝向中央区域551(的中央)侧。
在第一绝缘体710的侧面71W上，配置了与外延层610的主面61S接触的例如由硅氧化物形成的第二绝缘体720，因此，开口711由于第二绝缘体720而变窄。第二绝缘体720具有与所谓侧壁衬垫(设置在MOSFET的栅极旁边，并用于形成例如LDD(Lightly Doped Drain)区域)相同的形状。在图示的例中，第二绝缘体720具有与第一绝缘体710大致相同的高度(在主面61S的法线方向上的尺寸。在图3～图5中的纵方向)，而且，在高度方向上离主面61S越远其宽度(与主面61S平行且与侧面71W相交(相互垂直)的方向上的尺寸。在图3～图5中的横方向)越小。并且，在图中所表示的第二绝缘体720的中央区域551侧的面(侧面)为平面(因此，截面形状为三角形)，但是，该面也可以是曲面。
在外延层610的主面61S内，形成由p型(第二导电型)杂质例如含有硼的p型硅构成的p型层(第二半导体层)620，p型层620由功率MOSFET的p基底层(第一部分)621形成。p基底层621从主面61S起以预定深度形成，但不会延伸到衬底600。另外，p基底层621设置在整个中央区域551内，同时延伸到外围区域552侧(这里是指外围区域552内)。此时，p基底层621的端部(外端)延伸至面对第一绝缘体710中第二绝缘体720附近的端部的位置。p基底层621在中央区域551内构成MOS型晶体管结构的一部分。
在以下的说明中，可以把外延层610的主面61S中形成p型层620的区域表示为“p型层620的主面61S”，也可以同样表示为“p基底层621的主面61S”。
另外，在p基底层621的主面61S内，形成n型杂质例如含有高浓度砷的n+型硅层(第三半导体层)630。由于该n+型硅层630形成功率MOSFET的n+源极层，因此，以下将该层630称为“n+源极层630”。n+源极层630从主面61S起以预定深度形成，但不会延伸到p基底层621的底部，也就是说，其深度小于p基底层621且不会超过该p基底层621。另外，n+源极层630设置在中央区域551内，同时延伸到外围区域552侧(这里是指外围区域552内)。此时，n+源极层630的端部(外端)设在面对第二绝缘体720、但不与第一绝缘体710相面对的位置上。n+源极层630在中央区域551内构成MOS型晶体管结构的一部分。
在以下的说明中，可以把外延层610的主面61S中的n+源极层630形成区域表示为“n+源极层630的主面61S”。
而且，如图2所示，从俯视图上来看栅沟槽813以网状形成于中央区域551内。如图3、图4和图6所示，沟槽813从主面61S贯通源极层630和p基底层621并到达外延层610的深度延伸形成。但是，沟槽813不到达衬底600。在沟槽813的内表面上，例如配置了由氧化硅构成的栅绝缘膜840，而在栅绝缘膜840上，配置了由高浓度掺杂的多晶硅形成的多晶硅栅电极811，从而将栅沟槽813填充。再有，该多晶硅栅电极811与栅极焊盘570(参照图1)连接。
如图3～图5所示，栅绝缘膜840从沟槽813内连续延伸至主面61S上。具体地说，栅绝缘膜840延伸至n+源极层630的主面61S上，而且，其端部与第二绝缘体720接触。栅绝缘膜840比第一绝缘体710薄。另外，如图2～图5所示，多晶硅栅电极811也引出到沟槽813之外，并覆盖在栅绝缘膜840上、第二绝缘体720上以及第一绝缘体710上，而且，与这些部分840、720、710相接触。
为达到绝缘目的而配置的盖氧化膜850，将多晶硅栅电极811覆盖。另外，配置了例如由BPSG(Boro-Phospho Silicate Glass：硼磷硅玻璃)形成的层间绝缘膜860，以在主面61S侧覆盖外延层610。
在外围区域552内形成栅接触孔819，该栅接触孔819贯通层间绝缘膜860、盖氧化膜850以及多晶硅栅电极811、但不到达主面61S。如图2所示，这里例示了从俯视图上来看是线状的栅接触孔819。然后，在层间绝缘膜860上形成例如由导电的Al-Si形成的铝栅电极812，以在栅接触孔819内与多晶硅栅电极811接触。
此时，多晶硅栅电极811的引出沟槽813外的部分，隔着栅绝缘膜840、第二绝缘体720以及第一绝缘体710，面对着主面61S延伸，而且，从中央区域551延伸到比p型层620(即p基底层621)更远的一侧。另外，铝栅电极812隔着多晶硅栅电极811的引出沟槽813外的部分，与主面61S相面对地设置。铝栅电极812从沟槽813的最外端附近起，朝着远离中央区域551一侧并超过p型层620的配置位置向前延伸。
这里，在功率半导体装置501中，由多晶硅栅电极811和铝栅电极812构成的栅电极810，将形成后述的MOS型晶体管结构的控制电极810。此时，功率半导体装置501的栅电极810，隔着主面61S上的栅绝缘膜840部分和第一与第二绝缘体710、720，与主面61S相面对地设置，而且，从中央区域551延伸至比p型层620更远的一侧(超过p型层620的配置位置向前延伸)。再有，铝栅电极812具有使多晶硅栅电极811的布线电阻降低的作用。
另一方面，如图2、图4及图6所示，在中央区域551内形成源接触孔829，该孔贯通层间绝缘膜860、栅绝缘膜840在主面61S上的部分以及n+源极层630，并到达p基底层621。该源接触孔829设置在网状的多晶硅栅电极811的网孔部分(图2中例示了从俯视图上来看为方形的情况)，从而使n+源极层630在多晶硅栅电极811的附近留下。而且，例如由导电的Al-Si形成的源电极(主电极)820形成于在中央区域551内的层间绝缘膜860上，以在各源接触孔829内与n+源极层630和p基底层621相接触。再有，在半导体装置501中源电极820不延伸到外围区域552内。
而且，例如由Ti/Ni/Au合金形成的漏电极(主电极)830，横跨中央区域551和外围区域552地配置在衬底600上。
此时，在半导体层610、620、630的堆积方向(换言之即主面61S的法线方向)上，源电极820和漏电极830夹着半导体层610、620、630而设置。
这里，栅电极810、栅绝缘膜840及半导体层610、620、630构成功率半导体元件800(此例为n沟槽型功率MOSFET)中的MOS晶体管结构。于是，形成一种流过源电极820和漏电极830之间的主路径的主电流由栅电极810(的沟槽813内的部分)更具体地说是被施加在栅电极810的电压控制的MOS型晶体管结构。
接着，参照图7～图22的截面图就功率半导体装置501的制造方法进行说明。再有，图7～图22中的(a)对应于图3，图7～图22中的(b)对应于图4，图7～图22中的(c)对应于图6。
首先，准备含有高浓度n型杂质的n+型硅衬底600，并在该衬底600的主面上外延生长n-型硅层(第一半导体层)610(参照图7)。还有，该衬底600和外延层610包含元件配置部550和切割部560，外延层610的主面61S跨越元件配置部550和切割部560。
接着，例如将由氧化硅构成的第一绝缘膜和光刻胶膜，依次在外延层610的主面61S上全面地形成(因此，第一绝缘膜和光刻胶膜横跨中央区域551和外围区域552地设置)。接着，利用照相制版术对上述光刻胶膜制作图案，形成对应于已述的第一绝缘体710的光刻胶图案900(参照图8)。然后，以光刻胶图案900作为掩模进行蚀刻，在第一绝缘膜上中央区域551内形成开口(第一开口)711(参照图8)。从而，第一绝缘膜上外围区域552内所剩的部分成为第一绝缘体710(参照图8)。然后，除去光刻胶图案900。
接着，以第一绝缘体710作为掩模，也就是通过第一绝缘体710的开口711离子注入p型杂质(例如硼)，然后进行热处理，在外延层610的主面61S内形成p型层(第二半导体层)620的p基底层(第一部分)621(参照图9)。
其后，通过CVD(Chemical Vapor Deposition：化学汽相淀积)法将开口711填充，形成例如由氧化硅构成的第二绝缘膜720x(参照图10)。此时，与主面61S相接触地形成第二绝缘膜720x和开口711内露出的侧面71W(参照图9)。然后，通过干法刻蚀法对第二绝缘膜720x进行深蚀刻，在开口711内露出p基底层621，同时由第二绝缘膜720x在侧面71W(参照图9)上形成第二绝缘体720(参照图11)。结果，开口711由于第二绝缘体720而变窄。
接着，在设有第二绝缘体720的状态下通过开口711离子注入n型杂质(例如砷)，然后，通过热处理，在p基底层621的主面61S内形成n+源极层630(参照图12)。
然后，用CVD法形成硅氧化膜911，以全面覆盖露出n+源极层630的主面61S和第一与第二绝缘体710、720。接着，利用照相制版术，在氧化膜911上形成对应于栅沟槽813的图形的光刻胶图案901。然后，以光刻胶图案901作为掩模，用干法刻蚀法对氧化膜911制作图案(参照图13)。
除去光刻胶图案901之后，以被图案化的氧化膜911作为掩模，对外延层610(更具体地说，是n+源极层630、p基底层621及外延层610)进行蚀刻，形成栅沟槽813(参照图14)。然后，将氧化膜911蚀刻掉。
接着，在外延层610的露出表面(更具体地说，n+源极层630、p基底层621、以及外延层610的各露出表面)上例如实施热氧化，形成栅绝缘膜840(参照图15)。
然后，用CVD法形成高浓度掺杂的多晶硅膜811x，填充栅沟槽813并进而配置在第一和第二绝缘体710、720上(参照图16)。
然后，利用照相制版术形成光刻胶图案902，以覆盖栅沟槽813内的端部和与该端部连续的、第一和第二绝缘体710、720上的多晶硅膜811x部分(参照图17)。然后，以光刻胶图案902作为掩模对多晶硅膜811x进行干法刻蚀，形成多晶硅栅电极811(参照图17)。再有，为了使MOS晶体管正常动作，对多晶硅膜811x进行深蚀刻，使栅沟槽813内的多晶硅栅电极811的上面，位于p基底层621和n+源极层630间的结面之上方，且位于主面61S之下方。
除去光刻胶图案902之后，为对多晶硅栅电极811的露出面加以绝缘，形成盖氧化膜850(参照图18)。另外，通过CVD法形成例如由BPSG构成的层间绝缘膜860，以覆盖多晶硅栅电极811等(参照图18)。
接着，利用照相制版术，在层间绝缘膜860上形成设有栅接触孔819用和源接触孔829用开口的光刻胶图案903(参照图19)。然后，以光刻胶图案903作为掩模进行干法刻蚀，使层间绝缘膜860和盖氧化膜850开口(参照图19)。
除去光刻胶图案903之后，以开口的层间绝缘膜860作为掩模对多晶硅栅电极811和n+源极层630进行蚀刻，形成栅接触孔819和源接触孔829(参照图20)。而且，该源接触孔829为贯通n+源极层630并使p基底层621在该孔829内露出而形成。
接着，在层间绝缘膜860的整个面上，通过溅射法蒸镀导电的Al-Si膜，以填充栅接触孔819和源接触孔829，并利用照相制版术在该Al-Si膜上形成光刻胶图案904(参照图21)。然后，以光刻胶图案904作为掩模进行蚀刻，由Al-Si膜形成已述配置形态的铝栅电极812和源电极820(参照图21)。另外，通过控制多晶硅栅电极811和铝栅电极812的图案化形状，能够得到具有上述结构的、即隔着栅绝缘膜840的主面61S上的部分和第一与第二绝缘体710、720与主面61S相面对的、从中央区域551延伸至比p型层620更远的一侧的栅电极810。其后，将除去光刻胶图案904。
然后，在衬底600的远离外延层610的一侧的主面上，通过溅射法全面蒸镀导电的Ti/Ni/Au合金，形成漏电极830(参照图22)。
如上所述，在功率半导体装置501中，通过设有第二绝缘体720的开口711，离子注入n+源极层630用n型杂质(参照图12)。此时，由于通过第二绝缘膜720x的深蚀刻形成第二绝缘体720(参照图10和图11)，不使用照相制版术，因此，与传统的制造方法不同。从而，可降低成本。此外，消除了照相制版术所要求的高精度的位置调整，从而提高了成品率。
而且，与通过不使用第二绝缘体720的已述的制造方法(将p基底层用离子注入掩模照原样地再用于n+源极层的离子注入)制造的半导体装置相比，半导体装置501不容易发生击穿，从而提高了耐压。这是因为：如上所述，以第一和第二绝缘体710、720作为掩模进行形成n+源极层630的离子注入，能够使p型层620(p基底层621)的外端的宽度W1(参照图3和图4)，即p型层620的外围与n+源极层630的外围之间的距离W1，大于不使用第二绝缘体720的已述制造方法的距离，因此，在p型层620的该外端上不易产生击穿。
这样，依据半导体装置501，可减少照相制版工序，并能改善由于该工序的减少而引起的耐压低的情况。
另外，栅电极810不仅设置在栅沟槽813内，而且，还隔着栅绝缘膜840的主面61S上的部分和第一与第二绝缘体710、720与主面61S相面对地从中央区域551延伸至比p型层620更远的一侧(超过p型层620的配置位置向前延伸)。因而，栅电极810控制流过源电极820和漏电极830之间的主电流，同时在半导体装置501工作时(源电极820设定在接地(地线)电位，漏电极830设定在正电位时)起到场电极的效果，从而具有提高耐压的作用。
这里，在图23和图24中，表示对功率半导体装置501和通过不使用第二绝缘体720的已述的制造方法制造的比较用功率半导体装置(两种半导体装置都是30V级的功率MOSFET)，用设备仿真程序(device simulator)Medici计算其漏-源间耐压的结果。从图23和图24可知，与图24所示的比较用半导体装置约在19V被击穿相对比，图23所示的半导体装置501的耐压提高到约44V。
第二实施例
图25是说明第二实施例的功率半导体装置502的平面图，图26是沿图25中的26-26线处的截面图，图27是沿图25中的27-27线处的截面图。半导体装置502具有从半导体装置501(参照图2～图4)除去第一和第二绝缘体710、720后的结构。因此，在半导体装置502中，栅绝缘膜840除栅沟槽813之外，还延伸至第一和第二绝缘体710、720的配置区域。半导体装置502的其它结构与已述的半导体装置501基本相同。
接着，参照图28～图38的截面图，就半导体装置502的制造方法进行说明。再有，图28～图38中的(a)对应于图25，图28～图38中的(b)对应于图26，图28～图38中的(c)对应于图27。
首先，采用已述的半导体装置501的制造方法，将形成过程进行到n+源极层630(参照图12)。
接着，用湿法刻蚀除去第一和第二绝缘体710、720(参照图28)。
其后的工序与已述的半导体装置501的制造方法基本相同。具体地说，形成氧化膜911，并使该氧化膜911对应于栅沟槽813进行图案化(参照图29)。再有，如上所述，由于在半导体装置502的制造方法中除去了第一和第二绝缘体710、720，因此，氧化膜911在原来配置第一和第二绝缘体710、720的区域与主面61S接触。然后，以图案化的氧化膜911作为掩模形成栅沟槽813(参照图30)。
在除去氧化膜911之后，形成栅绝缘膜840(参照图31)。再有，如上所述，由于在半导体装置502的制造方法中除去了第一和第二绝缘体710、720，因此，栅绝缘膜840延伸至配置第一和第二绝缘体710、720的区域。
其后，通过形成多晶硅膜811x(参照图32)并对该膜811x进行图案化，形成多晶硅栅电极811(参照图33)。接着，形成盖氧化膜850和层间绝缘膜860(参照图34)。然后，对层间绝缘膜860和盖氧化膜850进行开口(参照图35)，并形成栅接触孔819和源接触孔829(参照图36)。接着，通过在层间绝缘膜860上形成Al-Si膜并对该膜图案化，形成铝栅电极812和源电极820(参照图37)。进而，形成漏电极830(参照图38)。
依据功率半导体装置502，可与功率半导体装置501相同地减少照相制版工序，同时能够改善由于该工序的减少而引起耐压低的状况。
此时，半导体装置502不设第一和第二绝缘体710、720，在半导体装置502中的栅电极810的沟槽813之外的部分与主面61S之间，全面地设置比第一绝缘体710薄的栅绝缘膜840。从而，栅电极810的沟槽813之外的部分更接近于主面61S。因此，依据半导体装置502，增强了由栅电极810的场电极效果，并进一步地提高了耐压。
第三实施例
图39是说明第三实施例的功率半导体装置503的平面图，图40是沿图39中的40-40线处的截面图，图41是沿图39中的41-41线处的截面图。半导体装置503具有在半导体装置501(参照图2～图4)中将栅电极810变更为栅电极810B后的结构，半导体装置503的其它结构与已述的半导体装置501基本相同。
更详细地说，栅电极810B由多晶硅栅电极811B构成，不包括已述的铝栅电极812(参照图2～图4)，而该多晶硅栅电极811B具有在已述的多晶硅栅电极811(参照图2～图4)中除去引出至沟槽813之外的部分的结构。也就是说，与已述的半导体装置501不同，半导体装置503的栅电极810B不会从中央区域551延伸至比p型层620更远的一侧(不超过p型层620的配置位置)，换言之，不会延伸至外围区域552内设置。再者，在半导体装置503中盖氧化膜850也不延伸至外围区域552内。并且，由于栅电极810B不延伸至沟槽813之外，因此，层间绝缘膜860跟栅绝缘膜840的主面61S上的部分以及第一与第二绝缘体710、720相接触。
具有这样结构的半导体装置503，例如可通过在半导体装置501的制造方法中，不使用光刻胶图案902对多晶硅膜811x进行深蚀刻来制造(参照已述的图32和图33)。
依据功率半导体装置503，可与功率半导体装置501一样地减少照相制版工序，同时能够改善由于该工序的减少而引起的耐压低的状况。
第四实施例
在上述的半导体装置503(参照图39～图41)中，由于栅电极810B在外围区域552内没有与主面61S相面对，因此，不能得到栅电极810B的场电极效果，即不能得到因该栅电极810B而提高耐压的效果。因而，在第四实施例中就这些方面的改善进行说明。
图42是说明第四实施例的功率半导体装置504的平面图，图43是沿图42中的43-43线处的截面图，图44是沿图42中的44-44线处的截面图。半导体装置504具有在上述的半导体装置503(参照图39～图41)中将源电极820变更为源电极820B后的结构，源电极820B是将源电极820延伸至外围区域552内而形成的。半导体装置504的其它结构与已述的半导体装置503基本相同。
此时，在半导体装置504中，源电极820B延伸至外围区域552，并隔着栅绝缘膜840的主面61S上的部分和第二绝缘体720以及第一绝缘体710与主面61S相面对地设置；而且，从中央区域551延伸至比p型层620即比p基底层621更远的一侧(超过p型层620的配置位置向前延伸)设置。这样的源电极820B，可通过在层间绝缘膜860上所配置的Al-Si膜的图案化控制(参照已述的图37)来形成。
依据功率半导体装置504，能够得到与上述的功率半导体装置503相同的效果，同时通过源电极820B达到场电极效果，与半导体装置503相比进一步提高了耐压。
第五实施例
图45是说明第五实施例的功率半导体装置505的平面图，图46是沿图45中的46-46线处的截面图，图47是沿图45中的47-47线处的截面图。半导体装置505具有在半导体装置501(参照图2～图4)中将p型层620变更为p型层(第二半导体层)620B后的结构。半导体装置505的其它结构与已述的半导体装置501基本相同。
更详细地说，如图46和图47所示，p型层620B由具有已述的p基底层621(参照图2和图3)的端部从主面61S延伸到比中央区域551内的部分深的部位的形状的p基底层621B构成。再有，p基底层621B的上述较深部分621BD的最深部，处在比栅沟槽813更深的位置(接近衬底600的位置)。并且，上述较深部分621BD延伸至与第一绝缘体710相面对的位置。p基底层621B也可如下所述地形成。
首先，通过已述的半导体装置501的制造方法，将形成过程进行到p基底层621(后来形成p基底层621B的较浅部分621BS)(参照图9)。其后，在第一绝缘体710和主面61S上形成使p基底层621的端部露出地开口的光刻胶图案905(参照图48)。然后，以光刻胶图案905作为掩模离子注入p型杂质(例如硼)，其后通过热处理，形成p基底层621B的较深部分621BD(参照图48)。从而，形成p基底层621B。
或者，也可以先于形成p基底层621B的较浅部分621BS的离子注入(即形成已述的p基底层621的离子注入)，进行形成p基底层621B的较深部分621BD的离子注入(参照图49)。
再有，可以在形成较浅部分621BS的离子注入后和在形成较深部分621BD的离子注入后分别进行热处理，也可以将这两种热处理集中在一次进行。
依据功率半导体装置505，能够得到与上述的功率半导体装置501相同的效果。此时，由于p基底层621B的较深部分621BD，p型层620B(p基底层621B)外端的宽度W1大于p型层620的该宽度W1，因此，穿通现象得到进一步的抑制，从而提高了耐压。
第六实施例
图50是说明第六实施例的功率半导体装置506的平面图，图51是沿图50中的51-51线处的截面图，图52是沿图50中的52-52线处的截面图。半导体装置506具有将半导体装置502(参照图25～图27)和半导体装置503(参照图39～图41)组合而成的结构。具体地说，半导体装置506具有在半导体装置503中除去了第一和第二绝缘体710、720后的结构，而半导体装置506的其它结构与已述的半导体装置503基本相同。半导体装置506可通过组合采用半导体装置502、503的制造方法来制造。
依据功率半导体装置506，能够得到与上述的功率半导体装置503相同的效果。
第七实施例
图53是说明第七实施例的功率半导体装置507的平面图，图54是沿图53中的54-54线处的截面图，图55是沿图53中的55-55线处的截面图。半导体装置507具有由半导体装置502(参照图25～图27)和半导体装置504(参照图42～图44)组合而成的结构。具体地说，半导体装置507具有在半导体装置504中除去了第一和第二绝缘体710、720后的结构，半导体装置507的其它结构与已述的半导体装置504基本相同。半导体装置507可通过组合采用半导体装置502、504的制造方法来制造。
依据功率半导体装置507，能够得到与已述的功率半导体装置502、504相同的效果。此时，由于半导体装置507中设有第一和第二绝缘体710、720，因此，由源电极820B产生的场电极效果比半导体装置504的更强，从而提高了耐压。
第八实施例
图56是说明第八实施例的功率半导体装置508的平面图，图57是沿图56中的57-57线处的截面图，图58是沿图56中的58-58线处的截面图。半导体装置508具有由半导体装置507(参照图53～图55)和半导体装置505(参照图45～图47)组合而成的结构。具体地说，半导体装置508具有在半导体装置507中将p型层620变更为p型层620B后的结构，半导体装置508的其它结构与已述的半导体装置507基本相同。
依据功率半导体装置508，能够得到与已述的功率半导体装置507、505相同的效果。
第九实施例
图59是说明第九实施例的功率半导体装置509的平面图，图60是沿图59中的60-60线处的截面图，图61是沿图59中的61-61线处的截面图。另外，在图62中放大表示了图60(或图61)中的一部分。半导体装置509具有在半导体装置501(参照图2～图4)中将第一绝缘体710和p型层620变更为第一绝缘体710B和p型层(第二半导体层)620C的结构。半导体装置509的其它结构与已述的半导体装置501基本相同。
详细地说，p型层620C包括：由已述的p基底层621(参照图2～图4)构成的第一部分621，以及设置在第一部分621的外侧(离中央区域551远的一侧)的主面61S内的p型的第二部分622，而这两个部分621、622互相连接。另外，第一绝缘体710B相当于在已述的第一绝缘体710(参照图2～图4)中，在外围区域552内第二开口712设到主面61S的情况。此时，第一绝缘体710B的第二开口712与p型层620C的第二部分622(的最深部)相面对，双方都设置在外围区域552内p型层620C的第一部分621的外侧。设置一个线状的第一绝缘体710B的第二开口712(参照图59)，并与此对应设置一个线状的p型层620C的第二部分622。在第二开口712内填充了例如由硅氧化物构成的第三绝缘体730，因此，开口712被封闭。
接着，参照图63～图77的截面图，就半导体装置509的制造方法进行说明。图63～图77中的(a)对应于图59，图63～图77中的(b)对应于图60，图63～图77中的(c)对应于图61。
首先，与已述的半导体装置501的制造方法相同，在n+型硅衬底600上外延生长n+型硅层(第一半导体层)610(参照图7)。接着，在外延层610的主面61S上全面地依次形成例如由氧化硅构成的第一绝缘膜和光刻胶(因此，第一绝缘膜和光刻胶遍及中央区域551和外围区域552而设置)。
然后，用照相制版术对上述光刻胶制作图案，形成对应于上述第一绝缘体710B的光刻胶图案900B(参照图63)。接着，通过以光刻胶图案900B作为掩模进行蚀刻，在第一绝缘膜上形成第一和第二开口711、712(参照图63)。然后，除去上述光刻胶图案900B。
其后的工序基本上与已述的半导体装置501的制造方法相同。具体地说，以第一绝缘体710B作为掩模，即通过第一绝缘体710B的开口711、712离子注入p型杂质(例如硼)，然后通过热处理，在外延层610的主面61S内形成p型层620C(参照图64)。此时，面对第一和第二开口711、712分别形成p型层620C的第一和第二部分621、622。特别地设定开口711、712的位置(间隔)与大小、离子注入条件及热处理条件等，以使两个部分621、622连接上。
其后，通过CVD法形成第二绝缘膜720x，将第一和第二开口711、712填埋(参照图65)。然后，通过对第二绝缘膜720x进行深蚀刻，使p基底层621在第一开口711内露出，同时由第二绝缘膜720x形成第二和第三绝缘体720、730(参照图66)。因此，第二开口712被第三绝缘体730封闭。
接着，在存在第二和第三绝缘体720、730的状态下，通过第一开口711离子注入n型杂质(例如砷)，然后进行热处理，在p型层620C的第一部分(即p基底层)621的主面61S内形成n+源极层630(参照图67)。
其后，形成氧化膜911，并对应于栅沟槽813将该氧化膜911图案化(参照图68)。然后，以图案化的氧化膜911作为掩模形成栅沟槽813(参照图69)。除去氧化膜911之后，形成栅绝缘膜840(参照图70)。
其后，形成多晶硅膜811x(参照图71)，通过将该膜811x图案化，形成多晶硅栅电极811(参照图72)。接着，形成盖氧化膜850和层间绝缘膜860(参照图73)。然后，对层间绝缘膜860和盖氧化膜850进行开口(参照图74)，形成栅接触孔819和源接触孔829(参照图75)。接着，在层间绝缘膜860上形成Al-Si膜，并通过对该膜的图案化，形成铝栅电极812和源电极820(参照图76)。进而，形成漏电极830(参照图77)。
依据功率半导体装置509，可以与半导体装置501相同，利用第二绝缘体720进行离子注入，减少照相制版工序，并能改善由于该工序的减少而引起的耐压低下。另外，与半导体装置501相同，由于栅电极810构成的场电极结构，提高了耐压。
尤其是，因为p型层620C含有第二部分622，所以p型层620C外端的宽度W2(参照图60和图61)即p型层620C的外围和n+源极层630的外围之间的距离W2，大于已述的半导体装置501中相应的尺寸W1(参照图3和图4)。因此，在p型层620C的外端更难以发生击穿。
此时，通过光刻胶图案设计第一绝缘体710B的第二开口712能与第一开口711同时形成，p型层620C的第二部分622能与第一部分621同时形成，第三绝缘体730能与第二绝缘体720同时形成。另外，由于第二开口712在形成p型层620C的第二部分622后被第三绝缘体730封闭，因此，不使用另外的掩模也能够防止n+源极层630用杂质离子注入第二部分622内。因此，与半导体装置501相比，半导体装置509更容易制造，且并不增加制造工序。
如图78所示，通过与半导体装置501相同的仿真确认，功率半导体装置509可达到43V的耐压。
第十实施例
图79是说明第十实施例的功率半导体装置510的平面图，图80是沿图79中的80-80线处的截面图，图81是沿图79中的81-81线处的截面图。半导体装置510具有从半导体装置509(参照图59～图62)除去了第一至第三绝缘体710B、720、730的结构。因此，与已述的半导体装置502(参照图25～图27)相同，在半导体装置510中，栅绝缘膜840在栅沟槽813之外还延伸至第一至第三绝缘体710B、720、730的配置区域。半导体装置510的其它结构与已述的半导体装置509基本相同。
接着，参照图82～图92的截面图就半导体装置510的制造方法进行说明。图82～图92中的(a)对应于图79，图82～图92中的(b)对应于图80，图82～图92中的(c)对应于图81。
半导体装置510可结合采用半导体装置509(参照图59～图62)和半导体装置502(参照图25～图27)的制造方法来制造。具体地说，首先采用已述的半导体装置509的制造方法，将形成过程进行到n+源极层630(参照图67)。
接着，通过湿法刻蚀除去第一至第三绝缘体710B、720、730(参照图82)。
其后的工序与已述的半导体装置509的制造方法基本相同。具体地说，形成氧化膜911，并对应于栅沟槽813将该氧化膜911图案化(参照图83)。再有，如以上所述，由于在半导体装置510的制造过程中除去了第一至第三绝缘体710B、720、730，因此，在原来配置第一至第三绝缘体710B、720、730的区域上氧化膜911与主面61S相接触。然后，以被图案化的氧化膜911作为掩模形成栅沟槽813(参照图84)。
在除去了氧化膜911之后，形成栅绝缘膜840(参照图85)。再有，如上所述，由于在半导体装置510的制造过程中除去了第一至第三绝缘体710B、720、730，因此，栅绝缘膜840延伸至原来配置第一至第三绝缘体710B、720、730的区域。
然后，通过形成多晶硅膜811x(参照图86)并对该膜811x进行图案化，形成多晶硅栅电极811(参照图87)。接着，形成盖氧化膜850和层间绝缘膜860(参照图88)。接着，对层间绝缘膜860和盖氧化膜850开口(参照图89)，形成栅接触孔819和源接触孔829(参照图90)。接着，通过在层间绝缘膜860上形成Al-Si膜并对该膜进行图案化，形成铝栅电极812和源电极820(参照图91)。进而，形成漏电极830(参照图92)。
依据功率半导体装置510，能够得到与功率半导体装置509相同的效果。
此时，由于半导体装置510设有第一至第三绝缘体710B、720、730，因此，与半导体装置502(参照图25～图27)相同，比半导体装置509(参照图59～图62)更增强了由于栅电极810的场电极效果，且进一步地提高了耐压。
第十一实施例
图93是说明第十一实施例的功率半导体装置511的平面图，图94是沿图93中的94-94线处的截面图，图95是沿图93中的95-95线处的截面图。半导体装置511具有在半导体装置509(参照图59～图62)中将栅电极810变更为已述的栅电极810B(例如参照图39～图41的半导体装置503)的结构。即，在半导体装置511中栅电极810B不延伸至外围区域552内。半导体装置511的其它结构与已述的半导体装置509基本相同。再有，半导体装置511可通过例如组合采用半导体装置509、503的制造方法来制造。
依据功率半导体装置511，除了栅电极810的场电极效果以外，能够得到与功率半导体装置509相同的效果。
第十二实施例
图96是说明第十二实施例的功率半导体装置512的平面图，图97是沿图96中的97-97线处的截面图，图98是沿图96中的98-98线处的截面图。半导体装置512具有在上述的半导体装置511(参照图93～图95)中将源电极820变更为已述的源电极820B(例如参照图42～图44的半导体装置504)的结构，半导体装置512的其它结构与已述的半导体装置511基本相同。再有，半导体装置512例如可结合采用半导体装置509、504的制造方法来制造。
依据功率半导体装置512，能够得到与上述的功率半导体装置511相同的效果，同时通过源电极820B所达成的场电极效果，得到比半导体装置511更高的耐压。
第十三实施例
图99是说明第十三实施例的功率半导体装置513的平面图，图100是沿图99中的100-100线处的截面图，图101是沿图99中的101-101线处的截面图。半导体装置513具有在半导体装置509(参照图59～图62)中将p型层620C变更为p型层(第二半导体层)620D的结构。半导体装置513的其它结构与已述的半导体装置509基本相同。
详细地说，p型层620D与已述的p型层620C(参照图59～图62)相同也包括第一和第二部分621、622，但p型层620D中这两个部分621、622不相互连接。可是，配置了第一和第二部分621、622(参照图100和图101)，使得在半导体装置513工作时(源电极820设定在接地(地线)电位、漏电极830设定在正电位时)这两个部分621、622附近的耗尽层621d、622d互相连接。而且，与p型层620D的第二部分622相面对地设置第一绝缘体710B的开口712(参照图99和图62)。p型层620D的这两个部分621、622，可通过在半导体装置509的制造方法中控制开口711、712的位置(间隔)与大小、离子注入条件及热处理条件等来达到上述的配置。
依据功率半导体装置513，能够得到与半导体装置501相同的效果。特别是，由于p型层620D的第二部分622具有所谓的场环结构或者保护环结构，因此，能够得到比半导体装置501更高的耐压。
第十四实施例
图102是说明第十四实施例的功率半导体装置514的平面图，图103是沿图102中的103-103线处的截面图，图104是沿图102中的104-104线处的截面图。
半导体装置514具有相当于在半导体装置513(参照图99～图101)中设置两个p型层620D的线状的第二部分622的结构，而半导体装置514的其它结构与已述的半导体装置513基本相同。虽然，上述的两个第二部分622相互隔开设置(不相连接)，但其配置使得在半导体装置514工作时相互邻接的第二部分622附近的耗尽层622d相互连接(参照图103和图104)。并且，对第一和第二部分621、622作了适当配置(参照图103和图104)，使得在工作时第一部分621近旁的第二部分622附近的耗尽层622d与第一部分621附近的耗尽层621d相互连接(此时也可看作多个第二部分622整体的耗尽层622d与耗尽层621d相连接)。
再有，在第一绝缘体710B上与各第二部分622相面对地设有开口712(参照图102和图62)，并在各开口712内配置第三绝缘体730。可通过控制开口712的位置(间隔)和大小、离子注入条件及热处理条件等，如上所述地配置p型层620D的多个第二部分622。当然，也可以设置三个以上的这样的第二部分622。
依据功率半导体装置514，能够得到与半导体装置513相同的效果。尤其是，通过p型层620D的多个第二部分622，能够得到比半导体装置501更高的耐压。
第十五实施例
图105是说明第十五实施例的功率半导体装置515的平面图，图106是沿图105中的106-106线处的截面图，图107是沿图105中的107-107线处的截面图。
半导体装置515具有相当于在半导体装置509(参照图59～图62)中设置两个p型层620C的线状的第二部分622的结构，而半导体装置515的其它结构与已述的半导体装置509基本相同。上述的两个第二部分622相互连接，紧接在第一部分621近旁的第二部分622与第一部分621连接(因此相互连接的第二部分622与第一部分621相连接)。再有，在第一绝缘体710B上与各第二部分622相面对地设置开口712(参照图105和图62)，在各开口712内配置第三绝缘体730。在半导体装置509的制造方法中，可通过控制开口712的位置(间隔)和大小、离子注入条件及热处理条件等，如上所述地配置p型层620C的多个第二部分622。当然，也可以设置三个以上的这样的第二部分622。
依据功率半导体装置515，能够得到与功率半导体装置509相同的效果。特别是，由于设有多个第二部分622，所以p型层620C外端的宽度W2(参照图106和图107)大于半导体装置509(参照图60和图61)的对应宽度，因此，在p型层620C的外端更不容易产生穿通现象。
第十六实施例
图108是说明第十六实施例的功率半导体装置516的平面图，图109是沿图108中的109-109线处的截面图，图110是沿图108中的110-110线处的截面图。半导体装置516具有在半导体装置509(参照图59～图62)中将第一绝缘体710B和p型层620C变更为第一绝缘体710C和p型层(第二半导体层)620E后的结构。半导体装置516的其它结构与已述的半导体装置509基本相同。
详细地说，在已述的第一绝缘体710B上设有线状的开口712，而在第一绝缘体710C上设有从俯视图上来看是点状的多个第二开口712。而且，p型层620E的第二部分622与各点状的开口712相面对地以点状设置(散布地设置)，而p型层620E包括这多个第二部分622和已述的第一部分621。此时，邻接的第二部分622相互连接，紧接在第一部分621近旁的第二部分622与第一部分621连接(因此相互连接的第二部分622与第一部分621连接)。再有，在各开口712内配置有第三绝缘体730。可通过在半导体装置509的制造方法中变更开口712的形状并进而控制点状开口712的位置(间隔)和大小、离子注入条件及热处理条件等，如以上所述地配置p型层620E的多个第二部分622。
再有，图108～图110表示开口712和第二部分622(参照在已述的图105～图107中所示的两列线状的开口712和两列线状的第二部分622)在第一部分621的外侧成两列排列的情形，但是，也可以成一列或三列以上地排列点状的开口712和点状的第二部分622。
依据功率半导体装置516，能够得到与半导体装置509相同的效果。
第十七实施例
图111是说明第十七实施例的功率半导体装置517的平面图，图112是沿图111中的112-112线处的截面图，图113是沿图111中的113-113线处的截面图。半导体装置517具有在半导体装置516(参照图108～图110)中将p型层620E变更为p型层(第二半导体层)620F后的结构。而半导体装置517的其它结构与已述的半导体装置516基本相同。
详细地说，p型层620F相当于在已述的p型层620E(参照图108～图110)中使第一部分621和各点状的第二部分622相互隔开的情形。但是，第一和第二部分621、622被适当配置(参照图112和图113)，以使得在半导体装置517工作时，第一部分621附近的耗尽层621d和邻接第一部分621的第二部分622附近的耗尽层622d相互连接，且邻接的第二部分622附近的耗尽层622d也相互连接。再有，第一绝缘体710C的点状的开口712被与p型层620F的各第二部分622相面对地设置，各开口712内配置有第三绝缘体730。再有，也可以通过使部分第二部分622相互连接地形成p型层620F。可通过在半导体装置516的制造方法中控制点状开口712的位置(间隔)和大小、离子注入条件、热处理条件等，如以上所述地配置p型层620F的多个第二部分622。
再有，图111～图113表示开口712和第二部分622成两列地排列在第一部分621的外侧(参照已述的图105～图107中所示的两列线状的开口712和两列线状的第二部分622)的情形，但是，点状的开口712和点状的第二部分622也可以成一列或三列以上地排列。
依据功率半导体装置517，能够得到与半导体装置513、514(参照图99～图101和图102～图104)相同的效果。
第十八实施例
图114是说明第十八实施例的功率半导体装置518的平面图，图115是沿图114中的115-115线处的截面图，图116是沿图114中的116-116线处的截面图。
功率半导体装置518具有由半导体装置510(参照图79～图81)和半导体装置506(参照图50～图52)组合而成的结构。具体地说，半导体装置518具有在已述的半导体装置510(参照图79～图81)中将栅电极810变更为栅电极810B后的结构，而半导体装置518的其它结构与已述的半导体装置510基本相同。换言之，半导体装置518具有在已述的半导体装置506(参照图50～图52)中将p型层620变更为p型层620C后的结构，而半导体装置518的其它结构与已述的半导体装置506基本相同。再有，半导体装置518例如可通过结合采用半导体装置510、506的制造方法来制造。
依据功率半导体装置518，能够得到与功率半导体装置510、506相同的效果。
第十九实施例
图117是说明第十九实施例的功率半导体装置519的平面图，图118是沿图117中的118-118线处的截面图，图119是沿图117中的119-119线处的截面图。半导体装置519具有在上述的半导体装置518(参照图114～图116)中将源电极820变更为已述的源电极820B(例如参照图53～图57的半导体装置504)的结构，而半导体装置519的其它结构与已述的半导体装置518基本相同。再有，半导体装置519可通过结合采用半导体装置518、507的制造方法来制造。
依据功率半导体装置519，能够得到与上述的功率半导体装置518相同的效果，并通过由源电极820B达到场电极效果获得比半导体装置518更高的耐压。
第二十实施例
图120是说明第二十实施例的功率半导体装置520的平面图，图121是沿图120中的121-121线处的截面图，图122是沿图120中的122-122线处的截面图。
功率半导体装置520具有由半导体装置510(参照图79～图81)和半导体装置513(参照图99～图101)组合而成的结构。具体地说，半导体装置520具有在已述的半导体装置510(参照图79～图81)中将p型层620C变更为已述的p型层620D的结构，而半导体装置520的其它结构与已述的半导体装置510基本相同。或者说，半导体装置520具有在已述的半导体装置513(参照图99～图101)中除去第一至第三绝缘体710B、720、730后的结构，而半导体装置520的其它结构与已述的半导体装置513基本相同。再有，半导体装置520例如可通过结合采用半导体装置510、513的制造方法来制造。
根据功率半导体装置520，能够得到与功率半导体装置510、513相同的效果。
第二十一实施例
图123是说明第二十一实施例的功率半导体装置521的平面图，图124是沿图123中的124-124线处的截面图，图125是沿图123中的125-125线处的截面图。
功率半导体装置521具有由半导体装置510(参照图79～图81)和半导体装置514(参照图102～图104)组合而成的结构。具体地说，半导体装置521具有在已述的半导体装置510(参照图79～图81)中如半导体装置514那样(参照图102～图104)设置多个p型层620D的第二部分622的结构，而半导体装置521的其它结构与已述的半导体装置510基本相同。换言之，半导体装置521具有在已述的半导体装置514(参照图102～图104)中除去第一至第三绝缘体710B、720、730后的结构，而半导体装置521的其它结构与已述的半导体装置514基本相同。再有，半导体装置521例如可通过结合采用半导体装置510、514的制造方法来制造。
依据功率半导体装置521，能够得到与功率半导体装置510、514相同的效果。
第二十二实施例
图126是说明第二十二实施例的功率半导体装置522的平面图，图127是沿图126中的127-127线处的截面图，图128是沿图126中的128-128线处的截面图。
功率半导体装置522具有由半导体装置510(参照图79～图81)和半导体装置515(参照图105～图107)组合而成的结构。具体地说，半导体装置522具有在半导体装置510(参照图79～图81)中如半导体装置515那样(参照图105～图107)设置多个p型层620C的第二部分622的结构，而半导体装置522的其它结构与半导体装置510基本相同。换言之，半导体装置522具有在已述的半导体装置515(参照图105～图107)中除去了第一至第三绝缘体710B、720、730后的结构，而半导体装置522的其它结构与已述的半导体装置515基本相同。再有，半导体装置522例如可通过结合采用半导体装置510、515的制造方法来制造。
依据功率半导体装置522，能够得到与功率半导体装置510、515相同的效果。
第二十三实施例
图129是说明第二十三实施例的功率半导体装置523的平面图，图130是沿图129中的130-130线处的截面图，图131是沿图129中的131-131线处的截面图。
功率半导体装置523具有由半导体装置510(参照图79～图81)和半导体装置516(参照图108～图110)组合而成的结构。具体地说，半导体装置523具有在半导体装置510(参照图79～图81)中将p型层620C变更为半导体装置516(参照图108～图110)的p型层620E的结构，而半导体装置523的其它结构与已述的半导体装置510基本相同。换言之，半导体装置523具有在已述的半导体装置516(参照图108～图110)中去掉第一至第三绝缘体710C、720、730后的结构，而半导体装置523的其它结构与已述的半导体装置516基本相同。再有，半导体装置523例如可通过结合采用半导体装置510、516的制造方法来制造。
依据功率半导体装置523，能够得到与功率半导体装置510、516相同的效果。
第二十四实施例
图132是说明第二十四实施例的功率半导体装置524的平面图，图133是沿图132中的133-133线处的截面图，图134是沿图132中的134-134线处的截面图。
功率半导体装置524具有由半导体装置510(参照图79～图81)和半导体装置517(参照图111～图113)组合而成的结构。具体地说，半导体装置524具有在半导体装置510(参照图79～图81)中将p型层620C变更为半导体装置517(参照图111～图113)的p型层620F的结构，而半导体装置524的其它结构与半导体装置510基本相同。换言之，半导体装置524具有在半导体装置517(参照图111～图113)中去掉第一至第三绝缘体710C、720、730后的结构，而半导体装置524的其它结构与半导体装置517基本相同。再有，半导体装置524例如可通过结合采用半导体装置510、517的制造方法来制造。
依据功率半导体装置524，能够得到与功率半导体装置510、517相同的效果。
第二十五实施例
图135和图136是说明第二十五实施例的半导体装置525的截面图。再有，图135和图136例如与图3和图4相对应。功率半导体装置525具有在已述的半导体装置501(参照图3和图4)中将n+型衬底600变更为高浓度地含有p型杂质的p+型硅衬底600B后的结构，半导体装置525的其它结构与半导体装置501基本相同。也就是说，半导体装置525包括IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)作为功率半导体元件800。依据这样的半导体装置525，也能取得与半导体装置501相同的效果。
再有，半导体装置525具有所谓无缓冲层的结构(非穿通(NPT)结构)，但也可以使之变更为在p+型衬底600B与外延层610之间设置作为缓冲层的n+型层的结构(穿通(PT)结构)。另外，IGBT也可用于半导体装置502～524。而且，半导体装置501～525中的上述耐压结构等，可应用于例如将反相器及其驱动电路、保护电路等集成于一个芯片内的HVIC(High Voltage Integrated Circuit：高压集成电路)等。
第一实施例～第二十五实施例的变更例
除了上述例举的功率半导体装置501～525的元件组合以外，还可以有其他的各种组合。例如，可以将p型层620C(例如参照图60和图61)和p型层620D(例如参照图100和图101)的第一部分621变更为p基底层621B(例如参照图46和图47)，这样的半导体装置也能获得上述的效果。
并且，即使改变功率半导体装置501等中半导体的导电型，也能够得到同样的效果。也就是说，例如也可以采用p沟道型的功率MOSFET作为半导体装置501的功率半导体元件800。
并且，氧化硅以外的绝缘体也可用于栅绝缘膜840，鉴于这种情况，可以认为功率半导体元件800包括MIS(Metal InsulatorSemiconductor：金属绝缘半导体)型晶体管结构。
并且，在铝电极和硅之间，例如在铝栅电极812和多晶硅栅电极811之间可以插入阻挡层金属，由此降低连接电阻，从而达到特性的改善。
并且，半导体材料和绝缘体材料不限于上述例示的硅和氧化硅。电极811、811B可以由多晶硅以外的电极材料，例如由W-Si和Al等形成；漏电极830可以由Ti/Ni/Au合金以外的电极材料，例如由Ti/Ni/Ag合金和Al/Mo/Ni/Au合金来形成。在这些场合，也能获得已述的效果。
依据本发明，能够减少照相制版工序，同时也能够改善由于该工序的减少而引起的耐压下降。

Claims (12)

1.一种在设有中央区域和外围区域的元件配置部内包含功率半导体元件的功率半导体装置，
其中有：
包含遍及所述中央区域和所述外围区域而设的主面的第一导电型的第一半导体层，
在所述主面上设置的、在所述中央区域内有第一开口并包含形成所述第一开口的侧面的第一绝缘体，
为使所述第一开口变窄而设置在所述第一绝缘体的所述侧面上的第二绝缘体，以及
设置在所述主面内的、具有与所述第一导电型相反的第二导电型的第二半导体层；
所述第二半导体层中包括：在所述中央区域内形成所述功率半导体元件之一部分，并面对着所述第一绝缘体向所述外围区域侧延伸的第一部分；
所述功率半导体装置中还有：
在所述主面中所述第一部分的形成区域内设置的、在所述第一部分的所述形成区域内的所述中央区域内形成所述功率半导体元件之另一部分，并面对着所述第二绝缘体向所述外围区域侧延伸的所述第一导电型的第三半导体层。
2.如权利要求1所述的功率半导体装置，其特征在于，
所述第一绝缘体，还包含设在所述第二半导体层的所述第一部分的外侧并到达所述主面的至少一个第二开口；
所述第二半导体层，还包含面对着所述至少一个第二开口设在所述主面内的所述第二导电型的至少一个第二部分。
3.如权利要求2所述的功率半导体装置，其特征在于，
所述至少一个第二部分与所述第一部分相分离地设置，但设置成这样：在所述功率半导体装置工作时，所述至少一个第二部分附近的耗尽层与所述第一部分附近的耗尽层相连接。
4.如权利要求3所述的功率半导体装置，其特征在于，
所述至少一个第二部分包括相互分离地设置的多个第二部分，所述多个第二部分被设置成这样：在所述工作时各第二部分附近的耗尽层与邻接的第二部分附近的耗尽层相连接。
5.如权利要求2所述的功率半导体装置，其特征在于，
所述至少一个第二部分与所述第一部分相连接。
6.一种在设有中央区域和外围区域的元件配置部内包含功率半导体元件的功率半导体装置的制造方法，
其中包括：
(a)准备第一导电型的第一半导体层的工序；
所述第一半导体层，含有遍及所述中央区域和所述外围区域的主面；
所述制造方法中还包括：
(b)遍及所述中央区域和所述外围区域，在所述主面上形成第一绝缘膜的工序；
(c)对所述第一绝缘膜开口而形成至少有一个开口的第一绝缘体的工序；
(d)通过所述至少一个开口离子注入与所述第一导电型相反的第二导电型的杂质的工序；
(e)在所述工序(d)之后进行热处理的工序；
(f)填埋所述至少一个开口而形成第二绝缘膜的工序；以及
(g)对所述第二绝缘膜进行深蚀刻的工序；
所述至少一个开口包含所述中央区域内的第一开口；
所述工序(c)包含(c-1)：在所述第一绝缘膜上形成所述第一开口的工序；
所述工序(d)包含(d-1)：通过所述第一开口离子注入所述第二导电型的所述杂质，在所述主面内形成所述第二导电型的第二半导体层的第一部分的工序；
所述工序(g)包含(g-1)：在形成所述第一开口的所述第一绝缘体的侧面上由所述第二绝缘膜形成第二绝缘体，将所述第一开口变窄的工序；
所述制造方法中还包括工序(h)：
在所述工序(g)后，在设有所述第二绝缘体的状态下，通过所述第一开口离子注入所述第一导电型的杂质，并在所述主面内的所述第一部分的形成区域内形成所述第一导电型的第三半导体层的工序。
7.如权利要求6所述的功率半导体装置的制造方法，其特征在于，
还包括工序(i)：
在所述工序(h)之后除去所述第一和第二绝缘体的工序。
8.如权利要求6所述的功率半导体装置的制造方法，其特征在于，
所述至少一个开口还包含所述外围区域内的至少一个第二开口；
所述工序(c)还包含工序(c-2)：在所述外围区域内的所述第一绝缘膜上形成所述至少一个第二开口的工序；
所述工序(d)包含工序(d-2)：通过所述至少一个第二开口离子注入所述第二导电型的所述杂质，在所述主面内形成所述第二半导体层的至少一个第二部分的工序；
所述工序(g)包含(g-2)：在所述至少一个第二开口内，由所述第二绝缘膜形成至少一个第三绝缘体，将所述至少一个第二开口封闭的工序。
9.如权利要求8所述的功率半导体装置的制造方法，其特征在于，
还包括工序(j)：在所述工序(h)之后除去所述第一至第三绝缘体的工序。
10.如权利要求8或权利要求9所述的功率半导体装置的制造方法，其特征在于，
所述至少一个第二部分，与所述第一部分相分离地设置，但对所述至少一个第二开口的位置与大小以及所述工序(d-2)与(e)的条件加以设定，使得在所述功率半导体装置工作时所述至少一个第二部分附近的耗尽层与所述第一部分附近的耗尽层相连接。
11.如权利要求10所述的功率半导体装置的制造方法，其特征在于，
所述至少一个第二部分包含相互分离地设置的多个第二部分；
对所述至少一个第二开口的位置与大小以及所述工序(d-2)与(e)的条件加以设定，使得在所述工作时各第二部分附近的耗尽层与邻接的第二部分附近的耗尽层相连接。
12.如权利要求8或权利要求9所述的功率半导体装置的制造方法，其特征在于，
对所述至少一个第二开口的位置与大小以及所述工序(d-2)与(e)的条件加以设定，使得所述至少一个第二部分与所述第一部分相连接。
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