CN1135626C - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明揭示一种半导体器件及其制法，包括在存储单元与其外围电路部混装形成的DRAM中，能够在同一基板上集成可自动调整地对栅极开细小接触孔的第1绝缘栅型晶体管及能抑制短沟道效应并且充分减小寄生电阻的第2绝缘栅型晶体管。构成方法包括，在例如半导体基板的单元区域，依据最小设计规则形成多个MOSFET，同时在各栅极侧壁部份分别由侧壁绝缘膜形成栅侧壁。又在外围电路区域形成至少一个MOSFET20B，在该栅极的侧壁部分由侧壁绝缘膜形成栅侧壁。

Description

半导体器件及其制造方法
本发明涉及在同一基片上集成例如第1、第2绝缘栅型晶体管而成的MIS型结构的半导体器件及其制造方法，特别涉及使用在混装存储单元部分和其外围电路部分而成的DRAM中的半导体器件及其制造方法。
对在半导体基片上形成的绝缘栅型晶体管进行微细化高集成化，通常不仅能减少元件所占的面积，而且对增大元件的电流驱动力和减小寄生电容等LSI性能的提高是有用的。
在已有的研究水平中，典型地试制成功了栅极长0.1μm以下的CMOS，实际地确认了其高性能。
作为这种微细技术中的重大的障碍，是随着栅极长度的缩小，有阈值电压的绝对值降低的短沟道效应。
为防止这种情况发生，被提议的有所谓的比例法则，安照这种法则，随着元件微细化，必须不断增大基片中杂质的浓度或者缩小绝缘膜的膜厚和源—漏区域(杂质扩散层)结深。
特别是减小杂质扩散层结深能抑制短沟道效应，解决实际问题，其重要性不断增加。
另一方面，为了例如使用硅化物技术、减小绝缘栅型晶体管的寄生电阻，有必要在离开沟道的地方、使杂质扩散层的深度大于某个程度以上。
这是借助于形成充分深的杂质扩散层，用在源—漏区域上形成硅化物，防止杂质扩散层和基片间的结泄漏电流增大。
作为用于其中的结构，被提议的有外延结构。这首先以抑制短沟道效应为目的，进行用于形成浅结的离子注入，形成称为外延的区域。
并且，在栅极的侧壁部分上形成栅侧壁(Side wall)后，除该栅侧壁部分外，进行考虑后面的硅化物工序的离子注入，以充分形成杂质扩散层深结。
这样，从浅结合的外延区域的端部，到离开沟道一段栅侧壁长度的位置上，形成深结杂质扩散层。
也就是说，在前述外延结构的形成中，使用栅侧壁形成工艺。以往，这种栅侧壁长度在构成LSI的全部元件中是相同的。
因此，在例如将存储单元和用于驱动它的外围电路混装在1块芯片上的场合，存储单元使用的沟道宽度小的晶体管和需要高电流驱动力的外围电路使用的沟道宽度大的晶体管上，不必不断地调整栅侧壁长度。
其原因是在存储单元使用缩小到光刻技术的极限的线条，与此相反，外围电路部分的晶体管设计规则却使用接近于孤立的线条。
例如，在存储单元中，在对源—漏区域的接触孔进行开孔时，一般采用利用设置在栅侧壁等上的氮化硅膜和氧化硅膜的蚀刻选择比的SAC(Self-AlignedContact：自调整接触)技术。
但是，按照设计规则(比例法则)不对栅侧壁长度设定比例时，不能形成栅侧壁。因此，用SAC技术的接触孔的开孔变得困难，不能形成存储单元。
这样，对于存储单元的晶体管，有必要按照比例法则缩小栅侧壁长度。
另一方面，缩小栅侧壁长度时，却在外围电路的晶体管方面产生不便。特别是在晶体管的杂质扩散层形成硅化物的场合，为了减小该属引起的结泄漏电流，如前所述有必要使杂质扩散层结深足够大。
但是，这种场合下如果栅侧壁长度小，则杂质向栅侧壁下横向扩散增大，对短沟道效应产生坏的影响。
在这种外围电路的晶体管中，为了一边抑制短沟道效应，一边提高电流驱动力，有必要使栅侧壁长度增大，而且使栅侧壁下的外延区域的电阻足够地小。
如前所述，以往技术中，存在的缺点是：需要按照比例法则缩小栅侧壁长度的晶体管和需要栅侧壁长度足够大，从而栅侧壁下的外延区域的电阻足够小的晶体管，这两方面的要求不能同时满足。
因此，本发明的目的在于，提供能在同一块基片上集成对栅极能自调整地开设微细接触孔的第1绝缘栅型晶体管，和可抑制短沟道效应，又可充分减小寄生电阻的第2绝缘栅型晶体管，从而能实现高密度化和高性能化的半导体器件及其制造方法。
为达到前述目的，本发明的半导体器件，包括
根据界区划分为存储单元区域和外围电路区域的半导体基片，
集成在所述半导体基片上的所述存储单元区域内并具有第1栅极电极的多个第1晶体管，在每个第1栅极电极的侧壁部分形成用第1绝缘物构成的第1侧壁绝缘膜，
设置在所述半导体基片上的外围电路区域内并具有第2栅极电极的至少1个第2晶体管，在所述第2栅极电极的侧壁部分形成用第1绝缘物和第2绝缘物构成的第2侧壁绝缘膜，
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成，
所述多个第1晶体管的每一个具有第1扩散区域，所述至少1个第2晶体管具有第2扩散区域，所述第1扩散区域结合深度比所述第2扩散区域的结深浅，和
所述至少1个第2晶体管，包括在所述第2扩散区域的表面上有选择地形成低电阻区域。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述低电阻区域，位于离开所述第2晶体管的第2栅极电极为所述第2侧壁绝缘膜的侧壁长度的位置上。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述多个第1绝缘栅型晶体管中的至少1个，具有对所述第1栅极电极自调整的接触孔。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
在所述接触孔内埋入导电性材料。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
在所述导电性材料的表面上具有低电阻区域。
本发明的半导体器件，包括
根据界区划分为存储单元区域和外围电路区域的半导体基片，
集成在所述半导体基片上的所述存储单元区域内并具有第1栅极电极的多个第1晶体管，在每个第1栅极电极的侧壁部分形成用第1绝缘物构成的第1侧壁绝缘膜，
设置在所述半导体基片上的外围电路区域内并具有第2栅极电极的至少1个第2晶体管，在所述第2栅极电极的侧壁部分形成用第1绝缘物和第2绝缘物构成的第2侧壁绝缘膜，
在所述第1绝缘物和第2绝缘物之间设置覆盖所述半导体基片的表面的第3绝缘物。
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述第3绝缘物比所述第1绝缘物薄。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述多个第1绝缘栅型晶体管中的至少1个，具有对所述第1栅极电极和所述界区自调整的接触孔。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述多个第1晶体管的每一个具有第1扩散区域，所述至少1个第2晶体管具有第2扩散区域，所述第1扩散区域结合深度比所述第2扩散区域的结深浅。
本发明的半导体器件，包括
在半导体基片上的存储单元区域形成的多个第1晶体管，所述第1晶体管分别具有形成由第1绝缘物构成的长度d的第1侧壁绝缘膜的栅极电极，并使所述第1栅极电极间的最大空间小于2(d+x)，
在所述半导体基片上的外围电路区域形成的多个第2晶体管，所述第2晶体管分别具有形成至少由第1绝缘物构成的长度d的第2侧壁绝缘膜的第2栅极电极、和在扩散区域表面分别距离所述第1绝缘物为距离x的位置上的低电阻区域，并使所述第2栅极电极间的最大空间大于2(d+x)。
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
在每个所述第2栅极电极的侧壁部分形成的所述第2侧壁绝缘膜，包括所述第1绝缘物和所述第1绝缘物外的第2绝缘物。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
所述距离对应于所述第2绝缘物的侧壁长度。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
第3绝缘物设置在第2绝缘物下面。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
去除布线接触部分外的所述第1栅极电极间的空间，埋入所述第2绝缘物构成的绝缘材料。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
包括布线接触部分的所述第1栅极电极间的空间，埋入导电性材料。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
低电阻区域设置在所述导电性材料的表面。
此外，本发明的半导体器件，是在前述本发明的半导体器件中，
一部分所述第1绝缘物和所述第2绝缘物由氧化硅构成，其余的所述第1绝缘物和所述第2绝缘物由氮化硅构成。
本发明的半导体器件的制造方法，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
分别在所述存储单元区域中形成用于构成存储单元的多个第1绝缘栅型晶体管的各栅极和在所述外围电路区域中形成用于构成外围电路单元的至少1个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成由第1绝缘物组成的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上堆积具有与所述第1绝缘物不同的蚀刻选择比的第2绝缘物的工序，
有选择地去除所述第2绝缘物，在所述第2绝缘栅型晶体管的各栅极的侧壁部分进一步形成第2侧壁绝缘膜的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，有选择地形成低电阻区域的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，
所述形成低电阻区域的工序，在从所述第2绝缘栅型晶体管的栅极电极仅离开所述第1和第2侧壁绝缘膜的长度的位置上形成低电阻区域。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
在所述第2绝缘物上，对所述第1绝缘栅型晶体管中至少1个的所述栅极，自调整地进行接触孔的开孔的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
在所述第2绝缘物上被开孔的接触孔内埋入导电性材料的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
在埋入所述接触孔内的所述导电性材料的表面上形成低电阻区域的工序。
本发明的半导体器件的制造方法，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
分别在所述存储单元区域中形成用于构成存储单元的多个第1绝缘栅型晶体管的各栅极和在所述外围电路区域中形成用于构成外围电路单元的至少1个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成由第1绝缘物组成的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上形成第3绝缘物的工序，
在所述半导体基片的整个面上堆积具有与所述第1绝缘物不同的蚀刻选择比的第2绝缘物的工序，
有选择地去除所述第3和第2绝缘物，在所述第2绝缘栅型晶体管的各栅极的侧壁部分进一步形成第2侧壁绝缘膜的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，
比所述第1绝缘物薄地形成所述第3绝缘物。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
在所述第2绝缘物上，对所述多个第1绝缘栅型晶体管中至少1个的所述栅极电极以及所述界区，自调整地进行接触孔的开孔的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，有选择地形成低电阻区域的工序。
本发明的半导体器件的制造方法，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
在所述存储单元区域中，使各栅极间的最大空间小于2(d+x)地形成用于构成存储单元的多个第1绝缘栅型晶体管的栅极电极工序，
分别在所述外围电路区域中，使各栅极间的最大空间大于2(d+x)地形成用于构成外围电路单元的多个的第2绝缘栅型晶体管的栅极的工序，
在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成侧壁长d的第1侧壁绝缘膜的工序，
在所述第2绝缘栅型晶体管的各栅极的侧壁部分，在所述第1侧壁绝缘膜的基础上进一步形成具有与所述第1侧壁绝缘膜不同的蚀刻选择比的第2侧壁绝缘膜的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，在离开所述第2绝缘栅型晶体管的栅极电极长度x的位置，有选择地形成低电阻区域的工序。
本发明的半导体器件的制造方法，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
在所述存储单元区域中，使各栅极间的最大空间小于2(d+x)地形成用于构成存储单元的多个第1绝缘栅型晶体管的栅极电极工序，
分别在所述外围电路区域中，使各栅极间的最大空间大于2(d+x)地形成用于构成外围电路单元的多个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分上和所述第2绝缘栅型晶体管的各栅极的侧壁部分上，分别形成侧壁长d的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上堆积具有与所述第1侧壁绝缘膜不同的蚀刻选择比的第2绝缘物的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，在离开所述第2绝缘栅型晶体管的栅极电极长度x的位置，有选择地形成低电阻区域的工序。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，
所述形成低电阻区域的工序，在从所述第2绝缘栅型晶体管的栅极电极仅离开所述第1和第2侧壁绝缘膜的长度的位置上形成低电阻区域。
此外，本发明的半导体器件的制造方法，是在前述本发明的半导体器件的制造方法中，还包括
在形成所述第1侧壁绝缘膜后，在所述半导体基片的整个面上形成第3绝缘物的工序。
采用本发明的半导体器件及其制造方法，则按照比例法则，在按比例设定第1绝缘栅型晶体管的栅侧壁绝缘膜的同时，能使第2绝缘栅型晶体管的栅侧壁绝缘膜足够大。由此，需要按照比例法则缩小侧壁绝缘膜长度的晶体管，和需要侧壁绝缘膜长度足够大并且侧壁绝缘膜下的外延区域的电阻足够小的晶体管的两方面的要求能同时满足。
采用本发明，则借助于规定第1绝缘栅型晶体管和第2绝缘栅型晶体管的栅极间的空间，不用光刻工序也能在扩散区域的表面有选择地形成被刻图了的低电阻区域。
图1是以DRAM为例，表示本发明第1实施形态的半导体器件的大概结构的关键部分剖面图。
图2是用于说明本发明第1实施形态的DRAM的制造工序的关键部分概略剖面图。
图3是用于说明本发明第1实施形态的DRAM的制造工序的关键部分概略剖面图。
图4是用于说明本发明第1实施形态的DRAM的制造工序的关键部分概略剖面图。
图5是用于说明本发明第1实施形态的DRAM的制造工序的关键部分概略剖面图。
图6是用于说明本发明第1实施形态的DRAM的制造工序的关键部分概略剖面图。
图7是表示本发明第2实施形态的DRAM的制造工序的关键部分概略剖面图。
图8是表示本发明第3实施形态的DRAM的制造工序的关键部分概略剖面图。
图9是表示本发明第4实施形态的DRAM的制造工序的关键部分概略剖面图。
图10是表示本发明第5实施形态的DRAM的关键部分概略剖面图。
图11是表示本发明第6实施形态的DRAM的关键部分概略剖面图。
图12是表示本发明第7实施形态的DRAM的制造工序关键部分概略剖面图。
图13是表示本发明第8实施形态的DRAM的制造工序关键部分概略剖面图。
图14是表示有关的DRAM中外围电路部的MOSFET的其他结构例的概略剖面图。
图15是表示有关的DRAM中外围电路部的MOSFET的其他结构例的概略剖面图。
图16是表示有关的DRAM中外围电路部的结构例的概略剖面图。
图17是表示有关的DRAM中外围电路部的MOSFET的其他结构例的概略剖面图。
图18是表示有关的DRAM中外围电路部的结构例的概略剖面图。
下面，参照附图对本发明的实施形态进行说明。
实施形态1
图1表示与本发明实施形态1相关的半导体器件的概况，是举例表示在同一块芯片上混装存储单元及其外围电路部分而成的DRAM。
这种DRAM的构成具有例如在半导体基片11上集成第1、第2绝缘栅型晶体管(MOSFET)20A、20B的MIS型结构。
并且，在前述MOSFET20B的栅极21B的侧壁部分上形成的栅侧壁(第2侧壁绝缘膜)22B，其侧壁长度做成比前述MOSFET20A的栅极21A的侧壁部分上形成的栅侧壁(第1侧壁绝缘膜)22A的侧壁长度长。
也就是说，半导体基片11在其表面上有选择地形成元件隔离区域(界区)12，并隔离成存储单元的形成区域(存储单元区域)11a和外围电路的形成区域(外围电路区域)11b。
例如，在前述存储单元区域11a上配置多个MOSFET20A。各MOSFET20A分别具有通过栅极绝缘膜23A设置在前述半导体基片11上的栅极21A。
在各栅极21A之间的前述半导体基片11的表面部分上，分别设置成为源一漏区域的浅结外延区域(扩展区域)24A。
在MOSFET20A的一部分(或者其全部)的外延区域24A上，部分地形成深结杂质扩散区域25A，并实现外延结构。
在各栅极21A上设置成为栅极蚀刻时的掩模材料和在后述的SAC工序中的向源—漏区域开接触孔时的间隙材料的氮化硅膜26A。
利用例如由氮化硅膜(第1绝缘物)组成的侧壁绝缘膜22a，在各MOSFET20A的栅极21A的侧壁部分上，分别设置前述栅侧壁22A。
这种场合，根据最小设计规则，分别设计各MOSFET20A，使栅极长度和栅极宽度同时缩小。
在MOSFET20A中前述存储单元区域11a的最外围部分上形成的MOSFET20A的栅极21A′，做成电气上各自独立的伪栅极线条。
通过设置这种独立的伪栅极线条中，即使对于原来最外围的MOSFET20A，也能用SAC工序。
另一方面，在前述外围电路区域11b上，配置例如1个MOSFET20B。这种MOSFET20B通过栅极绝缘膜23B设置具有在半导体基片11上的栅极21B。
在这种栅极21B和前述元件隔离区域12间的前述半导体基片11的表面部分上，分别设置成为源—漏区域的浅结外延区域24B。
在外延区域24B的各个端部上，部分地形成深结杂质扩散区域25B，并实现外延结构。
这种MOSFET20B的前述杂质扩散区域25B做成与前述MOSFET20A的杂质扩散区域25A相比，其结深更是足够大。
在栅极21B上设置成为栅极蚀刻时的掩模材料和在SAC工序中向源—漏区域开接触孔时的间隙材料的氮化硅膜26B。
在MOSFET20B的栅极21B的侧壁部分上，与MOSFET20A的栅侧壁22A相比，形成侧壁长度更长的栅侧壁22B。
MOSFET20B的栅侧壁22B由具有相互蚀刻选择比的物质(例如由氮化硅膜组成的侧壁绝缘膜22a和由氧化硅膜组成的侧壁绝缘膜22b)构成。
而且，在形成了前述MOSFET20A、20B的前述半导体基片11上，淀积层间绝缘膜，做成覆盖各栅极21A(包含伪栅极21A’)、21B。
利用CMP(Chemical Mechanical Polishing：化学机械抛光)技术，事先使这种层将绝缘膜31平整。
在前述层间绝缘膜31上，有选择地对接触孔32A、32B进行开孔。利用SAC技术，对于前述MOSFET20A的栅极21A中的1个，自调整地开设接触孔32A、32B中设置在前述存储单元区域11a上的接触孔32A。
借助于通过这种接触孔32A进行杂质注入，在对应于其开孔位置的前述半导体基片11的表面上，形成前述深结的杂质扩散区域25A。
在例如前述MOSFET20B的源—漏区域上形成设置在前述外围电路11b上的接触孔32B，并具有足够的接合余量(接合偏差容限)。
然后，对前述接触孔32A、32B，分别形成与前述MOSFET20A、20B的源—漏区域相连的布线接触部33(扩散层接触部)，做成集成DRAM的存储单元和外围电路部分的结构。
采用这种结构的DRAM，则在存储单元的MOSFET20A中，能按照比例法则，按比例设定标定栅侧壁22A的侧壁长度。
同时，在外围电路的MOSFET20B中，能充分地取得栅侧壁22的侧壁长度。
因此，在存储单元内对栅极21A，能自调整地开设微细的接触孔32A，另一方面，在外围电路内能容易地形成具有用于形成硅化物和抑制短沟道效应所需要的深结结构的源—漏区域。
其结果，能进一步推进正在接近极限的、根据比例法则的器件性能的再次改善。
图2至图6概略地表示与前述的DRAM的制造相关的工艺的关键部分。
首先，如图2所示，根据例如STI(Shallow Trench Isolation：浅沟隔离)法(或者LOCOS法)，在半导体基片11的表面上分别形成元件隔离区域12。
并且，通过成为栅极绝缘膜23A、23B的物质，在前述半导体基片11上淀积栅极材料后，进行以氮化硅膜26A、26B为掩模的蚀刻，分别形成栅极21A(包括伪栅极21A’)、21B。
这种场合下，在存储单元区域11a内例如使栅极长度和栅极宽度缩小到0.1μm左右，形成各MOSFET20A的栅极21A和伪栅极21A′。
在外围电路区域11b内例如使MOSFET20B的栅极21B减小到0.1μm左右，而且为了得到大电流，栅极宽度形成为10μm～20μm左右。
接着，如图3所示，进行用于形成外延区域24A、24B的离子注入。
在n型MOSFET中，以As在15keV、5×1014cm-2左右进行离子注入为佳，在p型MOSFET中以BF2在10keV、5×1014cm-2左右进行离子注入为佳。根据情况，也可以进行使用Si和Ge的预非晶化、形成浅结的工序。
与通常晶体管的源—漏区域的杂质扩散层的场合相比，这种条件能使薄膜电阻提高几倍。但是，在存储单元内部，因相邻的晶体管间隔小，所以不怎么有问题。
在形成前述外延区域24A、24B后，淀积氮化硅膜，并利用RIE(Reactive IonEtching：反应性蚀刻)工序，对其进行深蚀。
由此，对MOSFET20A的各栅极21A、21A’的侧壁部分，分别形成具有50nm以下按比例缩小的栅侧壁长度的、基于侧壁绝缘膜22a的栅侧壁22A。
同时，对于MOSFET20B的栅极21B侧壁部分，形成具有50nm左右栅侧壁长度的侧壁绝缘膜22a。
接着，如图4所示，在用于形成前述侧壁绝缘膜22a的氮化硅膜之间，淀积具有实用蚀刻选择比的例如氧化硅膜系列的TEOS(Tetra Ethoxy Silan：四乙氧基硅烷)膜41。
接着，如图5所示，利用RIE工序，对前述TEOS膜41进行侧壁残留深蚀。
于是，MOSFET20B中，在前述侧壁绝缘膜22a的更外侧上形成绝缘膜22b，从而在栅极21B的侧壁部分上形成基于前述侧壁绝缘膜22a、22b的栅侧壁22B。
对此，在MOSFET20A中，因各栅极21A、21A’间的间隔狭窄，所以不能形成由TEOS膜41组成的侧壁绝缘膜22b。
也就是说，虽然在伪栅极21A’的外周部上分别形成侧壁绝缘膜22b，但各栅极21A、21A’间的TEOS膜41不能被蚀刻，TEOS膜41原样地残留。
然后，进行用于形成深结杂质扩散区域25B的掩蔽(未图示)，进行离子注入。
在n型MOSFET中，以As在50keV、3×1015cm-2左右进行离子注入为佳，在p型MOSFET中，以BF2在35keV、3×1015cm-2左右进行离子注入为佳。
由此，对MOSFET20B的外延区域24B，在距离栅极21B一般栅侧壁22B的长度的位置(即距离栅侧壁22A一般栅侧壁22b的长度的位置)上，形成深结杂质扩散区域25B，谋得接触电阻的低电阻化。
接着，如图6所示，在整个面上堆积作为层间绝缘膜31的物质例如氧化硅膜系列的物质)，并利用CMP工序使其表面平整。
重要的是用于形成前述侧壁绝缘膜22a的氮化硅膜之间，使用具有实用蚀刻选择比的物质作为层间绝缘膜31。
然后，利用RIE工序，借助于按照抗蚀线条42对层间绝缘膜31进行蚀刻，对与源—漏区域相连的接触孔32A和与MOSFET20B的源—漏区域相连的接触孔32B进行开孔。
这种场合，虽然与层间绝缘膜一起去除在MOSFET20A的栅极21A、21A’间残存的前述TEOS膜41，但不能去除前述侧壁绝缘膜22a。
由此，对MOSFET20A能用SAC工序，所以对栅极21A能自调整地开设接触孔32A。
而且，MOSFET20A的最外周部的栅极21A’成为伪栅极线条。因此，用伪栅极21A’进行SAC工序，能防止在元件隔离区域12上形成接触孔32A有偏差。
因此，能消除对元件隔离区域12过度蚀刻，从而结泄漏电流增大的缺陷。
此外，MOSFET20B即使不进行SAC工序，也能对元件隔离区域12与栅极21B取足够的接合偏差容限，以形成接触孔32B。
此外，在去除前述抗蚀线条42后，进行用于形成深结杂质扩散区域25A的掩蔽(未图示)，并通过前述接触孔32A进行离子注入。然后，进行用于离子注入后使杂质活化的RTA(Rapid Thermal Annealing：快速加温退火)。
由此，对于外延区域24A中的1个，在分别距离栅极21A、21A′一段离开栅侧壁22A的长度的位置(即离开一段侧壁绝缘膜22a的长度的位置)上，形成深结杂质扩散区域25A，谋得接触电阻的低电阻化。
这种场合下，变化离子注入的条件，被形成的杂质扩散区域25A结深比前述的MOSFET20B的杂质扩散区域25B结深要浅。
这特别在采用基于前述的STI法的元件隔离时，为了谋得抑制元件隔离宽度小的存储单元等的存储单元区域11a的结晶缺陷，需要减少由于离子注入造成的损害。
这样，在不损害MOSFET20B的性能的同时，能任意地变更剂量和加速能量等用于形成MOSFET20A的杂质扩散区域25A的条件。
然后，在前述层间绝缘膜31上积集具有导电性的布线材料，埋入各接触孔32A、32B内，而且，对该布线材料进行刻图，形成分别与前述MOSFET20A、20B的源—漏区域相连的布线接触部分33，实现图1所示的DRAM的存储单元及其外围电路。
此外，在前述的实施例1中，虽然简单地以在外围电路部分的MOSFET20B的源—漏区域采用外延结构的情况为例进行了说明，但不限于此，也能进一步用硅化物工序使寄生电阻减小的结构。
图7概略表示第2实施形态的DRAM的制造工艺关键部分。
该情况与上述第1实施形态的DRAM的制造工艺相同，首先，对作为MOSFET20B的源—漏区域的外延区域24B，在实行直到在其外侧形成深结杂质扩散区域25B为止的工序后(参照图5)，用溅射方法全面堆积用于硅化物工序的高熔点金属(例如Ti膜)51。
然后，进行RTA，只在MOSFET20B的源—漏区域的表面形成硅化物层52(参照图7(a))。
这时，未反应的Ti用硫酸与过氧化氢的水溶液的混合溶液溶解，对存储单元区域11a，是防止各栅极21A、21A’之间发生短路，对外围电路区域11b，是防止栅极21B与源—漏区域表面的硅化物层52之间发生短路。
以此在距离栅极21B一段栅侧壁22B的长度的位置起到各元件隔离区域12为止的范围分别形成上述硅化物层52。
亦即在上述MOSFET20B的源—漏区域表面距离栅极21B一段侧壁绝缘膜22a、22b的长度的足够远的位置上形成硅化物层52。
接着，全面堆积作为层间绝缘膜31的、例如氧化硅膜系的物质，用CMP工序使该表面平整。
然后，在RIE工序按照抗蚀线条蚀刻层间绝缘膜31进行开孔，以形成与MOSFET20A的源—漏区域相连接的接触孔32A，和与MOSFET20B的源—漏区域上的上述硅化物层52相连接的接触孔32B。
而且在去除上述抗蚀线条42之后，进行以形成深结杂质为目的的掩蔽(未图示)，并通过上述接触孔32A进行离子注入。然后进行使离子注入的杂质活化和上述硅化物层52相变用的RTA。
以此，对外延区域24A的一个，在分别离开栅极21A、21A’的距离等于各栅侧壁22A的长度的位置上，形成结深比MOSFET20B中的杂质扩散区域25B中浅，但比外延区域24A中深的杂质扩散区域25A，谋求降低接触电阻(参照图7(b))。
然后，在上述层间绝缘膜上堆积具有导电性的布线材料，埋入各接触孔32A、32B内。而且，对该布线材料刻图，分别形成布线接触部33，以此实现借助于硅化物工序减小寄生电阻形成的DRAM的存储单元部及其外围电路部(参照图7(c))。
采用这样的结构，不仅可以期待得到与上述第1实施形态的DRAM大致相同的效果，而且能够一边防止在外围电路部的MOSFET20B的短沟道效应，一边在提高电流驱动力等情况下，充分加大栅侧壁22B的长度后，只在MOSFET20B的源—漏区域有选择地形成硅化物层52。
以此可以使源—漏区域的结深足够深，并且使栅侧壁22B的外侧的杂质扩散区域25B的电阻足够小。
因而，存储单元部的晶体管可以将由于硅化物层52形成引起的结泄漏电流抑制于较小的数值，并且容易减小外围电路部的寄生电阻。
而且由于能够只在侧壁绝缘膜22b形成后露出的杂质扩散层25B上有选择地形成硅化物层52，可以省略向来需要的用于使硅化物层形成线条的光刻工序。
又，作为MOSFET20A的布线接触部33，不限于使用布线材料成一整体形成的情况，例如也能容易地使用对布线接触部的一部分掺磷(P)等杂质的多晶硅和钨(W)等金属构成。
图8概略表示本发明第3实施形态的DRAM的制造工序关键部分。
在这种情况下，与上述第1实施形态的DRAM的制造工序相同，首先，在实行直到用于在MOSFET20B的栅极21B的侧壁部分形成侧壁绝缘膜22b的、堆积TEOS膜41的工序之后(参照图4)，用SAC工序，开连接于MOSFET20A的源—漏区域的接触孔61。
然后，根据需要进行以形成深结杂质扩散区域25A为目的的掩蔽(未图示)，并通过上述接触孔61进行离子注入。
再在开好的上述接触孔61内埋入大量掺杂磷(P)的多晶硅或钨(W)等导电性材料，形成接触部62(参照图8(a))
接着，借助于RIE工序，对上述TEOS膜41进行侧壁残留深蚀。
以此在MOSFET20B的栅极21B的上述侧壁绝缘膜22a外侧分别形成侧壁绝缘膜22b，从而只在栅极21B的侧壁部分形成由上述绝缘膜22a、22b构成的栅侧壁22B。
又，在MOSFET20A，伪栅极21A’的外周部及上述接触孔61内埋入导电性材料形成的接触部62的各侧壁部分上也形成侧壁绝缘膜22b，但是各栅极21A、21A’之间的TEOS膜41保持原样，不受蚀刻。
此后，进行以形成深结杂质扩散区域25B为目的的掩蔽(未图示)，再进行离子注入。
这样，对MOSFET20B的外延区域24B，在离开栅极21B的距离等于栅侧壁22B的长度的位置上，分别形成深结杂质扩散区域25B，谋求降低接触电阻。
再在MOSFET20B的外延区域24B的外侧进行离子注入以形成深结杂质扩散区域25B后，用溅射方法全面堆积用于硅化物工序的高熔点金属(未图示)。
然后，进行RTA，在MOSFET20B的源—漏区域的表面及在上述接触孔61内埋入导电性材料形成的接触部62的表面分别形成硅化物层52(参照图8(b))。
接着，在用硫酸与过氧化氢的水溶液的混合溶液溶解去除未反应的高熔点金属之后，全面堆积作为层间绝缘膜31的、例如氧化硅膜系的物质，并用CPM工序使其表面部分平整。
然后，在RIE工序进行开孔，以形成与MOSFET20A的上述接触部62的表面的上述硅化物层52相连接的接触孔32A，和与MOSFET20B的源—漏区域上的上述硅化物层52相连接的接触孔32B。
又在上述层间绝缘膜31上堆积具有导电性的布线材料，埋入各接触孔32A、32B内。然后对各布线材料刻图，分别形成布线接触部33，借助于硅化物工序，实现不仅形成较小寄生电阻的结构，而且还形成能够将MOSFET20A的接触电阻抑制于较低数值的DRAM所含存储器单元及其外围电路(参照图8(c))。
采用这样的结构，可以期待得到与上述第2实施形态的DRAM相同的效果，同时由于在存储单元的MOSFET20A的布线接触部33的一部分使用着能够降低电阻的多晶硅等，可以使存储单元的接触电阻做得更低。
而且对于MOSFET20A，即使不形成相对于外延区域24A的深结杂质扩散区域也能够谋求降低接触电阻。因此，以形成源—漏区域的深结合为目的的离子注入至少对MOSFET20B进行一次即可。
又，在各MOSFET20A、20B中，进行了各接触孔32A、32B的开孔，同时将硅化物层52作为阻挡层金属开孔，很方便。
总之，MOSFET20A的源—漏区域，由于其自身没有硅化物化，能够保持较小的结泄漏电流，特别适合于存储元件的集成化。
又，在存储器单元的MOSFET20A，也可以做成能够自调整地对栅极21A、21A’开接触孔32A的结构。
图9概略表示本发明第4实施形态的DRAM的制造工序关键部分。
在这种情况下，与上述第1实施形态的DRAM的制造工序相同，首先，在实行直到对各MOSFET20A、20B分别形成侧壁绝缘膜22a的工序后(参照图3)，全面堆积氮化硅膜(第3绝缘物)71。
该氮化硅膜71考虑与上述层间绝缘膜31的蚀刻选择比，但做得具有SAC工序未能去除的厚度，并且与形成上述侧壁绝缘膜22a用的氮化硅膜相比足够薄。
在堆积上述氮化硅膜71后，全面堆积用于形成侧壁绝缘膜22b的TEOS膜41(参照图9(a))。
接着，借助于RIE工序，对上述TEOS膜41进行侧壁残留深刻(参照图9(b))。
这时，进行蚀刻但保留上述氮化硅膜71，以此在MOSFET20B上，隔着薄的氮化硅膜71在上述侧壁绝缘膜22a的更外侧形成侧壁绝缘膜22b，从而形成相对于栅极21B的栅侧壁22B。
又，在MOSFET20A，在伪栅极21A’的外周部的侧壁部分也形成侧壁绝缘膜22b，但是各栅极21A、21A’之间的TEOS膜41保持原样，不受蚀刻。
此后，进行以形成深结杂质扩散区域25B为目的的掩蔽(未图示)，并通过上述氮化硅膜71进行离子注入。
以此，对MOSFET20B的外延区域24B，在离开栅极21B的距离等于栅侧壁22B的长度的位置上，分别形成深结杂质扩散区域25B，谋求降低接触电阻。
接着，全面堆积作为层间绝缘膜31的、例如氧化硅膜系的物质，用CPM工序使其表面部分平整。
然后，在RIE工序进行开孔，以形成与MOSFET20A的源—漏区域相连接的接触孔32A，和与MOSFET20B的源—漏区域相连接的接触孔32B。
这时，在MOSFET20A，有选择地对上述层间绝缘膜31及上述TEOS膜41进行蚀刻，例如对栅极21A、21A’和元件隔离区域12，分别自调整地开设接触孔32A。
又，残存于接触孔32A、32B内的上述氮化硅膜71用例如热磷酸进行湿蚀刻或干蚀刻除去。
在用热磷酸进行湿蚀刻时，具有氧化硅膜几乎不被蚀刻的特性，因此只能除去氮化硅膜71。
借助于此，在对元件隔离区域12自调整地开接触孔32A的情况下，也能够防止元件隔离区域被过分蚀刻，结泄漏电流增大。
然后，在上述层间绝缘膜31上堆积具有导电性的布线材料，埋入各接触孔32A、32B内。而且，对各布线材料刻图，形成分别连接于上述MOSFET20A、20B的源—漏区域的布线接触部33，能够实现具有可以自动调整地对栅极21A、21A’和元件隔离区域12两者开接触孔32A的结构的DRAM所含存储单元及其外围电路(参照图9(c))。
采用这样的结构，可以期待得到与上述第2实施形态的DRAM大致相同的效果，同时可以自调整地对栅极21A、21A’和元件隔离区域12两者开接触孔32A，而且不导致结泄漏电流增大。
还有，在该第4实施形态的DRAM的情况下，存储单元的最外围部分的栅极21A’不必一定是电气上独立的伪栅极线条，在取电气上激活的栅极21A的情况下，也可不缩减元件隔离区域而抑制开接触孔32A造成的结泄漏电流的增大。
下面对在DRAM外围电路中MOSFET20B的源—漏区域形成硅化物层的情况下的其他方法进行说明。
图10表示本发明第5实施形态的DRAM的结构的大概情况。图10(a)表示DRAM所布线条关键部分的平面图，图10(b)是关键部分的剖面图。
该DRAM具有例如在半导体基片11上分别集成多个第1、第2 MOSFET20A、20B形成的MTS型结构。
除了构成存储单元的MOSFET20A外，在构成外围电路部的一部分(或其全部)MOSFET20B源—漏区域24B的表面设置电阻比该区域低的硅化物层52。
下面对具有上述结构的DRAM的制造工序进行简单说明。
首先，在由元件隔离区域12分隔开的半导体基片11上的存储单元区域11a上，分别隔着栅极绝缘膜23A形成上述MOSFET20A的各栅极21A。又分别隔着栅极绝缘膜23B在外围电路区域11b上形成上述MOSFET20B的各栅极21B。
又在上述元件隔离区域12上不隔着栅极绝缘膜就形成栅极21B′。
这些栅极21A、21B、21B′分别形成氮化硅膜26A或氮化硅膜26B作为栅极蚀刻时的掩模材料。
然后，在上述半导体基片11的表面注入杂质，分别形成MOSFET20A的源—漏区域24A和MOSFET20B的源—漏区域24B。
接着，全面堆积氮化硅膜，对其蚀刻，以对各MOSFET20A的栅极21A的侧壁部分形成作为栅侧壁22A的侧壁绝缘膜22a。
又同时对MOSFET20B的栅极21B、21B′的侧壁部分分别形成作为侧壁22B的一部份的侧壁绝缘膜22a。
进而在全面堆积TEOS膜41之后用RIE法对其进行深蚀，使上述栅极21A之间埋入TEOS膜41，同时只在上述栅极21B的侧壁部分形成侧壁绝缘膜22b，用该侧壁绝缘膜22b和上述侧壁绝缘膜22a形成栅侧壁22B。
接着，在用溅射法或CVD法全面堆积硅化物工序用的高熔点金属(例如Ti膜或TiN膜)之后，进行RTA、在至少一部分的MOSFET20B的源—漏区域24B的表面形成电阻比该源—漏区域低的硅化物层52。
去除剩余的高熔点金属之后，在上述半导体基片11的整个面上堆积第1层间绝缘膜31a，并用CMP技术使其表面平整。
然后利用SAC技术，在上述第1层间绝缘膜31a上对上述MOSFET20A的栅极21之一自调整地开出与源—漏区域24A连接的接触孔32A。
又在上述第1层间绝缘膜31a上，对例如上述MOSFET20B的源—漏区域24B的表面上形成的上述硅化物层52，留有充分接合余量(接合偏差容限)地进行开孔，开出与该硅化物层52连接的接触孔32B。
还贯通设在上述元件隔离区域12上的栅极21B′表面上的上述氮化硅膜26B，形成接触孔32B′。其中，对例如第1层间绝缘膜31a开完接触孔32B′之后，用热磷酸等除去残留在接触孔32B′内的氮化硅膜26B即可。
然后，分别将布线材料埋入上述各接触孔32A、32B、32B′内，分别形成与MOSFET20A的所述源—漏区域24A连接的位线接触部(布线接触部)33A、与MOSFET20B的所述源—漏区域24B表面的硅化物层52连接的扩散层接触部(布线接触部)33B及与上述栅极21B′表面连接的栅极上接触部33B′。
此后，分别形成将位线接触部33A连接于存储单元区域11a的上述第一层间绝缘膜31a上的位线34，以及将扩散层接触部33B和栅极上接触部33B′连接于外围电路区域11b的上述第1层间绝缘膜31a上的第1层布线35。
又在全面堆积第2层间绝缘膜31b之后，在存储单元区域11a的上述第1、第2层间绝缘膜31a、31b上形成与MOSFET20A的源—漏区域24A连接的扩散层接触部36。
然后在存储单元区域11a的上述第2层间绝缘膜31b上形成与扩散层接触部36连接的多个累积电极37，同时隔着电容器绝缘膜(未图示)形成板极38。
此后，全面堆积绝缘膜39，以形成DRAM的存储单元及其外围电路部。
在上述结构的DRAM的存储单元及外围电路部中，分别设计为例如存储单元的各栅极21A间的间隔Sa满足Sa＜2(x+d)，而外围电路部的各栅极21B间的间隔Sb满足Sb＞(x+d)。
其中d为侧壁绝缘膜22a的侧壁长度，x为侧壁绝缘膜22b的侧壁长度。
实际上考虑到外围电路部的扩散层接触部33的尺寸(C)，最好是设计为上述栅极21B间的间隔Sb为：Sb＞2(x+d)+c。
采用这样的结构，有可能用单个工序保持存储单元的各栅极21A间埋入TEOS膜后原封不动，只在外围电路部的各栅极21B的侧壁部分形成侧壁绝缘膜22b。
借助于此，可以只在形成侧壁绝缘膜22b后露出的外围电路部的MOSFET20B的源—漏区域24B表面形成硅化物层52。
亦即形成硅化物层52在外围电路部的各MOSFET20B的源—漏区域24B的表面上，总是与侧壁绝缘膜22a之间还有一段等于侧壁绝缘膜22b的长度x的距离。
在这样为了高速进行信号处理，只在外围电路的MOSFET20B的源—漏区域24B的表面有选择地形成硅化物层52的情况下，由于侧壁绝缘膜22b的形成，使形成硅化物层52的、外围电路部MOSFET20B中源—漏区域24B的表面露出，在该露出的部份上自动形成硅化物层52，从而可以省略形成硅化物层52用的刻图。
因而，在谋求提高在外围电路中的处理速度的情况下也能够不增加光刻工序，简单地实现混装存储单元与其外围电路的DRAM。
图11是表面本发明第6实施形态的DRAM的大概结构。
该DRAM在例如上述第5实施形态的结构中还在存储单元的各MOSFET20A的栅极21A间埋入分别掺入杂质的多晶硅形成接触部63，同时在至少一部分MOSFET20B的源—漏区域24B的表面形成硅化物层之际，也在该接触部63的上表面同时形成硅化物层52。
采用该第6实施形态的结构的DRAM，例如在MOSFET20A的位线接触部33A及扩散层接触部36的一部分使用能降低电阻的多晶硅，以此可达到减小MOSFET20A的接触电阻等目的，可望取得与上述第3实施形态的结构的DRAM大致相同的效果。
图12概略表示本发明第7实施形态的DRAM的制造工序关键部分。还有，这里只表示与硅化物层52的形成有关的外围电路部。
例如，与制造上述第5实施形态的结构的DRAM的情况相同，在已经进行到在各栅极21B、21B′的侧壁部分形成侧壁绝缘膜22a的工序之后(参照图12(a))，全面堆积TEOS膜41(参照图12(b))。
接着，借助于对上述TEOS膜41进行各向同性蚀刻，在存储单元的各MOSFET20A的栅极21A间保留TEOS膜，而将外围电路部的TEOS膜41全面除去(参照图12(c))。
接着，在用溅射方法或CVD法全面堆积氧化硅工序用的高熔点金属(例如Ti膜或TiN膜)51后(参照图12(d))，进行RTA，在高熔点金属51源—漏区域24B的界面形成硅化物层52(参照图12(e))。
然后，去除剩余的高熔点金属51，以此可以在至少一部份的MOSFET20B的源—漏区域24B的表面形成比该源—漏区域24B的电阻低的硅化物层52(参照图12(f))。
在这样用各向同性蚀刻全部去除外围电路部的TEOS膜41的情况下，也能够不经过光刻工序，在MOSFET20B的源—漏区域24B的表面形成硅化物层52，谋求提高在外围电路部的处理速度。
图13概略表面本发明第8实施形态的DRAM的制造工序关键部分。而且，这里只示出与硅化物层52的形成有关的外围电路部。
例如，与制造上述第5实施形态的结构的DRAMD情况相同，在已经进行到在各栅极21B、21B′的侧壁部份形成侧壁绝缘膜22a的工序之后，全面堆积氮化硅膜71(参照图13(a))。
然后，在该氮化硅膜71上再堆积TEOS膜41(参照图13(b))。
接着，对上述TEOS膜41进行各向周性蚀刻，将外围电路部的TEOS膜41全部去除，但是在存储单元中的各MOSFET20D栅极21A间原封不动地留下TEOS膜41(参照图13(c))。
接着，在至少形成硅化物层52用的、源—漏区域24B的表面存在的上述氮化硅膜71被去除后，用溅射法或CVD片堆积硅化物2序用的高熔点金属51(参照图13(d))。
接着，进行RTA，在高熔点金属51与源—漏区域24B的界面上形成硅化物层52(参照图13(e))。
然后，除去剩余的高熔点金属51，在至少一部份MOSFET20B的源—漏区域24B的表面，可以形成比该源—漏区域24B电阻低的硅化物层52(参照图13(f))。
在像该第8实施形态的结构的DRAM那样堆积TEOS膜41之前形成与该TEOS膜间有充分的蚀刻选择比的氮化硅膜71的情况下，不仅能够不用光刻工序而形成硅化物层52，而且由于氮化硅膜71作为去除TEOS膜41时的终止层起作用，也可以减轻对半导体基片表面的破坏、如产生凹坑等。
还有，在上面所述的任一实施形态中，都对用氧化硅膜和氮化硅膜形成外围电路部的栅侧壁22B的情况作了说明，但是本发明并不限于此，例如也可以用有机系的弱电介质膜的组合形成。
又，作为形成侧壁绝缘膜22b用的第2绝缘体，也可以使用例如添加磷和硼等杂质形成的氧化膜、磷玻璃或BPSG等。
又，虽然对同时使用氧化硅膜系物质形成侧壁绝缘膜22b与层间绝缘膜31、31a的情况作了说明，但是并不限定于此。
下面分别示出在例如上述第5实施形态的结构的DRAM(参照图10)中，用于外围电路部的MOSFET20B的其他结构例。
图14是在栅极21B的侧壁部份用侧壁绝缘膜22a与侧壁绝缘膜22b形成栅侧壁22B的情况下、MOSFET20B的例子。
在该情况下，第1层间绝缘膜31a除了用与侧壁绝缘膜22b相同的物质构成的情况外，例如该图(a)所示，也可以用与侧壁绝缘膜22b不同的物质构成。
又，作为用于外围电路部的MOSFET20B，也可以除了只用与侧壁绝缘膜22b相同的物质或不同的物质构成第1层间绝缘膜31的情况外，还利用对源—漏区域24B部分形成比其结深更深的杂质扩散区域25B，实现外延结构。
顺便说明一下，该图(b)是在实现外延结构的情况下，使用与侧壁绝缘膜22b相同的物质构成第1层间绝缘膜31a时的例子，该图(c)是使用与其不同的物质构成时的例子。
图15是在栅极21B侧壁部份所形成栅极壁22B的侧壁绝缘膜22a与侧壁绝缘膜22b之间设置氮化硅薄膜71的情况下、MOSFET20B的例子。
在该情况下，如图15(a)所示，第1层间绝缘膜31a可用与侧壁绝缘膜22b相同的物质构成。
又，作为用于外围电路部的MOSFET20B，如该图(b)所示，也可以用与第1层间绝缘膜31a及侧壁绝缘膜22b不同的物质构成，又可以除了另用与侧壁绝缘膜22b相同的物质或不同的物质构成第1层间绝缘膜31的情况以外，还利用对源—漏区域24B，部份形成比其结深更深的杂质扩散区域25B，从而实现外延结构。
附带说明一下，该图(c)是在实现外延结构的情况下用与侧壁绝缘膜22b相同的物质构成第1层间绝缘膜31a时的例子，该图(d)是用与其不同的物质构成时的例子。
又，在侧壁绝缘膜22a与侧壁绝缘膜22b之间设置氮化硅膜71的情况下，如图16所示，在开有接触孔32B时，即使由于掩模的接合误差造成开孔位置有一些偏差，也由于上述氮化硅膜71延续到硅化物层52，可防止蚀刻破坏波及半导体基片11。
这不限于采用相同物质构成第1层间绝缘膜31a及侧壁绝缘膜22b的情况，对采用不同物质构成第1层间绝缘膜31a及侧壁绝缘膜22b的情况或实现外延结构的情况也一样。
图17是设置形成于栅极21B侧壁部份的侧壁22形成其侧壁绝缘膜22a用的氮化硅膜22a′，使其延伸到硅化物层52的情况下、MOSFET20B的例子。
这种情况下的氮化硅膜22a′，可以省略例如形成侧壁绝缘膜22a用的深蚀简单地形成。
在该情况下，第1层间绝缘膜31a、如该图(a)所示，可用与侧壁绝缘膜22b相同的物质构成。
又，作为用于外围电路部MOSFET20B，如该图(b)所示，也可以用与第1层间绝缘膜31a及侧壁绝缘膜22b不同的物质构成，又可以除了只用与侧壁绝缘膜22b相同的物质或不同的物质构成第1层间绝缘膜31a的情况以外，还利用对源—漏区域24B部份形成比其结深更深的杂质扩散区域25B，实现外延结构。
附带说明，该图(c)是在实现外延结构的情况下，用与侧壁绝缘膜22b相同的物质构成第1层间绝缘膜31a时的例子，该图(d)是用与其不同的物质构成时的例子。
又，在将氮化硅膜22a′延伸设置至硅化物层的情况下，如图18所示，在开接触孔32B时，即使用于掩模的接合误差而造成开孔的位置有些偏差，也能够防止蚀刻破坏波及半导体基片11。
这不限于采用相同物质构成第1层间绝缘膜31a及侧壁绝缘膜22b的情况，即使在采用不同物质构成第1层间绝缘膜31a及侧壁绝缘膜22b情况下，或在实现了外延结构的情况下也一样。
还有，如在第5实施形态的DRAM的说明中所述，设计成存储单元的各栅极21A间的间隔Sa满足Sa＜2(x+d)，外围电路部的各栅极21B间的间隔Sb满足Sb＞2(x+d)的情况下，不形成硅化物层52，例如，即使在使用于上述第1实施形态的DRAM的情况下，也不导致增加光刻工序，容易实现在外围电路部的外延结构，而且非常有效。
此外，当然在不改变本发明的要旨的范围内可以作各种变形实施。
如上所述，采用本发明，可以提供能在同一块基片上集成可对栅极自调整地开微小接触孔的第1绝缘栅型晶体管与可抑制短沟道效应，并且充分减寄生电阻的第2绝缘栅型晶体管从而能实现高集成度、高性能的半导体器件及其制造方法。

Claims (30)

1一种半导体器件，其特征在于，包括
根据界区划分为存储单元区域和外围电路区域的半导体基片，
集成在所述半导体基片上的所述存储单元区域内并具有第1栅极电极的多个第1晶体管，在每个第1栅极电极的侧壁部分形成用第1绝缘物构成的第1侧壁绝缘膜，
设置在所述半导体基片上的外围电路区域内并具有第2栅极电极的至少1个第2晶体管，在所述第2栅极电极的侧壁部分形成用第1绝缘物和第2绝缘物构成的第2侧壁绝缘膜，
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成，
所述多个第1晶体管的每一个具有第1扩散区域，所述至少1个第2晶体管具有第2扩散区域，所述第1扩散区域结合深度比所述第2扩散区域的结深浅，和
所述至少1个第2晶体管，包括在所述第2扩散区域的表面上有选择地形成低电阻区域。
2如权利要求1所述的半导体器件，其特征在于，
所述低电阻区域，位于离开所述第2晶体管的第2栅极电极为所述第2侧壁绝缘膜的侧壁长度的位置上。
3如权利要求1所述的半导体器件，其特征在于，
所述多个第1绝缘栅型晶体管中的至少1个，具有对所述第1栅极电极自调整的接触孔。
4如权利要求3所述的半导体器件，其特征在于，
在所述接触孔内埋入导电性材料。
5如权利要求4所述的半导体器件，其特征在于，
在所述导电性材料的表面上具有低电阻区域。
6一种半导体器件，其特征在于，包括
根据界区划分为存储单元区域和外围电路区域的半导体基片，
集成在所述半导体基片上的所述存储单元区域内并具有第1栅极电极的多个第1晶体管，在每个第1栅极电极的侧壁部分形成用第1绝缘物构成的第1侧壁绝缘膜，
设置在所述半导体基片上的外围电路区域内并具有第2栅极电极的至少1个第2晶体管，在所述第2栅极电极的侧壁部分形成用第1绝缘物和第2绝缘物构成的第2侧壁绝缘膜，
在所述第1绝缘物和第2绝缘物之间设置覆盖所述半导体基片的表面的第3绝缘物。
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成。
7如权利要求6所述的半导体器件，其特征在于，
所述第3绝缘物比所述第1绝缘物薄。
8如权利要求6所述的半导体器件，其特征在于，
所述多个第1绝缘栅型晶体管中的至少1个，具有对所述第1栅极电极和所述界区自调整的接触孔。
9如权利要求6所述的半导体器件，其特征在于，
所述多个第1晶体管的每一个具有第1扩散区域，所述至少1个第2晶体管具有第2扩散区域，所述第1扩散区域结合深度比所述第2扩散区域的结深浅。
10一种半导体器件，其特征在于，包括
在半导体基片上的存储单元区域形成的多个第1晶体管，所述第1晶体管分别具有形成由第1绝缘物构成的长度d的第1侧壁绝缘膜的栅极电极，并使所述第1栅极电极间的最大空间小于2(d+x)，
在所述半导体基片上的外围电路区域形成的多个第2晶体管，所述第2晶体管分别具有形成至少由第1绝缘物构成的长度d的第2侧壁绝缘膜的第2栅极电极、和在扩散区域表面分别距离所述第1绝缘物为距离x的位置上的低电阻区域，并使所述第2栅极电极间的最大空间大于2(d+x)。
所述第1绝缘物和所述第2绝缘物由具有不同蚀刻选择比的材料构成。
11如权利要求10所述的半导体器件，其特征在于，
在每个所述第2栅极电极的侧壁部分形成的所述第2侧壁绝缘膜，包括所述第1绝缘物和所述第1绝缘物外的第2绝缘物。
12如权利要求11所述的半导体器件，其特征在于，
所述距离对应于所述第2绝缘物的侧壁长度。
13如权利要求11所述的半导体器件，其特征在于，
第3绝缘物设置在第2绝缘物下面。
14如权利要求11所述的半导体器件，其特征在于，
去除布线接触部分外的所述第1栅极电极间的空间，埋入所述第2绝缘物构成的绝缘材料。
15如权利要求10所述的半导体器件，其特征在于，
包括布线接触部分的所述第1栅极电极间的空间，埋入导电性材料。
16如权利要求15所述的半导体器件，其特征在于，
低电阻区域设置在所述导电性材料的表面。
17如权利要求6或10所述的半导体器件，其特征在于，
一部分所述第1绝缘物和所述第2绝缘物由氧化硅构成，其余的所述第1绝缘物和所述第2绝缘物由氮化硅构成。
18一种半导体器件的制造方法，其特征在于，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
分别在所述存储单元区域中形成用于构成存储单元的多个第1绝缘栅型晶体管的各栅极和在所述外围电路区域中形成用于构成外围电路单元的至少1个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成由第1绝缘物组成的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上堆积具有与所述第1绝缘物不同的蚀刻选择比的第2绝缘物的工序，
有选择地去除所述第2绝缘物，在所述第2绝缘栅型晶体管的各栅极的侧壁部分进一步形成第2侧壁绝缘膜的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，有选择地形成低电阻区域的工序。
19如权利要求18所述的半导体器件的制造方法，其特征在于，
所述形成低电阻区域的工序，在从所述第2绝缘栅型晶体管的栅极电极仅离开所述第1和第2侧壁绝缘膜的长度的位置上形成低电阻区域。
20如权利要求18所述的半导体器件的制造方法，其特征在于，还包括
在所述第2绝缘物上，对所述第1绝缘栅型晶体管中至少1个的所述栅极，自调整地进行接触孔的开孔的工序。
21如权利要求20所述的半导体器件的制造方法，其特征在于，还包括
在所述第2绝缘物上被开孔的接触孔内埋入导电性材料的工序。
22如权利要求21所述的半导体器件的制造方法，其特征在于，还包括
在埋入所述接触孔内的所述导电性材料的表面上形成低电阻区域的工序。
23一种半导体器件的制造方法，其特征在于，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
分别在所述存储单元区域中形成用于构成存储单元的多个第1绝缘栅型晶体管的各栅极和在所述外围电路区域中形成用于构成外围电路单元的至少1个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成由第1绝缘物组成的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上形成第3绝缘物的工序，
在所述半导体基片的整个面上堆积具有与所述第1绝缘物不同的蚀刻选择比的第2绝缘物的工序，
有选择地去除所述第3和第2绝缘物，在所述第2绝缘栅型晶体管的各栅极的侧壁部分进一步形成第2侧壁绝缘膜的工序。
24如权利要求23所述的半导体器件的制造方法，其特征在于，
比所述第1绝缘物薄地形成所述第3绝缘物。
25如权利要求23所述的半导体器件的制造方法，其特征在于，还包括
在所述第2绝缘物上，对所述多个第1绝缘栅型晶体管中至少1个的所述栅极电极以及所述界区，自调整地进行接触孔的开孔的工序。
26如权利要求23所述的半导体器件的制造方法，其特征在于，还包括
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，有选择地形成低电阻区域的工序。
27一种半导体器件的制造方法，其特征在于，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
在所述存储单元区域中，使各栅极间的最大空间小于2(d+x)地形成用于构成存储单元的多个第1绝缘栅型晶体管的栅极电极工序，
分别在所述外围电路区域中，使各栅极间的最大空间大于2(d+x)地形成用于构成外围电路单元的多个的第2绝缘栅型晶体管的栅极的工序，
在所述第1绝缘栅型晶体管的各栅极的侧壁部分和所述第2绝缘栅型晶体管的各栅极的侧壁部分，分别形成侧壁长d的第1侧壁绝缘膜的工序，
在所述第2绝缘栅型晶体管的各栅极的侧壁部分，在所述第1侧壁绝缘膜的基础上进一步形成具有与所述第1侧壁绝缘膜不同的蚀刻选择比的第2侧壁绝缘膜的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，在离开所述第2绝缘栅型晶体管的栅极电极长度x的位置，有选择地形成低电阻区域的工序。
28一种半导体器件的制造方法，其特征在于，包括下述工序
形成界区，将半导体基片的元件区域隔离成存储单元区域和外围电路区域的工序，
在所述存储单元区域中，使各栅极间的最大空间小于2(d+x)地形成用于构成存储单元的多个第1绝缘栅型晶体管的栅极电极工序，
分别在所述外围电路区域中，使各栅极间的最大空间大于2(d+x)地形成用于构成外围电路单元的多个的第2绝缘栅型晶体管的栅极的工序，
在所述半导体基片的整个面上积集第1绝缘物的工序，
有选择地去除所述第1绝缘物，在所述第1绝缘栅型晶体管的各栅极的侧壁部分上和所述第2绝缘栅型晶体管的各栅极的侧壁部分上，分别形成侧壁长d的第1侧壁绝缘膜的工序，
在所述半导体基片的整个面上堆积具有与所述第1侧壁绝缘膜不同的蚀刻选择比的第2绝缘物的工序，
对于所述第2绝缘栅型晶体管中的所述第2侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，形成第2杂质扩散区域的工序，
对于所述第1绝缘栅型晶体管中的所述第1侧壁绝缘膜间的所述半导体基片进行杂质的离子注入，使得结合深度比所述第2杂质扩散区域的结深浅地形成第1杂质扩散区域的工序，和
在所述第2绝缘栅型晶体管中的第2杂质扩散区域的表面上，在离开所述第2绝缘栅型晶体管的栅极电极长度x的位置，有选择地形成低电阻区域的工序。
29如权利要求28所述的半导体器件的制造方法，其特征在于，
所述形成低电阻区域的工序，在从所述第2绝缘栅型晶体管的栅极电极仅离开所述第1和第2侧壁绝缘膜的长度的位置上形成低电阻区域。
30如权利要求29所述的半导体器件的制造方法，其特征在于，还包括
在形成所述第1侧壁绝缘膜后，在所述半导体基片的整个面上形成第3绝缘物的工序。
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