KR101811895B1 - 전력 반도체 소자 - Google Patents
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Abstract
에미터측 (11) 의 에미터 전극 (2) 과 콜렉터측 (15) 의 콜렉터 전극 (25) 사이에 상이한 도전형들의 층들이 있는 전력 반도체 소자 (1) 가 제공된다. 그 소자는
- 제 1 도전형의 드리프트 층,
- 드리프트 층 (6) 과 에미터 전극 사이 (2) 에 배열되고, 에미터 전극 (2) 에 직접적인 전기적 접촉이 되는, 제 2 도전형의 제 1 베이스 층 (4),
- 제 1 베이스 층 (4) 안에 내장된 에미터측 (11) 에 배열되고 에미터 전극 (2) 을 접촉하며, 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는, 제 1 도전형의 제 1 소스 영역 (5),
- 제 1 베이스 층 (4), 제 1 소스 영역 (5) 및 드리프트 층 (6) 으로부터 전기적으로 절연되고, 제 1 베이스 층 (4) 과 같은 평면에서 제 1 베이스 층 (4) 의 측면에 배열되고 제 1 베이스 층 (4) 보다 드리프트 층 (6) 으로 더 깊게 확장되는 제 1 게이트 전극 (3),
- 제 1 베이스 층 (4) 과 같은 평면에서 제 1 베이스 층의 측면에 배열되는, 제 2 도전형의 제 2 베이스 층 (45),
- 에미터측 (11)의 상부에 배열된 제 2 게이트 전극 (35), 및
- 제 2 베이스 층 (45) 안에 내장된 에미터측 (11) 에 배열되고 제 2 게이트전극 (35) 아래의 영역으로 확장되며, 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지고, 제 2 절연층 (36) 에 의해 제 2 베이스 층 (45), 제 2 소스 영역 (55) 및 드리프트 층 (6) 으로부터 전기적으로 절연되는 제 1 도전형의 제 2 소스 영역 (55) 을 포함한다.
- 제 1 도전형의 드리프트 층,
- 드리프트 층 (6) 과 에미터 전극 사이 (2) 에 배열되고, 에미터 전극 (2) 에 직접적인 전기적 접촉이 되는, 제 2 도전형의 제 1 베이스 층 (4),
- 제 1 베이스 층 (4) 안에 내장된 에미터측 (11) 에 배열되고 에미터 전극 (2) 을 접촉하며, 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는, 제 1 도전형의 제 1 소스 영역 (5),
- 제 1 베이스 층 (4), 제 1 소스 영역 (5) 및 드리프트 층 (6) 으로부터 전기적으로 절연되고, 제 1 베이스 층 (4) 과 같은 평면에서 제 1 베이스 층 (4) 의 측면에 배열되고 제 1 베이스 층 (4) 보다 드리프트 층 (6) 으로 더 깊게 확장되는 제 1 게이트 전극 (3),
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- 제 2 베이스 층 (45) 안에 내장된 에미터측 (11) 에 배열되고 제 2 게이트전극 (35) 아래의 영역으로 확장되며, 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지고, 제 2 절연층 (36) 에 의해 제 2 베이스 층 (45), 제 2 소스 영역 (55) 및 드리프트 층 (6) 으로부터 전기적으로 절연되는 제 1 도전형의 제 2 소스 영역 (55) 을 포함한다.
Description
본 발명은 전력 반도체 소자에 관한 것이다. 그것은 청구항 제 1 항의 전제부에 따라 상이한 도전형(conductivity type) 들의 층이 있는 전력 반도체 소자에 관한 것이다.
도 1은 평면 게이트 전극이 있는 종래 기술의 IGBT를 보여준다. IGBT는 에미터측 (11) 의 에미터 전극 (2) 과 에미터측 (11) 의 반대편에 배열된 콜렉터측 (15) 의 콜렉터 전극 (25) 사이에 배열된 4층 구조를 가진 소자이다. (n-) 도핑된 드리프트(drift) 층 (6) 은 에미터측 (11) 과 콜렉터측 (15) 사이에 배열되어 있다. P 도핑된 평면 베이스 층 (405) 은 드리프트 층 (6) 과 에미터 전극 (2) 사이에 배열되는데, 평면 베이스 층 (405) 은 에미터 전극 (2) 과 직접적인 전기 접촉이 있다. 평면 n-도핑된 소스 영역 (505) 은 평면 베이스 층 (405) 안으로 내장된(embedded) 에미터측 (11) 에 배열되고, 에미터 전극 (2) 을 접촉한다.
평면 게이트 전극 (305) 은 에미터측 (11) 의 상부에 배열된다. 평면 게이트 전극 (305) 은 평면 절연층 (306) 에 의해 평면 베이스 층 (405), 평면 소스 영역 (505) 및 드리프트 층 (6) 으로부터 전기적으로 절연되어 있다. 평면 게이트 전극 (305) 과 에미터 전극 (2) 사이에 배열된 추가적인 절연층 (309) 이 있다.
"평면(planar)" 또는 "트렌치(trench)" 베이스 층 및 "평면" 또는 "트렌치" 소스 영역이라는 용어는 어떤 특별한 설계 혹은 어떤 추가적인 기술적 의미를 함축하는 것이 아니라, 다른 소자 형태들에 대해서 서로의 층들을 구별하기 위해 사용된다.
그러한 평면 MOS 셀 설계는 BiMOS 형태의 스위치 개념에 적용될 때 많은 단점을 나타낸다. 소자는 복수의 영향들에 기인하여 높은 온-상태(on-state) 손실을 가진다. 평면 설계는 셀 근처에서 전하 확산 (또한 JFET 효과라고 불린다) 으로 어려움을 겪는 측방(lateral) MOS 채널을 제공한다. 그래서 평면 셀들은 낮은 캐리어 증대를 보여준다. 게다가, 측방 채널 설계에 기인하여, 평면 설계는 또한 MOS 채널로부터의 전자 확산이 잘 되지 않음에 기인하여 정공 배출 효과(hole drain effect) (PNP 효과) 로 어려움을 겪는다. 셀들 사이의 영역은 PiN 다이오드 부분에 대해서 강한 전하 증대를 제공한다. 그러나, 이 PiN 효과는 셀의 패킹(packing) 밀도가 낮은 (면적에서 낮은 수의 셀) 고전압 소자에서만 긍정적인 영향을 보여준다. 감소된 채널 저항을 달성하기 위해 평면 소자들은 더 낮은 패킹 밀도에서 만들어지며, 이것은 좁은 피치(pitch)(두 개의 셀 사이의 거리)로만 보상될 수 있고, 그렇게 함으로써 PiN 효과를 줄인다.
차단 능력 (blocking capability)에 관하여 평면 설계는 셀들에서 그리고 셀들 사이에서 낮은 피크 필드(peak field) 때문에 좋은 차단 능력을 제공한다.
평면 설계는 게이트 전극 아래에 큰 MOS 축적 영역과 큰 관련된 캐패시턴스를 가질 수 있다. 그럼에도 불구하고, 밀러(miller) 캐패시턴스 감소를 위해 셀들 사이에 필드 산화물 형태의 층을 적용함에 기인하여, 소자는 좋은 제어성을 보여준다. 그러므로, 좋은 제어성과 낮은 스위칭 손실이 평면 설계에서 이루어질 수 있다.
게다가, 평면 설계에서 셀 밀도는 요구되는 단략전류에 맞도록 쉽게 조정될 수 있다.
결과적으로 전술한 모든 효과들을 고려하여, 종래 기술의 평면 셀은 매우 좁은 셀과 필드 산화물 층을 가진 넓은 피치를 적용한다.
평면 설계 대안으로, 도 2에 도시된 바와 같은 트렌치 MOS 셀 설계들이 도입되었는데, 여기서 트렌치 게이트 전극 (300) 은 트렌치 절연층 (301)에 의해 트렌치 베이스 층 (400), 트렌치 소스 영역 (500) 및 드리프트 층 (6) 으로부터 전기적으로 절연된다. 트렌치 게이트 전극 (300) 은 트렌치 베이스 층 (400) 과 같은 평면에 있고 측면에 배열되며 트렌치 베이스 층 (400) 보다 드리프트 층 (6) 으로 더 깊게 확장된다.
그러한 트렌치 게이트 전극 설계에서, 트렌치 설계는 수직 방향에서 전자들의 증대된 주입을 제공하고 셀 근처에서 (JFET 효과라고 불리는) 전하 확산의 문제점이 없는 수직 MOS 채널을 제공하기 때문에, 온-상태 손실이 더 낮다. 그러므로, 트렌치 셀은 더 낮은 손실을 위해 훨씬 향상된 캐리어 증대를 보여준다. 수직 채널 설계에 기인하여, 트렌치는 또한 MOS 채널로부터 향상된 전자 확산에 기인하여 더 적은 정공 배출 효과 (PNP 효과) 를 제공한다. 트렌치의 바닥에 PIN 다이오드 부분을 위해 강한 전하 증대를 제공하는 축적층이 있다. 이런 이유로, 넓은 그리고/또는 깊은 트렌치는 최적의 성능을 보여준다. 트렌치 설계는 감소된 채널 저항을 위해 큰 셀 패킹 밀도를 제공한다. 그러나, 트렌치 설계는 높은 피크 전기장에 기인하여 트렌치의 바닥 모서리 부분 근처에서 차단 능력이 더 낮은 어려움이 있다. 트렌치 설계는 밀러 캐패시턴스 감소를 위해 트렌치에 필드 산화물 종류의 층들을 적용하는데 어려움을 갖는 큰 MOS 축적 영역 및 관련된 캐패시턴스를 가진다. 그러므로, 소자는 나쁜 제어성과 높은 스위칭 손실을 야기한다. 게다가, 트렌치 설계에서 높은 셀 밀도는 높은 단락 전류를 야기한다.
"Trench emitter IGBT with lateral and vertical MOS channels" (Proc. 23rd internat. Conf. on Microelectronics (MIEL 2002), 163-166)에서, 하나의 소자에 트렌치 게이트 전극과 평면 게이트 전극을 포함하는 IGBT가 기술되었다. 그러나, 평면 및 트렌치 게이트 설계의 전체 적용에 기인하여, 즉 채널이 평면 게이트 전극뿐만 아니라 트렌치 게이트 전극에서 에미터 전극과 드리프트 층 사이에 형성될 수 있어, 결합된 설계의 소자에서 평면 및 트렌치 게이트 설계의 단점은 여전히 존재한다.
감소된 온-상태 손실, 향상된 차단 능력, 낮은 정공 배출 및 좋은 제어성을 가지는 전력 반도체 소자를 제공하는 것이 본 발명의 목적이다.
문제는 청구항 제 1 항의 특성을 가지는 반도체 소자에 의해 해결된다.
본 발명의 전력 반도체 소자는 상이한 도전형의 층들을 가지는데, 층들은 에미터측의 에미터 전극과 에미터측의 반대편에 배열되는 콜렉터측의 콜렉터 전극 사이에 배열된다. 그 층들은:
- 에미터측과 콜렉터측 사이에 배열된 제 1 도전형의 드리프트 층,
- 드리프트 층과 에미터 전극 사이에 배열되고, 에미터 전극에 직접적인 전기적 접촉이 되는, 제 2 도전형의 제 1 베이스 층,
- 제 1 베이스 층 안에 내장된 에미터측에 배열되고 에미터 전극을 접촉하며, 드리프트 층보다 더 높은 도핑 농도를 가지는 제 1 도전형의 제 1 소스 영역,
- 제 1 절연층에 의해 제 1 베이스 층, 제 1 소스 영역 및 드리프트 층으로부터 전기적으로 절연되고, 제 1 베이스 층과 같은 평면에서 제 1 베이스 층의 측방에 배열되고 제 1 베이스 층보다 드리프트 층으로 더 깊게 확장되며, 채널이 에미터 전극, 제 1 소스 영역, 제 1 베이스 층 및 드리프트 층 사이에 형성 가능한, 제 1 게이트 전극,
- 제 2 도전형의 제 2 베이스 층,
- 제 1 도전형의 제 2 소스 영역, 및
- 에미터측의 상부(top)에 배열되고 제 2 절연층에 의해 제 2 베이스 층, 제 2 소스 영역 및 드리프트 층으로부터 전기적으로 절연되는, 제 2 게이트 전극을 포함하고,
제 2 소스 영역은 제 2 베이스 층 안에 내장된 에미터측에 배열되고 제 2 게이트 전극 아래 영역으로 확장되며, 제 2 소스 영역은 드리프트 층보다 더 높은 도핑 농도를 가지고,
제 2 베이스 층은 제 1 베이스 층과 같은 평면에서 제 1 베이스 층의 측면으로 배열되고, 전하 캐리어들이 에미터 전극으로부터 제 2 소스 영역, 제 2 베이스 층을 통해 드리프트 층으로 직접적으로 흐를 수 있는 어떠한 채널도 형성 가능하지 않도록 하기 위해 제 2 소스 영역은 에미터 전극에 직접적으로 연결되지 않는다.
본 발명의 반도체 소자는 평면(planar) 및 트렌치(trench) MOS 셀을 단일 구조내에 집적하여 감소된 온-상태 손실, 향상된 차단 및 좋은 제어성 면에서 두 설계 모두의 장점을 얻을 수 있다.
높은 손실, JFET 효과, PNP 및 PiN 효과와 같은 평면 셀 영역의 단점 및 트렌치 셀들 사이 공간의 단점이 제거되는 반면, 평면 게이트 설계(셀들 사이의 영역)와 트렌치 설계(셀 자체)의 장점이 본 발명의 반도체 소자에서 결합될 수 있다. 평면 셀들 사이의 영역에서 좋은 전하 증대(enhancement)가 보장된다. 평면 증강된 층(enhanced layer)이 존재하는 경우, 이 효과는 확연하다. 평면 게이트 구조에 기인하여 턴-오프(turn-off) 동안에 전하 추출을 위한 좋은 필드 확산과 턴-온(turn-on) 동안에 좋은 제어성이 제공된다. 한편, 트렌치 셀 설계는 낮은 정공 배출(drain) 효과가 있는 좋은 전자 주입 프로파일(profile)과 확산을 제공한다.
매우 꽉 들어찬 셀 채널 밀도는 반 개의 셀 당 3개의 채널까지 얻어질 수 있다. 그럼에도 불구하고, 셀들 사이에 피치를 통해서 또는 소스 영역들을 구성함에 의해서, 또는 MOS 채널 파라미터들을 조정함에 의해서 또는 트렌치 중의 하나 또는 평면 채널들 중의 하나를 제거함에 의해서, 밀도가 제어될 수 있다.
소스 영역들은 제 3 차원에서 직접적으로 또는 MOS 채널을 통해 또는 평면 셀 부분 자체에서 연결될 수 있다. 베이스 층들 역시 평면 셀에서 래치업(latch-up)을 피하기 위해 유사한 방법으로 제 3 차원에서 또는 직접적으로 연결될 수 있다.
또한, 본 발명의 설계는 증강된 층 구조를 적용하고 에미터 스위치 사이리스터(thyristor) 구조 및 다수의 가능한 조합의 역도통(reverse conducting) 설계와 같은 복수의 상이한 소자 유형에 본 발명의 구조를 적용할 가능성이 있는 자기-정렬(self-aligned) 프로세스에 기반하여 제작될 수 있기 때문에, 소자는 제작이 용이하다. 그것은 또한 트렌치 및 평면 채널을 위해 다른 것들을 제공하여 MOS 채널 파라미터들 (문턱 전압 (Vth), 핀치-오프(pinch-off) 전압 (Vp) 및 게이트-에미터 컨덕턴스 (gfs)) 을 개별적으로 최적화할 가능성을 제공한다. 본 발명의 설계는 전체 또는 부분 스트라이프(stripes)에 적합하지만 또한 셀 방식(cellular)의 설계에서도 구현될 수 있다.
본 발명에 따른 추가적인 장점들은 종속항으로부터 명백해질 것이다.
본 발명의 주제는 첨부된 도면을 참조한 다음의 글에서 보다 상세하게 설명될 것이다:
도 1은 종래 기술에 따른 평면 게이트 전극이 있는 IGBT를 도시한다;
도 2는 종래 기술에 따른 트렌치 게이트 전극이 있는 IGBT를 도시한다;
도 3은 본 발명에 따른 논 펀치스루(non-punch-through) IGBT의 제 1 실시예를 도시한다;
도 4는 본 발명에 따른 펀치스루(punch-through) IGBT의 또 다른 실시예를 도시한다;
도 5는 본 발명에 따른 역도통 IGBT 의 또 다른 실시예를 도시한다;
도 6 내지 14는 본 발명의 반도체 소자의 다른 실시예들의 세부사항을 도시한다;
도 15는 본 발명의 반도체 소자의 또 다른 실시예의 에미터측에서의 평면도이다;
도 16은 에미터 전극과 제 2 게이트 전극을 포함하는 본 발명의 반도체 소자의 또 다른 실시예의 에미터측에서의 평면도이다;
도 17은 A-A 선을 따라 절단한 도 15에 따른 반도체 소자의 실시예의 단면도이다;
도 18 및 19는 B-B 선을 따라 절단한 도 15에 따른 반도체 소자의 다른 실시예의 단면도이다;
도 20 및 21은 C-C 선을 따라 절단한 도 15에 따른 반도체 소자의 상이한 실시예들의 단면도이다;
도 22는 반도체 소자의 또 다른 실시예에 대한 횡단면 평면도이다.
도면들에서 사용된 참조 부호들 및 그들의 의미는 참조 부호 리스트에 요약되어 있다. 일반적으로, 동일하거나 동일한 기능을 하는 부분들은 같은 참조 부호가 주어진다. 기술된 실시예는 예로서의 의미이며, 본 발명을 한정하지 않을 것이다.
도 1은 종래 기술에 따른 평면 게이트 전극이 있는 IGBT를 도시한다;
도 2는 종래 기술에 따른 트렌치 게이트 전극이 있는 IGBT를 도시한다;
도 3은 본 발명에 따른 논 펀치스루(non-punch-through) IGBT의 제 1 실시예를 도시한다;
도 4는 본 발명에 따른 펀치스루(punch-through) IGBT의 또 다른 실시예를 도시한다;
도 5는 본 발명에 따른 역도통 IGBT 의 또 다른 실시예를 도시한다;
도 6 내지 14는 본 발명의 반도체 소자의 다른 실시예들의 세부사항을 도시한다;
도 15는 본 발명의 반도체 소자의 또 다른 실시예의 에미터측에서의 평면도이다;
도 16은 에미터 전극과 제 2 게이트 전극을 포함하는 본 발명의 반도체 소자의 또 다른 실시예의 에미터측에서의 평면도이다;
도 17은 A-A 선을 따라 절단한 도 15에 따른 반도체 소자의 실시예의 단면도이다;
도 18 및 19는 B-B 선을 따라 절단한 도 15에 따른 반도체 소자의 다른 실시예의 단면도이다;
도 20 및 21은 C-C 선을 따라 절단한 도 15에 따른 반도체 소자의 상이한 실시예들의 단면도이다;
도 22는 반도체 소자의 또 다른 실시예에 대한 횡단면 평면도이다.
도면들에서 사용된 참조 부호들 및 그들의 의미는 참조 부호 리스트에 요약되어 있다. 일반적으로, 동일하거나 동일한 기능을 하는 부분들은 같은 참조 부호가 주어진다. 기술된 실시예는 예로서의 의미이며, 본 발명을 한정하지 않을 것이다.
도 3은 4개 층 구조 (pnpn) 를 가진 절연 게이트 바이폴라 트랜지스터 (insulated gate bipolar transistor; IGBT) 형태의 본 발명의 전력 반도체 소자 의 제 1 실시 형태를 나타낸다. 층들은 에미터측 (11) 의 에미터 전극 (2) 과 에미터측 (11) 의 반대편에 배열된 콜렉터측 (15) 의 콜렉터 전극 (25) 사이에 배열된다. IGBT는 다음과 같은 층들을 포함한다:
- 에미터측 (11) 과 콜렉터측 (15) 사이에 배열된 (n-) 도핑된 드리프트 층 (6)
- 드리프트 층 (6) 과 에미터 전극 (2) 사이에 배열되고, 에미터 전극 (2) 과 직접적인 전기접촉이 있는, p 도핑된 제 1 베이스 층 (4)
- 제1 베이스 층 (4) 에 내장된 에미터측 (11) 에 배열되고 에미터 전극 (2) 과 접촉하며, 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는, n 도핑된 제1 소스 영역 (5)
- 제 1 절연층 (31) 에 의해 제 1 베이스 층 (4), 제 1 소스 영역 (5) 및 드리프트 층 (6) 으로부터 전기적으로 절연되고, 제 1 베이스 층 (4) 과 같은 평면에서 제 1 베이스 층 (4)의 측면에 배열되고 제 1 베이스 층 (4) 보다 드리프트 층 (6) 으로 더 깊게 확장되며, 채널이 에미터 전극 (2), 제 1 소스 영역 (5), 제 1 베이스 층 (4) 및 드리프트 층 (6) 사이에 형성되는, 제 1 게이트 전극 (3)
- 제 2 n 도핑된 소스 영역 (55),
제 2 절연층 (36) 에 의해 제 2 베이스 층 (45), 제 2 소스 영역 (55) 및 드리프트 층 (6) 으로부터 전기적으로 절연된, 에미터측 (11) 의 상부에 배열된, 제 2 게이트 전극 (35),
드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는 제 2 소스 영역 (55) 은 제 2 베이스 층 (45) 에 내장된 에미터측 (11) 에 배열되고 제 2 게이트 전극 (35) 아래 영역으로 확장되고,
제 2 베이스 층 (45) 은 제 1 베이스 층 (4) 과 같은 평면에서 제 1 베이스 층 (4)의 측면으로 배열되고,
전하 캐리어들이 에미터 전극 (2) 으로부터 제 2 소스 영역 (55), 제 2 베이스 층 (45) 을 거쳐 드리프트 층 (6) 으로 직접 흘러가는 어떠한 채널도 형성 가능하지 않도록 하기 위해 제 2 소스 영역 (55) 은 에미터 전극 (2) 에 직접적으로 연결되지 않는 것을 특징으로 한다.
에미터 전극 (2), 제 1 소스 영역 (5), 제 1 베이스 층 (4) 및 드리프트 층 (6) 사이에 형성 가능한 제 1 게이트 전극 (3) (트렌치 게이트 전극) 에서의 채널이 소자의 동작 동안에 형성된다. 에미터 전극 (2) 은 제 2 소스 영역 (55) 에 붙어있지 않기 때문에, 제 2 게이트 전극 (35) (평면 게이트 전극) 에서 이러한 채널은 형성되지 않는다.
제 1 게이트 전극 (3) 과 제 2 베이스 층 (45) 을 위해 앞서 언급된 평면은, 에미터측 (11) 에 평행하게 놓여있다. 제 2 소스 영역 (55) 이 제 1 절연층 (31) 까지 확장되는 경우에, 물론 제 1 게이트 전극 (3) 역시 제 2 베이스 층 (45) 및 제 2 소스 영역 (55) 으로부터 전기적으로 절연된다.
소자가 도 1 에 보여진 IGBT 인 경우에, p 도핑된 콜렉터 층 (7) 은 드리프트 층 (6) 과 콜렉터 전극 (25) 사이에서 콜렉터측 (15) 에 배열된다.
물론, 본 발명의 소자는 제 2 게이트 전극들과는 다른 수의 제 1 게이트 전극을 포함하는 것도 가능하다. 본 발명은 적어도 하나의 제 1 트렌치 게이트 전극 (3) 및 적어도 하나의 제 2 평면 게이트 전극 (35) 을 포함하는 소자에 관한 것이다.
통상적으로, 제 2 게이트 전극 (35) 위에 배열된 제 3 절연층 (39) 이 있어, 게이트 전극 (35) 이 제 3 절연층 (39) 에 의해 덮여있고 그것에 의해 에미터 전극 (2) 으로부터 전기적으로 절연된다. 또한 제 1 게이트 전극 (3) 은 통상적으로 에미터측 (11) 에서 제 3 절연층으로 덮여있다.
도 4 에 나타난 바와 같이, 소자 (1) 는, 드리프트 층 (6) 과 콜렉터 전극 (25) 사이에 배열되고 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는 n 도핑 버퍼 층 (8) 을 더 포함할 수도 있다. 도 4의 소자와 같은 콜렉터 층 (7) 이 있는 IGBT 를 위해서, (n-) 도핑된 드리프트 층 (6) 및 p 도핑된 콜렉터 층 (7) 사이에 버퍼 층 (8) 이 배열된다.
본 발명의 게이트 전극 설계는 도 5에서 보여진 역도통 IGBT 와 같은 복수의 다른 반도체 유형에 적용될 수 있는데, 제 1 n-도핑된 영역 (75) 이 콜렉터측 (15) 에서 콜렉터 층 (7) 과 동일 평면에 콜렉터 층 (7) 측면에 배열된다. "동일 평면"은 콜렉터측 (15) 과 평행한 평면으로 이해된다. 제 1 영역 (75) 은 드리프트 층 (6) 보다 더 높은 도핑 농도를 가진다. 그것은 또한 MOSFET, 즉, 드리프트 층 (6) 이 있고, 선택적으로 버퍼 층 (8) 및 그 다음에 콜렉터 전극 (25) 이 있는, 즉 콜렉터 층이 없는 소자에 적용될 수 있다.
본 발명의 반도체 소자들은 또한 하나의 평면 게이트 전극 및 복수의 트렌치 게이트 전극이 있는 게이트 전극 설계를 포함한다. 일반적으로 평면 게이트 전극들보다 더 많은 수의 트렌치 게이트 전극이 있는 소자들이 도 4와 도 6에 보여진다. 셀 패킹 밀도는, 단위 면적당 셀의 수인데, 복수의 트렌치 게이트 전극을 더함으로써 상당히 증가될 수 있고, 좋은 차단 능력, 제어성 및 낮은 스위칭 손실과 같은 평면 게이트 전극의 존재의 긍정적인 효과는 여전히 지켜질 수 있다. 제 2 베이스 층을 에미터 전극에 연결하지 않음에 의해 트렌치 채널이 평면 채널로부터 전하를 배출하는 것을 피할 수 있다.
도 6 내지 도 14 는 본 발명의 반도체 소자들의 에미터측 (11) 을 보다 상세하게 보여준다. 명확성의 이유로, 그림에는 에미터 전극 (2) 이 없다.
도 7 내지 도 9 는 다른 실시예를 보여주는데, 본 발명의 소자는 드리프트 층 (6) 보다 더 높은 도핑 농도를 갖는 n-도핑된 인핸스먼트 층 (enhancement layer) (9, 9') 을 더 포함한다. 인핸스먼트 층 (9, 9') 은 드리프트 층 (6) 과 제 1 베이스 층 (4) (도 9에 보여진 인핸스먼트 층 (9)), 제 2 베이스 층 (45) (도 8에 보여진 인핸스먼트 층 (9')) 또는 제 1 및 제 2 베이스 층 (4, 45)(도 7 에서 보여진 인핸스먼트 층 (9, 9')) 사이에 배열되어 그들을 분리시킨다.
그러한 인핸스먼트 층 (9, 9') 에 더하여, 소자는 드리프트 층 (6) 과 제 1 베이스 층 (4), 제 2 베이스 층 (45) 또는 제 1 및 제 2 베이스 층 양자 아래인 인핸스먼트 층 (9) 사이에 배열되어 이들을 분리하는 p-도핑된 제 3 베이스 층 (49, 49') 을 더 포함할 수도 있다. 도 10에 보여진 바와 같이, 인핸스먼트 층 (9, 9') 및 제 3 베이스 층 (49, 49') 은 드리프트 층 (6) 과 제 1 및 제 2 베이스 층 (4, 45) 사이에 배열될 수도 있다.
다르게는, 도 11에 도시된 바와 같이, 인핸스먼트 층 (9') 만이 제 1 베이스 층 (4) 아래에 배열되는 한편, 인핸스먼트 층 (9') 및 제 3 베이스 층 (49') 은 제 2 베이스 층 (45) 아래에 배열된다.
또 다른 대안으로서, 도 12에 보여진 바와 같이, 제 3 베이스 층 (49) 뿐만 아니라 인핸스먼트 층 (9) 또한 제 2 베이스 층 (45) 아래에 배열되는 반면에, 제 2 베이스 층 (45) 아래에 배열된 인핸스먼트 층 (9') 만이 있을 수도 있다.
도 13에 보여진 바와 같이, 제 1 베이스 층 (4) 아래에 제 3 베이스 층 (49) 뿐만 아니라 인핸스먼트 층 (9) 도 있는 반면에, 제 2 베이스 층 (45) 아래에는 인핸스먼트 층 (9') 도 제 3 베이스 층 (49') 도 배열되지 않는 것 또한 가능하다. 물론, 제 1 베이스 층 (4) 아래에 층 (9, 49) 을 갖지 않고, 제 2 베이스 층 (45) 아래에 양 층 (9', 49') 을 가지는 다른 가능성도 또한 실현될 수 있다.
도 14 에 보여지는 또 다른 실시예에서, 제 2 소스 영역 (55) 은 제 2 베이스 층 (45) 에 의해 제 1 절연층 (31) 으로부터 분리되어, 소자는 반 개의 셀당 2 개의 도전성 채널을 포함하는 반면, 도 3 내지 6 에서 보여지는 소자들에서는 반 개의 셀은 반 개의 셀당 3 개의 채널을 포함한다. 도 3에서 "전자들"이라고 표시된 화살표에 의해 채널들이 보여진다. 하나의 반개의 셀(half-cell)은 세 개의 오른-방향(right-handed) 화살을 포함한다.
유사하게, 평면 채널은 예를 들어 소스 영역을 평면 게이트 전극 아래 영역까지 연장하지 않음에 의해서, 소스 영역을 에미터 전극까지 연결하지 않음에 의해서, 또는 채널을 위해 사용할 수 있는 소스 영역을 평면 게이트 전극까지 완전히 생략함에 의해서, 반개의 셀에서 제거될 수 있다.
도 15는 상부에 어떠한 제 2 게이트 전극 또는 에미터 전극도 없는 에미터측 (11) 의 평면도이다 (도 6의 D-D 선을 따라 절단한 도면).
도 16에서 유사한 것을 볼 수 있지만, 에미터 전극 (2) 과 제 2 게이트 전극 (35) 이 보여진다. 명확성을 위해, 제 2 및 제 3 절연층 (36, 39) 은 도면에 포함되지 않았다.
도 17 내지 21 은 도 16의 A-A, B-B 및 C-C 를 따라 절단한 단면들을 보여준다. 도 17은 제 1 및 제 2 소스 영역 (5, 55) 이 연결 소스 영역 (58) 에 의해 연결된 단면을 보여준다. 연결 소스 영역 (58) 의 면적에서 어떠한 제1 게이트 존극도 존재하지 않는다. 따라서, 트렌치 게이트 전극은 복수의 제 1 게이트 전극 (3) 으로 분할된다. 복수의 제 1 게이트 전극 (3) 은 제 1 및 제 2 베이스 층 (4, 45) 사이의 선에 배열되고, 제 1 및 제 2 소스 영역 (5, 55) 은 2 개의 제 1 게이트 전극 (3) 사이에 배열되어 전술한 2 개의 제 1 게이트 전극 (3) 들을 분리시키는 연결 소스 영역 (58) 에 의해 상호 연결된다. 또한 제 1 게이트 전극의 어떤 다른 배열도 가능하다.
또한 제 1 및 제 2 베이스 층 (4, 45) 은 유사한 방법으로 이 실시예에서 연결될 수 있다. 복수의 제 1 및 제 2 게이트 전극 (3) 은 제 1 및 제 2 베이스 층 (4, 45) 사이의 선 (또는 어떤 다른 배열) 에 배열될 수 있고, 제 1 및 제 2 베이스 층 (4, 45) 은 2 개의 제 1 게이트 전극 (3) 사이에 배열되어 전술한 2 개의 제 1 게이트 전극 (3) 을 분리하는 연결 베이스 층 (48) 에 의해 상호 연결된다.
도 18 은 도 16의 선 B-B 에 따른 절단 부분을 보여준다. 제 2 소스 영역 (55) 은 전도 채널이 소자의 동작 동안에 형성될 수 있는 방식으로 제 2 절연층 (36) 뿐만 아니라 제 1 절연층 (31) 까지도 확장된다.
다르게는, 도 19에 보여진 바와 같이, 에미터 전극 (2') 에 더 전기적으로 연결된, 제 1 게이트 전극의 측에 배열된 제 1 소스 영역 (5) 이 있다. 제 2 소스 영역 (55) 은, 예시적으로 제 2 소스 영역 (55) 을 덮는 제 3 절연층에 의해, 그리고 에미터측 (11) 의 평면에서 에미터 전극 (2') 과 제 2 소스 영역 (55) 사이에 배열되고 에미터 전극 (2') 이 거기에 접속된 제 2 베이스 층 (45) 에 의해, 에미터 전극 (2) 으로부터 분리된다. 이것은 어떠한 채널도 에미터 전극 (2') 으로부터 평면 게이트 전극 (35) 아래에 형성 가능하지 않다는 것을 보장한다.
도 20 에서 절단면 C-C 에 따라 제 1 및 제 2 게이트 전극 (3), (35) 이 전기적으로 상호 연결될 수도 있다는 것이 보여진다. 그러한 연결은 예를 들어 절단면 C-C의 면적에 있는 제 2 게이트 전극 (35) 을 제 1 게이트 전극 (3) 위의 영역으로 확장하여 제 1 게이트 전극 (3) 위로 돌출되어 제 1 게이트 전극 (3) 을 접촉함으로써 만들어질 수 있다. 또 다른 실시 형태에서, 게이트 전극들 (3, 35) 이 접촉되도록 이 면적에서 제 1 게이트 전극 (3) 의 폭이 또한 확장될 수도 있다. 물론, 게이트 전극들 (3, 35) 의 접촉 면적에서 전기적인 접촉을 이루기 위해서 게이트 전극들 (3, 35) 사이에 어떠한 절연층 (31, 36) 도 배열되어 있지 않다.
제 1 및 제 2 게이트 전극들 (3, 35), 소스 영역들 (5, 55) 및 베이스 층들 (4, 45) 은 반드시 상호 연결되어야 할 필요는 없다. 제 1 및 제 2 게이트 전극들 (3, 35) 이 상호 연결되어 있는 경우에 연결은 위에 상세히 설명한 바와 같이 소자 내에서 만들어질 수 있지만, 연결은 예를 들어 배선(wiring)에 의해 소자 외부에서의 전기적 연결에 의해서도 만들어질 수 있다. 도면들에서의 실시 형태들은 제 1 및 제 2 게이트 전극들 (3, 35), 소스 영역들 (5, 55) 및 베이스 층 들 (4, 45) 사이에 연결 및 전기적 접촉을 이루기 위한 예로서만 이해되어야 한다. 본 발명은 이러한 예들에 의해서 제한되지 않을 것이며 그러한 전기적 접촉을 이루는 어떠한 방법도 포함되어야 한다.
도 22 는 반도체 소자 (1) 가 제 1 및 제 2 베이스 층들 (4, 45) 보다 더 높은 도핑 농도를 가지는 p-도핑된 바(bar) (47) 를 포함하는 추가적인 실시 형태를 보여준다. 바 (47) 는 에미터측 (11) 에 배열되고 제 1 및 제 2 소스 영역들 (5, 55), 베이스 층들 (4, 45) 그리고 제 1 게이트 전극 (3) 은 바 (47) 에서 종단된다. 바 (47) 는 적어도 부분적으로 또는 완전하게 제 2 게이트 전극 (35) 에 의해 덮여질 수도 있지만, 또 다른 실시 형태에서 제 2 게이트 전극 (35) 은 바 (47) 위로 돌출되지 않도록 종결될 수도 있다. 이러한 실시 형태에서, 에미터 및 게이트 전극들은 위에 언급된 어떠한 종류들에 따라 베이스 층 및 소스 영역에 대해 형성될 수 있다. 에미터 전극 (2) 및 게이트 전극 (35) 은 도 22에서 소자가 단면도에 대해서 절단된 평면에서의 점선에 의해 보여진다.
또 다른 실시 형태에서, 도전형이 전환된다, 즉 제 1 도전형의 모든 층들은 p 형 ( 예를 들어, 드리프트 층 (6), 제 1 및 제 2 소스 영역 (5, 55))이고 제 2 도전형의 모든 층들은 n 형 (예를 들어, 제 1 및 제 2 베이스 층 (4, 45))이다.
"포함하는(comprising)" 이라는 용어는 다른 요소 또는 단계를 배제하지 않고 단수 표현은 복수를 배제하지 않는다는 점을 주의해야 한다. 또한 다른 실시 형태들과 관련하여 설명된 요소들은 결합될 수도 있다. 또한 청구항들에서의 참조 기호들은 청구항의 범위를 제한하는 것으로 해석될 수 없다는 점도 주의해야 한다.
1 전력 반도체 소자
11 에미터측
15 콜렉터측
2 에미터 전극
25 콜렉터 전극
3 제 1 게이트 전극
31 제 1 절연층
35 제 2 게이트 전극
36 제 2 절연층
39 제 3 절연층
300 트렌치 게이트 전극
301 트렌치 절연층
305 평면 게이트 전극
306 평면 절연층
309 추가 절연층
4 제 1 베이스 층
45 제 2 베이스 층
47 P 도핑 바
48 연결 베이스 층
49, 49' 제 3 베이스 층
400 트렌치 베이스 층
405 평면 베이스 층
5 제 1 소스 영역
55 제 2 소스 영역
58 연결 소스 영역
500 트렌치 소스 영역
505 평면 소스 영역
6 드리프트 층
7 콜렉터 층
75 제 1 영역
8 버퍼 층
9, 9' 인핸스먼트 층
11 에미터측
15 콜렉터측
2 에미터 전극
25 콜렉터 전극
3 제 1 게이트 전극
31 제 1 절연층
35 제 2 게이트 전극
36 제 2 절연층
39 제 3 절연층
300 트렌치 게이트 전극
301 트렌치 절연층
305 평면 게이트 전극
306 평면 절연층
309 추가 절연층
4 제 1 베이스 층
45 제 2 베이스 층
47 P 도핑 바
48 연결 베이스 층
49, 49' 제 3 베이스 층
400 트렌치 베이스 층
405 평면 베이스 층
5 제 1 소스 영역
55 제 2 소스 영역
58 연결 소스 영역
500 트렌치 소스 영역
505 평면 소스 영역
6 드리프트 층
7 콜렉터 층
75 제 1 영역
8 버퍼 층
9, 9' 인핸스먼트 층
Claims (15)
- 에미터측 (11) 의 에미터 전극 (2) 과 상기 에미터측 (11) 의 반대편에 배열된 콜렉터측 (15) 의 콜렉터 전극 (25) 사이에 배열된 상이한 도전형(conductivity type) 의 층들을 가진 전력 반도체 소자 (1) 로서,
- 상기 에미터측 (11) 과 상기 콜렉터측 (15) 사이에 배열된 제 1 도전형의 드리프트(drift) 층 (6),
- 상기 드리프트 층 (6) 과 상기 에미터 전극 (2) 사이에 배열되고, 상기 에미터 전극 (2) 과 직접적인 전기 접촉이 있는, 제 2 도전형의 제 1 베이스 층 (4),
- 상기 제 1 베이스 층 (4) 안에 내장된(embedded) 상기 에미터측 (11) 에 배열되고 상기 에미터 전극 (2) 을 접촉하며, 상기 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는, 제 1 도전형의 제 1 소스 영역 (5),
- 제 1 절연층 (31) 에 의해 상기 제 1 베이스 층 (4), 상기 제 1 소스 영역 (5) 및 상기 드리프트 층 (6) 으로부터 전기적으로 절연되고, 상기 제 1 베이스 층 (4) 과 같은 평면에서 상기 제 1 베이스 층 (4) 의 측면에 배열되고, 상기 제 1 베이스 층 (4) 보다 상기 드리프트 층 (6) 내로 더 깊게 확장되는 제 1 게이트 전극 (3) 으로서, 채널이 상기 에미터 전극 (2), 상기 제 1 소스 영역 (5), 상기 제 1 베이스 층 (4) 및 상기 드리프트 층 (6) 사이에 형성 가능한, 상기 제 1 게이트 전극 (3),
- 상기 제 2 도전형의 제 2 베이스 층 (45), 상기 제 1 도전형의 제 2 소스 영역 (55) 및 제 2 게이트 전극 (35) 을 포함하며,
상기 제 2 게이트 전극 (35) 은, 상기 에미터측 (11) 의 상부에 배열되고, 제 2 절연층 (36) 에 의해 상기 제 2 베이스 층 (45), 상기 제 2 소스 영역 (55) 및 상기 드리프트 층 (6) 으로부터 전기적으로 절연되고,
상기 제 2 소스 영역 (55) 은, 상기 제 2 베이스 층 (45) 에 내장된 상기 에미터측 (11) 에 배열되고, 상기 제 2 게이트 전극 (35) 아래 영역내로 확장되며, 상기 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지며,
상기 제 2 베이스 층 (45) 은 상기 제 1 베이스 층 (4) 과 동일한 평면에서 상기 제 1 베이스 층 (4) 의 측면에 배열되고,
전하 캐리어들이 상기 에미터 전극 (2) 으로부터, 상기 제 2 소스 영역 (55), 상기 제 2 베이스 층 (45) 을 통해 상기 드리프트 층 (6) 으로 직접 흐를 수 있는 어떠한 채널도 형성될 수 없도록 상기 제 2 소스 영역 (55) 은 상기 에미터 전극 (2) 에 직접적으로 연결되지 않고,
상기 소자는 복수의 제 1 게이트 전극 (3) 을 포함하고,
상기 제 1 및 제 2 소스 영역 (5, 55) 은, 2 개의 상기 제 1 게이트 전극 (3) 사이에 배열되어 상기 2 개의 제 1 게이트 전극 (3) 들을 분리시키는 연결 소스 영역 (58) 에 의해 상호 연결되는 것을 특징으로 하는 전력 반도체 소자. - 제 1항에 있어서,
상기 제 1 및 제 2 게이트 전극 (3, 35) 이 전기적으로 연결되는 것을 특징으로 하는 전력반도체 소자. - 제 1 항에 있어서,
상기 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는 상기 제 1 도전형의 버퍼 층 (8) 이 상기 드리프트 층 (6) 과 상기 콜렉터 전극 (25) 사이에 배열되는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항에 있어서,
상기 소자는 상기 드리프트 층 (6) 과 상기 콜렉터 전극 (25) 사이에서 상기 콜렉터측 (15) 에 배열된 상기 제 2 도전형의 콜렉터 층 (7) 을 더 포함하거나,
상기 소자는, 상기 드리프트 층 (6) 과 상기 콜렉터 전극 (25) 사이에서 상기 콜렉터측 (15) 에 배열되고 상기 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는 상기 제 1 도전형의 버퍼 층 (8), 및 상기 버퍼 층 (8) 과 상기 콜렉터 전극 (25) 사이에서 상기 콜렉터측 (15) 에 배열된 상기 제 2 도전형의 콜렉터 층 (7) 을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4항 중 어느 한 항에 있어서,
상기 제 2 소스 영역 (55) 이 상기 제 1 절연층 (31) 까지 확장되는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4항 중 어느 한 항에 있어서,
상기 제 2 소스 영역 (55) 이 상기 제 2 베이스 층 (45) 에 의해 상기 제 1 절연층 (31) 으로부터 분리되는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 소스 영역 (55) 이 상기 에미터 전극 (2) 에 전기적으로 연결되는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 제 2 소스 영역 (55) 이 상기 에미터 전극 (2) 으로부터 분리되는 것을 특징으로 하는 전력 반도체 소자. - 제 4 항에 있어서,
상기 소자는 콜렉터 층 (7) 의 측면으로 상기 콜렉터측 (15) 에 배열된 상기 제 1 도전형의 제 1 영역 (75) 을 더 포함하고, 상기 제 1 영역 (75) 은 상기 드리프트 층 (6) 보다 더 높은 도핑 농도를 가지는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 소자는 상기 드리프트 층 (6) 과 상기 제 1 및 제 2 베이스 층 (4, 45) 중 적어도 하나 또는 양자 사이에 배열되어 이들을 분리시키는 상기 제 1 도전형의 인핸스먼트 층(enhancement layer) (9, 9') 을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 10 항에 있어서,
상기 소자는 상기 드리프트 층 (6) 과 상기 제 1 베이스 층 (4), 상기 제 2 베이스 층 (45) 또는 상기 제 1 및 제2 베이스 층 (4, 45) 양자의 아래에 있는 상기 인핸스먼트 층 (9, 9') 사이에 배열되어 이들을 분리시키는 상기 제 2 도전형의 제 3 베이스 층 (49, 49') 을 더 포함하는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 소자는 복수의 제 1 게이트 전극들 (3) 을 포함하고, 상기 제 1 및 제 2 베이스 층 (4, 45) 은 2 개의 상기 제 1 게이트 전극들 (3) 사이에 배열되어 상기 2 개의 제 1 게이트 전극 (3) 들을 분리시키는 연결 베이스 층 (48) 에 의해 상호 연결되는 것을 특징으로 하는 전력 반도체 소자. - 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 소자는 상기 제 1 및 제 2 베이스 층 (4, 45) 보다 더 높은 도핑 농도를 가지는 상기 제 2 도전형의 바(bar) (47) 를 더 포함하며, 상기 바 (47) 는 상기 에미터측 (11) 에 배열되고 상기 제 1 및 제 2 소스 영역 (5, 55), 상기 베이스 층 (4, 45) 및 상기 제 1 게이트 전극 (3) 이 상기 바 (47) 에서 종결되는 것을 특징으로 하는 전력 반도체 소자. - 제 13 항에 있어서,
상기 바 (47) 는 적어도 부분적으로 또는 완전하게 상기 제 2 게이트 전극 (35) 에 의해 덮여지는 것을 특징으로 하는 전력 반도체 소자.
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