JP4156717B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、とくに、異常の発生に対する保護機能の向上を図るための改良に関する。
【０００２】
【従来の技術】
一般に、電力用半導体装置では、定常損失やスイッチング損失が低いことなど、正常動作に関わる特性が良好であることに加えて、過電流や過電圧が印加されたときなど、不測の異常な条件の下に置かれたとき、すなわち、異常が発生したときに、これらの異常にある程度以上耐え得るという特性、すなわち異常に対する一定以上の耐量が必要とされる。
【０００３】
このような要求に答える装置として、例えば、図８５に示す装置１５１、および、図８６に示す装置１５２が知られている。これらの装置１５１，１５２は、いずれも、IGBT（Insulated Gate Bipolar Transistor）の代表的な二つの例に相当している。一方の装置１５１はトレンチ型（trench type）のIGBTとして構成されているのに対し、他方の装置１５２は平面型（planar type）のIGBTとして構成されている点で、互いに相違している。
【０００４】
装置１５１，１５２の主要部分をなす半導体基体９０には、下主面から上主面へ向かって、順に、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３が備わっている。そして、ｎ-層３の露出面には、ｐベース層４が選択的に形成されており、ｐベース層４の露出面には、ｎ+エミッタ層５が選択的に形成されている。ｐベース層４とｎ+エミッタ層５の双方に、エミッタ電極１１が接続され、ｐ+コレクタ層１にはコレクタ電極１２が接続されている。
【０００５】
一方の装置１５１では、ｐベース層４はｐ+コンタクト層６を通じて接続されている。そして、半導体基体９０に形成されたゲート溝８５の内側に、ゲート酸化膜９を間に挟んで埋設された埋込みゲート電極７が、ｎ+エミッタ層５とｎ-層３とに挟まれたｐベース層４の部分（チャネル領域）に対向している。埋込みゲート電極７にはゲート電極１３が接続されている。他方の装置１５２では、ｐベース層４の下方に連結して、ｐ層４２が形成されている。そして、ｎ+エミッタ層５とｎ-層３とに挟まれたｐベース層４の露出面の部分（チャネル領域）に、ゲート酸化膜９を間に挟んで、ゲート電極１３が対向している。
【０００６】
装置１５１，１５２のいずれにおいても、エミッタ電極１１とコレクタ電極１２に電圧を印加した状態で、ゲート電極１３に閾電圧以上の電圧を入力すると、ｎ+エミッタ層５、ｐベース層４、および、ｎ-層３を含むMOSFETがオンする。その結果、ｎ+エミッタ層５から電子が、ｐ+コレクタ層１から正孔が、ｎ-層３へと注入されることにより、伝導度変調が引き起こされるので、IGBTがオン状態となる。また、ゲート電極１３の電圧を閾電圧未満にすると、MOSFETがオフするので、ｎ+エミッタ層５からの電子の注入が止み、その結果、IGBTがオフ状態となる。
【０００７】
一方の装置１５１は、トレンチ型であるため、ゲート溝８５に沿ってゲートを形成することによって、チャネル領域の密度、すなわち、チャネル密度が高く設定されており、その結果、平面型である装置１５２に比べて、定常損失およびスイッチング損失が低く抑えられるという利点がある。しかしながら、装置１５１では、チャネル密度が高く設定された分、MOSFETの部分の飽和電流が大きくなる。
【０００８】
このため、例えば、短絡異常（不測の原因によって、負荷が短絡する、または、ゲート制御回路などによって、チャネルが開いた状態で素子に電源電圧が印加される異常）が発生したときに、装置に過剰な大きさの短絡電流が流れる。したがって、短絡電流によって、熱暴走が引き起こされ、装置１５２が破壊に至る場合があるという問題点、すなわち、短絡異常に対する耐量（短絡耐量）が低いという問題点があった。
【０００９】
他方の装置１５２では、チャネル密度が低い分、MOSFETの飽和電流が小さいので、短絡耐量は、装置１５１に比べて高くなるが、定常損失およびスイッチング損失が大きく、正常動作時の特性が良好でないという問題点があった。
【００１０】
このトレードオフの問題を解消することを目指した技術として、図８７および図８８に示す装置、すなわち、短絡異常に対する保護機能を有した装置が報告されている。この装置は、"Proceedings of The 6th International Symposium on Power Semiconductor Devices & IC's，（1994）"において、Y．SEKI(p.31-35)や、同じくY．SHIMIZU(p.37-39）によって開示されている。
【００１１】
図８７の回路記号に示される装置は、IGBTとして構成された装置１５１，１５２において、コレクタ電極Ｃから流入する主電流（コレクタ電流）の一部を分離することにより、エミッタ電極Ｅから流出する主電流に比例した微小電流、すなわちセンス電流を、センス電極ＳＥから取り出すことができるように構成されている。半導体基体の主面上に形成されたエミッタ電極Ｅを分割することによって、いわゆるマルチエミッタの形態を構成し、新たなエミッタ電極Ｅと、これと並列の関係にあるセンス電極ＳＥとを、形成することによって、センス電流の取り出しを可能にしている。
【００１２】
図８８の回路図に示される装置１５３は、図８７のIGBTを主素子として備えるとともに、これに接続される短絡保護回路をさらに備えている。すなわち、IGBTのセンス電極ＳＥに抵抗素子Ｒ４が接続され、ゲート電極Ｇとエミッタ電極Ｅとに、ダイオードＤＩ２とトランジスタＭ４との直列回路が接続されている。トランジスタＭ４は、MOSFETとして構成されており、そのゲート電極Ｇには、IGBTのセンス電極ＳＥが接続されている。ダイオードＤＩ２は、IGBTのゲート電極Ｇからエミッタ電極Ｅの方向へと向かう電流に対して、順方向となるように、IGBTのゲート電極ＧとトランジスタＭ４のドレイン電極Ｄの間に介挿されている。
【００１３】
図８８には、装置１５３の代表的な使用形態であるハーフブリッジ回路についても、同時に描かれている。装置１５３のゲート電極Ｇには、ゲート抵抗素子ＲGを通じて、ゲート電源ＶGの出力が接続されている。また、装置１５３のエミッタ電極Ｅとコレクタ電極Ｃとには、負荷Ｌを通じて主電源ＶCCが接続されている。負荷Ｌには、フリーホイールダイオードＦＷＤが、並列に接続される。
【００１４】
このハーフブリッジにおいて、負荷Ｌが短絡する異常、すなわち短絡異常により、装置１５３を流れる主電流が増大すると、それにともなってセンス電極ＳＥを通じて流れるセンス電流も増大する。抵抗素子Ｒ4にはセンス電流が流れるために、センス電流の増大にともなって、抵抗素子Ｒ4に発生する電圧降下が高くなる。
【００１５】
抵抗素子Ｒ4の電圧降下は、ゲート電圧としてトランジスタＭ４のゲート電極Ｇへ入力されるので、IGBTの主電流が、ある一定レベルを超えると、トランジスタＭ４が短絡する。その結果、ダイオードＤＩ２を通じて、IGBTのゲート電極Ｇの電位が引き下げられ、IGBTの主電流の上昇が抑えられる。その後、一定の時間内に、ゲート電源ＶGから、IGBTを遮断するためのゲート電圧が、IGBTのゲート電極Ｇへと供給されることによって、IGBTを損傷することなく安全に遮断することが可能である。
【００１６】
【発明が解決しようとする課題】
以上のように、従来の装置１５３では、短絡保護回路の働きによって、短絡異常に対する主素子の耐量を高めることができる。しかしながら、IGBTなどの主素子の構造上、センス電流を主電流に比例させた大きさで取り出すことが、容易ではないという問題点があった。また、主素子に生じた異常の検知が、センス電流を通じて行われるために、短絡異常などにともなう過電流異常に対してのみ有効であって、他の異常に対する耐量の向上は図れないという問題点があった。
【００１７】
この発明は、従来の装置における上記した問題点を解消するためになされたもので、精度が高く、しかも、過電流異常だけでなく幅の広い異常の検知を可能にする半導体装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
第１の発明の装置は、主面を規定し複数の半導体領域を含む半導体基体と、前記半導体基体に接触する第１、第２主電極と、前記半導体基体に取付けられた制御電極と、を備え、前記制御電極に入力される信号に応答して、前記第１および第２主電極を通じて前記半導体基体に流れる主電流が制御される半導体装置において、前記複数の半導体領域の中の１つの半導体領域であって、前記制御電極、前記第１および第２主電極から離れた部位の近傍に配置され、前記部位の電位を感知する電圧感知部と、前記電圧感知部に接続される保護回路とをさらに備え、前記部位においては、前記第１主電極を基準とした前記第２主電極の電位の変動に応じて電位が変動し、前記電圧感知部は、前記部位との間に設けられた絶縁膜と、前記絶縁膜を間に挟んで対向し、前記部位とキャパシタを形成する導電体部とを備え、前記保護回路は、一方および他方主電極と絶縁ゲートとを有し当該絶縁ゲートに入力される電圧信号に応答して、前記一方および他方主電極の間を導通および遮断するスイッチング素子を備え、前記スイッチング素子の前記一方主電極は前記第１主電極へ電気的に接続され、前記他方主電極は前記制御電極へ接続され、前記絶縁ゲートは前記導電体部へ接続され、前記電圧感知部は、前記スイッチング素子の前記絶縁ゲートの電圧は、前記部位の電位を前記絶縁膜の絶縁容量と、前記絶縁ゲートの絶縁容量とによって容量分割した値として得られることを利用して前記部位の電位を感知し、前記部位の電位が前記スイッチング素子のゲート閾電圧に達した場合に前記一方および前記他方主電極の間が導通して前記主電流を遮断する。
【００２２】
第２の発明の装置では、第１の発明の半導体装置において、保護回路をさらに備え、前記保護回路が、第１ないし第Ｎ（＝２以上の整数）スイッチング素子を、備え、前記第１ないし第Ｎスイッチング素子の各々は、一方および他方主電極と絶縁ゲートとを有し当該絶縁ゲートに入力される電圧信号に応答して、前記一方および他方主電極の間を導通および遮断する。
そして、前記第１ないし第Ｎスイッチング素子は、前記第１スイッチング素子が導通および遮断するのに応じて、前記第Ｎスイッチング素子がそれぞれ導通および遮断するように、相互に接続されており、前記第１スイッチング素子の前記絶縁ゲートは前記導電体部へ接続され、前記第Ｎスイッチング素子の前記一方主電極と前記他方主電極は、それぞれ、前記第１主電極と前記制御電極へと接続されている。
【００２３】
第３の発明の装置では、第１の発明の半導体装置において、前記保護回路が、整流素子と定電圧素子との直列回路を、さらに備え、前記制御電極へ接続される前記他方主電極は、前記直列回路を通じて前記制御電極へ接続されており、しかも、他方主電極が前記制御電極へ接続されている前記スイッチング素子のオン電流が、前記整流素子を順方向に流れ、前記オン電流によって生じる電圧降下が前記定電圧素子によって一定に保持されるように、前記整流素子と前記定電圧素子のそれぞれの向きが設定されている。
第４の発明の装置では、第２の発明の半導体装置において、前記保護回路が、整流素子と定電圧素子との直列回路と、抵抗素子とを、さらに備え、前記第１ないし第Ｎスイッチング素子のうち、１つは、その他方主電極が、前記直列回路を通じて前記制御電極へ接続されており、しかも、前記直列回路を通じて前記制御電極へ接続されている前記スイッチング素子のオン電流が、前記整流素子を順方向に流れ、前記オン電流によって生じる電圧降下が前記定電圧素子によって一定に保持されるように、前記整流素子と前記定電圧素子のそれぞれの向きが設定され、前記第１ないし第Ｎスイッチング素子のうち、残るスイッチング素子は、その他方主電極が、前記抵抗素子を通じて前記制御電極へ接続されている。
【００２４】
第５の発明の装置では、第１の発明の半導体装置において、前記保護回路が、抵抗素子を、さらに備え、前記制御電極へ接続されている前記他方主電極は、前記抵抗素子を通じて前記制御電極へ接続されている。
【００２５】
第６の発明の装置では、第１の発明の半導体装置において、前記第１、第２主電極に印加される印加電圧と、当該印加電圧のもとで遮断可能な前記主電流の最大値とによって規定される安全動作領域の範囲内で、絶縁ゲートが前記導電体部へ接続されている前記スイッチング素子のゲート閾電圧が、前記絶縁ゲートに印加される電圧の最大値以下の値に設定されている。
【００２６】
第７の発明の装置は、第１の発明の半導体装置において、前記半導体基体の前記主面の上に形成された絶縁層を、さらに備え、前記保護回路の少なくとも一部が、前記絶縁層の上に薄膜半導体回路として形成されている。
【００２７】
第８の発明の装置では、第７の発明の半導体装置において、前記導電体部と前記絶縁ゲートとが、共通の一体として形成されている。
【００２８】
第９の発明の装置では、第１の発明の半導体装置において、前記半導体基体が、前記主面に選択的に形成された接合分離領域を、前記複数の半導体領域の一つとして備え、前記接合分離領域は、その周囲とｐｎ接合を形成しており、前記保護回路の少なくとも一部が、前記接合分離領域の中に形成されている。
【００２９】
第１０の発明の装置では、第１の発明の半導体装置において、前記導電体部が、前記半導体基体の主面から内部へわたって埋め込まれている。
【００３０】
第１１の発明の装置では、第１０の発明の半導体装置において、前記制御電極が、前記半導体基体の前記主面から前記内部へわたって、別の絶縁膜を間に挟んで埋め込まれている。
【００３１】
第１２の発明の装置では、第１の発明の半導体装置において、前記導電体部が、前記絶縁膜を間に挟んで前記半導体基体の前記主面に対向しており、前記制御電極が、別の絶縁膜を間に挟んで、前記半導体基体の前記主面に対向している。
【００３２】
第１３の発明の装置では、第１の発明の半導体装置において、前記半導体基体の前記主面がＭ（＝複数）個のブロックに分割され、前記第１主電極、第２主電極、制御電極、絶縁膜、および、導電体部が、それぞれ、Ｍ個の単位第１主電極、単位第２主電極、単位制御電極、単位絶縁膜、および、単位導電体部に分割され、前記保護回路、スイッチング素子、一方主電極、他方主電極、および、絶縁ゲートが、それぞれ、Ｍ個の単位保護回路、単位スイッチング素子、単位一方主電極、単位他方主電極、および、単位絶縁ゲートに分割されている。
そして、前記Ｍ個のブロックには、前記Ｍ個の単位第１主電極、単位第２主電極、単位制御電極、単位絶縁膜、単位導電体部、単位保護回路、単位スイッチング素子、単位一方主電極、単位他方主電極、および、単位絶縁ゲートが、それぞれ一対一で配置され、前記Ｍ個のブロックの各々に配置される前記Ｍ個の単位絶縁ゲートの一つと前記Ｍ個の単位導電体部の一つが、互いに接続されている。
【００３６】
第１４の発明の装置では、第７の発明の半導体装置において、前記半導体基体が、前記主面の中で前記絶縁層の直下を含む領域に選択的に形成された電位固定層を、前記複数の半導体領域の一つとして備え、前記電位固定層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、前記半導体装置は、前記電位固定層に接触する電位固定電極を、さらに備え、当該電位固定電極は、前記第１主電極に接続されている。
【００３７】
第１５の発明の装置では、第１４の発明の半導体装置において、前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、前記導電体部が、前記複数の単位制御電極の全体と前記電位固定層との間に位置している。
【００３８】
第１６の発明の装置では、第１４の発明の半導体装置において、前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、前記導電体部が、前記複数の単位制御電極の中のいずれかの隣り合う二つの間に位置している。
【００３９】
第１７の発明の装置では、第１４ないし第１６のいずれかの発明の半導体装置において、前記固定電極が、前記制御電極と前記絶縁層との間に位置している。
【００４０】
第１８の発明の装置では、第１４ないし第１６のいずれかの発明の半導体装置において、前記電位固定電極が、前記絶縁層を包囲するように環状に形成されている。
【００４１】
第１９の発明の装置では、第９の発明の半導体装置において、前記半導体基体が、前記接合分離領域から分離するように前記主面の中に選択的に形成され、前記接合分離領域と同一導電型式のキャリア除去層を、前記複数の半導体領域の一つとして備え、前記キャリア除去層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、さらに、前記制御電極と前記接合分離領域との間に位置しており、前記半導体装置は、前記キャリア除去層に接触するキャリア除去電極を、さらに備え、当該キャリア除去電極は、前記第１主電極に接続されている。
【００４２】
第２０の発明の装置では、第１９の発明の半導体装置において、前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、前記導電体部が、前記複数の単位制御電極の全体と前記キャリア除去層との間に位置している。
【００４３】
第２１の発明の装置では、第１９の発明の半導体装置において、前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、前記導電体部が、前記複数の単位制御電極の中のいずれかの隣り合う二つの間に位置している。
【００４４】
第２２の発明の装置では、第１９ないし第２１のいずれかの発明の半導体装置において、前記半導体装置が、前記接合分離領域に接触する別のキャリア除去電極を、さらに備え、当該別のキャリア除去電極が、前記第１主電極に接続されている。
【００４５】
第２３の発明の装置では、第１の発明の半導体装置において、前記半導体基体の前記主面の上に形成された絶縁層を、さらに備え、前記保護回路の一部である第１部分が、前記絶縁層の上に薄膜半導体回路として形成されており、前記半導体基体は、前記主面に選択的に形成された接合分離領域を、前記複数の半導体領域の一つとして備え、前記接合分離領域は、その周囲とｐｎ接合を形成し、前記保護回路の別の一部である第２部分が、前記接合分離領域の中に形成されており、前記第１部分は、前記制御電極と前記第２部分との間に位置している。
【００４６】
第２４の発明の装置では、第２３の発明の半導体装置において、前記半導体基体が、前記主面の中で前記絶縁層の直下を含む領域に選択的に形成された電位固定層を、前記複数の半導体領域の一つとして備え、前記電位固定層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、前記半導体装置は、前記電位固定層に接触する電位固定電極を、さらに備え、当該電位固定電極は、前記第１主電極に接続されている。
【００４７】
第２５の発明の装置では、第２３または第２４の発明の半導体装置において、前記半導体基体が、前記接合分離領域から分離するように前記主面の中に選択的に形成され、前記接合分離領域と同一導電型式のキャリア除去層を、前記複数の半導体領域の一つとして備え、前記キャリア除去層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、さらに、前記制御電極と前記絶縁層との間に位置しており、前記半導体装置は、前記キャリア除去層に接触するキャリア除去電極を、さらに備え、当該キャリア除去電極は、前記第１主電極に接続されている。
【００４８】
第２６の発明の装置では、第７、第９、および、第１４ないし第２５のいずれかの発明の半導体装置において、前記半導体基体が、前記主面を上主面として、下主面をさらに規定しており、前記第１主電極、前記制御電極、および、前記導電体部は、前記上主面の側に設けられ、前記第２主電極は、前記下主面に接触しており、前記半導体基体は、前記下主面に露出して前記第２主電極に接触する半導体層を、前記複数の半導体領域の一つとして備え、前記半導体層は、その周囲とｐｎ接合を形成し、しかも、当該周囲よりも不純物濃度が高く、前記周囲へ少数キャリアを供給し、前記半導体層は、前記第１主電極および前記制御電極の直下を含む第１部分に比べて、前記保護回路の直下を含む第２部分においては、厚さが小さく設定されている。
【００４９】
第２７の発明の装置では、第７、第９、および、第１４ないし第２６のいずれかの発明の半導体装置において、前記半導体基体が、前記主面を上主面として、下主面をさらに規定しており、前記第１主電極、前記制御電極、および、前記導電体部は、前記上主面の側に設けられ、前記第２主電極は、前記下主面に接触しており、前記半導体基体は、前記下主面に露出して前記第２主電極に接触する半導体層を、前記複数の半導体領域の一つとして備え、前記半導体層は、その周囲とｐｎ接合を形成し、しかも、当該周囲よりも不純物濃度が高く、前記周囲へ少数キャリアを供給し、前記半導体層は、前記第１主電極および前記制御電極の直下を含む第１部分に比べて、前記保護回路の直下を含む第２部分においては、不純物濃度が低く設定されている。
【００５０】
第２８の発明の装置では、第２６または第２７の発明の半導体装置において、前記第１部分が、前記導電体部の直下をも含んでいる。
【００５１】
第２９の発明の装置では、第７、第９、および、第１４ないし第２８のいずれかに記載の半導体装置において、前記半導体基体の中で、前記第１主電極および前記制御電極の直下の領域を避け、前記保護回路の直下の領域に、ライフタイムキラーが導入されている。
【００５２】
第３０の発明の装置では、第２９の発明の半導体装置において、前記ライフタイムキラーは、前記導電体部の直下の領域をも避けて導入されている。
【００５４】
【発明の実施の形態】
＜1.実施の形態１＞
はじめに、実施の形態１の装置について説明する。
【００５５】
＜1-1.構成＞
図１は、実施の形態１の半導体装置の正面断面図である。この装置１０１は、IGBTとして構成されている。装置１０１は、以下に説明するように、センス電極１４、埋込みセンス電極８、この埋込みセンス電極８が埋設される溝（この明細書では「センス溝」と呼称する）８６、および、このセンス溝８６の内壁面とセンス電極１４との間に介在する酸化膜（この明細書では「センス酸化膜」と呼称する）１０が備わる点において、従来装置１５１とは、特徴的に異なっている。
【００５６】
シリコンを母材とする半導体基体９０には、下主面から上主面へと向かって順に、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３が積層状に形成されている。ｐ+コレクタ層１は半導体基体９０の下主面に露出し、ｎ-層３は半導体基体９０の上主面に露出する。ｎ-層３の露出面には、ｐベース層４が、ｎ-層３よりも浅く、選択的に形成されている。
【００５７】
さらに、ｐベース層４の露出面には、ｐベース層４よりも浅く、また、ｐベース層４の周囲のｎ-層３へとはみ出さないように、ｎ+エミッタ層５とｐ+コンタクト層６とが、互いに横に並ぶように選択的に形成されている。半導体基体９０の上主面には、エミッタ電極（Ｅ）１１がｎ+エミッタ層５とｐ+コンタクト層６とに接続されるように形成されており、下主面にはコレクタ電極（Ｃ）１２がｐ+コレクタ層１に接続するように形成されている。
【００５８】
半導体基体９０の上主面には、ゲート溝８５が形成されている。ゲート溝８５は、半導体基体９０の上主面に開口し、その側壁が、ｐベース層４の中のｎ+エミッタ層５とｎ-層３とに挟まれた領域、すなわちチャネル領域ＣＨに面するように形成され、しかも、ｐベース層４より深く、少なくとも一部がｎ-層３に達するように形成される。このゲート溝８５の内側には、絶縁膜としてのゲート酸化膜９を間に挟んで、埋込みゲート電極７が埋設されている。
【００５９】
すなわち、埋込みゲート電極７は、ゲート酸化膜９を間に挟んで、チャネル領域ＣＨへ面している。埋込みゲート電極７の頭部にはゲート電極（Ｇ）１３が接続されている。このように、ｎ+エミッタ層５、チャネル領域ＣＨ、および、ｎ-層３は、埋込みゲート電極７とともに、MOSFETを形成している。
【００６０】
半導体基体９０の上主面には、ゲート溝８５と同様に、別の溝が、センス溝８６として、さらに形成されている。センス溝８６は、半導体基体９０の上主面に開口するが、ゲート溝８５とは異なり、チャネル領域ＣＨには隣接しないよう、ｎ-層３の露出面に設けられる。センス溝８６は、ゲート溝８５と同様に、ｐベース層４より深く、少なくとも一部がｎ-層３に達するように形成されるが、その深さがゲート溝８５と同一である必要はない。ただし、ゲート溝８５とセンス溝８６とを、同一工程で同時に形成することが可能となるので、双方の深さは同一であることが望ましい。
【００６１】
センス溝８６の内側には、絶縁膜としてのセンス酸化膜１０を間に挟んで、埋込みセンス電極８が埋設されている。すなわち、埋込みセンス電極８は、センス酸化膜１０を間に挟んで、ｎ-層３へ面する。埋込みセンス電極８の頭部にはセンス電極（ＳＥ）１４が接続されている。埋込みゲート電極７および埋込みセンス電極８は、不純物が高濃度にドープされたポリシリコンで構成される。
【００６２】
エミッタ電極１１で覆われない半導体基体９０の上主面は、酸化膜７３で覆われている。後述するように、酸化膜７３は、その形成の過程において、半導体基体９０の上主面だけでなく、ゲート溝８５およびセンス溝８６の内壁面をも覆うように形成される。すなわち、ゲート酸化膜９およびセンス酸化膜１０は、酸化膜７３の一部として形成される。
【００６３】
なお、エミッタ電極１１は、ｎ+エミッタ層５およびｐ+コンタクト層６に直接に接触する電極部分、これに接続されたエミッタ配線、および、エミッタ配線に接続される端子（パッドなど）を含んでいる。同様に、コレクタ電極１２は、ｐ+コレクタ層１に直接に接触する電極部分、これに接続されたコレクタ配線、および、コレクタ配線に接続される端子を含んでいる。
【００６４】
さらに、ゲート電極１３は、埋込みゲート電極７に直接に接触する電極部分、これに接続されたゲート配線、および、ゲート配線に接続される端子を含んでいる。同様に、センス電極１４は、埋込みセンス電極８に直接に接触する電極部分、これに接続されたセンス配線、および、センス配線に接続される端子を含んでいる。
【００６５】
これらのエミッタ電極１１、コレクタ電極１２、ゲート電極１３、および、センス電極１４は、アルミニウムを母材とする金属、あるいは、その他の導電性の材料で構成される。ゲート電極１３およびセンス電極１４は、それぞれ、それらが接続される埋込みゲート電極７および埋込みセンス電極８と同一の材料、例えば、不純物が高濃度にドープされたポリシリコンで構成されてもよい。
【００６６】
図２は、装置１０１の回路記号を表している。図２の回路記号は、従来のIGBTのゲート電極Ｇと並列に、もう一つの電極としてのセンス電極ＳＥが、半導体基体の一部に、絶縁膜を間に挟んで形成されているという、装置１０１の特徴を端的に表現している。
【００６７】
＜1-2.動作＞
図３は、装置１０１が使用される形態を例示する説明図である。図３に例示される使用形態では、センス電極１４は、装置１０１の異常を検知するためのトランジスタ（スイッチング素子）Ｍ１のゲート電極（絶縁ゲート）Ｇへ接続されている。この例では、トランジスタＭ１は、MOSFETとして構成されており、図示を略するが、トランジスタＭ１のソース電極Ｓは、装置１０１のエミッタ電極１１へと接続されている。トランジスタＭ１のドレイン電極Ｄを通じて、装置１０１の異常を検知する信号が取り出される。
【００６８】
また、図４は、装置１０１の動作を示すグラフであり、図３のＡ点、および、Ｂ点における電位の変動を表している。Ａ点およびＢ点は、それぞれ、ｎ-層３における埋込みゲート電極７に面する部分、および、埋込みセンス電極８に面する部分に相当している。また、図４に示される電位は、エミッタ電極１１の電位を基準としている。以下に、これらの図３、図４を用いて、装置１０１の動作を説明する。
【００６９】
埋込みセンス電極８およびセンス電極１４を除いた装置１０１のIGBTとしての動作は、従来装置１５１の動作と同様である。すなわち、エミッタ電極１１とコレクタ電極１２との間に、負荷を介して電源電圧を（コレクタ電極１２の側が正となるように）印加した状態で、装置１０１に固有の正のゲート閾電圧を超えるゲート電圧（エミッタ電極１１の電位を基準としたゲート電極１３の電位）を、ゲート電極１３に印加すると、チャネル領域ＣＨにｎ型の反転層が形成される。
【００７０】
その結果、ｎ+エミッタ層５とｎ - 層３とが、チャネル領域ＣＨを通じて導通する。すなわち、ｎ-層３、ｐベース層４、ｎ+エミッタ層５、ゲート酸化膜９、および、埋込みゲート電極７で構成されるMOSFETがオン状態となる。すると、ｎ+エミッタ層５から電子が注入され、ｐ+コレクタ層１から正孔（ホール）が注入されるので、ｎ-層３には伝導度変調が引き起こされ、エミッタ電極１１とコレクタ電極１２との間が導通する。すなわち、装置１０１がオン状態となる。
【００７１】
コレクタ電極１２とゲート電極１３の間に印加されるゲート電圧を、ゲート閾電圧よりも低い値、例えば、ゼロあるいは負の値へと引き戻すと、チャネル領域ＣＨに形成されていた反転層は消滅し、ｎ+エミッタ層５とｎ - 層３との間は遮断される。その結果、ｎ-層３の過剰キャリアが掃き出されるので、ｎ-層３の伝導度変調は消失し、エミッタ電極１１とコレクタ電極１２との間が遮断される。すなわち、装置１０１がオフ状態となる。
【００７２】
装置１０１が正常に動作している時には、一対の主電極をなすエミッタ電極１１とコレクタ電極１２の間を流れるチャネル電流Ｉｅは、定格動作電流以下であり、エミッタ電極１１を基準にしたときの、コレクタ電極１２の電圧ＶCEは、定格動作電圧以下である。ここでいう定格動作電流とは、装置１０１を含む回路において、正常な定常オン状態において、装置１０１の主電極間に流すべき電流値であり、定格動作電圧とは、正常なオフ状態において、装置１０１の主電極間で保持すべき電圧である。したがって、Ａ点およびＢ点の電位は、図４に示すように、ある大きさの基準電圧Ｖｒ以下の領域、すなわち、正常動作に対応した領域にとどまる。
【００７３】
これに対し、装置１０１が短絡状態、つまり、コレクタ電極１２とエミッタ電極１１の間に定格動作電圧が印加され、かつ、チャネルがオンした状態になると、図４に示すようにＡ点の電位は急激に上昇する。これに伴い、Ｂ点においても電位が急激に上昇する。そして、適切な保護措置がなされない場合には、従来の装置１５１，１５２のように、電位は、正常動作を規定する基準電圧Ｖｒをはるかに超えて、やがて、装置に破壊をもたらすこととなる。
【００７４】
埋込みセンス電極８（および、これに接続されたセンス電極１４）は、センス酸化膜１０を介して、ｎ-層３と容量（キャパシタ）を形成している。このため、センス電極１４を通じて、Ｂ点の電位の変動を検知することが可能となる。すなわち、埋込みセンス電極８およびセンス電極１４は、Ｂ点の電位を感知する電圧感知部として機能する。図３に示すように、センス電極１４が、トランジスタＭ１のゲート電極Ｇに接続されているときには、トランジスタＭ１のゲート電圧Ｖ(MOSFET・ゲート)は、数１のように表される。
【００７５】
【数１】
Figure 0004156717
【００７６】
ここで、電圧Ｖ(Ｂ点)はＢ点の電位、容量Ｃ(センス)は埋込みセンス電極８とｎ-層３の間の静電容量、そして、容量Ｃ(MOSFET)はトランジスタＭ１のゲート電極Ｇに付随する静電容量である。言い換えると、容量Ｃ(センス)は、埋込みセンス電極８とｎ-層３の間に挟まれるセンス酸化膜１０の容量であり、容量Ｃ(MOSFET)は、トランジスタＭ１のゲート電極Ｇと半導体層との間に挟まれる図示しないゲート酸化膜の容量である。そして、数１は、ゲート電圧Ｖ(MOSFET・ゲート)が、電圧Ｖ(Ｂ点)を、容量Ｃ(センス)と容量Ｃ(MOSFET)とによって容量分割した値として、得られることを示している。つまり、容量Ｃ(センス)と容量Ｃ(MOSFET)を適切に設定すれば、ｎ-層３の電圧Ｖ(Ｂ点)に対するセンス電極１４の感度、すなわち、ゲート電圧Ｖ(MOSFET・ゲート)を自由に決めることができる。
【００７７】
したがって、トランジスタＭ１のゲート閾電圧の高さを、装置１０１が正常と異常との境界にあるときのゲート電圧Ｖ(MOSFET・ゲート)の値、言い換えると、電圧Ｖ(Ｂ点)が基準電圧Ｖｒに一致するときのゲート電圧Ｖ(MOSFET・ゲート)の値に設定するとよい。正常と異常との境界は、装置１０１の定格条件に一致させるとよい。ゲート閾電圧は、トランジスタＭ１のゲート酸化膜の厚さと、ゲート電極が対向するチャネル領域の不純物濃度とによって、自在に設定可能である。
【００７８】
トランジスタＭ１のゲート閾電圧が、このような大きさに設定されるとき、装置１０１が正常動作の範囲にあるときには、トランジスタＭ１はオフ状態を維持し、逆に、装置が異常の範囲へ至ると、トランジスタＭ１はオンする。すなわち、トランジスタＭ１によって、装置１０１の異常を検出することが可能となる。
【００７９】
ただし、トランジスタＭ１のゲート閾電圧を、基準電圧Ｖｒ以上の値に設定しても、異常の検出は可能である。つまり、基準電圧Ｖｒより大きいが、素子が破壊するには十分な余裕がある条件におけるゲート電圧Ｖ(MOSFET・ゲート)の値をトランジスタＭ１の閾電圧に設定すればよい。一般に、破壊に至らず、安全に電流を遮断する限界の指標として、短絡ＳＯＡ、スイッチングＳＯＡなどの安全動作領域ＳＯＡ（Safety Operating Area）がある。
【００８０】
図５に示すように、一般的な素子は、定格動作領域に対して、ある程度余裕をもって作られることが多い。したがって、このような場合は、安全動作領域での動作において、Ｂ点の電圧が最も高くなる電圧をＶｒ’とした場合、トランジスタＭ１の閾電圧を電圧Ｖｒ’に設定すればよい。このような設計を行うことによって、正常時のＢ点の最大電圧となる電圧Ｖｒ’とトランジスタＭ１の閾電圧との間に差が生まれ、トランジスタＭ１の誤動作に対するマージンを大きくすることが可能となる。重要な点は、ゲート電圧Ｖ(MOSFET・ゲート)の値が、異常時のある点でトランジスタＭ１のゲート閾電圧を超えるように、設計を行うことである。
【００８１】
＜1-3.利点＞
以上のように、埋込みセンス電極８、センス酸化膜１０、および、ｎ-層３とによって、容量（キャパシタ）を形成し、埋込みセンス電極８を通じて、センス電極１４で検出された電圧信号の大きさを、例えばトランジスタＭ１を用いて、弁別することによって、装置１０１が正常と異常のいずれにあるかを検知することが可能である。また、数１に示すように、ゲート電圧Ｖ(MOSFET・ゲート)は、二つの容量によって規定される値を比例係数として、電圧Ｖ(Ｂ点)に比例する。そして、それらの容量は、それぞれ、装置１０１およびトランジスタＭ１に固有の定数である。
【００８２】
すなわち、装置１０１では、ｎ-層３の電位と検出電位との間に良好な比例性が得られる。このため、異常の検出が高い精度で行われ得るという利点がある。また、ｎ-層３の電位にもとづいて、異常の検出が行われるので、負荷の短絡等によってもたらされる過電流異常だけでなく、例えば、過電圧異常など、他の異常についても検出が可能である。
【００８３】
また、ゲート電極も、埋込みゲート電極７として、ゲート溝８５に埋設されているので、従来装置１５２に比べて、定常損失およびスイッチング損失を低く抑えつつ、高い主電流密度が得られるという利点は、従来装置１５１と同様に得られる。さらに、装置１０１は、埋込みゲート電極７と同様に構成される埋込みセンス電極８を付加的に設けることによって構成可能であるために、従来装置１５１に比べて、格別に複雑な製造工程を要しない。
【００８４】
すなわち、センス酸化膜１０、埋込みセンス電極８、および、センス電極１４は、ゲート酸化膜９、埋込みゲート電極７、および、ゲート電極１３を形成する工程と、それぞれ同一工程の中で、同時に形成可能である。特に、ゲート溝８５とセンス溝８６とを同一深さに設定するときには、ゲート溝８５とセンス溝８６とを、同一工程の中で、同時に形成することが可能である。
【００８５】
以上のように、装置１０１は、従来装置１５１の持つ特性、形状寸法、製法の上での利点を損なうことなく、多様な異常を精度良く検出することを可能にする。
【００８６】
＜1-4.製造方法＞
図６〜図１１は、装置１０１の好ましい製造方法を示す工程図である。これらの図に沿って以下に説明するように、装置１０１は、従来装置１５１と同様に、複雑な工程を要することなく、従来周知のウェハプロセスを用いて製造することが可能である。
【００８７】
装置１０１を製造するには、図６の工程がはじめに実行される。図６の工程では、まず半導体基体９０が形成される。半導体基体９０を形成する工程は、従来装置１５１の半導体基体９０を形成する工程と同様であるので、その詳細な説明は略する。半導体基体９０には、その下主面から上主面へと向かって、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３が、この順序で積層されている。
【００８８】
その後、ｎ-層３の露出面には、ｐベース層４が選択的に形成され、ｐベース層４の露出面には、ｐベース層４の内側に、しかも、ｐベース層４よりも浅く、ｎ+エミッタ層５およびｐ+コンタクト層６が、それぞれ、選択的に形成される。ｐベース層４、ｎ+エミッタ層５、およびｐ+コンタクト層６の選択的な形成は、周知のパターニング技術によってパターニングされた遮蔽体を用いて、選択的にｐ型またはｎ型の不純物を注入し、その後、注入された不純物を拡散させることによって実現する。なお、ｐ+コンタクト層６は、この工程で形成される代わりに、後の工程で形成されても良い。
【００８９】
その後、半導体基体９０の上主面に、トレンチエッチングのための酸化膜マスク７０が形成される。酸化膜マスク７０は、半導体基体９０の上主面全体にわたって、酸化膜を形成した後に、通常の写真製版技術を用いて、この酸化膜をパターニングすることによって形成される。その結果、酸化膜マスク７０には、開口部７１，７２が選択的に形成される。開口部７１，７２の位置は、それぞれ、ゲート溝８５およびセンス溝８６に対応する。
【００９０】
すなわち、開口部７１は、その直下に形成されるゲート溝８５が、ｐ+コンタクト層６およびｎ+エミッタ層５を貫通し得る位置、あるいは、少なくともゲート溝８５の側壁が、ｎ+エミッタ層５とｎ-層３とに挟まれたｐベース層４の部分、すなわちチャネル領域ＣＨ（図１）に対向し得る位置に形成される。他方の開口部７２は、その直下に形成されるセンス溝８６がｎ-層３を貫通し得る位置、すなわち、ｐベース層４を除いたｎ-層３が露出する位置に形成される。
【００９１】
つぎに、図７に示すように、酸化膜マスク７０を遮蔽体として用いて異方性のエッチングを実行することにより、ゲート溝８５およびセンス溝８６が形成される。このとき、ゲート溝８５とセンス溝８６は、同一の深さに形成される。つづいて、図８に示すように、酸化膜エッチングを施すことによって、酸化膜マスク７０が除去される。このとき、ゲート溝８５およびセンス溝８６の内壁等に形成された欠陥を除去するために、いわゆる犠牲酸化の工程を付加してもよい。
【００９２】
つぎに、図９に示すように、ゲート溝８５およびセンス溝８６の内壁を含む、半導体基体９０の上側の表面全体にわたって、酸化膜７３が形成される。酸化膜７３の中で、ゲート溝８５の内壁を覆う部分が、ゲート酸化膜９に相当し、センス溝８６の内壁を覆う部分が、センス酸化膜１０に相当する。つづいて、図１０に示すように、半導体基体９０の上主面、ゲート溝８５、および、センス溝８６を覆う酸化膜７３の上に、不純物が高濃度にドープされたポリシリコン層７４が形成される。
【００９３】
その後、図１１に示すように、ゲート溝８５およびセンス溝８６に埋設される部分を残して、ポリシリコン層７４を除去することによって、埋込みゲート電極７および埋込みセンス電極８が形成される。ポリシリコン層７４の除去は、ポリシリコンエッチングを施すことによって、実行される。その後、酸化処理が実行され、それによって、埋込みゲート電極７および埋込みセンス電極８の露出面が、キャップとしての酸化膜７６によって覆われる。
【００９４】
その後、図１に示すように、各種の電極が形成される。すなわち、酸化膜７３を選択的に除去した上で、ｎ+エミッタ層５とｐ+コンタクト層６の露出面に、エミッタ電極１１が接続される。さらに、酸化膜７６が除去された上で、埋込みゲート電極７および埋込みセンス電極８に、それぞれ、ゲート電極１３およびセンス電極１４が接続される。また、半導体基体９０の下主面、すなわち、ｐ+コレクタ層１の露出面には、コレクタ電極１２が接続される。
【００９５】
以上の工程を通じて、図１に示した装置１０１が製造可能である。以上の製造方法では、センス溝８６、センス酸化膜１０、埋込みセンス電極８、および、センス電極１４は、それぞれ、ゲート溝８５、ゲート酸化膜９、埋込みゲート電極７、および、ゲート電極１３を形成する工程と同一の工程の中で、同時に形成される。すなわち、装置１０１は、従来装置１５１に比べて、何ら新たな工程を付加することなく、製造することが可能である。
【００９６】
なお、センス溝８６を、ゲート溝８５とは異なる深さに形成することも可能である。ただし、このときには、ゲート溝８５を形成する工程と同様の工程を、別途実行する必要がある。しかし、この場合においても、センス酸化膜１０、埋込みセンス電極８、および、センス電極１４は、それぞれ、ゲート酸化膜９、埋込みゲート電極７、および、ゲート電極１３を形成する工程と、同一工程の中で、同時に形成可能である。
【００９７】
＜2.実施の形態２＞
図１２は、実施の形態２の装置の構成を示す回路図である。この装置１０２は、実施の形態１の装置１０１を主素子として備えるとともに、異常発生時に主素子を保護するための保護回路を、同時に備えている。すなわち、装置１０２には、装置１０１の他に、MOSFETとして構成されるトランジスタＭ１、ダイオード（整流素子）ＤＩ、および、ツェナーダイオード（定電圧素子）ＺＤが備わっている。トランジスタＭ１のソース電極Ｓは、装置１０１のエミッタ電極Ｅに接続され、ドレイン電極Ｄは、ツェナーダイオードＺＤとダイオードＤＩとが直列に接続されてなる直列回路を通じて、装置１０１のゲート電極Ｇへと接続されている。このように、本明細書では、直接的な接続および間接的な接続のいずれをも、接続と表現する。また、トランジスタＭ１のゲート電極Ｇは、装置１０１のセンス電極ＳＥに接続されている。
【００９８】
ダイオードＤＩとツェナーダイオードＺＤは、装置１０１のゲート電極ＧからトランジスタＭ１のドレイン電極Ｄへ向かう電流に対して、それぞれ、順方向および逆方向となるように、互いに接続されている。図１２において、符号”ＡＮ”および”ＣＡ”は、それぞれ、アノード電極およびカソード電極を表している。ダイオードＤＩは、逆方向の導通を阻止するために設けられ、ツェナーダイオードＺＤは、トランジスタＭ１がオンしたときの装置１０１のゲート電圧を、所望の値に保持するために設けられる。
【００９９】
装置１０１のゲート電極Ｇに、一定以上の大きさの負バイアスがゲート電圧として印加することを防止するために、ダイオードＤＩは、図１２に描かれるように、好ましくは、ツェナーダイオードとして構成される。ただし、ダイオードＤＩとツェナーダイオードＺＤとは、その目的が異なるので、それらの間で、降伏電圧等の特性を一致させる必要はない。
【０１００】
トランジスタＭ１、ダイオードＤＩ、および、ツェナーダイオードＺＤは、装置１０１に異常が発生したときに、装置１０１のゲート電圧を引き下げることによって、装置１０１のコレクタ電流（主電流）を減少させ、装置１０１の破損を抑制する保護回路として機能する。すなわち、上記したように、装置１０２は、短絡異常などの異常が発生したときに装置１０１を保護するための保護回路が装置１０１に付加された装置として構成されている。
【０１０１】
図１２には、装置１０２の代表的な使用形態も、同時に描かれている。すなわち、装置１０１のゲート電極Ｇには、ゲート抵抗素子ＲGを通じて、ゲート電源ＶGの出力が接続されている。また、装置１０１の一対の主電極をなすエミッタ電極Ｅとコレクタ電極Ｃとには、負荷Ｌを通じて主電源ＶCCが接続されている。負荷Ｌは、例えば誘導負荷である。誘導を有する負荷Ｌには、装置１０１の遮断時に、負荷Ｌを流れる電流を環流させるためのフリーホイールダイオードＦＷＤが、並列に接続される。すなわち、この使用形態は、装置１０２を用いたハーフブリッジ回路を構成している。
【０１０２】
つぎに、装置１０２の動作について説明する。例えば、負荷Ｌが短絡すること（短絡異常）により、装置１０１を流れる主電流が増大し、ｎ-層３（図３）の電位が、異常に高く上昇すると、それにともなってセンス電極ＳＥの電位が上昇する。このときのトランジスタＭ１のゲート電圧Ｖ(MOSFET・ゲート)は、数１で与えられる。実施の形態１で述べたように、トランジスタＭ１のゲート閾電圧を、電圧Ｖ(Ｂ点)が基準電圧Ｖｒに一致するときのゲート電圧Ｖ(MOSFET・ゲート)に設定することによって、トランジスタＭ１によって、装置１０１の異常を検出することが可能となる。
【０１０３】
電圧Ｖ(Ｂ点)が基準電圧Ｖｒを超えて上昇することによってトランジスタＭ１がオンすると、ゲート電流が、トランジスタＭ１、ダイオードＤＩ、ツェナーダイオードＺＤにバイパスされ、装置１０１のゲート電圧は、トランジスタＭ１、ダイオードＤＩ、および、ツェナーダイオードＺＤによって決定される所定の電位まで引き下げられる。これにより、装置１０１を流れる主電流が過大なほどに増加することを防止することができ、その結果、短絡耐量が高められる。
【０１０４】
装置１０１が正常であるときには、トランジスタＭ１はオフ状態を維持しているので、トランジスタＭ１、ツェナーダイオードＺＤ、および、ダイオードＤＩで構成される保護回路は、装置１０１の動作に影響を与えない。すなわち、装置１０２は、装置１０１の正常時の性能を損なうことなく、異常発生にともなう破損から装置１０１を保護する。
【０１０５】
図１３は、異常発生時の装置１０２の動作を、従来装置１５１と比較して示すグラフである。装置が短絡したときには、従来装置１５１では、主電流は際限なく上昇する。その結果、従来装置１５１は、熱暴走を引き起こし、破壊に至る。これに対して、装置１０２では、主電流は、ある制限値へと抑えられる。その後、ゲート電源ＶGによって、装置１０１をオフすると、主電流は正常時と同様にゼロへと減衰する。すなわち、装置１０１が破壊に至る前に、余裕を持って安全に装置１０１をオフすることができる。
【０１０６】
装置１０２では、上記したように、ゲート電圧Ｖ(MOSFET・ゲート)は、数１によって定まるので、異常を検知する感度は、二つの容量Ｃ(センス)、容量Ｃ(MOSFET)、および、トランジスタＭ１のゲート閾電圧の３個の変数の組み合わせによって定まる。すなわち、これらの３個の変数を自在に選択することによって、幅の広い検知感度を実現することが可能である。
【０１０７】
また、装置１０１の主電流の大きさを規定するゲート電圧Ｖ(IGBT・ゲート)は、数２に示すように、ダイオードＤＩの順方向電圧Ｖｆ(DI)、ツェナーダイオードＺＤの降伏電圧ＢＶ(ZD)、および、トランジスタＭ１のオン電圧ＶＯＮ(MOSFET)の和として決定される。なお、数２では、トランジスタＭ１、ダイオードＤＩ、ツェナーダイオードＺＤの電流容量が十分に大きく、ゲート抵抗素子ＲGの抵抗値による影響がほとんどないという、通常の使用形態を前提としている。
【０１０８】
【数２】
Figure 0004156717
【０１０９】
例えば、降伏電圧ＢＶ(ZD)をより低く設定すると、異常が検知されたときのゲート電圧Ｖ(IGBT・ゲート)は、より低い値へと引き下げられ、その結果、主電流の大きさは、より小さい値へと制限される。このように、数２の右辺を構成する３個の変数の組み合わせを自在に選択することによって、異常が検知されたときの主電流の制限値を、幅広く設定することが可能である。しかも、ツェナーダイオードＺＤは、降伏電圧の温度特性、すなわち、温度に対する安定性において優れているので、装置１０２では、装置１０１に対する保護機能が、安定的に実現するという利点がある。
【０１１０】
なお、ダイオードＤＩおよびツェナーダイオードＺＤを除去し、オン電圧ＶＯＮ(MOSFET)のみでゲート電圧を所望にすることも可能である。また、順方向電圧Ｖｆ(DI)およびオン電圧ＶＯＮ(MOSFET)を十分に低く設定することによって、実質上、降伏電圧ＢＶ(ZD)のみで、ゲート電圧Ｖ(IGBT・ゲート)を決定することも可能である。この場合には、降伏電圧ＢＶ(ZD)のみを精度良く調整すればよいので、設計がより容易であるという利点がある。
【０１１１】
さらに、装置１０２には、主素子としてのIGBTと、それを保護するための保護回路とが、同一の装置の中に組み込まれているので、利用者は、例えばインバータの構成要素としてハーフブリッジ回路を構成する際に、IGBTとは別個に保護回路を準備し、それらを接続するという手間を省くことができる。すなわち、装置１０２では、利用者に対する有用性が高いという利点がある。
【０１１２】
＜3.実施の形態３＞
図１４は、実施の形態３の装置の構成、および、ハーフブリッジ回路としてのその代表的な使用形態を示す回路図である。この装置１０３は、装置１０２と同様に、主素子としての装置１０１に保護回路が付加された装置として構成されている。ただし、装置１０３は、保護回路が、トランジスタＭ１と抵抗素子Ｒ1とを備える点において、装置１０２とは特徴的に異なっている。
【０１１３】
すなわち、トランジスタＭ１のソース電極Ｓは、装置１０１のエミッタ電極Ｅに接続され、ゲート電極Ｇは、装置１０１のセンス電極ＳＥへと接続されているが、ドレイン電極Ｄと装置１０１のゲート電極Ｇとの間には、抵抗素子Ｒ1が介挿されている。すなわち、トランジスタＭ１のドレイン電極Ｄは、構造の簡単な抵抗素子Ｒ1を通じて、装置１０１のゲート電極Ｇへと接続されている。
【０１１４】
装置１０１の正常または異常に応答したトランジスタＭ１のオンまたはオフ動作については、装置１０２と同様である。しかしながら、異常が検知されたときの装置１０１の主電流の大きさを規定するゲート電圧Ｖ(IGBT・ゲート)は、数２に代わって、数３で与えられる。すなわち、オン電圧ＶＯＮ(MOSFET)とゲート電源ＶGの電圧ＶＧとが、ゲート抵抗素子ＲGの抵抗値ＲＧと抵抗素子Ｒ1の抵抗値Ｒ１とによって分圧された電圧として、ゲート電圧Ｖ(IGBT・ゲート)が定まる。
【０１１５】
【数３】
Figure 0004156717
【０１１６】
例えば、抵抗素子Ｒ 1 の抵抗値Ｒ１をより低く設定すると、異常が検知されたときのゲート電圧Ｖ(IGBT・ゲート)は、より低い値へと引き下げられ、その結果、主電流の大きさは、より小さい値へと制限される。このように、数３の右辺に含まれる３個の変数、すなわち、抵抗値ＲＧ、Ｒ１およびオン電圧ＶＯＮ(MOSFET)の組み合わせを自在に選択することによって、与えられた所定の大きさの電圧ＶＧに対して、異常時の主電流の制限値を、幅広く設定することが可能である。
【０１１７】
通常では、トランジスタＭ１のオン抵抗は、抵抗値ＲＧ、Ｒ１のいずれに比べても、十分に低いので、実質上、二つの抵抗値ＲＧ、Ｒ１のみを選択することによって、主電流の制限値を所望の大きさへと、容易に設定することが可能である。また、抵抗素子Ｒ1は、その形成の際に、不純物を注入する工程を必要とせず、マスクパターンでその抵抗値を設定できる点において、装置１０３は、製造方法上の利点を有している。
【０１１８】
＜4.実施の形態４＞
図１５は、実施の形態４の装置の構成、および、ハーフブリッジ回路としてのその代表的な使用形態を示す回路図である。この装置１０４は、装置１０２と同様に、主素子としての装置１０１に保護回路が付加された装置として構成されている。ただし、装置１０４における保護回路は、３段に縦続接続された回路を備えている。
【０１１９】
第１段の回路では、MOSFETとして構成されるトランジスタＭ３と抵抗素子Ｒ3とが直列に接続されている。第２段の回路は、第１段の回路と同様に、MOSFETとして構成されるトランジスタＭ２と抵抗素子Ｒ2とが直列に接続されている。これに対して、第３段の回路は、実施の形態２の装置１０２に備わる保護回路と同等に構成される。
【０１２０】
トランジスタＭ１〜Ｍ３のソース電極は、いずれも装置１０１のエミッタ電極Ｅへ接続されている。またトランジスタＭ１〜Ｍ３のドレイン電極Ｄは、それぞれ、ダイオードＤＩとツェナーダイオードＺＤとの直列回路、抵抗素子Ｒ2、および、抵抗素子Ｒ3を通じて、装置１０１のゲート電極Ｇへと接続されている。また、トランジスタＭ１のゲート電極は、トランジスタＭ２のドレイン電極に接続され、トランジスタＭ２のゲート電極は、トランジスタＭ３のドレイン電極に接続され、さらに、トランジスタＭ３のゲート電極は、装置１０１のセンス電極ＳＥへと接続されている。
【０１２１】
すなわち、装置１０４の保護回路は、装置１０１のセンス電極ＳＥの電圧信号を受けるトランジスタＭ３と、装置１０１のゲート電極Ｇの電位を引き下げるためのトランジスタＭ１とが、互いに分離されている点において、装置１０２の保護回路とは、特徴的に異なっている。第２段のトランジスタＭ２は、第１段のトランジスタＭ３のドレイン電極に現れる出力信号の極性を反転させて、第３段のトランジスタＭ１のゲート電極へと伝える役割を果たす。
【０１２２】
装置１０４は、以上のように構成されるので、つぎのように動作する。短絡異常等の異常が発生することによって、ｎ-層３の電位が上昇するのにともなって、センス電極ＳＥの電位が、トランジスタＭ３のゲート閾電圧を超えて上昇すると、トランジスタＭ３がオンする。すると、トランジスタＭ３に主電流が流れることによって、抵抗素子Ｒ3に電圧降下が発生するので、トランジスタＭ２のゲート電極の電位が引き下げられる。その結果、トランジスタＭ２は、オフする。
【０１２３】
トランジスタＭ２がオフすると、抵抗素子Ｒ2には電流が流れなくなるので、トランジスタＭ２のドレイン電極Ｄの電位が上昇する。その結果、トランジスタＭ１の電位が、トランジスタＭ１のゲート閾電圧を超えて上昇するので、トランジスタＭ１がオンする。その結果、装置１０１のゲート電圧Ｖ(IGBT・ゲート)は、数２で与えられた値へと引き下げられるので、装置１０１の主電流の大きさは、ゲート電圧Ｖ(IGBT・ゲート)に対応した値へと制限される。これによって、短絡耐量などの異常に対する耐性が向上し、異常発生時の装置１０１の破損が抑制される。
【０１２４】
トランジスタＭ３のゲート電圧Ｖ(MOSFET・ゲート)は、数１で与えられる。トランジスタＭ３のゲート閾電圧を、装置１０１の電圧Ｖ(Ｂ点)が基準電圧Ｖｒに一致するときのゲート電圧Ｖ(MOSFET・ゲート)の値へと設定することによって、装置１０２と同様に、装置１０１を、異常から適正に保護することが可能となる。
【０１２５】
トランジスタＭ３のゲート電圧Ｖ(MOSFET・ゲート)は、数１によって定まるので、異常を検知する感度は、装置１０１の容量Ｃ(センス)、トランジスタＭ３の容量Ｃ(MOSFET)、および、トランジスタＭ３のゲート閾電圧の３個の変数の組み合わせによって定まる。すなわち、これらの３個の変数を自在に選択することによって、幅の広い検知感度を実現することが可能である。
【０１２６】
このように、検知感度と、異常発生時の主電流の制限値とは、それぞれ、二つのトランジスタＭ３、Ｍ１によって、個別に規定される。このため、トランジスタＭ３の大きさを、検知感度のみを考慮して、自由に設定することができ、他方のトランジスタＭ１は、検知感度とは無関係に、装置１０１のゲート電極Ｇの電位を引き下げるのに必要な大きさに設定することが可能である。
【０１２７】
一般に、装置１０１の素子面積（チップ面積）が大きいほど、装置１０１を流れる主電流は大きく、それにともなって、異常発生時にゲート電極Ｇの電位を引き下げて主電流を制限するのに必要なゲート電極Ｇとエミッタ電極Ｅとの間の短絡電流、すなわち、保護回路を流れる電流も大きなものとなる。大きな短絡電流を実現するためには、保護回路のトランジスタＭ１の素子面積は大きくならざるを得ない。
【０１２８】
装置１０４では、このような素子の大きさに関する要請と、異常検知感度に関する要請とを、異なる素子Ｍ１，Ｍ３によって、個別的に、独立に満たすことが可能である。すなわち、設計の自由度が高く、設計がさらに容易であるという利点が得られる。
【０１２９】
なお、装置１０４では、第２段目のトランジスタＭ２を、出力電圧の極性反転のために用いているが、これを除去した他の形態も可能である。例えば、トランジスタＭ１の極性を、この実施の形態のｎチャネル型からｐチャネル型へと変更し、トランジスタＭ３のドレインをトランジスタＭ１のゲート電極に接続すれば、装置１０４と同等の効果を得ることが可能である。重要な点は、検知を行うトランジスタと、装置１０１のゲート電極Ｇとエミッタ電極Ｅを導通させてゲート電極Ｇの電位を引き下げるトランジスタとを、別個のものとすることにある。
【０１３０】
＜5.実施の形態５＞
図１６は、実施の形態５の半導体装置の正面断面図である。この装置１０５では、主素子としてのIGBTと、これを保護するための保護回路とが、同一の半導体基板の上に形成されており、双方の回路が、いわゆる、シングルチップに組み込まれている。図１６に示すように、一方のIGBTは、装置１０１と同一に構成されており、他方の保護回路は、半導体基体９０の上主面の上に、ＴＦＴ（薄膜トランジスタ）技術を用いて、薄膜半導体回路として形成されている。
【０１３１】
すなわち、ｎ-層３の露出面に相当する半導体基体９０の上主面の部分の上に、フィールド酸化膜（絶縁層）１５が、選択的に形成されており、このフィールド酸化膜１５の上に、薄膜半導体９２が形成されている。そして、この薄膜半導体９２の各部分には、ｎ型およびｐ型の不純物が、選択的に導入されている。その結果、薄膜半導体９２には、一端から他端へと順に、ｎ+カソード領域１７、ｐ+アノード領域１８、ｎ+カソード領域２０、ｎ+ドレイン領域２２、ｐウェル領域２３、および、ｎ+ソース領域２４が、形成されている。
【０１３２】
これにより、装置１０２の保護回路（図１２）と同等の保護回路が、フィールド酸化膜１５の上に実現する。すなわち、ｎ+カソード領域１７とｐ+アノード領域１８は、ツェナーダイオード１６の構成要素となり、ｐ+アノード領域１８とｎ+カソード領域２０は、ダイオード１９の構成要素となっている。また、ｎ+ドレイン領域２２、ｐウェル領域２３、および、ｎ+ソース領域２４は、MOSFET２１の構成要素となっている。
【０１３３】
そして、ツェナーダイオード１６、ダイオード１９、および、MOSFET２１は、この順に直列に接続されている。図１６の例では、ツェナーダイオード１６とダイオード１９との間で、ｐ+アノード領域１８が共有されているが、それらを別個に形成し、例えば、アルミニウム配線で互いを接続することも可能である。ただし、図１６の例では、製造が容易であり、製造コストが節減できるという利点がある。
【０１３４】
ｎ+カソード領域１７の上には、カソード電極ＣＡが接続され、ｎ+ソース領域２４の上には、ソース電極Ｓが接続されている。また、ｐウェル領域２３の上には、ゲート酸化膜２５を間に挟んで、ゲート電極Ｇが形成されている。カソード電極ＣＡは、配線を通じて、IGBTのゲート電極１３に接続されており、ゲート電極Ｇは、配線を通じて、IGBTのセンス電極１４に接続されている。また、ソース電極Ｓは、配線を通じて、IGBTのエミッタ電極１１へと接続されている。
【０１３５】
したがって、ツェナーダイオード１６、ダイオード１９、および、MOSFET２１は、それぞれ、装置１０２のツェナーダイオードＺＤ、ダイオードＤＩ、および、トランジスタＭ１に相当する。その結果、装置１０５の保護回路は、装置１０２の保護回路と同等に動作する。また、主素子としてのIGBTと保護回路とが、同一の装置の中に備わるので、装置１０２と同様に、高い有用性が得られる。
【０１３６】
しかも、主素子としてのIGBTと保護回路とが、シングルチップに組み込まれているので、主素子と保護回路との間の配線や、保護回路の中の各素子の接続部分に寄生的に発生する容量、抵抗が低減される。その結果、保護機能の性能が向上する。さらに、主素子と保護回路とが、シングルチップに組み込まれているので、装置の小型化が実現するとともに、以下に示すように、製造工程の共通化によって、製造コストの節減も図ることができる。
【０１３７】
また、保護回路は、ゲート酸化膜９やセンス酸化膜１０よりもはるかに厚く形成されるフィールド酸化膜１５によって、半導体基体９０と電気的に絶縁されている。このため、主素子と保護回路とが、シングルチップに組み込まれているにもかかわらず、主素子を流れる主電流が、保護回路に流れ込んで影響を及ぼす恐れがない。すなわち、装置１０５は、保護機能に対する信頼性を高く維持しつつ、有用性、小型化、低コスト、良好な保護性能を実現することができる。
【０１３８】
図１７〜図２０は、装置１０５の好ましい製造方法を示す工程図である。装置１０５を製造するには、まず、実施の形態１の図６〜図１１の工程が実行される。その後、図１７に示すように、半導体基体９０の上主面の中で、ｎ-層３が露出する部分の上に、選択的に、フィールド酸化膜１５が形成される。あるいは、フィールド酸化膜１５は、図６〜図１１の工程の中のいずれかの段階、例えば、ゲート溝８５およびセンス溝８６が形成される前に形成されてもよい。
【０１３９】
フィールド酸化膜１５の形成は、周知のLOCOS法（Local Oxidation of Silicon）を用いて行われる。すなわち、半導体基体９０の上主面の中で、フィールド酸化膜１５を形成すべき領域を除いた領域に、窒化膜を選択的に形成しておき、その後、この窒化膜を遮蔽体として用いて、半導体基体９０の上主面に、酸化膜を選択的に形成することによって、フィールド酸化膜１５が形成される。フィールド酸化膜１５は、酸化膜７３に比べて、十分に厚く形成される。
【０１４０】
つぎに、図１７の工程が完了した後、図１８に示すように、フィールド酸化膜１５の上に、薄膜半導体２６が形成される。薄膜半導体２６を形成するには、まず、フィールド酸化膜１５だけでなく、埋込みゲート電極７、および、埋込みセンス電極８を覆うキャップ酸化膜、並びに、酸化膜７３、などの、半導体基体９０の上方において露出する表面の全体にわたって、不純物がドープされない（ノンドープの）ポリシリコンが薄膜状に堆積される。その後、堆積されたポリシリコンに、選択的なエッチングを通じてパターニングを施すことによって、薄膜半導体２６が、フィールド酸化膜１５の上にのみ、選択的に形成される。
【０１４１】
つぎに、図１９に示すように、薄膜半導体２６に、ｐ型不純物およびｎ型不純物が、選択的に導入され、ｎ+カソード領域１７からｎ+ソース領域２４までの一連の半導体領域が形成される。各半導体領域は、周知のパターニング技術によってパターニングされた遮蔽体を用いて、選択的にｐ型またはｎ型の不純物を注入し、その後、注入された不純物を拡散させることによって形成される。
【０１４２】
つぎに、図２０に示すように、ｐウェル領域２３の上に、これを覆うように、ゲート酸化膜２５が形成される。ゲート酸化膜２５の形成は、例えばCVD技術を用いて、薄膜半導体２６の上面を含む半導体基体９０の上方に露出する表面の全体にわたって、酸化膜を形成した後、周知のパターニング技術によってパターニングされた遮蔽体を用いて、選択的にエッチングを実行することによって、形成される。
【０１４３】
その後、図１６に戻って、ゲート酸化膜２５の上に、ゲート電極Ｇが、選択的に形成される。ゲート電極Ｇは、例えば、半導体基体９０の上方の表面全体に、不純物が高濃度にドープされたポリシリコンを堆積するか、または、ノンドープのポリシリコンを堆積した後、選択的に不純物を導入した後、これに選択的エッチングを施すことによって形成される。
【０１４４】
その後、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のカソード電極ＣＡ、および、ソース電極Ｓが、同時に形成される。この過程の中で、エミッタ電極１１とソース電極Ｓ、ゲート電極１３とカソード電極ＣＡ、および、センス電極１４とゲート電極Ｇが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１０５が完成する。
【０１４５】
以上に説明したように、装置１０５は、従来装置１５１の製造技術と同様のウェハプロセスと、同じく従来周知の薄膜トランジスタの製造技術とを組み合わせることによって、格別に複雑な工程を要することなく、製造することが可能である。また、電極を形成するなどの一部の製造工程については、工程の共通化を図ることができ、それによって、製造コストの節減も実現する。
【０１４６】
また、装置１０５では、薄膜半導体９２がフィールド酸化膜１５の上に平面状に形成されるので、ポリシリコンとはいえ、その結晶性は良好である。このため、キャリアの移動度など、MOSFET２１の特性が良好であるという利点がある。
【０１４７】
＜6.実施の形態６＞
図２１は、実施の形態６の半導体装置の正面断面図である。この装置１０６でも、装置１０５と同様に、主素子としてのIGBTを保護するための保護回路が、半導体基体９０の上主面の上に、薄膜半導体回路として形成されている。ただし、装置１０６は、ｐウェル領域２３に対向するゲート電極Ｇが、ゲート電極２７として、ｐウェル領域２３の直下の酸化膜の中に埋設されている点において、装置１０５とは特徴的に異なっている。
【０１４８】
すなわち、ゲート電極２７は、フィールド酸化膜１５と薄膜半導体９２とに挟まれるように形成されている。また、ゲート電極２７と薄膜半導体９２との間には、ゲート酸化膜２５が介在している。これにより、ゲート電極２７は、半導体基体９０とは、フィールド酸化膜１５によって電気的に絶縁され、しかも、ｐウェル領域２３には、ゲート酸化膜２５を間に挟んで対向する。ゲート電極２７は、装置１０５のゲート電極Ｇと同様に、IGBTのセンス電極１４に、配線を通じて接続されている。
【０１４９】
したがって、装置１０６の保護回路は、装置１０５の保護回路と同様に動作する。また、寄生的に発生する容量、抵抗が低減される点や、小型化、製造コストの節減、良好な保護性能が実現する点も、装置１０５と同様である。特に、以下に示すように、ゲート電極２７を主素子の埋込みゲート電極７などと、同一工程の中で同時に形成することが可能であるので、製造工程がさらに簡略化され、製造コストがさらに節減されるという利点が得られる。
【０１５０】
図２２〜図２６は、装置１０６の好ましい製造方法を示す工程図である。装置１０６を製造するには、まず、実施の形態１の図６〜図９の工程が実行された後に、図２２の工程が実行される。図２２の工程では、まず、半導体基体９０の上主面の中で、ｎ-層３が露出する部分の上に、選択的に、フィールド酸化膜１５が形成される。あるいは、フィールド酸化膜１５は、図６〜図９の工程の中のいずれかの段階、例えば、ゲート溝８５およびセンス溝８６が形成される前に形成されてもよい。装置１０５と同様に、フィールド酸化膜１５の形成は、LOCOS法を用いて行われる。
【０１５１】
その後、埋込みゲート電極７および埋込みセンス電極８を覆うキャップ酸化膜、酸化膜７３、並びにフィールド酸化膜１５の上、すなわち、半導体基体９０の上方において露出する表面の全体にわたって、不純物が高濃度にドープされたポリシリコン層２９，３０が堆積される。ポリシリコン層２９，３０の堆積は、例えば、CVD法を用いることによって実行される。
【０１５２】
堆積されるポリシリコン層の中で、ポリシリコン層３０は、フィールド酸化膜１５の上に堆積される部分に対応し、ポリシリコン層２９は、それ以外の部分、すなわち、酸化膜７３の上に堆積される部分に対応する。図２２の例では、二つのポリシリコン層２９，３０は、同時に形成され、それによって、製造工程の簡略化、および、製造コストの節減が図られている。しかし、ポリシリコン層２９とポリシリコン層３０とを、別の工程によって、別個に形成することも可能である。
【０１５３】
つぎに、図２３に示すように、ポリシリコン層２９から、埋込みゲート電極７および埋込みセンス電極８が形成され、ポリシリコン層３０からゲート電極２７が形成される。これらの電極を形成するには、パターニングされた遮蔽体を用いて、ポリシリコン層２９，３０を選択的にエッチングすることによって形成される。
【０１５４】
つぎに、図２４に示すように、ゲート酸化膜２５、および、酸化膜７６が形成される。ゲート酸化膜２５および酸化膜７６は、CVD技術などを用いて、ゲート電極２７を含む半導体基体９０の上方に露出する表面全体にわたって酸化膜を形成した後に、パターニングされた遮蔽体を用いて、酸化膜に選択的エッチングを施すことによって形成される。ゲート酸化膜２５は、選択的エッチングの結果、ゲート電極２７の表面、すなわち、上面および側面をすべて覆うように形成される。
【０１５５】
その後、図２５に示すように、ゲート酸化膜２５の上、および、フィールド酸化膜１５の露出面の上に、薄膜半導体３１が形成される。薄膜半導体３１は、半導体基体９０の上方に露出する表面全体にわたって、ノンドープのポリシリコンを堆積した後に、堆積されたポリシリコンに、パターニングされた遮蔽体を用いて、選択的エッチングを施すことによって形成される。
【０１５６】
つぎに、図２６に示すように、薄膜半導体３１に、ｐ型不純物およびｎ型不純物が、選択的に導入され、ｎ+カソード領域１７からｎ+ソース領域２４までの一連の半導体領域が形成される。各半導体領域の形成は、図１９の工程と同様の工程を通じて遂行される。この際に、ｐウェル領域２３は、ゲート電極２７の上面に対向する部位に形成される。
【０１５７】
その後、図２１に示すように、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のカソード電極ＣＡ、および、ソース電極Ｓが、同時に形成される。この過程の中で、エミッタ電極１１とソース電極Ｓ、ゲート電極１３とカソード電極ＣＡ、および、センス電極１４とゲート電極Ｇが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１０６が完成する。
【０１５８】
以上に説明したように、装置１０６は、装置１０５と同様に、従来周知のウェハプロセスと、同じく従来周知の薄膜トランジスタの製造技術とを組み合わせることによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、一部の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造コストの節減も実現する。特に、ゲート電極２７を、埋込みゲート電極７および埋込みセンス電極８と、同一工程の中で、同時に形成可能であるため、装置１０５に比べても、製造工程が簡略化される。
【０１５９】
図２７は、実施の形態５，６の変形例を示す回路図である。図２７に装置１０５ａ（１０６ａ）として例示されるように、保護回路には、直列接続された複数個のツェナーダイオードＺＤ、あるいは、同じく直列接続された複数個のダイオードＤＩが含まれてもよい。
【０１６０】
複数のツェナーダイオードＺＤを直列に接続することによって、単一のツェナーダイオードＺＤの降伏電圧を、最も温度依存性の小さい条件に設定しつつ、全体として、異常検知時の装置１０１のゲート電圧を高い値に設定することが可能となる。また、複数のダイオードＤＩを直列に接続することによって、逆電圧に対する耐圧を高めることができ、装置１０１の高耐圧化への順応が容易となる。
【０１６１】
装置１０５ａ（１０６ａ）は、図１６および図２１に、それぞれ示された装置１０５、１０６において、薄膜半導体９２の中に、別のツェナーダイオード１６あるいは別のダイオード１９を構成する半導体領域を、付加的に作り込むことによって構成可能である。したがって、装置１０５ａ（１０６ａ）の製造方法も、装置１０５、１０６の製造方法から、何ら新たな工程を付加することなく、単に遮蔽体のパターンニング形状を異ならせるだけで、容易に製造可能である。
【０１６２】
＜7.実施の形態７＞
図２８は、実施の形態７の半導体装置の正面断面図である。この装置１０７では、装置１０５、１０６と同様に、主素子としてのIGBTと、これを保護するための保護回路とが、シングルチップに組み込まれている。ただし、保護回路の構成要素としての半導体領域が、半導体基体９０の上方に、半導体基体９０とは別体に形成されるのではなく、半導体基体９０の中に、その一部として形成されている点において、装置１０５、１０６とは、特徴的に異なっている。
【０１６３】
すなわち、ｎ-層３の露出面に相当する半導体基体９０の上主面の部分の中に、ｐウェル領域３２が、選択的に形成されている。ｐウェル領域３２は、接合分離領域として機能する半導体領域であり、ｎ-層３よりも浅く形成される。そして、半導体基体９０の上主面に含まれるｐウェル領域３２の露出面の中に、ｐウェル領域３２よりも浅く、しかも、ｐウェル領域３２の内側に、ｎ+カソード領域３４、ｎ+ドレイン領域３９、および、ｎ+ソース領域４０が、互いに離れて選択的に形成されている。
【０１６４】
さらに、ｎ+カソード領域３４の露出面の中に、ｎ+カソード領域３４よりも浅く、しかも、ｎ+カソード領域３４の内側に、ｐ+アノード領域３５およびｐ+アノード領域３７が、互いに離れて選択的に形成されている。ｐウェル領域３２の露出面の中で、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれた部分の上には、ゲート酸化膜４１が形成されている。
【０１６５】
ｐ+アノード領域３５，３７の露出面には、二つのアノード電極ＡＮが、個別に接続されている。また、ｎ+ドレイン領域３９の露出面にはドレイン電極Ｄが接続され、ｎ+ソース領域４０の露出面にはソース電極Ｓが接続されている。さらに、ゲート酸化膜４１の上には、ゲート電極Ｇが形成されている。ゲート電極Ｇは、ゲート酸化膜４１を挟んで、直下の領域、すなわち、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれたｐウェル領域３２の露出面の部分に対向する。
【０１６６】
これにより、装置１０２の保護回路（図１２）と同等の保護回路が、ｐウェル領域３２の中に、ｎ-層３から分離して形成される。すなわち、ｐ+アノード領域３５とｎ+カソード領域３４は、ダイオード３３の構成要素となり、ｎ+カソード領域３４とｐ+アノード領域３７は、ツェナーダイオード３６の構成要素となっている。また、ｎ+ドレイン領域３９、ｐウェル領域３２、および、ｎ+ソース領域４０は、MOSFET３８の構成要素となっている。
【０１６７】
そして、ダイオード３３、ツェナーダイオード３６、および、MOSFET３８は、この順に直列に接続されている。図２８の例では、ダイオード３３とツェナーダイオード３６との間で、ｎ+カソード領域３４が共有されているが、それらを別個に形成し、例えば、アルミニウム配線で互いを接続することも可能である。ただし、図２８例では、製造が容易であり、製造コストが節減できるという利点がある。
【０１６８】
ダイオード３３のアノード電極ＡＮは、配線を通じて、IGBTのゲート電極１３に接続されており、MOSFET３８のゲート電極Ｇは、配線を通じて、IGBTのセンス電極１４に接続されている。また、MOSFET３８のソース電極Ｓは、配線を通じて、IGBTのエミッタ電極１１へと接続されている。また、ツェナーダイオード３６のアノード電極ＡＮとMOSFET３８のドレイン電極Ｄとが、配線を通じて互いに接続されている。
【０１６９】
したがって、ダイオード３３、ツェナーダイオード３６、および、MOSFET３８は、それぞれ、装置１０２のダイオードＤＩ、ツェナーダイオードＺＤ、および、トランジスタＭ１に相当する。装置１０２と装置１０７との間で、ダイオードＤＩとツェナーダイオードＺＤの接続の順序が入れ替わっているが、このことは、電気回路としての等価性を損なうものではない。
【０１７０】
その結果、装置１０７の保護回路は、装置１０２の保護回路と同等に動作する。また、主素子としてのIGBTと保護回路とが、同一の装置の中に備わるので、装置１０２と同様に、高い有用性が得られる。しかも、主素子としてのIGBTと保護回路とが、シングルチップに組み込まれているので、寄生的に発生する容量および抵抗が低減される点や、小型化、製造コストの節減、良好な保護性能が実現する点においては、装置１０７は装置１０５，１０６と同様である。
【０１７１】
さらに、保護回路の構成要素としての各半導体領域が、単結晶の半導体基体９０の一部として、ｐウェル領域３２の中に形成されるので、その移動度を高く維持することができ、同一の特性を得るのために保護回路に必要とされる素子面積が、小さくて済むという利点がある。すなわち、装置のさらなる小型化が実現する。また、保護回路に含まれる各半導体領域は、接合分離領域として機能するｐウェル領域３２の中に形成されているので、主素子を流れる主電流が、保護回路に流れ込んで影響を及ぼす恐れがない。
【０１７２】
さらに、以下に示すように、保護回路に含まれる各電極だけでなく、各半導体領域も、主素子の各構成部分と、同一工程の中で同時に形成することが可能であるので、製造工程がさらに簡略化され、製造コストがさらに節減されるという利点が得られる。
【０１７３】
図２９〜図３７は、装置１０７の好ましい製造方法を示す工程図である。装置１０７を製造するには、はじめに図２９の工程が実行される。図２９の工程では、まず半導体基体９０が形成される。実施の形態１で述べたように、半導体基体９０には、その下主面から上主面へと向かって、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３が、この順序で積層されている。
【０１７４】
その後、半導体基体９０の上主面、すなわち、ｎ-層３の露出面の中に、ｎ-層３よりも浅く、ｐウェル領域３２が選択的に形成される。ｐウェル領域３２は、周知の写真製版技術を用いて、パターニングされた遮蔽体を通じて、ｎ-層３の露出面にｐ型不純物を選択的に導入し、さらに、熱処理を加えて不純物を拡散させることによって形成される。
【０１７５】
つぎに、図３０に示すように、ｎ-層３の露出面の中に、ｐウェル領域３２から離れて、ｎ-層３よりも浅く、ｐベース層４が形成される。ｐベース層４も、ｐウェル領域３２と同様の工程を通じて形成される。したがって、ｐベース層４とｐウェル領域３２とは、いずれが先に形成されてもよく、また、同一工程の中で、同時に形成されてもよい。双方が、同時に形成されるときには、それに応じて、工程数および製造コストが節減される。
【０１７６】
つぎに、図３１に示すように、半導体基体９０の上主面に含まれるｐウェル領域３２の露出面の中に、ｐウェル領域３２よりも浅く、しかも、ｐウェル領域３２の内側に、ｎ+カソード領域３４が選択的に形成される。ｎ+カソード領域３４も、不純物の選択的注入および拡散処理を通じて形成される。
【０１７７】
その後、図３２に示すように、半導体基体９０の上主面に含まれるｐベース層４の露出面の中に、ｐベース層４よりも浅く、しかも、ｐベース層４の内側に、ｎ+エミッタ層５が選択的に形成される。ｎ+エミッタ層５も、不純物の選択的注入および拡散処理を通じて形成される。
【０１７８】
つづいて、図３３に示すように、半導体基体９０の上主面に含まれるｐウェル領域３２の露出面の中に、ｐウェル領域３２よりも浅く、しかも、ｐウェル領域３２の内側に、ｎ+カソード領域３４から離れて、ｎ+ドレイン領域３９およびｎ+ソース領域４０が選択的に形成される。ｎ+ドレイン領域３９とｎ+ソース領域４０は、互いに分離して形成される。また、ｎ+ドレイン領域３９とｎ+ソース領域４０も、不純物の選択的注入および拡散処理を通じて形成される。
【０１７９】
なお、ｎ+エミッタ層５、ｎ+カソード領域３４、ｎ+ドレイン領域３９、および、ｎ+ソース領域４０が形成される時期は、互いに前後してもよく、また、これらの中のいずれか、あるいは、すべてを同一の工程の中で、同時に形成しても良い。いうまでもなく、複数の半導体領域を、同一工程の中で同時に形成することによって、工程数および製造コストが節減されるという利点が生み出される。
【０１８０】
つぎに、図３４に示すように、半導体基体９０の上主面に含まれるｎ+カソード領域３４の露出面の中に、ｎ+カソード領域３４よりも浅く、しかも、ｎ+カソード領域３４の内側に、ｐ+アノード領域３５およびｐ+アノード領域３７が、互いに離れて選択的に形成される。これらのｐ+アノード領域３５およびｐ+アノード領域３７も、不純物の選択的注入および拡散処理を通じて形成される。
【０１８１】
つづいて、図３５に示すように、半導体基体９０の上主面に含まれるｐベース層４の露出面の中に、ｐベース層４よりも浅く、しかも、ｐベース層４の内側に、ｎ+エミッタ層５に隣接して、ｐ+コンタクト層６が、選択的に形成される。ｐ+コンタクト層６も、不純物の選択的注入および拡散処理を通じて形成される。なお、ｐ+コンタクト層６、ｐ+アノード領域３５、および、ｐ+アノード領域３７が形成される時期は、互いに前後してもよく、また、これらを同一の工程の中で、同時に形成することによって、工程数および製造コストの節減を図ることも可能である。
【０１８２】
つぎの図３６に示す工程では、まず、図６〜図８と同様の工程を通じて、ゲート溝８５およびセンス溝８６が形成される。特に、ゲート溝８５およびセンス溝８６は、ｐウェル領域３２から離れた部位に形成される。その後、図９と同様の工程を通じて、酸化膜７３が形成される。
【０１８３】
つぎに、図３７の工程が実行される。図３７の工程では、まず、図１０および図１１と同様の工程を通じて、埋込みゲート電極７および埋込みセンス電極８が形成される。つづいて、酸化膜７３に選択的なエッチングを施すことによって、ｐウェル領域３２の露出面の中で、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれた部分の上に、ゲート酸化膜４１が選択的に形成される。
【０１８４】
その後、図２８に戻って、ゲート酸化膜４１の上に、ゲート電極Ｇが、選択的に形成される。ゲート電極Ｇは、例えば、半導体基体９０の上方の表面全体に、不純物が高濃度にドープされたポリシリコンを堆積した後、これに選択的エッチングを施すことによって形成される。その後、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のアノード電極ＡＮ、ドレイン電極Ｄ、および、ソース電極Ｓが、同時に形成される。
【０１８５】
この過程の中で、エミッタ電極１１とソース電極Ｓ、ゲート電極１３とダイオード３３のアノード電極ＡＮ、センス電極１４とゲート電極Ｇ、および、ツェナーダイオード３６のアノード電極ＡＮとドレイン電極Ｄが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１０７が完成する。
【０１８６】
以上に説明したように、装置１０７は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、大半の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。
【０１８７】
＜8.実施の形態８＞
図３８は、実施の形態８の半導体装置の正面断面図である。この装置１０８では、装置１０５〜１０７と同様に、主素子としてのIGBTと、これを保護するための保護回路とが、シングルチップに組み込まれている。ただし、保護回路の構成要素としての半導体領域の一部は、ＴＦＴ技術を用いて、半導体基体９０の上方に、半導体基体９０とは別体に形成され、他の一部は、半導体基体９０の中に、その一部として形成されている点において、装置１０５〜１０７とは、特徴的に異なっている。すなわち、装置１０８の保護回路は、あたかも、装置１０５と装置１０７とを組み合わせた形態で構成されている。
【０１８８】
すなわち、ｎ-層３の露出面に相当する半導体基体９０の上主面の部分の上に、フィールド酸化膜１５が、選択的に形成されており、このフィールド酸化膜１５の上に、薄膜半導体９３が形成されている。そして、この薄膜半導体９３の各部分には、ｎ型およびｐ型の不純物が、選択的に導入されている。その結果、薄膜半導体９３には、一端から他端へと順に、ｎ+カソード領域１７、ｐ+アノード領域１８、および、ｎ+カソード領域２０が、形成されている。
【０１８９】
ｎ+カソード領域１７とｐ+アノード領域１８は、ツェナーダイオード１６の構成要素となり、ｐ+アノード領域１８とｎ+カソード領域２０は、ダイオード１９の構成要素となっている。図３８の例では、ツェナーダイオード１６とダイオード１９との間で、ｐ+アノード領域１８が共有されているが、それらを別個に形成し、例えば、アルミニウム配線で互いを接続することも可能である。ただし、図３８の例では、製造が容易であり、製造コストが節減できるという利点がある。ｎ+カソード領域１７の上には、カソード電極ＣＡが接続され、ｎ+カソード領域２０の上は、もう一つのカソード電極ＣＡが接続されている。
【０１９０】
さらに、ｎ-層３の露出面に相当する半導体基体９０の上主面の部分の中に、ｐウェル領域３２が、選択的に形成されている。ｐウェル領域３２は、接合分離領域として機能する半導体領域であり、ｎ-層３よりも浅く形成される。そして、半導体基体９０の上主面に含まれるｐウェル領域３２の露出面の中に、ｐウェル領域３２よりも浅く、しかも、ｐウェル領域３２の内側に、ｎ+ドレイン領域３９、および、ｎ+ソース領域４０が、互いに離れて選択的に形成されている。ｐウェル領域３２の露出面の中で、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれた部分の上には、ゲート酸化膜４１が形成されている。
【０１９１】
ｎ+ドレイン領域３９の露出面にはドレイン電極Ｄが接続され、ｎ+ソース領域４０の露出面にはソース電極Ｓが接続されている。さらに、ゲート酸化膜４１の上には、ゲート電極Ｇが形成されている。ゲート電極Ｇは、ゲート酸化膜４１を挟んで、直下の領域、すなわち、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれたｐウェル領域３２の露出面の部分に対向する。
【０１９２】
ダイオード１９のカソード電極ＣＡとMOSFET３８のドレイン電極Ｄとは、互いに配線で接続されている。したがって、ツェナーダイオード１６、ダイオード１９、および、MOSFET３８は、この順序で直列に接続されている。また、ツェナーダイオード１６のカソード電極ＣＡは、配線を通じて、IGBTのゲート電極１３に接続されており、MOSFET３８のゲート電極Ｇは、配線を通じて、IGBTのセンス電極１４に接続されている。また、MOSFET３８のソース電極Ｓは、配線を通じて、IGBTのエミッタ電極１１へと接続されている。
【０１９３】
したがって、ツェナーダイオード１６、ダイオード１９、および、MOSFET３８は、それぞれ、装置１０２のツェナーダイオードＺＤ、ダイオードＤＩ、および、トランジスタＭ１に相当する。その結果、装置１０８の保護回路は、装置１０２の保護回路（図１２）と同等に動作する。また、主素子としてのIGBTと保護回路とが、同一の装置の中に備わるので、装置１０２と同様に、高い有用性が得られる。
【０１９４】
しかも、主素子としてのIGBTと保護回路とが、シングルチップに組み込まれているので、寄生的に発生する容量および抵抗が低減される点や、小型化、製造コストの節減、良好な保護性能が実現する点においては、装置１０８は装置１０５〜１０７と同様である。ツェナーダイオード１６およびダイオード１９は、フィールド酸化膜１５によって、半導体基体９０と電気的に絶縁されており、MOSFET３８に含まれる各半導体領域は、接合分離領域として機能するｐウェル領域３２の中に形成されているので、主素子を流れる主電流が、保護回路に流れ込んで影響を及ぼす恐れがない。
【０１９５】
さらに、MOSFET３８の構成要素としての各半導体領域が、単結晶の半導体基体９０の一部として、ｐウェル領域３２の中に形成されるので、その移動度を高く維持することができ、同一の特性を得るのためにMOSFET３８に必要とされる素子面積が、小さくて済むという利点がある。すなわち、装置１０５，１０６に比べて、装置のさらなる小型化が実現する。また、以下に示すように、保護回路に含まれる各電極だけでなく、MOSFET３８の各半導体領域も、主素子の各構成部分と、同一工程の中で同時に形成することが可能であるので、装置１０５，１０６に比べて、製造工程がさらに簡略化され、製造コストがさらに節減されるという利点が得られる。
【０１９６】
装置１０８は、装置１０５の製造工程と、装置１０７の製造工程とを、組み合わせることによって、容易に製造可能である。すなわち、装置１０８を製造するには、まず、装置１０７の製造工程である図２９〜図３６の工程を実行するとよい。ただし、図３１および図３４の工程は実行されず、その結果、ｎ+カソード領域３４、ｐ+アノード領域３５、および、ｐ+アノード領域３７は形成されない。
【０１９７】
その後、装置１０５の製造工程である図１７および図１８の工程を実行した後、図３７の工程と同様に、酸化膜７３をパターニングすることによって、図３９の構造が出来上がる。すなわち、ｎ-層３の露出面の上に、フィールド酸化膜１５および薄膜半導体７５が、選択的に形成されており、ｎ+ドレイン領域３９とｎ+ソース領域４０に挟まれたｐウェル領域３２の露出面の部分の上に、ゲート酸化膜４１が形成されている。
【０１９８】
つぎに、図１９の工程と同様の工程を実行することによって、図３８に示したように、薄膜半導体７５の中に、ｎ+カソード領域１７、ｐ+アノード領域１８、および、ｎ+カソード領域２０が、それぞれ、選択的に形成される。その後、ゲート酸化膜４１の上に、ゲート電極Ｇが形成され、さらに、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のカソード電極ＣＡ、ドレイン電極Ｄ、および、ソース電極Ｓが、同時に形成される。
【０１９９】
この過程の中で、エミッタ電極１１とソース電極Ｓ、ゲート電極１３とツェナーダイオード１６のカソード電極ＣＡ、センス電極１４とゲート電極Ｇ、および、ダイオード１９のカソード電極ＣＡとMOSFET３８のドレイン電極Ｄが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１０８が完成する。
【０２００】
以上に説明したように、装置１０８は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、一部の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。
【０２０１】
＜9.実施の形態９＞
図４０は、実施の形態９の半導体装置の正面断面図である。また、図４１は、この装置１０９の主要部の斜視断面図である。装置１０９は、装置１０５（図１６）と同様に、主素子としてのIGBTを保護するための保護回路の構成要素としての各半導体領域が、半導体基体９０の上主面の上方に位置する薄膜半導体９２の中に形成されている。
【０２０２】
ただし、装置１０９は、つぎの二つの点において、装置１０５とは、特徴的に異なっている。第１に、装置１０９は、ｐウェル領域２３に対向するゲート電極Ｇと、主素子の埋込みセンス電極８とが、共通の一体として形成されている点において、特徴的に異なっている。すなわち、双方の電極は、互いに共通化、あるいは、共有されている。第２に、装置１０９は、図４１に示すように、IGBTとしての機能を果たす最小の単位であるセルごとに、埋込みセンス電極８と保護回路とが設けられている点において、特徴的に相違する。図４０と図４１は、ともに、一つのセルの主要部を示している。
【０２０３】
一つのセルの中には、IGBTを構成する各要素の最小単位、すなわち、埋込みゲート電極７、ｎ+エミッタ層５、エミッタ電極１１などの最小単位が備わっている。図４１に示すセルの代表例では、ゲート溝８５が線状に形成されており、一つのセルは、１本の線状のゲート溝８５に沿って、帯状に形成されている。そして、装置１０９の主素子としてのIGBTは、共通の半導体基体９０において、互いに平行に配列された多数の帯状のセルを含んでいる。
【０２０４】
薄膜半導体９２は、ｎ-層３の露出面の上に形成された酸化膜７３とフィールド酸化膜１５、および、埋込みセンス電極８の頭部を覆うゲート酸化膜２５の上に、またがって形成されている。そして、薄膜半導体９２には、装置１０５と同様に、一端から他端へと順に、ｎ+カソード領域１７、ｐ+アノード領域１８、ｎ+カソード領域２０、ｎ+ドレイン領域２２、ｐウェル領域２３、および、ｎ+ソース領域２４が、形成されている。これらの半導体領域の中で、ｐウェル領域２３は、ゲート酸化膜２５を間に挟んで、埋込みセンス電極８の頭部へと対向している点が特徴的である。
【０２０５】
ｎ+カソード領域１７とｐ+アノード領域１８は、ツェナーダイオード１６の構成要素となり、ｐ+アノード領域１８とｎ+カソード領域２０は、ダイオード１９の構成要素となっている。また、ｎ+ドレイン領域２２、ｐウェル領域２３、および、ｎ+ソース領域２４は、MOSFET２１の構成要素となっている。そして、ツェナーダイオード１６、ダイオード１９、および、MOSFET２１は、この順に直列に接続されている。ツェナーダイオード１６とダイオード１９との間でｐ+アノード領域１８を共有しない形態を採り得る点も、装置１０５と同様である。
【０２０６】
ｎ+カソード領域１７の上には、カソード電極ＣＡが接続され、ｎ+ソース領域２４の上には、ソース電極Ｓが接続されている。カソード電極ＣＡは、配線を通じて、IGBTのゲート電極１３に接続されており、ソース電極Ｓは、配線を通じて、IGBTのエミッタ電極１１へと接続されている。
【０２０７】
したがって、ツェナーダイオード１６、ダイオード１９、および、MOSFET２１は、それぞれ、装置１０２のツェナーダイオードＺＤ、ダイオードＤＩ、および、トランジスタＭ１に相当する。その結果、装置１０９の保護回路は、装置１０２の保護回路と同等に動作する。また、主素子としてのIGBTと保護回路とが、同一の装置の中に備わるので、装置１０２と同様に、高い有用性が得られる。
【０２０８】
さらに、主素子としてのIGBTと保護回路とが、シングルチップに組み込まれているので、寄生的に発生する容量および抵抗が低減される点や、小型化、製造コストの節減、良好な保護性能が実現する点においては、装置１０９は装置１０５〜１０８と同様である。特に、IGBTセルの各々に、埋込みセンス電極８と保護回路が設けられており、しかも、埋込みセンス電極８と保護回路とが、最も近接した形態で形成されているので、寄生的に発生する容量および抵抗を、特に有効に低減することができる。
【０２０９】
さらに、MOSFET２１のゲート電極Ｇが、主素子の埋込みセンス電極８と共有されているので、ゲート電極Ｇを、別体のものとして形成する必要がない。このため、製造工程が簡略化され、製造コストが節減されるという利点がある。さらに、埋込みセンス電極８の上方に保護回路が形成されており、主素子と保護回路とが、半導体基体９０の上主面の上で一部重複するので、重複した分だけ、装置が小型化されるという利点がある。
【０２１０】
図４２〜図４４は、装置１０９の好ましい製造方法を示す工程図である。装置１０９を製造するには、まず、図６〜図１０の工程が実行される。その後、図１１の工程と同様に、ポリシリコン層７４に対するエッチング処理を実行することによって、図４２の構造が得られる。このとき、図４２に示すように、埋込みセンス電極８の頭部が、半導体基体９０の上主面よりも幾分、上方に突出するように、選択的エッチングをポリシリコン層７４に施してもよい。また、埋込みゲート電極７についても、埋込みセンス電極８と同様に、その頭部が上方に突出してもよい。
【０２１１】
つぎに、図４３に示す工程が実行される。すなわち、埋込みセンス電極８の頭部を覆うゲート酸化膜２５が形成され、ｎ-層３の露出面にフィールド酸化膜１５が選択的に形成される。フィールド酸化膜１５は、図１７と同様の工程を実行することによって形成可能である。
【０２１２】
つづいて、図４４に示すように、薄膜半導体７９が、酸化膜７３、ゲート酸化膜２５、および、フィールド酸化膜１５のそれぞれの上にまたがって、形成される。薄膜半導体７９は、図１８と同様の工程を実行することによって、ノンドープの薄膜ポリシリコンとして形成される。その後、図１９と同様の工程を実行することによって、図４０に示すように、薄膜半導体７９の中に、ｎ+カソード領域１７からｎ+ソース領域２４までの半導体領域が形成される。このとき、ｐウェル領域２３は、ゲート酸化膜２５を挟んで埋込みセンス電極８の頭部に対向する位置に形成される。
【０２１３】
つぎに、IGBTのエミッタ電極１１およびゲート電極１３を形成する工程の中で、保護回路のカソード電極ＣＡおよびソース電極Ｓが、同時に形成される。この過程の中で、IGBTのエミッタ電極１１とMOSFET２１のソース電極Ｓ、および、IGBTのゲート電極１３とツェナーダイオード１６のカソード電極ＣＡが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１０９が完成する。
【０２１４】
以上に説明したように、装置１０９は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、一部の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。特に、IGBTの埋込みセンス電極８と、MOSFET２１のゲート電極Ｇとを、別個に形成する必要がないので、製造工数、製造コストが、特に効果的に節減される。
【０２１５】
＜10.実施の形態１０＞
図４５は、実施の形態１０の半導体装置の平面断面図である。この装置１１０は、複数個のセルが並列に接続されて成るブロックごとに、埋込みセンス電極８および保護回路が設けられている点を特徴とする。図４５に示す例では、半導体基体９０の中に、複数のブロック９１が、マトリクス状に配列されている。そして、各ブロック９１は、IGBTとして構成される主素子９５と、この主素子９５を保護するための保護回路９４とを含んでいる。
【０２１６】
図４６は、一つのブロック９１の平面断面図である。また、図４７および図４８は、それぞれ、図４６のＸ−Ｘ切断線およびＹ−Ｙ切断線に沿った断面図である。これらの図４６〜図４８の例では、主素子９５には、多数の直線状のゲート溝８５が平行に配列されている。そして、一本のゲート溝８５に、一本の帯状のセルが対応している。すなわち、１個のブロック９１は、互いに平行に配列された多数の帯状のIGBTセルを含んでいる。
【０２１７】
１個の主素子９５の中には、１本のセンス溝８６が、多数のゲート溝８５と平行に形成されている。保護回路９４は、主素子９５に隣接して半導体基体９０の中、または、半導体基体９０の上方に形成されている。保護回路９４は、装置１０５〜１０９に備わる保護回路のいずれであってもよい。保護回路９４が装置１０９に備わる保護回路と同様に構成されるときには、保護回路９４が占める半導体基体９０の主面に沿った領域は、主素子９５が占める領域と、一部において、重複することとなる。
【０２１８】
一般に、装置の微細化には、物理的な限界がある。装置１０９のように、セルごとに保護回路が設けられた装置においては、微細化の限界に由来して、保護回路が半導体基体９０の主面に沿って占める面積が、無駄に大きく設定されなければならない場合がある。これに対して、装置１１０では、複数のセルを含むブロック９１の各１ごとに、保護回路が設けられるので、単一のブロック９１が占める半導体基体９０の主面に沿った面積の大きさ、言い換えると、単一のブロック９１を流れる主電流の大きさに応じて、保護回路に含まれるトランジスタＭ１などが占める面積（あるいは電流容量）が設定される。
【０２１９】
すなわち、トランジスタＭ１等を含む保護回路の面積（または電流容量）は、ブロック９１の面積（または主電流容量）に比例する大きさに設定される。このとき、トランジスタＭ１などが占める面積が、微細化の限界よりも、十分に大きければ、微細化限界に由来する無用な面積は発生しない。また、素子分離のために要する面積は、ブロック９１の面積に比例するわけではない。このため、ブロック９１の面積（または主電流容量）を適切に設定することによって、装置１１０の全体の面積、言い換えると、装置１１０の大きさを、セルごとに保護回路が設けられる装置１０９よりも低減することができ、また、最小の大きさに最適化することも可能となる。
【０２２０】
＜11.実施の形態１１＞
図４９は、実施の形態１１の半導体装置の正面断面図である。この装置１１１は、埋込みセンス電極８の代わりに、平面ゲートが設けられている点において、装置１０１（図１）とは特徴的に異なる。すなわち、ｎ-層３の露出面の上に、センス酸化膜１０が選択的に形成されており、このセンス酸化膜１０の上に、センス電極（電圧感知部）１４が形成されている。すなわち、センス電極１４は、埋込みセンス電極８を介することなく、センス酸化膜１０を間に挟んで、半導体基体９０の上主面に含まれるｎ-層３の露出面に対向している。
【０２２１】
この装置１１１においても、センス電極１４は、センス酸化膜１０を介して、ｎ-層３とキャパシタを形成している。このため、装置１０１と同様に、センス電極１４を通じて、ｎ-層３の電位の変動を検知することが可能となる。図４９に示すように、センス電極１４が、トランジスタＭ１のゲート電極Ｇに接続されているときには、トランジスタＭ１のゲート電圧Ｖ(MOSFET・ゲート)は、実施の形態１と同様に、数１で表される。すなわち、装置１１１は、装置１０１と同様に動作し、同様の効果を奏する。
【０２２２】
装置１１１では、半導体基体９０の上主面に占めるセンス電極１４の面積を同一にして比較したときに、センス電極１４とｎ-層３の間の容量Ｃ(センス)は、埋込みセンス電極８が備わる装置１０１に比べて、低いものとなる。その結果、数１によれば、装置１１１では、トランジスタＭ１のゲート電圧Ｖ(MOSFET・ゲート)は、装置１０１に比べて低くなる。したがって、製造工程上の都合によって、トランジスタＭ１のゲート閾電圧を高くできない場合などに、装置１１１は有用性を発揮する。
【０２２３】
装置１０１と装置１１１の双方を設計上の選択枝に含めることによって、主素子の動作特性に影響する設計上のパラメータ（例えば、主素子のセルの幅など）を変更することなく、センス電極１４の容量Ｃ(センス)を幅広く設定することが可能となる。すなわち、設計の自由度を高めることが可能となる。
【０２２４】
装置１１１を製造するには、例えば、図６に示す酸化膜マスク７０に開口部７２を設けることなく、図６〜図１１と同要領の工程を実行するとよい。そうすると、センス溝８６、センス酸化膜１０、および、埋込みセンス電極８は形成されないので、図５０の構造が出来上がる。その後、図３７の工程と同様に、酸化膜７３に選択的エッチングを施すことによって、図４９に示すように、センス酸化膜１０が形成される。
【０２２５】
つぎに、図４９に示すように、センス酸化膜１０の上にセンス電極１４が形成され、ｎ+エミッタ層５とｐ+コンタクト層６の露出面にエミッタ電極１１が接続され、埋込みゲート電極７にゲート電極１３が接続される。その後、ｐ+コレクタ層１の露出面には、コレクタ電極１２が接続されることによって、装置１１１が完成する。すなわち、装置１１１も、装置１０１と同様に、従来周知のウェハプロセスを用いて容易に製造することが可能である。
【０２２６】
＜12.実施の形態１２＞
図５１は、実施の形態１２の半導体装置の正面断面図である。この装置１１２は、センス電極１４だけでなくゲート電極１３についても、平面ゲート構造が採用されている点において、装置１１１とは特徴的に異なっている。すなわち、主素子としてのIGBTが、トレンチ型ではなく、従来装置１５２と同等の平面型となっている。したがって、装置１１２の主素子としての動作は、従来装置１５２と同等である。また、センス電極１４によるｎ-層３の電位の変動の検知特性は、装置１１１と同等である。
【０２２７】
従来装置１５２と相違する装置１１２の構造上の特徴は、センス酸化膜１０およびセンス電極１４が設けられている点にあり、しかも、これらは、ゲート酸化膜９およびゲート電極１３と、それぞれ同等の構造を有している。したがって、装置１１２の好ましい製造方法では、図示するまでもなく、装置１５２の製造方法において、ゲート酸化膜９を形成する工程の中で、センス酸化膜１０が同時に形成され、ゲート電極１３を形成する工程の中で、センス電極１４が同時に形成される。
【０２２８】
すなわち、装置１１２は、装置１５２の製造工程の中で用いられる遮蔽体のパターン形状を変更するのみで、新たな工程を付加することなく、容易に製造可能である。また、ゲート溝８５およびセンス溝８６を形成する必要がないので、この点においても製造工程が容易であり、装置を安価に製造できるという利点がある。なお、装置１０１を用いた様々な装置１０２〜１１０と同様に、装置１１１、１１２に関しても、これらと保護回路とを同一の装置の中に組み込んだ形態、あるいは、さらにシングルチップに組み込んだ形態を実現することが可能であり、しかも、同様の効果を得ることができる。
【０２２９】
＜13.実施の形態１３＞
実施の形態１〜１２では、主素子がIGBTとして構成される例を示したが、この発明は、IGBTに限らず、多様な主素子に関しても実施が可能である。実施の形態１３，１４では、それらの例を示す。図５２の正面断面図は、主素子がMOSFETとして構成される装置を例示している。この装置１１３では、装置１０１（図１）において、半導体基体９０に含まれるｐ+コレクタ層１およびｎ+バッファ層２が、あたかも、ｎ+ドレイン層４９に置き換えられた構造を有している。また、装置１０１におけるエミッタ電極１１およびコレクタ電極１２の名称が、それぞれ、ソース電極１１およびドレイン電極５０へと改められるが、これらの電極は、構造においては相違しない。
【０２３０】
装置１１３においても、装置１０１と同様に、センス電極１４によって、主素子としてのMOSFETの異常を、ｎ-層３の電位を通じて検出することが可能である。センス電極１４の検出特性が、数１で表現し得る点も、装置１０１と変わりない。このように、主素子として、IGBTだけでなく、MOSFETについても、センス電極１４を用いて、異常に対する耐量を高めることができる。
【０２３１】
装置１１３の好ましい製造方法は、装置１０１の製造方法に関する図６の工程の当初において、半導体基体９０として、その下主面から上主面へと向かって、ｎ+ドレイン層４９およびｎ-層３が、この順序で積層されたものを形成するとよい。このような半導体基体９０の形成方法については、従来のMOSFETを製造する際に実行される工程として周知であるので、詳細な説明を略する。半導体基体９０が形成された後の工程は、実施の形態１で説明した装置１０１に関する製造工程と同一である。すなわち、装置１１３も、装置１０１と同様に、従来周知のウェハプロセスを用いて容易に製造することが可能である。
【０２３２】
なお、装置１０１を用いた様々な装置１０２〜１１０と同様に、装置１１３に関しても、これらと保護回路とを同一の装置の中に組み込んだ形態、あるいは、さらにシングルチップに組み込んだ形態を実現することが可能であり、しかも、同様の効果を得ることができる。
【０２３３】
＜14.実施の形態１４＞
図５３の正面断面図は、主素子がEST（Emitter Switched Thyristor）として構成される装置を例示している。この装置１１４では、ｎ-層３の露出面に、ｐベース層４から離れて、しかも、ｎ-層３よりも浅く、ｐ+フローティング領域５１が、選択的に形成されており、さらに、ｐ+フローティング領域５１の露出面に、ｐ+フローティング領域５１よりも浅く、しかも、ｐ+フローティング領域５１の内側に、ｎ+フローティング領域５２が選択的に形成されている。
【０２３４】
そして、ｎ+フローティング領域５２とｎ-層３とに挟まれたｐ +フローティング領域５１の露出面の部分、および、ｎ+エミッタ層５とｎ-層３とに挟まれたｐベース層４の露出面の部分の双方に、ゲート酸化膜９を挟んでゲート電極１３が対向している。すなわち、ESTとしての主素子の構造は、従来周知のESTと同等である。
【０２３５】
センス電極１４は、ｐ+フローティング領域５１から離れたｎ-層３の露出面に、センス酸化膜１０を挟んで対向している。したがって、装置１１４においても、装置１０１と同様に、センス電極１４によって、主素子としてのESTの異常を、ｎ-層３の電位を通じて検出することが可能である。センス電極１４の検出特性が、数１で表現し得る点も、装置１０１と変わりない。このように、主素子として、IGBTだけでなく、ESTについても、センス電極１４を用いて、異常に対する耐量を高めることができる。
【０２３６】
従来周知のESTと相違する装置１１４の構造上の特徴は、センス酸化膜１０およびセンス電極１４が設けられている点にあり、しかも、これらは、ゲート酸化膜９およびゲート電極１３と、それぞれ同等の構造を有している。したがって、装置１１４の好ましい製造方法では、図示するまでもなく、従来のESTの製造方法において、ゲート酸化膜９を形成する工程の中で、センス酸化膜１０が同時に形成され、ゲート電極１３を形成する工程の中で、センス電極１４が同時に形成される。
【０２３７】
すなわち、装置１１４は、従来のESTの製造工程の中で用いられる遮蔽体のパターン形状を変更するのみで、新たな工程を付加することなく、容易に製造可能である。なお、装置１０１を用いた様々な装置１０２〜１１０と同様に、装置１１４に関しても、これらと保護回路とを同一の装置の中に組み込んだ形態、あるいは、さらにシングルチップに組み込んだ形態を実現することが可能であり、しかも、同様の効果を得ることができる。
【０２３８】
＜15.実施の形態１５＞
図５４は、実施の形態１５の半導体装置の正面断面図である。装置１０１〜１１４では、主素子がいわゆる縦型(vertical type)であったのに対し、この装置１１５では、主素子がいわゆる横型(lateral type)である点が特徴的である。図５４には、主素子が横型のIGBTとして構成されている例を示している。半導体基体９０の構造は、従来周知の横型のIGBTの半導体基体と同等である。
【０２３９】
すなわち、装置１１５に備わる半導体基体９０には、下主面に露出するｐ+基板４７と、その上に形成され、上主面に露出するｎ-層３とが備わっている。そして、ｎ-層３の露出面には、装置１１２と同様に、ｐベース層４、ｐ層４２、および、ｎ+エミッタ層５が、選択的に形成されている。ｎ-層３の露出面には、さらに、ｐベース層４から離れて、しかも、ｎ-層３よりも浅く、ｎ+バッファ層２が選択的に形成されている。そして、ｎ+バッファ層２の露出面には、ｎ+バッファ層２よりも浅く、しかも、ｎ+バッファ層２の内側に、ｐ+コレクタ層１が選択的に形成されている。
【０２４０】
エミッタ電極１１およびゲート電極１３は、装置１１２と同様に形成されているが、コレクタ電極１２は、ｐ+コレクタ層１の露出面に接続されている。すなわち、装置１１５では、エミッタ電極１１とコレクタ電極１２の双方が、半導体基体９０の上主面に接続されている。半導体基体９０の下主面には、例えば、基板電極４８が接続される。
【０２４１】
装置１１５では、さらに、ｐベース層４およびｎ+バッファ層２から離れたｎ-層３の露出面の上に、センス酸化膜１０が選択的に形成されている。そして、このセンス酸化膜１０の上にセンス電極１４が形成されている。すなわち、センス電極１４は、センス酸化膜１０を挟んでｎ-層３の露出面に対向している。センス電極１４が設置される位置は、好ましくは、図５４に示すように、ｐベース層４とｎ+バッファ層２とに挟まれたｎ-層３の部分、言い換えると、エミッタ電極１１とコレクタ電極１２とに挟まれた位置に設定される。
【０２４２】
装置１１５においても、装置１０１と同様に、センス電極１４によって、主素子としてのIGBTの異常を、ｎ-層３の電位を通じて検出することが可能である。センス電極１４の検出特性が、数１で表現し得る点も、装置１０１と変わりない。このように、主素子として、縦型のIGBTだけでなく、横型のIGBTについても、センス電極１４を用いて、異常に対する耐量を高めることができる。
【０２４３】
従来周知の横型のIGBTと相違する装置１１５の構造上の特徴は、センス酸化膜１０およびセンス電極１４が設けられている点にあり、しかも、これらは、ゲート酸化膜９およびゲート電極１３と、それぞれ同等の構造を有している。したがって、装置１１５の好ましい製造方法では、図示するまでもなく、従来の横型のIGBTの製造方法において、ゲート酸化膜９を形成する工程の中で、センス酸化膜１０が同時に形成され、ゲート電極１３を形成する工程の中で、センス電極１４が同時に形成される。
【０２４４】
すなわち、装置１１５は、従来の横型のIGBTの製造工程の中で用いられる遮蔽体のパターン形状を変更するのみで、新たな工程を付加することなく、容易に製造可能である。なお、装置１０１を用いた様々な装置１０２〜１１０と同様に、装置１１５に関しても、これらと保護回路とを同一の装置の中に組み込んだ形態、あるいは、さらにシングルチップに組み込んだ形態を実現することが可能であり、しかも、同様の効果を得ることができる。
【０２４５】
＜16.実施の形態１６＞
図５５は、実施の形態１６の半導体装置の正面断面図である。この装置１１６は、装置１０９（図４０）において、MOSFET２１のｐウェル領域２３を、ｎ-層３の露出面に対向させている点を特徴としている。すなわち、薄膜半導体９６は、ｎ-層３の露出面の上に形成された酸化膜６０とフィールド酸化膜６５との上に、またがって形成されている。
【０２４６】
そして、薄膜半導体９６には、装置１０９と同様に、一端から他端へと順に、ｎ+ソース領域５７、ｐウェル領域（電圧感知部）５８、ｎ+ドレイン領域５９、ｎ+カソード領域６６、ｐ+アノード領域６２、および、ｎ+カソード領域６４が、形成されている。これらの半導体領域の中で、ｐウェル領域５８は、ゲート酸化膜をも兼ねる酸化膜６０を間に挟んで、ｎ-層３の露出面へと対向している。
【０２４７】
ｎ+ソース領域５７、ｐウェル領域５８、および、ｎ+ドレイン領域５９は、MOSFET５６の構成要素となっている。また、ｎ+カソード領域６６とｐ+アノード領域６２とは、ダイオード６１の構成要素となっており、ｐ+アノード領域６２とｎ+カソード領域６４とは、ツェナーダイオード６３の構成要素となっている。そして、MOSFET５６、ダイオード６１、および、ツェナーダイオード６３は、この順に直列に接続されている。ツェナーダイオード６３とダイオード６１の間で、ｐ+アノード領域６２を共有しない形態を採り得る点も、装置１０９と同様である。
【０２４８】
ｎ+カソード領域６４の上には、カソード電極ＣＡが接続され、ｎ+ソース領域５７の上には、ソース電極Ｓが接続されている。カソード電極ＣＡは、配線を通じて、IGBTのゲート電極１３に接続されており、ソース電極Ｓは、配線を通じて、IGBTのエミッタ電極１１へと接続されている。したがって、MOSFET５６、ダイオード６１、および、ツェナーダイオード６３は、それぞれ、装置１０２のトランジスタＭ１、ダイオードＤＩ、および、ツェナーダイオードＺＤに相当する。
【０２４９】
装置１１６では、特に、MOSFET５６のｐウェル領域５８が、ゲート酸化膜を挟んで、ｎ-層３の露出面へと、直接に対向している。すなわち、装置１１６では、MOSFET５６のゲート電極が設けられず、また、装置１０９のような埋込みセンス電極８も設けられない。そして、ｎ-層３の電位が、ｐウェル領域５８の電位へと直接に反映される。
【０２５０】
すなわち、短絡異常などの異常の発生にともなって、ｐウェル領域５８に対向するｎ-層３の部位の電位が、MOSFET５６に固有のある限度を超えて高くなると、ｐウェル領域５８の酸化膜６０に接する部分が、本来のｐ型からｎ型へと反転する。すなわち、ｐウェル領域５８に反転層が形成される。その結果、ｎ+ソース領域５７とｎ+ドレイン領域５９の間が導通する。すなわち、MOSFET５６がオフ状態からオン状態へと遷移する。
【０２５１】
言い換えると、ｐウェル領域５８が対向するｎ-層３の露出面の部分自体が、MOSFET５６のゲート電極として機能する。したがって、図５５に示すように、MOSFET５６にｎ-層３の一部を加えた装置部分Ｍ１*を、装置１０２のトランジスタＭ１に対応させることも可能である。異常を検知する感度は、トランジスタＭ１*のゲート閾電圧によって定まる。
【０２５２】
トランジスタＭ１*のゲート閾電圧は、ｐウェル領域５８に反転層が形成されるときのトランジスタＭ１*のゲート電圧に他ならない。したがって、異常を検知する感度は、ｐウェル領域５８に反転層が形成されやすいか否かによって規定される。言い換えると、ｐウェル領域５８の不純物濃度によって、異常検知の感度が決定される。
【０２５３】
したがって、ｐウェル領域５８の濃度は、装置１１６が、正常と異常とを分ける定格条件の下にあるとき、ｐウェル領域５８に反転層が形成されるように設定されると良い。主素子のゲート電圧Ｖ(IGBT・ゲート)は、装置１０２等と同様に、数２によって決定される。その結果、装置１１６の保護回路は、装置１０２の保護回路と同等に動作する。
【０２５４】
また、主素子としてのIGBTと保護回路とが、同一の装置の中に備わるので、装置１０２と同様に、高い有用性が得られる。さらに、主素子としてのIGBTと保護回路とが、シングルチップに組み込まれているので、寄生的に発生する容量および抵抗が低減される点や、小型化、製造コストの節減、良好な保護性能が実現する点においては、装置１１６は装置１０５〜１１０と同様である。特に、ｐウェル領域５８が対向するｎ-層３の露出面の部分自体が、MOSFET５６のゲート電極として機能するので、構造が簡単であり、製造方法が簡略化され、製造コストが節減されるという利点がある。
【０２５５】
装置１１６の好ましい製造方法では、まず、装置１１１の好ましい製造方法における図５０に至るまでの工程が実行される。その後、図５６に示すように、ｎ-層３の露出面の上に、フィールド酸化膜６５が選択的に形成される。フィールド酸化膜６５は、図１７と同様の工程を実行することによって形成される。つづいて、図５７に示すように、ｎ-層３の露出面の上方に相当する酸化膜７３とフィールド酸化膜６５とにまたがって、それらの上に、ノンドープの薄膜半導体７８が形成される。薄膜半導体７８の形成は、図１８と同様の工程を通じて遂行される。
【０２５６】
つぎに、図１９と同様の工程を通じて、薄膜半導体７８へ、ｐ型およびｎ型不純物を選択的に導入した後に、図５５に示すように、各電極とそれらを接続する配線とを形成することによって、装置１１６が完成する。このように、装置１１６は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、IGBTの埋込みセンス電極８と、MOSFET５６のゲート電極Ｇとのいずれをも、形成する必要がないので、製造工数、製造コストが、特に効果的に節減される。
【０２５７】
＜17.実施の形態１７＞
図５８は、実施の形態１７の半導体装置の平面図であり、図５９は、図５８のＡ−Ａ切断線に沿った断面図である。この装置１１７は、半導体基体９０の上主面の中で、フィールド酸化膜１５の直下を含む領域を覆うように、ｐ型の半導体層である電位固定層２０１が選択的に形成され、この電位固定層２０１の露出面に、電位固定電極（Ｆ）２０２が接触している点において、実施の形態５の装置１０５とは特徴的に異なっている。電位固定電極２０２は、エミッタ電極１１へ接続されており、それによって、電位固定層２０１の電位は、エミッタ電極１１の電位、すなわち、エミッタ電位に固定されている。
【０２５８】
IGBTとして構成される主素子２０３は、動作するときには、オン状態とオフ状態とを反復する。それにともなって、ｎ-層３の電位は変動する。しかしながら、装置１１７では、保護回路の構成要素である薄膜半導体９２が、フィールド酸化膜１５を通じてｎ-層３へ直接には対向せず、薄膜半導体９２とｎ-層３との間に、エミッタ電位に固定された電位固定層２０１が介在する。すなわち、保護回路の実効的な基板電位が、エミッタ電位に保持される。このため、ｎ-層３の電位変動の保護回路への影響を抑制することができる。すなわち、保護回路の動作が安定するという利点が得られる。
【０２５９】
さらに、フィールド酸化膜１５の上には、配線が配設されることが通例であるが、この配線もフィールド酸化膜１５を挟んでｎ-層３に直接に対向せずに、配線とｎ-層３との間に電位固定層２０１が介在する。このため、配線の電位変動が主素子２０３の動作に影響を及ぼすという恐れも解消される。
【０２６０】
装置１１７では、実施の形態１０の装置１１０と同様に、主素子２０３には、多数の直線状のゲート溝８５が平行に配列されている。そして、一本のゲート溝８５に、一本の帯状のセルが対応している。すなわち、主素子２０３は、互いに平行に配列された多数の帯状のIGBTセルを含んでいる。
【０２６１】
埋込みセンス電極８は、主素子２０３の電位変動を感知することによって主素子の異常を検出するための要素である。このため、センス溝８６は、主素子２０３の中に形成されるのが望ましい。装置１１７では、センス溝８６は、主素子２０３の中でも特に、電位固定層２０１に隣接した部位、すなわち、主素子２０３の端縁付近を選択して形成されている。言い換えると、センス溝８６は、主素子２０３の中のすべてのゲート溝８５と電位固定層２０１とに挟まれた部位に形成されている。
【０２６２】
しかも、この部位において、半導体基体９０の上主面にはｎ-層３が露出している。すなわち、センス溝８６は、他の実施形態のセンス溝８６と同様に、ｎ-層３の露出面に開口するように設けられており、それによって、センス溝８６に埋設される埋込みセンス電極８は、ｎ-層３の電位変動を感知する。
【０２６３】
埋込みセンス電極８が、保護回路に近接した主素子２０３の端部に設けられているために、センス電極１４とMOSFET２１のゲート電極Ｇとを互いに接続する配線を、最も短くすることが可能となる。その結果、この配線に寄生的に発生する誘導、容量、抵抗等を低く抑えることができる。それによって、保護回路の動作への寄生容量等の影響を、より効果的に抑制することができる。
【０２６４】
電位固定層２０１の電位変動を低く抑えるためには、電位固定層２０１の不純物の濃度は、ｎ-層３の不純物濃度に比べて、十分に高く設定されることが望ましい。電位固定層２０１の電位変動を低く抑えるためには、主素子２０３がオフ状態にあるときのエミッタ電極１１とコレクタ電極１２の間の電圧が、実質的にｎ-層３によって負担され、電位固定層２０１における負担が、それに比べて無視できるほどに小さいことが必要だからである。さらに、主電流（コレクタ電流）の一部は電位固定層２０１へと分流するが、分流した電流成分によって電位固定層２０１に発生する電圧降下を低く抑える必要があるからである。
【０２６５】
例えば、電位固定層２０１の不純物濃度は、ｐベース層４、および、もし有ればガードリング（耐圧を高めるために半導体基体９０の外周に沿って設けられる環状のｐ型の半導体層；図示を略する）の不純物濃度と同等ないしそれ以上の高さに設定される。これらの半導体層の不純物濃度が互いに同一に設定されるときには、これらの半導体層を、同一の工程の中で、同時に形成することが可能となる。すなわち、装置の製造方法が簡略化されるという利点が得られる。
【０２６６】
装置１１７では、さらに、電位固定電極２０２は、電位固定層２０１の露出面の中で、主素子２０３に近接する端部の上に形成されている。すなわち、電位固定電極２０２は、電位固定層２０１の露出面の中で、主素子２０３と保護回路とに挟まれた部位に設置されている。このように、電位固定層２０１の中で、電位変動が引き起こされる主素子２０３に最も近い部位に、電位固定電極２０２が接続されているので、電位固定層２０１の電位が、より効果的にエミッタ電位に固定される。
【０２６７】
図６０および図６１は、装置１１７の好ましい製造方法を示す工程図である。装置１１７を製造するには、図６０の工程がはじめに実行される。図６０の工程では、まず半導体基体９０が形成される。半導体基体９０には、その下主面から上主面へと向かって、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３が、この順序で積層されている。
【０２６８】
その後、ｎ-層３の露出面には、ｐベース層４と電位固定層２０１とが同時に、選択的に形成される。ｐベース層４と電位固定層２０１とは、互いに離れて形成される。つぎに、ｐベース層４の露出面には、ｐベース層４の内側に、しかも、ｐベース層４よりも浅く、ｎ+エミッタ層５およびｐ+コンタクト層６が、それぞれ、選択的に形成される。
【０２６９】
ｐベース層４、電位固定層２０１、ｎ+エミッタ層５、およびｐ+コンタクト層６の選択的な形成は、周知のパターニング技術によってパターニングされた遮蔽体を用いて、選択的にｐ型またはｎ型の不純物を注入し、その後、注入された不純物を拡散させることによって実現する。
【０２７０】
特に、ｐベース層４と電位固定層２０１は、単一の遮蔽体を用いてｐ型の不純物が同時に注入された後、拡散されることによって形成される。これによって、ｐベース層４と不純物濃度が同一の電位固定層２０１が、共通の工程を通じて同時に形成される。なお、ｐ+コンタクト層６は、この工程で形成される代わりに、後の工程で形成されても良い。また、形成すべきｐベース層４と電位固定層２０１との間で、不純物濃度が異なるときには、ｐベース層４と電位固定層２０１は、異なる遮蔽体を用いた異なる工程を通じて、別個に形成される。
【０２７１】
その後、半導体基体９０の上主面に、トレンチエッチングのための酸化膜マスク７０が形成される。酸化膜マスク７０には、開口部７１，７２が選択的に形成されている。開口部７１，７２の位置は、それぞれ、ゲート溝８５およびセンス溝８６に対応した位置に設定される。また、開口部７１は、複数のゲート溝８５に対応して、複数個形成される。図６０では、複数の開口部７１を代表して、開口部７２に最も近い一個の開口部７１のみが描かれている。
【０２７２】
その後、実施の形態１の図７〜図１１の工程が実行された後に、図６１の工程が実行される。図６１の工程では、半導体基体９０の上主面の中で、電位固定層２０１が露出する領域の上に、選択的に、フィールド酸化膜１５が形成される。あるいは、フィールド酸化膜１５は、図６０、図７〜図１１の工程の中のいずれかの段階、例えば、ゲート溝８５およびセンス溝８６が形成される前に形成されてもよい。いずれの方法においても、電位固定層２０１の露出面は、固定電極２０２を接続するために必要な領域を残して、フィールド酸化膜１５で覆われる。
【０２７３】
つづいて、実施の形態５の図１８〜図２０の工程が実行された後、図５９へ戻って、ゲート酸化膜２５の上にゲート電極Ｇが形成される。その後、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のカソード電極ＣＡ、および、ソース電極Ｓに加えて、電位固定層２０１の上の電位固定電極２０２が、同時に形成される。この過程の中で、エミッタ電極１１と電位固定電極２０２とソース電極Ｓ、ゲート電極１３とカソード電極ＣＡ、および、センス電極１４とゲート電極Ｇが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１１７が完成する。
【０２７４】
以上に説明したように、装置１１７は、従来装置１５１の製造技術と同様のウェハプロセスと、同じく従来周知の薄膜トランジスタの製造技術とを組み合わせることによって、格別に複雑な工程を要することなく、製造することが可能である。また、電位固定層２０１の形成する工程、電極を形成する工程などの一部の製造工程については、工程の共通化を図ることができ、それによって、製造コストの節減も実現する。
【０２７５】
また、装置１１７では、薄膜半導体９２がフィールド酸化膜１５の上に平面状に形成されるので、ポリシリコンとはいえ、その結晶性は良好である。このため、実施の形態５の装置１０５と同様に、キャリアの移動度など、MOSFET２１の特性が良好であるという利点が得られる。
【０２７６】
＜18.実施の形態１８＞
図６２は、実施の形態１８の半導体装置の平面図であり、図６３は、図６２のＢ−Ｂ切断線に沿った断面図である。この装置１１８は、埋込みセンス電極８が、主素子２０３の端部ではなく、複数の埋込みゲート電極７の間の部位に設置されている点において、実施の形態１７の装置１１７とは、特徴的に異なっている。
【０２７７】
すなわち、装置１１８では、センス溝８６は、複数のゲート溝８５に挟まれた部位、すなわち、複数のゲート溝８５の中の隣り合う任意の二つに挟まれた部位に、形成されている。センス溝８６が形成される部位では、ｐベース層４が形成されていない。すなわち、装置１１７と同様に装置１１８においても、センス溝８６は、チャネル領域ＣＨには隣接しないように、半導体基体９０の上主面の中で、ｎ-層３の露出面に設けられている。それによって、センス溝８６に埋設される埋込みセンス電極８は、センス酸化膜１０を挟んで、ｎ-層３に対向する。
【０２７８】
したがって、装置１１８では、埋込みセンス電極８は、主素子２０３の端部ではなく、複数の埋込みゲート電極７に挟まれた部位、すなわち、主素子２０３の内部におけるｎ-層３の電位を感知する。このため、主素子２０３の異常を、より正確に検出することが可能となる。すなわち、異常検出の精度が高いという利点が得られる。
【０２７９】
図６４および図６５は、装置１１８の好ましい製造方法を示す工程図である。装置１１８を製造するには、図６４の工程がはじめに実行される。図６４の工程では、まず、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３を含む半導体基体９０が形成される。その後、ｎ-層３の露出面には、ｐベース層４と電位固定層２０１とが同時に、選択的に形成される。
【０２８０】
ｐベース層４と電位固定層２０１とは、互いに離れて形成される。しかも、ｐベース層４は、センス溝８６を形成すべき部位を除いて形成される。実施の形態１７の図６０の工程と同様に、ｐベース層４と電位固定層２０１は、単一の遮蔽体を用いてｐ型の不純物が同時に注入された後、拡散されることによって形成される。
【０２８１】
つぎに、ｐベース層４の露出面には、ｐベース層４の内側に、しかも、ｐベース層４よりも浅く、ｎ+エミッタ層５およびｐ+コンタクト層６が、それぞれ、選択的に形成される。なお、ｐ+コンタクト層６は、この工程で形成される代わりに、後の工程で形成されても良い。また、形成すべきｐベース層４と電位固定層２０１との間で、不純物濃度が異なるときには、ｐベース層４と電位固定層２０１は、異なる遮蔽体を用いた異なる工程を通じて、別個に形成される。
【０２８２】
その後、半導体基体９０の上主面に、トレンチエッチングのための酸化膜マスク７０が形成される。酸化膜マスク７０には、開口部７１，７２が選択的に形成されている。開口部７１，７２の位置は、それぞれ、ゲート溝８５およびセンス溝８６に対応した位置に設定される。また、開口部７１は、複数のゲート溝８５に対応して、複数個形成される。開口部７２は、複数の開口部７１の中の隣り合う二つに挟まれ、しかも、半導体基体９０の上主面にｎ-層３が露出する部位に形成される。
【０２８３】
つぎに、図６５に示すように、酸化膜マスク７０を遮蔽体として用いて異方性のエッチングを実行することにより、ゲート溝８５およびセンス溝８６が形成される。このとき、ゲート溝８５とセンス溝８６は、同一の深さに形成される。
【０２８４】
その後、実施の形態１の図８〜図１１の工程、および、実施の形態１７の図６１の工程、および、実施の形態５の図１８〜図２０の工程が実行された後、図６３へ戻って、各種の電極が形成される。各電極およびそれらを接続する配線を形成する手順は、実施の形態１７の図５９の工程と同様であるので、その詳細な説明を略する。以上の工程を経ることによって、装置１１８が完成する。
【０２８５】
以上に説明したように、装置１１８は、従来装置１５１の製造技術と同様のウェハプロセスと、同じく従来周知の薄膜トランジスタの製造技術とを組み合わせることによって、格別に複雑な工程を要することなく、製造することが可能である。また、電位固定層２０１の形成する工程、電極を形成する工程などの一部の製造工程については、工程の共通化を図ることができ、それによって、製造コストの節減も実現する。また、薄膜半導体９２がフィールド酸化膜１５の上に平面状に形成されるので、実施の形態５の装置１０５と同様に、キャリアの移動度など、MOSFET２１の特性が良好であるという利点が得られる。
【０２８６】
＜19.実施の形態１９＞
図６６は、実施の形態１９の半導体装置の平面図であり、図６７は、図６６のＣ−Ｃ切断線に沿った断面図である。この装置１１９は、電位固定層２０１の露出面の上に形成される電位固定電極２０２が、保護回路の構成要素である薄膜半導体９２を包囲するように、環状に形成されている点において、実施の形態１７の装置１１７とは、特徴的に異なっている。このため、電位固定層２０１の電位変動が、さらに効果的に抑制される。その結果、保護回路の動作がさらに安定するという利点が得られる。
【０２８７】
装置１１９は、実施の形態１７の装置１１７の製造工程と同様の工程を実行することによって、製造することができる。ただし、電位固定層２０１の露出面の上に電位固定電極２０２を形成する工程では、電位固定電極２０２は、薄膜半導体９２の直下に位置するフィールド酸化膜１５を包囲する環状に形成される。その他の製造工程は、装置１１７の製造工程と同様であるので、実施の形態１７の製造方法と同様の利点が、同様に得られる。
【０２８８】
＜20.実施の形態２０＞
図６８は、実施の形態２０の半導体装置の平面図であり、図６９は、図６８のＤ−Ｄ切断線に沿った断面図である。この装置１２０は、半導体基体９０の上主面の中で、主素子２０３とｐウェル領域３２とに挟まれたｎ-層３の露出面に、ｐ+型の半導体層であるキャリア除去層２１０が選択的に形成され、このキャリア除去層２１０の露出面に、キャリア除去電極（Ｒ）２１１が接触している点において、実施の形態７の装置１０７とは特徴的に異なっている。キャリア除去電極２１１は、エミッタ電極１１へ接続されている。また、キャリア除去層２１０は、ｐウェル領域３２とｐベース層４とのいずれからも分離して形成されている。
【０２８９】
IGBTとして構成される主素子２０３が動作するときには、主電流（コレクタ電流）がコレクタ電極１２からエミッタ電極１１へと流れる。この主電流の一部が、ｐウェル領域３２へと流入すると、保護回路の動作に影響が現れる恐れがある。しかしながら、装置１２０では、主素子２０３とｐウェル領域３２との間に、キャリア除去電極２１１および配線を通じてエミッタ電極１１に接続されたキャリア除去層２１０が存在するので、主電流の一部は、保護回路の構成要素であるｐウェル領域３２よりも、キャリア除去層２１０へと優先的に流入する。
【０２９０】
すなわち、主電流を担うキャリアの主要部であるホールがキャリア除去層２１０へと優先的に除去される（引き抜かれる）ために、本来ｐウェル領域３２へと流入すべき主電流の成分が、キャリア除去層２１０へと優先的に吸収される。キャリア除去層２１０へ流れ込んだ主電流の成分は、キャリア除去電極２１１およびエミッタ電極１１を通じて、外部へと回収される。
【０２９１】
このように、装置１２０では、エミッタ電極１１へと接続されたキャリア除去層２１０が設けられているために、主電流の一部が保護回路へと流入する現象が抑制される。このため、保護回路への主電流の影響を抑制し、保護回路の動作を安定させることができる。
【０２９２】
なお、ｐウェル領域３２の露出面（特に、キャリア除去層２１０に最も近い露出面の部分）に、あたかも電位固定層２０１の上の電位固定電極２０２（図５９）と同様に、別のキャリア除去電極２１１を接触させてもよい。このキャリア除去電極２１１も、エミッタ電極１１へと接続される。それによって、ｐウェル領域３２へと流れ込む主電流の成分を、効果的にエミッタ電極１１へと排除することができる。その結果、保護回路の動作の安定性が、さらに高められる。
【０２９３】
図７０は、装置１２０の好ましい製造方法を示す工程図である。装置１２０を製造するには、実施の形態７の製造方法において、例えば、図２９〜図３０の工程が実行された後に、図７０の工程が実行されると良い。図７０の工程では、ｐベース層４とｐウェル領域３２とに挟まれたｎ-層３の露出面の中に、キャリア除去層２１０が選択的に形成される。
【０２９４】
キャリア除去層２１０は、ｐベース層４とｐウェル領域３２とのいずれからも孤立するように形成される。また、キャリア除去層２１０は、ｐウェル領域３２およびｐベース層４と同様に、パターニングされた遮蔽体を通じて、ｎ-層３の露出面にｐ型不純物を選択的に導入し、さらに、熱処理を加えて不純物を拡散させることによって形成される。
【０２９５】
ｐベース層４、ｐウェル領域３２、および、キャリア除去層２１０は、どのような順序で形成されても良い。また、キャリア除去層２１０の不純物濃度が、ｐウェル領域３２およびｐベース層４と共通に設定されるときには、これらのｐベース層４、ｐウェル領域３２、および、キャリア除去層２１０は、同一工程の中で、同時に形成されてもよい。これらが同時に形成されるときには、それに応じて、工程数および製造コストが節減される。
【０２９６】
つぎに、実施の形態７の製造方法と同様に、図３１〜図３７の工程が実行される。その後、図６９に戻って、ゲート酸化膜４１の上に、ゲート電極Ｇが、選択的に形成される。つづいて、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のアノード電極ＡＮ、ドレイン電極Ｄ、および、ソース電極Ｓに加えて、キャリア除去電極２１１が、同時に形成される。
【０２９７】
この過程の中で、エミッタ電極１１とキャリア除去電極２１１とソース電極Ｓ、ゲート電極１３とダイオード３３のアノード電極ＡＮ、センス電極１４とゲート電極Ｇ、および、ツェナーダイオード３６のアノード電極ＡＮとドレイン電極Ｄが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１２０が完成する。
【０２９８】
以上に説明したように、装置１２０は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、大半の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。
【０２９９】
＜21.実施の形態２１＞
図７１は、実施の形態２１の半導体装置の平面図であり、図７２は、図７１のＥ−Ｅ切断線に沿った断面図である。この装置１２１は、埋込みセンス電極８が、主素子２０３の端部ではなく、複数の埋込みゲート電極７の間の部位に設置されている点において、実施の形態２０の装置１２０とは、特徴的に異なっている。したがって、実施の形態１８の装置１１８と同様に、主素子２０３の異常を、より正確に検出することが可能となる。すなわち、異常検出の精度が高いという利点が得られる。
【０３００】
装置１２１は、装置１１８の製造方法と装置１２０の製造方法とを、組み合わせて実行することによって、容易に製造可能である。したがって、装置１２１の製造方法は、すでに説明された装置１１８および装置１２０の製造方法から自明であるので、その詳細な説明は略する。
【０３０１】
＜22.実施の形態２２＞
図７３は、実施の形態２２の半導体装置の平面図であり、図７４は、図７３のＦ−Ｆ切断線に沿った断面図である。この装置１２２は、第１に、半導体基体９０の上主面の中で、フィールド酸化膜１５の直下を含む領域を覆うように、ｐ型の半導体層である電位固定層２０１が選択的に形成され、この電位固定層２０１の露出面に、電位固定電極（Ｆ）２０２が接続されている点において、第２に、半導体基体９０の上主面の中で、主素子２０３と電位固定層２０１とに挟まれたｎ-層３の露出面に、ｐ+型の半導体層であるキャリア除去層２１０が選択的に形成され、このキャリア除去層２１０の露出面に、キャリア除去電極（Ｒ）２１１が接続されている点において、実施の形態８の装置１０８とは、特徴的に異なっている。実施の形態８の装置１０８におけるｐウェル領域３２（図３８）は、この装置１２２では、電位固定層２０１と一体化し、その一部となっている。
【０３０２】
装置１２２では、実施の形態１７の装置１１７と同様に、薄膜半導体９３とｎ-層３との間に、エミッタ電位に固定された電位固定層２０１が介在する。このため、保護回路の中で、薄膜半導体９３を構成要素とする部分、すなわち、フィールド酸化膜１５の上に形成された部分への、ｎ-層３の電位変動の影響を抑制することができる。すなわち、保護回路の中でフィールド酸化膜１５の上の部分の動作が安定するという利点が得られる。
【０３０３】
また、実施の形態２０の装置１２０と同様に、エミッタ電極１１へと接続されたキャリア除去層２１０が設けられているために、主電流の一部が、保護回路の他の部分であるMOSFET３８へと流入する現象が抑制される。このため、この部分への主電流の影響を抑制し、その動作を安定させることができる。したがって、フィールド酸化膜１５の上に形成された部分と半導体基体９０の中に形成された部分との双方、すなわち、保護回路の全体の動作が安定する。
【０３０４】
また、装置１１７と同様に、電位固定電極２０２は、電位固定層２０１の露出面の中で、主素子２０３と保護回路とに挟まれた部位に設置されているので、フィールド酸化膜１５の上の回路部分の安定性が、さらに効果的に高められる。
【０３０５】
装置１２２では、さらに、保護回路の中で、フィールド酸化膜１５の上に形成された部分（「第１部分」と仮称する）が、半導体基体９０の中に形成された部分（「第２部分」と仮称する）に比べて、主素子２０３により近い位置を占めている。主電流は、主として主素子２０３を流れ、その密度は、主素子２０３から遠く離れるほど低くなる。主電流が電位固定層２０１へ侵入したときに、より大きな影響を受ける第２部分が、第１部分に比べて、主素子２０３から、より遠い部位に配置されているので、半導体基体９０の面積を大きくすることなく、保護回路全体の安定性を、さらに効果的に高めることができる。
【０３０６】
また、装置１２２では、実施の形態１７の装置１１７と同様に、埋込みセンス電極８が、保護回路に近接した主素子２０３の端部に設けられている。このため、センス電極１４とMOSFET３８のゲート電極Ｇとを互いに接続する配線を、最も短くすることが可能となる。その結果、この配線に寄生的に発生する誘導、容量、抵抗等を低く抑えることができる。それによって、保護回路の第２部分の動作への寄生容量等の影響を、より効果的に抑制することができる。
【０３０７】
装置１２２を製造するには、まず、図７０の工程において、ｐウェル領域３２が電位固定層２０１へと置き換えられた工程を、実行すると良い。すなわち、ｐ+コレクタ層１、ｎ+バッファ層２、および、ｎ-層３を有する半導体基体９０の上主面に、ｐベース層４、キャリア除去層２１０、および、電位固定層２０１が、互いに離れて、選択的に形成される。これらは、同一の工程の中で同時に形成されてもよく、個別の工程を通じて個別に形成されても良い。
【０３０８】
その後、実施の形態７の図３１〜図３６と同様の工程が実行される。ただし、ｐウェル領域３２は電位固定層２０１へ置き換えられ、ｐ+アノード領域３５、ｎ+カソード領域３４、および、ｐ+アノード領域３７は形成されない。つづいて実施の形態５の図１７および図１８と同様の工程を実行した後、図３７の工程と同様に、酸化膜７３をパターニングすることによって、図３９と同様の構造が出来上がる。ただし、フィールド酸化膜１５は、電位固定層２０１の上に形成されている。
【０３０９】
つぎに、図１９の工程と同様の工程を実行することによって、図７４に示したように、フィールド酸化膜１５の上の薄膜半導体の中に、ｎ+カソード領域１７、ｐ+アノード領域１８、および、ｎ+カソード領域２０が、それぞれ、選択的に形成される。その後、ゲート酸化膜４１の上に、ゲート電極Ｇが形成される。つづいて、IGBTのエミッタ電極１１、ゲート電極１３、およびセンス電極１４を形成する工程の中で、保護回路のカソード電極ＣＡ、ドレイン電極Ｄ、および、ソース電極Ｓに加えて、電位固定電極２０２およびキャリア除去電極２１１が、同時に形成される。
【０３１０】
この過程の中で、エミッタ電極１１とキャリア除去電極２１１と電位固定電極２０２とソース電極Ｓ、ゲート電極１３とツェナーダイオード１６のカソード電極ＣＡ、センス電極１４とゲート電極Ｇ、および、ダイオード１９のカソード電極ＣＡとMOSFET３８のドレイン電極Ｄが、それぞれ、パターニングされた配線によって互いに接続される。その後、ｐ+コレクタ層１の露出面の上にコレクタ電極１２が形成されることによって、装置１２２が完成する。
【０３１１】
以上に説明したように、装置１２２は、装置１０１と同様に、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、大半の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。
【０３１２】
＜23.実施の形態２３＞
図７５は、実施の形態２３の半導体装置の平面図であり、図７６は、図７５のＧ−Ｇ切断線に沿った断面図である。この装置１２３は、ｐ+コレクタ層１の厚さが、主素子２０３に属し、エミッタ電極１１およびゲート電極１３の直下を含む部分（第１部分）であるｐ+コレクタ層１ａと、保護回路の直下を含む部分（第２部分）であるｐ+コレクタ層１ｂとの間で、異なっている点において、実施の形態２２の装置１２２とは、特徴的に異なっている。
【０３１３】
ｐ+コレクタ層１ｂは、ｐ+コレクタ層１ａに比べて、薄く形成されている。このため、ｐ+コレクタ層１ｂが供給するホールの量は、ｐ+コレクタ層１ａが供給するホールの量に比べて低くなる。したがって、保護回路へと向かう主電流の成分が、さらに小さく抑えられ、保護回路への主電流の影響が、さらに効果的に抑制される。このため、装置１２３では、電位固定層２０１の露出面に電位固定電極２０２（図７４）が接続されていないが、装置１２２と同様に、電位固定電極２０２を設けることによって、保護回路の安定性を、さらに高めることも可能である。
【０３１４】
二つのｐ+コレクタ層１ａ，１ｂの間で、厚さが異なる代わりに、不純物濃度が異なっていても良く、また、厚さと不純物濃度の双方が異なっていても良い。不純物濃度は、ｐ+コレクタ層１ａでは高く、ｐ+コレクタ層１ｂでは低く設定されると良い。このように不純物濃度が異なっておれば、厚さが異なっている場合と同様に、保護回路へ向かう主電流の成分が小さく抑えられる。
【０３１５】
埋込みセンス電極８の直下には、図７６に示すように、主素子２０３のｐ+コレクタ層１ａが設けられていることが望ましい。これによって、埋込みセンス電極８の近傍におけるｎ-層３の挙動を、主素子２０３と同等とすることができる。すなわち、埋込みセンス電極８によって、主素子２０３の挙動を、より高い精度で感知することが可能となる。
【０３１６】
図７７〜図８０は、装置１２３の好ましい製造方法を示す工程図である。装置１２３を製造するには、まず、図７７に示すように、ｎ+バッファ層２およびｎ-層３が積層された半導体基体９０が形成される。つぎに、図７８および図７９に示すように、半導体基体９０の下主面、すなわち、ｎ+バッファ層２の露出面に、ｐ+コレクタ層１ａおよびｐ+コレクタ層１ｂが選択的に形成される。ｐ+コレクタ層１ａ，１ｂの間で、いずれが先に形成されてもよい。
【０３１７】
ｐ+コレクタ層１ａおよび１ｂの位置は、それぞれ、主素子２０３となるべき領域、および、保護回路が形成されるべき領域を占めるように設定される。ｐ+コレクタ層１ａおよび１ｂは、いずれも、周知のパターニング技術によってパターニングされた遮蔽体を用いて、選択的にｐ型の不純物を注入し、その後、注入された不純物を拡散させることによって、選択的に形成される。
【０３１８】
ｐ+コレクタ層１ａを形成するために注入される不純物の量は、ｐ+コレクタ層１ｂを形成するために注入される不純物の量に比べて、高く設定される。注入された不純物を拡散するには、例えば、双方に対して、同時に熱処理が加えられると良い。それによって、厚さの異なるｐ+コレクタ層１ａ，１ｂが得られるとともに、不純物濃度にも、それらの間で差異が現れる。あるいは、ｐ+コレクタ層１ａを先に形成した後に、ｐ+コレクタ層１ｂを形成することによって、厚さを異ならせることも可能である。
【０３１９】
その後、図８０に示すように、半導体基体９０の上主面、すなわち、ｎ-層３の露出面に、ｐベース層４、キャリア除去層２１０、および、電位固定層２０１が選択的に形成される。これらは、互いに離れるように形成される。また、ｐベース層４は、ｐ+コレクタ層１ａの上方に、キャリア除去層２１０と電位固定層２０１は、ｐ+コレクタ層１ｂの上方に形成される。その後、実施の形態１７の製造方法における図３１以降の工程を実行することによって、装置１２３が完成する。ただし、電位固定電極２０２は設けられなくても良い。
【０３２０】
なお、以上に示した例では、ｐベース層４、キャリア除去層２１０、および、電位固定層２０１が形成される前に、ｐ+コレクタ層１ａ，１ｂが形成された。しかしながら、主素子２０３の特性上、ｐ+コレクタ層１ａを浅くする必要がある場合には、ｐベース層４、キャリア除去層２１０、および、電位固定層２０１が形成された後に、ｐ+コレクタ層１ａ，１ｂが形成されても良い。
【０３２１】
このように、装置１２３も、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、大半の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。
【０３２２】
＜24.実施の形態２４＞
図８１は、実施の形態２４の半導体装置の平面図であり、図８２は、図８１のＨ−Ｈ切断線に沿った断面図である。この装置１２４は、半導体基体９０の中で、保護回路の直下に相当する領域に、電子線等の照射を通じて、ライフタイムキラーが選択的に導入されている点において、実施の形態２２の装置１２２とは、特徴的に異なっている。
【０３２３】
すなわち、図８２に示すように、保護回路の直下の領域を含み、主素子２０３を含まない半導体基体９０の領域２３０に、ライフタイムキラーが選択的に導入されている。ライフタイムキラーは、キャリアの再結合中心として、キャリアの消滅を促進する結晶欠陥である。ライフタイムキラーが導入された領域では、少数キャリアのライフタイムが短縮される。
【０３２４】
このため、領域２３０では、過剰キャリアが少なくなるので、ｎ-層３を流れるホール電流が小さく抑えられる。その結果、保護回路の直下を流れる主電流の成分が、さらに効果的に小さく抑えられる。すなわち、保護回路の安定性が、さらに効果的に高められる。特に、埋込みセンス電極８の直下の領域には、ライフタイムキラーは導入されない。このため、埋込みセンス電極８の近傍におけるｎ-層３の挙動を、主素子２０３と同等とすることができる。すなわち、埋込みセンス電極８によって、主素子２０３の挙動を、より高い精度で感知することが可能となる。
【０３２５】
ライフタイムキラーが導入されるために、装置１２４では、電位固定層２０１の露出面に電位固定電極２０２（図７４）は接続されていない。しかしながら、装置１２２と同様に、電位固定電極２０２を設けることによって、保護回路の安定性を、さらに高めることも可能である。
【０３２６】
図８３は、装置１２４の好ましい製造方法を示す工程図である。装置１２４を製造するには、図８３に示すように、実施の形態２２の装置１２２（ただし、電位固定電極２０２は無くても良い）が完成した後に、電子線２３１の照射が領域２３０へ選択的に施される。その結果、ライフタイムキラーが、領域２３０の全体にわたって導入される。
【０３２７】
電子線２３１の代わりに、水素イオンビームを、半導体基体９０の下主面から領域２３０へと選択的に照射してもよい。このときには、水素イオンビームの飛程が電子線ほどには長くないために、主として領域２３０の下層部に、ライフタイムキラーが導入される。ｎ-層３の下層部にライフタイムキラーが導入されても、ｐ+コレクタ層１から供給される少数キャリアとしてのホールのライフタイムは短縮される。また、照射を実行する時期として、装置１２２が完成した後だけでなく、それよりも以前の時期を選択することも可能である。
【０３２８】
このように、装置１２４も、従来周知のウェハプロセスによって、格別に複雑な工程を要することなく、製造することが可能である。しかも、大半の製造工程については、主素子と保護回路の間で、工程の共通化を図ることができ、それによって、製造工数、製造コストの節減を実現することができる。さらに、電子線等の照射という工程を追加するだけで、保護回路の動作の安定性を、効果的に高めることができる。
【０３２９】
＜25.変形例＞
(1)以上の各実施の形態の装置では、主素子に発生した異常を、ｎ-層３の電位を通じて検出するように構成されている。すなわち、主素子が、MOSFETを除いてIGBTあるいはESTとして構成されるときには、一対の主電極、すなわちエミッタ電極Ｅとコレクタ電極Ｃのいずれにも直接には接続されない半導体領域の電位、すなわち、それらの電極に直接に接続された半導体領域とは導電形式の異なる別の半導体領域の電位が、検出の対象とされている。
【０３３０】
そうすることによって、センス電極１４に印加される電圧を、コレクタ電極Ｃに印加される電圧よりも低く抑えて、トランジスタＭ１等の保護回路を容易に構成できるようにしている。例えば、定格動作電圧が1000VであるIGBTにおいては、コレクタ電極Ｃの電位は、正常動作時においてすら、0V〜1000Vの範囲で変動する。このときにおいても、センス電極１４がｎ-層３の電位を検出するように装置を構成することによって、センス電極１４に印加される電圧を、例えば、0V〜5Vの範囲に抑えることが可能となる。
【０３３１】
しかしながら、この発明の装置は、一般に、エミッタ電極などの一方主電極の電位、すなわち接地電位を基準としたコレクタ電極などの他方主電極の電位の変動にともなって電位が変動する半導体領域に対して、その電位を検出の対象とするように構成することが可能である。したがって、接地電位に接続されない方の主電極、すなわち、IGBTやESTの例ではコレクタ電極１２に、直接に接続された半導体領域の電位、あるいは、この半導体領域と導電形式を同じくして接合した他の半導体領域の電位を、検出の対象することも可能である。図８４は、IGBTに関して、その一例を示す正面断面図である。
【０３３２】
この装置１２５は、半導体基体９０の上主面にはセンス溝８６が設けられず、半導体基体９０の下主面に露出する半導体領域、すなわち、ｐ+コレクタ層１に、センス酸化膜１０を間に挟んで、埋込みセンス電極８が対向している点において、装置１０７（図２８）と、特徴的に異なっている。埋込みセンス電極８にセンス電極１４が接続され、このセンス電極１４が、配線を通じて、MOSFET３８のゲート電極Ｇへと接続されている点は、装置１０７と同様である。
【０３３３】
すなわち、この装置１２５では、センス電極１４は、コレクタ電極１２に直接に接続された半導体層であるｐ+コレクタ層１の電位を検出する。この装置１２５においても、主素子としてのIGBTにおける異常の発生を、センス電極１４を通じて検出することが可能である。このような形態は、定格動作電圧が、センス酸化膜１０の破壊電圧以下になるように、センス酸化膜１０の厚さ等を設定すれば、いかなる定格動作電圧の素子に対しても有効であり、特に、数１が示すように、保護回路の側の容量Ｃ(MOSFET)が大きいときでも、高い検出感度が得られるという利点がある。
【０３３４】
(2)以上の各実施の形態では、保護回路に含まれるトランジスタＭ１が、最も構造が簡単で望ましいMOSFETとして構成される例を示したが、一般に、絶縁ゲートを有し、この絶縁ゲートへ入力される電圧信号に応答してオン、オフするスイッチング素子として構成されてもよい。
【０３３５】
(3)以上の各実施の形態では、保護回路に、温度特性が良好なツェナーダイオードＺＤが備わる好ましい例を示したが、ツェナーダイオードＺＤの代わりに、定電圧を生成するバリスタその他の定電圧素子一般を用いることも可能である。定電圧素子は、トランジスタＭ１がオンしたときに、このトランジスタＭ１を流れるオン電流によって発生する電圧降下が、一定に保持されるように、トランジスタＭ１と主素子のゲート電極Ｇとの間に介挿される。
【０３３６】
(4)以上の各実施の形態では、ｎ型IGBTなど、１つの極性（導電形式）について例示したが、この発明は、ｐ型IGBTなどに対しても、極性を変更したり、数量の間の大小関係を適宜変更するなどによって、容易に適用が可能である。
【０３３７】
(5)以上の各実施の形態では、一般的に電力用の半導体装置について例示したが、この発明は、それに限定されるものではなく、例えば信号用素子など、非電力用の半導体装置に対しても適用が可能である。
【０３３８】
(6)以上の各実施の形態では、主素子がIGBTなどの絶縁ゲート型の半導体素子である例を示したが、この発明はそれに限定されるものではない。例えば、バイポーラトランジスタについても、この発明は実施が可能である。このときには、半導体基体９０に取付けられる主素子の制御電極は、絶縁膜を挟んで半導体基体９０に対向するゲート電極ではなく、半導体基体９０に接触するベース電極となる。
【０３３９】
【発明の効果】
第１の発明の装置では、電圧感知部が備わるので、この電圧感知部によって感知される電圧の大きさを、例えば、スイッチング素子などを用いて弁別することによって、装置が正常と異常のいずれにあるかを検知することが可能である。すなわち、電圧感知部を装置の異常検知に利用することができる。また、半導体基体を流れる電流ではなく、半導体基体の電位が異常の検知に供されるので、過電流異常だけでなく、例えば過電圧異常などの他の種類の異常の検知も可能となる。また、電圧感知部が、絶縁膜を間に挟んで、半導体領域の部位と容量（キャパシタ）を形成する導電体部を備えるので、この導電体部で感知される電位と、半導体領域の部位の電位との間の比例性が良好である。このため、異常の検知が高い精度で行われ得る。また、導電体部は、例えば、ポリシリコンあるいは金属などの導電体で構成されれば足りるので、構造が簡単である。また、導電体部に絶縁ゲートが接続されたスイッチング素子が備わっているので、スイッチング素子のオン、オフ動作を通じて、装置の異常を検知し、制御回路などにフィードバックすることができる。また、スイッチング素子が、第１主電極と制御電極とに接続されているので、スイッチング素子によって異常が検知されたときに、第１および第２主電極を通じて流れる主電流の大きさが制限される。すなわち、装置の異常に対する耐量が向上する。また、絶縁ゲートは、導電体部で感知される電位と、半導体領域の部位の電位との間の比例性を妨げないので、異常検知の精度が高く保持される。
【０３４３】
第２の発明の装置では、導電体部の電圧信号を受けるスイッチング素子と、装置の主電流を制限するためのスイッチング素子とが、第１および第Ｎスイッチング素子へと分離されているので、異常検知の感度の設定と、異常発生時の主電流の制限値とを、独立に設定することができる。すなわち、設計の自由度が高く、設計が容易であるという効果が得られる。
【０３４４】
第３および第４の発明の装置では、ダイオードと定電圧素子との直列回路を通じて、スイッチング素子と制御電極とが接続されているので、異常が検知されたときの主電流の制限値を、幅広く設定することが可能である。また、整流素子によって、スイッチング素子への逆電流の印加が防止される。すなわち、実用性の高い保護回路を備えた半導体装置が実現する。
【０３４５】
第５の発明の装置では、抵抗素子を通じて、スイッチング素子と制御電極とが接続されているので、異常が検知されたときの主電流の制限値を、幅広く設定することが可能である。すなわち、構造が簡単で製造が容易な保護回路を備えた半導体装置が実現する。
【０３４６】
第６の発明の装置では、スイッチング素子のゲート閾電圧が、装置の安全動作領域に関係づけられているので、装置の動作が安全動作領域を超えない範囲で、異常の検知が行われる。したがって、スイッチング素子による異常検知を利用することにより、異常が発生しても装置の動作が安全動作領域の範囲を超えないようにすることが可能となる。
【０３４７】
第７の発明の装置では、保護回路の少なくとも一部が薄膜半導体回路として、絶縁層を挟んで、半導体基体の主面の上に形成されることによって、主素子に相当する部分と、保護回路の少なくとも一部とが、シングルチップに組み込まれている。このため、主素子と保護回路とを接続することにともなって寄生的に発生する容量および抵抗が低減されるとともに、装置の小型化が実現する。また、主素子と保護回路の構成要素の一部を、共通の製造工程によって同時に形成することも可能となり、装置全体としての製造工程が簡略化される。
【０３４８】
第８の発明の装置では、導電体部と絶縁ゲートとが、共通の一体として形成されているので、導電体部と絶縁ゲートとを、別体のものとして形成する必要がない。このため、製造工程が簡略化され、製造コストが節減されるという効果が得られる。
【０３４９】
第９の発明の装置では、保護回路の少なくとも一部が、半導体基体の接合分離領域の中に形成されることによって、主素子に相当する部分と、保護回路の少なくとも一部とが、シングルチップに組み込まれている。このため、主素子と保護回路とを接続することにともなって寄生的に発生する容量および抵抗が低減されるとともに、装置の小型化が実現する。また、主素子と保護回路の構成要素の一部を、共通の製造工程によって同時に形成することも可能となり、装置全体としての製造工程が簡略化される。
【０３５０】
第１０の発明の装置では、導電体部が半導体基体の主面から内部へわたって埋め込まれているので、半導体基体の主面に占める導電体部の面積を小さく抑えつつ、導電体部と半導体領域の部位との間の静電容量を高くすることができる。このため、導電体部にスイッチング素子などを接続したときに発生する容量の影響を低く抑えて、異常検知の感度を高めることができる。
【０３５１】
第１１の発明の装置では、制御電極が、導電体部と同等の構造を持つように構成されるので、双方を共通の製造工程で同時に形成することが可能である。すなわち、製造工程が簡略化される。
【０３５２】
第１２の発明の装置では、導電体部と制御電極とが、最も簡単で、しかも互いに共通の構造を持つので、製造工程が効果的に簡素化される。
【０３５３】
第１３の発明の装置では、主素子に相当する部分と保護回路とが、複数のブロックに分割して配置されるので、主素子と保護回路とを接続するのにともなって寄生的に発生する容量および抵抗を、有効に低減することができる。また、ブロックの大きさを、主素子の最小単位としてのセルに対応する最小の大きさから、主素子を２分割してなる最大の大きさまでの範囲の中で、最適化することによって、装置の大きさを最小にすることが可能となる。
【０３５７】
第１４の発明の装置では、第１主電極に電位が固定された電位固定層が、半導体基体の上主面の中で、絶縁層の直下を含む領域に、選択的に形成されているので、絶縁層の上に形成された保護回路の部分への、主電流に起因する電位変動の影響が抑えられる。その結果、保護回路の動作の安定性が高められる。
【０３５８】
第１５の発明の装置では、制御電極が複数の単位制御電極に分割されることによって、主素子が複数のセルに分割されているので、大出力の装置が実現する。しかも、導電体部が複数の単位制御電極の全体と電位固定層との間に位置するので、導電体部と保護回路とを接続する配線を短くすることができ、保護回路の動作の安定性をさらに高めることができる。
【０３５９】
第１６の発明の装置では、制御電極が複数の単位制御電極に分割されることによって、主素子が複数のセルに分割されているので、大出力の装置が実現する。しかも、導電体部が、複数の単位制御電極に挟まれた部位に位置するので、主素子の内部の電位を感知することができる。このため、主素子の異常を、より高い精度で検出することができる。
【０３６０】
第１７の発明の装置では、電位固定層を第１主電極の電位に固定する電位固定電極が、制御電極と絶縁層との間、すなわち、主素子に最も近い部位に位置するので、電位固定層の電位が、より効果的に第１主電極の電位に固定される。
【０３６１】
第１８の発明の装置では、電位固定電極が、絶縁層を包囲するように環状に形成されているので、電位固定層の電位変動が、さらに効果的に抑制される。
【０３６２】
第１９の発明の装置では、第１主電極に電気的に接続されたキャリア除去層が、制御電極と接合分離領域との間に形成されているので、主電流の一部が接合分離領域へと流入することが、効果的に抑制される。このため、保護回路の動作の安定性が高められる。
【０３６３】
第２０の発明の装置では、制御電極が複数の単位制御電極に分割されることによって、主素子が複数のセルに分割されているので、大出力の装置が実現する。しかも、導電体部が複数の単位制御電極の全体とキャリア除去層との間に位置するので、導電体部と保護回路とを接続する配線を短くすることができ、保護回路の動作の安定性をさらに高めることができる。
【０３６４】
第２１の発明の装置では、制御電極が複数の単位制御電極に分割されることによって、主素子が複数のセルに分割されているので、大出力の装置が実現する。しかも、導電体部が、複数の単位制御電極に挟まれた部位に位置するので、主素子の内部の電位を感知することができる。このため、主素子の異常を、より高い精度で検出することができる。
【０３６５】
第２２の発明の装置では、接合分離領域が、別のキャリア除去電極を通じて、第１主電極へ接続されているので、接合分離領域へ流れ込んだ主電流の成分が、第１主電極へと効果的に除去される。このため、保護回路の動作の安定性が、さらに効果的に高められる。
【０３６６】
第２３の発明の装置では、薄膜半導体回路として形成される保護回路の第１部分が、制御電極と半導体基体の中に形成された保護回路の第２部分との間、すなわち、主素子により近い部位に、設けられている。すなわち、主電流の影響を、より敏感に受け易い第２部分が、主素子から遠い部位に配置されるので、半導体基体の面積を大きくすることなく、保護回路全体の動作の安定性を高めることができる。
【０３６７】
第２４の発明の装置では、第１主電極に電位が固定された電位固定層が、半導体基体の上主面の中で、絶縁層の直下を含む領域に、選択的に形成されているので、絶縁層の上に形成された保護回路の部分への、主電流に起因する電位変動の影響が抑えられる。その結果、保護回路の動作の安定性が、さらに高められる。
【０３６８】
第２５の発明の装置では、第１主電極に電気的に接続されたキャリア除去層が、制御電極と絶縁層との間に形成されているので、主電流の一部が接合分離領域へと流入することが、効果的に抑制される。このため、保護回路の動作の安定性が、さらに高められる。
【０３６９】
第２６の発明の装置では、第２主電極に接触し、少数キャリアを供給する半導体層が、第１部分に比べて第２部分において、厚さがより小さく設定されているので、保護回路へ向かう主電流の成分が、効果的に小さく抑えられる。このため、保護回路の動作の安定性が、さらに高められる。
【０３７０】
第２７の発明の装置では、第２主電極に接触し、少数キャリアを供給する半導体層が、第１部分に比べて第２部分において、不純物濃度がより低く設定されているので、保護回路へ向かう主電流の成分が、効果的に小さく抑えられる。このため、保護回路の動作の安定性が、さらに高められる。
【０３７１】
第２８の発明の装置では、導電体部の直下の半導体層は、主素子と同様に、第１部分に相当している。このため、導電体部による主素子の異常の検出の精度が、効果的に高められる。
【０３７２】
第２９の発明の装置では、半導体基体の中で、第１主電極および制御電極の直下の領域、すなわち、主素子が配置される領域を避けて、保護回路の直下の領域に、ライフタイムキラーが導入されている。このため、保護回路の直下の領域を流れる主電流の成分が、小さく抑えられる。その結果、保護回路の動作の安定性が、さらに高められる。
【０３７３】
第３０の発明の装置では、ライフタイムキラーが、導電体部の直下の領域をも避けて導入されているので、導電体部による主素子の異常の検出の精度が、効果的に高められる。
【図面の簡単な説明】
【図１】 実施の形態１の装置の正面断面図である。
【図２】 実施の形態１の装置の回路記号を示す図である。
【図３】 実施の形態１の装置の使用形態を示す図である。
【図４】 実施の形態１の装置の動作を説明するグラフである。
【図５】 実施の形態１の装置の動作を説明するグラフである。
【図６】 実施の形態１の装置の製造工程図である。
【図７】 実施の形態１の装置の製造工程図である。
【図８】 実施の形態１の装置の製造工程図である。
【図９】 実施の形態１の装置の製造工程図である。
【図１０】 実施の形態１の装置の製造工程図である。
【図１１】 実施の形態１の装置の製造工程図である。
【図１２】 実施の形態２の装置の回路図である。
【図１３】 実施の形態２の装置の動作を説明するグラフである。
【図１４】 実施の形態３の装置の回路図である。
【図１５】 実施の形態４の装置の回路図である。
【図１６】 実施の形態５の装置の正面断面図である。
【図１７】 実施の形態５の装置の製造工程図である。
【図１８】 実施の形態５の装置の製造工程図である。
【図１９】 実施の形態５の装置の製造工程図である。
【図２０】 実施の形態５の装置の製造工程図である。
【図２１】 実施の形態６の装置の正面断面図である。
【図２２】 実施の形態６の装置の製造工程図である。
【図２３】 実施の形態６の装置の製造工程図である。
【図２４】 実施の形態６の装置の製造工程図である。
【図２５】 実施の形態６の装置の製造工程図である。
【図２６】 実施の形態６の装置の製造工程図である。
【図２７】 実施の形態６の装置の変形例を示す回路図である。
【図２８】 実施の形態７の装置の正面断面図である。
【図２９】 実施の形態７の装置の製造工程図である。
【図３０】 実施の形態７の装置の製造工程図である。
【図３１】 実施の形態７の装置の製造工程図である。
【図３２】 実施の形態７の装置の製造工程図である。
【図３３】 実施の形態７の装置の製造工程図である。
【図３４】 実施の形態７の装置の製造工程図である。
【図３５】 実施の形態７の装置の製造工程図である。
【図３６】 実施の形態７の装置の製造工程図である。
【図３７】 実施の形態７の装置の製造工程図である。
【図３８】 実施の形態８の装置の正面断面図である。
【図３９】 実施の形態８の装置の製造工程図である。
【図４０】 実施の形態９の装置の正面断面図である。
【図４１】 実施の形態９の装置の斜視断面図である。
【図４２】 実施の形態９の装置の製造工程図である。
【図４３】 実施の形態９の装置の製造工程図である。
【図４４】 実施の形態９の装置の製造工程図である。
【図４５】 実施の形態１０の装置の平面断面図である。
【図４６】 実施の形態１０の装置の部分平面図である。
【図４７】 図４６のＸ−Ｘ切断線に沿った断面図である。
【図４８】 図４６のＹ−Ｙ切断線に沿った断面図である。
【図４９】 実施の形態１１の装置の正面断面図である。
【図５０】 実施の形態１１の装置の製造工程図である。
【図５１】 実施の形態１２の装置の正面断面図である。
【図５２】 実施の形態１３の装置の正面断面図である。
【図５３】 実施の形態１４の装置の正面断面図である。
【図５４】 実施の形態１５の装置の正面断面図である。
【図５５】 実施の形態１６の装置の正面断面図である。
【図５６】 実施の形態１６の装置の製造工程図である。
【図５７】 実施の形態１６の装置の製造工程図である。
【図５８】 実施の形態１７の装置の平面図である。
【図５９】 図５８のＡ−Ａ切断線に沿った断面図である。
【図６０】 実施の形態１７の装置の製造工程図である。
【図６１】 実施の形態１７の装置の製造工程図である。
【図６２】 実施の形態１８の装置の平面図である。
【図６３】 図６２のＢ−Ｂ切断線に沿った断面図である。
【図６４】 実施の形態１８の装置の製造工程図である。
【図６５】 実施の形態１８の装置の製造工程図である。
【図６６】 実施の形態１９の装置の平面図である。
【図６７】 図６６のＣ−Ｃ切断線に沿った断面図である。
【図６８】 実施の形態２０の装置の平面図である。
【図６９】 図６８のＤ−Ｄ切断線に沿った断面図である。
【図７０】 実施の形態２０の装置の製造工程図である。
【図７１】 実施の形態２１の装置の平面図である。
【図７２】 図７１のＥ−Ｅ切断線に沿った断面図である。
【図７３】 実施の形態２２の装置の平面図である。
【図７４】 図７３のＦ−Ｆ切断線に沿った断面図である。
【図７５】 実施の形態２３の装置の平面図である。
【図７６】 図７５のＧ−Ｇ切断線に沿った断面図である。
【図７７】 実施の形態２３の装置の製造工程図である。
【図７８】 実施の形態２３の装置の製造工程図である。
【図７９】 実施の形態２３の装置の製造工程図である。
【図８０】 実施の形態２３の装置の製造工程図である。
【図８１】 実施の形態２４の装置の平面図である。
【図８２】 図８２のＨ−Ｈ切断線に沿った断面図である。
【図８３】 実施の形態２４の装置の製造工程図である。
【図８４】 変形例の装置の正面断面図である。
【図８５】 第１の従来装置の正面断面図である。
【図８６】 第２の従来装置の正面断面図である。
【図８７】 第３の従来装置の回路記号を示す図である。
【図８８】 第３の従来装置の回路図である。
【符号の説明】
１ａ ｐ+コレクタ層（第１部分）、１ｂ ｐ+コレクタ層（第２部分）、８ 埋込みセンス電極（電圧感知部，導電体部）、１０ センス酸化膜（絶縁膜）、１１ エミッタ電極（第１主電極）、１２ コレクタ電極（第２主電極）、１３ゲート電極（制御電極）、１４ センス電極（電圧感知部，導電体部）、１５フィールド酸化膜（絶縁層）、３２ ｐウェル領域（接合分離領域）、５７ ｎ+ソース領域（第２半導体部）、５８ ｐウェル領域（第１半導体部，電圧感知部）、５９ ｎ+ドレイン領域（第３半導体部）、９０ 半導体基体、９１ ブロック、９２ 薄膜半導体、２０１ 電位固定層、２０２ 電位固定電極、２１０ キャリア除去層、２１１ キャリア除去電極、Ｓ ソース電極（一方主電極）、Ｄ ドレイン電極（他方主電極）、Ｇ ゲート電極（絶縁ゲート）、Ｍ１トランジスタ（スイッチング素子）、ＤＩ ダイオード、ＺＤ ツェナーダイオード（定電圧素子）、Ｒ1 抵抗素子、Ｍ３〜Ｍ１ トランジスタ（第１〜第３スイッチング素子）。

Claims (30)

  1. 主面を規定し複数の半導体領域を含む半導体基体と、
    前記半導体基体に接触する第１、第２主電極と、
    前記半導体基体に取付けられた制御電極と、を備え、
    前記制御電極に入力される信号に応答して、前記第１および第２主電極を通じて前記半導体基体に流れる主電流が制御される半導体装置において、
    前記複数の半導体領域の中の１つの半導体領域であって、前記制御電極、前記第１および第２主電極から離れた部位の近傍に配置され、前記部位の電位を感知する電圧感知部と、
    前記電圧感知部に接続される保護回路とをさらに備え、
    前記部位においては、前記第１主電極を基準とした前記第２主電極の電位の変動に応じて電位が変動し、
    前記電圧感知部は、
    前記部位との間に設けられた絶縁膜と、
    前記絶縁膜を間に挟んで対向し、前記部位とキャパシタを形成する導電体部とを備え、
    前記保護回路は、一方および他方主電極と絶縁ゲートとを有し当該絶縁ゲートに入力される電圧信号に応答して、前記一方および他方主電極の間を導通および遮断するスイッチング素子を備え、
    前記スイッチング素子の前記一方主電極は前記第１主電極へ電気的に接続され、前記他方主電極は前記制御電極へ接続され、
    前記絶縁ゲートは前記導電体部へ接続され、
    前記電圧感知部は、
    前記スイッチング素子の前記絶縁ゲートの電圧は、前記部位の電位を前記絶縁膜の絶縁容量と、前記絶縁ゲートの絶縁容量とによって容量分割した値として得られることを利用して前記部位の電位を感知し、前記部位の電位が前記スイッチング素子のゲート閾電圧に達した場合に前記一方および前記他方主電極の間が導通して前記主電流を遮断する半導体装置。
  2. 請求項１に記載の半導体装置において、
    保護回路をさらに備え、
    前記保護回路は、第１ないし第Ｎ（＝２以上の整数）スイッチング素子を、備え、
    前記第１ないし第Ｎスイッチング素子の各々は、一方および他方主電極と絶縁ゲートとを有し当該絶縁ゲートに入力される電圧信号に応答して、前記一方および他方主電極の間を導通および遮断し、
    前記第１ないし第Ｎスイッチング素子は、前記第１スイッチング素子が導通および遮断するのに応じて、前記第Ｎスイッチング素子がそれぞれ導通および遮断するように、相互に接続されており、
    前記第１スイッチング素子の前記絶縁ゲートは前記導電体部へ接続され、
    前記第Ｎスイッチング素子の前記一方主電極と前記他方主電極は、それぞれ、前記第１主電極と前記制御電極へと接続されている半導体装置。
  3. 請求項１記載の半導体装置において、
    前記保護回路が、整流素子と定電圧素子との直列回路を、さらに備え、
    前記制御電極へ接続される前記他方主電極は、前記直列回路を通じて前記制御電極へ接続されており、
    しかも、前記スイッチング素子のオン電流が、前記整流素子を順方向に流れ、前記オン電流によって生じる電圧降下が前記定電圧素子によって一定に保持されるように、前記整流素子と前記定電圧素子のそれぞれの向きが設定されている半導体装置。
  4. 請求項２に記載の半導体装置において、
    前記保護回路が、整流素子と定電圧素子との直列回路と、抵抗素子とを、さらに備え、
    前記第１ないし第Ｎスイッチング素子のうち、１つは、その他方主電極が、前記直列回路を通じて前記制御電極へ接続されており、
    しかも、前記直列回路を通じて前記制御電極へ接続されている前記スイッチング素子のオン電流が、前記整流素子を順方向に流れ、前記オン電流によって生じる電圧降下が前記定電圧素子によって一定に保持されるように、前記整流素子と前記定電圧素子のそれぞれの向きが設定され、
    前記第１ないし第Ｎスイッチング素子のうち、残るスイッチング素子は、その他方主電極が、前記抵抗素子を通じて前記制御電極へ接続されている半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記保護回路が、抵抗素子を、さらに備え、
    前記制御電極へ接続されている前記他方主電極は、前記抵抗素子を通じて前記制御電極へ接続されている半導体装置。
  6. 請求項１記載の半導体装置において、
    前記第１、第２主電極に印加される印加電圧と、当該印加電圧のもとで遮断可能な前記主電流の最大値とによって規定される安全動作領域の範囲内で、絶縁ゲートが前記導電体部へ接続されている前記スイッチング素子のゲート閾電圧が、前記絶縁ゲートに印加される電圧の最大値以下の値に設定されている半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体基体の前記主面の上に形成された絶縁層を、さらに備え、
    前記保護回路の少なくとも一部が、前記絶縁層の上に薄膜半導体回路として形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、
    前記導電体部と前記絶縁ゲートとが、共通の一体として形成されている半導体装置。
  9. 請求項１記載の半導体装置において、
    前記半導体基体は、前記主面に選択的に形成された接合分離領域を、前記複数の半導体領域の一つとして備え、
    前記接合分離領域は、その周囲とｐｎ接合を形成し、
    前記保護回路の少なくとも一部が、前記接合分離領域の中に形成されている半導体装置。
  10. 請求項１記載の半導体装置において、
    前記導電体部が、前記半導体基体の主面から内部へわたって埋め込まれている半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記制御電極が、前記半導体基体の前記主面から前記内部へわたって、別の絶縁膜を間に挟んで埋め込まれている半導体装置。
  12. 請求項１記載の半導体装置において、
    前記導電体部が、前記絶縁膜を間に挟んで前記半導体基体の前記主面に対向しており、
    前記制御電極が、別の絶縁膜を間に挟んで、前記半導体基体の前記主面に対向している半導体装置。
  13. 請求項１記載の半導体装置において、
    前記半導体基体の前記主面がＭ（＝複数）個のブロックに分割され、
    前記第１主電極、第２主電極、制御電極、絶縁膜、および、導電体部が、それぞれ、Ｍ個の単位第１主電極、単位第２主電極、単位制御電極、単位絶縁膜、および、単位導電体部に分割され、
    前記保護回路、スイッチング素子、一方主電極、他方主電極、および、絶縁ゲートが、それぞれ、Ｍ個の単位保護回路、単位スイッチング素子、単位一方主電極、単位他方主電極、および、単位絶縁ゲートに分割され、
    前記Ｍ個のブロックには、前記Ｍ個の単位第１主電極、単位第２主電極、単位制御電極、単位絶縁膜、単位導電体部、単位保護回路、単位スイッチング素子、単位一方主電極、単位他方主電極、および、単位絶縁ゲートが、それぞれ一対一で配置され、
    前記Ｍ個のブロックの各々に配置される前記Ｍ個の単位絶縁ゲートの一つと前記Ｍ個の単位導電体部の一つが、互いに接続されている半導体装置。
  14. 請求項７に記載の半導体装置において、
    前記半導体基体が、前記主面の中で前記絶縁層の直下を含む領域に選択的に形成された電位固定層を、前記複数の半導体領域の一つとして備え、
    前記電位固定層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、
    前記半導体装置は、
    前記電位固定層に接触する電位固定電極を、さらに備え、
    当該電位固定電極は、前記第１主電極に接続されている半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、
    前記導電体部が、前記複数の単位制御電極の全体と前記電位固定層との間に位置している半導体装置。
  16. 請求項１４に記載の半導体装置において、
    前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、
    前記導電体部が、前記複数の単位制御電極の中のいずれかの隣り合う二つの間に位置している半導体装置。
  17. 請求項１４ないし請求項１６のいずれかに記載の半導体装置において、
    前記固定電極は、前記制御電極と前記絶縁層との間に位置している半導体装置。
  18. 請求項１４ないし請求項１６のいずれかに記載の半導体装置において、
    前記電位固定電極は、前記絶縁層を包囲するように環状に形成されている半導体装置。
  19. 請求項９に記載の半導体装置において、
    前記半導体基体が、前記接合分離領域から分離するように前記主面の中に選択的に形成され、前記接合分離領域と同一導電型式のキャリア除去層を、前記複数の半導体領域の一つとして備え、
    前記キャリア除去層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、さらに、前記制御電極と前記接合分離領域との間に位置しており、
    前記半導体装置は、
    前記キャリア除去層に接触するキャリア除去電極を、さらに備え、
    当該キャリア除去電極は、前記第１主電極に接続されている半導体装置。
  20. 請求項１９に記載の半導体装置において、
    前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、
    前記導電体部が、前記複数の単位制御電極の全体と前記キャリア除去層との間に位置している半導体装置。
  21. 請求項１９に記載の半導体装置において、
    前記制御電極が、前記主面に沿って、複数の単位制御電極に分割して配置されており、
    前記導電体部が、前記複数の単位制御電極の中のいずれかの隣り合う二つの間に位置している半導体装置。
  22. 請求項１９ないし請求項２１のいずれかに記載の半導体装置において、
    前記半導体装置は、
    前記接合分離領域に接触する別のキャリア除去電極を、さらに備え、
    当該別のキャリア除去電極は、前記第１主電極に接続されている半導体装置。
  23. 請求項１記載の半導体装置において、
    前記半導体基体の前記主面の上に形成された絶縁層を、さらに備え、
    前記保護回路の一部である第１部分が、前記絶縁層の上に薄膜半導体回路として形成されており、
    前記半導体基体は、前記主面に選択的に形成された接合分離領域を、前記複数の半導体領域の一つとして備え、
    前記接合分離領域は、その周囲とｐｎ接合を形成し、
    前記保護回路の別の一部である第２部分が、前記接合分離領域の中に形成されており、
    前記第１部分は、前記制御電極と前記第２部分との間に位置している半導体装置。
  24. 請求項２３に記載の半導体装置において、
    前記半導体基体が、前記主面の中で前記絶縁層の直下を含む領域に選択的に形成された電位固定層を、前記複数の半導体領域の一つとして備え、
    前記電位固定層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、
    前記半導体装置は、
    前記電位固定層に接触する電位固定電極を、さらに備え、
    当該電位固定電極は、前記第１主電極に接続されている半導体装置。
  25. 請求項２３または請求項２４に記載の半導体装置において、
    前記半導体基体が、前記接合分離領域から分離するように前記主面の中に選択的に形成され、前記接合分離領域と同一導電型式のキャリア除去層を、前記複数の半導体領域の一つとして備え、
    前記キャリア除去層は、その周囲とｐｎ接合を形成し、しかも、前記周囲よりも不純物濃度が高く、さらに、前記制御電極と前記絶縁層との間に位置しており、
    前記半導体装置は、
    前記キャリア除去層に接触するキャリア除去電極を、さらに備え、
    当該キャリア除去電極は、前記第１主電極に接続されている半導体装置。
  26. 請求項７、請求項９、および、請求項１４ないし請求項２５のいずれかに記載の半導体装置において、
    前記半導体基体は、前記主面を上主面として、下主面をさらに規定しており、
    前記第１主電極、前記制御電極、および、前記導電体部は、前記上主面の側に設けられ、前記第２主電極は、前記下主面に接触しており、
    前記半導体基体は、前記下主面に露出して前記第２主電極に接触する半導体層を、前記複数の半導体領域の一つとして備え、
    前記半導体層は、その周囲とｐｎ接合を形成し、しかも、当該周囲よりも不純物濃度が高く、前記周囲へ少数キャリアを供給し、
    前記半導体層は、前記第１主電極および前記制御電極の直下を含む第１部分に比べて、前記保護回路の直下を含む第２部分においては、厚さが小さく設定されている半導体装置。
  27. 請求項７、請求項９、および、請求項１４ないし請求項２６のいずれかに記載の半導体装置において、
    前記半導体基体は、前記主面を上主面として、下主面をさらに規定しており、
    前記第１主電極、前記制御電極、および、前記導電体部は、前記上主面の側に設けられ、前記第２主電極は、前記下主面に接触しており、
    前記半導体基体は、前記下主面に露出して前記第２主電極に接触する半導体層を、前記複数の半導体領域の一つとして備え、
    前記半導体層は、その周囲とｐｎ接合を形成し、しかも、当該周囲よりも不純物濃度が高く、前記周囲へ少数キャリアを供給し、
    前記半導体層は、前記第１主電極および前記制御電極の直下を含む第１部分に比べて、前記保護回路の直下を含む第２部分においては、不純物濃度が低く設定されている半導体装置。
  28. 請求項２６または請求項２７に記載の半導体装置において、
    前記第１部分は、前記導電体部の直下をも含んでいる半導体装置。
  29. 請求項７、請求項９、および、請求項１４ないし請求項２８のいずれかに記載の半導体装置において、
    前記半導体基体の中で、前記第１主電極および前記制御電極の直下の領域を避け、前記保護回路の直下の領域に、ライフタイムキラーが導入されている半導体装置。
  30. 請求項２９に記載の半導体装置において、
    前記ライフタイムキラーは、前記導電体部の直下の領域をも避けて導入されている半導体装置。
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