JP2010050307A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】トレードオフの関係にあるオン電圧の低減とターンオフ損失を改善することにより、ＩＧＢＴの高性能化を実現する技術を提供する。
【解決手段】ｐ^＋型コレクタ層ＰＣＬのキャリア量／ｎ^＋型フィールドストップ層ＮＦのキャリア量の比の値を４以上１６以下とする。そして、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間に、ｎ⁻型ベース層ＮＢの不純物濃度よりも高濃度のｎ型ホールバリア層ＮＨＢを設ける。さらに、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢの間にｐ型ラッチアップ防止層ＰＬを設ける。このとき、ｐ型ラッチアップ防止層ＰＬの不純物濃度は、ｐ型チャネル形成層ＰＣＨの不純物濃度よりも高く、ｐ^＋型コンタクト層ＰＣの不純物濃度よりも低くなっている。
【選択図】図４

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＩＧＢＴ（Insulated Gate Bipolor Transistor）を含む半導体装置およびその製造に適用して有効な技術に関するものである。

特開２００８−８５０５０号公報（特許文献１）には、高耐圧で、かつ、スイッチング特性の優れたＩＧＢＴを実現することのできる技術が記載されている。具体的には、フィールドストップ層（ｎ^＋型半導体領域）を形成するためにイオン注入されたｎ型不純物イオンの活性化アニールと、コレクタ領域（ｐ^＋型半導体領域）を形成するためにイオン注入されたｐ型不純物イオンの活性化アニールとを別工程で行い、フィールドストップ層のｎ型不純物イオンの活性化率を６０％以上とし、コレクタ領域のｐ型不純物イオンの活性化率を１〜１５％とすることにより、高耐圧で、かつ、高速なスイッチング特性を有するＩＧＢＴを形成することができるとしている。さらに、コレクタ電極にニッケルシリサイド膜、チタン膜、ニッケル膜および金膜からなる積層膜を用いることにより、コレクタ領域とオーミック接合が可能となり、また、コレクタ電極の水分等による腐食を防止することができるとしている。
特開２００８−８５０５０号公報

ＩＧＢＴとは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高速スイッチング特性や電圧駆動特性と、バイポーラトランジスタの低オン電圧特性を兼ね備える半導体素子である。このような特徴を有するＩＧＢＴは、主にパワーエレクトロニクスの分野で使用されている。パワーエレクトロニクス分野とは、電気回路において、大電流や高電圧（高耐圧）を制御することにより、電力の変換や制御を行なう分野である。具体的にＩＧＢＴは、汎用インバータ、ＡＣサーボや無停電電源、スイッチング電源などの産業分野をはじめ、電子レンジ、炊飯器などの民生機器分野へも応用されてきている。モータを制御する電子応用機器の汎用インバータは、ベルトコンベア、ファン制御、ポンプなどの制御に使用され、ＡＣサーボは、ロボット、半導体製造装置などのモータ制御に使用される。

ＩＧＢＴは、上述したようにパワーエレクトロニクスの分野で使用されることから高耐圧性が要求される。このため、ＩＧＢＴは、高耐圧化のために必要なｎ⁻型ベース層を有している。そして、ＩＧＢＴの動作時には、このｎ⁻型ベース層に電子と正孔（キャリア）を蓄積することにより、低いオン電圧を確保している。したがって、ＩＧＢＴでは、ｎ⁻型ベース層に蓄積される電子と正孔（キャリア）の蓄積量を多くすればするほど動作時のオン電圧を低くすることができる。ところが、ｎ⁻型ベース層に蓄積されたキャリアは、ＩＧＢＴのターンオフ下降時間を長くする（以下、このことをターンオフ損失という）現象を引き起こす。このことから、ＩＧＢＴの動作時におけるオン電圧を下げるために、ｎ⁻型ベース層に多量のキャリアを蓄積すると、ＩＧＢＴのターンオフ損失が大きくなることになる。すなわち、ＩＧＢＴにおいて、オン電圧の低減とターンオフ損失とは、トレードオフの関係にある。このトレードオフの関係にあるオン電圧の低減とターンオフ損失を改善することがＩＧＢＴの高性能化に必要である。

本発明の目的は、トレードオフの関係にあるオン電圧の低減とターンオフ損失を改善することにより、ＩＧＢＴの高性能化を実現する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態における半導体装置は、ＩＧＢＴを含み、前記ＩＧＢＴは、（ａ）ｐ型コレクタ層と、（ｂ）前記ｐ型コレクタ層上に形成されたｎ型フィールドストップ層と、（ｃ）前記ｎ型フィールドストップ層上に形成されたｎ型ベース層と、（ｄ）前記ｎ型ベース層上に形成されたｎ型ホールバリア層とを有する。そして、ＩＧＢＴは、（ｅ）前記ｎ型ホールバリア層上に形成されたｐ型チャネル形成層と、（ｆ）前記ｐ型チャネル形成層上に形成されたｎ型エミッタ層と、（ｇ）前記ｎ型エミッタ層と前記ｐ型チャネル形成層を貫通し、ｎ型ホールバリア層に達するゲートトレンチとを有する。さらに、ＩＧＢＴは、（ｈ）前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、（ｉ）前記ゲートトレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、（ｊ）前記ゲート電極および前記ｎ型エミッタ層上に形成された層間絶縁膜とを有する。その上、ＩＧＢＴは、（ｋ）前記層間絶縁膜および前記ｎ型エミッタ層を貫通して前記ｐ型チャネル形成層に達するコンタクトホールと、（ｌ）前記コンタクトホール内に形成され、前記ｎ型エミッタ層と前記ｐ型チャネル形成層を電気的に接続するエミッタ電極とを有する。さらに、ＩＧＢＴは、（ｍ）前記ｐ型チャネル形成層内に形成され、前記コンタクトホールと接するように形成されたｐ型コンタクト層と、（ｎ）前記ｐ型コレクタ層の裏面に形成され、前記ｐ型コレクタ層と電気的に接続されたコレクタ電極とを有する。このとき、代表的な実施の形態におけるＩＧＢＴは、前記ｐ型コレクタ層のキャリア量をＱｐ、前記ｎ型フィールドストップ層のキャリア量をＱｎとした場合、４≦（Ｑｐ／Ｑｎ）≦１６を満たすことを特徴とするものである。

また、代表的な実施の形態における半導体装置の製造方法は、（ａ）ｎ型ベース層からなる半導体基板を用意する工程と、（ｂ）前記半導体基板に素子分離領域を形成する工程と、（ｃ）前記（ｂ）工程後、ＩＧＢＴ形成領域の前記ｎ型ベース層上にｎ型ホールバリア層を形成する工程とを有する。そして、（ｄ）前記（ｃ）工程後、前記半導体基板の主面から前記ｎ型ホールバリア層に達するゲートトレンチを形成する工程と、（ｅ）前記（ｄ）工程後、前記ゲートトレンチの内壁にゲート絶縁膜を形成する工程と、（ｆ）前記（ｅ）工程後、前記ゲートトレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程と、を有する。次に、（ｇ）前記（ｆ）工程後、前記半導体基板の内部にｐ型チャネル形成層を形成することにより、前記ｎ型ホールバリア層上に前記ｐ型チャネル形成層を形成する工程と、（ｈ）前記（ｇ）工程後、前記半導体基板の主面にｎ型エミッタ層を形成することにより、前記ｐ型チャネル形成層上に前記ｎ型エミッタ層を形成する工程とを有する。続いて、（ｉ）前記（ｈ）工程後、前記半導体基板の主面上に層間絶縁膜を形成する工程と、（ｊ）前記（ｉ）工程後、前記層間絶縁膜および前記ｎ型エミッタ層を貫通して前記ｐ型チャネル形成層に達するコンタクトホールを形成する工程とを有する。その後、（ｋ）前記（ｊ）工程後、前記ｐ型チャネル形成層内に前記コンタクトホールと接するようにｐ型コンタクト層を形成する工程と、（ｌ）前記（ｋ）工程後、前記コンタクトホール内を含む前記層間絶縁膜上にエミッタ電極を形成することにより、前記ｎ型エミッタ層と前記ｐ型チャネル形成層を電気的に接続する工程とを有する。さらに、（ｍ）前記（ｌ）工程後、前記ｎ型ベース層の裏面にｎ型フィールドストップ層を形成する工程と、（ｎ）前記（ｍ）工程後、前記ｎ型フィールドストップ層の裏面にｐ型コレクタ層を形成する工程と、（ｏ）前記（ｎ）工程後、前記ｐ型コレクタ層の裏面にコレクタ電極を形成する工程とを有する。このとき、代表的な実施の形態における半導体装置の製造方法は、前記ｐ型コレクタ層のキャリア量をＱｐ、前記ｎ型フィールドストップ層のキャリア量をＱｎとした場合、４≦（Ｑｐ／Ｑｎ）≦１６を満たすように前記ｐ型コレクタ層と前記ｎ型フィールドストップ層を形成することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

トレードオフの関係にあるオン電圧の低減とターンオフ損失を改善することができる結果、ＩＧＢＴの高性能化を実現することができる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

（実施の形態１）
本実施の形態１における半導体装置は、例えば、ハイブリッド車などに使用される３相モータの駆動回路に使用されるものである。図１は、本実施の形態１における３相モータの回路図を示す図である。図１において、３相モータ回路は、３相モータ１、パワー半導体装置２、制御回路３を有している。３相モータ１は、位相の異なる３相の電圧により駆動するように構成されている。パワー半導体装置２には、３相に対応してＩＧＢＴ４とダイオード（フリーホイールダイオード）５が設けられている。すなわち、各単相において、電源電位（Ｖｃｃ）と３相モータの入力電位との間にＩＧＢＴ４とダイオード５が逆並列に接続されており、３相モータの入力電位と接地電位（ＧＮＤ）との間にもＩＧＢＴ４とダイオード５が逆並列に接続されている。すなわち、単相ごとに２つのＩＧＢＴ４と２つのダイオード５が設けられており、３相で６つのＩＧＢＴ４と６つのダイオード５が設けられている。そして、個々のＩＧＢＴ４のゲート電極には、制御回路３が接続されており、この制御回路３によって、ＩＧＢＴ４が制御されるようになっている。このように構成された３相モータの駆動回路において、制御回路３でパワー半導体装置２を構成するＩＧＢＴ４を流れる電流を制御することにより、３相モータ１を回転させるようになっている。すなわち、制御回路３によってＩＧＢＴ４のオン／オフを制御することにより、３相モータ１を駆動することができる。このように３相モータ１を駆動させる場合には、ＩＧＢＴ４をオン／オフする必要があるが、３相モータ１にはインダクタンスが含まれている。したがって、ＩＧＢＴ４をオフすると、３相モータ１に含まれるインダクタンスによって、ＩＧＢＴ４の電流が流れる方向と逆方向の逆方向電流が発生する。ＩＧＢＴ４では、この逆方向電流を流す機能を有していないので、ＩＧＢＴ４と逆並列にダイオード５を設けることにより、逆方向電流を還流させてインダクタンスに蓄積されるエネルギーを開放している。

上述した３相モータ回路に使用されるＩＧＢＴは、例えば、半導体チップに形成される。以下では、ＩＧＢＴを形成した半導体チップの構成について説明する。図２は、ＩＧＢＴを形成した半導体チップＣＨＰの上面を示す平面図である。図２に示すように、半導体チップＣＨＰは矩形形状をしており、半導体チップＣＨＰ内の周辺部を囲むようにガードリングＧＲが形成されている。このガードリングＧＲは、ＩＧＢＴの周辺部における耐圧劣化を防止するために設けられたリング状の接合構造である。そして、このガードリングＧＲで囲まれた半導体チップＣＨＰの内部に素子形成領域が形成されており、この素子形成領域に複数のＩＧＢＴが形成されている。具体的には、図２に示すように、紙面の上下方向に沿ってストライプ状にゲート電極Ｇが形成されている。このゲート電極Ｇ上に層間絶縁膜（図示せず）を介してエミッタ電極（エミッタパッド）ＥＥが形成されている。ストライプ状に形成されたゲート電極Ｇは、ゲート配線ＧＬを介してゲートパッドＧＰに接続されている。このように半導体チップＣＨＰの上面には、ゲートパッドＧＰとエミッタ電極ＥＥが形成されている。一方、図２では示されないが、半導体チップＣＨＰの裏面には、コレクタ電極が形成されている。したがって、半導体チップＣＨＰには、外部接続端子として、ゲートパッドＧＰ、エミッタ電極ＥＥおよびコレクタ電極が形成されており、これらの外部接続端子に電圧を印加することによりＩＧＢＴが駆動される。すなわち、本実施の形態１におけるＩＧＢＴは、半導体チップＣＨＰの厚さ方向に形成されており、半導体チップＣＨＰの上面にエミッタ電極ＥＥとゲートパッドＧＰが形成され、半導体チップＣＨＰの裏面にコレクタ電極が形成された構造をしている。

図３は図２のＡ−Ａ線で切断した断面図である。図３に示すように、半導体チップＣＨＰの外周部側が図３の左側であり、半導体チップＣＨＰの内周部側が図３の右側である。したがって、図３に示すように、最外周から内側領域に沿って、順次、ターミネーション領域、温度検知ダイオード形成領域、ゲート配線引き出し領域、セル領域が形成されている。このようなターミネーション領域、温度検知ダイオード形成領域、ゲート配線引き出し領域およびセル領域にわたる半導体チップＣＨＰの裏面には、例えば、金属膜からなるコレクタ電極ＣＬＥが形成されており、このコレクタ電極ＣＬＥ上にニッケルシリサイド膜ＮＳが形成されている。そして、ニッケルシリサイド膜ＮＳ上にｐ^＋型半導体層からなるｐ^＋型コレクタ層ＰＣＬが形成され、このｐ^＋型コレクタ層ＰＣＬ上にｎ^＋型半導体層からなるｎ^＋型フィールドストップ層ＮＦが形成されている。このｎ^＋型フィールドストップ層ＮＦ上にｎ⁻型半導体層からなるｎ⁻型ベース層ＮＢが形成されている。このｎ⁻型ベース層ＮＢよりも上層の構成が各領域で異なっているので、それぞれの領域についての構成について説明する。

まず、ターミネーション領域における構成について説明する。図３に示すように、ターミネーション領域においては、ｎ⁻型ベース層ＮＢの表面に素子分離領域ＬＯが形成されている。この素子分離領域ＬＯで分離された半導体チップＣＨＰの最外周には、ｎ^＋型半導体層ＮＲが形成されている。そして、素子分離領域ＬＯで分離された最外周より内側のｎ⁻型ベース層ＮＢには、ｐ型半導体層からなるｐ型ウェルＰＷＬが形成されている。素子分離領域ＬＯおよびこの素子分離領域ＬＯで分離された領域に形成されているｎ^＋型半導体層ＮＲとｐ型ウェルＰＷＬ上には層間絶縁膜ＩＬ１が形成されている。この層間絶縁膜ＩＬ１には、層間絶縁膜ＩＬ１を貫通するように複数のコンタクトホールＣ４が形成されており、複数のコンタクトホールＣ４には、ｎ^＋型半導体層ＮＲに達するものと、ｐ型ウェルＰＷＬに達するものがある。これらのコンタクトホールＣ４を埋め込んで、かつ、層間絶縁膜ＩＬ１上に配置されるように金属膜からなるガードリングＧＲが形成されている。そして、ガードリングＧＲを覆うように表面保護膜（パッシベーション膜）ＰＶが形成されている。このようにターミネーション領域には、ガードリングＧＲが何重にもわたって形成されており、半導体チップＣＨＰの周辺部における耐圧低下を抑制している。例えば、ｐ型ウェルＰＷＬは、ある一定レベルの耐圧を確保する観点から、不純物濃度が決定されている。

次に、温度検知ダイオード形成領域における構成について説明する。この温度検知ダイオード形成領域は、図２に示す半導体チップＣＨＰの平面図では図示を省略している。図３に示すように、温度検知ダイオード形成領域では、ｎ⁻型ベース層ＮＢにｐ型半導体層からなるｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ上にゲート絶縁膜ＧＯＸを介して温度検知ダイオードが形成されている。この温度検知ダイオードは、直列にｎ型半導体層Ｎ１、ｐ型半導体層Ｐ１、ｎ型半導体層Ｎ２およびｐ型半導体層Ｐ２を接続した構造となっており、ｐｎ接合ダイオードで形成されている。これらのｎ型半導体層Ｎ１、ｐ型半導体層Ｐ１、ｎ型半導体層Ｎ２およびｐ型半導体層Ｐ２を覆うように層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１に複数のコンタクトホールＣ３が形成されている。複数のコンタクトホールＣ３のうち１つのコンタクトホールＣ３は、層間絶縁膜ＩＬ１を貫通してｎ型半導体層Ｎ１に達しており、別のコンタクトホールＣ３は、層間絶縁膜ＩＬ１を貫通してｐ型半導体層Ｐ２に達している。ｎ型半導体層Ｎ１に達しているコンタクトホールＣ３を埋め込み、かつ、層間絶縁膜ＩＬ１上に配置されるようにカソード電極ＣＥが形成されている。同様に、ｐ型半導体層Ｐ２に達しているコンタクトホールＣ３を埋め込み、かつ、層間絶縁膜ＩＬ１上に配置されるようにアノード電極ＡＥが形成されている。このカソード電極ＣＥとアノード電極ＡＥを覆うように表面保護膜ＰＶが形成されているが、この表面保護膜ＰＶに開口部が形成されてカソード電極ＣＥとアノード電極ＡＥが露出している。

このように構成されている温度検知ダイオードは、セル領域に形成されているＩＧＢＴの温度を検知するために設けられている。すなわち、ＩＧＢＴの温度によって温度検知ダイオードの順方向電流電圧特性が変化することによりＩＧＢＴの温度を検知するようになっている。この温度検知ダイオードは、ポリシリコンに異なる導電型の不純物を導入することによりｐｎ接合が形成されており、カソード電極ＣＥとアノード電極ＡＥとを有している。このカソード電極ＣＥとアノード電極ＡＥは、半導体チップＣＨＰの外部に設けられる温度検知回路に接続される。この温度検知回路は、温度検知用ダイオードのカソード電極およびアノード電極間の出力に基づいて間接的にＩＧＢＴの温度を検知し、検知した温度がある一定温度以上になったとき、ＩＧＢＴのゲート電極に印加されるゲート信号を遮断し、ＩＧＢＴを保護するようになっている。

続いて、ゲート配線引き出し領域における構成について説明する。ゲート配線引き出し領域は、セル領域に形成されるゲート電極をゲートパッドと接続するための領域である。図３に示すように、ゲート配線引き出し領域では、ｎ⁻型ベース層ＮＢにｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬの表面から内部に達するようにトレンチＴＲが形成されている。トレンチＴＲの内壁にはゲート絶縁膜ＧＯＸを介してゲート引き出し線ＧＨが形成されている。すなわち、トレンチＴＲの内部を埋め込み、かつ、ゲート絶縁膜ＧＯＸを介したｐ型ウェルＰＷＬ上に延在するようにゲート引き出し線ＧＨが形成されている。このゲート引き出し線ＧＨは、セル領域に形成されているゲート電極と電気的に接続されている。そして、ゲート引き出し線ＧＨを覆うように層間絶縁膜ＩＬ１が形成されており、この層間絶縁膜ＩＬ１を貫通してゲート引き出し線ＧＨに達するコンタクトホールＣ２が形成されている。このコンタクトホールＣ２を埋め込み、かつ、層間絶縁膜ＩＬ１上に延在するようにゲート配線ＧＬが形成されている。このゲート配線ＧＬは、ゲートパッドと電気的に接続されている。したがって、セル領域に形成されているゲート電極は、ゲート配線引き出し領域に形成されているゲート引き出し線ＧＨとゲート配線ＧＬによってゲートパッドと接続されていることになる。これにより、ゲートパッドに印加された電圧がゲート配線引き出し領域を介してセル領域に形成されているゲート電極に供給されることになる。ゲート配線引き出し領域に形成されているゲート配線ＧＬを覆うように表面保護膜ＰＶが形成されており、ゲート配線ＧＬと接続するゲートパッドでは、この表面保護膜ＰＶに開口部が形成されている。すなわち、ゲートパッドは、表面保護膜ＰＶから露出するように構成されていることになる。これにより、半導体チップＣＨＰの外部からゲートパッドに電圧を供給することができるようになっている。

次に、セル領域に形成されているＩＧＢＴの構成について説明する。ここで、セル領域に形成されているＩＧＢＴの構成は、図３のセル領域を拡大した図４を用いて説明する。図４は、セル領域の一部を拡大して示す断面図である。図４に示すように、ＩＧＢＴには、ｐ^＋型半導体層からなるｐ^＋型コレクタ層ＰＣＬ上にｎ^＋型半導体層からなるｎ^＋型フィールドストップ層ＮＦが形成されている。そして、ｎ^＋型フィールドストップ層ＮＦ上にｎ⁻型半導体層からなるｎ⁻型ベース層ＮＢが形成され、このｎ⁻型ベース層ＮＢ上にｎ型半導体層からなるｎ型ホールバリア層ＮＨＢが形成されている。このｎ型ホールバリア層ＮＨＢ上には、ｐ型半導体層からなるｐ型チャネル形成層ＰＣＨが形成され、ｐ型チャネル形成層ＰＣＨ上にｎ^＋型半導体層からなるｎ^＋型エミッタ層ＮＥが形成されている。

このｎ^＋型エミッタ層ＮＥの表面からｎ^＋型エミッタ層ＮＥとｐ型チャネル形成層ＰＣＨを貫通してｎ型ホールバリア層ＮＨＢに達するようにトレンチＴＲが形成されている。トレンチＴＲの内壁にはゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上で、かつ、トレンチＴＲを埋め込むようにゲート電極Ｇが形成されている。ゲート電極Ｇ上を含むｎ^＋型エミッタ層ＮＥ上には層間絶縁膜ＩＬ１が形成されており、複数のトレンチＴＲの間には、層間絶縁膜ＩＬ１とｎ^＋型エミッタ層ＮＥとを貫通してｐ型チャネル形成層ＰＣＨに達するコンタクトホールＣ１が形成され、このコンタクトホールＣ１の底部に接するようにｐ型チャネル形成層ＰＣＨ内にｐ^＋型半導体層からなるｐ^＋型コンタクト層ＰＣが形成されている。そして、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢに接するようにｐ型半導体層からなるｐ型ラッチアップ防止層ＰＬが形成されている。

コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上にはバリア導体膜であるチタンタングステン膜１２とアルミニウム膜１３の積層膜が形成されている。このチタンタングステン膜１２とアルミニウム膜１３よりなる積層膜はエミッタ電極ＥＥとなるものである。

このように構成されているＩＧＢＴについて、回路構成とデバイス構造を対比して説明する。図５は、セル領域に形成されているＩＧＢＴについて、回路構成とデバイス構造を対応させた図である。まず、ＩＧＢＴの回路構成について、図５を参照しながら説明する。図５に示すように、セル領域に形成されているＩＧＢＴは、ｐｎｐバイポーラトランジスタＴｒ１と、ｎｐｎバイポーラトランジスタＴｒ２と、電界効果トランジスタＴｒ３を有している。このとき、ｐｎｐバイポーラトランジスタＴｒ１と電界効果トランジスタＴｒ３により、ＩＧＢＴが構成されており、ｎｐｎバイポーラトランジスタＴｒ２は、デバイス構造上寄生的に形成される寄生トランジスタである。すなわち、ＩＧＢＴの主要構成は、ｐｎｐバイポーラトランジスタＴｒ１と電界効果トランジスタＴｒ３であり、ｎｐｎバイポーラトランジスタＴｒ２は寄生的な構成要素である。

ｐｎｐバイポーラトランジスタＴｒ１は、ｐ^＋型コレクタ層ＰＣＬと、ｎ⁻型ベース層（ｎ^＋型フィールドストップ層ＮＦおよびｎ型ホールバリア層ＮＨＢを含む）と、ｐ型チャネル形成層ＰＣＨ（ｐ^＋型コンタクト層ＰＣおよびｐ型ラッチアップ防止層ＰＬを含む）により構成されている。

一方、寄生的な構成要素であるｎｐｎバイポーラトランジスタＴｒ２は、ｎ⁻型ベース層（ｎ^＋型フィールドストップ層ＮＦおよびｎ型ホールバリア層ＮＨＢを含む）と、ｐ型チャネル形成層ＰＣＨ（ｐ^＋型コンタクト層ＰＣおよびｐ型ラッチアップ防止層ＰＬを含む）と、ｎ^＋型エミッタ層ＮＥにより構成されている。

さらに、電界効果トランジスタＴｒ３は、ソース領域となるｎ^＋型エミッタ層ＮＥと、ドレイン領域となるｎ⁻型ベース層（ｎ^＋型フィールドストップ層ＮＦおよびｎ型ホールバリア層ＮＨＢを含む）と、このｎ^＋型エミッタ層ＮＥとｎ⁻型ベース層ＮＢとの間に設けられているｐ型チャネル形成層ＰＣＨとを有している。そして、トレンチＴＲの内壁に形成されたゲート絶縁膜ＧＯＸと、トレンチＴＲを埋め込むゲート電極Ｇから構成されている。

続いて、ｐｎｐバイポーラトランジスタＴｒ１、ｎｐｎバイポーラトランジスタＴｒ２および電界効果トランジスタＴｒ３の接続関係について説明する。ＩＧＢＴのコレクタ電極ＣＬＥとＩＧＢＴのエミッタ電極ＥＥの間にｐｎｐバイポーラトランジスタＴｒ１が接続されている。そして、ｐｎｐバイポーラトランジスタＴｒ１のベースが電界効果トランジスタＴｒ３のドレイン領域（ｎ⁻型ベース層ＮＢ）に接続され、電界効果トランジスタＴｒ３のソース領域（ｎ^＋型エミッタ層ＮＥ）がＩＧＢＴのエミッタ電極ＥＥに接続されている。このとき、寄生的に形成されるｎｐｎバイポーラトランジスタＴｒ２のコレクタがｐｎｐバイポーラトランジスタＴｒ１のベースに接続され、ｎｐｎバイポーラトランジスタＴｒ２のエミッタがＩＧＢＴのエミッタ電極ＥＥに接続されている。そして、寄生的に形成されるｎｐｎバイポーラトランジスタＴｒ２のベースがＩＧＢＴのエミッタ電極ＥＥに接続されている。

セル領域に形成されているＩＧＢＴは上記のように構成されており、以下に、その動作について図５を参照しながら説明する。まず、回路動作を説明し、その後、デバイス構造での動作を説明する。

ＩＧＢＴのコレクタ電極ＣＬＥに高電位を印加し、ＩＧＢＴのエミッタ電極ＥＥに低電位を印加した状態で、ゲート配線ＧＬを介して電界効果トランジスタＴｒ３のゲート電極Ｇにしきい値以上のゲート電圧を印加する。すると、電界効果トランジスタＴｒ３がオンして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れる。この結果、ｐｎｐバイポーラトランジスタＴｒ１が接続されているＩＧＢＴのコレクタ電極ＣＬＥとＩＧＢＴのエミッタ電極ＥＥの間に電流が流れる。このようにして、ＩＧＢＴがオンする。続いて、電界効果トランジスタＴｒ３のゲート電極Ｇにしきい値電圧以下の電圧を印加する。すると、電界効果トランジスタＴｒ３がオフして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れなくなる。このため、ベース電流に基づいてＩＧＢＴのコレクタ電極ＣＬＥとＩＧＢＴのエミッタ電極ＥＥ間に流れている電流が流れなくなる。すなわち、ｐｎｐバイポーラトランジスタＴｒ１がオフする結果、ＩＧＢＴがオフする。このようにＩＧＢＴでは、電界効果トランジスタＴｒ３のオン／オフを制御することによって、ｐｎｐバイポーラトランジスタＴｒ１のベース電流の通電および遮断を制御している。このｐｎｐバイポーラトランジスタＴｒ１のベース電流の通電および遮断によって、結果的に、ｐｎｐバイポーラトランジスタＴｒ１のコレクタ電流の通電および遮断が制御され、ＩＧＢＴのオン／オフが制御されることになる。したがって、ＩＧＢＴは、電界効果トランジスタＴｒ３の高速スイッチング特性や電圧駆動特性と、ｐｎｐバイポーラトランジスタＴｒ１の低オン電圧特性を兼ね備える半導体素子であることがわかる。なお、上述した回路動作は、ＩＧＢＴが正常に動作することを前提として説明したものであり、寄生的に形成されているｎｐｎバイポーラトランジスタＴｒ２は動作しないものとして説明している。

続いて、デバイス構造での動作について説明する。ＩＧＢＴのコレクタ電極ＣＬＥに高電位を印加し、ＩＧＢＴのエミッタ電極ＥＥに低電位を印加する。この状態で、ゲート電極Ｇにしきい値以上の電圧を印加する。すると、トレンチＴＲの側面に接触しているｐ型チャネル形成層にｎ型半導体層からなる反転層（チャネル）が形成される。したがって、ｎ^＋型エミッタ層ＮＥとｎ型ホールバリア層ＮＨＢは反転層で電気的に接続されることとなり、ｎ^＋型エミッタ層ＮＥから反転層およびｎ型ホールバリア層ＮＨＢを介してｎ⁻型ベース層ＮＢに電子ｅが流れる。一方、ｎ⁻型ベース層ＮＢ（ｎ^＋型フィールドストップ層ＮＦ）とｐ^＋型コレクタ層ＰＣＬの間が順バイアスされるので、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢに正孔ｈが注入される。このため、ｎ⁻型ベース層ＮＢには正孔ｈが蓄積される。この蓄積された正孔ｈによる正電荷によって電子ｅが引き寄せられる結果、ｎ⁻型ベース層ＮＢに多量の電子ｅが流入する。これにより、ｎ⁻型ベース層ＮＢの抵抗が低下する。この現象がいわゆる伝導度変調であり、この伝導度変調によりＩＧＢＴのオン電圧が低くなる。そして、ｎ⁻型ベース層ＮＢに流入した正孔ｈは、ｎ型ホールバリア層ＮＨＢ、ｐ型ラッチアップ防止層ＰＬおよびｐ^＋型コンタクト層ＰＣを介してエミッタ電極ＥＥに流出する。このようにして、コレクタ電極ＣＬＥからエミッタ電極ＥＥに電流が流れることによりＩＧＢＴがターンオンする。このとき、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢに注入された正孔ｈは、ｎ⁻型ベース層ＮＢに存在する電子と再結合することが考えられる。しかし、シリコンを主体とする半導体材料では、化合物半導体を主体とする半導体材料に比べて、電子と正孔の再結合が起こりにくい性質がある。したがって、ｎ⁻型ベース層ＮＢに注入された正孔ｈの大部分は、ｎ⁻型ベース層ＮＢにある電子ｅと再結合せず蓄積される。その結果、ｎ⁻型ベース層ＮＢに正孔ｈが蓄積され、この蓄積された正孔ｈに引き寄せられるように、ｎ^＋型エミッタ層ＮＥから流入した電子ｅがｎ⁻型ベース層ＮＢに蓄積されて伝導度変調が生じるのである。以上のことから、ＩＧＢＴでは伝導度変調によりオン電圧が低くなる特徴がある。

次に、ＩＧＢＴをターンオフする動作について説明する。すなわち、ゲート電極Ｇにしきい値以下の電圧を印加する。これにより、トレンチＴＲの側面に形成されている反転層が消滅して、ｎ^＋型エミッタ層ＮＥとｎ型ホールバリア層ＮＨＢ（ｎ⁻型ベース層ＮＢ）が電気的に切断される。すなわち、ｎ^＋型エミッタ層ＮＥからｎ⁻型ベース層ＮＢへの電子ｅの供給が停止される。これにより、ＩＧＢＴはオフすると考えられるが、実際には、ゲート電極Ｇにしきい値以下の電圧を印加して反転層を消滅させても、ＩＧＢＴは直ちにターンオフするわけではない。つまり、ＩＧＢＴでは、ゲート電極Ｇにオフ電圧を印加した直後でも完全に電流が遮断されるのではなく、ＩＧＢＴが完全にターンオフするまで一定の時間がかかる。このことを本明細書ではターンオフ損失と呼んでいる。以下に、このターンオフ損失が生じる原因について説明する。

ＩＧＢＴがオンしているときはオン電圧が低くなっているが、ＩＧＢＴがオフすると、コレクタ電極ＣＬＥとエミッタ電極ＥＥの間に電源電圧に相当する電位が印加されることになる。このため、ｐ型チャネル形成層ＰＣＨ（ｐ型ラッチアップ防止層ＰＬ）とｎ⁻型ベース層ＮＢ（ｎ型ホールバリア層ＮＨＢ）との間のｐｎ接合に印加される逆バイアスも電源電位程度に大きくなり、ｐｎ接合の境界からｎ⁻型ベース層ＮＢの内部に向って空乏層が延びる。ＩＧＢＴをターンオフしたとき、ｎ⁻型ベース層ＮＢの内部には、正孔ｈが蓄積されている。この蓄積されている正孔ｈのうち、ｎ⁻型ベース層ＮＢの内部に向って延びている空乏層内に入るものは、空乏層内の電界によってすぐにｎ⁻型ベース層ＮＢから外部に掃き出される。一方、蓄積されている正孔ｈのうち、ｎ⁻型ベース層ＮＢの内部に向って延びている空乏層内に入らないものは、ｎ⁻型ベース層ＮＢの外部に流出しにくく徐々にテイル電流として流出する。したがって、ゲート電極Ｇをしきい値以下の電圧にしてもＩＧＢＴが直ぐにターンオフするのではなく、ｎ⁻型ベース層ＮＢに蓄積された正孔ｈがＩＧＢＴの外部に流出する時間だけ遅れることになる。これがＩＧＢＴにおけるターンオフ損失のメカニズムであり、ｎ⁻型ベース層ＮＢに蓄積された正孔ｈがＩＧＢＴの外部に掃き出される時間がターンオフ損失となるのである。

以上のようにＩＧＢＴでは、オン動作時のオン電圧が低くなるという特徴を有するとともに、ターンオフ時にターンオフ損失と呼ばれる現象が生じることがわかる。ＩＧＢＴにおいて、オン動作時のオン電圧を低くする観点からは、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢに注入される正孔ｈの量を多くすることが望ましい。なぜなら、ｎ⁻型ベース層ＮＢに注入される正孔ｈが多ければ、ｎ⁻型ベース層ＮＢに蓄積される正孔ｈの量が多くなりｎ⁻型ベース層ＮＢでの伝導度変調が高まるからである。一方、ＩＧＢＴのターンオフ時におけるターンオフ損失を低減する観点からは、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢに注入される正孔ｈの量を制限することが望ましい。なぜなら、ｎ⁻型ベース層ＮＢに注入される正孔ｈが多ければ、ｎ⁻型ベース層ＮＢに蓄積される正孔ｈの量が多くなり、ｎ⁻型ベース層ＮＢに蓄積された正孔ｈをＩＧＢＴの外部に流出させる時間が長くなるからである。したがって、ＩＧＢＴのオン電圧を低減することと、ＩＧＢＴのターンオフ損失を低減することは、ｎ⁻型ベース層ＮＢに蓄積される正孔ｈの量の観点で考えるとトレードオフの関係にあることがわかる。このトレードオフの関係にあるオン電圧の低減とターンオフ損失の低減を如何に調和させることができるかがＩＧＢＴの高性能化の鍵となる。

ここで、ＩＧＢＴのターンオフ損失を低減するには、上述したＩＧＢＴのターンオフ時の動作で説明したように、ｎ⁻型ベース層ＮＢに延びる空乏層の幅を大きくすればよいと考えられる。つまり、ｎ⁻型ベース層ＮＢに蓄積された正孔ｈは空乏層内に入れば空乏層内の電界により加速されてｐ型チャネル形成層ＰＣＨに掃き出されるからである。したがって、ＩＧＢＴのオフ時動作に、ｎ⁻型ベース層ＮＢの全体が空乏化するように設定すれば、ＩＧＢＴのターンオフ損失を低減できると考えられる。このようにｎ⁻型ベース層ＮＢの全体が空乏化するＩＧＢＴをパンチスルー型ＩＧＢＴという。このパンチスルー型ＩＧＢＴでは、ｎ⁻型ベース層ＮＢの全体を空乏化するように構成されるが、空乏層が延びすぎてｎ⁻型ベース層ＮＢの下層に形成されているｐ^＋型コレクタ層ＰＣＬにまで空乏層が達すると、ｐ型チャネル形成層ＰＣＨとｐ^＋型コレクタ層ＰＣＬが空乏層でつながることになり、パンチスルーが生じてしまう。このため、ｎ⁻型ベース層ＮＢとｐ^＋型コレクタ層ＰＣＬの間にｎ⁻型ベース層ＮＢよりも不純物濃度の高いｎ^＋型フィールドストップ層ＮＦを設けている。このｎ^＋型フィールドストップ層ＮＦを設けることにより、ｎ⁻型ベース層ＮＢから延びる空乏層がｐ^＋型コレクタ層ＰＣＬに達することなくｎ^＋型フィールドストップ層ＮＦで止まることになる。つまり、ｎ^＋型フィールドストップ層ＮＦは、ｎ⁻型ベース層ＮＢから延びる空乏層がｐ^＋型コレクタ層ＰＣＬに達することを防止する機能を有しているのである。以上のように、ＩＧＢＴのターンオフ時に、ｎ⁻型ベース層ＮＢの全体が空乏化するパンチスルー型ＩＧＢＴとすれば、ターンオフ損失を低減できると考えられる。しかし、このパンチスルー型ＩＧＢＴであっても、ｎ⁻型ベース層ＮＢに蓄積される正孔量が多ければ、蓄積された正孔ｈをすべてＩＧＢＴの外部に掃き出すために時間がかかることになり、ターンオフ損失が大きくなってしまう。このことから、パンチスルー型ＩＧＢＴであっても、ｎ⁻型ベース層ＮＢに流入する正孔量を制限する必要があるのである。ＩＧＢＴの高性能化には、トレードオフの関係にあるオン電圧の低減とターンオフ損失の低減とを両立させる必要があり、ｎ⁻型ベース層ＮＢに注入する正孔の注入効率を最適化する必要があることがわかる。

以下では、ｎ⁻型ベース層ＮＢに注入する正孔の注入効率を最適化する構成について説明する。まず、正孔の注入効率を定量化するにあたって、注入効率を以下に示す量で近似する。すなわち、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率を（Ｑｐ／Ｑｎ）に比例すると仮定するのである。このとき、Ｑｐはｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）を示しており、Ｑｎはｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）を示している。

このとき、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐが大きくなると、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率が高まる。一方、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎが大きくなると、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率が低くなる。これは、ｎ^＋型フィールドストップ層ＮＦがｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入を制限する機能を有しているといえる。この正孔の注入を制限する機能は、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）が多いほど高まることが分かっている。ｎ^＋型フィールドストップ層ＮＦは、ｎ⁻型ベース層ＮＢから延びる空乏層がｐ^＋型コレクタ層ＰＣＬに達することを防止する機能を有しているとともに、その他の別の機能として、ｐ^＋型コレクタ層ＰＣＬからの正孔の注入を制限する機能も有しているということがわかる。以上のことから、正孔の注入効率を（Ｑｐ／Ｑｎ）に比例するという近似が妥当であることがわかる。

次に、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐと、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎがどのように定量化されるかについて説明する。図６は、ｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦとｎ⁻型ベース層ＮＢにおけるキャリア濃度Ｎと半導体チップの裏面からの深さとの関係を示すグラフである。図６において、縦軸はキャリア濃度（個／ｃｍ^３）を示しており、横軸は深さ（μｍ）を示している。図６に示すように、半導体チップの裏面から深さａまでの領域にｐ^＋型コレクタ層ＰＣＬが形成されており、深さａから深さｂまでの領域にｎ^＋型フィールドストップ層ＮＦが形成されている。そして、深さｂよりも深い領域にｎ⁻型ベース層ＮＢが形成されている。このとき、まず、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐは、図６の式（１）で示されるように定量化される。式（１）は、ｐ^＋型コレクタ層ＰＣＬのキャリア濃度（正孔の濃度）Ｎを深さ０から深さａまで積分することを示しており、この積分値をｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐ（個／ｃｍ^２）と定義している。これにより、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐ（個／ｃｍ^２）は、ｐ^＋型コレクタ層ＰＣＬの単位面積あたりの（キャリア量）正孔量を示していることがわかる。同様に、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎは、図６の式（２）で示されるように定量化される。式（２）は、ｎ^＋型フィールドストップ層ＮＦのキャリア濃度（電子の濃度）Ｎを深さａから深さｂまで積分することを示しており、この積分値をｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎ（個／ｃｍ^２）と定義している。これにより、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎ（個／ｃｍ^２）は、ｎ^＋型フィールドストップ層ＮＦの単位面積あたりの（キャリア量）電子量を示していることがわかる。

続いて、正孔の注入効率を示す（Ｑｐ／Ｑｎ）とＩＧＢＴのオン電圧との関係について説明する。図７は、（Ｑｐ／Ｑｎ）とＩＧＢＴのオン電圧との関係を示すグラフである。図７において、縦軸はＩＧＢＴのオン電圧（Ｖ）を示しており、横軸は正孔の注入効率を表す（Ｑｐ／Ｑｎ）を示している。図７に示すように、（Ｑｐ／Ｑｎ）が大きくなるにつれて、ＩＧＢＴのオン電圧が低くなっていることがわかる。したがって、オン電圧を低減する観点からは、（Ｑｐ／Ｑｎ）を大きくすることが望ましいことがわかる。（Ｑｐ／Ｑｎ）を大きくするということは、Ｑｐの値を大きくすることを意味しており、正孔の注入効率が大きくなることに対応している。正孔の注入効率が大きくなるということは、ｎ⁻型ベース層に蓄積される正孔量が大きくなり、伝導度変調の効果が高まってｎ⁻型ベース層の抵抗が下がることを意味している。このため、（Ｑｐ／Ｑｎ）を大きくすると、ＩＧＢＴのオン電圧が低下することがわかる。

次に、正孔の注入効率を示す（Ｑｐ／Ｑｎ）とＩＧＢＴのターンオフ下降時間（ターンオフ損失）との関係について説明する。図８は、（Ｑｐ／Ｑｎ）とＩＧＢＴのターンオフ下降時間との関係を示すグラフである。図８において、縦軸はＩＧＢＴのターンオフ下降時間（ｎｓ）を示しており、横軸は正孔の注入効率を表す（Ｑｐ／Ｑｎ）を示している。図８に示すように、（Ｑｐ／Ｑｎ）が大きくなると、ターンオフ下降時間も上昇することがわかる。（Ｑｐ／Ｑｎ）が大きくなることは、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率が大きくなることを意味し、この結果、ｎ⁻型ベース層ＮＢに蓄積されている正孔量が大きくなるので、ｎ⁻型ベース層ＮＢに蓄積されている正孔をＩＧＢＴの外部に掃き出すのに必要な時間（ターンオフ下降時間）が長くなることを示している。そして、（Ｑｐ／Ｑｎ）が小さくなると、ターンオフ下降時間も短くなる傾向が示されている。これは、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率が小さくなる結果、ｎ⁻型ベース層ＮＢに蓄積されている正孔量が小さくなり、正孔をＩＧＢＴの外部に掃き出す時間が短くなることによるものと推察される。さらに、（Ｑｐ／Ｑｎ）を小さくすると、逆に、ターンオフ下降時間が急上昇することがわかる。この現象は、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率が小さくなることから、ｎ⁻型ベース層ＮＢに蓄積されている正孔量が小さくなり、正孔をＩＧＢＴの外部に掃き出す時間が短くなるとの推察に反する結果である。この現象を説明するメカニズムとしては以下に示すものが考えられる。すなわち、（Ｑｐ／Ｑｎ）が小さくなるということは、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎが大きくなることを意味している。ＩＧＢＴがオンしているときには、ｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦとの間に順バイアスが印加されているので、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢに正孔が流入すると同時に、ｎ^＋型フィールドストップ層ＮＦからｐ^＋型コレクタ層ＰＣＬに電子が流入すると考えられる。いまの場合、ｎ^＋型フィールドストップ層ＮＦのキャリア量（電子量）が大きいので、ｎ^＋型フィールドストップ層ＮＦからｐ^＋型コレクタ層ＰＣＬに流入するキャリア量（電子量）も大きいと考えられる。この状態で、ＩＧＢＴがターンオフすると、ｐ^＋型コレクタ層ＰＣＬに流入している電子がＩＧＢＴの外部に掃き出されるが、ｐ^＋型コレクタ層ＰＣＬに流入している電子量が大きいため、この電子をＩＧＢＴの外部に掃き出す時間が長くなりＩＧＢＴのターンオフ下降時間が長くなると考えることができる。つまり、（Ｑｐ／Ｑｎ）が非常に小さい領域では、ｎ⁻型ベース層ＮＢに蓄積されている正孔の掃き出し時間よりも、ｐ^＋型コレクタ層ＰＣＬに流入している電子の掃き出し時間が顕在化してくるものと推察されるのである。このようにして図８に示すグラフの特徴を説明することができる。

図７に示す（Ｑｐ／Ｑｎ）とオン電圧の関係と図８に示す（Ｑｐ／Ｑｎ）とターンオフ下降時間（ターンオフ損失）との関係から、オン電圧を低減し、かつ、ターンオフ下降時間を短くできる最適な（Ｑｐ／Ｑｎ）の値が存在することを本発明者らは見出した。以下に（Ｑｐ／Ｑｎ）の範囲の求め方を説明する。図８に示す関係から、ターンオフ下降時間を短くするためには（Ｑｐ／Ｑｎ）の値を５〜８程度にすることが望ましいことが分かる。一方、図７からは（Ｑｐ／Ｑｎ）が大きいほどオン電圧が小さいことが分かる。これらの関係から、ターンオフ下降時間を短くし、かつオン電圧を低減するためには、（Ｑｐ／Ｑｎ）の値を８程度に設定すればよいことを本発明者らは見出した。ただし、（Ｑｐ／Ｑｎ）の値を８程度に設定するようにしても実際には以下に示す理由からばらつきが生じるので、実際には（Ｑｐ／Ｑｎ）の値に幅をもたせる必要がある。本実施の形態１では、その範囲を４≦（Ｑｐ／Ｑｎ）≦１６とした。（Ｑｐ／Ｑｎ）がこの範囲にあれば、充分にオン電圧を低減し、かつ、ターンオフ下降時間を短くできる。

以下に、正孔の注入効率を示す（Ｑｐ／Ｑｎ）の範囲を４以上１６以下のように幅をもたせている理由について説明する。Ｑｐは、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）であり、Ｑｎはｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）である。このとき、ｐ^＋型コレクタ層ＰＣＬやｎ^＋型フィールドストップ層ＮＦは、半導体基板にイオン注入法を用いて不純物を導入した後、活性化アニールを施すことにより形成される。例えば、ｎ^＋型フィールドストップ層ＮＦを形成するには、半導体基板にリンなどのｎ型不純物を導入し、その後、レーザアニールでｎ型不純物を活性化することにより形成される。ここで、活性化したｎ型不純物が多くなれば、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア（電子）量も多くなる。言い換えれば、ｎ型不純物を多く導入してもｎ型不純物の活性化量が少なければ、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア（電子）量は少なくなる。

図９は、ｎ^＋型フィールドストップ層ＮＦを形成する場合におけるリンドーズ量とキャリア量Ｑｎとの関係を示すグラフである。図９において、縦軸がキャリア量（個／ｃｍ^２）を示しており、横軸がリンドーズ量（個／ｃｍ^２）を示している。図９に示すように、リンドーズ量が多くなればなるほどキャリア量Ｑｎも大きくなっていることがわかる。図９中には複数種類のプロット（例えば、三角印、丸印、×印）が存在するが、これらはレーザアニール条件を変えていることに対応している。図９からわかることは、レーザアニール条件を変えても、リンの活性化率はばらつきが少ないことである。つまり、ｎ^＋型フィールドストップ層ＮＦを形成する場合、キャリア量Ｑｎは、ほぼリンドーズ量が決定されれば、レーザアニール条件によらないと考えることができる。したがって、所望のキャリア量Ｑｎを得るには、リンドーズ量を正確に制御すれば実現できることになる。

一方、ｐ^＋型コレクタ層ＰＣＬを形成するには、半導体基板にボロン（ホウ素）などのｐ型不純物を導入し、その後、レーザアニールでｐ型不純物を活性化することにより形成される。ここで、活性化したｐ型不純物が多くなれば、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア（正孔）量も多くなる。言い換えれば、ｐ型不純物を多く導入してもｐ型不純物の活性化量が少なければ、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア（正孔）量は少なくなる。

図１０は、ｐ^＋型コレクタ層ＰＣＬを形成する場合におけるボロンドーズ量とキャリア量Ｑｐとの関係を示すグラフである。図１０において、縦軸がキャリア量（個／ｃｍ^２）を示しており、横軸がボロンドーズ量（個／ｃｍ^２）を示している。図１０に示すように、ボロンドーズ量が多くなればなるほどキャリア量Ｑｐも大きくなっていることがわかる。図１０中には複数種類のプロット（例えば、三角印、丸印、×印）が存在するが、これらはレーザアニール条件を変えていることに対応している。図１０からわかることは、レーザアニール条件を変えると、ボロンの活性化率がばらつくことである。つまり、ｐ^＋型コレクタ層ＰＣＬを形成する場合、キャリア量Ｑｐは、ボロンドーズ量が決定されても、レーザアニール条件を変えるとばらつくと考えることができる。したがって、ｐ^＋型コレクタ層ＰＣＬを形成する場合、所望のキャリア量Ｑｐを得ようとして、ボロンドーズ量を正確に制御しても、活性化アニールの条件によってばらつくことがわかる。

以上より、（Ｑｐ／Ｑｎ）を所望の値に設定するように、ＱｐとＱｎを制御する場合、Ｑｎはドーズ量で正確に制御できる一方、Ｑｐはドーズ量だけでは正確に制御することができず、ばらつきが大きくなる。したがって、図７および図８から（Ｑｐ／Ｑｎ）が８になるように設定することが、オン電圧の低減とターンオフ損失の低減を両立する観点から望ましいが、図１０に示すように、Ｑｐは同じボロンドーズ量であっても、キャリア量Ｑｐが半分から倍程度ばらつくことを考慮すると、（Ｑｐ／Ｑｎ）の範囲を４以上１６以下のように幅をもたせる必要があることがわかる。この場合、（Ｑｐ／Ｑｎ）の範囲を４以上１６以下としても、充分にオン電圧の低減とターンオフ損失を低減することができ、ＩＧＢＴの高性能化を実現できる。言い換えれば、トレードオフの関係にあるオン電圧の低減とターンオフ損失の低減を同時に改善するには、正孔の注入効率を示す（Ｑｐ／Ｑｎ）の範囲を４以上１６以下に最適化することが必要であることがわかる。このように本実施の形態１における第１特徴点は、正孔の注入効率を示す（Ｑｐ／Ｑｎ）の範囲を４以上１６以下にすることにある。この第１特徴点により、トレードオフの関係にあるＩＧＢＴのオン電圧の低減とターンオフ損失を改善できる結果、高性能なＩＧＢＴを実現することができるのである。

以上の理由から、本実施の形態１では、（Ｑｐ／Ｑｎ）の範囲を４以上１６以下としている。具体的に、（Ｑｐ／Ｑｎ）の値の範囲を４以上１６以下とする場合、例えば、ｐ型コレクタ層ＰＣＬのキャリア量Ｑｐは、４．０×１０^１３〜８．０×１０^１３（個／ｃｍ^２）であり、ｎ型フィールドストップ層ＮＦのキャリア領域Ｑｎは、５×１０^１２〜１．０×１０^１３（個／ｃｍ^２）である。

本実施の形態１の第１特徴点は、正孔の注入効率を示す（Ｑｐ／Ｑｎ）の範囲を４以上１６以下にすることにあるが、実際に（Ｑｐ／Ｑｎ）の値を測定する方法について説明する。まず、第１の測定方法は、ＳＰＲである。ＳＰＲ(Spreading Resistance Profiling method)とは、広がり抵抗測定と呼ばれる測定方法である。この広がり抵抗測定法は、試料を斜めに研磨し、研磨面の探針（プローブ）を接触させ、その電気的に測定した抵抗からキャリア濃度を求める分析方法である。本実施の形態１では、広がり抵抗測定法によってｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦの深さ方向のキャリア濃度分布を求めることができる。そして、求めたキャリア濃度分布を深さで積分することにより、ｐ^＋型コレクタ層ＰＣＬのキャリア量Ｑｐとｎ^＋型フィールドストップ層ＮＦのキャリア量Ｑｎとを求めることができる。最後に、ｐ^＋型コレクタ層ＰＣＬのキャリア量Ｑｐとｎ^＋型フィールドストップ層ＮＦのキャリア量Ｑｎとの比をとることにより、正孔の注入効率を求めることができる。

続いて、第２の測定方法は、広がり抵抗顕微鏡を用いた測定方法である。広がり抵抗顕微鏡による測定方法は、ＳＳＲＭ（Scanning Spread Resistance Microscope）と呼ばれる。図１１は、広がり抵抗顕微鏡による測定原理を説明する図である。図１１に示すように、試料Ｓに電源Ｅによりバイアス電圧を印加し、カンチレバーＫＬに形成されている導電性探針Ｐを試料Ｓに接触させる。そして、導電性探針Ｐを通して流れる電流をワイドレンジ対数アンプＡＭＰによって計測することにより抵抗分布を得ることができる。そして、この抵抗分布からキャリア濃度を求める分析方法である。

広がり抵抗顕微鏡を用いた測定方法によれば、印加電圧が導電性探針Ｐの直下に集中するため、探針直下での不純物濃度が支配的な電流（広がり抵抗）を検出することができる。そして、計測範囲が１０ｐＡ〜０．１ｍＡのワイドレンジ対数アンプＡＭＰを使用しているので、幅広いキャリア濃度を測定することができる。さらに、導電性探針Ｐの接触抵抗を減らすため、バネ定数の大きなカンチレバーＫＬで高い荷重をかけて測定するので、キャリア濃度に依存した抵抗値を測定することができる利点がある。

次に、本実施の形態１における第２特徴点について説明する。本実施の形態１における第１特徴点は、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）をＱｐと、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）をＱｎとした場合、正孔の注入効率を（Ｑｐ／Ｑｎ）と仮定し、この（Ｑｐ／Ｑｎ）の値を４以上１６以下にすることに特徴がある。このように正孔の注入効率を調整することで、トレードオフの関係にあるオン電圧の低減とターンオフ損失の低減をバランスよく改善することができる。

ただし、オン電圧の低減だけの観点から考えると、図７に示すように、正孔の注入効率である（Ｑｐ／Ｑｎ）を大きくすればするほどオン電圧の低減を図ることができる。このメカニズムは、ｐ^＋型コレクタ層ＰＣＬからｎ⁻型ベース層ＮＢへの正孔の注入効率を大きくすれば、ｎ⁻型ベース層ＮＢに蓄積される正孔の量が増加し、この正孔の正電荷に引き寄せられるように電子がｎ⁻型ベース層ＮＢに集まる伝導度変調により、オン電圧が低減するというものである。したがって、オン電圧を低減するためのポイントは、ｎ⁻型ベース層ＮＢに蓄積される正孔の量を増やせばよいのである。このため、正孔の注入効率を高める他にも、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制することで、オン電圧の低減を実現することができると考えられる。

そこで、本実施の形態１の第２特徴点は、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制することに着目して実現されるものである。具体的に本実施の形態１における第２特徴点は、図４および図５に示すように、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間にｎ型半導体層からなるｎ型ホールバリア層ＮＨＢを設けることにある。このｎ型ホールバリア層ＮＨＢは、ｎ⁻型ベース層ＮＢよりもｎ型不純物の不純物濃度が高い領域として形成されている。したがって、ｎ⁻型ベース層ＮＢに蓄積された正孔がｐ型チャネル形成層ＰＣＨへ流出することを抑制できるのである。この結果、ｎ⁻型ベース層ＮＢには、正孔が多く蓄積されることになり、ＩＧＢＴのオン動作時における伝導度変調を高めることができる。このことから、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間に、ｎ⁻型ベース層ＮＢよりも不純物濃度の高いｎ型ホールバリア層ＮＨＢを設けるという本実施の形態１の第２特徴点により、ＩＧＢＴのオン電圧をさらに低減することができる。

ここで、ｎ⁻型ベース層ＮＢよりも不純物濃度の高いｎ型ホールバリア層ＮＨＢを設けることにより、ｎ⁻型ベース層ＮＢに蓄積された正孔がｐ型チャネル形成層ＰＣＨへ流出することを抑制できることは、ｎ^＋型フィールドストップ層ＮＦの機能から類推することができる。すなわち、ｎ^＋型フィールドストップ層ＮＦのキャリア量Ｑｎを大きくすると、ｐ^＋型コレクタ層ＰＣＬからの正孔の注入効率を制限できるということから、ｎ型半導体領域の不純物濃度を高めると、正孔の通過を抑制できることがわかる。このため、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間に、ｎ⁻型ベース層ＮＢよりも不純物濃度の高いｎ型ホールバリア層ＮＨＢを設けると、ｎ⁻型ベース層ＮＢからｐ型チャネル形成層ＰＣＨに流出する正孔の量を制限できると考えられるのである。すなわち、本実施の形態１の第２特徴点は、ｎ⁻型ベース層ＮＢから流出する正孔の量を低減する観点からなされたものであり、ｎ⁻型ベース層ＮＢよりもｎ型不純物の不純物濃度の高いｎ型ホールバリア層ＮＨＢを設ける点にある。

続いて、本実施の形態１の第３特徴点について説明する。上述したように、本実施の形態１の第２特徴点は、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間に、ｎ⁻型ベース層ＮＢよりも不純物濃度の高いｎ型ホールバリア層ＮＨＢを設ける点にあるが、このｎ型ホールバリア層ＮＨＢを設ける副作用としてＩＧＢＴでラッチアップ現象が生じやすくなることが挙げられる。

まず、ＩＧＢＴのラッチアップ現象について図５を参照しながら説明する。図５において、コレクタ電極ＣＬＥに高電位を印加し、ＩＧＢＴのエミッタ電極ＥＥに低電位を印加した状態で、ゲート配線ＧＬを介して電界効果トランジスタＴｒ３のゲート電極Ｇにしきい値以上のゲート電圧を印加する。すると、電界効果トランジスタＴｒ３がオンして、ｐｎｐバイポーラトランジスタＴｒ１のベース電流が流れる。この結果、ｐｎｐバイポーラトランジスタＴｒ１が接続されているＩＧＢＴのコレクタ電極ＣＬＥとＩＧＢＴのエミッタ電極ＥＥの間に電流が流れる。このようにして、ＩＧＢＴがオンする。

このとき、ＩＧＢＴのコレクタ電極ＣＬＥからＩＧＢＴのエミッタ電極ＥＥに流れる電流は、コレクタ電極ＣＬＥからｐ型チャネル形成層ＰＣＨを通って、コンタクトホールＣ１に埋め込まれるように形成されているエミッタ電極ＥＥへ流れる。したがって、ＩＧＢＴのコレクタ電極ＣＬＥからＩＧＢＴのエミッタ電極ＥＥに流れる電流は、ｐ型チャネル形成層ＰＣＨの抵抗を通過することになる。このｐ型チャネル形成層ＰＣＨは、ｎ^＋型エミッタ層ＮＥ、ｐ型チャネル形成層ＰＣＨおよびｎ⁻型ベース層ＮＢ（ｎ型ホールバリア層ＮＨＢを含む）から寄生的に形成されるｎｐｎバイポーラトランジスタＴｒ２のベースとして機能する。このため、ｐ型チャネル形成層ＰＣＨの抵抗（ｎｐｎバイポーラトランジスタＴｒ２のベース抵抗）が大きくなると、この抵抗を流れる電流による電圧降下が大きくなり、ｎｐｎバイポーラトランジスタＴｒ２のベース（ｐ型チャネル形成層ＰＣＨ）−エミッタ（ｎ^＋型エミッタ層ＮＥ）間が順バイアスされてｎｐｎバイポーラトランジスタＴｒ２がオンする。すると、ｎ⁻型ベース層ＮＢ（ｎ型ホールバリア層ＮＨＢ）からｐ型チャネル形成層ＰＣＨを介してｎ^＋型エミッタ層ＮＥにｎｐｎバイポーラトランジスタＴｒ２のコレクタ電流が流れる。そして、ｎｐｎバイポーラトランジスタＴｒ２のコレクタ電流は、ｐｎｐバイポーラトランジスタＴｒ１のベース電流となることから、さらに、ＩＧＢＴのコレクタ電極ＣＬＥからＩＧＢＴのエミッタ電極ＥＥに流れる電流が大きくなる。

そして、ｎｐｎバイポーラトランジスタＴｒ２のコレクタ電流は、ｐｎｐバイポーラトランジスタＴｒ１のベース電流となり、このｐｎｐバイポーラトランジスタＴｒ１のベース電流は、電界効果トランジスタＴｒ３をオフしても流れ続けることになる。すなわち、寄生的なｎｐｎバイポーラトランジスタＴｒ２がオンすることにより、電界効果トランジスタＴｒ３では制御できない電流がｐｎｐバイポーラトランジスタＴｒ１のベース電流として流れることになる。その結果、電界効果トランジスタＴｒ３をオフしても、ＩＧＢＴのコレクタ電極ＣＬＥとＩＧＢＴのエミッタ電極ＥＥ間にＩＧＢＴが破壊に至るまで、電流が流れ続ける。この現象がラッチアップ現象である。

ラッチアップ現象の原因は、寄生的なｎｐｎバイポーラトランジスタＴｒ２がオンすることにあり、この寄生的なｎｐｎバイポーラトランジスタＴｒ２がオンしやすくなるのは、ｐ型チャネル形成層ＰＣＨの抵抗（ｎｐｎバイポーラトランジスタＴｒ２のベース抵抗）が大きくなる場合である。したがって、ラッチアップ現象を防止するため、ＩＧＢＴでは、ｐ型チャネル形成層ＰＣＨの抵抗を小さくして、ｎｐｎバイポーラトランジスタＴｒ２がオンしにくくする必要がある。このことから、ｐ型チャネル形成層ＰＣＨに達するコンタクトホールＣ１とｐ型チャネル形成層ＰＣＨの間でオーミック接続をとり、抵抗を小さくするため、コンタクトホールＣ１の底部下のｐ型チャネル形成層ＰＣＨ内にｐ^＋型コンタクト層ＰＣを設けている。つまり、ｐ^＋型コンタクト層ＰＣは、ラッチアップ現象を防止するようにｐ型チャネル形成層ＰＣＨの抵抗を小さくする機能を有しており、ｐ型チャネル形成層ＰＣＨよりもｐ型不純物の不純物濃度が大きくなるように形成されている。

この場合でも、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢの間には、ｐ型チャネル形成層ＰＣＨが存在している。このとき、ｎ型不純物の不純物濃度がｎ⁻型ベース層ＮＢよりも高いｎ型ホールバリア層ＮＨＢを形成すると、このｎ型ホールバリア層ＮＨＢと接触するｐ型チャネル形成層ＰＣＨの抵抗が上昇するのである。このメカニズムについて説明する。ｐ型チャネル形成層ＰＣＨはｐ型半導体層であり、ｎ型ホールバリア層ＮＨＢはｎ型半導体層であることから、ｐ型チャネル形成層ＰＣＨとｎ型ホールバリア層ＮＨＢの境界にはｐｎ接合が形成される。このｐｎ接合において、ｎ型ホールバリア層ＮＨＢを形成すると、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨとのｐｎ接合よりもｎ型半導体層の電子濃度が大きくなる。ｐｎ接合では、例えば、ｐｎ接合を形成するｎ型半導体層の電子濃度（多数キャリア）とｐ型半導体層の電子濃度（少数キャリア）の濃度差による拡散が起ころうとする。つまり、ｎ型半導体層の電子濃度とｐ型半導体層の電子濃度差を緩和しようとする方向に拡散が起ころうとする。一方、ｐｎ接合では、空乏層が生じ、この空乏層による電界も発生する。ｐｎ接合では濃度差による拡散と空乏層による電界が反対方向に働き、濃度差による拡散と空乏層による電界が均衡している。この均衡状態を実現するように空乏層の幅が決定されている。このことから、ｎ型ホールバリア層ＮＨＢを形成するということは、ｐｎ接合におけるｎ型半導体層の電子濃度が高くなることを意味し、濃度差による拡散傾向が強くなる。したがって、この濃度差による拡散と均衡するための空乏層電界は大きくなる。空乏層内の電界を大きくすることは、空乏層の幅が大きくなることを意味する。すなわち、ｐ型チャネル形成層ＰＣＨに形成される空乏層が延びることになる。空乏層は電気的に絶縁領域として機能することから、空乏層の幅が大きくなるということは、ｐ型チャネル形成層ＰＣＨの抵抗が大きくなることを意味する。したがって、ｎ型ホールバリア層ＮＨＢを形成すると、ｐ型チャネル形成層ＰＣＨの抵抗が上昇し、寄生的に存在するｎｐｎバイポーラトランジスタＴｒ２がオンしやすくなるのである。

そこで、本実施の形態１では、図５に示すように、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢの間にｐ型ラッチアップ防止層ＰＬを設けている。このｐ型ラッチアップ防止層ＰＬを設ける点が本実施の形態１の第３特徴点である。つまり、本実施の形態１では、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢとの間に、ｐ型チャネル形成層ＰＣＨよりもｐ型不純物の不純物濃度の高いｐ型ラッチアップ防止層ＰＬを設けているのである。このようにｐ型チャネル形成層ＰＣＨよりも不純物濃度の高いｐ型ラッチアップ防止層ＰＬを設けることにより、寄生的なｎｐｎバイポーラトランジスタＴｒ２のベース抵抗を低減することができる。すなわち、ｐ型ラッチアップ防止層ＰＬは、ＩＧＢＴに生じるラッチアップ現象を抑制する機能を有し、特に、ｎ型ホールバリア層ＮＨＢを設けても、ＩＧＢＴにラッチアップが生じないようにすることができる。このｐ型ラッチアップ防止層ＰＬの不純物濃度は、ｐ型チャネル形成層ＰＣＨよりも高く、かつ、ｐ^＋型コンタクト層ＰＣよりも低くなるように設定されている。

次に、本実施の形態１の第４特徴点について説明する。図１２は、本実施の形態１における第４特徴点を示す図である。図１２に示すように、本実施の形態１における第４特徴点は、ゲート電極Ｇを埋め込んでいるトレンチＴＲを、ｎ型ホールバリア層ＮＨＢを貫通してｎ⁻型ベース層ＮＢに達するように深く形成している点である。具体的には、例えば、トレンチＴＲの底部がｐ型チャネル形成層ＰＣＨの深さの２倍以上深い位置に存在するように形成されている。今までの説明では、第４特徴点を有さないＩＧＢＴの構成について説明したが、ここでは、本実施の形態１の第４特徴点を有するようにＩＧＢＴを構成することにより、さらなる利点を有することを説明する。

以下に、本実施の形態１における第４特徴点の利点について説明する。まず、上述したように、ｎ⁻型ベース層ＮＢとｐ型チャネル形成層ＰＣＨの間にｎ型ホールバリア層ＮＨＢを設けている。このｎ型ホールバリア層ＮＨＢは、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制する機能を有しており、正孔の流出を抑制する観点からは、ｎ型ホールバリア層ＮＨＢの不純物濃度は高いことが望ましい。

しかし、ｎ型ホールバリア層ＮＨＢの不純物濃度を高くしすぎると、ラッチアップ現象が生じやすくなるとともに、ＩＧＢＴをオフした際、ｎ型ホールバリア層ＮＨＢとｐ型チャネル形成層ＰＣＨ（ｐ型ラッチアップ防止層ＰＬ）との境界に形成されるｐｎ接合からｎ⁻型ベース層ＮＢに延びる空乏層の幅が小さくなってしまう。すなわち、ｎ型ホールバリア層ＮＨＢの不純物濃度が高濃度になると空乏層の延びが抑制される結果、ｎ型ホールバリア層ＮＨＢを通過してｎ⁻型ベース層に延びる空乏層の幅が小さくなる。このことは、ｎ⁻型ベース層ＮＢ全体が空乏化しなくなることを意味し、ｎ⁻型ベース層ＮＢに残存する正孔のうち空乏層外に残存する正孔の量が多くなり、この正孔がＩＧＢＴの外部に掃き出されるまでの時間が長くなってしまうのである。つまり、ｎ型ホールバリア層ＮＨＢの不純物濃度を高くしすぎると、ターンオフ損失が大きくなる副作用が存在する。以上のことから、ｎ型ホールバリア層ＮＨＢの不純物濃度を高くしすぎることはできない。

そこで、本実施の形態１では、さらに、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制する構造を採用している。この構造が本実施の形態１の第４特徴点であり、ゲート電極Ｇを埋め込んでいるトレンチＴＲを、ｎ型ホールバリア層ＮＨＢを貫通してｎ⁻型ベース層ＮＢに達するように深く形成するようにするものである。図１２は、本実施の形態１における第４特徴点を示す図である。まず、ゲート電極Ｇに正電圧を印加してＩＧＢＴをターンオンする。この場合、図１２に示すように、ゲート電極Ｇに正電圧を印加していることから、トレンチＴＲの底部で接触しているｎ⁻型ベース層ＮＢから、トレンチＴＲの底部の周辺領域に電子が集まり蓄積領域が形成される。この蓄積領域はｎ型不純物濃度が高くなるので、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制する機能を有することになる。特に、蓄積領域のｎ型不純物濃度がｎ型ホールバリア層ＮＨＢの不純物濃度よりも高くなると、ｎ型ホールバリア層ＮＨＢよりも正孔の流出を抑制する機能が大きくなる。このことは、ｎ⁻型ベース層ＮＢに蓄積される正孔の量が多くなることを意味し、その結果、ＩＧＢＴのオン電圧を低減することができるのである。

さらに、ＩＧＢＴをターンオフした場合を考えると、ゲート電極Ｇに例えばＧＮＤ電圧が印加される。したがって、ゲート電極Ｇは正電圧となっていないことから、ＩＧＢＴのオン時に形成されていた蓄積領域は消滅する。つまり、ＩＧＢＴのターンオフ時には、トレンチＴＲの底部の周辺領域に形成されている蓄積領域が消滅するのである。このことは、ＩＧＢＴのターンオフ時、ｎ⁻型ベース層ＮＢに形成される空乏層の延びを不純物濃度の高い蓄積領域によって阻害されないことを意味する。このため、ＩＧＢＴをターンオフした場合、ｎ⁻型ベース層ＮＢ全体に空乏層が延びる結果、ターンオフ損失を低減できるのである。以上のことから、ゲート電極Ｇを埋め込んでいるトレンチＴＲを、ｎ型ホールバリア層ＮＨＢを貫通してｎ⁻型ベース層ＮＢに達するように深く形成する第４特徴点によれば、さらなるターンオフ損失を増大させることなく、ＩＧＢＴのオン電圧を低減することができる。

本実施の形態１では、上述したように第１特徴点から第４特徴点を有しているが、第１特徴点から第４特徴点のすべてを有する必要はない。ただし、第１特徴点から第４特徴点のすべてを備えるＩＧＢＴによれば、最もオン電圧の低減とターンオフ損失の低減とを両立することができ、最も高性能なＩＧＢＴを提供することができる。以下では、第１特徴点から第４特徴点をすべて備えるＩＧＢＴが最も高性能であることについて説明する。

図１３は、ＩＧＢＴの構造を変えて、オン電圧とターンオフ下降時間（ターンオフ損失）との関係をプロットした図である。図１３において、縦軸はオン電圧（Ｖ）を示しており、横軸はターンオフ下降時間（ｎｓ）を示している。このとき、オン電圧が小さく、かつ、ターンオフ下降時間の短いＩＧＢＴが高性能であることから、図１３の原点に近い領域の方がＩＧＢＴの高性能化を実現できることを意味している。

図１３において、まず、条件Ａ〜条件Ｄについて説明する。条件Ａは、正孔の注入効率を示す（Ｑｐ／Ｑｎ）を（Ｑｐ／Ｑｎ）≒１とする条件を示しており、条件Ｂは、正孔の注入効率を（Ｑｐ／Ｑｎ）≒２とする条件を示している。同様に、条件Ｃは、正孔の注入効率を示す（Ｑｐ／Ｑｎ）を（Ｑｐ／Ｑｎ）≒２０とする条件を示しており、条件Ｄは、正孔の注入効率を（Ｑｐ／Ｑｎ）≒１０とする条件を示している。この条件Ａ〜条件Ｄのうち、図１３に示すように、条件Ｄが最もグラフの原点に近くなっていることがわかる。つまり、条件Ｄである（Ｑｐ／Ｑｎ）≒１０とすると、オン電圧の低減とターンオフ下降時間の低減を最も両立することができるのである。このことは、まず、本実施の形態１の第１特徴点である４≦（Ｑｐ／Ｑｎ）≦１６とすることにより、ＩＧＢＴの高性能化を実現することができることがわかる。

続いて、条件（１）〜条件（４）について説明する。条件（１）は、ＩＧＢＴの構造において、第２特徴点であるｎ型ホールバリア層ＮＨＢを形成し（ＨＢ有）、かつ、第４特徴点であるトレンチＴＲの深さをｎ⁻型ベース層ＮＢに達するように深く形成する場合を示している。条件（２）は、ＩＧＢＴの構造において、第２特徴点であるｎ型ホールバリア層ＮＨＢを形成するが（ＨＢ有）、トレンチＴＲの深さは通常の深さとするものである。条件（３）は、ＩＧＢＴの構造において、ｎ型ホールバリア層ＮＨＢを形成せず（ＨＢ無）、かつ、トレンチＴＲの深さを通常の深さにし、かつ、間引き構造とするものである。条件（４）は、ＩＧＢＴの構造において、ｎ型ホールバリア層ＮＨＢを形成せず（ＨＢ無）、かつ、トレンチＴＲの深さも通常とする場合を示している。

ここで、条件（３）に示す間引き構造とは、図１４に示す構造である。すなわち、複数のトレンチＴＲの間に間引くように、エミッタ電極ＥＥと接続するコンタクトホールＣ１、ｐ^＋型コンタクト層ＰＣおよびｎ^＋型エミッタ層ＮＥを形成しないのである。つまり、ＩＧＢＴを構成するセルを間引く構造である。この構造によれば、正孔がｎ⁻型ベース層ＮＢからエミッタ電極ＥＥに抜ける経路が少なくなるので、ＩＧＢＴのオン動作時に、ｎ⁻型ベース層ＮＢに蓄積される正孔の量が増加し、伝導度変調によるオン電圧の低減を図ることができる。つまり、ＩＧＢＴの間引き構造とは、オン電圧の低減を実現するための1つの構造である。

図１３に示すように、条件Ａ〜条件Ｄのうち、ＩＧＢＴを最も高性能化することができる条件Ｄについて考えてみる。条件Ｄを満たすＩＧＢＴの構造のうち、さらに、条件（１）〜条件（３）を付加する場合を考える。すると、図１３に示すように、条件（１）が最もグラフの原点に近い位置にプロットされ、ＩＧＢＴを高性能することができることがわかる。つまり、ＩＧＢＴの構造を条件Ｄで、かつ、条件（１）を満たすように形成すると、最もＩＧＢＴを高性能化することができる。すなわち、ＩＧＢＴの構造を本実施の形態１における第１特徴点、第２特徴点および第４特徴点を備える構造とすることにより、オン電圧の低減とターンオフ下降時間の短縮を実現できる高性能なＩＧＢＴを提供できるのである。このとき、本実施の形態１における第３特徴点を備えることにより、ラッチアップを防止できる信頼性の高いＩＧＢＴを提供することができる。

なお、上記はオン電圧の低減とターンオフ下降時間の短縮を優先した場合について述べたが、さらに負荷短絡耐量を確保したい場合は、条件（３）のような間引き構造も併用することが望ましい。間引き構造は、ＩＧＢＴ導通時に負荷が短絡した時のＭＯＳＦＥＴ（図５の電界効果トランジスタＴｒ３に相当）の飽和電流によって決まる大電流（飽和電流）を小さくする効果がある。そのため、飽和電流に達したＩＧＢＴが破壊するまでの時間（短絡耐量）を長くすることができるからである。

本実施の形態１における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。

まず、ｎ⁻型ベース層ＮＢからなる半導体基板を用意する。ｎ⁻型ベース層ＮＢからなる半導体基板は、例えば、ＦＺ法（Floating zone method）で形成することができる。ＦＺ法とは、シリコン単結晶を成長させる手法の一種である。具体的には、アルゴンガス雰囲気中で、多結晶シリコンインゴッドの一方を種結晶（単結晶片）に接触させ、高周波電圧を加えたコイルで多結晶シリコンインゴッドを帯状に加熱溶融、帯状領域を種結晶領域から移動させてインゴッド全体を徐々に単結晶化する方法である。

次に、図１５に示すように、ｎ⁻型ベース層ＮＢ（半導体基板）の主面（表面）に酸化シリコン膜１０を形成し、その後、酸化シリコン膜１０上に窒化シリコン膜１１を形成する。酸化シリコン膜１０は、例えば、熱酸化法を使用することにより形成することができ、窒化シリコン膜１１は、例えば、ＣＶＤ（Chemical Vapor Deposition）法で形成することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、窒化シリコン膜１１をパターニングする。窒化シリコン膜１１のパターニングは、素子分離領域を形成する領域を開口するように行なわれる。

続いて、パターニングした窒化シリコン膜１１上にレジスト膜Ｒ１を塗布する。そして、フォトリソグラフィ技術により、このレジスト膜Ｒ１をパターニングする。レジスト膜Ｒ１のパターニングは、ｎ型ホールバリア層ＮＨＢを形成する領域を開口するように行なわれる。その後、パターニングしたレジスト膜Ｒ１をマスクにしたイオン注入法により、セル領域にｎ型ホールバリア層ＮＨＢを形成する。ｎ型ホールバリア層ＮＨＢは、リンなどのｎ型不純物をイオン注入法でｎ⁻型ベース層ＮＢに導入することにより行なわれる。このｎ型ホールバリア層ＮＨＢは、ｎ⁻型ベース層ＮＢよりもｎ型不純物の不純物濃度が高い領域として形成される。

次に、図１６に示すように、パターニングしたレジスト膜Ｒ１を除去した後、さらに、半導体基板上にレジスト膜Ｒ２を塗布する。そして、このレジスト膜Ｒ２に対して、露光・現像を施すことにより、レジスト膜Ｒ２をパターニングする。レジスト膜Ｒ２のパターニングは、ｐ型ウェルを形成する領域を開口するように行なわれる。その後、パターニングしたレジスト膜Ｒ２をマスクにしたイオン注入法により、ｐ型ウェルＰＷＬを形成する。ｐ型ウェルＰＷＬは、ボロンなどのｐ型不純物をｎ⁻型ベース層ＮＢに導入することにより行なわれる。

続いて、図１７に示すように、パターンニングしたレジスト膜Ｒ２を除去した後、酸化シリコン膜１０とパターニングした窒化シリコン膜１１を使用して素子分離領域ＬＯを形成する。素子分離領域ＬＯは、例えば、選択酸化法により形成されるが、その他の方法として、ＳＴＩ法を用いて形成することもできる。

次に、図１８に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、トレンチ（ゲートトレンチ）ＴＲを形成する。このとき、トレンチＴＲの底部がｎ型ホールバリア層ＮＨＢ内に存在するように形成してもよいし、本実施の形態１における第４特徴点を実現するために、トレンチＴＲは、ｎ型ホールバリア層ＮＨＢを貫通してｎ⁻型ベース層ＮＢに達するように形成してもよい。以下の説明では、トレンチＴＲの底部がｎ型ホールバリア層ＮＨＢ内に存在するように形成することを前提として説明する。

その後、図１９に示すように、トレンチＴＲを形成した半導体基板の表面にゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成され、例えば熱酸化法を使用して形成することができる。ただし、ゲート絶縁膜ＧＯＸは、酸化シリコン膜に限定されるものではなく種々変更可能であり、例えば、ゲート絶縁膜ＧＯＸを酸窒化シリコン膜（ＳｉＯＮ）としてもよい。すなわち、ゲート絶縁膜ＧＯＸと半導体基板との界面に窒素を偏析させる構造としてもよい。酸窒化シリコン膜は、酸化シリコン膜に比べて膜中における界面準位の発生を抑制したり、電子トラップを低減する効果が高い。したがって、ゲート絶縁膜ＧＯＸのホットキャリア耐性を向上でき、絶縁耐性を向上させることができる。また、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通しにくい。このため、ゲート絶縁膜ＧＯＸに酸窒化シリコン膜を用いることにより、ゲート電極中の不純物が半導体基板側に拡散することに起因するしきい値電圧の変動を抑制することができる。酸窒化シリコン膜を形成するのは、例えば、半導体基板をＮＯ、ＮＯ_２またはＮＨ_３といった窒素を含む雰囲気中で熱処理すればよい。また、半導体基板の表面に酸化シリコン膜からなるゲート絶縁膜ＧＯＸを形成した後、窒素を含む雰囲気中で半導体基板を熱処理し、ゲート絶縁膜ＧＯＸと半導体基板との界面に窒素を偏析させることによっても同様の効果を得ることができる。

また、ゲート絶縁膜ＧＯＸは、例えば酸化シリコン膜より誘電率の高い高誘電率膜から形成してもよい。従来、絶縁耐性が高い、シリコン−酸化シリコン界面の電気的・物性的安定性などが優れているとの観点から、ゲート絶縁膜ＧＯＸとして酸化シリコン膜が使用されている。しかし、素子の微細化に伴い、ゲート絶縁膜ＧＯＸの膜厚について、極薄化が要求されるようになってきている。このように薄い酸化シリコン膜をゲート絶縁膜ＧＯＸとして使用すると、ＩＧＢＴのチャネルを流れる電子が酸化シリコン膜によって形成される障壁をトンネルしてゲート電極に流れる、いわゆるトンネル電流が発生してしまう。

そこで、酸化シリコン膜より誘電率の高い材料を使用することにより、容量が同じでも物理的膜厚を増加させることができる高誘電率膜が使用されるようになってきている。高誘電率膜によれば、容量を同じにしても物理的膜厚を増加させることができるので、リーク電流を低減することができる。特に、窒化シリコン膜も酸化シリコン膜よりも誘電率の高い膜であるが、本実施の形態１では、この窒化シリコン膜よりも誘電率の高い高誘電率膜を使用することが望ましい。

例えば、窒化シリコン膜よりも誘電率の高い高誘電率膜として、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ_２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様の効果が得られる。

続いて、図２０に示すように、トレンチＴＲの内部を含む半導体基板上にポリシリコン膜を形成する。このポリシリコン膜にはリンなどのｎ型不純物が導入されており、例えば、ＣＶＤ法で形成することができる。このリンを導入したポリシリコン膜は、トレンチＴＲを埋め込んで、かつ、半導体基板上に形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、リンを導入したポリシリコン膜をパターニングする。このパターニングにより、セル領域に形成されているトレンチＴＲを埋め込むようにゲート電極Ｇが形成され、ゲート配線引き出し領域にトレンチＴＲから半導体基板上に延在するゲート引き出し線ＧＨが形成される。

次に、図２１に示すように、ゲート電極Ｇを形成した半導体基板上にポリシリコン膜を形成する。このポリシリコン膜には導電型不純物は導入されない。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、ポリシリコン膜をパターニングする。これにより、温度検知ダイオード形成領域に導体膜ＣＦを形成することができる。

続いて、図２２に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域にｐ型チャネル形成層ＰＣＨを形成する。ｐ型チャネル形成層ＰＣＨは、ボロンなどのｐ型不純物をｎ型ホールバリア層ＮＨＢに導入することにより形成することができる。その後、再び、フォトリソグラフィ技術およびイオン注入法を使用することにより、セル領域にｎ^＋型エミッタ層ＮＥを形成し、ターミネーション領域にｎ^＋型半導体層ＮＲを形成する。すなわち、セル領域において、ｐ型チャネル形成層ＰＣＨの上層にある半導体基板の表面にリンなどのｎ型不純物を導入することにより、ｎ^＋型エミッタ層ＮＥを形成する。同様に、温度検知ダイオード形成領域においては、導体膜にｎ型不純物を導入することにより、ｎ型半導体層Ｎ１およびｎ型半導体層Ｎ２を形成する。

次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、温度検知ダイオード形成領域にｐ型半導体層Ｐ１およびｐ型半導体層Ｐ２を形成する。具体的に、導体膜にボロンなどのｐ型不純物を導入することにより、ｐ型半導体層Ｐ１およびｐ型半導体層Ｐ２が形成される。これにより、温度検知ダイオード形成領域には、温度検知ダイオードとなるｐｎ接合ダイオードが形成される。

そして、図２３に示すように、半導体基板の表面上に層間絶縁膜ＩＬ１を形成する。層間絶縁膜ＩＬ１は、例えば、ＰＳＧ（phospho silicate glass）膜とＳＯＧ（spin on glass）膜の積層膜から形成される。その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１を貫通する溝をセル領域に形成する。そして、この溝から露出する半導体基板をエッチングすることによりトレンチＴＲ間にコンタクトホールＣ１を形成する。このコンタクトホールＣ１は、層間絶縁膜ＩＬ１を貫通し、かつ、ｐ型チャネル形成層ＰＣＨに達するように形成される。

次に、フォトリソグラフィ技術およびイオン注入法を使用することにより、コンタクトホールＣ１の底部直下のｐ型チャネル形成層ＰＣＨ内にｐ^＋型コンタクト層ＰＣを形成する。このｐ^＋型コンタクト層ＰＣは、ボロンなどのｐ型不純物をｐ型チャネル形成層に導入することにより形成され、ｐ^＋型コンタクト層ＰＣの不純物濃度は、ｐ型チャネル形成層の不純物濃度よりも高くなっている。

その後、図２４に示すように、再び、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐ^＋型コンタクト層ＰＣの下層にｐ型ラッチアップ防止層ＰＬを形成する。このｐ型ラッチアップ防止層ＰＬは、ｐ型チャネル形成層ＰＣＨ内にボロンなどのｐ型不純物を導入することにより形成され、ｐ型ラッチアップ防止層ＰＬの不純物濃度がｐ型チャネル形成層ＰＣＨの不純物濃度よりも高く、ｐ^＋型コンタクト層ＰＣの不純物濃度よりも低くなるように形成されている。このｐ型ラッチアップ防止層ＰＬは、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢとの間に形成される。そして、ｐ型ラッチアップ防止層ＰＬは、ｐ^＋型コンタクト層ＰＣに接触し、かつ、ｎ型ホールバリア層ＮＨＢにも接触するように形成される。

続いて、図２５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬ１にコンタクトホールＣ２〜Ｃ４を形成する。具体的には、ゲート配線引き出し領域にコンタクトホールＣ２を形成し、このコンタクトホールＣ２の底部にゲート引き出し線ＧＨが露出するようにする。同様に、温度検知ダイオード形成領域にコンタクトホールＣ３を形成し、このコンタクトホールＣ３の底部にｎ型半導体層Ｎ１が露出するものと、コンタクトホールＣ３の底部にｐ型半導体層Ｐ２が露出するものを形成する。さらに、ターミネーション領域にコンタクトホールＣ４を形成し、このコンタクトホールＣ４の底部にｐ型ウェルＰＷＬが露出するものや、コンタクトホールＣ４の底部にｎ^＋型半導体層ＮＲが露出するものを形成する。

その後、コンタクトホールＣ１〜Ｃ４内を含む層間絶縁膜ＩＬ１上にチタンタングステン膜１２を形成する。チタンタングステン膜１２はバリア導体膜として機能する膜であり、例えば、スパッタリング法を使用することにより形成することができる。そして、チタンタングステン膜１２上にアルミニウム膜１３を形成する。アルミニウム膜１３は、例えば、スパッタリング法を使用して形成することができ、アルミニウム膜１３に代えてアルミニウムシリコン（ＡｌＳｉ）膜から形成してもよい。なお、バリア導体膜は、チタンタングステン膜に限定されるものではなく、チタン膜やモリブデンシリサイド膜から形成してもよい。

次に、フォトリソグラフィ技術およびエッチング技術を使用することにより、チタンタングステン膜１２とアルミニウム膜１３との積層膜をパターニングする。これにより、セル領域では、チタンタングステン膜１２とアルミニウム膜１３の積層膜からなるエミッタ電極ＥＥが形成される。ゲート配線引き出し領域においては、チタンタングステン膜１２とアルミニウム膜１３からなるゲート配線ＧＬが形成され、温度検知ダイオード形成領域においては、チタンタングステン膜１２とアルミニウム膜１３からなるカソード電極ＣＥおよびアノード電極ＡＥが形成される。同様に、ターミネーション領域においては、チタンタングステン膜１２とアルミニウム膜１３からなるガードリングＧＲが形成される。

続いて、図２６に示すように、半導体基板上に表面保護膜（パッシベーション膜）ＰＶを形成する。この表面保護膜は、例えば、ポリイミド樹脂から形成することができる。そして、表面保護膜ＰＶに開口部を設ける。具体的に、セル領域ではエミッタ電極ＥＥの一部が露出され、ゲート配線引き出し領域では、ゲート配線（ゲートパッドを含む）ＧＬの一部が露出される。同様に、温度検知ダイオード形成領域においては、アノード電極ＡＥおよびカソード電極ＣＥが露出される。

次に、図２７に示すように、半導体基板上に形成された表面保護膜ＰＶ上に補強板ＳＨを貼り付ける。この補強板ＳＨは、例えば、ガラス基板から構成されている。そして、半導体基板の裏面（ｎ⁻型ベース層ＮＢが露出する面）を研削する。その後、図２８に示すように、半導体基板の裏面にｎ^＋型フィールドストップ層ＮＦを形成する。ｎ^＋型フィールドストップ層ＮＦは、半導体基板の裏面にイオン注入法を用いてリンなどのｎ型不純物を導入することにより形成される。その後、導入したｎ型不純物を活性化させるため、レーザアニールを実施する。レーザアニールによれば、局所的に加熱することができるので、半導体基板の表面（主面）に形成されている構造に熱処理によるダメージを与えることなく、ｎ^＋型フィールドストップ層ＮＦに導入されているｎ型不純物を活性化することができる。

続いて、図２９に示すように、半導体基板の裏面にｐ^＋型コレクタ層ＰＣＬを形成する。ｐ^＋型コレクタ層ＰＣＬは、半導体基板の裏面にイオン注入法を用いてボロンなどのｐ型不純物を導入することにより形成される。その後、導入したｐ型不純物を活性化させるため、レーザアニールを実施する。レーザアニールによれば、局所的に加熱することができるので、半導体基板の表面（主面）に形成されている構造に熱処理によるダメージを与えることなく、ｐ^＋型コレクタ層ＰＣＬに導入されているｐ型不純物を活性化することができる。

本実施の形態１では、ｎ^＋型フィールドストップ層ＮＦを形成するためのｎ型不純物の導入およびレーザアニールと、ｐ^＋型コレクタ層ＰＣＬを形成するためのｐ型不純物の導入およびレーザアニールを調整する。これにより、ｐ^＋型コレクタ層ＰＣＬ内に存在するキャリア量（正孔量）Ｑｐと、ｎ^＋型フィールドストップ層ＮＦ内に存在するキャリア量（電子量）Ｑｎの比である（Ｑｐ／Ｑｎ）の値を４以上１６以下になるように形成する。

次に、図３０に示すように、半導体基板の裏面にニッケルシリサイド膜ＮＳを形成する。ニッケルシリサイド膜ＮＳは、半導体基板の裏面に、例えば、スパッタリング法により、ニッケル膜を形成した後、このニッケル膜に対してレーザアニールを実施することにより形成される。ニッケルシリサイド膜ＮＳは耐湿性向上のために形成される。本実施の形態１では、ニッケルシリサイド膜ＮＳを形成しているが、ニッケルシリサイド膜ＮＳを形成しなくてもよい。

続いて、図３１に示すように、半導体基板の裏面にコレクタ電極ＣＬＥを形成する。このコレクタ電極ＣＬＥは、例えば、チタン（Ｔｉ）膜／ニッケル（Ｎｉ）膜／金（Ａｕ）膜の積層膜や、アルミニウム（Ａｌ）膜／チタン（Ｔｉ）膜／ニッケル（Ｎｉ）膜／金（Ａｕ）膜の積層膜から形成される。そして、最後に補強板ＳＨを剥がすことにより、本実施の形態１における半導体装置を製造することができる。

（実施の形態２）
前記実施の形態１では、ｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦとをイオン注入法で半導体基板内に導電型不純物を導入した後、導入した導電型不純物をレーザアニールで活性化して形成する例について説明した。本実施の形態２では、ｐ^＋型コレクタ層ＰＣＬを半導体基板として形成し、かつ、ｎ^＋型フィールドストップ層ＮＦを半導体基板上にエピタキシャル層として形成する例について説明する。

図３２は、本実施の形態２におけるＩＧＢＴの構成を示す断面図である。本実施の形態２におけるＩＧＢＴの構成は、例えば、図４に示す前記実施の形態１におけるＩＧＢＴの構成とほぼ同様である。図３２において、本実施の形態２におけるＩＧＢＴは、ｐ^＋型半導体層からなるｐ^＋型コレクタ層ＰＣＬ上にｎ^＋型半導体層からなるｎ^＋型フィールドストップ層ＮＦが形成されている。そして、ｎ^＋型フィールドストップ層ＮＦ上にｎ⁻型半導体層からなるｎ⁻型ベース層ＮＢが形成され、このｎ⁻型ベース層ＮＢ上にｎ型半導体層からなるｎ型ホールバリア層ＮＨＢが形成されている。このｎ型ホールバリア層ＮＨＢ上には、ｐ型半導体層からなるｐ型チャネル形成層ＰＣＨが形成され、ｐ型チャネル形成層ＰＣＨ上にｎ^＋型半導体層からなるｎ^＋型エミッタ層ＮＥが形成されている。

このｎ^＋型エミッタ層ＮＥの表面からｎ^＋型エミッタ層ＮＥとｐ型チャネル形成層ＰＣＨを貫通してｎ型ホールバリア層ＮＨＢに達するようにトレンチＴＲが形成されている。トレンチＴＲの内壁にはゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上で、かつ、トレンチＴＲを埋め込むようにゲート電極Ｇが形成されている。ゲート電極Ｇ上を含むｎ^＋型エミッタ層ＮＥ上には層間絶縁膜ＩＬ１が形成されており、複数のトレンチＴＲの間には、層間絶縁膜ＩＬ１とｎ^＋型エミッタ層ＮＥとを貫通してｐ型チャネル形成層ＰＣＨに達するコンタクトホールＣ１が形成され、このコンタクトホールＣ１の底部に接するようにｐ型チャネル形成層ＰＣＨ内にｐ^＋型半導体層からなるｐ^＋型コンタクト層ＰＣが形成されている。そして、ｐ^＋型コンタクト層ＰＣとｎ型ホールバリア層ＮＨＢに接するようにｐ型半導体層からなるｐ型ラッチアップ防止層ＰＬが形成されている。

コンタクトホールＣ１内を含む層間絶縁膜ＩＬ１上にはバリア導体膜であるチタンタングステン膜１２とアルミニウム膜１３の積層膜が形成されている。このチタンタングステン膜１２とアルミニウム膜１３よりなる積層膜はエミッタ電極ＥＥとなるものである。

このように構成されている本実施の形態２におけるＩＧＢＴと前記実施の形態１におけるＩＧＢＴとの相違点は、ｐ^＋型コレクタ層ＰＣＬの形成方法である。前記実施の形態１では、ｐ^＋型コレクタ層ＰＣＬは、イオン注入法で半導体基板内に導電型不純物を導入した後、導入した導電型不純物をレーザアニールで活性化して形成している。これに対し、本実施の形態２では、ｐ^＋型コレクタ層ＰＣＬを半導体基板として形成している。すなわち、ｐ^＋型コレクタ層ＰＣＬは、ｐ^＋型半導体基板として形成されている。したがって、本実施の形態２におけるｐ^＋型コレクタ層ＰＣＬは、前記実施の形態１におけるｐ^＋型コレクタ層ＰＣＬに比べて厚さが厚くなっている。さらに、前記実施の形態１では、ｎ^＋型フィールドストップ層ＮＦを、イオン注入法で半導体基板内に導電型不純物を導入した後、導入した導電型不純物をレーザアニールで活性化することにより形成している。これに対し、本実施の形態２では、ｎ^＋型フィールドストップ層ＮＦを半導体基板上にエピタキシャル層として形成している。

本実施の形態２でも、前記実施の形態１で説明した第２特徴点と第３特徴点を有するように構成することができる。つまり、ｎ⁻型ベース層ＮＢからの正孔の流出を抑制するｎ型ホールバリア層ＮＨＢを形成することにより、ｎ⁻型ベース層ＮＢにおける伝導度変調を高めることができ、ＩＧＢＴのオン電圧を低減することができる。そして、ｐ型ラッチアップ防止層ＰＬを設けることにより、寄生的に形成されているｎｐｎバイポーラトランジスタのオンを抑制してＩＧＢＴのラッチアップ破壊を抑制できる。さらに、本実施の形態２におけるＩＧＢＴは、前記実施の形態１で説明した第４特徴点を有することもできる。つまり、ゲート電極Ｇを埋め込んでいるトレンチＴＲを、ｎ型ホールバリア層ＮＨＢを貫通してｎ⁻型ベース層ＮＢに達するように深く形成することにより、さらなるターンオフ損失を増大させることなく、ＩＧＢＴのオン電圧を低減することができる。以上のことから、本実施の形態２におけるＩＧＢＴにおいても、ＩＧＢＴの高性能化を実現することができる。

本実施の形態２におけるＩＧＢＴは上記のように構成されており、その製造方法は前記実施の形態１におけるＩＧＢＴの製造方法とほぼ同様である。まず、ｐ^＋型コレクタ層ＰＣＬとなるｐ型半導体基板を用意し、このｐ型半導体基板上にエピタキシャル成長技術を使用してｎ^＋型フィールドストップ層ＮＦを形成する。そして、さらにエピタキシャル成長技術を用いて、ｎ^＋型フィールドストップ層ＮＦ上にｎ⁻型ベース層ＮＢを形成する。その後の工程は、前記実施の形態１と同様である。ただし、前記実施の形態１では、半導体基板の裏面からイオン注入法により、ｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦを形成したが、本実施の形態２では上述したようにエピタキシャル成長技術で既に形成されているので、ｐ^＋型コレクタ層ＰＣＬとｎ^＋型フィールドストップ層ＮＦを形成するイオン注入工程は実施されない。このようにして、本実施の形態２における半導体装置を形成することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

前記実施の形態では、トレンチ型ＩＧＢＴに本発明の技術的思想を適用する場合について説明したが、これに限らず、例えば、プレーナ型ＩＧＢＴにも本発明の技術的思想を適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

本発明の実施の形態１における３相モータの回路図を示す図である。 ＩＧＢＴを形成した半導体チップの上面図である。 図２のＡ−Ａ線で切断した断面図である。 ＩＧＢＴを形成しているセル領域を拡大した図である。 セル領域に形成されているＩＧＢＴについて、回路構成とデバイス構造を対応させた図である。 半導体チップの裏面からの深さとキャリア濃度との関係を示した図を用いて、ｐ^＋型コレクタ層のキャリア量とｎ^＋型フィールドストップ層のキャリア量とを定義したものである。 （Ｑｐ／Ｑｎ）とオン電圧との関係を示すグラフである。 （Ｑｐ／Ｑｎ）とターンオフ下降時間との関係を示すグラフである。 リンドーズ量とｎ^＋型フィールドストップ層のキャリア量との関係を示すグラフである。 ボロンドーズ量とｐ^＋型コレクタ層のキャリア量との関係を示すグラフである。 広がり抵抗顕微鏡によるキャリア濃度分布の測定原理を説明する図である。 実施の形態１における特徴点の1つを説明する図である。 ターンオフ下降時間とオン電圧との関係を示す図である。 ＩＧＢＴの間引き構造を説明する図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 図１７に続く半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 図２５に続く半導体装置の製造工程を示す断面図である。 図２６に続く半導体装置の製造工程を示す断面図である。 図２７に続く半導体装置の製造工程を示す断面図である。 図２８に続く半導体装置の製造工程を示す断面図である。 図２９に続く半導体装置の製造工程を示す断面図である。 図３０に続く半導体装置の製造工程を示す断面図である。 実施の形態２におけるＩＧＢＴの構造を示す断面図である。

符号の説明

１ ３相モータ
２ パワー半導体装置
３ 制御回路
４ ＩＧＢＴ
５ ダイオード
１０ 酸化シリコン膜
１１ 窒化シリコン膜
１２ チタンタングステン膜
１３ アルミニウム膜
ＡＥ アノード電極
ＡＭＰ ワイドレンジ対数アンプ
Ｃ１ コンタクトホール
Ｃ２ コンタクトホール
Ｃ３ コンタクトホール
Ｃ４ コンタクトホール
ＣＥ カソード電極
ＣＦ 導体膜
ＣＨＰ 半導体チップ
ＣＬＥ コレクタ電極
Ｅ 電源
ＥＥ エミッタ電極
ｅ 電子
Ｇ ゲート電極
ＧＨ ゲート引き出し線
ＧＬ ゲート配線
ＧＯＸ ゲート絶縁膜
ＧＰ ゲートパッド
ＧＲ ガードリング
ｈ 正孔
ＩＬ１ 層間絶縁膜
ＫＬ カンチレバー
ＬＯ 素子分離領域
Ｎ１ ｎ型半導体層
Ｎ２ ｎ型半導体層
ＮＢ ｎ⁻型ベース層
ＮＥ ｎ^＋型エミッタ層
ＮＦ ｎ^＋型フィールドストップ層
ＮＨＢ ｎ型ホールバリア層
ＮＲ ｎ^＋型半導体層
ＮＳ ニッケルシリサイド膜
Ｐ 導電性探針
Ｐ１ ｐ型半導体層
Ｐ２ ｐ型半導体層
ＰＣ ｐ^＋型コンタクト層
ＰＣＨ ｐ型チャネル形成層
ＰＣＬ ｐ^＋型コレクタ層
ＰＬ ｐ型ラッチアップ防止層
ＰＶ 表面保護膜
ＰＷＬ ｐ型ウェル
Ｑｐ キャリア量
Ｑｎ キャリア量
Ｒ１ レジスト膜
Ｒ２ レジスト膜
Ｓ 試料
ＳＨ 補強板
ＴＲ トレンチ
Ｔｒ１ ｐｎｐバイポーラトランジスタ
Ｔｒ２ ｎｐｎバイポーラトランジスタ
Ｔｒ３ 電界効果トランジスタ

Claims (22)

1. ＩＧＢＴを含む半導体装置であって、
   前記ＩＧＢＴは、
   （ａ）ｐ型コレクタ層と、
   （ｂ）前記ｐ型コレクタ層上に形成されたｎ型フィールドストップ層と、
   （ｃ）前記ｎ型フィールドストップ層上に形成されたｎ型ベース層と、
   （ｄ）前記ｎ型ベース層上に形成されたｎ型ホールバリア層と、
   （ｅ）前記ｎ型ホールバリア層上に形成されたｐ型チャネル形成層と、
   （ｆ）前記ｐ型チャネル形成層上に形成されたｎ型エミッタ層と、
   （ｇ）前記ｎ型エミッタ層と前記ｐ型チャネル形成層を貫通し、ｎ型ホールバリア層に達するゲートトレンチと、
   （ｈ）前記ゲートトレンチの内壁に形成されたゲート絶縁膜と、
   （ｉ）前記ゲートトレンチ内の前記ゲート絶縁膜上に形成されたゲート電極と、
   （ｊ）前記ゲート電極および前記ｎ型エミッタ層上に形成された層間絶縁膜と、
   （ｋ）前記層間絶縁膜および前記ｎ型エミッタ層を貫通して前記ｐ型チャネル形成層に達するコンタクトホールと、
   （ｌ）前記コンタクトホール内に形成され、前記ｎ型エミッタ層と前記ｐ型チャネル形成層を電気的に接続するエミッタ電極と、
   （ｍ）前記ｐ型チャネル形成層内に形成され、前記コンタクトホールと接するように形成されたｐ型コンタクト層と、
   （ｎ）前記ｐ型コレクタ層の裏面に形成され、前記ｐ型コレクタ層と電気的に接続されたコレクタ電極とを備え、
   前記ｐ型コレクタ層のキャリア量をＱｐ、前記ｎ型フィールドストップ層のキャリア量をＱｎとした場合、４≦（Ｑｐ／Ｑｎ）≦１６を満たすことを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   さらに、前記ｐ型コンタクト層と前記ｎ型ホールバリア層に接するように形成されたｐ型ラッチアップ防止層を有することを特徴とする半導体装置。
3. 請求項２記載の半導体装置であって、
   前記ｐ型コンタクト層は、前記ｐ型チャネル形成層よりも不純物濃度が高いことを特徴とする半導体装置。
4. 請求項３記載の半導体装置であって、
   前記ｐ型ラッチアップ防止層は、前記ｐ型チャネル形成層よりも不純物濃度が高く、かつ、前記ｐ型コンタクト層よりも不純物濃度が低いことを特徴とする半導体装置。
5. 請求項１記載の半導体装置であって、
   前記ｎ型ホールバリア層は、前記ｎ型ベース層よりも不純物濃度が高いことを特徴とする半導体装置。
6. 請求項５記載の半導体装置であって、
   前記ｎ型フィールドストップ層は、前記ｎ型ベース層よりも不純物濃度が高いことを特徴とする半導体装置。
7. 請求項１記載の半導体装置であって、
   前記ゲートトレンチの底部は、前記ｎ型ホールバリア層を貫通して前記ｎ型ベース層に達していることを特徴とする半導体装置。
8. 請求項７記載の半導体装置であって、
   前記ゲートトレンチの底部は、前記ｐ型チャネル形成層の深さの２倍以上深い位置に存在することを特徴とする半導体装置。
9. 請求項１記載の半導体装置であって、
   前記ｐ型コレクタ層のキャリア量Ｑｐは、４．０×１０^１３〜８．０×１０^１３（個／ｃｍ^２）であり、前記ｎ型フィールドストップ層のキャリア領域Ｑｎは、５×１０^１２〜１．０×１０^１３（個／ｃｍ^２）であることを特徴とする半導体装置。
10. 請求項１記載の半導体装置であって、
    前記エミッタ電極は、バリア導体膜と金属膜の積層膜から形成されていることを特徴とする半導体装置。
11. 請求項１０記載の半導体装置であって、
    前記バリア導体膜は、チタン膜、チタンタングステン膜、あるいは、モリブデンシリサイド膜のいずれかから形成され、前記金属膜はアルミニウムを主体とする膜から形成されていることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置であって、
    前記コレクタ電極は、チタン膜／ニッケル膜／金膜の積層膜、あるいは、アルミニウム膜／チタン膜／ニッケル膜／金膜の積層膜のいずれかを含むことを特徴とする半導体装置。
13. ＩＧＢＴを含む半導体装置の製造方法であって、
    前記ＩＧＢＴを形成する工程は、
    （ａ）ｎ型ベース層からなる半導体基板を用意する工程と、
    （ｂ）前記半導体基板に素子分離領域を形成する工程と、
    （ｃ）前記（ｂ）工程後、ＩＧＢＴ形成領域の前記ｎ型ベース層上にｎ型ホールバリア層を形成する工程と、
    （ｄ）前記（ｃ）工程後、前記半導体基板の主面から前記ｎ型ホールバリア層に達するゲートトレンチを形成する工程と、
    （ｅ）前記（ｄ）工程後、前記ゲートトレンチの内壁にゲート絶縁膜を形成する工程と、
    （ｆ）前記（ｅ）工程後、前記ゲートトレンチ内の前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｇ）前記（ｆ）工程後、前記半導体基板の内部にｐ型チャネル形成層を形成することにより、前記ｎ型ホールバリア層上に前記ｐ型チャネル形成層を形成する工程と、
    （ｈ）前記（ｇ）工程後、前記半導体基板の主面にｎ型エミッタ層を形成することにより、前記ｐ型チャネル形成層上に前記ｎ型エミッタ層を形成する工程と、
    （ｉ）前記（ｈ）工程後、前記半導体基板の主面上に層間絶縁膜を形成する工程と、
    （ｊ）前記（ｉ）工程後、前記層間絶縁膜および前記ｎ型エミッタ層を貫通して前記ｐ型チャネル形成層に達するコンタクトホールを形成する工程と、
    （ｋ）前記（ｊ）工程後、前記ｐ型チャネル形成層内に前記コンタクトホールと接するようにｐ型コンタクト層を形成する工程と、
    （ｌ）前記（ｋ）工程後、前記コンタクトホール内を含む前記層間絶縁膜上にエミッタ電極を形成することにより、前記ｎ型エミッタ層と前記ｐ型チャネル形成層を電気的に接続する工程と、
    （ｍ）前記（ｌ）工程後、前記ｎ型ベース層の裏面にｎ型フィールドストップ層を形成する工程と、
    （ｎ）前記（ｍ）工程後、前記ｎ型フィールドストップ層の裏面にｐ型コレクタ層を形成する工程と、
    （ｏ）前記（ｎ）工程後、前記ｐ型コレクタ層の裏面にコレクタ電極を形成する工程とを備え、
    前記ｐ型コレクタ層のキャリア量をＱｐ、前記ｎ型フィールドストップ層のキャリア量をＱｎとした場合、４≦（Ｑｐ／Ｑｎ）≦１６を満たすように前記ｐ型コレクタ層と前記ｎ型フィールドストップ層を形成することを特徴とする半導体装置の製造方法。
14. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｋ）工程後、前記ｐ型コンタクト層と前記ｎ型ホールバリア層に接するようにｐ型ラッチアップ防止層を形成することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法であって、
    前記ｐ型ラッチアップ防止層の不純物濃度を、前記ｐ型コンタクト層の不純物濃度よりも低く、かつ、前記ｐ型チャネル形成層の不純物濃度よりも高くなるように形成することを特徴とする半導体装置の製造方法。
16. 請求項１５記載の半導体装置の製造方法であって、
    前記ｎ型ホールバリア層の不純物濃度を、前記ｎ型ベース層の不純物濃度よりも高くすることを特徴とする半導体装置の製造方法。
17. 請求項１３記載の半導体装置の製造方法であって、
    前記ｎ型フィールドストップ層は、イオン注入法によりｎ型不純物を前記半導体基板に注入した後、レーザアニールすることにより、導入した前記ｎ型不純物を活性化することにより形成することを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法であって、
    前記ｎ型不純物は、リンであることを特徴とする半導体装置の製造方法。
19. 請求項１３記載の半導体装置の製造方法であって、
    前記ｐ型コレクタ層は、イオン注入法によりｐ型不純物を前記半導体基板に注入した後、レーザアニールすることにより、導入した前記ｐ型不純物を活性化することにより形成することを特徴とする半導体装置の製造方法。
20. 請求項１９記載の半導体装置の製造方法であって、
    前記ｐ型不純物は、ボロンであることを特徴とする半導体装置の製造方法。
21. 請求項１３記載の半導体装置の製造方法であって、
    前記（ｄ）工程で形成される前記ゲートトレンチは、前記ｎ型ホールバリア層を貫通して前記ｎ型ベース層に達するように形成することを特徴とする半導体装置の製造方法。
22. 請求項２１記載の半導体装置の製造方法であって、
    前記ゲートトレンチの底部は、前記ｐ型チャネル形成層の深さの２倍以上深い位置に存在することを特徴とする半導体装置の製造方法。

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