JP5708788B2 - 半導体装置およびその製造方法 - Google Patents
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Description
(1)p型コンタクト層が形成されている箇所に不要なn型ソース層が入ったことによる不良(以下、パターン不良(1)と呼ぶ)。
(2)n型ソース層が元々入らない箇所においてp型コンタクト層が欠落したことによる不良(以下、パターン不良(2)と呼ぶ)。
(3)パターン不良(1)と(2)が同時に生じたことによる不良(以下、パターン不良(3)と呼ぶ)。
以下に、上記パターン不良(1)〜(3)に示したそれぞれのパターン不良について説明する。
図28は、従来の半導体装置の製造方法を示す断面図である。図28においては、素子の形成途中の各工程における素子の断面を示している。図28(a)は、ゲート酸化膜10とゲート制御用のポリシリコン電極11およびp型ベース層64が、n型ドリフト層61の表面に形成された状態を示している。図28(a)に示した状態においては、ゲート酸化膜10と同じ程度の厚さのスクリーン熱酸化膜(図示を省略する)が、p型ベース層64の表面に形成されていてもよい。
図29は、従来の半導体装置の製造方法を示す断面図である。図29においては、素子の形成途中の各工程における素子の断面を示している。図29(a)は、ゲート酸化膜10とゲート制御用のポリシリコン電極11およびp型ベース層64が、n型ドリフト層61の表面に形成された状態を示している。
図30は、従来の半導体装置の製造方法を示す断面図である。図30においては、素子の形成途中の各工程における素子の断面を示している。図30に示すように、パターン不良(1)とパターン不良(2)とが同時に生じる場合、図30(a)の紙面左側のp型ベース層64では、レジスト8が欠落し、開口部全面に渡り、本来形成されるべきでない余計なn型ソース層65が形成される。
また、本発明は、第1導電型の半導体基体からなるドリフト層と、前記半導体基体の第一の主面の表面に選択的に形成された第2導電型のベース層と、前記ベース層の表面に選択的に形成された第1導電型のソース層と、前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第2導電型のコンタクト層と、絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、を有する半導体装置において、前記ソース層に接するとともに前記コンタクト層に内包されており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第2導電型のカウンター層を有し、該カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量の10%よりも大きく、該カウンター層の不純物濃度は、前記コンタクト層の不純物濃度よりも高く、前記カウンター層は前記ソース層よりも深い半導体装置とする。
実施の形態1においては、p型ベース層の表面に形成されるp型コンタクト層のパターン不良を抑えてラッチアップを防止するために、新たにp型カウンター層を形成するMOSゲート型の半導体装置およびその製造方法について、説明する。
まず、前述のパターン不良(1)、p型コンタクト層6が形成されているかあるいはされた箇所に、不要なn型ソース層5が形成された場合について、図3を用いて説明する。図3は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図3(a)から図3(d)は、実施の形態1の製造方法において、このパターン不良(1)が生じたときの工程推移を示した断面図である。ここで、工程推移(フロー)の図3(a)から図3(d)は、前述の図2と同じであるので、相違点のみに絞って説明する。
次に、前述のパターン不良(2)、n型ソース層が元々入らない箇所において、p型コンタクト層6が欠落した場合について、図4を用いて説明する。図4は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。図4(a)から図4(d)は、実施の形態1の製造方法において、このパターン不良(2)が生じたときの工程推移を示している。
次に、上述のパターン不良(3)、つまりパターン不良(1)と(2)が、局所的に同時に生じる場合について、図5を用いて説明する。図5は、本発明の実施の形態にかかる半導体装置の製造方法を示す断面図である。このパターン不良(3)は、上記のパターン不良(1)、(2)と比べると、発生頻度は極めて低くなるものの、十分起こりうる不良である。図5(a)から図5(d)は、実施の形態1の製造方法において、このパターン不良(3)が生じたときの工程推移を示した断面図である。
次に、図9を用いて、本発明の実施の形態2について説明する。図9は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図9(a)においては本発明の半導体装置の実施の形態2を示すIGBTの断面図を示しており、図9(b)においては図9(a)の内部に記載した切断線A1−A2およびB1−B2に沿ったネットドーピング濃度分布を示している。図9(b)内の実線は切断線A1−A2に沿った濃度分布を示し、破線は同B1−B2に沿った濃度分布を示している。
次に、図10を用いて、本発明の実施の形態3について説明する。図10は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図10(a)においては本発明の実施の形態3にかかるIGBTの断面図を示しており、図10(b)においては図10(a)の内部に記載した切断線A1−A2およびB1−B2に沿ったネットドーピング濃度分布を示している。図10(b)内の実線は切断線A1−A2に沿った濃度分布を示し、図10(b)内の破線は同B1−B2に沿った濃度分布を示している。
次に、図12を用いて、本発明の実施の形態4について説明する。図12は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図12(a)においては本発明の実施の形態4にかかるIGBTの断面図を示しており、図12(b)においては図12(a)の内部に記載した切断線A1−A2およびB1−B2に沿ったネットドーピング濃度分布を示している。図12(b)内の実線は切断線A1−A2に沿った濃度分布を示し、図12(b)内の破線は同B1−B2に沿った濃度分布である。
次に、図13を用いて、本発明の実施の形態5のIGBTの構造について説明する。図13は、本発明の実施の形態にかかる半導体装置の要部断面図である。図13においては、本発明の実施の形態5にかかるIGBTの断面図を示している。実施の形態5の特徴は、実施の形態1に対する相違点として、p型カウンター層7を層間絶縁膜9のコンタクト開口部14に自己整合となるように形成したことである。
次に、図15を用いて、本発明の実施の形態6のIGBTの構造について説明する。図15は、本発明の実施の形態にかかる半導体装置の要部断面図とネットドーピング濃度を示す濃度分布図である。図15(a)においては本発明の実施の形態6にかかるIGBTの断面図を示しており、図15(b)においては図15(a)の内部に記載した切断線A1−A2およびB1−B2に沿ったネットドーピング濃度分布を示している。図15(b)内の実線は切断線A1−A2に沿った濃度分布を示し、図15(b)内の破線は同B1−B2に沿った濃度分布である。
次に、図16を用いて、本発明の実施の形態7のIGBTの構造について説明する。図16は、本発明の実施の形態にかかる半導体装置の要部断面図である。図16においては、本発明の実施の形態7にかかるIGBTの断面図を示している。
次に、図18を用いて、本発明の実施の形態8のIGBTの構造について説明する。図18は、本発明の実施の形態にかかる半導体装置の要部断面図である。図18においては、本発明の実施の形態8にかかるIGBTの断面図を示している。
次に、図20を用いて、本発明の実施の形態9のIGBTの構造について説明する。図20は、本発明の実施の形態にかかる半導体装置の要部断面図である。図20においては、本発明の実施の形態9にかかるIGBTの断面図を示している。図20に示すように、本発明の実施の形態9の特徴は、実施の形態8に対する相違点として、p型カウンター層7を層間絶縁膜9のコンタクト開口部14に自己整合となるように形成したことである。
次に、図23を用いて、本発明の実施の形態10のMOSFETの構造について説明する。図23は、本発明の実施の形態にかかる半導体装置の要部断面図である。図23においては、本発明の実施の形態10にかかるMOSFETを示した断面図を示している。
次に、図24を用いて、本発明の実施の形態11のMOSゲート構造について説明する。図24は、本発明の実施の形態にかかる半導体装置と従来の半導体装置の動作を説明した断面図である。図24においては、本発明の実施の形態11にかかるMOSゲート構造および従来の構造を示した断面図を示している。図24(a)においては本発明の実施の形態11のMOSゲート構造の断面図を示しており、図24(b)においてはさらに任意の1つのp型ベース層4の断面を拡大した断面図を示しており、図24(c)においてはさらにn型ソース層5とp型カウンター層7のpn接合近傍を拡大した断面図を示しており、図24(d)においては従来の半導体装置のMOSゲート構造の断面図を示している。
2 n型フィールドストップ層
3 p型コレクタ層
4,64 p型ベース層
5,65 n型ソース層
6,66 p型コンタクト層
7,7a,7b,7c p型カウンター層
8 レジスト
9 層間絶縁膜
10 ゲート酸化膜
11 ポリシリコン電極
12,72 エミッタ電極
13 コレクタ電極
14 コンタクト開口部
16 抵抗成分
17 ホールの流れ
18 ボロンイオン注入
19 砒素イオン注入
21 n型ドレイン層
23 ドレイン電極
24 ソース電極
26 pウェル層
28 p型高濃度層
Claims (15)
- 第1導電型の半導体基体からなるドリフト層と、
前記半導体基体の第一の主面の表面に選択的に形成された第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース層と、
前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第2導電型のコンタクト層と、
絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、
前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第2導電型のカウンター層を有する半導体装置であって、
前記コンタクト層は、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第2導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程により形成され、
前記ソース層は、前記第一の工程よりも後に、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第1導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程により形成され、
前記カウンター層は、前記第二の工程よりも後に、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の10%以上のドーズ量にて、第2導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程により形成され、
前記カウンター層は前記ソース層よりも深いことを特徴とする半導体装置。 - 第1導電型の半導体基体からなるドリフト層と、
前記半導体基体の第一の主面の表面に選択的に形成された第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース層と、
前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第2導電型のコンタクト層と、
絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、を有する半導体装置において、
前記ソース層に接するとともに前記コンタクト層に内包されており、且つ前記ベース層の前記第一の主面側にて前記ベース層よりも浅くて高濃度に形成された第2導電型のカウンター層を有し、該カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量の10%よりも大きく、該カウンター層の不純物濃度は、前記コンタクト層の不純物濃度よりも高く、
前記カウンター層は前記ソース層よりも深いことを特徴とする半導体装置。 - 前記カウンター層の単位面積あたりのドーピング総量が、前記コンタクト層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項1または2に記載の半導体装置。
- 前記カウンター層と前記コンタクト層の単位面積あたりのドーピング総量の合計値が、前記ソース層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
- 前記カウンター層の単位面積あたりのドーピング総量が、前記ソース層の単位面積あたりのドーピング総量よりも大きいことを特徴とする請求項4に記載の半導体装置。
- 前記カウンター層が前記層間絶縁膜の開口部の位置に対して自己整合となるように形成されていることを特徴とする請求項1または2に記載の半導体装置。
- 前記カウンター層が複数設けられていることを特徴とする請求項1または2に記載の半導体装置。
- 前記半導体装置がIGBTであることを特徴とする請求項1または2に記載の半導体装置。
- 前記半導体装置がトレンチゲート型IGBTであることを特徴とする請求項1または2に記載の半導体装置。
- 前記カウンター層と前記ソース層のpn接合の断面形状が、前記ソース層の内部に向って凸状の部分を有することを特徴とする請求項1または2に記載の半導体装置。
- 第1導電型の半導体基体からなるドリフト層と、
前記半導体基体の第一の主面の表面に選択的に形成された第2導電型のベース層と、
前記ベース層の表面に選択的に形成された第1導電型のソース層と、
前記ベース層の前記第一の主面側にて前記ソース層と接するように形成され、前記ベース層よりも高濃度である第2導電型のコンタクト層と、
絶縁膜を介して前記ドリフト層と前記ベース層および前記ソース層と対峙するように形成されたゲート電極と、
前記ソース層と電気的に接続されるように前記第一の主面上に形成されたエミッタ電極と、
前記ゲート電極と前記エミッタ電極の間に挟まれ、前記ゲート電極と前記エミッタ電極を絶縁するように前記半導体基体の第一の主面上に形成された層間絶縁膜と、
前記ソース層に接するとともに前記コンタクト層に重なっており、且つ前記ベース層よりも浅くて高濃度に形成された第2導電型のカウンター層を有する半導体装置の製造方法において、
前記コンタクト層の形成のために、前記コンタクト層が前記ベース層よりも浅くなるような飛程にて、第2導電型を示すドーパントを前記半導体基体の第一の主面にイオン注入する第一の工程と、
前記第一の工程よりも後に、前記ソース層の形成のために、前記ソース層が前記コンタクト層よりも浅くなるような飛程にて、第1導電型を示すドーパントを前記第一の主面にイオン注入する第二の工程と、
前記第二の工程よりも後に、前記カウンター層の形成のために、前記ソース層よりも深く且つ前記ベース層よりも浅くなるような飛程であり、且つ前記第一の工程のイオン注入のドーズ量の10%以上のドーズ量にて、第2導電型を示すドーパントを前記第一の主面にイオン注入する第三の工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第三の工程のイオン注入のドーズ量が、前記第一の工程のイオン注入のドーズ量よりも大きいことを特徴とする請求項11に記載の半導体装置の製造方法。
- 前記第一の工程におけるイオン注入のドーズ量と、前記第三の工程におけるイオン注入のドーズ量との合計は、前記第二の工程におけるイオン注入のドーズ量よりも大きいことを特徴とする請求項11または12に記載の半導体装置の製造方法。
- 前記第三の工程のイオン注入のドーズ量が、前記第二の工程のイオン注入のドーズ量よりも大きいことを特徴とする請求項13に記載の半導体装置の製造方法。
- 前記第三の工程のイオン注入が、選択的に開口部が形成された前記層間絶縁膜をマスクとして行われることを特徴とする請求項11に記載の半導体装置の製造方法。
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