JP2004214611A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2004214611A
JP2004214611A JP2003348865A JP2003348865A JP2004214611A JP 2004214611 A JP2004214611 A JP 2004214611A JP 2003348865 A JP2003348865 A JP 2003348865A JP 2003348865 A JP2003348865 A JP 2003348865A JP 2004214611 A JP2004214611 A JP 2004214611A
Authority
JP
Japan
Prior art keywords
region
base
semiconductor device
main surface
trench
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003348865A
Other languages
English (en)
Other versions
JP4225177B2 (ja
Inventor
Masahiro Suzuki
巨裕 鈴木
Jun Sakakibara
純 榊原
Michitaka Noda
理崇 野田
Hitoshi Yamaguchi
仁 山口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2003348865A priority Critical patent/JP4225177B2/ja
Priority to US10/729,955 priority patent/US6972458B2/en
Priority to DE10358697A priority patent/DE10358697A1/de
Publication of JP2004214611A publication Critical patent/JP2004214611A/ja
Priority to US11/156,451 priority patent/US20050230747A1/en
Application granted granted Critical
Publication of JP4225177B2 publication Critical patent/JP4225177B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】 オン抵抗の低減を図るとともにサージに強い半導体装置を提供する。
【解決手段】 Ｎ-シリコン層３における主表面３ａでの表層部にベースＰ領域３０、ソースＮ+領域３１、ドレインＮ+領域３２が形成されている。主表面３ａでの表層部においてＮウエル領域３３がドレインＮ+領域３２を含むとともにベースＰ領域３０と接する領域にドレインＮ+領域３２よりも深く形成されている。トレンチ３５が平面構造としてソースＮ+領域３１からドレインＮ+領域３２に向かう方向においてベースＰ領域３０を貫通するように形成され、トレンチ３５の内面においてゲート絶縁膜を介してゲート電極が形成されている。
【選択図】 図３

Description

本発明は、半導体装置に係り、詳しくは、横型ＭＯＳトランジスタに関するものである。
この種の半導体装置が特許文献１に開示されている。この半導体装置は図４０に示すような構成となっている。図４０において、Ｎ-シリコン基板１００における主表面１００ａでの表層部にベースＰ領域１０１が形成されるとともに、ベースＰ領域１０１内における主表面１００ａでの表層部にソースＮ+領域１０２が形成されている。さらに、主表面１００ａでの表層部にドレインＮ+領域１０３がベースＰ領域１０１から離間して形成されている。また、トレンチ１０４がＮ-シリコン基板１００の主表面１００ａから掘られ、その平面構造としてソースＮ+領域１０２からドレインＮ+領域１０３に向かう方向においてベースＰ領域１０１を貫通するように形成されている。トレンチ１０４の内面においてゲート絶縁膜（図示略）を介してゲート電極（図示略）が形成されている。ソース領域１０２にはソース電極（図示略）が電気的に接続されるとともに、ドレイン領域１０３にはドレイン電極（図示略）が電気的に接続されている。
このような構成とすることにより、トレンチゲートにて、電流通路を深さ方向に延ばすことができ、オン抵抗を低減することができる。
しかし、サージ対策を考慮して以下の改善すべき課題がある。つまり、ドレインＮ+領域１０３から侵入したサージはＮ-シリコン基板１００の深い部分まで流れ、電界が集中しやすいベースＰ領域１０１のコーナー部より、ベースＰ領域１０１に侵入する。そして、ベースＰ領域１０１を縦方向に流れて、ソース電極よりグランドに至る。そのため、ベースＰ領域１０１の縦方向の抵抗がベース寄生抵抗として作用し、ソースＮ+領域１０２、ベースＰ領域１０１、Ｎ-層（１００）で構成される寄生バイポーラトランジスタをオンしやすくするのでサージに弱い。
特開２００１−２７４３９８号公報
本発明はこのような背景の下になされたものであり、その目的は、オン抵抗の低減を図るとともにサージに強い半導体装置およびその製造方法を提供することにある。
請求項１に記載の発明は、トレンチを設けており、このトレンチは、半導体基板の主表面から掘られ、その平面構造としてソース領域からドレイン領域に向かう方向においてベース領域を貫通するように形成されている。よって、トレンチゲート構造とすることにより、電流通路を深さ方向に延ばすことができ、オン抵抗を低減することができる。また、ウエル領域を設けており、このウエル領域は、主表面での表層部においてドレイン領域を含むとともにベース領域と接する領域にドレイン領域よりも深く、かつ、半導体基板よりも高濃度に形成され、第１導電型である。よって、ドレイン領域から進入したサージはウエル領域に入り、抵抗の低いウエル領域を通ってベース領域の表面側を流れ、ソース電極によりグランドに吸収される。そのため、サージがベース領域を縦方向に流れることはないので、ベース領域の寄生抵抗は低くなり、サージに強くなる。
請求項２に記載の発明は、トレンチを設けており、このトレンチは、半導体基板の主表面から掘られ、その平面構造としてエミッタ領域からコレクタ領域に向かう方向においてベース領域を貫通するように形成されている。よって、トレンチゲート構造とすることにより、電流通路を深さ方向に延ばすことができ、オン抵抗を低減することができる。また、ウエル領域を設けており、このウエル領域は、主表面での表層部においてコレクタ領域を含むとともにベース領域と接する領域にコレクタ領域よりも深く、かつ、半導体基板よりも高濃度に形成され、第１導電型である。よって、コレクタ領域から進入したサージはウエル領域に入り、抵抗の低いウエル領域を通ってベース領域の表面側を流れ、エミッタ電極によりグランドに吸収される。そのため、サージがベース領域を縦方向に流れることはないので、ベース領域の寄生抵抗は低くなり、サージに強くなる。
請求項３に記載のように、請求項１または２に記載の半導体装置において、少なくともベース領域内における主表面での表層部にベース領域よりも浅く、かつ、高濃度な第２導電型のベースコンタクト領域を、ソース領域またはエミッタ領域とドレイン領域またはコレクタ領域との間に形成する。これにより、図３８に示すように、サージ侵入時においてベース領域での横方向の寄生抵抗はほとんど無い。よって、ベース電位の上昇が少なく、ベース領域とソース領域またはエミッタ領域との間の寄生ダイオードが動作しにくくなる。その結果、基板とベース領域とソース領域またはエミッタ領域による寄生バイポーラトランジスタがオン動作しにくくなり電流の集中を防止することができる。
請求項４に記載のように、請求項１〜３のいずれか１項に記載の半導体装置において、ウエル領域は底部から表面にかけて連続的に濃度が高くなっていると、サージをウエル領域の表面に流すことにより、ベース領域の表面にサージを流しやすく、ベース領域におけるサージの経路が短くなる。このことにより、寄生ベース抵抗を低減しベース領域の電位の上昇を抑え、サージ耐量を向上することができる。
請求項５に記載のように、請求項３に記載の半導体装置において、ベースコンタクト領域をトレンチから離して形成するとともに、主表面の上にゲート絶縁膜を介してゲート電極を形成すると、半導体基板の主表面においてチャネルとして動作する領域を形成してオン抵抗を下げることができる。
請求項６に記載のように、請求項１〜５のいずれか１項に記載の半導体装置において、半導体基板の底部において半導体基板よりも高濃度な第１導電型の埋め込み層を有するとともに、トレンチの底面角部をウエル領域よりも深く、かつ埋め込み層より浅くすると、電界の集中しやすいトレンチの底面角部の近傍を不純物濃度の低い領域にして電界集中を防ぐことができ、耐圧を向上することができる。
請求項７に記載のように、請求項１〜６のいずれか１項に記載の半導体装置において、トレンチの側面におけるソース領域またはエミッタ領域の開口部にもゲート電極を配すると、実用上好ましいものとなる。
請求項８に記載のように、請求項１〜５，７のいずれか１項に記載の半導体装置において、ＳＯＩ基板を用い、トレンチをＳＯＩ基板の埋め込み絶縁膜に達するようにすると、素子分離用トレンチとゲート用トレンチとを同時に作成することができる。
請求項９に記載のように、請求項１〜５，７，８のいずれか１項に記載の半導体装置において、ＳＯＩ基板を用い、ＳＯＩ基板における埋め込み絶縁膜上の半導体層の厚さをウエル領域の深さにすると、半導体層の膜厚を極力小さくすることにより、素子分離用トレンチの深さを浅くでき、トレンチをエッチングで作成する際のエッチングのコストを低減することができる。
請求項１０に記載のように、請求項１〜９のいずれか１項に記載の半導体装置において、ドレイン領域またはコレクタ領域とウエル領域が島状をなしており、その周囲にベース領域が在ると、サージ耐量を向上させる上で好ましいものとなる。
請求項１１に記載のように、請求項１〜９のいずれか１項に記載の半導体装置において、ソースセルまたはエミッタセルと、ドレインセルまたはコレクタセルとが隣接して縦横に交互に配置されていると、実用上好ましいものとなる。
請求項１２に記載のように、請求項１〜９のいずれか１項に記載の半導体装置において、セルを隣接して並設したセル群における、少なくとも最外周のソースコンタクトまたはエミッタコンタクトを、内方のソースコンタクトまたはエミッタコンタクトよりも大きくすると、サージ耐量を向上させる上で好ましいものとなる。
請求項１３に記載のように、請求項１〜９のいずれか１項に記載の半導体装置において、セルを隣接して並設したセル群における、少なくとも最外周の前記ソース領域またはエミッタ領域の配置予定位置に同ソース領域またはエミッタ領域に代わり、少なくともベース領域内における主表面での表層部にベース領域よりも高濃度な第２導電型のベースコンタクト領域を形成すると、サージ耐量を向上させる上で好ましいものとなる。
請求項１４に記載のように、請求項１３に記載の半導体装置において、平面構造として、ドレイン領域またはコレクタ領域を、ソース領域またはエミッタ領域と前記ベースコンタクト領域で取り囲むと、サージ耐量を向上させる上で好ましいものとなる。
請求項１５に記載の発明は、請求項５に記載の半導体装置の製造方法として、ベース領域とソース領域とドレイン領域とウエル領域とトレンチを形成した後において、主表面の上に、ベースコンタクト形成予定領域をコンタクトホールとして開口した絶縁膜を配置する第１工程と、絶縁膜をマスクとしたイオン注入を行って主表面の表層部においてベースコンタクト領域をトレンチから離して形成する第２工程と、を有することを特徴としている。よって、ベースコンタクト領域形成用の不純物が拡散してトレンチまで到達することを回避することができる。
請求項１６に記載の発明は、請求項５に記載の半導体装置の製造方法として、ベース領域とエミッタ領域とコレクタ領域とウエル領域とトレンチを形成した後において、主表面の上に、ベースコンタクト形成予定領域をコンタクトホールとして開口した絶縁膜を配置する第１工程と、絶縁膜をマスクとしたイオン注入を行って主表面の表層部においてベースコンタクト領域をトレンチから離して形成する第２工程と、を有することを特徴としている。よって、ベースコンタクト領域形成用の不純物が拡散してトレンチまで到達することを回避することができる。
（第１の実施の形態）
以下、この発明を具体化した第１の実施の形態を図面に従って説明する。
図１に本実施形態における半導体装置の縦断面を示す。本実施形態においてはＳＯＩ基板を用いている。つまり、シリコン基板１の上に絶縁膜（シリコン酸化膜）２を介して薄い単結晶シリコン層（単結晶半導体層）３が形成され、ＳＯＩ基板を構成している。単結晶シリコン層３において、絶縁膜２に達する素子分離用トレンチ４が形成され、このトレンチ４にて多数の素子形成島が区画形成されている。素子分離用トレンチ４に関して、トレンチ４の側面にはシリコン酸化膜５が形成されるとともに、シリコン酸化膜５の内方にはポリシリコン膜６が充填されている。図１において、第１の素子形成島はロジック部であり、このロジック部においてＣＭＯＳトランジスタが形成されている。また、第２の素子形成島はバイポーラトランジスタ部であり、ＮＰＮトランジスタが形成されている。第３の素子形成島はパワーＭＯＳ部であり、横型パワーＭＯＳトランジスタ（トレンチゲート型ＬＤＭＯＳ）が形成されている。
また、各島（図１では第１〜第３の素子形成島）において、底部に１．０×１０19／ｃｍ3程度の埋め込みＮ+層７，８，９が形成され、その上部が１．０×１０15／ｃｍ3程度のＮ-層（３）となっている。以下の説明において、Ｎ型が第１導電型であり、Ｐ型が第２導電型である。
ロジック部におけるＣＭＯＳトランジスタに関してＮチャネルＭＯＳとして、Ｎ-シリコン層３の表層部にはＰウエル領域１０が形成され、Ｐウエル領域１０の不純物濃度は１．０×１０17／ｃｍ3程度である。Ｐウエル領域１０の表層部にはソースＮ+領域１１とドレインＮ+領域１２が離間して形成されている。また、Ｐウエル領域１０の上にはゲート酸化膜（図示略）を介してゲート電極１３が配置されている。
一方、ＰチャネルＭＯＳとして、Ｎ-シリコン層３の表層部にはソースＮ+領域１４とドレインＰ+領域１５が離間して形成され、さらに、Ｎ-シリコン層３の上にはゲート酸化膜（図示略）を介してゲート電極１６が配置されている。
バイポーラトランジスタ部におけるＮＰＮトランジスタに関して、Ｎ-シリコン層３の表層部にはＰウエル領域２０が形成され、Ｐウエル領域２０の表層部にはエミッタＮ領域２１とベースＰ+領域２２が離間して形成されている。エミッタＮ領域２１内にはエミッタコンタクトＮ+領域２３が形成されている。また、Ｎ-シリコン層３の表層部にはコレクタＮ領域（ディープＮ領域）２４がＰウエル領域２０と離間して形成され、コレクタＮ領域（ディープＮ領域）２４は埋め込みＮ+層８に達している。コレクタＮ領域（ディープＮ領域）２４の表層部にはＮ+コンタクト領域２５が形成されている。ベースＰ+領域２２とエミッタコンタクトＮ+領域２３とＮ+コンタクト領域２５は高濃度（１．０×１０20／ｃｍ3）であり、ベース、エミッタ、コレクタの各電極と接している。
パワーＭＯＳ部における横型ＭＯＳトランジスタについて説明する。図１でのＹ部の詳細を、図２，３，４，５を用いて説明する。図２は平面図であり、図２のＡ−Ａ線での縦断面を図３に、図２のＢ−Ｂ線での縦断面を図４に、図２のＣ−Ｃ線での縦断面を図５に示す。このＭＯＳトランジスタにおいてＮ-シリコン層３を半導体基板として素子を作り込んでおり、Ｎ-シリコン層３の上面（３ａ）を半導体基板の主表面としている。
図３，４，５に示すように、島内において底部に１．０×１０19／ｃｍ3程度の埋め込みＮ+層９が形成されており、その上部が１．０×１０15／ｃｍ3のＮ-シリコン層３となっている。
図３においてＮ-シリコン層３（基板の主表面３ａ）での表層部にはベースＰ領域３０が形成されている。ベースＰ領域３０の深さは１．０〜１．４μｍである。また、ベースＰ領域３０は底部から表面にかけて連続的に濃度が高くなっている。具体的には、表面では１．５×１０17／ｃｍ3であるが、深さ１μｍでは１．５×１０16／ｃｍ3と１／１０の濃度になっている。このような濃度勾配はイオン注入、熱拡散といった通常用いられる半導体製造工程で作成でき、これにより当該ベースＰ領域３０を低コストで作製できることとなる。
ベースＰ領域３０内におけるＮ-シリコン層３（基板の主表面３ａ）での表層部にはソースＮ+領域３１がベースＰ領域３０よりも浅く形成されている。ソースＮ+領域３１は、表面濃度が１．０×１０20／ｃｍ3、深さが０．２〜０．３μｍである。
Ｎ-シリコン層３（基板の主表面３ａ）での表層部においてドレインＮ+領域３２がベースＰ領域３０とは離間した位置に形成されている。ドレインＮ+領域３２は表面濃度が１．０×１０20／ｃｍ3、深さが０．６〜１．２μｍである。ドレインＮ+領域３２の形成工程において、リンのイオン注入はバイポーラトランジスタ部のエミッタコンタクトＮ+領域２３（図１参照）のイオン注入とマスクを共用している。これにより、マスクの増加を招くことなくドレインＮ+領域３２を作成することができる。
Ｎ-シリコン層３（基板の主表面３ａ）での表層部においてＮウエル領域３３が、ドレインＮ+領域３２を含むとともにベースＰ領域３０と接する領域に、ドレインＮ+領域３２よりも深く、かつ、Ｎ-シリコン層３よりも高濃度に形成されている。詳しくは、Ｎ-シリコン層３において、１．０×１０16／ｃｍ3程度のＮウエル領域３３が１．０×１０17／ｃｍ3程度のベースＰ領域３０と重なり合うように形成されている。Ｎウエル領域３３は深さが２〜４μｍであるとともに、Ｎウエル領域３３は底部から表面にかけて連続的に濃度が高くなっている。
Ｎ-シリコン層３（基板の主表面３ａ）での表層部、特にベースＰ領域３０には、ベースコンタクトＰ+領域３４がソースＮ+領域３１よりもドレインＮ+領域３２側に形成されている。ベースコンタクトＰ+領域３４は、ベースＰ領域３０よりも浅く、かつ、高濃度であり、表面濃度が１．０×１０20／ｃｍ3、深さが０．５μｍである。
図４に示すように、Ｎ-シリコン層３（基板の主表面３ａ）からトレンチ３５が掘られている。トレンチ３５の平面構造として、図２に示すごとくソースＮ+領域３１からドレインＮ+領域３２に向かう方向において図５に示すごとくベースＰ領域３０を貫通するように形成されている。つまり、トレンチ４はソースＮ+領域３１からベースＰ領域３０を横切り、Ｎウエル領域３３に達するように形成されている。また、図２に示すように、前述のベースコンタクトＰ+領域３４は、トレンチ３５から距離ｄ１だけ離して形成されている。つまり、図２のＣ−Ｃ線での縦断面図である図５においてはベースコンタクトＰ+領域３４はない。
図４に示すように、トレンチ３５の内面においてゲート酸化膜（ゲート絶縁膜）３６を介してゲート電極３７が形成されている。詳しくは、ゲート電極３７はリンがドープされたポリシリコンを用いており、このポリシリコンゲート電極３７がトレンチ３５に埋め込まれている。また、図５に示すように、基板表面（主表面３ａ）の上にもゲート酸化膜（ゲート絶縁膜）３８を介して、リンがドープされたポリシリコンゲート電極３９が形成されている。図４に示すように、トレンチ３５の形成領域において基板表面に配したポリシリコンゲート電極３９とトレンチ３５内のポリシリコンゲート電極３７は１μｍ程度の幅でオーバーラップしている。このようにオーバーラップ範囲を狭くしたのは（トレンチ３５の形成領域でのポリシリコンゲート電極３９を極力エッチング除去したのは）、図５に示すごとくソースＮ+領域３１の上方からゲート電極３９を極力遠ざけるためである。
図３に示すように、Ｎ-シリコン層３の上にはソース電極４０とドレイン電極４１が形成されている。ソースＮ+領域３１およびベースコンタクトＰ+領域３４はソース電極４０と電気的に接続されている。ドレインＮ+領域３２はドレイン電極４１と電気的に接続されている。
トレンチ３５（ゲート電極３７）の深さは耐圧に影響を与えるため、耐圧設計上、重要なパラメータである。トレンチ３５の近傍で電界集中が起きるのはコーナー部（図４のＡ１部）である。従って、コーナー部近傍の電界を緩和できれば耐圧は向上する。コーナー部近傍の電界を緩和するには、コーナー部近傍のシリコン領域を不純物濃度の小さい領域にすればよい。そうすれば空乏層が広がりやすくなり、電界を緩和できる。
図３に示すごとく本実施形態では、表面から２〜４μｍの領域にＮウエル領域３３を形成するとともに、表面から６〜７μｍの位置に埋め込みＮ+層９の上面があり、かつ、その厚さが３〜５μｍであるため、表面から深さ４〜６μｍにおいては１．０×１０15／ｃｍ3と不純物濃度が小さい。そのため、トレンチ３５の深さを４〜６μｍに設計している。つまり、トレンチ３５の底面角部はＮウエル領域３３よりも深く、かつ、埋め込みＮ+層９よりも浅くなるようにしている。
トレンチ３５の深さの耐圧依存性をシミュレーションで調べた。その結果、トレンチの深さが３μｍでは耐圧４１ボルトであったデバイスがトレンチの深さが５μｍでは６５ボルトに耐圧が向上することが分かった。
次に、横型パワーＭＯＳトランジスタの動作について説明する。
オフ時（ドレイン電位：０．２ボルト，ゲート電位：０ボルト，ソース電位：０ボルト）の場合、ソースＮ+領域３１からベースＰ領域３０には電子は到達しないので、電流は流れない。
オン時（ドレイン電位：０．２ボルト，ゲート電位：７ボルト，ソース電位：０ボルト）の場合、ベースＰ領域３０におけるゲート酸化膜３６，３８と接する部位に反転層が形成される。そして、ソースＮ+領域３１から、トレンチ３５の表面および基板上面の反転層に電子は到達する。次に、トレンチ３５の表面および基板上面の反転層より、Ｎウエル領域３３に電子は到達する。この時、トレンチ３５の深さは４〜６μｍ、Ｎウエル領域３３の深さが２〜４μｍなので、Ｎウエル領域３３でも２〜４μｍまで電子は到達する。
次に、電子はＮウエル領域３３からドレインＮ+領域３２に到達する。この場合も、ドレインＮ+領域３２の深さが０．６〜１．２μｍなので、電子はドレインＮ+領域３２が近くなっても深い部分にも存在している。
このように電流の経路は奥深くまで（表面から離れた深い部分にまで）形成されている。そのためオン抵抗を小さくすることができる。詳しくは、シミュレーション結果として、オン抵抗が６３．４ｍΩ・ｍｍ2であり、従来のトレンチゲートを使用しない表面ゲートのみのデバイスと比較すると、半分程度のオン抵抗になっていることが分かった。
次に、静電気サージが侵入した場合の動作について、図６，７を用いて説明する。詳しくは、サージの中で特に問題となることの多い正のサージがドレインから侵入する場合の動作について説明する。
図６においてドレインＮ+領域３２から侵入したサージはＮウエル領域３３を通ってベースＰ領域３０（主にベースコンタクトＰ+領域３４）からグランドに吸収される。この時、Ｎウエル領域３３を通るとともにベースＰ領域３０（主にベースコンタクトＰ+領域３４）を経てサージが侵入するため、サージ侵入によるベースＰ領域３０の電位上昇はほとんどない（ベース領域３０での寄生抵抗による電位の上昇が抑えられる）。これにより、ベースＰ領域３０とソースＮ+領域３１間に形成される寄生ダイオードＤ１は動作しにくくなり、ソースＮ+領域３１、ベースＰ領域３０、Ｎ領域（主にＮウエル領域３３）で形成される寄生ＮＰＮバイポーラトランジスタＱ１もオン動作しにくくなる。そのため、寄生バイポーラ動作による特定セルへの電流集中は生じにくくなり、サージ耐量は高くなる。
特に、ベースコンタクトＰ+領域３４をソースＮ+領域３１とドレインＮ+領域３２との間に形成しており、寄生ベース抵抗を低減することができる。詳しい説明を、図３８，３９を用いて行う。図３８は本実施形態に対応する図であり、ベースコンタクト領域を図中の右側、即ち、ソース領域に対しドレイン領域側に形成している。図３９は比較のための図であり、ベースコンタクト領域を図中の左側、即ち、ソース領域に対しドレイン領域とは反対側に形成している。図３９においては、静電気放電等のサージに弱い。このサージ破壊に至るメカニズムは以下の通りである。サージが侵入すると、ベース領域の寄生抵抗（横方向の寄生抵抗）によりベース領域の電位が上昇する。そのため、ベース領域・ソース領域間の寄生ダイオードが動作する。その結果、基板、ベース領域、ソース領域のＮＰＮ構造のバイポーラトランジスタがオンして特定のセルに電流が集中する原因になる。これに対し図３８においては、ベースコンタクト領域がソース領域から見てドレイン領域に近い側に配置されており、サージがベース領域を介さずに直接引き抜くことができ、ベース領域での寄生抵抗はほとんど無く、上記の寄生バイポーラ動作を生じさせなくすることができる。
以上のごとく、本実施形態においてはサージ耐量の高い横型パワーＭＯＳトランジスタを提供することができる。特に、シミュレーション結果では、静電気試験（図７参照：１５０Ω、１５０ｐＦ）の耐量が１６．０ｋＶであった。即ち、自動車用半導体装置には、静電気試験で１５〜３０ｋＶの高いサージ耐量が要求されるが、これを満足させることができる。このように本実施形態では保護素子なしに要求される高耐量が実現できるため、外付け保護素子が不要となり、大幅なコストダウンを図ることができる。
このように本実施形態は下記の特徴を有する。
（イ）図３，４に示すごとく、トレンチ３５が、Ｎ-シリコン層（半導体基板）３の主表面３ａから掘られ、その平面構造としてソースＮ+領域３１からドレインＮ+領域３２に向かう方向においてベースＰ領域３０を貫通するように形成されている。よって、トレンチゲート構造とすることにより、電流通路を深さ方向に延ばすことができ、オン抵抗を低減することができる。また、Ｎウエル領域３３が、主表面３ａでの表層部においてドレインＮ+領域３２を含むとともにベースＰ領域３０と接する領域にドレインＮ+領域３２よりも深く、かつ、Ｎ-シリコン層３よりも高濃度に形成されている。よって、ドレインＮ+領域３２から進入したサージはＮウエル領域３３に入り、抵抗の低いＮウエル領域３３を通ってベースＰ領域３０の表面側を流れ（図６の本実施形態ではベースコンタクトＰ+領域３４を設けたので、主にここに流れ）、ソース電極４０によりグランドに吸収される。そのため、サージがベースＰ領域３０を縦方向に流れることはないので、ベースＰ領域３０の寄生抵抗は低くなり、サージに強くなる。
（ロ）少なくともベースＰ領域３０内における主表面３ａでの表層部にベースＰ領域３０よりも浅く、かつ、高濃度なＰ型のベースコンタクト領域（ベースコンタクトＰ+領域３４）を、ソースＮ+領域３１とドレインＮ+領域３２との間に形成した。これにより、図３８に示すように、サージ侵入時においてベース領域での横方向の寄生抵抗はほとんど無い。よって、ベース電位の上昇が少なく、ベース領域とソース領域との間の寄生ダイオードが動作しにくくなる。その結果、基板とベース領域とソース領域による寄生バイポーラトランジスタがオン動作しにくくなり電流の集中を防止することができる。
（ハ）Ｎウエル領域３３は底部から表面にかけて連続的に濃度が高くなっているので、サージをＮウエル領域３３の表面に流すことにより、ベースＰ領域３０の表面にサージを流しやすく、ベースＰ領域３０におけるサージの経路が短くなる。このことにより、寄生ベース抵抗を低減しベースＰ領域３０の電位の上昇を抑え、サージ耐量を向上することができる。
（ニ）ベースコンタクト領域（ベースコンタクトＰ+領域３４）をトレンチ３５から離して形成するとともに、主表面３ａの上にゲート酸化膜（ゲート絶縁膜）３８を介してゲート電極３９を形成した。よって、基板の主表面３ａにおいてチャネルとして動作する領域を形成してオン抵抗を下げることができる。
（ホ）Ｎ-シリコン層（半導体基板）３の底部においてＮ-シリコン層３よりも高濃度なＮ+型の埋め込み層（埋め込みＮ+層９）を有するとともに、トレンチ３５の底面角部をＮウエル領域３３よりも深く、かつ埋め込みＮ+層９より浅くした。よって、電界の集中しやすいトレンチ３５の底面角部の近傍を不純物濃度の低い領域にして電界集中を防ぐことができ、耐圧を向上することができる。
図２においてはトレンチ３５に対し距離ｄ１だけ離してベースコンタクトＰ+領域３４を形成したが、図８に示すように、ベースコンタクトＰ+領域３４をトレンチ３５に接するまで形成してもよい。図８においては基板表面にはチャネルは形成されない。次に、図８と図９を比較する。図９はベースコンタクトＰ+領域３４’を図中の左側、即ち、ソースＮ+領域３１に対しドレインＮ+領域３２とは反対側に形成している。ここで、図８においては１セルあたりのオン抵抗は、表面ゲート（プレーナーゲート）がない分だけオン抵抗は高い。しかし、図８は、図９におけるベースコンタクトＰ+領域３４’の存在した部分を削除しているので１セルの面積は小さくなる。そのため、図８は表面ゲートを削除したのにかかわらず、図９の単位面積あたりのオン抵抗と同程度にすることが可能となる。
このように、図８の構成とすることにより、単位面積あたりのオン抵抗を維持したままサージ耐量の高い横型パワーＭＯＳトランジスタを提供することができることとなる。
また、図３においてはベースコンタクトＰ+領域３４はベースＰ領域３０からＮウエル領域３３内に達するように形成したが、図１０に示すようにベースコンタクトＰ+領域３４をベースＰ領域３０内にのみ形成してもよい。
（第２の実施の形態）
次に、第２の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図１１に本実施形態における横型パワーＭＯＳトランジスタを示し、図１１の上側にトランジスタの平面図を、図１１の下側にトランジスタの縦断面図を示す。
第１の実施形態に対し本実施形態においてはソースＮ+領域５０もバイポーラトランジスタ部のエミッタコンタクトＮ+領域２３（図１参照）とマスクを共用し、０．６〜１．２μｍと深く打ち込んだ構造としている。これにより、図３のソースＮ+領域３１の深さは０．２〜０．３μｍであったが、図１１においてはソースＮ+領域５０の深さは０．６〜１．２μｍである。また、ベースＰ領域５１もソースＮ+領域５０を深くしたことに伴ない２〜２．６μｍと深くしている。
このような構成とすることにより、第１の実施形態よりトレンチ３５の深い部分に電流を流すことができる。
（第３の実施の形態）
次に、第３の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図４に示した第１の実施形態の場合、図１２に示すように、基板表面のポリシリコンゲート電極３９がオーバーエッチングされやすい。即ち、トレンチ３５の内部のポリシリコンゲート電極３７が表面から０．４μｍほどオーバーエッチングされ、ゲート電極がない所では電流が流れなくなることがある。詳しくは、図１３に示すようにトレンチ３５内にポリシリコンを充填すべくポリシリコン膜６０を成膜し、エッチングにより同ポリシリコン膜６０の表面を平坦化し、さらに、その上にマスク６１を配置した状態でポリシリコン膜６０をエッチングする際に、図１２に示すように０．４μｍ程度のオーバーエッチングが発生する。
そこで、本実施形態においては以下のようにしている。
図１４に本実施形態における横型パワーＭＯＳトランジスタを示し、図１４の上側にトランジスタの平面図を、図１４の下側にトランジスタの縦断面図を示す。
図１４において、基板表面のポリシリコンゲート電極３９を、ソースＮ+領域３１の側面での上方位置まで延ばして配置している。即ち、トレンチ３５の側面におけるソースＮ+領域３１の開口部にもポリシリコンゲート電極３７を配している。これにより、電流の流れる領域を広くすることができ、実用上好ましいものとなる。
（第４の実施の形態）
次に、第４の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図２〜図５に示すＭＯＳトランジスタを製造する場合、通常、ベースコンタクトＰ+領域３４の形成は次のように行われる。まず、図１５に示すように、マスク７０を用いて所定領域にＰ+イオンを注入する（不純物にはボロンもしくはＢＦ2が用いられる）。そして、図１６に示すように、アニールを行う。さらに、素子表面（上面）に酸化膜７１をデポするとともに、図１７に示すように、酸化膜７１にコンタクトホール７２を形成する。この一連の工程において、Ｐ+領域を形成するために注入する不純物としてのボロンもしくはＢＦ2はいずれも拡散係数が大きいため、容易にトレンチ３５まで達し、しきい値電圧Ｖｔを上昇させる原因になる。
そのため、本実施形態では以下のようにしている。
まず、図１８に示すように、イオン注入後のＮ+領域３１，３２のアニールを行った後、素子表面（上面）に酸化膜７３をデポする。さらに、図１９に示すように、酸化膜７３にコンタクトホール７４を形成する。そして、図２０に示すように、マスク７５を用いて所定領域にＰ+イオンを注入する（不純物にはボロンもしくはＢＦ2を用いる）。さらに、図２１に示すようにアニールする。
この工程により、Ｐ+の拡散を抑えることができる。
以上のように本実施形態においては、図２のようなベースコンタクトＰ+領域３４をトレンチ３５から離して形成している半導体装置の製造方法として、図１９に示すように、ベースＰ領域３０とソースＮ+領域３１とドレインＮ+領域３２とＮウエル領域３３とトレンチ３５を形成した後において、主表面３ａの上に、ベースコンタクト形成予定領域をコンタクトホールとして開口したシリコン酸化膜（絶縁膜）７３を配置する第１工程と、図２０，２１に示すように、シリコン酸化膜（絶縁膜）７３をマスクとしたイオン注入を行って主表面３ａの表層部においてベースコンタクトＰ+領域３４をトレンチ３５から離して形成する第２工程と、を有する。よって、ベースコンタクト領域形成用の不純物が拡散してトレンチ３５まで到達することを回避することができる。
（第５の実施の形態）
次に、第５の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図２２に本実施形態における横型パワーＭＯＳトランジスタを示し、図２２の上側にトランジスタの平面図を、図２２の下側にＩ−Ｉ線でのトランジスタの縦断面図を示す。図２３に図２２のＪ−Ｊ線でのトランジスタの縦断面図を示す。
図１の埋め込みＮ+層７，８，９のうちの埋め込みＮ+層８はバイポーラトランジスタで使用されるが図３の埋め込みＮ+層９については設けなくすることが可能である。この場合、トレンチ３５内のゲート電極と埋め込み絶縁膜２間の電位差はないので、トレンチ３５を深くしても耐圧の低下はない。そのため、図２２，２３の本実施形態においては、トレンチ３５を埋め込み絶縁膜２に接する構造にしている。この構造は素子分離用トレンチ４（図１参照）とＭＯＳゲート用トレンチ３５が同じ深さになるので、両方のトレンチを同一工程で作成することができる。即ち、ＳＯＩ基板を用い、トレンチ３５をＳＯＩ基板の埋め込み絶縁膜２に達するようにすることにより、素子分離用トレンチ４とＭＯＳゲート用トレンチ３５とを同時に作成することができる。その結果、工程コストの低減を図ることができる。
また、このとき、絶縁膜２上のシリコン膜厚はＮウエル領域３３の深さが確保できるだけの厚さがあればよいので、２〜４μｍと小さくできる。この場合、素子分離用トレンチ４（図１参照）は２〜４μｍだけ、シリコンをエッチングすれば作成できるので、エッチングにかかるコストを少なくすることができる。即ち、ＳＯＩ基板を用い、ＳＯＩ基板における埋め込み絶縁膜２上のＮ-シリコン層（半導体層）３の厚さをＮウエル領域３３の深さにすることにより、Ｎ-シリコン層３の膜厚を極力小さくすることにより、素子分離用トレンチ４の深さを浅くでき、トレンチ４をエッチングで作成する際のエッチングのコストを低減することができる。
（第６の実施の形態）
次に、第６の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図２４に、本実施形態における横型パワーＭＯＳトランジスタの平面図を示す。図２５に、図２４のＬ−Ｌ線でのトランジスタの縦断面図を示す。図２６に、図２４のＭ−Ｍ線でのトランジスタの縦断面図を示す。
図２４の平面図においてＮウエル領域３３が格子状に配列され（縦横に形成され）、各Ｎウエル領域３３の内部にドレインＮ+領域３２が形成されている。Ｎウエル領域３３はベースＰ領域３０に囲まれている。このようにして、ドレインＮ+領域３２とＮウエル領域３３が島状をなしており、その周囲にベースＰ領域３０が在る（ドレインＮ+領域３２とＮウエル領域３３がベースＰ領域３０に取り囲まれている）。ベースＰ領域３０での表層部にはソースＮ+領域３１が前記Ｎウエル領域３３を取り囲むように形成されている。即ち、ドレインＮ+領域３２をソースＮ+領域３１が取り囲むようにレイアウトされている。また、ベースＰ領域３０での表層部にはベースコンタクトＰ+領域３４がＮウエル領域３３の周りに形成されている。さらに、トレンチ３５（トレンチゲート）が隣り合うＮウエル領域３３の両方に接するように形成されている。
このレイアウトにおいては、ドレインＮ+領域３２およびＮウエル領域３３がベースＰ領域３０に取り囲まれているため電流経路を広くすることができ、これにより、サージ侵入時にサージ耐量を向上させることができる。また、このレイアウトにおいては、ベースコンタクトＰ+領域３４を広くとることができ、そのため、サージ侵入時にベースコンタクトＰ+領域３４での電流集中を回避して、サージ耐量を向上させることができる。
また、本実施形態では、図２４に示すように、ドレイン・ドレイン間隔が６〜８μｍであり、セルサイズは６〜８μｍである。よって、１セルの面積は３６〜６４μｍ2である。第１の実施形態（図２，３）と本実施形態（図２４）の比較において、図３でのソース・ドレイン間は５．０〜６．５μｍでありドレイン・ドレイン間隔が１０〜１３μｍであるとともに、図２でのトレンチゲート・トレンチゲートの間隔は３．６〜５μｍである。よって、１セルの面積は３６〜６５μｍ2である。その結果、第１の実施形態（図２，３）のレイアウトを本実施形態のレイアウトに変更しても面積の増大はないため、オン抵抗を増大させることなくサージ耐量を向上させることができる。ただし、本実施形態のデバイスはドレイン・ドレイン間隔が第１の実施形態より小さいため、耐圧は２０ボルト前後である。
（第７の実施の形態）
次に、第７の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図２７に、本実施形態における横型パワーＭＯＳトランジスタの平面図を示す。図２８に、図２７のＱ−Ｑ線でのトランジスタの縦断面図を示す。図２９に、図２７のＲ−Ｒ線でのトランジスタの縦断面図を示す。図３０に、図２７のＳ−Ｓ線でのトランジスタの縦断面図を示す。
本実施形態では、図２７に示すように、正方形のソースセル４２と正方形のドレインセル４３とを隣接して縦横に交互に配置している（セルをマトリックス状に配置している）。さらに、図２７には、セル群の外周部のレイアウトも示している。
図３１は、比較のための横型パワーＭＯＳトランジスタの平面図であり、本実施形態とは異なりストライプ状のレイアウトをとった場合のセル群の外周部のレイアウトを示す。
以下、詳しく説明する。
本実施形態では、図２７の平面図においてソースセル４２とドレインセル４３が交互に並ぶレイアウトになっている。各セル４２，４３は正方形にレイアウトされており、一辺のサイズは６〜７μｍである。
ソースセル４２において表層部にはベースＰ領域３０が形成され、図２７においてベースＰ領域３０は円形をなしている。このベースＰ領域３０の周りにはＮウエル領域３３が形成され、図２９に示すように、ベースＰ領域３０は表層部においてその端部がＮウエル領域３３の端部と重なり合っている。また、ベースＰ領域３０の内部にはソースＮ+領域３１が十字状に形成されている。ベースＰ領域３０の内部にはベースコンタクトＰ+領域３４が形成され、ベースコンタクトＰ+領域３４は十字状のソースＮ+領域３１により４つの領域に分割された形状をなしている。トレンチ３５は、十字状のソースＮ+領域３１の先端部から延び、ベースＰ領域３０を横切り、Ｎウエル領域３３に達する形状をなしている。図２８に示すように、トレンチ３５の内部にはゲート酸化膜３６を介してゲート電極３７が形成されている。
図２７のドレインセル４３において表層部がＮウエル領域３３になっており、その内部にドレインＮ+領域３２が形成されている（図２８，２９参照）。
また、図２７において、セル群の最外周部は全てソースセル４２が形成されている。このようにソースセル４２のみで外周部を構成することにより、図３１（ストライプ状のレイアウト）に比べて次のような効果を奏する。
図３１を用いてセル群の最外周でのブレークダウンのメカニズムについて説明する。
セル群の最外周においてベースＰ領域３０の端部が半円状に形成され、このベースＰ領域３０とＮウエル領域３３との間のＰＮ接合部が曲率半径Ｒ１１となる。曲率半径Ｒ１１のＰＮ接合部において電界が集中しやすくインパクトイオン化でホールが発生しやすい。そのホールが寄生バイポーラのベース電流となり、寄生バイポーラ動作を起こし、外周部に電流が集中して破壊する。
これに対し、図２７においては、セル群の最外周部にソースセル４２が形成されて、ソースセル４２においてベースＰ領域３０とＮウエル領域３３との間のＰＮ接合部が曲率半径Ｒ１０となり、この曲率半径Ｒ１０は図３１の曲率半径Ｒ１１よりも大きい（Ｒ１０＞Ｒ１１）。このように、ＰＮ接合部の曲率半径が小さくなることなく（曲率が大きくなることなく）設計できる。そのため、ＥＳＤ時のコーナー部での破壊を少なくすることができる。
このようにして、図２７のようにソースセル４２のみで外周部を構成することにより、図３１（ストライプ状のレイアウト）に比べてサージ破壊を防止することができる。
また、図２７での電極サイズは以下の通りである。
ドレイン電極４１はドレインＮ+領域３２の表面に形成されており、１セルでの面積は１μｍ2程度である。一方、ソース電極４０はソースＮ+領域３１とベースコンタクトＰ+領域３４上に配置されており、面積は２μｍ2程度である。ここで、ソース電極４０のうちのソースＮ+領域３１上に存在している部分の面積は１μｍ2程度であり、また、ベースコンタクトＰ+領域３４上に存在している部分の面積は１μｍ2程度である。
そして、デバイスがオン時（ドレイン電位：０．２ボルト，ゲート電位：７ボルト、ソース電位：０ボルト）の場合、ソースＮ+領域３１からソース電極４０に電流が流れる。このとき、電極として使用されている部分の面積は１μｍ2であり、ドレイン電極４１の面積と等しくなる。従って、電流の偏りが少なくなり、電流は各セルに均等に流れる。
デバイスに静電気サージが侵入した場合、本デバイスはダイオードとして動作するため、ベースコンタクトＰ+領域３４よりソース電極４０に電流が流れる（図６参照）。このとき、電極として使用されている部分の面積は１μｍ2程度であり、ドレイン電極４１の面積と等しくなる。従って、電流の偏りが少なくなるのでサージ耐量は高くなる。
（第８の実施の形態）
次に、第８の実施の形態を、第１の実施の形態との相違点を中心に説明する。
図３２に、本実施形態における横型パワーＭＯＳトランジスタの平面図を示す。図３３に、図３２のＴ−Ｔ線でのトランジスタの縦断面図を示す。
本実施形態はセル群での最外周のセルを他のセルと異なる構成としている。つまり、セルを隣接して並設したセル群における、少なくとも最外周のソースコンタクト４４を、内方のソースコンタクト４５よりも大きくしている（セル群の最外周のみソースコンタクトが大きくなっている）。
また、セルを隣接して並設したセル群における、少なくとも最外周のソースＮ+領域３１の配置予定位置に同ソースＮ+領域３１の代わりベースコンタクトＰ+領域４６を形成している。ベースコンタクトＰ+領域４６は、少なくともベースＰ領域３０内における主表面３ａでの表層部にベースＰ領域３０よりも高濃度に形成されている（より詳しくは、ベースコンタクトＰ+領域４６はベースＰ領域３０よりも浅くなっている）。つまり、セル群での最外周のセルではソースＮ+領域３１は存在せず、その代わりにＰ+領域４６を形成している。即ち、図３３に示すように、ベースＰ領域３０の表面はＰ+領域４６で覆われている。
この構成により、図３１の構造に比べ以下の効果を奏する。
図３１のストライプ構造ではセル群の最外周におけるベースＰ領域３０の端部の曲率半径Ｒ１１が小さい（曲率が大きい）。それゆえ、電界が集中しやすく、インパクトイオン化が生じ、ホールが発生しやすい。そのホールがベース電流となり、ソースＮ+領域３１、ベースＰ領域３０、Ｎ領域（主にＮウエル領域３３）で形成される寄生ＮＰＮトランジスタをオンさせ特定セルによる電流集中破壊を起こしやすい。
これに対し、図３２，３３においては、セル群の最外周でのソースＮ+領域３１を形成せずに寄生バイポーラトランジスタが形成されないようにするとともに、ベースＰ領域３０の表面に濃度の高いＰ+領域４６を形成することによりホールの発生が抑えられる。さらに、セル群の最外周のソースコンタクト４４を内方のソースコンタクト４５よりも広げてホールを外部に逃がしやすくしている。このようにしてサージ耐量を向上させることができる。
なお、上記セルはセル群の最外周のみならず、セル群での最外周の近傍のセルも同様の構造にすると、更にＥＳＤ耐量は高くなる。
（第９の実施の形態）
次に、第９の実施の形態を、第８の実施の形態との相違点を中心に説明する。
図３４に、本実施の形態における横型パワーＭＯＳトランジスタの平面図を示す。図３５に、図３４のＵ−Ｕ線でのトランジスタの縦断面図を示す。図３６に、図３４のＶ−Ｖ線でのトランジスタの縦断面図を示す。
平面構造として、ドレインＮ+領域３２をソースＮ+領域３１とベースコンタクトＰ+領域４７で取り囲んでいる。つまり、第８の実施形態（図３２）での最外周のＰ+領域４６を延長して、ドレインＮ+領域３２を取り囲む構造にしている。同時に、ソースコンタクト４４についてもＰ+領域４７の上部にも形成し、同じくドレインＮ+領域３２を取り囲むように配置している。
このとき、ドレインＮ+領域３２をカソードとするとともにＰ+領域４７をアノードとしたダイオード構造となる。このダイオードの耐圧（ブレークダウン電圧）を内部のトランジスタの耐圧（ブレークダウン電圧）より低く設定することにより保護ダイオードとして使用することができる。耐圧（ブレークダウン電圧）を低く設定するためには、具体的には、例えば、図３４のドレインＮ+領域３２とトランジスタ内部のベースコンタクトＰ+領域３４の距離Ｘ１よりも、ドレインＮ+領域３２と外周部のＰ+領域４７の距離Ｘ２を小さくする。よって、サージがドレインＮ+領域３２に侵入した場合には次のようになる。Ｎウエル領域３３を通ってトランジスタ内部のベースコンタクトＰ+領域３４と外周部のＰ+領域４７に侵入しようとする。しかし、ドレインＮ+領域３２とトランジスタ内部のベースコンタクトＰ+領域３４よりも外周部のＰ+領域４７の間の方が耐圧（ブレークダウン電圧）が低いため、サージが外周部に流れ、内部のトランジスタは保護される。このようにしてサージ耐量を向上させることができる。
（第１０の実施の形態）
次に、第１０の実施の形態を、第１〜第９の実施の形態との相違点を中心に説明する。
図３７に本実施形態における横型パワーＭＯＳトランジスタを示し、図３７の上側にトランジスタの平面図を、図３７の下側にトランジスタの縦断面図を示す。
第１〜第９の実施の形態においてはＭＯＳＦＥＴに適用した場合について説明してきたが、本実施形態においてはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）に適用している。つまり、図３のドレインＮ+領域３２の代わりにＰ+領域８０を作り、コレクタ領域（コレクタＰ+領域）とする。ソース領域はエミッタ領域となる（エミッタＮ+領域３１となる）。また、電極４０はエミッタ電極となり、電極４１はコレクタ電極となる。Ｎウエル領域３３はベース領域として機能する。
このＩＧＢＴとした場合における構成についてもこれまで説明してきたＭＯＳＦＥＴの場合と同様にして実施することができる（第１〜第９の実施形態と同様に実施することができる）。
実施形態における半導体装置の縦断面図。 第１の実施の形態における横型パワーＭＯＳトランジスタの平面図。 図２のＡ−Ａ線での縦断面図。 図２のＢ−Ｂ線での縦断面図。 図２のＣ−Ｃ線での縦断面図。 作用を説明するための縦断面図。 シミュレーションの条件を説明するための図。 横型パワーＭＯＳトランジスタを示す図。 比較のための横型パワーＭＯＳトランジスタを示す図。 横型パワーＭＯＳトランジスタを示す縦断面図。 第２の実施の形態における横型パワーＭＯＳトランジスタを示す図。 第３の実施の形態を説明するための縦断面図。 製造工程を示す縦断面図。 第３の実施の形態における横型パワーＭＯＳトランジスタを示す図。 第４の実施の形態を説明するための縦断面図。 製造工程を示す縦断面図。 製造工程を示す縦断面図。 製造工程を示す縦断面図。 製造工程を示す縦断面図。 製造工程を示す縦断面図。 製造工程を示す縦断面図。 第５の実施の形態における横型パワーＭＯＳトランジスタを示す図。 トランジスタの縦断面図。 第６の実施の形態における横型パワーＭＯＳトランジスタの平面図。 図２４のＬ−Ｌ線でのトランジスタの縦断面図。 図２４のＭ−Ｍ線でのトランジスタの縦断面図。 第７の実施の形態における横型パワーＭＯＳトランジスタの平面図。 図２７のＱ−Ｑ線でのトランジスタの縦断面図。 図２７のＲ−Ｒ線でのトランジスタの縦断面図。 図２７のＳ−Ｓ線でのトランジスタの縦断面図。 ストライプ状のレイアウトをとった場合の外周部のレイアウトを示す平面図。 第８の実施の形態における横型パワーＭＯＳトランジスタの平面図。 図３２のＴ−Ｔ線でのトランジスタの縦断面図。 第９の実施の形態における横型パワーＭＯＳトランジスタの平面図。 図３４のＵ−Ｕ線でのトランジスタの縦断面図。 図３４のＶ−Ｖ線でのトランジスタの縦断面図。 第１０の実施の形態における横型パワーＭＯＳトランジスタ（ＩＧＢＴ）を示す図。 動作原理を説明するための概念図。 比較のための概念図。 背景技術を説明するための横型パワーＭＯＳトランジスタを示す図。
符号の説明
２…埋め込み絶縁膜、３…Ｎ-シリコン層、３ａ…主表面、９…埋め込みＮ+層、３０…ベースＰ領域、３１…ソースＮ+領域、３２…ドレインＮ+領域、３３…Ｎウエル領域、３４…ベースコンタクトＰ+領域、３５…トレンチ、３６…ゲート酸化膜、３７…ゲート電極、３８…ゲート酸化膜、３９…ゲート電極、４０…ソース電極、４１…ドレイン電極、４２…ソースセル、４３…ドレインセル、４４…ソースコンタクト、４５…ソースコンタクト、４６…ベースコンタクトＰ+領域、４７…ベースコンタクトＰ+領域、７３…絶縁膜、８０…コレクタＰ+領域。

Claims (16)

  1. 第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（３０）と、
    前記ベース領域（３０）内における前記主表面（３ａ）での表層部に前記ベース領域（３０）よりも浅く形成された第１導電型のソース領域（３１）と、
    前記主表面（３ａ）での表層部において前記ベース領域（３０）とは離間した位置に形成された第１導電型のドレイン領域（３２）と、
    前記主表面（３ａ）での表層部において前記ドレイン領域（３２）を含むとともに前記ベース領域（３０）と接する領域に前記ドレイン領域（３２）よりも深く、かつ、前記半導体基板（３）よりも高濃度に形成された第１導電型のウエル領域（３３）と、
    前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（３１）からドレイン領域（３２）に向かう方向においてベース領域（３０）を貫通するように形成されたトレンチ（３５）と、
    前記トレンチ（３５）の内面においてゲート絶縁膜（３６）を介して形成されたゲート電極（３７）と、
    前記ソース領域（３１）に電気的に接続されたソース電極（４０）と、
    前記ドレイン領域（３２）に電気的に接続されたドレイン電極（４１）と、
    を備えたことを特徴とする半導体装置。
  2. 第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（３０）と、
    前記ベース領域（３０）内における前記主表面（３ａ）での表層部に前記ベース領域（３０）よりも浅く形成された第１導電型のエミッタ領域（３１）と、
    前記主表面（３ａ）での表層部において前記ベース領域（３０）とは離間した位置に形成された第２導電型のコレクタ領域（８０）と、
    前記主表面（３ａ）での表層部において前記コレクタ領域（８０）を含むとともに前記ベース領域（３０）と接する領域に前記コレクタ領域（８０）よりも深く、かつ、前記半導体基板（３）よりも高濃度に形成された第１導電型のウエル領域（３３）と、
    前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記エミッタ領域（３１）からコレクタ領域（８０）に向かう方向においてベース領域（３０）を貫通するように形成されたトレンチ（３５）と、
    前記トレンチ（３５）の内面においてゲート絶縁膜（３６）を介して形成されたゲート電極（３７）と、
    前記エミッタ領域（３１）に電気的に接続されたエミッタ電極（４０）と、
    前記コレクタ領域（８０）に電気的に接続されたコレクタ電極（４１）と、
    を備えたことを特徴とする半導体装置。
  3. 請求項１または２に記載の半導体装置において、
    少なくとも前記ベース領域（３０）内における前記主表面（３ａ）での表層部にベース領域（３０）よりも浅く、かつ、高濃度な第２導電型のベースコンタクト領域（３４）を、前記ソース領域（３１）またはエミッタ領域とドレイン領域（３２）またはコレクタ領域との間に形成したことを特徴とする半導体装置。
  4. 請求項１〜３のいずれか１項に記載の半導体装置において、
    前記ウエル領域（３３）は底部から表面にかけて連続的に濃度が高くなっていることを特徴とする半導体装置。
  5. 請求項３に記載の半導体装置において、
    前記ベースコンタクト領域（３４）をトレンチ（３５）から離して形成するとともに、前記主表面（３ａ）の上にゲート絶縁膜（３８）を介してゲート電極（３９）を形成したことを特徴とする半導体装置。
  6. 請求項１〜５のいずれか１項に記載の半導体装置において、
    前記半導体基板（３）の底部において半導体基板（３）よりも高濃度な第１導電型の埋め込み層（９）を有するとともに、前記トレンチ（３５）の底面角部を前記ウエル領域（３３）よりも深く、かつ埋め込み層（９）より浅くしたことを特徴とする半導体装置。
  7. 請求項１〜６のいずれか１項に記載の半導体装置において、
    前記トレンチ（３５）の側面における前記ソース領域（３１）またはエミッタ領域の開口部にもゲート電極（３７）を配したことを特徴とする半導体装置。
  8. 請求項１〜５，７のいずれか１項に記載の半導体装置において、
    ＳＯＩ基板を用い、前記トレンチ（３５）をＳＯＩ基板の埋め込み絶縁膜（２）に達するようにしたことを特徴とする半導体装置。
  9. 請求項１〜５，７，８のいずれか１項に記載の半導体装置において、
    ＳＯＩ基板を用い、ＳＯＩ基板における埋め込み絶縁膜（２）上の半導体層（３）の厚さを前記ウエル領域（３３）の深さにしたことを特徴とする半導体装置。
  10. 請求項１〜９のいずれか１項に記載の半導体装置において、
    前記ドレイン領域（３２）またはコレクタ領域とウエル領域（３３）が島状をなしており、その周囲にベース領域（３０）が在ることを特徴とする半導体装置。
  11. 請求項１〜９のいずれか１項に記載の半導体装置において、
    ソースセル（４２）またはエミッタセルと、ドレインセル（４３）またはコレクタセルとが隣接して縦横に交互に配置されていることを特徴とする半導体装置。
  12. 請求項１〜９のいずれか１項に記載の半導体装置において、
    セルを隣接して並設したセル群における、少なくとも最外周のソースコンタクト（４４）またはエミッタコンタクトを、内方のソースコンタクト（４５）またはエミッタコンタクトよりも大きくしたことを特徴とする半導体装置。
  13. 請求項１〜９のいずれか１項に記載の半導体装置において、
    セルを隣接して並設したセル群における、少なくとも最外周の前記ソース領域（３１）またはエミッタ領域の配置予定位置に同ソース領域（３１）またはエミッタ領域に代わり、少なくとも前記ベース領域（３０）内における前記主表面（３ａ）での表層部にベース領域（３０）よりも高濃度な第２導電型のベースコンタクト領域（４６）を形成したことを特徴とする半導体装置。
  14. 請求項１３に記載の半導体装置において、
    平面構造として、ドレイン領域（３２）またはコレクタ領域を、ソース領域（３１）またはエミッタ領域と前記ベースコンタクト領域（４７）で取り囲んだことを特徴とする半導体装置。
  15. 第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（３０）と、
    前記ベース領域（３０）内における前記主表面（３ａ）での表層部に前記ベース領域（３０）よりも浅く形成された第１導電型のソース領域（３１）と、
    前記主表面（３ａ）での表層部において前記ベース領域（３０）とは離間した位置に形成された第１導電型のドレイン領域（３２）と、
    前記主表面（３ａ）での表層部において前記ドレイン領域（３２）を含むとともに前記ベース領域（３０）と接する領域に前記ドレイン領域（３２）よりも深く、かつ、前記半導体基板（３）よりも高濃度に形成された第１導電型のウエル領域（３３）と、
    前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記ソース領域（３１）からドレイン領域（３２）に向かう方向においてベース領域（３０）を貫通するように形成されたトレンチ（３５）と、
    前記トレンチ（３５）の内面においてゲート絶縁膜（３６）を介して形成されたゲート電極（３７）と、
    前記ソース領域（３１）に電気的に接続されたソース電極（４０）と、
    前記ドレイン領域（３２）に電気的に接続されたドレイン電極（４１）と、
    を備えた半導体装置の製造方法であって、
    前記ベース領域（３０）とソース領域（３１）とドレイン領域（３２）とウエル領域（３３）とトレンチ（３５）を形成した後において、前記主表面（３ａ）の上に、ベースコンタクト形成予定領域をコンタクトホールとして開口した絶縁膜（７３）を配置する第１工程と、
    前記絶縁膜（７３）をマスクとしたイオン注入を行って前記主表面（３ａ）の表層部においてベースコンタクト領域（３４）をトレンチ（３５）から離して形成する第２工程と、
    を有することを特徴とする半導体装置の製造方法。
  16. 第１導電型の半導体基板（３）における主表面（３ａ）での表層部に形成された第２導電型のベース領域（３０）と、
    前記ベース領域（３０）内における前記主表面（３ａ）での表層部に前記ベース領域（３０）よりも浅く形成された第１導電型のエミッタ領域（３１）と、
    前記主表面（３ａ）での表層部において前記ベース領域（３０）とは離間した位置に形成された第２導電型のコレクタ領域（８０）と、
    前記主表面（３ａ）での表層部において前記コレクタ領域（８０）を含むとともに前記ベース領域（３０）と接する領域に前記コレクタ領域（８０）よりも深く、かつ、前記半導体基板（３）よりも高濃度に形成された第１導電型のウエル領域（３３）と、
    前記半導体基板（３）の主表面（３ａ）から掘られ、その平面構造として前記エミッタ領域（３１）からコレクタ領域（８０）に向かう方向においてベース領域（３０）を貫通するように形成されたトレンチ（３５）と、
    前記トレンチ（３５）の内面においてゲート絶縁膜（３６）を介して形成されたゲート電極（３７）と、
    前記エミッタ領域（３１）に電気的に接続されたエミッタ電極（４０）と、
    前記コレクタ領域（８０）に電気的に接続されたコレクタ電極（４１）と、
    を備えた半導体装置の製造方法であって、
    前記ベース領域（３０）とエミッタ領域（３１）とコレクタ領域（８０）とウエル領域（３３）とトレンチ（３５）を形成した後において、前記主表面（３ａ）の上に、ベースコンタクト形成予定領域をコンタクトホールとして開口した絶縁膜（７３）を配置する第１工程と、
    前記絶縁膜（７３）をマスクとしたイオン注入を行って前記主表面（３ａ）の表層部においてベースコンタクト領域（３４）をトレンチ（３５）から離して形成する第２工程と、
    を有することを特徴とする半導体装置の製造方法。
JP2003348865A 2002-12-18 2003-10-07 半導体装置およびその製造方法 Expired - Fee Related JP4225177B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2003348865A JP4225177B2 (ja) 2002-12-18 2003-10-07 半導体装置およびその製造方法
US10/729,955 US6972458B2 (en) 2002-12-18 2003-12-09 Horizontal MOS transistor
DE10358697A DE10358697A1 (de) 2002-12-18 2003-12-15 Halbleiteranordnung und Verfahren zur Herstellung derselben
US11/156,451 US20050230747A1 (en) 2002-12-18 2005-06-21 Semiconductor device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002367067 2002-12-18
JP2003348865A JP4225177B2 (ja) 2002-12-18 2003-10-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2004214611A true JP2004214611A (ja) 2004-07-29
JP4225177B2 JP4225177B2 (ja) 2009-02-18

Family

ID=32510672

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003348865A Expired - Fee Related JP4225177B2 (ja) 2002-12-18 2003-10-07 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US6972458B2 (ja)
JP (1) JP4225177B2 (ja)
DE (1) DE10358697A1 (ja)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319072A (ja) * 2005-05-11 2006-11-24 Denso Corp 半導体装置およびその設計方法
JP2007049061A (ja) * 2005-08-12 2007-02-22 Toshiba Corp 半導体装置
JP2007103459A (ja) * 2005-09-30 2007-04-19 Denso Corp 半導体装置およびその製造方法
KR100710196B1 (ko) * 2005-12-28 2007-04-20 동부일렉트로닉스 주식회사 바이폴라트랜지스터의 제조방법
JP2007158321A (ja) * 2005-11-14 2007-06-21 Denso Corp 半導体装置
JP2009170468A (ja) * 2008-01-10 2009-07-30 Sharp Corp Ｍｏｓ電界効果トランジスタ
JP2009253121A (ja) * 2008-04-09 2009-10-29 Toyota Central R&D Labs Inc トレンチゲートを有する横型半導体装置とその製造方法
JP2009543353A (ja) * 2006-06-29 2009-12-03 フェアチャイルド・セミコンダクター・コーポレーション 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
JP2010003836A (ja) * 2008-06-19 2010-01-07 Toyota Central R&D Labs Inc 半導体装置
JP2011100933A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体装置
JP2011103376A (ja) * 2009-11-11 2011-05-26 Renesas Electronics Corp 半導体装置及びその製造方法
WO2013128833A1 (ja) * 2012-03-02 2013-09-06 株式会社デンソー 半導体装置
WO2018150467A1 (ja) * 2017-02-14 2018-08-23 日産自動車株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2820546B1 (fr) * 2001-02-05 2003-07-11 St Microelectronics Sa Structure de protection contre des parasites
JP4590884B2 (ja) * 2003-06-13 2010-12-01 株式会社デンソー 半導体装置およびその製造方法
US20050242371A1 (en) * 2004-04-30 2005-11-03 Khemka Vishnu K High current MOS device with avalanche protection and method of operation
DE102004047772B4 (de) * 2004-09-30 2018-12-13 Infineon Technologies Ag Lateraler Halbleitertransistor
US20060076629A1 (en) * 2004-10-07 2006-04-13 Hamza Yilmaz Semiconductor devices with isolation and sinker regions containing trenches filled with conductive material
DE102004052643B4 (de) * 2004-10-29 2016-06-16 Infineon Technologies Ag Verfahren zur Herstellung eines lateralen Trenchtransistors
WO2006070304A2 (en) * 2004-12-28 2006-07-06 Koninklijke Philips Electronics N.V. Soi device
US7385246B2 (en) * 2005-07-22 2008-06-10 Intersil Americas Inc. Depletable cathode low charge storage diode
EP1863081A3 (en) * 2006-03-10 2008-03-05 Hitachi, Ltd. Dielectric material separated-type, high breakdown voltage semiconductor circuit device, and production method thereof
DE102006031539B4 (de) * 2006-07-07 2011-09-29 Infineon Technologies Austria Ag Integrierter Halbleiterchip mit lateraler Wärmedämmung und Substratkontakt
JP5315058B2 (ja) * 2006-12-07 2013-10-16 新電元工業株式会社 半導体装置及びその製造方法
US7910995B2 (en) * 2008-04-24 2011-03-22 Fairchild Semiconductor Corporation Structure and method for semiconductor power devices
JP4531861B2 (ja) * 2008-07-09 2010-08-25 パナソニック株式会社 半導体素子およびその製造方法
JP2010118622A (ja) * 2008-11-14 2010-05-27 Panasonic Corp 半導体装置及びその製造方法
CN101969064B (zh) * 2010-08-27 2012-01-04 东南大学 一种提高电流密度的绝缘体上硅p型半导体组合器件
CN101969062B (zh) * 2010-08-27 2012-01-04 东南大学 一种提高电流密度的绝缘体上硅n型半导体组合器件
WO2015008550A1 (ja) * 2013-07-19 2015-01-22 日産自動車株式会社 半導体装置及びその製造方法
CN104269402B (zh) * 2014-09-04 2017-05-10 电子科技大学 一种堆叠scr‑ldmos的高压esd保护电路
US10262997B2 (en) * 2017-09-14 2019-04-16 Vanguard International Semiconductor Corporation High-voltage LDMOSFET devices having polysilicon trench-type guard rings
CN108447910A (zh) * 2018-03-07 2018-08-24 上海新储集成电路有限公司 一种3d金属氧化物半导体场效应晶体管及其制造方法
CN114122113B (zh) * 2022-01-27 2022-05-03 江苏游隼微电子有限公司 一种高可靠的mosfet功率半导体器件结构

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448083A (en) * 1991-08-08 1995-09-05 Kabushiki Kaisha Toshiba Insulated-gate semiconductor device
US5640034A (en) * 1992-05-18 1997-06-17 Texas Instruments Incorporated Top-drain trench based resurf DMOS transistor structure
US6163051A (en) * 1995-08-24 2000-12-19 Kabushiki Kaisha Toshiba High breakdown voltage semiconductor device
JP3528420B2 (ja) * 1996-04-26 2004-05-17 株式会社デンソー 半導体装置およびその製造方法
US6118149A (en) 1997-03-17 2000-09-12 Kabushiki Kaisha Toshiba Trench gate MOSFET
JP3405681B2 (ja) 1997-07-31 2003-05-12 株式会社東芝 半導体装置
JP3356162B2 (ja) 1999-10-19 2002-12-09 株式会社デンソー 半導体装置及びその製造方法
JP4175750B2 (ja) 1999-10-27 2008-11-05 株式会社東芝 絶縁ゲート型半導体装置
US6580101B2 (en) * 2000-04-25 2003-06-17 The Furukawa Electric Co., Ltd. GaN-based compound semiconductor device
US6542231B1 (en) * 2000-08-22 2003-04-01 Thermo Finnegan Llc Fiber-coupled liquid sample analyzer with liquid flow cell
JP4290378B2 (ja) * 2002-03-28 2009-07-01 Ｎｅｃエレクトロニクス株式会社 横型パワーｍｏｓトランジスタおよびその製造方法
US6713814B1 (en) * 2002-08-05 2004-03-30 National Semiconductor Corporation DMOS transistor structure with gate electrode trench for high density integration and method of fabricating the structure
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006319072A (ja) * 2005-05-11 2006-11-24 Denso Corp 半導体装置およびその設計方法
JP2007049061A (ja) * 2005-08-12 2007-02-22 Toshiba Corp 半導体装置
JP2007103459A (ja) * 2005-09-30 2007-04-19 Denso Corp 半導体装置およびその製造方法
JP2007158321A (ja) * 2005-11-14 2007-06-21 Denso Corp 半導体装置
KR100710196B1 (ko) * 2005-12-28 2007-04-20 동부일렉트로닉스 주식회사 바이폴라트랜지스터의 제조방법
JP2009543353A (ja) * 2006-06-29 2009-12-03 フェアチャイルド・セミコンダクター・コーポレーション 直接的ソース‐ドレイン電流経路を有する横型トレンチゲートｆｅｔ
JP2009170468A (ja) * 2008-01-10 2009-07-30 Sharp Corp Ｍｏｓ電界効果トランジスタ
JP2009253121A (ja) * 2008-04-09 2009-10-29 Toyota Central R&D Labs Inc トレンチゲートを有する横型半導体装置とその製造方法
JP2010003836A (ja) * 2008-06-19 2010-01-07 Toyota Central R&D Labs Inc 半導体装置
JP2011100933A (ja) * 2009-11-09 2011-05-19 Toshiba Corp 半導体装置
US8466516B2 (en) 2009-11-09 2013-06-18 Kabushiki Kaisha Toshiba Semiconductor device
JP2011103376A (ja) * 2009-11-11 2011-05-26 Renesas Electronics Corp 半導体装置及びその製造方法
WO2013128833A1 (ja) * 2012-03-02 2013-09-06 株式会社デンソー 半導体装置
JP2013183071A (ja) * 2012-03-02 2013-09-12 Denso Corp 半導体装置
WO2018150467A1 (ja) * 2017-02-14 2018-08-23 日産自動車株式会社 半導体装置および半導体装置の製造方法
JPWO2018150467A1 (ja) * 2017-02-14 2019-12-12 日産自動車株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
DE10358697A1 (de) 2004-07-08
US20040119091A1 (en) 2004-06-24
JP4225177B2 (ja) 2009-02-18
US6972458B2 (en) 2005-12-06
US20050230747A1 (en) 2005-10-20

Similar Documents

Publication Publication Date Title
JP4225177B2 (ja) 半導体装置およびその製造方法
US8125023B2 (en) Vertical type power semiconductor device having a super junction structure
JP5472451B2 (ja) 半導体装置の製造方法および半導体装置
US9054154B2 (en) Semiconductor device
JP5708788B2 (ja) 半導体装置およびその製造方法
US20090166721A1 (en) Quasi-vertical gated npn-pnp esd protection device
JP2007184486A (ja) 半導体装置
KR20170026109A (ko) 반도체 장치 및 반도체 장치의 제조 방법
US20180069111A1 (en) Esd protection scr device
CN109923663B (zh) 半导体装置
JP5525736B2 (ja) 半導体装置及びその製造方法
WO2011108191A1 (ja) 半導体装置の製造方法および半導体装置
JP2019176061A (ja) 半導体装置
KR20080095768A (ko) 반도체 장치
KR100555280B1 (ko) 반도체 장치 및 그 제조 방법
US10978870B2 (en) Electrostatic discharge protection device
JP2006013450A (ja) 半導体装置およびその製造方法
JP5713611B2 (ja) 半導体装置
JP5543253B2 (ja) 半導体装置及びその製造方法
JP2008153620A (ja) 半導体装置
JP7486399B2 (ja) 半導体装置および半導体装置の製造方法
US10418479B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP3904725B2 (ja) 半導体装置及びその製造方法
JP3230504B2 (ja) Ｍｉｓ型半導体装置及びその製造方法
KR20010094722A (ko) 고전압 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081029

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081104

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081117

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111205

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121205

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131205

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees