WO2018150467A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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林　哲也
亮太 田中
圭佑 竹本
早見　泰明
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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Documents 1 to 3 As conventional semiconductor devices, for example, those disclosed in Patent Documents 1 to 3 are known.
  • a drift region is formed on a substrate, and a well region for forming a channel is formed in the drift region. Furthermore, a source region and a drain region are formed in a direction perpendicular to the surface of the drift region.
  • the trench-shaped gate electrode is formed from the surface of the drift region to the inside of the drift region in the vertical direction.
  • the semiconductor device has a horizontal structure horizontal to the substrate.
  • the direction of the main current controlled by the voltage applied to the gate electrode is parallel to the semiconductor surface, and the main current is distributed in the vertical direction from the semiconductor surface. Therefore, the channel width can be determined by the depth of the drift region, and the channel width can be increased even at a constant surface area. That is, the area of the semiconductor surface is not limited.
  • the present invention has been made to solve such a conventional problem, and an object of the present invention is to provide a semiconductor device capable of reducing channel resistance without increasing the entire depth of the drift region. And a method of manufacturing a semiconductor device.
  • One embodiment of the present invention includes a first drift region of a first conductivity type formed on a first main surface of a substrate, a first drift region formed on the first main surface of the substrate, and in contact with the first drift region.
  • a second drift region of a first conductivity type that reaches a position deeper in the substrate than the region;
  • a second conductivity type well region in contact with the second drift region, a first conductivity type source region extending in a vertical direction from the surface of the well region, and extending in a vertical direction from the surface of the first drift region
  • the first conductivity type drain region is provided.
  • the semiconductor device includes a source electrode connected to the source region and the well region, and a drain electrode connected to the drain region.
  • the second drift region is formed deeper than the first drift region, the flow path of electrons after passing through the channel is widened, and resistance is reduced. Can do.
  • FIG. 1A is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 1B is a cross-sectional view when a first drift region is formed on a substrate according to the first embodiment.
  • FIG. 1C is a cross-sectional view when a second drift region, a well region, a source region, and a drain region are formed according to the first embodiment.
  • FIG. 1D is a cross-sectional view when a gate insulating film and a gate electrode are formed according to the first embodiment.
  • FIG. 1E is a cross-sectional view when an interlayer insulating film and a contact hole are formed according to the first embodiment.
  • FIG. 1F is an explanatory diagram illustrating a current density distribution when the semiconductor device is on according to the first embodiment.
  • FIG. 1G is an explanatory diagram showing a current density distribution when the semiconductor device is on when the second drift region is not provided.
  • FIG. 1H is a cross-sectional view when a mask material is deposited on a substrate according to a modification of the first embodiment.
  • FIG. 1I is a cross-sectional view when a drift region is formed on a substrate according to a modification of the first embodiment.
  • FIG. 2A is a cross-sectional view showing a configuration of a semiconductor device according to the second embodiment of the present invention.
  • FIG. 2B is a cross-sectional view when a well region, a source region, and a drain region are formed on a substrate according to the second embodiment.
  • FIG. 2C is a cross-sectional view when a mask material is deposited on a substrate according to the second embodiment.
  • FIG. 2D is a cross-sectional view when a gate groove is formed in the substrate according to the second embodiment.
  • FIG. 2E is a cross-sectional view when the first drift region and the second drift region are formed on the substrate according to the second embodiment.
  • FIG. 2F is a cross-sectional view when a gate insulating film and a gate electrode are formed in the gate groove according to the second embodiment.
  • FIG. 2G is a cross-sectional view when an interlayer insulating film is formed on a substrate according to the second embodiment.
  • FIG. 2H is a cross-sectional view when a source electrode and a drain electrode are formed on a substrate according to the second embodiment.
  • FIG. 2I is a cross-sectional view showing a configuration of a semiconductor device according to a second modification of the second embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a configuration of a semiconductor device according to the third embodiment of the present invention.
  • FIG. 3B is a cross-sectional view when a drain region, a well region, and a source region are formed on a substrate according to the third embodiment.
  • FIG. 3C is a cross-sectional view when a gate groove is formed in the substrate and a first drift region and a second drift region are further formed according to the third embodiment.
  • FIG. 3D is a cross-sectional view when a gate insulating film and a gate electrode are formed in a gate groove and a drain electrode is further formed on a substrate according to the third embodiment.
  • FIG. 4A is a perspective view showing the configuration of the semiconductor device according to the fourth exemplary embodiment of the present invention.
  • 4B is a cross-sectional view taken along the line XX ′ of the semiconductor device illustrated in FIG. 4A.
  • FIG. 4C is a cross-sectional view when a gate groove is formed in the substrate according to the fourth embodiment.
  • FIG. 4D is a cross-sectional view when a first drift region and a second drift region are formed on a substrate according to the fourth embodiment.
  • FIG. 4E is a cross-sectional view when a well region, a source region, and a drain region are formed in a substrate according to the fourth embodiment.
  • FIG. 4F is a cross-sectional view of the fourth embodiment, in which a gate insulating film and a gate electrode are formed in the gate groove.
  • FIG. 4G is a cross-sectional view showing the configuration of the semiconductor device according to the second modification example of the fourth embodiment of the present invention.
  • FIG. 4H is a cross-sectional view showing the configuration of the semiconductor device according to the fourth modification example of the fourth embodiment of the present invention.
  • FIG. 4I is a cross-sectional view showing a configuration of a semiconductor device according to a fifth modification of the fourth embodiment of the present invention.
  • FIG. 4J is a cross-sectional view showing the configuration of the semiconductor device according to the sixth modification of the fourth embodiment of the present invention.
  • FIG. 4K is a cross-sectional view showing the configuration of the semiconductor device according to the seventh modification example of the fourth embodiment of the present invention.
  • FIG. 4L is a cross-sectional view showing a configuration of a semiconductor device according to an eighth modification of the fourth embodiment of the present invention.
  • FIG. 4M is a cross-sectional view showing the configuration of the semiconductor device according to the ninth modification example of the fourth embodiment of the present invention.
  • FIG. 4I is a cross-sectional view showing a configuration of a semiconductor device according to a fifth modification of the fourth embodiment of the present invention.
  • FIG. 4J is a cross-sectional view showing the configuration of the semiconductor device according to the sixth modification of the fourth embodiment of the present invention.
  • FIG. 5A is a perspective view showing the configuration of the semiconductor device according to the fifth exemplary embodiment of the present invention.
  • FIG. 5B is a cross-sectional view taken along the line XX ′ of the semiconductor device shown in FIG. 5A.
  • FIG. 5C is a cross-sectional view of the fifth embodiment when ions are implanted into the substrate.
  • FIG. 5D is a plan view when a plurality of semiconductor devices each having a column region are provided together according to the fifth embodiment.
  • the “first conductivity type” and the “second conductivity type” are opposite conductivity types. That is, if the first conductivity type is N type, the second conductivity type is P type, and if the first conductivity type is P type, the second conductivity type is N type. In the following description, the first conductivity type is N type and the second conductivity type is P type. However, the first conductivity type may be P type and the second conductivity type may be N type. When the N type and the P type are switched, the polarity of the applied voltage is also reversed.
  • the distance in the depth direction (vertical direction in the drawing) is exaggerated to facilitate understanding. That is, the horizontal scale and the vertical direction in the figure do not coincide with each other. Furthermore, illustration of electrode wiring is omitted.
  • FIG. 1A is a cross-sectional view showing the configuration of the semiconductor device according to the first embodiment of the present invention.
  • a metal oxide semiconductor field effect transistor MOSFET
  • MOSFET metal oxide semiconductor field effect transistor
  • the semiconductor device 101 includes a substrate 1, an N-type first drift region 4 and an N-type second drift formed on the first main surface of the substrate 1.
  • a region 41 and a P-type well region 2 are provided.
  • An N + type source region 3 extending in a vertical direction from the surface of the well region 2 is provided inside the well region 2.
  • an N + type drain region 5 extending from the surface of the first drift region 4 and spaced from the well region 2.
  • a gate electrode 7 is provided in contact with the source region 3, the well region 2, and the second drift region 41 through the gate insulating film 6.
  • the gate insulating film 6 is formed in contact with the second drift region 41, the well region 2, and the source region 3.
  • An interlayer insulating film 10 is formed on the surface of the gate insulating film 6.
  • Contact holes 11a and 11b are formed in the interlayer insulating film 10.
  • a source electrode 15 is formed in contact with the source region 3 and the well region 2 through the contact hole 11a.
  • a drain electrode 16 is formed in contact with the drain region 5 through the contact hole 11b.
  • the substrate 1 has a thickness of about several tens to several hundreds ⁇ m.
  • a semi-insulating substrate or an insulating substrate can be used.
  • the insulating substrate shown here indicates that the resistivity of the substrate is several k ⁇ / cm or more.
  • silicon carbide (SiC) having an insulating property can be used.
  • SiC silicon carbide
  • an example in which the substrate 1 made of silicon carbide is used will be described.
  • the first drift region 4 and the second drift region 41 have a thickness of about several ⁇ m to several tens ⁇ m, and the second drift region 41 reaches deeper (downward in the figure). .
  • the impurity concentration of the first drift region 4 and the second drift region 41 is higher than that of the substrate 1 and is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the first drift region 4 and the second drift region 41 can be made of the same material as the substrate 1.
  • the well region 2 extends from the surface of the substrate 1 (the upper surface in the drawing) in the direction perpendicular to the surface of the second drift region 41.
  • the well region 2 is formed deeper than the second drift region 41.
  • the impurity concentration of the well region 2 is, for example, 1 ⁇ 10 15 to 1 ⁇ 10 19 / cm 3 .
  • the source region 3 extends in the vertical direction from the surface of the well region 2 in the well region 2.
  • Source region 3 has the same conductivity type as second drift region 41.
  • the impurity concentration of the source region 3 is higher than that of the second drift region 41, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 .
  • a source electrode 15 is formed so as to be in contact with the surfaces of the source region 3 and the well region 2.
  • the source region 3 and the well region 2 and the source electrode 15 are electrically connected, and the source region 3 and the well region 2 have the same potential.
  • a material of the source electrode 15 for example, nickel (Ni), titanium (Ti), molybdenum (Mo), or the like can be used.
  • the drain region 5 extends from the surface of the first drift region 4 in the vertical direction inside the first drift region 4.
  • the drain region 5 has the same conductivity type as the first drift region 4.
  • the impurity concentration of the drain region 5 is approximately the same as that of the source region 3, and is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 .
  • the drain electrode 16 is electrically connected to the drain region 5.
  • nickel (Ni), titanium (Ti), molybdenum (Mo), or the like can be used as in the case of the source electrode 15 described above.
  • the gate insulating film 6 for example, silicon oxide (SiO 2 film) can be used.
  • silicon oxide (SiO 2 film) As a material of the gate electrode 7, for example, N-type polysilicon can be used.
  • N-type impurities are ion-implanted into the first main surface of a non-doped silicon carbide insulating semiconductor substrate (substrate 1) to form the first drift region 4.
  • a first drift region 4 made of N-type silicon carbide is formed on the upper surface of substrate 1.
  • Nitrogen can be used as the N-type impurity.
  • the implantation concentration is 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the thickness of the first drift region 4 can be adjusted by the energy of ion implantation. In the present embodiment, the thickness is set to several ⁇ m or less.
  • the second drift region 41, the well region 2, the source region 3, and the drain region 5 are formed in the first drift region 4 shown in FIG. 1B by ion implantation.
  • the order of formation is not particularly limited, but it is preferable to form the second drift region 41 and the well region 2 first.
  • the source region 3 and the drain region 5 may be formed simultaneously.
  • the following process is performed.
  • a mask material (not shown) is deposited on the surface of the first drift region 4.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a resist is patterned on the surface of the mask material.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid (HF) or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • P-type impurities and N-type impurities are ion-implanted using the mask material as a mask to form the N-type second drift region 41, the P-type well region 2, and the N + -type source region 3.
  • Aluminum or boron can be used as the P-type impurity.
  • Nitrogen can be used as the N-type impurity.
  • the mask material is removed, for example, by etching using hydrofluoric acid.
  • the ion-implanted impurity is activated by heat treatment.
  • the heat treatment temperature is preferably about 1700 ° C., and the atmosphere is preferably argon or nitrogen.
  • the source region 3 and the drain region 5 formed by the above procedure preferably have an impurity concentration in the range of 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 21 / cm 3 .
  • the well region 2 preferably has a concentration in the range of 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 19 / cm 3 , and the implantation depth is deeper than that of the first drift region 4.
  • the second drift region 41 preferably has the same impurity concentration as the first drift region 4 and is formed deeper than the first drift region 4. For example, when the thickness of the first drift region 4 is 1 ⁇ m or more, the implantation energy for forming the second drift region 41 is preferably equal to or higher than the MeV level.
  • FIG. 1C shows a cross-sectional structure after the second drift region 41, the well region 2, the source region 3, and the drain region 5 are formed.
  • a gate insulating film 6 is formed on the first main surface of the substrate 1.
  • a thermal oxidation method or a deposition method can be used as a method for forming the gate insulating film 6.
  • the substrate 1 is placed in an oxygen atmosphere, and the temperature is heated to about 1100 ° C.
  • a silicon oxide film can be formed on all portions where the substrate 1 is exposed to oxygen.
  • annealing is performed at about 1000 ° C. in an atmosphere of nitrogen, argon, N 2 O, or the like in order to reduce the interface state at the interface between the well region 2 and the gate insulating film 6.
  • thermal oxidation can be directly performed in an atmosphere of NO (nitrogen monoxide) or N 2 O (dinitrogen monoxide).
  • NO nitrogen monoxide
  • N 2 O dinitrogen monoxide
  • the temperature is preferably 1100 ° C. to 1400 ° C.
  • the thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • the gate electrode 7 is formed on the surface of the gate insulating film 6.
  • Polysilicon is generally used as the material for the gate electrode 7, and an example of depositing polysilicon will be described here.
  • a method for depositing polysilicon a low pressure CVD method can be used.
  • the thickness of the deposited polysilicon is not particularly limited, but is preferably about 1 ⁇ m.
  • annealing is performed in POCl 3 (phosphoryl chloride) at 950 ° C., thereby forming N-type polysilicon and making the gate electrode 7 conductive.
  • the etching method may be isotropic etching or anisotropic selective etching.
  • the etching mask may be a resist.
  • FIG. 1E is a cross-sectional view after forming the interlayer insulating film 10 and the contact holes 11a and 11b.
  • a silicon oxide film as the interlayer insulating film 10
  • a thermal CVD method or a plasma CVD method can be used as a forming method.
  • the thickness is preferably 1 ⁇ m or more.
  • a resist (not shown) is patterned on the interlayer insulating film 10.
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film 10 is etched.
  • wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • Contact holes 11 a and 11 b are formed in the interlayer insulating film 10. The contact hole 11a for the source electrode 15 allows the well region 2 and the source region 3 to be exposed simultaneously.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • the source electrode 15 and the drain electrode 16 are formed.
  • a metal is generally used as the electrode material. As described above, Ti, Ni, Mo, or the like can be used as the metal. Also, a laminated metal such as Ti / Ni / Ag may be used.
  • Ti titanium
  • Ti is deposited using a deposition method such as sputtering. Next, selective etching using a resist mask is performed on the deposited titanium. As a result, the semiconductor device 101 of the first embodiment shown in FIG. 1A is completed.
  • the semiconductor device 101 functions as a transistor by controlling the voltage of the gate electrode 7 with a positive voltage applied to the drain electrode 16 with the voltage of the source electrode 15 as a reference.
  • electrons flow from the source electrode 15 to the source region 3 and further flow from the source region 3 to the second drift region 41 through the channel. Next, it flows to the drain electrode 16 via the first drift region 4 and the drain region 5. That is, a current flows from the drain electrode 16 to the source electrode 15.
  • FIG. 1F is an explanatory diagram showing current density when electrons flow from the source region 3 to the second drift region 41, the first drift region 4, and the drain region 5 via the channel formed in the well region 2. is there.
  • FIG. 1G is an explanatory diagram showing the current density when the second drift region 41 is not formed. In FIG. 1F and FIG. 1G, the region where the current density is higher is indicated by dense hatching.
  • the inversion layer disappears, and the current is cut off by being turned off.
  • a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15, but since the withstand voltage performance is high, the off state can be maintained.
  • a depletion layer due to a PN junction between the N-type second drift region 41 and the P-type well region 2 spreads during conduction.
  • a region where electrons do not flow is formed in a part of the second drift region 41, the region where electrons flow is narrowed, and the resistance is increased.
  • the second drift region 41 is formed deeper than the first drift region 4, the flow path of electrons after passing through the channel becomes wider and the resistance is reduced. That is, the resistance at the time of conduction can be reduced as compared with the conventional case where the second drift region 41 is not provided and only the first drift region 4 is provided.
  • silicon carbide (SiC) is used as the material of the substrate 1. Since silicon carbide has high insulation and high thermal conductivity, the substrate 1 can be efficiently cooled by attaching a cooler (not shown) to the back surface of the substrate 1 via a conductive material. That is, heat generated by the current that flows when the semiconductor device 101 is turned on can be efficiently dissipated.
  • a silicon carbide band gap semiconductor has a small number of intrinsic carriers and can improve insulation. Therefore, a high breakdown voltage semiconductor device can be provided.
  • the substrate 1 is a semi-insulating substrate or an insulating substrate, there is no need to provide an insulating material between the semiconductor device and the cooler when the semiconductor device is cooled. Therefore, the cooling performance can be improved and the attachment to the cooler can be easily performed. Furthermore, when the substrate 1 is a semi-insulating substrate or an insulating substrate, the substrate 1 and the drain electrode 16 are not at the same potential when the semiconductor device 101 is turned off. Therefore, as compared with the case where a conductive substrate is used, an electric field is not applied from the substrate 1 to the well region 2 or the gate electrode 7 due to the drain voltage, so that the breakdown voltage can be improved.
  • a wide band gap semiconductor such as silicon carbide (SiC) is used as the substrate 1.
  • SiC silicon carbide
  • a wide band gap semiconductor has a high thermal conductivity, and can efficiently dissipate heat generated when the semiconductor device is in an on state. As a result, a semiconductor device with high cooling performance can be provided. In addition, since the wide band gap semiconductor has a small number of intrinsic carriers, the insulation performance can be improved.
  • the first drift region 4 and the second drift region 41 are formed by implanting impurities into the substrate 1 by ion implantation and activating by heat treatment. Therefore, the conventional epi growth is unnecessary and the cost can be reduced.
  • first drift region 4 and the second drift region 41 are formed by implanting impurities by an ion implantation method, the depth and concentration of the first drift region 4 and the second drift region 41 can be easily designed. It can be carried out. Furthermore, the degree of freedom in design is great, and the manufacturing cost can be reduced.
  • the impurity concentration of the second drift region 41 is set lower than the impurity concentration of the first drift region 4.
  • Other configurations are the same as those of the first embodiment shown in FIG. 1A.
  • the manufacturing method is the same as that of the first embodiment described above.
  • the operation at the time of conduction is the same as that of the first embodiment.
  • the semiconductor device When the semiconductor device is turned off and the current is cut off, a depletion layer spreads from the well region 2 to the second drift region 41 and the first drift region 4 as the voltage of the drain electrode 16 increases. For this reason, an electric field is generated from the drain electrode 16 to the well region 2.
  • the gate electrode 7 since the gate electrode 7 has the same potential as the well region 2, an electric field is generated between the gate electrode 7 and the drain electrode 16. For this reason, electric field concentration occurs at the edge of the gate electrode 7 in contact with the second drift region 41, and the breakdown voltage is reduced.
  • the electric field strength generated at the edge of the gate electrode 7 can be reduced by lowering the impurity concentration of the second drift region 41. Accordingly, the breakdown voltage can be improved. That is, a semiconductor device with high withstand voltage and low resistance can be provided.
  • a mask material 9 is deposited on the substrate 1 and patterned. As a result, the cross-sectional structure shown in FIG. 1H is obtained.
  • the mask material 9 shown in FIG. 1H is preferably a silicon oxide film, and the deposition method is preferably a thermal CVD method or a plasma CVD method. The thickness of the mask material 9 is determined based on the difference between the depth of the second drift region 41 and the depth of the first drift region 4.
  • FIG. 1I is an explanatory diagram showing a cross-sectional structure after implanting impurity ions.
  • the first drift region 4 and the second drift region 41 can be formed at the same time by one ion implantation, so that the manufacturing cost can be reduced.
  • the first drift region 4 and the second drift region 41 can be formed simultaneously.
  • both the first drift region 4 and the second drift region 41 can be simultaneously formed by one ion implantation, and the manufacturing procedure can be simplified. Therefore, the manufacturing cost can be reduced.
  • FIG. 2A is a cross-sectional view showing the structure of the semiconductor device according to the second embodiment.
  • the semiconductor device 102 includes a substrate 1, an N-type first drift region 4 formed on the first main surface of the substrate 1, and an N-type second.
  • a drift region 41 is provided.
  • Second drift region 41 is formed at substantially the center in one direction (left-right direction in the drawing) parallel to the first main surface of substrate 1.
  • the second drift region 41 is formed deeper than the first drift region 4.
  • a P-type well region 2 extending in the vertical direction from these surfaces is formed inside the second drift region 41 and the first drift region 4.
  • the well region 2 is formed to a position shallower than the first drift region 4.
  • an N + type source region 3 extending in the vertical direction from the surface of the well region 2 is formed inside the well region 2.
  • a gate groove 8 is formed so as to penetrate from the source region 3 to the second drift region 41. That is, the gate groove 8 is formed in contact with the second drift region 41.
  • N + type drain regions 5 are respectively formed at end portions in one direction parallel to the first main surface of the substrate 1 (left and right end portions in the figure).
  • a gate insulating film 6 is formed on the inner surface of the gate groove 8. Further, the gate insulating film 6 is similarly formed on the surfaces of the first drift region 4, the well region 2, and the source region 3.
  • a gate electrode 7 is formed inside the gate trench 8 via a gate insulating film 6. That is, the gate electrode 7 is in contact with the well region 2, the source region 3, and the second drift region 41 through the gate insulating film 6.
  • An interlayer insulating film 10 is formed on the surface of the gate insulating film 6 formed on the surfaces of the first drift region 4, the well region 2, and the source region 3.
  • a drain electrode 16 penetrating the interlayer insulating film 10 and the gate insulating film 6 and in contact with the drain region 5 is formed.
  • a source electrode 15 penetrating the interlayer insulating film 10 and the gate insulating film 6 and in contact with the well region 2 and the source region 3 is formed.
  • the source region 3 and the well region 2 are in contact with the source electrode 15. Therefore, the source region 3 and the well region 2 have the same potential.
  • an insulating substrate or a semi-insulating substrate can be used as the substrate 1 as the substrate 1.
  • the substrate 1 has a thickness of about several tens to several hundreds ⁇ m.
  • the insulating substrate shown here indicates that the resistivity of the substrate is several k ⁇ / cm or more.
  • silicon carbide (SiC) which is an insulating substrate can be used as a material of the substrate 1.
  • SiC silicon carbide
  • a case where the substrate 1 is silicon carbide will be described as an example.
  • the first drift region 4 and the second drift region 41 have a thickness of about several ⁇ m to several tens of ⁇ m, and the second drift region 41 is formed deeper.
  • the impurity concentration of the first drift region 4 and the second drift region 41 is higher than that of the substrate 1 and is, for example, 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the first drift region 4 and the second drift region 41 can be made of the same material as the substrate 1.
  • the well region 2 extends in the second drift region 41 from the surface of the second drift region 41 (the upper surface in the drawing) in the direction perpendicular to the surface of the second drift region 41.
  • the well region 2 is formed deeper than the second drift region 41.
  • the impurity concentration of the well region 2 is, for example, 1 ⁇ 10 15 to 1 ⁇ 10 19 / cm 3 .
  • the source region 3 extends in the vertical direction from the surface of the well region 2 in the well region 2.
  • Source region 3 has the same conductivity type as second drift region 41.
  • the impurity concentration of the source region 3 is higher than that of the second drift region 41, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 .
  • a source electrode 15 is formed so as to be in contact with the surfaces of the source region 3 and the well region 2.
  • the source region 3 and well region 2 and the source electrode 15 are electrically connected. Therefore, the source region 3 and the well region 2 have the same potential.
  • a material of the source electrode 15 for example, nickel (Ni), titanium (Ti), molybdenum (Mo), or the like can be used.
  • the drain region 5 extends from the surface of the first drift region 4 in the vertical direction.
  • the drain region 5 has the same conductivity type as the first drift region 4.
  • the impurity concentration of the drain region 5 is approximately the same as that of the source region 3, and is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 / cm 3 .
  • a drain electrode 16 is connected to the drain region 5.
  • nickel (Ni), titanium (Ti), molybdenum (Mo), or the like can be used as in the case of the source electrode 15 described above.
  • the material of the gate insulating film 6 for example, a silicon oxide film can be used.
  • a method for manufacturing the semiconductor device 102 according to the second embodiment will be described.
  • a mask material (not shown) is formed on a non-doped silicon carbide semiconductor substrate (substrate 1).
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a resist is patterned on the mask material.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • P-type impurities and N-type impurities are ion-implanted to form a P-type well region 2, an N + type source region 3, and an N + type drain region 5.
  • FIG. 2B shows a cross-sectional structure after ion implantation.
  • the impurity concentration of the source region 3 and the drain region 5 formed by this method is preferably in the range of 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 21 / cm 3 .
  • the well region 2 preferably has an impurity concentration in the range of 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 19 / cm 3 .
  • a mask material 9 for forming the gate groove 8 (see FIG. 2A) is formed and patterned.
  • a silicon oxide film can be used as the mask material 9, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used.
  • the mask material 9 is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the gate groove 8 is formed using the mask material 9 as a mask.
  • the mask material 9 is removed.
  • the mask material 9 is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.
  • FIG. 2D shows a cross-sectional structure after forming the gate groove 8 and removing the mask material 9.
  • the first drift region 4 and the second drift region 41 are formed.
  • the first drift region 4 and the second drift region 41 can be formed simultaneously by implanting N-type impurities obliquely.
  • the implantation concentration is preferably 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the implantation energy can be set according to the depth of the first drift region 4 and the second drift region 41. For example, when the depth of the first drift region 4 is 1 ⁇ m, an N-type impurity is implanted with MeV implantation energy.
  • the implantation angle is set such that the bottom of the gate groove 8 is completely surrounded by the N-type region. When the gate groove 8 has a width of 1 ⁇ m and a depth of 1 ⁇ m, the implantation angle is preferably set to 45 degrees or less.
  • FIG. 2E shows a cross section after the first drift region 4 and the second drift region 41 are formed.
  • the ion-implanted impurity is activated by heat treatment.
  • the heat treatment temperature is preferably about 1700 ° C.
  • the atmosphere is preferably argon or nitrogen.
  • the gate insulating film 6 is formed on the inner surface of the gate groove 8.
  • a thermal oxidation method or a deposition method can be used as a method for forming the gate insulating film 6, a thermal oxidation method or a deposition method can be used.
  • the substrate 1 is placed in an oxygen atmosphere, and the temperature is heated to about 1100 ° C.
  • a silicon oxide film can be formed on all portions where the substrate 1 is exposed to oxygen.
  • annealing is performed at about 1000 ° C. in an atmosphere of nitrogen, argon, N 2 O, or the like in order to reduce the interface state at the interface between the well region 2 and the gate insulating film 6.
  • thermal oxidation can be directly performed in an atmosphere of NO (nitrogen monoxide) or N 2 O (dinitrogen monoxide).
  • NO nitrogen monoxide
  • N 2 O dinitrogen monoxide
  • the temperature is preferably 1100 ° C. to 1400 ° C.
  • the thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • the gate electrode 7 is formed in the gate groove 8.
  • Polysilicon is generally used as the material for the gate electrode 7, and an example of depositing polysilicon will be described here.
  • a method for depositing polysilicon a low pressure CVD method can be used.
  • the thickness of the deposited polysilicon is set to be larger than one half of the width of the gate groove 8. By doing so, the gate trench 8 is completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed in POCl 3 at 950 ° C., thereby forming N-type polysilicon and making the gate electrode 7 conductive.
  • the polysilicon of the gate electrode 7 is etched.
  • isotropic etching and anisotropic etching can be used as an etching method.
  • the etching amount is set so that polysilicon remains in the gate groove 8.
  • the gate groove 8 is deposited with a width of 2 ⁇ m and a polysilicon thickness of 1.5 ⁇ m
  • the etching amount is desirably 1.5 ⁇ m. In the etching, overetching of several percent with respect to 1.5 ⁇ m may be performed.
  • FIG. 2F shows a cross-sectional structure after etching.
  • an interlayer insulating film 10 is formed on the surface of the substrate 1.
  • the interlayer insulating film 10 is generally preferably a silicon oxide film, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • the thickness is preferably 1 ⁇ m or more.
  • FIG. 2G shows a cross-sectional structure after the interlayer insulating film 10 is formed.
  • contact holes (not shown) for the source electrode 15 and the drain electrode 16 are formed.
  • a resist is patterned on the interlayer insulating film 10 (not shown).
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film 10 is etched.
  • wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • the contact region for the source electrode 15 exposes the well region 2 and the source region 3 simultaneously.
  • the source electrode 15 and the left and right drain electrodes 16 are formed.
  • Metal is generally used as the electrode material.
  • the metal titanium (Ti), nickel (Ni), or molybdenum (Mo) can be used.
  • a laminated metal such as Ti / Ni / Ag may be used.
  • Ti titanium
  • Ti is deposited.
  • a sputtering method is suitable. The titanium device is selectively etched using a resist mask to complete the semiconductor device 102 according to the second embodiment shown in FIG. 2A.
  • the semiconductor device 102 illustrated in FIG. 2 functions as a transistor by controlling the voltage of the gate electrode 7 with a positive voltage applied to the drain electrode 16 with the voltage of the source electrode 15 as a reference.
  • the voltage between the gate electrode 7 and the source electrode 15 is set to a predetermined threshold voltage or more, an inversion layer is formed in the channel of the well region 2 existing on the side surface of the gate electrode 7, so that the ON state is established.
  • a current flows from the drain electrode 16 to the source electrode 15. Specifically, electrons flow from the source electrode 15 to the source region 3 and from the source region 3 to the second drift region 41 through the channel. Further, electrons flow to the first drift region 4 and flow from the first drift region 4 to the drain region 5 and the drain electrode 16.
  • the inversion layer disappears and is turned off, and the current is cut off.
  • a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15, but since the withstand voltage performance is high, the off state can be maintained.
  • a depletion layer due to a PN junction spreads in the first drift region 4 and the well region 2 during conduction, and a region in which some electrons do not flow in the first drift region 4 is formed. For this reason, the region through which electrons flow becomes smaller and the resistance increases.
  • the second drift region 41 is formed deeper than the first drift region 4, the flow path of electrons after passing through the channel is widened, so that the resistance is reduced.
  • the gate groove 8 is formed deeper than the first drift region 4, the formed second drift region 41 can be made deeper, and the region where current flows can be widened. For this reason, resistance can be reduced further.
  • the substrate 1 made of silicon carbide (SiC) is used, the insulating property and thermal conductivity of the substrate 1 can be improved. Therefore, the cooling efficiency can be enhanced by directly attaching the back surface of the substrate 1 to the cooler (not shown) via the conductive material.
  • silicon carbide is a wide band gap semiconductor and has a small number of intrinsic carriers, so that high insulation is easily achieved. Therefore, a high breakdown voltage semiconductor device can be provided.
  • the gate groove 8 is formed, and the gate electrode 7 is formed inside the gate groove 8. Therefore, the area of the unit cell can be made smaller than that of the planar gate electrode, the chip can be miniaturized, and the cost can be reduced.
  • the gate groove 8 is formed in the second drift region 41, a positive bias higher than that in the second drift region is applied to the gate electrode 7 when the semiconductor device 102 is turned on. For this reason, electrons are accumulated on the side wall of the gate groove 8 to have a high concentration, and current flows along the side wall in the second drift region 41. Furthermore, it extends to the second drift region 41 and the first drift region 4. For this reason, a current flow path can be expanded and resistance can be reduced.
  • the depth of the second drift region 41 is the sum of the depth of the gate trench 8 and the implantation depth of the second drift region. .
  • the depth of the second drift region 41 is 1.2 ⁇ m. Therefore, the deep second drift region 41 can be formed with a low implantation energy, the implantation energy can be reduced, and consequently the manufacturing cost can be reduced.
  • the first drift region 4 and the second drift region 41 are formed by ion implantation into the substrate 1, epi-growth becomes unnecessary, and the manufacturing cost can be reduced.
  • the operation of the semiconductor device according to the first modification will be described below.
  • the operation in the on state is the same as in the second embodiment.
  • a depletion layer extends from the gate electrode 7 to the second drift region 41 and the first drift region 4 as the voltage of the drain electrode 16 increases, and an electric field is generated from the drain electrode 16 to the well region 2.
  • the impurity concentration of the second drift region 41 is lower than the impurity concentration of the first drift region 4, the electric field generated in the gate electrode 7 can be reduced. That is, the breakdown voltage can be improved and the resistance can be reduced.
  • FIG. 2H is a cross-sectional view illustrating a configuration of a semiconductor device according to a second modification.
  • the semiconductor device 102a shown in FIG. 2H is different from the semiconductor device 102 shown in FIG. 2A described above in that the gate groove 8 is formed deeper than the second drift region 41 and reaches the insulating substrate.
  • the manufacturing method differs from the semiconductor device 102 shown in FIG. 2A in the angle of oblique implantation of impurities when forming the first drift region 4 and the second drift region 41.
  • the implantation angle is set so that impurities are not implanted into the bottom of the gate trench 8.
  • the implantation angle is preferably set to 45 degrees or more.
  • the operation of the semiconductor device 102a according to the second modification will be described.
  • the operation in the on state is the same as in the second embodiment described above.
  • the edge portion of the gate electrode 7, that is, the corner portion of the bottom portion of the gate groove 8 is in contact with the insulating substrate, so that the electric field concentration occurring in the corner portion is suppressed. Therefore, a high breakdown voltage can be realized.
  • the capacitance generated at the bottom of the gate groove 8 in the gate electrode 7 and the second drift region 41 can be reduced. Therefore, the capacitance (Cgd) between the gate and the drain of the semiconductor device 102a can be reduced, and a semiconductor device capable of high-speed operation can be provided.
  • FIG. 2I is a cross-sectional view illustrating a configuration of a semiconductor device according to a third modification.
  • the semiconductor device 102b shown in FIG. 2I is different from the semiconductor device 102 shown in FIG. 2A described above in that the gate groove 8 is formed shallower than the first drift region 4.
  • the manufacturing method forms the well region 2, the source region 3, and the drain region 5, and then forms the first drift region 4 and the second drift region 41 by ion implantation. Thereafter, the difference is that the gate groove 8 is formed in the second drift region 41.
  • the operation of the semiconductor device 102b according to the third modification is substantially the same as that of the semiconductor device 102 according to the second embodiment described above.
  • the oblique implantation of impurities is not necessary in the manufacturing process, and the etching time for forming the gate groove 8 can be shortened. As a result, the manufacturing process can be shortened and the manufacturing cost can be reduced.
  • FIG. 3A is a cross-sectional view showing the configuration of the semiconductor device according to the third embodiment.
  • a semiconductor device 103 according to the third embodiment includes an N-type first drift region 4 formed on a first main surface of an N-type conductive semiconductor substrate (substrate 1), and N A mold second drift region 41 is provided. Similar to the first and second embodiments described above, the first drift region 4 and the second drift region 41 are in contact with each other, and the second drift region 41 is formed deeper than the first drift region 4.
  • a P-type well region 2 is formed on the surfaces of the first drift region 4 and the second drift region 41.
  • An N + type source region 3 extending in a vertical direction from the surface of the well region 2 is provided inside the well region 2.
  • a gate groove 8 that penetrates the well region 2 and the source region 3 and reaches the second drift region 41 is formed.
  • a gate insulating film 6 is formed on the inner surface of the gate groove 8, and a gate electrode 7 is further formed inside the gate insulating film 6.
  • the gate electrode 7 is in contact with the well region 2, the source region 3, and the second drift region 41 through the gate insulating film 6.
  • the gate groove 8 is formed deeper than the first drift region 4.
  • An interlayer insulating film 10 is formed on the surface of the well region 2, the source region 3, and the gate electrode 7. Contact holes 11 a and 11 b are formed in the interlayer insulating film 10.
  • a source electrode 15 is formed on the surface of the interlayer insulating film 10, and the source electrode 15 is in contact with the well region 2 and the source region 3 through contact holes 11a and 11b.
  • a silicon carbide semiconductor (SiC) substrate is used, and further, an N-type impurity is ion-implanted to make the substrate 1 a drain region 5.
  • the source region 3 and the well region 2 are in contact with the source electrode 15 and have the same potential.
  • a drain electrode 16 is formed on the second main surface of the substrate 1.
  • the impurity concentration of the substrate 1 is preferably 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 19 / cm 3 .
  • Silicon carbide (SiC) has several polytypes (crystal polymorphs). In this embodiment, it is assumed to be representative 4H.
  • a P type well region 2 and an N + type source region 3 are formed on a silicon carbide semiconductor substrate (substrate 1) by ion implantation.
  • the cross-sectional structure after forming the well region 2 and the source region 3 is shown in FIG. 3B.
  • the source region 3 and the drain region 5 preferably have an impurity concentration of 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 21 / cm 3 .
  • the concentration of the well region 2 is preferably 1 ⁇ 10 15 / cm 3 to 1 ⁇ 19 / cm 3 .
  • a mask material (not shown) is formed and then patterned.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the gate groove 8 is formed using the mask material as a mask.
  • a dry etching method can be used.
  • the mask material is removed. For example, when the mask material is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.
  • the first drift region 4 and the second drift region 41 are formed.
  • the first drift region 4 and the second drift region 41 are simultaneously formed by oblique ion implantation.
  • Implantation concentration of impurities is preferably as 1 ⁇ 10 14 ⁇ 1 ⁇ 10 /18 cm 3.
  • the implantation energy is set according to the depth of the first drift region 4 and the second drift region 41.
  • the implantation angle is set such that the bottom of the gate groove 8 is completely surrounded by the N-type region.
  • the impurity implantation angle is preferably 45 degrees or less.
  • Implantation is performed using P-type impurity ions so as to counteract the concentration of the substrate 1.
  • the concentration of the first drift region 4 and the second drift region 41 is 1 ⁇ 10 17 / cm 3 and the concentration of the substrate 1 is 1 ⁇ 10 18 / cm 3 , the concentration is 9 ⁇ 10 17 / cm 3.
  • FIG. 3C shows a cross-sectional structure after the first drift region 4 and the second drift region 41 are formed.
  • the gate insulating film 6 is formed on the inner surface of the gate groove 8.
  • a thermal oxidation method or a deposition method can be used as a method for forming the gate insulating film 6, a thermal oxidation method or a deposition method can be used.
  • the thermal oxidation method the substrate 1 is placed in an oxygen atmosphere, and the temperature is heated to about 1100 ° C.
  • a silicon oxide film can be formed on all portions where the substrate 1 is exposed to oxygen.
  • annealing is performed at about 1000 ° C. in an atmosphere of nitrogen, argon, N 2 O, or the like in order to reduce the interface state at the interface between the well region 2 and the gate insulating film 6.
  • thermal oxidation can be directly performed in an atmosphere of NO (nitrogen monoxide) or N 2 O (dinitrogen monoxide).
  • NO nitrogen monoxide
  • N 2 O dinitrogen monoxide
  • the temperature is preferably 1100 ° C. to 1400 ° C.
  • the thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • a gate electrode 7 is formed inside the gate groove 8 in which the gate insulating film 6 is formed.
  • Polysilicon is generally used as the material for the gate electrode 7, and an example of depositing polysilicon will be described here.
  • a low pressure CVD method can be used as a polysilicon deposition method.
  • the thickness at which the polysilicon is deposited is set to be larger than one half of the width of the gate groove 8. By doing so, the gate trench 8 can be completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed in POCl 3 at 950 ° C., thereby forming N-type polysilicon and making the gate electrode 7 conductive.
  • the polysilicon of the gate electrode 7 is etched.
  • isotropic etching or anisotropic etching can be used as an etching method.
  • the etching amount is set so that the polysilicon remains in the gate groove 8.
  • the etching amount is desirably 1.5 ⁇ m.
  • overetching of several percent with respect to 1.5 ⁇ m may be performed.
  • FIG. 3D shows a cross-sectional structure after etching.
  • the interlayer insulating film 10 is generally preferably a silicon oxide film, and a thermal CVD method or a plasma CVD method can be used as a formation method.
  • the thickness is preferably 1 ⁇ m or more.
  • a resist (not shown) is patterned on the interlayer insulating film 10.
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film 10 is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • Contact holes 11a and 11b for the source electrode 15 are formed so that the well region 2 and the source region 3 are exposed at the same time. After the contact holes 11a and 11b are formed, the source electrode 15 is formed. Further, the drain electrode 16 is formed on the second main surface (the lower surface in the drawing) of the substrate 1.
  • Metal is generally used as the electrode material. As the metal, titanium (Ti), nickel (Ni), or molybdenum (Mo) can be used. A laminated metal such as Ti / Ni / Ag can also be used. In this embodiment, titanium (Ti) is used. First, titanium (Ti) is deposited using a deposition method such as sputtering. The deposited titanium is selectively etched using a resist mask. As a result, the semiconductor device 103 according to the third embodiment shown in FIG. 3A is completed.
  • the semiconductor device 103 having the configuration illustrated in FIG. 3A functions as a transistor by controlling the voltage of the gate electrode 7 with a positive voltage applied to the drain electrode 16 with the voltage of the source electrode 15 as a reference. That is, when the voltage between the gate electrode 7 and the source electrode 15 is equal to or higher than a predetermined threshold voltage, an inversion layer is formed in the channel of the well region 2 in contact with the side surface of the gate electrode 7 to be turned on. A current flows from the drain electrode 16 to the source electrode 15.
  • electrons flow from the source electrode 15 to the source region 3. Further, some electrons flow from the source region 3 to the second drift region 41 through the channel and to the drain region 5 (substrate 1). The remaining electrons flow to the first drift region 4 and flow from the first drift region 4 to the drain region 5. Both electrons flow to the drain electrode 16.
  • the inversion layer disappears to be turned off, and the current is cut off.
  • a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15, but since the withstand voltage performance is high, the off state can be maintained.
  • the second drift region 41 in the vicinity of the gate groove 8 collects electrons by the voltage of the gate electrode 7 and becomes a high-concentration N-type region. Since the second drift region 41 is formed deeper than the first drift region 4 and is in direct contact with the drain region 5, the electrons that have flowed through the first drift region 4 flow into the drain region 5. Accordingly, the on-resistance can be reduced.
  • silicon carbide is used as the material of the substrate 1. Since silicon carbide has high insulating properties and high thermal conductivity, it can be efficiently cooled by directly attaching the back surface of the substrate 1 to a cooler (not shown) via a conductive material. That is, heat generated by the current that flows when the semiconductor device 103 is turned on can be efficiently dissipated.
  • a silicon carbide band gap semiconductor has a small number of intrinsic carriers and can improve insulation. Therefore, a high breakdown voltage semiconductor device can be provided.
  • the first drift region 4 and the second drift region 41 are formed by ion implantation into the substrate 1, epi-growth becomes unnecessary, and the manufacturing cost can be reduced.
  • the manufacturing method forms the first drift region 4 and the second drift region 41 by ion implantation after forming the well region 2, the source region 3, and the drain region 5. The difference is that the gate groove 8 is formed in the drift region 41.
  • the operation of the semiconductor device according to the modification will be described.
  • the operation at the time of ON is the same as that of the third embodiment described above.
  • the drain electrode 16 is turned off, a depletion layer spreads from the gate electrode 7 to the first drift region 4 and an electric field is generated from the drain electrode 16 to the gate electrode 7 as the voltage of the drain electrode 16 increases. Since the impurity concentration of the second drift region 41 is lower than the impurity concentration of the first drift region 4, the electric field strength generated at the gate electrode 7 can be reduced. Accordingly, the breakdown voltage can be improved. That is, a semiconductor device with high withstand voltage and low resistance can be provided.
  • FIG. 4A is a perspective view showing the configuration of the semiconductor device according to the fourth embodiment
  • FIG. 4B is a cross-sectional view taken along the line XX ′ in FIG. 4A.
  • the semiconductor device 104 according to the fourth embodiment includes a substrate 1 made of an insulating semiconductor.
  • An N-type first drift region 4 is formed on the first main surface of the substrate 1, and a P-type well region 2 is formed in contact with the first drift region 4.
  • the well region 2 is formed deeper than the first drift region 4.
  • an N-type second drift region 41 is formed.
  • the second drift region 41 is formed deeper than the first drift region 4.
  • An N + type source region 3 extending in the vertical direction from the surface of the well region 2 is formed in the well region 2.
  • a gate groove 8 (see FIG. 4B) having a rectangular shape when viewed from directly above is formed in a region straddling a part of the second drift region 41, the well region 2, and the source region 3. That is, the gate trench 8 is in contact with the well region 2, the source region 3, and the second drift region 41.
  • the gate groove 8 is formed deeper than the first drift region 4.
  • a gate insulating film 6 is formed on the inner surface of the gate groove 8, and a gate electrode 7 is formed on the inner side.
  • a source electrode 15 is formed so as to be in contact with the surface of the well region 2 and the source region 3. That is, the well region 2 and the source region 3 have the same potential.
  • An N + type drain region 5 is formed at the end of the first drift region 4, and a drain electrode 16 is formed so as to be in contact with the surface of the drain region 5.
  • illustration of an interlayer insulating film and a contact hole is omitted. Further, since the gate insulating film 6 and the well region 2 are in contact with the side surface of the gate trench 8, the area where the gate insulating film 6 and the well region 2 are in contact with each other increases as the depth of the gate trench 8 increases.
  • the material of the substrate for example, a semi-insulating substrate or an insulating substrate can be used.
  • the insulating substrate shown here has a substrate resistivity of several k ⁇ / cm or more.
  • silicon carbide SiC
  • a material of the substrate 1 silicon carbide (SiC) can be used.
  • SiC silicon carbide
  • a case where the substrate 1 is an insulating substrate made of silicon carbide will be described as an example.
  • a typical 4H type is used.
  • a method for manufacturing the semiconductor device 104 according to the fourth embodiment will be described.
  • a mask material (not shown) is formed on the non-doped silicon carbide insulating semiconductor substrate 1 and patterned according to the gate groove 8.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used.
  • Etch mask material using patterned resist as mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the gate groove 8 is formed by a dry etching method using the mask material as a mask.
  • the mask material is removed.
  • the mask material is a silicon oxide film, it is removed by cleaning with hydrofluoric acid.
  • FIG. 4C shows a cross-sectional structure after the gate groove 8 is formed.
  • the first drift region 4 and the second drift region 41 are formed.
  • the first drift region 4 and the second drift region 41 can be formed simultaneously by implanting N-type impurities obliquely.
  • the implantation concentration is preferably 1 ⁇ 10 14 to 1 ⁇ 10 18 / cm 3 .
  • the implantation energy is set according to the depth of the first drift region 4 and the second drift region 41. For example, when the depth of the first drift region 4 is 1 ⁇ m, an N-type impurity is implanted with MeV implantation energy.
  • the implantation angle is set such that the bottom of the gate groove 8 is completely surrounded by the N-type region.
  • FIG. 4D shows a cross-sectional structure after the first drift region 4 and the second drift region 41 are formed.
  • a P-type well region 2, an N + -type source region 3 and a drain region 5 are formed on the substrate 1 by ion implantation.
  • the order of formation is not particularly limited, but the well region 2 is preferably formed first.
  • the source region 3 and the drain region 5 are formed.
  • the source region 3 and the drain region 5 may be formed at the same time. In this embodiment, they are formed separately.
  • a mask material (not shown) is formed on the first drift region 4 and the second drift region 41.
  • a silicon oxide film can be used as a mask material, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • a resist (not shown) is patterned on the surface of the mask material.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid (HF) or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • P-type impurities and N-type impurities are ion-implanted using the mask material as a mask to form a P-type well region 2 and an N + -type source region 3.
  • Aluminum or boron can be used as the P-type impurity.
  • Nitrogen can be used as the N-type impurity.
  • the cross-sectional structure after forming the well region 2 and the source region 3 is shown in FIG. 4E.
  • the source region 3 and the drain region 5 formed by this method preferably have an impurity concentration of 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 21 / cm 3 .
  • the well region 2 preferably has an impurity concentration of 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 19 / cm 3 .
  • the well region 2 is preferably deeper than the gate trench 8.
  • the ion-implanted impurity is activated by heat treatment.
  • the heat treatment temperature is preferably about 1700 ° C.
  • the atmosphere is preferably argon or nitrogen.
  • the gate insulating film 6 is formed on the inner surface of the gate groove 8 and the first main surface of the substrate 1.
  • a thermal oxidation method or a deposition method can be used as a method for forming the gate insulating film 6, a thermal oxidation method or a deposition method can be used.
  • the substrate 1 is placed in an oxygen atmosphere, and the temperature is heated to about 1100 ° C.
  • a silicon oxide film can be formed on all portions where the substrate 1 is exposed to oxygen.
  • annealing is performed at about 1000 ° C.
  • thermal oxidation can be directly performed in an atmosphere of NO (nitrogen monoxide) or N 2 O (dinitrogen monoxide).
  • NO nitrogen monoxide
  • N 2 O dinitrogen monoxide
  • the temperature is preferably 1100 ° C. to 1400 ° C.
  • the thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • the gate electrode 7 is formed.
  • Polysilicon is generally used as the material for the gate electrode 7, and an example of depositing polysilicon will be described here.
  • a method for depositing polysilicon a low pressure CVD method can be used.
  • the thickness of the deposited polysilicon is made larger than one half of the width of the gate groove 8. By doing so, the gate trench 8 is completely filled with polysilicon. For example, when the width of the gate groove 8 is 2 ⁇ m, the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed in POCl 3 at 950 ° C., thereby forming N-type polysilicon and making the gate electrode 7 conductive. Thereafter, the polysilicon of the gate electrode 7 is etched.
  • the etching method can employ isotropic etching and anisotropic etching.
  • the etching amount is set so that polysilicon remains in the gate groove 8.
  • the etching amount is desirably 1.5 ⁇ m. In the etching, overetching of several percent with respect to 1.5 ⁇ m may be performed.
  • FIG. 4F shows a cross-sectional structure after the gate electrode 7 is etched.
  • an interlayer insulating film (not shown) is formed.
  • a silicon oxide film is preferably used as the interlayer insulating film, and a thermal CVD method or a plasma CVD method can be used as a deposition method.
  • the thickness is preferably 1 ⁇ m or more.
  • electrode contact holes (not shown) are formed.
  • a resist (not shown) is patterned on the interlayer insulating film.
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film is etched using the patterned resist as a mask.
  • wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the contact hole for the source electrode 15 is formed so as to expose the well region 2 and the source region 3 simultaneously.
  • the source electrode 15 is formed on the surface of the well region 2 and the source region 3, and the drain electrode 16 is further formed in the drain region 5.
  • Metal is generally used as the electrode material.
  • the metal titanium (Ti), nickel (Ni), or molybdenum (Mo) can be used.
  • a laminated metal such as Ti / Ni / Ag may be used.
  • titanium (Ti) is deposited using a deposition method such as sputtering.
  • selective etching using a resist mask is performed on the deposited titanium.
  • the semiconductor device 104 of the fourth embodiment shown in FIG. 4A is completed.
  • the semiconductor device 104 illustrated in FIG. 4A functions as a transistor by controlling the voltage of the gate electrode 7 with a positive voltage applied to the drain electrode 16 with the voltage of the source electrode 15 as a reference.
  • the inversion layer disappears and is turned off, and the current is cut off.
  • a high voltage of several hundred to several thousand volts is applied between the drain electrode 16 and the source electrode 15, but since the withstand voltage performance is high, the off state can be maintained.
  • the deeper the gate groove 8 the larger the contact area between the gate groove 8 and the well region 2 is set. Accordingly, the deeper the gate groove 8 is, the wider the channel width is, and the width of the path through which the current flows is widened, so that the current resistance flowing through the channel can be reduced. Further, since the second drift region 41 is formed deeper than the first drift region 4, the current path in the channel can be widened and the resistance can be reduced.
  • the semiconductor device 104 has a depth dependency of the gate electrode 7 in addition to the area dependency of the resistance, as compared with the conventional semiconductor device.
  • the effect of reducing the resistance can be obtained by deepening the gate groove 8 and forming the gate electrode 7 deeply. Therefore, even if the chip is small, a large current can flow, and the chip cost can be reduced.
  • silicon carbide (SiC) is used as the material of the substrate 1. Since silicon carbide has high insulation and high thermal conductivity, it can be efficiently cooled by directly attaching the back surface of the substrate 1 to a cooler (not shown) via a conductive material. That is, heat generated by the current that flows when the semiconductor device 104 is turned on can be efficiently dissipated.
  • a silicon carbide band gap semiconductor has a small number of intrinsic carriers and can improve insulation. Therefore, a high breakdown voltage semiconductor device can be provided.
  • the well region 2 is deeper than the gate groove 8, the well region 2 is in contact with the bottom of the gate electrode 7. Accordingly, an electrostatic capacity is generated between the well region 2 and the gate electrode 7 via the gate insulating film 6. This capacitance exists in parallel with the gate-source capacitance, which increases the gate-source capacitance.
  • a device with a wide band gap such as silicon carbide (SiC) has a larger gate-drain capacity than a silicon element, and the switching between the gate-source capacity and the gate-drain capacity makes it instantaneous.
  • a voltage exceeding a threshold value may be applied between the gate and the source, and the semiconductor device may malfunction and be turned on.
  • the gate-source capacitance increases as described above, the instantaneous voltage between the gate and the source during the switching operation is reduced. Therefore, malfunction can be prevented.
  • the first modification is different in that the impurity concentration of the second drift region 41 is lower than the impurity concentration of the first drift region 4.
  • the other configuration is the same as that of the fourth embodiment shown in FIG. 4A.
  • differences in the manufacturing method will be described.
  • the first modification after forming the well region 2, the source region 3, and the drain region 5, the first drift region 4 and the second drift region 41 are formed by ion implantation. Thereafter, the gate groove 8 is formed in the second drift region 41.
  • Other manufacturing methods are the same as those in the fourth embodiment.
  • the operation of the first modification will be described.
  • the operation at the time of conduction is the same as that of the fourth embodiment described above.
  • a depletion layer extends from the gate electrode 7 to the second drift region 41 and the first drift region 4 as the voltage of the drain electrode 16 increases, and an electric field is applied from the drain electrode 16 to the well region 2.
  • the electric field applied to the gate electrode 7 can be reduced. In other words, a withstand voltage can be improved, and a semiconductor device with high withstand voltage and low resistance can be provided.
  • FIG. 4G is a cross-sectional view of the semiconductor device according to the second modification.
  • the gate groove 8 is formed deeper than the second drift region 41 and is in contact with the insulating substrate.
  • the manufacturing method differs in the angle of oblique implantation of impurities when forming the first drift region 4 and the second drift region 41.
  • the angle is set so that impurities are not implanted into the bottom of the gate trench 8.
  • the implantation angle is preferably set to 45 degrees or more.
  • the operation of the semiconductor device 104a according to the second modification will be described.
  • the operation in the on state is the same as in the fourth embodiment described above.
  • the edge of the gate electrode 7, that is, the corner of the bottom of the gate groove 8 is in contact with the insulating substrate, so that electric field concentration occurring in the corner can be suppressed. For this reason, a high breakdown voltage can be realized.
  • the capacitance generated at the bottom of the gate groove 8 between the gate electrode 7 and the second drift region 41 can be reduced. For this reason, since the electrostatic capacitance (Cgd) between the gate and the drain of the semiconductor device 104a can be reduced, a semiconductor device capable of high-speed operation can be provided.
  • the device configuration is the same as in FIG. 4A.
  • the difference is that the second drift region 41 is completely depleted when the source electrode 15, the gate electrode 7, and the drain electrode 16 are all at the same voltage.
  • the concentration of the second drift region 41 is 1 ⁇ 10 14 / cm 3 and the distance from the gate electrode 7 to the second drift region 41 is about 0.1 ⁇ m, the gate electrode 7 and the second drift region 41 Due to the bending of the energy band caused by the work function difference, the second drift region 41 is completely depleted.
  • FIG. 4H is a cross-sectional view of a semiconductor device according to a fourth modification.
  • the semiconductor device 104b according to the fourth modification differs from the fourth embodiment shown in FIG. 4A in that the drain region 5 is formed at the same depth as the source region 3. To do.
  • the drain region 5 and the source region 3 can be simultaneously formed by ion implantation, the manufacturing process can be simplified, and the manufacturing cost can be reduced.
  • FIG. 4I is a cross-sectional view of the semiconductor device according to the fifth modification.
  • the semiconductor device 104 c according to the fifth modification example has a narrow source region 3 at a position deep from the surface of the substrate 1, and the source region 3 near the surface of the substrate 1. The difference is that the width is wide.
  • the difference in the manufacturing method is that the source region 3 and the well region 2 are formed on the side wall of the gate groove 8 by oblique ion implantation.
  • the deep well region 2 and the source region 3 can be formed even if the implantation energy is low. For this reason, the cost of ion implantation can be reduced. Since the operation is the same as that of the fourth embodiment, the description thereof is omitted.
  • FIG. 4J is a perspective view of a semiconductor device according to a sixth modification.
  • the semiconductor device 104d according to the sixth modification is that the periphery of the entire device is an insulating substrate as compared with the semiconductor device 104 shown in FIG. 4A described above.
  • the manufacturing method is different from the fourth embodiment in that ion implantation is selectively performed using a mask in order to form the first drift region 4.
  • the electric field concentration in an outer peripheral part can be eased when the semiconductor device 104d is OFF.
  • a method of forming a guard ring around a semiconductor device is employed.
  • the guard ring is formed, an area corresponding to the guard ring is required, and the area efficiency during the ON operation is lowered.
  • electric field concentration can be relaxed and area efficiency can be improved. As a result, the required current can be passed with a small chip size, and the chip cost can be reduced.
  • FIG. 4K is a perspective view of a semiconductor device according to a seventh modification.
  • the semiconductor device 104e according to the seventh modified example is different from the semiconductor device 104 shown in FIG. 4A described above in that the periphery of the entire device is an insulating substrate, the adjacent semiconductor device is a gate groove, and The gate electrode 7 is shared.
  • the manufacturing method is the same as in the fourth embodiment.
  • the seventh modification it is possible to reduce variation in characteristics of a plurality of semiconductor devices by using the same gate electrode 7 in semiconductor devices adjacent to each other. Furthermore, area efficiency can be improved and reliability can be improved.
  • FIG. 4L is a perspective view of a semiconductor device according to an eighth modification.
  • the semiconductor device 104f according to the eighth modification has the same depth as the gate groove 8 in the direction orthogonal to the gate groove 8 as compared with the semiconductor device 104 shown in FIG. 4A. The difference is that the source groove 17 is formed. Further, the well region 2, the source region 3, and the source electrode 15 are formed in the source trench 17. The source trench 17 is formed in a direction orthogonal to the gate trench 8 when viewed from directly above. A side wall of the source trench 17 is in contact with the source region 3, and a bottom portion of the source trench 17 is in contact with the well region 2.
  • the gate groove 8 and the source groove 17 are formed simultaneously, and then the first drift region 4 and the second drift region 41 are formed by ion implantation. Thereafter, the source region 3, the drain region 5, and the well region 2 are selectively formed with a mask. The source region 3 and the well region 2 are formed on the side wall of the source trench 17 by oblique implantation.
  • the source electrode 15 and the source region 3 are in contact with each other at the side surface of the source groove 17, so that the contact area can be further widened. For this reason, the contact resistance between the source electrode 15 and the source region 3 can be reduced.
  • the source electrode 15 is in contact with the surface of the source region 3, so that when the semiconductor device 104 is turned on, electrons move along a long path in the source region 3. Become. Furthermore, the resistivity of the source region 3 is generally higher than that of the metal electrode. On the other hand, in the semiconductor device 104f according to the eighth modification, the source groove 17 is formed in the source region 3, so that the path of electrons passing through the source region 3 is shortened, and the resistance can be reduced.
  • FIG. 4M is a perspective view of a semiconductor device according to a ninth modification.
  • the semiconductor device 104g according to the ninth modification is different from the semiconductor device 104 shown in FIG. 4A described above in that the periphery of the entire device is an insulating substrate.
  • the ninth modification is different in that the depth of the gate groove 8 (see FIG. 4B and the like) is set to 1/2 or more of the repetition pitch P1 of the semiconductor device.
  • the channel width can be further increased by setting the depth of the gate groove 8 to 1 ⁇ 2 or more of the repetition pitch P1 of the semiconductor device, and a large current is supplied to the channel during the ON operation. Can flow.
  • the tenth modification is different from the fourth embodiment shown in FIG. 4A in that the impurity concentration in the vicinity of the surface of the first drift region 4 is lowered.
  • the dose may be set lower when the energy is low than when the energy is high.
  • the impurity concentration on the surface of the first drift region 4 is low as compared with the above-described fourth embodiment, so that the flow of electrons on the surface during conduction is small. Therefore, even when process damage occurs on the first main surface of the substrate 1 in the manufacturing process, the influence can be reduced. In addition, since the depletion layer on the surface of the first drift region 4 is wide in the off operation, the reduction of the depletion layer width due to process damage can be improved, and a highly reliable semiconductor device can be provided.
  • FIG. 5A is a perspective view showing the configuration of the semiconductor device according to the fifth embodiment
  • FIG. 5B is a cross-sectional view taken along the line XX ′ shown in FIG. 5A.
  • the description of the interlayer insulating film and the contact hole is omitted to avoid complexity.
  • the semiconductor device 105 includes an insulating semiconductor substrate (substrate 1) and an N-type first drift formed on the first main surface of the substrate 1.
  • the region 4, the second drift region 41, and the P-type well region 2 are provided.
  • the first drift region 4 and the second drift region 41 are in contact with each other, and the second drift region 41 is formed deeper.
  • the well region 2 is in contact with the second drift region 41.
  • An N + type source region 3 extending in a vertical direction from the surface of the well region 2 is provided inside the well region 2.
  • An N-type drain region 5 extending from the surface of the first drift region 4 and spaced from the well region 2 is provided inside the first drift region 4.
  • a gate groove 8 deeper than the first drift region 4 is formed in a part of the second drift region 41, the well region 2, and the source region 3.
  • the gate trench 8 is in contact with the second drift region 41, the well region 2, and the source region 3.
  • a gate insulating film 6 is formed on the inner surface of the gate groove 8, and a gate electrode 7 is further formed on the inner side thereof.
  • the gate electrode 7 is in contact with the second drift region 41, the well region 2, and the source region 3 through the gate insulating film 6.
  • a P-type column region 21 is formed on the surface of a part of the first drift region 4 and a part of the second drift region 41.
  • the column region 21 is in contact with the side surface of the gate groove 8, extends further downward in the vertical direction, and is formed up to the bottom of the gate groove 8.
  • the column region 21 is in contact with the well region 2 at the bottom of the gate groove 8.
  • the column region 21 formed in the first drift region 4 is shallower than the first drift region 4. That is, a part of the column region 21 is formed in the first drift region 4 to a position shallower than the first drift region 4, and the other part is formed to the bottom of the gate groove 8.
  • the column region 21 is at the same potential as the source electrode.
  • the column region 21 is formed in contact with a part of the surface (right side surface in the drawing) facing the drain region 5 of the gate insulating film 6 formed in the gate groove 8.
  • a source electrode (not shown) is provided in contact with the surfaces of the source region 3 and the well region 2. Therefore, the source region 3 and the well region 2 have the same potential.
  • a drain electrode (not shown) is provided in contact with the surface of the drain region 5.
  • silicon carbide (SiC) is used as the insulating semiconductor substrate (substrate 1).
  • the insulating substrate shown here means that the resistivity of the substrate is several k ⁇ / cm or more.
  • polytypes crystal polymorphs
  • gate groove 8 is formed on a non-doped silicon carbide insulating semiconductor substrate (substrate 1).
  • a mask material (not shown) is deposited on the first main surface of the substrate 1 and then patterned.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method.
  • a patterning method a general photolithography method can be used. The mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. Then, the gate groove 8 is formed by dry etching using the mask material as a mask. After forming the gate trench 8, the mask is removed. For example, when the mask material is a silicon oxide film, it is removed by cleaning with hydrofluoric acid. As a result, a cross-sectional structure similar to that shown in FIG. 4C is obtained.
  • the first drift region 4 and the second drift region 41 are formed.
  • the first drift region 4 and the second drift region 41 can be simultaneously formed by oblique ion implantation of N-type impurities.
  • the implantation concentration is preferably 1 ⁇ 10 14 to 1 ⁇ 10 18 cm ⁇ 3 .
  • the implantation energy can be set according to the depth of the first drift region 4 and the second drift region 41.
  • the implantation angle is set so that the bottom of the gate groove 8 is completely surrounded by the N-type region.
  • the depth of the first drift region 4 is 1 ⁇ m, it is necessary to implant N-type impurities on the MeV level.
  • the implantation angle is preferably 45 degrees or less. As a result, a cross-sectional structure similar to that shown in FIG. 4D can be obtained.
  • a P-type well region 2, an N + -type source region 3, a drain region 5, and a column region 21 are formed on the substrate 1 by ion implantation.
  • the order of formation is not particularly limited, but it is preferable to form the well region 2 first.
  • the source region 3 and the drain region 5 may be formed simultaneously, in the present embodiment, each is formed individually.
  • a mask material is deposited on the first drift region 4 and the second drift region 41.
  • a silicon oxide film can be used as the mask material, and a thermal CVD method or a plasma CVD method can be used as the deposition method. Thereafter, a resist is patterned on the mask material.
  • a patterning method a general photolithography method can be used.
  • the mask material is etched using the patterned resist as a mask.
  • etching method wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • the resist is removed with oxygen plasma or sulfuric acid.
  • P-type impurities and N-type impurities are ion-implanted using the mask material as a mask to form a P-type well region 2, an N + -type source region 3, an N + -type drain region 5, and a P-type column region 21.
  • Aluminum or boron can be used as the P-type impurity.
  • Nitrogen can be used as the N-type impurity.
  • the mask material is removed by etching using, for example, hydrofluoric acid.
  • FIG. 5C shows the cross-sectional structure after forming the well region 2, the source region 3, the drain region, and the column region 21.
  • the source region 3 and the drain region 5 formed by the above method preferably have an impurity concentration of 1 ⁇ 10 18 / cm 3 to 1 ⁇ 10 21 / cm 3 .
  • the column region 21 and the well region 2 preferably have an impurity concentration of 1 ⁇ 10 15 / cm 3 to 1 ⁇ 10 19 / cm 3 .
  • the depth of the well region 2, the source region 3, and the P-type column region 21 is made deeper than the bottom surface of the gate groove 8.
  • the ion-implanted impurity is activated by heat treatment.
  • the heat treatment temperature is preferably about 1700 ° C. Further, it is preferable to use argon or nitrogen as the atmosphere.
  • a gate insulating film 6 is formed on the inner surface of the gate trench 8.
  • a thermal oxidation method or a deposition method can be used.
  • the substrate 1 is placed in an oxygen atmosphere, and the temperature is heated to about 1100 ° C.
  • a silicon oxide film can be formed on all portions where the substrate 1 is exposed to oxygen.
  • annealing is performed at about 1000 ° C. in an atmosphere of nitrogen, argon, N 2 O, or the like in order to reduce the interface state at the interface between the well region 2 and the gate insulating film 6.
  • thermal oxidation can be directly performed in an atmosphere of NO (nitrogen monoxide) or N 2 O (dinitrogen monoxide).
  • NO nitrogen monoxide
  • N 2 O dinitrogen monoxide
  • the temperature is preferably 1100 ° C. to 1400 ° C.
  • the thickness of the formed gate insulating film 6 is preferably several tens of nm.
  • the gate electrode 7 is formed on the inner surface of the gate insulating film 6. Since polysilicon is generally used as the material of the gate electrode 7, an example in which polysilicon is deposited will be described in this embodiment. A low pressure CVD method can be used as a polysilicon deposition method. The thickness for depositing the polysilicon is larger than half of the width of the gate trench 8.
  • the inside of the gate groove 8 is completely filled with polysilicon.
  • the width of the gate groove 8 is 2 ⁇ m
  • the thickness of the polysilicon is made thicker than 1 ⁇ m.
  • annealing is performed in POC 13 at 950 ° C., thereby forming N-type polysilicon and making the gate electrode 7 conductive.
  • the etching method may be isotropic etching or anisotropic etching.
  • the etching amount is set so that polysilicon remains in the gate groove 8.
  • the etching amount is desirably 1.5 ⁇ m. In the etching, overetching of several percent with respect to 1.5 ⁇ m may be performed.
  • an interlayer insulating film (not shown) is formed.
  • a silicon oxide film As the interlayer insulating film.
  • a deposition method a thermal CVD method or a plasma CVD method can be used.
  • the thickness is preferably 1 ⁇ m or more.
  • contact holes (not shown) are formed.
  • a resist (not shown) is patterned on the interlayer insulating film.
  • a patterning method a general photolithography method can be used.
  • the interlayer insulating film is etched using the patterned resist as a mask.
  • wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used.
  • a contact hole for forming a source electrode (not shown) is formed so as to expose the well region 2 and the source region 3 simultaneously.
  • a source electrode (not shown) and a drain electrode (not shown) are formed.
  • Metal is generally used as the electrode material. Ti, Ni, Mo or the like can be used as the metal. Also, a laminated metal such as Ti / Ni / Ag may be used.
  • Ti titanium
  • Ti is deposited using a deposition method such as sputtering.
  • selective etching using a resist mask is performed on the deposited titanium.
  • the semiconductor device 105 according to the fifth embodiment shown in FIG. 5A is completed.
  • the semiconductor device 105 illustrated in FIG. 5A functions as a transistor by controlling the voltage of the gate electrode 7 with a positive voltage applied to the drain electrode 16 with the voltage of the source electrode 15 as a reference.
  • the inversion layer disappears, and the current is cut off by being turned off.
  • a high voltage of several hundred to several thousand volts is applied between the drain electrode and the source electrode.
  • a depletion layer extends from the PN junction between the first drift region 4 and the column region 21.
  • the electric field strength in the depletion layer is ideally uniform. When the electric field strength reaches a criticality, avalanche breakdown occurs, and the voltage at this time becomes a withstand voltage.
  • the semiconductor device 105 according to the present embodiment using the SJ (super junction) structure in which the first drift regions 4 and the column regions 21 are alternately formed extends the depletion layers from both sides of the column region 21.
  • the electric field strength in the vertical direction can be made uniform, and a high breakdown voltage can be obtained.
  • the donor concentration of the first drift region 4 is Nd
  • the acceptor concentration of the column region 21 is Na
  • the interval between the column regions 21 is Wn
  • the width of the column region 21 is Wp.
  • Wp represents the width of the column 21
  • Wn represents the interval between the columns 21 when a plurality of semiconductor devices are provided.
  • Na ⁇ Wp Nd ⁇ Wn
  • the donor concentration Nd affects the on-resistance of the semiconductor device, and the larger the Nd, the smaller the on-resistance.
  • the concentration of both the first drift region 4 and the column region 21 is 2 ⁇ 10 17 / cm 3
  • the thickness of the first drift region 4 is 4 ⁇ m
  • the interval between the column regions 21 and the width of the column region 21 are In the case of 1 ⁇ m
  • the resistance of the first drift region 4 is several tens of ⁇ ⁇ cm 2 with a withstand voltage of 700 V. That is, when a predetermined voltage is applied to the drain electrode 16, the column region 21 and the first drift region 4 are completely depleted. Therefore, a low on-resistance can be realized in the semiconductor device 105 according to this embodiment.
  • the column region 21 is formed in contact with the side surface (the right side surface in the figure) facing the drain region 5 of the gate groove 8, the pitch of the semiconductor device can be reduced. Therefore, the area efficiency of the substrate 1 is improved, and even a small chip can flow a large current, and the chip cost can be reduced.
  • the column region 21 existing in the first drift region 4 is formed shallower than the first drift region 4, the energy when forming the column region 21 by ion implantation can be reduced. As a result, the cost of ion implantation can be reduced.
  • the column region 21 and the well region 2 are in contact with each other at the bottom of the gate groove 8 and both are at the same potential. Therefore, it is not necessary to form connection portions in the column region 21 and the well region 2 and connect them by wiring as in the conventional case, and the area efficiency can be improved.
  • the area where the gate groove 8 and the well region 2 are in contact with each other is set to be larger as the gate groove 8 is deeper. Accordingly, the deeper the gate groove 8 is, the wider the channel width is, and the width of the path through which the current flows is widened, so that the current resistance flowing through the channel can be reduced. Further, since the second drift region 41 is formed deeper than the first drift region 4, the current path in the channel can be widened and the resistance can be reduced.
  • silicon carbide (SiC) is used as the material of the substrate 1. Since silicon carbide has high insulating properties and high thermal conductivity, it can be efficiently cooled by directly attaching the back surface of the substrate 1 to a cooler (not shown) via a conductive material. That is, the heat generated by the current that flows when the semiconductor device 105 is turned on can be efficiently dissipated.
  • a silicon carbide band gap semiconductor has a small number of intrinsic carriers and can improve insulation. Therefore, a high breakdown voltage semiconductor device can be provided.
  • the semiconductor device and the manufacturing method thereof according to the present invention have been described based on the illustrated embodiment.
  • the present invention is not limited to this, and the configuration of each part is an arbitrary configuration having the same function. Can be replaced.
  • a silicon carbide substrate is used as the substrate 1
  • N-type polysilicon is used as the gate electrode
  • P-type polysilicon may be used.
  • electroconductive materials such as P-type poly silicon carbide, SiGe, and Al.
  • a silicon oxide film is used as the gate insulating film has been described.
  • a silicon nitride film can also be used.
  • a film in which a silicon oxide film and a silicon nitride film are stacked may be used.

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Abstract

基板（１）の第１主面に形成された第１導電型の第１ドリフト領域（４）と、基板（１）の第１主面に形成され第１ドリフト領域（４）よりも基板（１）の深い位置まで形成された第１導電型の第２ドリフト領域（４１）を有する。更に、第２ドリフト領域に接する第２導電型のウェル領域と、ウェル領域の表面から垂直方向に延設された第１導電型のソース領域と、ウェル領域と離間し第１ドリフト領域の表面から垂直方向に延設された第１導電型のドレイン領域を備える。チャンネルを通過した後の電子の流路が広くなるので、抵抗を低減することができる。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置及び半導体装置の製造方法に関する。
　従来における半導体装置として、例えば、特許文献１～３に開示されたものが知られている。特許文献１に開示された半導体装置は、基板上にドリフト領域が形成され、更に、該ドリフト領域にチャンネルを形成するウェル領域が形成されている。更に、ドリフト領域の表面から垂直方向にソース領域、及びドレイン領域が形成されている。
　トレンチ状のゲート電極は、ドリフト領域の表面から垂直方向に向けて、該ドリフト領域の内部まで形成されている。この構造によって半導体装置は、基板に対して水平の横型構造となる。ゲート電極の印加電圧によって制御される主電流の方向が、半導体表面に対して平行であり、主電流が半導体表面から垂直方向に分布する。
　従って、チャンネル幅をドリフト領域の深さで決めることができ、一定の表面積においてもチャンネル幅を増大することができる。即ち、半導体表面の面積の制限を受けない。
国際公開第２０１５／００８５５０号 特開２００６－３０３５４３号公報 国際公開第１９９８／０５９３７４号
　しかしながら、特許文献１に開示された従来例では、チャンネル幅は、ドリフト領域の深さに依存するため、チャンネル幅を増やしてチャンネル抵抗を低減する場合には、ドリフト領域の深さを増大させる必要がある。ドリフト領域全体の深さを増大させることは製造コストの増大につながる。
　本発明は、このような従来の課題を解決するためになされたものであり、その目的とするところは、ドリフト領域全体の深さを増大させることなくチャンネル抵抗を低減することが可能な半導体装置及び半導体装置の製造方法を提供することにある。
　本発明の一態様は、基板の第１主面に形成された第１導電型の第１ドリフト領域と、基板の第１主面に形成され、第１ドリフト領域と接し、且つ、第１ドリフト領域よりも基板の深い位置に達する第１導電型の第２ドリフト領域を備える。また、第２ドリフト領域に接する第２導電型のウェル領域と、ウェル領域の表面から垂直方向に延設された第１導電型のソース領域と、第１ドリフト領域の表面から垂直方向に延設された第１導電型のドレイン領域を備える。更に、ゲート絶縁膜と、ゲート絶縁膜に接し、ゲート絶縁膜を介して第２ドリフト領域、ウェル領域、ソース領域に接するように形成されたゲート電極を備える。また、ソース領域、及びウェル領域に接続されたソース電極、及び、ドレイン領域に接続されたドレイン電極を備える。
　本発明の一態様によれば、第２ドリフト領域を、第１ドリフト領域よりも基板の深くまで形成しているので、チャンネルを通過した後の電子の流路が広くなり、抵抗を低減することができる。
図１Ａは、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。 図１Ｂは、第１実施形態に係り、基板に第１ドリフト領域を形成したときの断面図である。 図１Ｃは、第１実施形態に係り、第２ドリフト領域、ウェル領域、ソース領域、及びドレイン領域を形成したときの断面図である。 図１Ｄは、第１実施形態に係り、ゲート絶縁膜、及びゲート電極を形成したときの断面図である。 図１Ｅは、第１実施形態に係り、層間絶縁膜、及びコンタクトホールを形成したときの断面図である。 図１Ｆは、第１実施形態に係り、半導体装置がオン時の電流密度の分布を示す説明図である。 図１Ｇは、第２ドリフト領域を設けないときの、半導体装置がオン時の電流密度の分布を示す説明図である。 図１Ｈは、第１実施形態の変形例に係り、基板にマスク材を堆積したときの断面図である。 図１Ｉは、第１実施形態の変形例に係り、基板にドリフト領域を形成したときの断面図である。 図２Ａは、本発明の第２実施形態に係る半導体装置の構成を示す断面図である。 図２Ｂは、第２実施形態に係り、基板にウェル領域、ソース領域、及びドレイン領域を形成したときの断面図である。 図２Ｃは、第２実施形態に係り、基板にマスク材を堆積したときの断面図である。 図２Ｄは、第２実施形態に係り、基板にゲート溝を形成したときの断面図である。 図２Ｅは、第２実施形態に係り、基板に第１ドリフト領域、第２ドリフト領域を形成したときの断面図である。 図２Ｆは、第２実施形態に係り、ゲート溝にゲート絶縁膜、及びゲート電極を形成したときの断面図である。 図２Ｇは、第２実施形態に係り、基板に層間絶縁膜を形成したときの断面図である。 図２Ｈは、第２実施形態に係り、基板にソース電極、及びドレイン電極を形成したときの断面図である。 図２Ｉは、本発明の第２実施形態の第２変形例に係る半導体装置の構成を示す断面図である。 図３Ａは、本発明の第３実施形態に係る半導体装置の構成を示す断面図である。 図３Ｂは、第３実施形態に係り、基板にドレイン領域、ウェル領域、及びソース領域を形成したときの断面図である。 図３Ｃは、第３実施形態に係り、基板にゲート溝を形成し、更に、第１ドリフト領域及び第２ドリフト領域を形成したときの断面図である。 図３Ｄは、第３実施形態に係り、ゲート溝にゲート絶縁膜、及びゲート電極を形成し、更に、基板にドレイン電極を形成したときの断面図である。 図４Ａは、本発明の第４実施形態に係る半導体装置の構成を示す斜視図である。 図４Ｂは、図４Ａに示す半導体装置のＸ－Ｘ´断面図である。 図４Ｃは、第４実施形態に係り、基板にゲート溝を形成したときの断面図である。 図４Ｄは、第４実施形態に係り、基板に第１ドリフト領域、及び第２ドリフト領域を形成したときの断面図である。 図４Ｅは、第４実施形態に係り、基板にウェル領域、ソース領域、及びドレイン領域を形成したときの断面図である。 図４Ｆは、第４実施形態に係り、ゲート溝にゲート絶縁膜、及びゲート電極を形成したときの断面図である。 図４Ｇは、本発明の第４実施形態の第２変形例に係る半導体装置の構成を示す断面図である。 図４Ｈは、本発明の第４実施形態の第４変形例に係る半導体装置の構成を示す断面図である。 図４Ｉは、本発明の第４実施形態の第５変形例に係る半導体装置の構成を示す断面図である。 図４Ｊは、本発明の第４実施形態の第６変形例に係る半導体装置の構成を示す断面図である。 図４Ｋは、本発明の第４実施形態の第７変形例に係る半導体装置の構成を示す断面図である。 図４Ｌは、本発明の第４実施形態の第８変形例に係る半導体装置の構成を示す断面図である。 図４Ｍは、本発明の第４実施形態の第９変形例に係る半導体装置の構成を示す断面図である。 図５Ａは、本発明の第５実施形態に係る半導体装置の構成を示す斜視図である。 図５Ｂは、図５Ａに示す半導体装置のＸ－Ｘ´断面図である。 図５Ｃは、第５実施形態に係り、基板にイオン注入したときの断面図である。 図５Ｄは、第５実施形態に係り、コラム領域を有する複数の半導体装置を併設したときの平面図である。
　次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、本発明の実施の形態において、「第１導電型」と「第２導電型」とは互いに反対導電型である。即ち、第１導電型がＮ型であれば、第２導電型はＰ型であり、第１導電型がＰ型であれば、第２導電型はＮ型である。以下の説明では第１導電型がＮ型、第２導電型がＰ型の場合を説明するが、第１導電型がＰ型、第２導電型がＮ型でもあってもよい。Ｎ型とＰ型を入れ替える場合には、印加電圧の極性も逆転する。
　また、本実施形態で示す半導体装置の断面図は、理解を促進するために深さ方向（図中上下方向）の距離を誇張して記載している。即ち、図中左右方向と上下方向は、縮尺が一致していない。更に、電極配線は図示を省略している。
［第１実施形態の説明］
　図１Ａは、本発明の第１実施形態に係る半導体装置の構成を示す断面図である。本実施形態では半導体装置の一例として、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）について説明する。
　図１Ａに示すように、第１実施形態に係る半導体装置１０１は、基板１と、該基板１の第１主面に形成された、Ｎ型の第１ドリフト領域４、Ｎ型の第２ドリフト領域４１、及びＰ型のウェル領域２、を備える。ウェル領域２の内部に、該ウェル領域２の表面から垂直方向に延設されたＮ＋型のソース領域３を備える。第１ドリフト領域４の内部に、該第１ドリフト領域４の表面から延設され、且つ、ウェル領域２と離間して設けられたＮ＋型のドレイン領域５を備える。更に、ソース領域３、ウェル領域２、及び第２ドリフト領域４１に対し、ゲート絶縁膜６を介して接するゲート電極７を備えている。ゲート絶縁膜６は、第２ドリフト領域４１、ウェル領域２、及びソース領域３に接するように形成されている。ゲート絶縁膜６の表面には、層間絶縁膜１０が形成されている。
　層間絶縁膜１０には、コンタクトホール１１ａ、１１ｂが形成されている。コンタクトホール１１ａを通してソース領域３とウェル領域２に接するソース電極１５が形成されている。コンタクトホール１１ｂを通してドレイン領域５に接するドレイン電極１６が形成されている。
　基板１は、数十～数百μｍ程度の厚さを有する。基板１としては、例えば、半絶縁性基板や絶縁性基板を使用することができる。ここで示す絶縁性基板は、基板の抵抗率が数ｋΩ／ｃｍ以上であることを示す。基板１の材料として、絶縁性を有する炭化珪素（ＳｉＣ）を使用することができる。本実施形態では、炭化珪素からなる基板１を用いる例について説明する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在する。ここでは代表的な４Ｈタイプとする。
　第１ドリフト領域４及び第２ドリフト領域４１は、数μｍ～数十μｍ程度の厚さを有しており、第２ドリフト領域４１の方がより深くまで（図中、下方まで）達している。第１ドリフト領域４及び第２ドリフト領域４１の不純物濃度は基板１よりも高く、例えば、１×１０１４～１×１０１８／ｃｍ３である。第１ドリフト領域４及び第２ドリフト領域４１は、基板１と同一の材料とすることができる。
　ウェル領域２は、基板１の表面（図中、上側の面）から、第２ドリフト領域４１の表面の垂直方向に向けて延設されている。ウェル領域２は、第２ドリフト領域４１よりも深くまで形成されている。ウェル領域２の不純物濃度は、例えば、１×１０１５～１×１０１９／ｃｍ３である。
　ソース領域３は、ウェル領域２内に、該ウェル領域２の表面から、その垂直方向に延設されている。ソース領域３は、第２ドリフト領域４１と同一の導電型である。ソース領域３の不純物濃度は、第２ドリフト領域４１よりも高く、例えば、１×１０１８～１×１０２１／ｃｍ３である。
　ソース領域３及びウェル領域２の表面に接するように、ソース電極１５が形成されている。ソース領域３及びウェル領域２と、ソース電極１５は電気的に接続されており、ソース領域３とウェル領域２は同電位となる。ソース電極１５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、或いはモリブデン（Ｍｏ）等を使用することができる。
　ドレイン領域５は、第１ドリフト領域４の内部に、該第１ドリフト領域４の表面からその垂直方向に延設されている。ドレイン領域５は、第１ドリフト領域４と同一の導電型である。ドレイン領域５の不純物濃度は、ソース領域３と同程度であり、例えば、１×１０１８～１×１０２１／ｃｍ３である。
　ドレイン領域５には、ドレイン電極１６が電気的に接続される。ドレイン電極１６の材料としては、上述のソース電極１５と同様に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、或いはモリブデン（Ｍｏ）等を使用することができる。
　ゲート絶縁膜６の材料としては、例えばシリコン酸化物（ＳｉＯ２膜）を使用することができる。ゲート電極７の材料としては、例えば、Ｎ型のポリシリコンを使用することができる。
［第１実施形態の製造方法］
　次に、第１実施形態に係る半導体装置１０１の製造方法について説明する。初めに、ノンドープの炭化珪素絶縁半導体基板（基板１）の第１主面にＮ型不純物をイオン注入して、第１ドリフト領域４を形成する。その結果、図１Ｂに示すように、基板１の上面にＮ－型炭化珪素となる第１ドリフト領域４が形成される。Ｎ型不純物としては、窒素を用いることができる。注入濃度は１×１０１４～１×１０１８／ｃｍ３である。第１ドリフト領域４の厚さは、イオン注入のエネルギーによって調整することができる。本実施形態では、厚さを数μｍ以下とする。
　次に、図１Ｂに示す第１ドリフト領域４に、イオン注入法により、第２ドリフト領域４１、ウェル領域２、ソース領域３、及びドレイン領域５を形成する。形成する順序は、特に限定されないが、先に、第２ドリフト領域４１、ウェル領域２を形成することが好ましい。ソース領域３とドレイン領域５は同時形成でも構わない。
　上記の第２ドリフト領域４１、ウェル領域２、ソース領域３、及びドレイン領域５を形成する際のイオン注入領域をパターニングするために、以下に示す処理を行う。
　第１ドリフト領域４の表面にマスク材（図示省略）を堆積する。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次いで、マスク材の表面にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、マスク材をエッチングする。エッチング方法としては、フッ酸（ＨＦ）を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、酸素プラズマや硫酸等でレジストを除去する。マスク材をマスクとして、Ｐ型不純物及びＮ型不純物をイオン注入し、Ｎ型の第２ドリフト領域４１、Ｐ型のウェル領域２、及びＮ＋型のソース領域３を形成する。Ｐ型不純物としては、アルミやボロンを用いることができる。また、Ｎ型不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。
　イオン注入後、例えばフッ酸を用いたエッチングによって、マスク材を除去する。次に、イオン注入した不純物を熱処理することで活性化する。熱処理温度は１７００℃程度とすることが好ましく、雰囲気としてはアルゴンや窒素とすることが好ましい。
　また、上記の手順で形成したソース領域３とドレイン領域５は、不純物濃度を１×１０１８／ｃｍ３～１×１０２１／ｃｍ３の範囲とすることが好ましい。また、ウェル領域２は濃度が１×１０１５／ｃｍ３～１×１０１９／ｃｍ３の範囲とするのが好ましく、注入深さは第１ドリフト領域４よりも深くする。
　第２ドリフト領域４１は、不純物濃度が第１ドリフト領域４と同一であることが好ましく、第１ドリフト領域４よりも深く形成する。第２ドリフト領域４１を形成する際の注入エネルギーは、例えば、第１ドリフト領域４の厚さが１μｍ以上の場合には、ＭｅＶレベル以上とするのが好ましい。図１Ｃは、第２ドリフト領域４１、ウェル領域２、ソース領域３、及びドレイン領域５を形成した後の断面構造を示している。
　次いで、基板１の第１主面にゲート絶縁膜６を形成する。ゲート絶縁膜６を形成する方法として、熱酸化法、或いは堆積法を用いることができる。
　熱酸化法の一例として、酸素雰囲気中に基板１を設置し、温度を１１００℃程度に加熱する。基板１が酸素に触れる全ての部分にシリコン酸化膜を形成することができる。ゲート絶縁膜６の形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行う。
　また、熱酸化法の他の例として、直接にＮＯ（一酸化窒素）、或いはＮ２Ｏ（一酸化二窒素）の雰囲気中で熱酸化することも可能である。その場合の温度は１１００℃～１４００℃とするのが好ましい。形成されるゲート絶縁膜６の厚さは数十ｎｍとするのが好ましい。
　次に、ゲート絶縁膜６の表面にゲート電極７を形成する。ゲート電極７となる材料はポリシリコンが一般的であり、ここではポリシリコンを堆積する例について説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。ポリシリコンを堆積するときの厚さは、特に限定しないが１μｍ程度とするのが好ましい。また、ポリシリコンの堆積後に、９５０℃でＰＯＣｌ３（塩化ホスホリル）中にアニールすることで、Ｎ型のポリシリコンを形成し、ゲート電極７に導電性を持たせる。
　その後、ゲート電極７のポリシリコンをエッチングする。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング用のマスクはレジストでも構わない。その結果、図１Ｄに示すように、ウェル領域２、ソース領域３、及び第２ドリフト領域４１に対しゲート絶縁膜６を介して接するゲート電極７が形成される。
　次に、ゲート電極７及びゲート絶縁膜６の表面に層間絶縁膜１０を形成する。更に、電極用のコンタクトホール１１ａ、１１ｂを形成する。図１Ｅは、層間絶縁膜１０、及びコンタクトホール１１ａ、１１ｂを形成した後の断面図である。
　層間絶縁膜１０は、一般的にシリコン酸化膜を用いるのが好ましく、形成方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。厚さは１μｍ以上とするのが好ましい。
　その後、層間絶縁膜１０上にレジスト（図示省略）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、層間絶縁膜１０をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。層間絶縁膜１０に、コンタクトホール１１ａ、１１ｂが形成される。ソース電極１５用のコンタクトホール１１ａは、ウェル領域２とソース領域３が同時に露出するようにする。レジストを酸素プラズマや硫酸等で除去する。
　コンタクトホール１１ａ、１１ｂを形成した後、ソース電極１５、ドレイン電極１６を形成する。電極材料としては、メタルが一般的である。前述したように、メタルとしてＴｉ、Ｎｉ、Ｍｏ等を用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルを用いてもよい。ここではチタン（Ｔｉ）を用いる例について説明する。初めに、スパッタ法等の堆積方法を用いて、チタン（Ｔｉ）を堆積する。次いで、堆積したチタンに対し、レジストマスクによる選択エッチングを行う。その結果、図１Ａに示した第１実施形態の半導体装置１０１が完成する。
［第１実施形態の動作説明］
　次に、図１Ａに示した第１実施形態に係る半導体装置１０１の動作について説明する。半導体装置１０１は、ソース電極１５の電圧を基準として、ドレイン電極１６に正の電圧を印加した状態でゲート電極７の電圧を制御することで、トランジスタとして機能する。
　即ち、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以上にすると、ウェル領域２のチャンネルに反転層が形成されるのでオン状態となる。そして、ドレイン電極１６からソース電極１５へ電流が流れる。
　具体的には、電子は、ソース電極１５からソース領域３に流れ、更に、ソース領域３からチャンネルを介して、第２ドリフト領域４１に流れる。次に、第１ドリフト領域４、ドレイン領域５を経由してドレイン電極１６に流れる。即ち、ドレイン電極１６からソース電極１５へ電流が流れる。
　図１Ｆは、ソース領域３から、ウェル領域２に形成されたチャンネルを経由して第２ドリフト領域４１、第１ドリフト領域４、ドレイン領域５に電子が流れるときの、電流密度を示す説明図である。一方、図１Ｇは、第２ドリフト領域４１を形成しない場合の電流密度を示す説明図である。図１Ｆ、図１Ｇにおいて、電流密度が高い領域ほど密なハッチングで示している。
　図１Ｆでは、第２ドリフト領域４１が深くまで形成されていることにより、電流密度の高い領域が広がっている。これに対して、図１Ｇでは、第２ドリフト領域４１が形成されていないことにより、電流密度の低い領域が広がっている。従って、第２ドリフト領域４１を設けることにより、電流の流路が広くなり、ひいては、抵抗が低減することが理解される。
　一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、オフ状態となって電流が遮断される。この際、ドレイン電極１６とソース電極１５の間には、数百～数千ボルトの高電圧が印加されるが、耐圧性能が高いのでオフ状態を維持できる。
　本実施形態に係る半導体装置１０１では、導通時に、Ｎ型の第２ドリフト領域４１とＰ型のウェル領域２の間のＰＮ接合による空乏層が広がる。第２ドリフト領域４１の一部に電子が流れない領域ができ、電子が流れる領域が狭くなって抵抗が大きくなる。しかし、第２ドリフト領域４１を、第１ドリフト領域４よりも深くまで形成しているので、チャンネルを通過した後の電子の流路が広くなり抵抗が低減する。即ち、従来のように第２ドリフト領域４１を設けず、第１ドリフト領域４のみとした場合と対比して、導通時の抵抗を低減することができる。
　本実施形態では、基板１の材料として炭化珪素（ＳｉＣ）を使用している。炭化珪素は、絶縁性が高く熱伝導率が高いので、基板１の裏面に導電材料を介して冷却器（図示省略）を取り付けることにより、基板１を効率よく冷却することができる。即ち、半導体装置１０１がオンとされたときに流れる電流による発熱を効率よく発散することができる。また、炭化珪素のバンドギャップ半導体で真性キャリヤ数が少なく、絶縁性を向上させることができる。従って、高い耐圧の半導体装置を提供できる。
　本実施形態では、基板１を、半絶縁性基板或いは絶縁性基板としているので、半導体装置を冷却する場合に、半導体装置と冷却器との間に絶縁材を設ける必要が無い。従って、冷却性能を向上させることができ、且つ、冷却器への取り付けを容易に行うことができる。更に、基板１を、半絶縁性基板或いは絶縁性基板とすることにより、半導体装置１０１のオフ時には、基板１とドレイン電極１６は同電位ではない。従って、導電性基板を用いる場合と対比して、ドレイン電圧により、基板１からウェル領域２、或いはゲート電極７には電界がかからないため、耐圧を向上することが可能となる。
　基板１として炭化珪素（ＳｉＣ）等のワイドバンドギャップ半導体を用いている。ワイドバンドギャップ半導体は熱伝導率が大きく、半導体装置がオン状態のときの発熱を効率よく放熱することができる。その結果、冷却性能の高い半導体装置を提供することができる。また、ワイドバンドギャップ半導体は、真性キャリヤ数が少ないので絶縁性能を向上させることができる。
　本実施形態の製造方法では、イオン注入法により基板１に不純物を注入し、且つ熱処理により活性化して第１ドリフト領域４、第２ドリフト領域４１を形成する。従って、従来のエピ成長が不要となりコストを低減することができる。
　更に、イオン注入法により不純物を注入し、第１ドリフト領域４、及び第２ドリフト領域４１を形成するので、第１ドリフト領域４、及び第２ドリフト領域４１の深さ及び濃度の設計を容易に行うことができる。更に、設計自由度が大きく、製造コストを低減できる。
［第１実施形態の変形例］
　次に、第１実施形態の変形例について説明する。変形例では、第２ドリフト領域４１の不純物濃度を第１ドリフト領域４の不純物濃度よりも低くする。それ以外の構成は、図１Ａに示した第１実施形態と同様である。製造方法についても、上述した第１実施形態と同様である。
　以下、変形例に係る半導体装置の動作について説明する。導通時の動作は第１実施形態と同様である。半導体装置がオフとされて電流が遮断されたときには、ドレイン電極１６の電圧が上昇するにつれて、ウェル領域２から第２ドリフト領域４１及び第１ドリフト領域４に空乏層が広がる。このため、ドレイン電極１６からウェル領域２に電界が生じる。この際、ゲート電極７はウェル領域２と同電位であるから、ゲート電極７とドレイン電極１６との間に電界が生じる。このため、ゲート電極７の第２ドリフト領域４１と接するエッジには電界集中が起こり、耐圧が低下する。
　変形例では、第２ドリフト領域４１の不純物濃度を低くすることで、ゲート電極７のエッジに生じる電界強度を低減できる。従って、耐圧を向上させることができる。即ち、耐圧が高く、且つ抵抗の低い半導体装置を提供することができる。
　次に、第１ドリフト領域４と第２ドリフト領域４１を形成する他の方法について説明する。初めに、基板１にマスク材９を堆積し、パターンニングをする。その結果、図１Ｈに示す断面構造となる。図１Ｈに示すマスク材９はシリコン酸化膜が好ましく、堆積方法は熱ＣＶＤ法やプラズマＣＶＤ法を用いるのが好ましい。マスク材９の厚さは、第２ドリフト領域４１の深さと第１ドリフト領域４の深さの差分に基づいて決定する。
　次に、Ｎ型となる不純物イオンを注入することで、第１ドリフト領域４と第２ドリフト領域４１を同時に形成することができる。注入する不純物濃度は１×１０１４～１×１０１８／ｃｍ３とするのが好ましい。図１Ｉは、不純物イオンを注入した後の断面構造を示す説明図である。
　この方法を用いることにより、１回のイオン注入で第１ドリフト領域４、及び第２ドリフト領域４１を同時に形成することができるので、製造コストを低減することが可能となる。
　また、第１ドリフト領域４と第２ドリフト領域４１の不純物濃度が同一である場合には、第１ドリフト領域４及び第２ドリフト領域４１を同時に形成することができる。イオン注入により不純物を注入する場合には、１回のイオン注入で、第１ドリフト領域４及び第２ドリフト領域４１の双方を同時に形成することができ、製造の手順を簡素化することができる。従って、製造コストを低減できる。
［第２実施形態の説明］
　次に、本発明の第２実施形態について説明する。図２Ａは、第２実施形態に係る半導体装置の構造を示す断面図である。
　図２Ａに示すように、第２実施形態に係る半導体装置１０２は、基板１と、該基板１の第１主面に形成された、Ｎ型の第１ドリフト領域４、及びＮ型の第２ドリフト領域４１を備える。第２ドリフト領域４１は、基板１の第１主面に対して平行な一方向（図中、左右方向）のほぼ中央に形成されている。第２ドリフト領域４１は、第１ドリフト領域４よりも深くまで形成されている。
　第２ドリフト領域４１及び第１ドリフト領域４の内部には、これらの表面から垂直方向に延設されたＰ型のウェル領域２が形成されている。ウェル領域２は、第１ドリフト領域４よりも浅い位置まで形成されている。ウェル領域２の内部には、該ウェル領域２の表面から垂直方向に延設されたＮ＋型のソース領域３が形成されている。ソース領域３から第２ドリフト領域４１に貫通するように、ゲート溝８が形成されている。即ち、ゲート溝８は、第２ドリフト領域４１に接して形成されている。
　基板１の第１主面に対して平行な一方向の端部（図中、左右の端部）には、それぞれＮ＋型のドレイン領域５が形成されている。
　ゲート溝８の内側表面には、ゲート絶縁膜６が形成されている。更に、第１ドリフト領域４、ウェル領域２、ソース領域３の表面にも同様に、ゲート絶縁膜６が形成されている。ゲート溝８の内部には、ゲート絶縁膜６を介してゲート電極７が形成されている。即ち、ゲート電極７は、ゲート絶縁膜６を介して、ウェル領域２、ソース領域３、及び第２ドリフト領域４１に接している。
　第１ドリフト領域４、ウェル領域２、及びソース領域３の表面に形成されたゲート絶縁膜６の表面には、層間絶縁膜１０が形成されている。層間絶縁膜１０及びゲート絶縁膜６を貫通して、ドレイン領域５に接するドレイン電極１６が形成されている。層間絶縁膜１０及びゲート絶縁膜６を貫通して、ウェル領域２及びソース領域３に接するソース電極１５が形成されている。ソース領域３、及びウェル領域２は、ソース電極１５と接している。従って、ソース領域３とウェル領域２は同電位とされる。
　基板１として絶縁性基板、或いは、半絶縁性基板を使用することができる。基板１は、数十～数百μｍ程度の厚さを有する。ここで示す絶縁性基板は、基板の抵抗率が数ｋΩ／ｃｍ以上であることを示す。基板１の材料としては、絶縁性基板である炭化珪素（ＳｉＣ）を使用することができる。本実施形態においては、基板１が炭化珪素である場合を例に挙げて説明する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在する。ここでは代表的な４Ｈタイプとする。
　第１ドリフト領域４及び第２ドリフト領域４１は、数μｍ～数十μｍ程度の厚さを有しており、第２ドリフト領域４１の方がより深くまで形成されている。第１ドリフト領域４及び第２ドリフト領域４１の不純物濃度は基板１よりも高く、例えば、１×１０１４～１×１０１８／ｃｍ３である。第１ドリフト領域４及び第２ドリフト領域４１は、基板１と同一の材料とすることができる。
　ウェル領域２は、第２ドリフト領域４１内に、該第２ドリフト領域４１の表面（図中、上側の面）から、第２ドリフト領域４１の表面の垂直方向に向けて延設されている。ウェル領域２は、第２ドリフト領域４１よりも深くまで形成されている。ウェル領域２の不純物濃度は、例えば、１×１０１５～１×１０１９／ｃｍ３である。
　ソース領域３は、ウェル領域２内に、該ウェル領域２の表面から、その垂直方向に延設されている。ソース領域３は、第２ドリフト領域４１と同一の導電型である。ソース領域３の不純物濃度は、第２ドリフト領域４１よりも高く、例えば、１×１０１８～１×１０２１／ｃｍ３である。
　ソース領域３及びウェル領域２の表面に接するように、ソース電極１５が形成されている。ソース領域３及びウェル領域２とソース電極１５は電気的に接続されている。従って、ソース領域３とウェル領域２は同電位となる。ソース電極１５の材料としては、例えばニッケル（Ｎｉ）、チタン（Ｔｉ）、或いはモリブデン（Ｍｏ）等を使用することができる。
　ドレイン領域５は、第１ドリフト領域４の表面からその垂直方向に延設されている。ドレイン領域５は、第１ドリフト領域４と同一の導電型である。ドレイン領域５の不純物濃度は、ソース領域３と同程度であり、例えば、１×１０１８～１×１０２１／ｃｍ３である。
　ドレイン領域５にはドレイン電極１６が接続される。ドレイン電極１６の材料としては、上述のソース電極１５と同様に、ニッケル（Ｎｉ）、チタン（Ｔｉ）、或いはモリブデン（Ｍｏ）等を使用することができる。
　ゲート絶縁膜６の材料としては、例えばシリコン酸化膜を使用することができる。ゲート電極７の材料としては、例えば、Ｎ型のポリシリコンを使用することができる。
［第２実施形態の製造方法］
　次に、第２実施形態に係る半導体装置１０２の製造方法について説明する。初めに、ノンドープの炭化珪素半導体基板（基板１）上に、マスク材（図示省略）を形成する。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次に、マスク材の上にレジストをパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　次に、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型不純物、及びＮ型不純物をイオン注入して、Ｐ型のウェル領域２、Ｎ＋型のソース領域３、Ｎ＋型のドレイン領域５を形成する。
　Ｐ型不純物としては、アルミやボロンを用いることができる。Ｎ型不純物としては、窒素を用いることができる。この際、基板１の温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。イオン注入を実施した後に、例えば、フッ酸を用いたエッチングによってマスク材を除去する。図２Ｂはイオン注入後の断面構造を示している。
　この方法で形成するソース領域３、及びドレイン領域５の不純物濃度は、１×１０１８／ｃｍ３～１×１０２１／ｃｍ３の範囲とするのが好ましい。また、ウェル領域２は、不純物濃度が１×１０１５／ｃｍ３～１×１０１９／ｃｍ３の範囲とするのが好ましい。
　次に、図２Ｃに示すように、ゲート溝８（図２Ａ参照）を形成するためのマスク材９を形成し、パターニングする。マスク材９としてはシリコン酸化膜を用いることができ、堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材９をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、マスク材９をマスクにしてゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることが好ましい。ゲート溝８を形成した後、マスク材９を除去する。例えば、マスク材９がシリコン酸化膜の場合には、フッ酸洗浄で除去する。図２Ｄは、ゲート溝８を形成し、マスク材９を除去した後の断面構造を示している。
　次いで、第１ドリフト領域４と第２ドリフト領域４１を形成する。図２Ｄに示した断面構造において、Ｎ型の不純物を斜めにイオン注入することにより、第１ドリフト領域４、及び第２ドリフト領域４１を同時に形成することができる。注入濃度は、１×１０１４～１×１０１８／ｃｍ３がとするのが好ましい。注入エネルギーは、第１ドリフト領域４と第２ドリフト領域４１の深さに応じて設定することができる。例えば、第１ドリフト領域４の深さが１μｍの場合では、ＭｅＶ台の注入エネルギーでＮ型不純物を注入する。注入角度は、ゲート溝８の底部が完全にＮ型領域で囲まれるような角度に設定する。ゲート溝８の幅が１μｍ、且つ、深さが１μｍである場合には、注入角度を４５度以下にするのが好ましい。図２Ｅは、第１ドリフト領域４及び第２ドリフト領域４１を形成した後の断面を示している。
　次に、イオン注入した不純物を熱処理することで活性化する。熱処理温度は、１７００℃程度とするのが好ましく、雰囲気としては、アルゴンや窒素を用いることが好ましい。
　その後、ゲート溝８の内面にゲート絶縁膜６を形成する。ゲート絶縁膜６を形成する方法として熱酸化法、或いは堆積法を用いることができる。熱酸化法の一例として、酸素雰囲気中に基板１を設置し、温度を１１００℃程度に加熱する。基板１が酸素に触れる全ての部分にシリコン酸化膜を形成することができる。ゲート絶縁膜６の形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行う。
　また、熱酸化法の他の例として、直接にＮＯ（一酸化窒素）、或いはＮ２Ｏ（一酸化二窒素）の雰囲気中で熱酸化することも可能である。その場合の温度は１１００℃～１４００℃とするのが好ましい。形成されるゲート絶縁膜６の厚さは数十ｎｍとするのが好ましい。
　次に、ゲート溝８内にゲート電極７を形成する。ゲート電極７となる材料はポリシリコンが一般的であり、ここではポリシリコンを堆積する例について説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。堆積するポリシリコンの厚さはゲート溝８の幅の二分の一よりも大きくする。こうすることにより、ゲート溝８をポリシリコンで完全に埋める。例えば、ゲート溝８の幅が２μｍの場合は、ポリシリコンの厚さは１μｍよりも厚くする。
　ポリシリコンの堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンを形成し、ゲート電極７に導電性を持たせる。次に、ゲート電極７のポリシリコンをエッチングする。エッチング方法は、等方性エッチング、及び異方性エッチングを用いることができる。エッチング量はポリシリコンがゲート溝８の内に残るように設定する。例えば、ゲート溝８の幅が２μｍで、ポリシリコンの厚さを１．５μｍとして堆積した場合では、エッチング量は１．５μｍにすることが望ましい。なお、エッチングする上で、１．５μｍに対して数％のオーバーエッチングであってもよい。図２Ｆは、エッチング後の断面構造を示している。
　次に、基板１の表面に層間絶縁膜１０を形成する。層間絶縁膜１０は、一般的にシリコン酸化膜が好ましく、堆積方法として、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。厚さは１μｍ以上とするのが好ましい。図２Ｇは、層間絶縁膜１０を形成した後の断面構造を示している。
　層間絶縁膜１０を形成した後に、ソース電極１５、及びドレイン電極１６用のコンタクトホール（図示省略）を形成する。この処理では、層間絶縁膜１０上にレジストをパターニングする（図示省略）。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、層間絶縁膜１０をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。ソース電極１５用のコンタクトホールにより、ウェル領域２とソース領域３が同時に露出する。
　コンタクトホールを形成した後に、図２Ａに示したように、ソース電極１５、及び左右のドレイン電極１６を形成する。電極材料としてはメタルが一般的である。メタルとして、チタン（Ｔｉ）、ニッケル（Ｎｉ）、或いはモリブデン（Ｍｏ）を用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルでもよい。ここでは、チタン（Ｔｉ）を用いる例について説明する。まず、チタン（Ｔｉ）を堆積する。堆積方法は、一例としてスパッタ法が好適である。チタンの堆積をレジストマスクによる選択エッチングを実施することにより、図２Ａに示した第２実施形態の半導体装置１０２が完成する。
［第２実施形態の動作説明］
　図２Ａに示した第２実施形態に係る半導体装置１０２の基本的な動作について説明する。図２に示す半導体装置１０２は、ソース電極１５の電圧を基準として、ドレイン電極１６に正の電圧を印加した状態でゲート電極７の電圧を制御することで、トランジスタとして機能する。
　即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面に存在するウェル領域２のチャンネルに反転層が形成されるため、オン状態となる。ドレイン電極１６からソース電極１５へ電流が流れる。具体的には、電子がソース電極１５からソース領域３に流れ、ソース領域３からチャンネルを介して、第２ドリフト領域４１に流れる。更に、電子は第１ドリフト領域４に流れ、第１ドリフト領域４からドレイン領域５、ドレイン電極１６に流れる。
　一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅しオフ状態となり、電流が遮断される。この際、ドレイン電極１６とソース電極１５との間には数百～数千ボルトの高電圧が印加されるが、耐圧性能が高いのでオフ状態を維持できる。
　本実施形態では、導通時には第１ドリフト領域４とウェル領域２にてＰＮ接合による空乏層が広がり、第１ドリフト領域４に一部電子が流れない領域ができる。このため、電子が流れる領域が小さくなり抵抗が増加してしまう。しかし、第２ドリフト領域４１が第１ドリフト領域４より深くまで形成されていることにより、チャンネルを通過した後の電子の流路が広くなるため、抵抗が低減する。また、ゲート溝８は、第１ドリフト領域４よりも深くまで形成されているので、形成された第２ドリフト領域４１をより深くすることができ、電流が流れる領域を広くすることができる。このため、より一層抵抗を低減できる。
　また、炭化珪素（ＳｉＣ）を材料とした基板１を使用しているので、基板１の絶縁性及び熱伝導率が高めることができる。従って、基板１の裏面を導電材料を介して冷却器（図示省略）に直接取り付けることにより、冷却効率を高めることができる。
　更に、基板１の熱伝導率が大きいので、電流が流れることにより生じる熱を効率よく発散することができる。また、炭化珪素はワイドバンドギャップ半導体であり、真性キャリヤ数が少ないので、高い絶縁性が実現しやすい。従って、高い耐圧の半導体装置を提供することができる。
　また、本実施形態では、ゲート溝８を形成し、該ゲート溝８の内部にゲート電極７を形成している。このため、プレーナ型のゲート電極よりも単位セルの面積を小さくすることができ、チップを小型化できコストを低減できる。
　更に、本実施形態では、第２ドリフト領域４１にゲート溝８を形成するので、半導体装置１０２がオンとされたときにゲート電極７には第２ドリフト領域より高い正バイアスが印加される。このため、ゲート溝８の側壁には電子が蓄積されて高濃度となり、電流は第２ドリフト領域４１にて側壁に沿って流れる。更に、第２ドリフト領域４１及び第１ドリフト領域４に広がる。このため、電流流路を広げることができ、抵抗を低減できる。
　また、ゲート溝８を形成した後に、第２ドリフト領域４１を形成するので、第２ドリフト領域４１の深さはゲート溝８の深さと第２ドリフト領域の注入深さの合計の深さになる。例えば、ゲート溝８の深さが１μｍで、第２ドリフト領域４１の注入深さが０．２μｍの場合は、第２ドリフト領域の深さは１．２μｍとなる。従って、低い注入エネルギーで深い第２ドリフト領域４１を形成することができ、注入エネルギーを低減でき、ひいては、製造コストを低減できる。
　また、基板１にイオン注入することによって、第１ドリフト領域４、第２ドリフト領域４１を形成するので、エピ成長が不要になり製造コストを低減することができる。
［第２実施形態の第１変形例］
　次に、第２実施形態に係る半導体装置の第１変形例について説明する。装置構成は、図２Ａに示した第２実施形態と同様である。第１変形例は、第２ドリフト領域４１の不純物濃度が第１ドリフト領域４の不純物濃度より低くする。それ以外は、前述した第２実施形態と同様である。製造方法は、第２実施形態で示した方法と同様である。
　以下、第１変形例に係る半導体装置の動作について説明する。オン状態での動作は第２実施形態と同様である。
　オフ状態の電流遮断時には、ドレイン電極１６の電圧が上昇するにつれて、ゲート電極７から第２ドリフト領域４１、及び第１ドリフト領域４に空乏層が広がり、ドレイン電極１６からウェル領域２に電界が生じる。第２ドリフト領域４１の不純物濃度が第１ドリフト領域４の不純物濃度よりも低いことにより、ゲート電極７に生じる電界を低減することができる。即ち、耐圧を向上することができ、且つ、抵抗を低減することができる。
［第２実施形態の第２変形例］
　次に、第２実施形態の第２変形例について説明する。図２Ｈは、第２変形例に係る半導体装置の構成を示す断面図である。図２Ｈに示す半導体装置１０２ａは、ゲート溝８が第２ドリフト領域４１よりも深く形成され、絶縁基板に達している点で、前述した図２Ａに示した半導体装置１０２と相違する。
　製造方法は、図２Ａに示した半導体装置１０２と対比して、第１ドリフト領域４、及び第２ドリフト領域４１を形成する際の、不純物の斜め注入の角度が相違する。具体的には、図２Ｈに示す半導体装置１０２ａの場合には、ゲート溝８の底部に不純物が注入されないように注入角度を設定する。例えば、ゲート溝８の幅が１μｍ、深さが１μｍの場合には、注入角度を４５度以上に設定するのが好ましい。
　以下、第２変形例に係る半導体装置１０２ａの動作について説明する。オン状態での動作は、前述した第２実施形態と同様である。オフ状態の電流遮断時には、ゲート電極７のエッジ部、即ち、ゲート溝８の底部の隅部が絶縁基板に接していることにより、隅部に生じる電界集中が抑制される。従って、高耐圧を実現できる。
　また、ゲート電極７と第２ドリフト領域４１でのゲート溝８の底部に生じる静電容量を低減できる。このため、半導体装置１０２ａのゲート・ドレイン間の静電容量（Ｃgd）を低減でき、高速動作が可能な半導体装置を提供できる。
［第２実施形態の第３変形例］
　次に、第２実施形態の第３変形例について説明する。図２Ｉは、第３変形例に係る半導体装置の構成を示す断面図である。図２Ｉに示す半導体装置１０２ｂは、ゲート溝８が第１ドリフト領域４よりも浅く形成されている点で、前述した図２Ａに示した半導体装置１０２と相違する。
　製造方法は、図２Ａに示した半導体装置１０２と対比して、ウェル領域２、ソース領域３、ドレイン領域５を形成した後に、第１ドリフト領域４及び第２ドリフト領域４１をイオン注入によって形成し、その後、第２ドリフト領域４１にゲート溝８を形成する点で相違する。
　第３変形例に係る半導体装置１０２ｂの動作は、前述した第２実施形態に係る半導体装置１０２とほぼ同様である。第３変形例では、製造工程で不純物の斜め注入が不要となり、ゲート溝８を形成するためのエッチング時間が短縮できる。その結果、製造工程を短縮でき製造コスト削減できる。
［第３実施形態の説明］
　次に、本発明の第３実施形態について説明する。図３Ａは、第３実施形態に係る半導体装置の構成を示す断面図である。
　図３Ａに示すように、第３実施形態に係る半導体装置１０３は、Ｎ型の導電性半導体基板（基板１）の第１主面に形成された、Ｎ型の第１ドリフト領域４、及びＮ型の第２ドリフト領域４１を備える。前述した第１、第２実施形態と同様に、第１ドリフト領域４と第２ドリフト領域４１は接しており、第１ドリフト領域４よりも第２ドリフト領域４１の方が深く形成されている。
　第１ドリフト領域４、及び第２ドリフト領域４１の表面には、Ｐ型のウェル領域２が形成されている。ウェル領域２の内部に、該ウェル領域２の表面から垂直方向に延設されたＮ＋型のソース領域３を備える。
　ウェル領域２、及びソース領域３を貫通し、第２ドリフト領域４１に達するゲート溝８が形成されている。ゲート溝８の内部表面には、ゲート絶縁膜６が形成され、更にその内部にゲート電極７が形成されている。ゲート電極７は、ゲート絶縁膜６を介してウェル領域２、ソース領域３、及び第２ドリフト領域４１と接している。ゲート溝８は、第１ドリフト領域４よりも深くまで形成されている。
　ウェル領域２、ソース領域３、及びゲート電極７の表面には、層間絶縁膜１０が形成されている。層間絶縁膜１０には、コンタクトホール１１ａ、１１ｂが形成されている。層間絶縁膜１０の表面にはソース電極１５が形成され、該ソース電極１５は、コンタクトホール１１ａ、１１ｂを介してウェル領域２、及びソース領域３に接している。
　基板１の材料として、炭化珪素半導体（ＳｉＣ）基板を用い、更に、Ｎ型不純物をイオン注入することにより、基板１をドレイン領域５としている。また、ソース領域３とウェル領域２は、ソース電極１５と接しており、同電位となっている。基板１の第２主面には、ドレイン電極１６が形成されている。
　また、基板１の不純物濃度は、１×１０１８／ｃｍ３～１×１０１９／ｃｍ３とするのが好ましい。炭化珪素（ＳｉＣ）にはいくつかのポリタイプ（結晶多形）が存在する。本実施形態では代表的な４Ｈとする。
［第３実施形態の製造方法］
　次に、第３実施形態に係る半導体装置１０３の製造方法について説明する。初めに、炭化珪素半導体基板（基板１）上に、イオン注入によってＰ型のウェル領域２、Ｎ＋型のソース領域３を形成する。ウェル領域２及びソース領域３を形成後の断面構造を図３Ｂに示す。ソース領域３とドレイン領域５は不純物濃度が１×１０１８／ｃｍ３～１×１０２１／ｃｍ３であるのが好ましい。また、ウェル領域２の濃度は、１×１０１５／ｃｍ３～１×１９／ｃｍ３であるのが好ましい。
　次に、ゲート溝８を形成するためにマスク材（図示省略）を形成し、その後パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、マスク材をマスクにしてゲート溝８を形成する。ゲート溝８を形成する方法としては、ドライエッチング法を用いることができる。ゲート溝８を形成した後、マスク材を除去する。例えば、マスク材がシリコン酸化膜の場合はフッ酸洗浄で除去する。
　ゲート溝８を形成した後に、第１ドリフト領域４と第２ドリフト領域４１を形成する。斜めイオン注入で第１ドリフト領域４、及び第２ドリフト領域４１を同時に形成する。不純物の注入濃度は１×１０１４～１×１０／１８ｃｍ３とするのが好ましい。注入エネルギーは、第１ドリフト領域４、及び第２ドリフト領域４１の深さに応じて設定する。注入角度は、ゲート溝８の底部が完全にＮ型領域で囲まれるような角度に設定する。
　例えば、第１ドリフト領域４の深さが１μｍの場合は、ＭｅＶ台でのＮ型不純物の注入が必要となる。ゲート溝８の幅が１μｍで深さが１μｍの場合には、不純物の注入角度を４５度以下にするのが好ましい。注入はＰ型不純物イオンを用い、基板１の濃度を打ち返すように注入する。例えば、第１ドリフト領域４及び第２ドリフト領域４１の濃度が１×１０１７／ｃｍ３で、基板１の濃度が１×１０１８／ｃｍ３である場合は、濃度が９×１０１７／ｃｍ３のＰ型不純物イオンを注入することが好ましい。図３Ｃは、第１ドリフト領域４、及び第２ドリフト領域４１を形成した後の断面構造を示している。
　次に、ゲート溝８の内面にゲート絶縁膜６を形成する。ゲート絶縁膜６を形成する方法として熱酸化法、或いは堆積法を用いることができる。熱酸化法の一例として、酸素雰囲気中に基板１を設置し、温度を１１００℃程度に加熱する。基板１が酸素に触れる全ての部分にシリコン酸化膜を形成することができる。ゲート絶縁膜６の形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行う。
　また、熱酸化法の他の例として、直接にＮＯ（一酸化窒素）、或いはＮ２Ｏ（一酸化二窒素）の雰囲気中で熱酸化することも可能である。その場合の温度は１１００℃～１４００℃とするのが好ましい。形成されるゲート絶縁膜６の厚さは数十ｎｍとするのが好ましい。
　その後、ゲート絶縁膜６を形成したゲート溝８の内部に、ゲート電極７を形成する。ゲート電極７となる材料はポリシリコンが一般的であり、ここではポリシリコンを堆積する例について説明する。ポリシリコンの堆積方法として、減圧ＣＶＤ法を用いることができる。ポリシリコンを堆積する際の厚さは、ゲート溝８の幅の二分の一よりも大きくする。こうすることにより、ゲート溝８をポリシリコンで完全に埋めることができる。例えば、ゲート溝８の幅が２μｍの場合はポリシリコンの厚さは１μｍよりも厚くする。ポリシリコンの堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンを形成し、ゲート電極７に導電性を持たせる。
　次いで、ゲート電極７のポリシリコンをエッチングする。エッチング方法として、等方性エッチング、或いは異方性エッチングを用いることができる。エッチング量は、ポリシリコンがゲート溝８の内に残るように設定する。例えば、ゲート溝８の幅が２μｍで、ポリシリコンの厚さを１．５μｍとして堆積した場合では、エッチング量は１．５μｍにすることが望ましい。なお、エッチングする上で、１．５μｍに対して数％のオーバーエッチングであってもよい。図３Ｄは、エッチング後の断面構造を示している。
　次に、層間絶縁膜１０（図３Ａ参照）を形成する。層間絶縁膜１０は一般的にシリコン酸化膜が好ましく、形成方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。厚さは１μｍ以上とするのが好ましい。層間絶縁膜１０を形成した後に、ソース電極１５接続用のコンタクトホール１１ａ、１１ｂを形成する。
　その後、層間絶縁膜１０上にレジスト（図示省略）をパターニングする。パターニングの方法として、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、層間絶縁膜１０をエッチングする。エッチング方法として、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。次に、レジストを酸素プラズマや硫酸等で除去する。
　ウェル領域２とソース領域３を同時に露出するように、ソース電極１５用のコンタクトホール１１ａ、１１ｂを形成する。コンタクトホール１１ａ、１１ｂを形成した後、ソース電極１５を形成する。また、基板１の第２主面（図中、下側の面）にドレイン電極１６を形成する。電極材料としてメタルが一般的である。メタルは、チタン（Ｔｉ）、ニッケル（Ｎｉ）、或いはモリブデン（Ｍｏ）を用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルを用いることもできる。本実施形態では、チタン（Ｔｉ）を用いる。初めに、スパッタ法等の堆積方法を用いてチタン（Ｔｉ）を堆積する。堆積したチタンをレジストマスクにより選択エッチングする。その結果、図３Ａに示した第３実施形態に係る半導体装置１０３が完成する。
［第３実施形態の動作説明］
　次に、第３実施形態に係る半導体装置１０３の動作について説明する。図３Ａに示す構成の半導体装置１０３は、ソース電極１５の電圧を基準として、ドレイン電極１６に正の電圧を印加した状態でゲート電極７の電圧を制御することで、トランジスタとして機能する。即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面に接するウェル領域２のチャンネルに反転層が形成されて、オン状態となる。ドレイン電極１６からソース電極１５へ電流が流れる。
　具体的には、電子は、ソース電極１５からソース領域３に流れる。更に、一部の電子は、ソース領域３からチャンネルを介して第２ドリフト領域４１に流れ、ドレイン領域５（基板１）へ流れる。残りの電子は、第１ドリフト領域４に流れ、第１ドリフト領域４からドレイン領域５に流れる。双方の電子は、ドレイン電極１６に流れる。
　一方、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以下にすると、反転層が消滅してオフ状態となり、電流が遮断される。この際、ドレイン電極１６とソース電極１５との間には数百～数千ボルトの高電圧が印加されるが、耐圧性能が高いのでオフ状態を維持できる。
　第３実施形態において、導通時ではゲート溝８付近の第２ドリフト領域４１はゲート電極７の電圧で電子が集まり、高濃度のＮ型領域となる。第２ドリフト領域４１は第１ドリフト領域４より深く形成され、且つ、ドレイン領域５に直接接しているので、第１ドリフト領域４に流れた電子はドレイン領域５に流れる。従って、オン抵抗を低減することができる。
　また、本実施形態では、基板１の材料として炭化珪素（ＳｉＣ）を使用している。炭化珪素は、絶縁性が高く、且つ、熱伝導率が高いので、基板１の裏面を導電材料を介して冷却器（図示省略）に直接取り付けることにより、効率よく冷却することができる。即ち、半導体装置１０３がオンとされたときに流れる電流による発熱を効率よく発散することができる。また、炭化珪素のバンドギャップ半導体で真性キャリヤ数が少なく、絶縁性を向上させることができる。従って、高い耐圧の半導体装置を提供できる。
　また、基板１にイオン注入することによって、第１ドリフト領域４、第２ドリフト領域４１を形成するので、エピ成長が不要になり製造コストを低減することができる。
［第３実施形態の変形例］
　次に、第３実施形態の変形例について説明する。変形例では、第２ドリフト領域４１の不純物濃度を第１ドリフト領域４の不純物濃度よりも低くする点で相違する。それ以外の構成は、図３Ａに示した第３実施形態と同様である。
　製造方法は、第３実施形態と対比して、ウェル領域２、ソース領域３、及びドレイン領域５を形成した後に、第１ドリフト領域４と第２ドリフト領域４１をイオン注入によって形成し、第２ドリフト領域４１にゲート溝８を形成する点で相違する。
　以下、変形例に係る半導体装置の動作について説明する。オン時の動作は、前述した第３実施形態と同様である。オフ時には、ドレイン電極１６の電圧が上昇するにつれて、ゲート電極７から第１ドリフト領域４に空乏層が広がり、ドレイン電極１６からゲート電極７に電界が発生する。第２ドリフト領域４１の不純物濃度は第１ドリフト領域４の不純物濃度よりも低いので、ゲート電極７に発生する電界強度を低減できる。従って、耐圧を向上させることができる。即ち、耐圧が高く、且つ抵抗の低い半導体装置を提供することができる。
［第４実施形態の説明］
　次に、本発明の第４実施形態について説明する。図４Ａは、第４実施形態に係る半導体装置の構成を示す斜視図、図４Ｂは、図４ＡにおけるＸ－Ｘ´断面図である。
　図４Ａ、図４Ｂに示すように、第４実施形態に係る半導体装置１０４は、絶縁性半導体からなる基板１を備える。基板１の第１主面には、Ｎ型の第１ドリフト領域４が形成され、更に、第１ドリフト領域４と接してＰ型のウェル領域２が形成されている。ウェル領域２は、第１ドリフト領域４よりも深くまで形成されている。
　第１ドリフト領域４の、ウェル領域２と接する位置の近傍には、Ｎ型の第２ドリフト領域４１が形成されている。第２ドリフト領域４１は、第１ドリフト領域４よりも深くまで形成されている。ウェル領域２の内部に、該ウェル領域２の表面から垂直方向に延設されたＮ＋型のソース領域３が形成されている。
　第２ドリフト領域４１、ウェル領域２、及びソース領域３の一部を跨ぐ領域に、真上から見て矩形状をなすゲート溝８（図４Ｂ参照）が形成されている。即ち、ゲート溝８は、ウェル領域２、ソース領域３、及び第２ドリフト領域４１に接している。また、ゲート溝８は、第１ドリフト領域４よりも深く形成されている。ゲート溝８の内面には、ゲート絶縁膜６が形成され、更に、その内側にはゲート電極７が形成されている。
　ウェル領域２、及びソース領域３の表面に接するように、ソース電極１５が形成されている。即ち、ウェル領域２とソース領域３は同電位となる。第１ドリフト領域４の端部には、Ｎ＋型のドレイン領域５が形成され、更に、該ドレイン領域５の表面に接するように、ドレイン電極１６が形成されている。なお、図４Ａ、図４Ｂでは、層間絶縁膜、コンタクトホールの記載を省略している。
　また、ゲート溝８の側面にてゲート絶縁膜６とウェル領域２が接しているので、ゲート溝８の深さが深いほど、ゲート絶縁膜６とウェル領域２が接する面積が大きくなる。
　基板１の材料として、例えば半絶縁性基板や絶縁性基板を使用することができる。ここで示す絶縁性基板は、基板の抵抗率が数ｋΩ／ｃｍ以上である。基板１の材料としては、炭化珪素（ＳｉＣ）を使用することができる。第４実施形態においては、基板１が炭化珪素からなる絶縁性基板である場合を例に挙げて説明する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在する。ここでは代表的な４Ｈタイプとする。
［第４実施形態の製造方法］
　次に、第４実施形態に係る半導体装置１０４の製造方法について説明する。初めに、ノンドープの炭化珪素絶縁半導体基板１上に、マスク材（図示省略）を形成し、ゲート溝８に合わせてパターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。
　パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
　次いで、マスク材をマスクにして、ドライエッチング法によりゲート溝８を形成する。ゲート溝８を形成した後、マスク材を除去する。例えば、マスク材がシリコン酸化膜である場合にはフッ酸洗浄で除去する。図４Ｃは、ゲート溝８を形成した後の断面構造を示している。
　次いで、第１ドリフト領域４と第２ドリフト領域４１を形成する。図４Ｃに示した構造で、Ｎ型不純物を斜めイオン注入することにより、第１ドリフト領域４、及び第２ドリフト領域４１を同時に形成することができる。注入濃度は、１×１０１４～１×１０１８／ｃｍ３がとするのが好ましい。注入エネルギーは、第１ドリフト領域４と第２ドリフト領域４１の深さに応じて設定する。例えば、第１ドリフト領域４の深さが１μｍの場合は、ＭｅＶ台の注入エネルギーでＮ型不純物を注入する。注入角度は、ゲート溝８の底部が完全にＮ型領域で囲まれるような角度に設定する。ゲート溝８の幅が１μｍ、且つ、深さが１μｍである場合には、注入角度を４５度以下にするのが好ましい。図４Ｄは、第１ドリフト領域４及び第２ドリフト領域４１を形成した後の断面構造を示している。
　その後、基板１上にイオン注入によってＰ型のウェル領域２、Ｎ＋型のソース領域３、及びドレイン領域５を形成する。形成する順序は、特に限定されないが、先にウェル領域２を形成するのが好ましい。その後、ソース領域３及びドレイン領域５を形成する。ソース領域３とドレイン領域５を同時に形成しても構わない。本実施形態では、別々に形成する。
　ウェル領域２、ソース領域３、及びドレイン領域５のイオン注入領域をパターニングするために、第１ドリフト領域４、及び第２ドリフト領域４１上にマスク材（図示省略）を形成する。マスク材として、シリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
　次いで、マスク材の表面にレジスト（図示省略）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、マスク材をエッチングする。エッチング方法としては、フッ酸（ＨＦ）を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型不純物及びＮ型不純物をイオン注入し、Ｐ型のウェル領域２及びＮ＋型のソース領域３を形成する。Ｐ型の不純物としては、アルミやボロンを用いることができる。また、Ｎ型の不純物としては窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制できる。イオン注入後、フッ酸を用いたエッチング等によってマスク材を除去する。
　ウェル領域２、及びソース領域３を形成した後の断面構造を図４Ｅに示す。また、この方法で形成されたソース領域３とドレイン領域５は、不純物濃度が１×１０１８／ｃｍ３～１×１０２１／ｃｍ３が好ましい。また、ウェル領域２は不純物濃度が１×１０１５／ｃｍ３～１×１０１９／ｃｍ３が好ましい。ウェル領域２の深さは、ゲート溝８よりも深いことが好ましい。
　次に、イオン注入した不純物を熱処理することで活性化する。熱処理温度は、１７００℃程度とするのが好ましく、雰囲気としては、アルゴンや窒素を用いることが好ましい。
　その後、ゲート溝８の内面及び基板１の第１主面にゲート絶縁膜６を形成する。ゲート絶縁膜６を形成する方法として熱酸化法、或いは堆積法を用いることができる。熱酸化法の一例として、酸素雰囲気中に基板１を設置し、温度を１１００℃程度に加熱する。基板１が酸素に触れる全ての部分にシリコン酸化膜を形成することができる。ゲート絶縁膜６の形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行う。
　また、熱酸化法の他の例として、直接にＮＯ（一酸化窒素）、或いはＮ２Ｏ（一酸化二窒素）の雰囲気中で熱酸化することも可能である。その場合の温度は１１００℃～１４００℃とするのが好ましい。形成されるゲート絶縁膜６の厚さは数十ｎｍとするのが好ましい。
　次に、ゲート電極７を形成する。ゲート電極７となる材料はポリシリコンが一般的であり、ここではポリシリコンを堆積する例について説明する。ポリシリコンの堆積方法としては、減圧ＣＶＤ法を用いることができる。堆積するポリシリコンの厚さはゲート溝８の幅の二分の一より大きくする。こうすることにより、ゲート溝８をポリシリコンで完全に埋める。例えば、ゲート溝８の幅が２μｍの場合は、ポリシリコンの厚さは１μｍよりも厚くする。
　ポリシリコンを堆積した後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンを形成し、ゲート電極７に導電性を持たせる。その後、ゲート電極７のポリシリコンをエッチングする。
　エッチング方法は、等方性エッチング、及び異方性エッチングを採用することができる。エッチング量は、ポリシリコンがゲート溝８内に残るように設定する。例えば、ゲート溝８の幅が２μｍで、ポリシリコンの厚さを１．５μｍとして堆積した場合では、エッチング量は１．５μｍにすることが望ましい。なお、エッチングする上で、１．５μｍに対して数％のオーバーエッチングであってもよい。図４Ｆは、ゲート電極７をエッチングした後の断面構造を示している。
　次に、層間絶縁膜（図示省略）を形成する。層間絶縁膜は、一般的にシリコン酸化膜を用いるのが好ましく、堆積方法として熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。厚さは１μｍ以上とするのが好ましい。層間絶縁膜を堆積した後、電極用のコンタクトホール（図示省略）を形成する。層間絶縁膜上にレジスト（図示省略）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、層間絶縁膜をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。
　次に、レジストを酸素プラズマや硫酸等で除去する。ソース電極１５用のコンタクトホールは、ウェル領域２とソース領域３を同時に露出するように形成する。
　コンタクトホールを形成した後に、図４Ａに示したように、ウェル領域２及びソース領域３の表面にソース電極１５を形成し、更に、ドレイン領域５にドレイン電極１６を形成する。電極材料としてはメタルが一般的である。メタルとして、チタン（Ｔｉ）、ニッケル（Ｎｉ）、或いはモリブデン（Ｍｏ）を用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルでもよい。ここではチタン（Ｔｉ）を用いる例について説明する。初めに、スパッタ法等の堆積方法を用いて、チタン（Ｔｉ）を堆積する。次いで、堆積したチタンに対し、レジストマスクによる選択エッチングを行う。その結果、図４Ａに示した第４実施形態の半導体装置１０４が完成する。
［第４実施形態の動作説明］
　次に、図４Ａに示した第４実施形態に係る半導体装置１０４の動作について説明する。図４Ａに示す半導体装置１０４は、ソース電極１５の電圧を基準として、ドレイン電極１６に正の電圧を印加した状態でゲート電極７の電圧を制御することで、トランジスタとして機能する。
　即ち、ゲート電極７とソース電極１５間の電圧を所定の閾値電圧以上にすると、ゲート電極７の側面に接するウェル領域２のチャンネルに反転層が形成されて、オン状態となる。そして、ドレイン電極１６からソース電極１５へ電流が流れる。
　具体的には、電子は、ソース電極１５からソース領域３に流れる。更に、一部の電子は、ソース領域３からチャンネルを介して第２ドリフト領域４１に流れ、ドレイン領域５へ流れる。残りの電子は、第１ドリフト領域４に流れ、第１ドリフト領域４からドレイン領域５へ流れる。双方の電子は、ドレイン電極１６に流れる。
　一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してオフ状態となり、電流が遮断される。この際、ドレイン電極１６とソース電極１５との間には数百～数千ボルトの高電圧が印加されるが、耐圧性能が高いのでオフ状態を維持できる。
　本実施形態では、ゲート溝８が深いほど、ゲート溝８とウェル領域２の接する面積が大きくなるように設定される。従って、ゲート溝８が深いほどチャンネル幅が広くなり、電流が流れる経路の幅が広がるので、チャンネルに流れる電流抵抗を低減できる。また、第２ドリフト領域４１は、第１ドリフト領域４よりも深くまで形成されているので、チャンネルでの電流経路を広げることができ、抵抗を低減できる。
　即ち、本実施形態に係る半導体装置１０４は、従来の半導体装置と対比して、抵抗の面積依存性以外に、ゲート電極７の深さ依存性を有している。同一の面積では、ゲート溝８を深くし、ゲート電極７を深くまで形成することにより、抵抗を低減する効果が得られる。従って、小型のチップであっても、大電流を流すことができ、チップコストの低減化を図ることができる。
　また、本実施形態では、基板１の材料として炭化珪素（ＳｉＣ）を使用している。炭化珪素は絶縁性が高く、且つ、熱伝導率が高いので、基板１の裏面を導電材料を介して冷却器（図示省略）に直接取り付けることにより、効率よく冷却することができる。即ち、半導体装置１０４がオンとされたときに流れる電流による発熱を効率よく発散することができる。また、炭化珪素のバンドギャップ半導体で真性キャリヤ数が少なく、絶縁性を向上させることができる。従って、高い耐圧の半導体装置を提供できる。
　また、ウェル領域２がゲート溝８よりも深いことにより、ウェル領域２がゲート電極７の底部に接する。従って、ゲート絶縁膜６を介して、ウェル領域２とゲート電極７との間に静電容量が生じることになる。この静電容量はゲート・ソース間容量に並列的に存在し、ゲート・ソース間容量の増加となる。
　炭化珪素（ＳｉＣ）等のワイトバンドギャップのデバイスはシリコン素子と比較して、ゲート・ドレイン容量が大きく、スイッチング動作時にゲート・ソース間容量とゲート・ドレイン間容量とのアンバランスで、瞬間的にゲート・ソース間に閾値を超える電圧が印加されることがあり、半導体装置が誤動作してオン状態になることがある。第４実施形態では、上記のようにゲート・ソース間容量が増加するので、スイッチング動作時のゲート・ソース間の瞬間電圧が低減される。従って、誤動作を防止できる。
［第４実施形態の第１変形例］
　次に、第４実施形態の第１変形例について説明する。第１変形例では、第２ドリフト領域４１の不純物濃度を第１ドリフト領域４の不純物濃度よりも低くする点で相違する。それ以外の構成は、図４Ａに示した第４実施形態と同様である。
　以下、製造方法の相違点について説明する。第１変形例では、ウェル領域２、ソース領域３、及びドレイン領域５を形成した後に、第１ドリフト領域４及び第２ドリフト領域４１をイオン注入によって形成する。その後、第２ドリフト領域４１にゲート溝８を形成する。それ以外の製造方法は、第４実施形態と同様である。
　以下、第１変形例の動作について説明する。導通時の動作は、前述した第４実施形態と同様である。オフ状態の電流遮断時には、ドレイン電極１６の電圧が上昇するにつれて、ゲート電極７から第２ドリフト領域４１及び第１ドリフト領域４に空乏層が広がり、ドレイン電極１６からウェル領域２に電界が加わる。第１変形例では、第２ドリフト領域４１の濃度を第１ドリフト領域４の濃度よりも低くしているので、ゲート電極７に加わる電界を低減できる。即ち、耐圧を向上することができ、耐圧が高く、且つ低抵抗の半導体装置を提供することができる。
［第４実施形態の第２変形例］
　次に、第４実施形態に係る半導体装置の第２変形例について説明する。図４Ｇは、第２変形例に係る半導体装置の断面図である。図４Ａに示した半導体装置１０４と対比して、ゲート溝８が第２ドリフト領域４１よりも深くまで形成され、絶縁基板に接している点で相違する。
　製造方法は、図４Ａに示した半導体装置１０４と対比して、第１ドリフト領域４、及び第２ドリフト領域４１を形成する際の、不純物の斜め注入の角度が相違する。具体的には、図４Ｇに示す半導体装置１０４ａの場合には、ゲート溝８の底部に不純物が注入されないように角度を設定する。例えば、ゲート溝の幅が１μｍ、深さが１μｍの場合には、注入角度を４５度以上に設定するのが好ましい。
　以下、第２変形例に係る半導体装置１０４ａの動作について説明する。オン状態での動作は前述した第４実施形態と同様である。オフ状態の電流遮断時には、ゲート電極７のエッジ部、即ち、ゲート溝８の底部の隅部が絶縁基板に接していることにより、隅部に生じる電界集中を抑制することができる。このため、高耐圧を実現できる。
　また、ゲート電極７と第２ドリフト領域４１との間で、ゲート溝８の底部に生じる静電容量を低減できる。このため、半導体装置１０４ａのゲート・ドレイン間の静電容量（Ｃgd）を低減できるので、高速動作が可能な半導体装置を提供できる。
［第４実施形態の第３変形例］
　次に、第４実施形態に係る半導体装置の第３変形例について説明する。装置構成は、図４Ａと同様である。相違点は、ソース電極１５、ゲート電極７、及びドレイン電極１６が、全て同一電圧のときには、第２ドリフト領域４１が完全空乏化されることである。例えば、第２ドリフト領域４１の濃度が１×１０１４／ｃｍ３で、ゲート電極７から第２ドリフト領域４１までの距離が０．１μｍ程度であれば、ゲート電極７と第２ドリフト領域４１の仕事関数の差によって生じるエネルギーバンドの曲りに起因して、第２ドリフト領域４１が完全空乏化される。即ち、第１ドリフト領域４よりも深い領域にて、第２ドリフト領域４１とゲート電極７がゲート絶縁膜６を介して生じる静電容量はほぼ皆無となる。その結果、ゲート・ドレイン間の静電容量（Ｃgd）を低減することができ、高速動作を可能とし、スイッチング損失を低減することができる。
［第４実施形態の第４変形例］
　次に、第４実施形態に係る半導体装置の第４変形例について説明する。図４Ｈは、第４変形例に係る半導体装置の断面図である。図４Ｈに示すように、第４変形例に係る半導体装置１０４ｂは、ドレイン領域５を、ソース領域３と同一の深さに形成している点で、図４Ａに示した第４実施形態と相違する。
　このような構成とすることにより、ドレイン領域５とソース領域３を同時にイオン注入で形成することができ、製造工程を簡素化し、製造コストを低減することができる。
［第４実施形態の第５変形例］
　次に、第４実施形態に係る半導体装置の第５変形例について説明する。図４Ｉは、第５変形例に係る半導体装置の断面図である。第５変形例に係る半導体装置１０４ｃは、図４Ａに示した半導体装置１０４と対比して、基板１の表面から深い位置でソース領域３の幅が狭く、基板１の表面付近でソース領域３の幅が広く形成されている点で相違する。
　製造方法の相違点は、ソース領域３、及びウェル領域２は、ゲート溝８の側壁に斜めイオン注入によって形成される点である。このような製造方法を採用することにより、注入エネルギーが低くても、深いウェル領域２、及びソース領域３を形成することができる。このため、イオン注入のコストを低減することができる。動作については、第４実施形態と同様であるので説明を省略する。
［第４実施形態の第６変形例］
　次に、第４実施形態に係る半導体装置の第６変形例について説明する。図４Ｊは、第６変形例に係る半導体装置の斜視図である。第６変形例に係る半導体装置１０４ｄは、前述した図４Ａに示した半導体装置１０４と対比して、装置全体の周囲が絶縁基板とされている点である。また、製造方法は、第４実施形態と対比して、第１ドリフト領域４を形成するためにマスクを使用して選択的にイオン注入を行う点で相違する。
　そして、このような構成とすることにより、半導体装置１０４ｄのオフ時に外周部での電界集中を緩和することができる。従来では、電界集中を緩和するために、例えば半導体装置の周囲にガードリングを形成する方法を採用している。しかし、ガードリングを形成すると、その分の面積が必要になり、オン動作時の面積効率が低下していしまう。第６変形例に係る半導体装置１０４ｄでは、電界集中を緩和でき、且つ、面積効率を向上させることができる。その結果、小さいチップサイズで所要電流を流すことができ、チップコストを低減できる。
　また、オン動作時においては第１ドリフト領域４が存在しない領域には電流が流れないので、この領域では発熱しない。このため、第１ドリフト領域４で発生した熱は、第１ドリフト領域４が存在しない領域に伝わるので、冷却効率を向上させることができる。
［第４実施形態の第７変形例］
　次に、第４実施形態に係る半導体装置の第７変形例について説明する。図４Ｋは、第７変形例に係る半導体装置の斜視図である。
　第７変形例に係る半導体装置１０４ｅは、前述した図４Ａに示した半導体装置１０４と対比して、装置全体の周囲が絶縁基板とされている点、及び、隣接する半導体装置がゲート溝、及びゲート電極７を共有している点である。製造方法は、第４実施形態と同様である。
　第７変形例によれば、互いに隣接する半導体装置で、同一のゲート電極７を利用することにより、複数の半導体装置の特性のばらつきを低減することができる。更に、面積効率を向上させることができ信頼性を向上させることができる。
［第４実施形態の第８変形例］
　次に、第４実施形態に係る半導体装置の第８変形例について説明する。図４Ｌは、第８変形例に係る半導体装置の斜視図である。図４Ｌに示すように、第８変形例に係る半導体装置１０４ｆは、図４Ａに示した半導体装置１０４と対比して、ゲート溝８に対して直交する方向に、ゲート溝８と同一の深さのソース溝１７が形成されている点で相違する。更に、ソース溝１７の内部に、ウェル領域２、ソース領域３、及びソース電極１５が形成されている。ソース溝１７は、真上から見たとき、ゲート溝８と直交する方向に形成されている。ソース溝１７の側壁は、ソース領域３と接し、ソース溝１７の底部はウェル領域２と接している。
　図４に示した半導体装置１０４との製造方法の相違点は、ゲート溝８とソース溝１７を同時に形成し、その後イオン注入で第１ドリフト領域４、及び第２ドリフト領域４１を形成する。その後、マスクで選択的にソース領域３とドレイン領域５とウェル領域２を形成する点である。ソース領域３とウェル領域２は、ソース溝１７の側壁に斜め注入で形成する。
　そして、第８変形例に係る半導体装置１０４ｆでは、ソース電極１５とソース領域３がソース溝１７の側面で接触するので、接触する面積をより広くすることができる。このため、ソース電極１５とソース領域３の接触抵抗を低減できる。
　また、図４Ａに示した半導体装置１０４では、ソース領域３の表面にソース電極１５が接する構成であるので、半導体装置１０４がオン動作時には、電子がソース領域３内の長い経路を移動することになる。更に、ソース領域３の抵抗率は一般的にメタル電極より高い。これに対して、第８変形例に係る半導体装置１０４ｆでは、ソース領域３内にソース溝１７を形成するので、電子がソース領域３を通る経路が短くなり、抵抗を低減することができる。
［第４実施形態の第９変形例］
　次に、第４実施形態に係る半導体装置の第９変形例について説明する。図４Ｍは、第９変形例に係る半導体装置の斜視図である。図４Ｍに示すように、第９変形例に係る半導体装置１０４ｇは、前述した図４Ａに示した半導体装置１０４と対比して、装置全体の周囲が絶縁基板とされている点で相違する。更に、第９変形例では、ゲート溝８（図４Ｂ等を参照）の深さを、半導体装置の繰り返しピッチＰ１の１／２以上としている点で相違する。
　製造方法及び動作は、図４Ａで示した半導体装置１０４と同様である。第９変形例に係る半導体装置１０４ｇでは、ゲート溝８の深さを半導体装置の繰り返しピッチＰ１の１／２以上にすることで、チャンネル幅をより広げることができ、オン動作時にチャンネルに大電流を流すことができる。
［第４実施形態の第１０変形例］
　次に、第４実施形態に係る半導体装置の第１０変形例について説明する。第１０変形例では、図４Ａに示した第４実施形態と対比して、第１ドリフト領域４の表面近傍の不純物濃度を低くした点で相違する。製造方法は、イオンを注入して第１ドリフト領域４を形成する際に、低エネルギーのときには、高エネルギーのときよりもドーズ量を低くすればよい。
　第１０変形例に係る半導体装置の動作は、前述した第４実施形態と対比して、第１ドリフト領域４の表面の不純物濃度が低いので、導通時における表面での電子の流れが少ない。従って、製造工程において、基板１の第１主面にプロセスダメージが生じた場合でも、その影響を低減できる。また、オフ動作では第１ドリフト領域４の表面の空乏層が広いため、プロセスダメージに起因する空乏層幅の低減を改善でき、信頼性の高い半導体装置を提供することができる。
［第５実施形態の説明］
　次に、本発明の第５実施形態について説明する。図５Ａは、第５実施形態に係る半導体装置の構成を示す斜視図、図５Ｂは、図５Ａに示すＸ－Ｘ´断面図である。図５Ａ、図５Ｂでは、煩雑さを避けるため、層間絶縁膜、及びコンタクトホールの記載を省略している。
　図５Ａ、図５Ｂに示すように、第５実施形態に係る半導体装置１０５は、絶縁性半導体基板（基板１）と、該基板１の第１主面に形成された、Ｎ型の第１ドリフト領域４、第２ドリフト領域４１、及びＰ型のウェル領域２を備える。第１ドリフト領域４と第２ドリフト領域４１は接しており、第２ドリフト領域４１の方が深くまで形成されている。ウェル領域２は、第２ドリフト領域４１に接している。
　ウェル領域２の内部に、該ウェル領域２の表面から垂直方向に延設されたＮ＋型のソース領域３を備える。第１ドリフト領域４の内部に、該第１ドリフト領域４の表面から延設され、且つ、ウェル領域２と離間して設けられたＮ型のドレイン領域５を備える。
　第２ドリフト領域４１、ウェル領域２、及びソース領域３の一部には、第１ドリフト領域４よりも深いゲート溝８が形成されている。ゲート溝８は、第２ドリフト領域４１、ウェル領域２、及びソース領域３と接している。
　ゲート溝８の内面には、ゲート絶縁膜６が形成され、更にその内側にはゲート電極７が形成されている。ゲート電極７は、ゲート絶縁膜６を介して、第２ドリフト領域４１、ウェル領域２、及びソース領域３と接している。
　第１ドリフト領域４の一部及び第２ドリフト領域４１の一部の表面には、Ｐ型のコラム領域２１が形成されている。コラム領域２１は、ゲート溝８の側面に接し、更に垂直方向の下方に延設され、ゲート溝８の底部まで形成されている。コラム領域２１は、ゲート溝８の底部でウェル領域２と接している。第１ドリフト領域４内に形成されるコラム領域２１は、第１ドリフト領域４よりも浅い。即ち、コラム領域２１は、一部が第１ドリフト領域４の内部で、第１ドリフト領域４よりも浅い位置まで形成され、他の一部がゲート溝８の底部まで形成されている。また、コラム領域２１は、ソース電極と同電位である。コラム領域２１は、ゲート溝８に形成されたゲート絶縁膜６の、ドレイン領域５と対向する面（図中右側の側面）の一部に接して形成される。
　ウェル領域２はゲート溝８の側面と接しているので、ゲート溝８が深くなるほど、ゲート溝８とウェル領域２の接する面積が増加する。ソース領域３及びウェル領域２の表面と接してソース電極（図示省略）が設けられる。従って、ソース領域３とウェル領域２は同電位となる。また、ドレイン領域５の表面と接してドレイン電極（図示省略）が設けられる。
　更に、第５実施形態では、絶縁性半導体基板（基板１）として炭化珪素（ＳｉＣ）を用いる。ここで示す絶縁性基板は基板の抵抗率が数ｋΩ／ｃｍ以上のことを言う。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈとして説明する。
［第５実施形態の製造方法］
　次に、第５実施形態に係る半導体装置１０５の製造方法について説明する。まず、ノンドープの炭化珪素絶縁半導体基板（基板１）上にゲート溝８を形成する。ゲート溝８を形成するため、基板１の第１主面にマスク材（図示省略）を堆積し、その後パターニングする。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクとして、マスク材をエッチングする。
　エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチング等のドライエッチングを用いることができる。そして、マスク材をマスクとして、ドライエッチングによりゲート溝８を形成する。ゲート溝８を形成した後、マスクを除去する。例えば、マスク材がシリコン酸化膜の場合は、フッ酸洗浄で除去する。その結果、前述した図４Ｃと同様の断面構造が得られる。
　次に、第１ドリフト領域４、及び第２ドリフト領域４１を形成する。Ｎ型不純物の斜めイオン注入で、第１ドリフト領域４、及び第２ドリフト領域４１を同時に形成することができる。注入濃度は１×１０１４～１×１０１８ｃｍ－３が好ましい。注入エネルギーは、第１ドリフト領域４と第２ドリフト領域４１の深さに応じて設定することができる。
　注入角度は、ゲート溝８の底部が完全にＮ型領域で囲まれるような角度に設定する。例えば、第１ドリフト領域４の深さが１μｍの場合は、ＭｅＶ台でのＮ型不純物の注入が必要となる。ゲート溝８の幅が１μｍで、且つ、深さも１μｍの場合は、注入角度を４５度以下にするのが好ましい。その結果、前述した図４Ｄと同様の断面構造を得ることができる。
　その後、基板１上にイオン注入によってＰ型のウェル領域２、Ｎ＋型のソース領域３、ドレイン領域５、及び、コラム領域２１を形成する。形成する順序は特に限定されないが、先にウェル領域２を形成することが好ましい。ソース領域３とドレイン領域５は同時形成でも構わないが、本実施形態ではそれぞれを、個別に形成する。
　イオン注入領域をパターニングするための方法として、第１ドリフト領域４、及び第２ドリフト領域４１上にマスク材を堆積する。マスク材としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。
その後、マスク材上にレジストをパターニングする。
　パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、マスク材をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
　その後、レジストを酸素プラズマや硫酸等で除去する。マスク材をマスクにして、Ｐ型不純物、及びＮ型不純物をイオン注入し、Ｐ型のウェル領域２、Ｎ＋型のソース領域３、Ｎ＋型のドレイン領域５、及びＰ型のコラム領域２１を形成する。
　Ｐ型不純物としては、アルミやボロンを用いることができる。Ｎ型不純物としては、窒素を用いることができる。この際、基体温度を６００℃程度に加熱した状態でイオン注入することで、注入領域に結晶欠陥が生じることを抑制することができる。イオンを注入した後、マスク材を、例えばフッ酸を用いたエッチングによって除去する。
　図５Ｃは、ウェル領域２、ソース領域３、ドレイン領域、及びコラム領域２１を形成した後の断面構造を示している。上記の方法で形成されたソース領域３、及びドレイン領域５は不純物濃度を１×１０１８／ｃｍ３～１×１０２１／ｃｍ３とするのが好ましい。また、コラム領域２１とウェル領域２は不純物濃度を１×１０１５／ｃｍ３～１×１０１９／ｃｍ３とするのが好ましい。また、ウェル領域２、ソース領域３、及びＰ型のコラム領域２１の深さは、ゲート溝８の底面よりも深くする。次いで、イオン注入した不純物を熱処理することで活性化する。熱処理温度は、１７００℃程度とするのが好ましい。また、雰囲気としてアルゴンや窒素を用いることが好ましい。
　ゲート溝８の内面にゲート絶縁膜６を形成する。ゲート絶縁膜６の形成方法は、熱酸化法或いは堆積法を用いることができる。熱酸化法の一例として、酸素雰囲気中に基板１を設置し、温度を１１００℃程度に加熱する。基板１が酸素に触れる全ての部分にシリコン酸化膜を形成することができる。ゲート絶縁膜６の形成後、ウェル領域２とゲート絶縁膜６との界面の界面準位を低減するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行う。
　また、熱酸化法の他の例として、直接にＮＯ（一酸化窒素）、或いはＮ２Ｏ（一酸化二窒素）の雰囲気中で熱酸化することも可能である。その場合の温度は１１００℃～１４００℃とするのが好ましい。形成されるゲート絶縁膜６の厚さは数十ｎｍとするのが好ましい。
　次に、ゲート絶縁膜６の内面に、ゲート電極７を形成する。ゲート電極７の材料としてポリシリコンを用いるのが一般的であるので、本実施形態ではポリシリコンを堆積する例について説明する。ポリシリコンの堆積方法として、減圧ＣＶＤ法を用いることができる。ポリシリコンを堆積する厚さは、ゲート溝８の幅の二分の一よりも大きくする。
　その後、ゲート溝８の内部をポリシリコンで完全に埋める。例えば、ゲート溝８の幅が２μｍの場合は、ポリシリコンの厚さは１μｍより厚くする。ポリシリコンの堆積後に、９５０℃でＰＯＣｌ３中にアニールすることで、Ｎ型のポリシリコンを形成し、ゲート電極７に導電性を持たせる。
　次いで、ゲート電極７のポリシリコンをエッチングする。エッチング方法は、等方性エッチングでも異方性エッチングでもよい。エッチング量はゲート溝８の内にポリシリコンが残るように設定する。例えば、ゲート溝８の幅が２μｍで、ポリシリコンの厚さを１．５μｍとして堆積した場合では、エッチング量は１．５μｍにすることが望ましい。なお、エッチングする上で、１．５μｍに対して数％のオーバーエッチングであってもよい。
　その後、層間絶縁膜（図示省略）を形成する。層間絶縁膜は一般的にシリコン酸化膜を用いるのが好ましい。堆積方法としては、熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。厚さは１μｍ以上が好ましい。
　層間絶縁膜の堆積後に、コンタクトホール（図示省略）を形成する。層間絶縁膜上にレジスト（図示省略）をパターニングする。パターニングの方法としては、一般的なフォトリソグラフィー法を用いることができる。パターニングされたレジストをマスクにして、層間絶縁膜をエッチングする。エッチング方法としては、フッ酸を用いたウエットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。
　次いで、レジストを酸素プラズマや硫酸等で除去する。ソース電極（図示省略）を形成するためのコンタクトホールは、ウェル領域２とソース領域３を同時に露出するように形成する。
　コンタクトホールを形成した後、ソース電極（図示省略）、ドレイン電極（図示省略）を形成する。電極材料としてはメタルが一般的である。メタルとしてＴｉ、Ｎｉ、Ｍｏ等を用いることができる。また、Ｔｉ／Ｎｉ／Ａｇ等の積層メタルを用いてもよい。ここではチタン（Ｔｉ）を用いる例について説明する。初めに、スパッタ法等の堆積方法を用いて、チタン（Ｔｉ）を堆積する。次いで、堆積したチタンに対し、レジストマスクによる選択エッチングを行う。その結果、図５Ａに示した第５実施形態に係る半導体装置１０５が完成する。
［第５実施形態の動作説明］
　次に、第５実施形態に係る半導体装置１０５の動作について説明する。図５Ａに示す半導体装置１０５は、ソース電極１５の電圧を基準として、ドレイン電極１６に正の電圧を印加した状態でゲート電極７の電圧を制御することで、トランジスタとして機能する。
即ち、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以上にすると、ゲート電極７側面のウェル領域２のチャンネルに反転層が形成されるのでオン状態となる。そして、ドレイン電極１６からソース電極１５へ電流が流れる。
　具体的には、電子は、ソース電極１５からソース領域３に流れ、更に、ソース領域３からチャンネルを介して、第２ドリフト領域４１に流れ込む。次に、第１ドリフト領域４、第１ドリフト領域４からドレイン領域５を経由してドレイン電極に流れる。即ち、ドレイン電極からソース電極に電流が流れる。
　一方、ゲート電極７とソース電極１５との間の電圧を所定の閾値電圧以下にすると、反転層が消滅し、オフ状態となって電流が遮断される。この際、ドレイン電極とソース電極との間には、数百～数千ボルトの高電圧が印加される。
　このとき、本実施形態の半導体装置１０５では、第１ドリフト領域４とコラム領域２１のＰＮ接合部から空乏層が伸びる。ドレイン電極１６に所定の電圧が印加されると、第１ドリフト領域４とコラム領域２１が完全空乏化される。
　空乏層内の電界強度は、理想的には均一になっている。電界強度が臨界に達するとアバランシェ降伏が生じ、この時の電圧が耐圧となる。このように、第１ドリフト領域４とコラム領域２１が交互に形成されたＳＪ（スーパージャンクション）構造を用いた本実施形態の半導体装置１０５は、コラム領域２１の両側から空乏層を伸ばすことによって、縦方向の電界強度を均一にすることができ、高い耐圧を得ることができる。
　ここで、第１ドリフト領域４のドナー濃度をＮｄ、コラム領域２１のアクセプタ濃度をＮａ、コラム領域２１の間隔をＷｎ、コラム領域２１の幅をＷｐとする。なお、図５Ｄに示すように、Ｗｐはコラム２１の幅を示し、Ｗｎは複数の半導体装置を併設したときの、コラム２１の間隔を示す。
　そして、第１ドリフト領域４とコラム領域２１を完全空乏化させるためには、一般的に下記（１）式を満たす必要がある。
　Ｎａ×Ｗｐ＝Ｎｄ×Ｗｎ　　…（１）
　ドナー濃度Ｎｄは半導体装置のオン抵抗に影響し、Ｎｄが大きい方がオン抵抗が小さい。（１）式を維持しながら、オン抵抗を低減するためには、Ｎｄを大きく、Ｗｎを小さくする必要がある。例えば、第１ドリフト領域４とコラム領域２１の濃度は双方共に、２×１０１７／ｃｍ３で、第１ドリフト領域４の厚さは４μｍで、コラム領域２１の間隔とコラム領域２１の幅が１μｍである場合、耐圧７００Ｖ台で、第１ドリフト領域４の抵抗は数十μΩ・ｃｍ２となる。
　即ち、ドレイン電極１６に所定の電圧を印加したときに、コラム領域２１、及び第１ドリフト領域４が完全空乏化されることになる。従って、本実施形態に係る半導体装置１０５では、低いオン抵抗を実現できる。
　また、コラム領域２１は、ゲート溝８のドレイン領域５と対向する側面（図中右側の側面）に接して形成されるので、半導体装置のピッチを小さくすることができる。従って、基板１の面積効率が向上し、小型のチップであっても、大電流を流すことができ、チップコストの低減化を図ることができる。
　また、第１ドリフト領域４に存在するコラム領域２１は、第１ドリフト領域４よりも浅く形成されているので、イオン注入によりコラム領域２１を形成する際のエネルギーを低減することができる。その結果、イオン注入のコストを低減できる。
　更に、本実施形態では、ゲート溝８の底部にてコラム領域２１とウェル領域２が接しており、双方を同電位としている。従って、従来のようにコラム領域２１、及びウェル領域２に接続部を形成して配線により接続する必要が無くなり、面積効率を向上させることができる。
　また、本実施形態では、ゲート溝８が深いほど、ゲート溝８とウェル領域２の接する面積が大きくなるように設定される。従って、ゲート溝８が深いほどチャンネル幅が広くなり、電流が流れる経路の幅が広がるので、チャンネルに流れる電流抵抗を低減できる。また、第２ドリフト領域４１は、第１ドリフト領域４よりも深くまで形成されているので、チャンネルでの電流経路を広げることができ、抵抗を低減できる。
　更に、本実施形態では、基板１の材料として炭化珪素（ＳｉＣ）を使用している。炭化珪素は、絶縁性が高く、且つ、熱伝導率が高いので、基板１の裏面を導電材料を介して冷却器（図示省略）に直接取り付けることにより、効率よく冷却することができる。即ち、半導体装置１０５がオンとされたときに流れる電流による発熱を効率よく発散することができる。また、炭化珪素のバンドギャップ半導体で真性キャリヤ数が少なく、絶縁性を向上させることができる。従って、高い耐圧の半導体装置を提供できる。
　以上、本発明の半導体装置及びその製造方法を図示の実施形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置き換えることができる。
　例えば、上記した各実施形態では、基板１として炭化珪素基板を用いる例について説明したが、本発明は、炭化珪素基板に限らず、ＧａＮ，ダイヤモンド、ＺｎＯ、ＡｌＧａＮ等のバンドギャップの広い半導体材料の基板を用いることが可能である。
　また、上記した各実施形態では、ゲート電極としてＮ型のポリシリコンを用いる例について説明したが、Ｐ型のポリシリコンでもよい。また、Ｐ型ポリ炭化珪素、ＳｉＧｅ、Ａｌ等の導電性材料を用いてもよい。
　また、上記した各実施形態では、ゲート絶縁膜としてシリコンの酸化膜を用いる例について説明したが、シリコン窒化膜を用いることもできる。更に、シリコン酸化膜とシリコン窒化膜を積層した膜を用いてもよい。
　１　基板
　２　ウェル領域
　３　ソース領域
　４　第１ドリフト領域
　５　ドレイン領域
　６　ゲート絶縁膜
　７　ゲート電極
　８　ゲート溝
　９　マスク材
　１０　層間絶縁膜
　１１ａ　コンタクトホール
　１１ｂ　コンタクトホール
　１５　ソース電極
　１６　ドレイン電極
　１７　ソース溝
　２１　コラム領域
　４１　第２ドリフト領域
　１０１　　半導体装置
　１０２　　半導体装置
　１０２ａ　半導体装置
　１０２ｂ　半導体装置
　１０３　　半導体装置
　１０４　　半導体装置
　１０４ａ　半導体装置
　１０４ｂ　半導体装置
　１０４ｃ　半導体装置
　１０４ｄ　半導体装置
　１０４ｅ　半導体装置
　１０４ｆ　半導体装置
　１０４ｇ　半導体装置
　１０５　　半導体装置

Claims (17)

  1. 　基板と、
    　前記基板の第１主面に形成された第１導電型の第１ドリフト領域と、
    　前記基板の第１主面に形成され、前記第１ドリフト領域と接し、且つ、前記第１ドリフト領域よりも前記基板の深い位置まで形成された第１導電型の第２ドリフト領域と、
    　前記基板の第１主面に形成され、前記第２ドリフト領域に接する第２導電型のウェル領域と、
    　前記ウェル領域内にて、該ウェル領域の表面から垂直方向に延設された第１導電型のソース領域と、
    　前記第１ドリフト領域内にて、前記ウェル領域と離間して、第１ドリフト領域の表面から垂直方向に延設された第１導電型のドレイン領域と、
    　前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接し、前記ゲート絶縁膜を介して前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接するように形成されたゲート電極と、
    　前記ソース領域、及び前記ウェル領域に接続されたソース電極と、
    　前記ドレイン領域に接続されたドレイン電極と、
    　を備えたことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第２ドリフト領域の不純物濃度は、前記第１ドリフト領域の不純物濃度よりも低いこと
    　を特徴とする半導体装置。
  3. 　請求項１または２に記載の半導体装置において、
    　前記基板は、半絶縁性基板、或いは絶縁基板であること
    　を特徴とする半導体装置。
  4. 　請求項１～３のいずれか１項に記載の半導体装置において、
    　前記基板は、ワイドバンドギャップ半導体であること
    　を特徴とする半導体装置。
  5. 　請求項１～４のいずれか１項に記載の半導体装置において、
    　前記第２ドリフト領域に接して形成されるゲート溝を有し、前記ゲート絶縁膜及び前記ゲート電極は、前記ゲート溝の内面に形成されること
    　を特徴とする記載の半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記ゲート絶縁膜と前記ウェル領域が接する面積は、前記ゲート溝の深さが深いほど大きくなること
    　を特徴とする半導体装置。
  7. 　請求項５または６に記載の半導体装置において、
    　前記ゲート溝は、前記第２ドリフト領域よりも深くまで形成されること
    　を特徴とする半導体装置。
  8. 　請求項５～７のいずれか１項に記載の半導体装置において、
    　前記ウェル領域は、前記ゲート溝より深いこと
    　を特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記ゲート電極、前記ソース電極、及び前記ドレイン電極は、全てが同一電圧のとき、前記第２ドリフト領域が完全空乏化されること
    　を特徴とする半導体装置。
  10. 　請求項１～９のいずれか１項に記載の半導体装置において、
    　前記第１ドリフト領域は、表面近傍の不純物濃度が低いこと
    　を特徴とする半導体装置。
  11. 　請求項５～８のいずれか１項に記載の半導体装置において、
    　一部が前記第１ドリフト領域内にて、該第１ドリフト領域よりも浅い位置まで形成され、他の一部が前記ゲート溝の底部まで形成されて前記ソース領域と接する第２導電型のコラム領域を更に備え、
    　前記コラム領域は、前記ソース電極と同電位であること
    　を特徴とする半導体装置。
  12. 　請求項１１に記載の半導体装置において、
    　前記コラム領域は、前記ゲート絶縁膜の、前記ドレイン電極と対向する面の少なくとも一部に接すること
    　を特徴とする半導体装置。
  13. 　請求項１１または１２に記載の半導体装置において、
    　前記ドレイン電極に所定の電圧を印加したときに、前記コラム領域、及び前記第１ドリフト領域は完全空乏化されること
    　を特徴とする半導体装置。
  14. 　基板と、
    　前記基板の第１主面に形成された第１導電型の第１ドリフト領域と、
    　前記基板の第１主面に形成され、前記第１ドリフト領域と接し、且つ、前記第１ドリフト領域よりも前記基板の深い位置まで形成される第１導電型の第２ドリフト領域と、
    　前記基板の第１主面に形成され、前記第２ドリフト領域に接する第２導電型のウェル領域と、
    　前記ウェル領域内にて、該ウェル領域の表面から垂直方向に延設された第１導電型のソース領域と、
    　前記第１ドリフト領域内にて、前記ウェル領域と離間して、第１ドリフト領域の表面から垂直方向に延設された第１導電型のドレイン領域と、
    　前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接し、前記ゲート絶縁膜を介して前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接するように形成されたゲート電極と、
    　前記ソース領域、及び前記ウェル領域に接続されたソース電極と、
    　前記ドレイン領域に接続されたドレイン電極と、
    　を備えた半導体装置を製造する半導体装置の製造方法であって、
    　前記第１ドリフト領域、及び前記第２ドリフト領域を、不純物の注入及び活性化で形成すること
    　を特徴とする半導体装置の製造方法。
  15. 　請求項１４記載の半導体装置の製造方法において、
    　前記不純物の注入は、イオン注入法を用いること
    　を特徴とする半導体装置の製造方法。
  16. 　請求項１４または１５に記載の半導体装置の製造方法において、
    　前記第１ドリフト領域と、前記第２ドリフト領域を同時に形成すること
    　を特徴とする半導体装置の製造方法。
  17. 　基板と、
    　前記基板の第１主面に形成された第１導電型の第１ドリフト領域と、
    　前記基板の第１主面に形成され、前記第１ドリフト領域と接し、且つ、前記第１ドリフト領域よりも前記基板の深い位置まで形成された第１導電型の第２ドリフト領域と、
    　前記基板の第１主面に形成され、前記第２ドリフト領域に接する第２導電型のウェル領域と、
    　前記ウェル領域内にて、該ウェル領域の表面から垂直方向に延設された第１導電型のソース領域と、
    　前記第１ドリフト領域内にて、前記ウェル領域と離間して、第１ドリフト領域の表面から垂直方向に延設された第１導電型のドレイン領域と、
    　前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接して形成されたゲート絶縁膜と、
    　前記ゲート絶縁膜に接し、前記ゲート絶縁膜を介して前記第２ドリフト領域、前記ウェル領域、前記ソース領域に接するように形成されたゲート電極と、
    　前記ソース領域、及び前記ウェル領域に接続されたソース電極と、
    　前記ドレイン領域に接続されたドレイン電極と、
    　前記第２ドリフト領域に形成されるゲート溝と、
    　を備えた半導体装置の製造方法であって、
    　前記ゲート溝を形成した後に、前記第２ドリフト領域を形成すること
    　を特徴とする半導体装置の製造方法。
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