JP7354029B2 - 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ - Google Patents

半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ Download PDF

Info

Publication number
JP7354029B2
JP7354029B2 JP2020044568A JP2020044568A JP7354029B2 JP 7354029 B2 JP7354029 B2 JP 7354029B2 JP 2020044568 A JP2020044568 A JP 2020044568A JP 2020044568 A JP2020044568 A JP 2020044568A JP 7354029 B2 JP7354029 B2 JP 7354029B2
Authority
JP
Japan
Prior art keywords
gallium nitride
nitride region
region
type
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020044568A
Other languages
English (en)
Other versions
JP2021145113A (ja
JP2021145113A5 (ja
Inventor
達雄 清水
幸雄 中林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2020044568A priority Critical patent/JP7354029B2/ja
Priority to US17/002,828 priority patent/US11296220B2/en
Publication of JP2021145113A publication Critical patent/JP2021145113A/ja
Publication of JP2021145113A5 publication Critical patent/JP2021145113A5/ja
Application granted granted Critical
Publication of JP7354029B2 publication Critical patent/JP7354029B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7788—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明の実施形態は、半導体装置、電源回路、及び、コンピュータに関する。
スイッチング電源回路やインバータ回路などの回路には、トランジスタやダイオードなどの半導体素子が用いられる。これらの半導体素子には高耐圧及び低オン抵抗が求められる。そして、耐圧とオン抵抗の関係には、素子材料で決まるトレードオフ関係がある。
技術開発の進歩により、半導体素子は、主たる素子材料であるシリコンの限界近くまで低オン抵抗が実現されている。耐圧を更に向上させたり、オン抵抗を更に低減させたりするには、素子材料の変更が必要である。窒化ガリウムなどの窒化物半導体を半導体素子の素子材料として用いることで、素子材料で決まるトレードオフ関係を改善できる。このため、半導体素子の飛躍的な高耐圧化や低オン抵抗化が可能である。
オン抵抗を低減するために、ゲート電極をトレンチの中に設けた縦型のトレンチゲート構造のトランジスタが検討されている。トレンチゲート構造のトランジスタでは、トレンチ底部のゲート絶縁層に電界が集中するため、ゲート絶縁層の信頼性が問題となる。
特開２００８－２２７３５６号公報
本発明が解決しようとする課題は、ゲート絶縁層の信頼性が向上する半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と、前記第１の面に対向する第２の面とを有し、ｎ型の第１の窒化ガリウム領域と、前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、を含む窒化物半導体層と、前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、を備え、前記トレンチの前記第１の面を基準とする深さが、前記第５の窒化ガリウム領域及び前記第６の窒化ガリウム領域の深さよりも浅い。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の一部の拡大模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第１の実施形態の半導体装置の製造方法を示す模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の半導体装置の模式断面図。 第５の実施形態の半導体装置の模式断面図。 第６の実施形態の半導体装置の模式断面図。 第７の実施形態のコンピュータの模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材についてはその説明を省略する場合がある。
本明細書中、「窒化物半導体」は「ＧａＮ系半導体」を含む。「ＧａＮ系半導体」とは、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化インジウム（ＩｎＮ）及びそれらの中間組成を備える半導体の総称である。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する場合がある。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
また、以下の説明において、ｎ＋、ｎ、ｎ－及び、ｐ＋、ｐ、ｐ－の表記がある場合は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ－はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ－はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ－型を単にｎ型、ｐ＋型、ｐ－型を単にｐ型と記載する場合もある。各領域の不純物濃度は、別段の記載がある場合を除き、例えば、各領域の中央部の不純物濃度の値で代表させる。
半導体装置の構成要素に含まれる元素の種類、又は、元素濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）、ＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ）により測定することが可能である。また、元素濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、半導体装置における深さ、厚さ、幅、間隔などの距離は、例えば、ＳＩＭＳで求めることが可能である。また。半導体装置における深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とアトムプローブ像との比較画像からも求めることが可能である。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面とを有し、ｎ型の第１の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置し、第３の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、第３の窒化ガリウム領域と第１の面との間に位置し、第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、第４の窒化ガリウム領域と第１の面との間に位置し、第５の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟み、第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、第５の窒化ガリウム領域と第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、第６の窒化ガリウム領域と第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、第７の窒化ガリウム領域と第８の窒化ガリウム領域との間に位置し、第１の面を基準とする深さが、第３の窒化ガリウム領域及び第４の窒化ガリウム領域の深さよりも浅く、側面の第１の面に対する傾斜角度が９０度未満であるトレンチと、を含む窒化物半導体層と、トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、トレンチの中に位置し、窒化物半導体層との間にゲート絶縁層を挟むゲート電極と、窒化物半導体層の第１の面の側に位置し、第３の窒化ガリウム領域、第４の窒化ガリウム領域、第７の窒化ガリウム領域、及び、第８の窒化ガリウム領域に接する第１の電極と、窒化物半導体層の第１の面の側に位置する第２の電極と、を備える。
図１は、第１の実施形態の半導体装置の模式断面図である。図２は、第１の実施形態の半導体装置の一部の拡大模式断面図である。図２は、図１の一部を拡大した図である。
第１の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ（ＨＥＭＴ）１００である。ＨＥＭＴ１００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ１００は、ゲート電極がトレンチの中に設けられるトレンチゲート構造を備える。
ＨＥＭＴ１００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。
窒化物半導体層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。第１の面Ｐ１と第２の面Ｐ２とは対向する。第１の面Ｐ１は、第１のソース領域３０ａ、及び、第２のソース領域３０ｂの表面を含む平面である。
窒化物半導体層１０の第１の面Ｐ１は、例えば、（０００１）面、すなわち、ガリウム面である。
窒化物半導体層１０は、窒化ガリウム（ＧａＮ）で形成される。窒化物半導体層１０は、窒化ガリウムの単結晶である。
ドレイン領域２０は、窒化物半導体層１０の第２の面Ｐ２の側に設けられる。ドレイン領域２０は、ｎ＋型の窒化ガリウムである。
ドレイン領域２０は、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。ドレイン領域２０のｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
ドリフト領域２２は、ドレイン領域２０と第１の面Ｐ１との間に設けられる。ドリフト領域２２は、ｎ－型の窒化ガリウムである。ドリフト領域２２は、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。
ドリフト領域２２のｎ型不純物濃度は、ドレイン領域２０のｎ型不純物濃度よりも低い。ドリフト領域２２は、ドレイン領域２０よりも比抵抗が高い。ドリフト領域２２のｎ型不純物濃度は、例えば、１×１０１６ｃｍ－３以上１×１０１８ｃｍ－３以下である。
ＪＦＥＴ領域２４は、ドリフト領域２２と第１の面Ｐ１との間に設けられる。ＪＦＥＴ領域２４は、ドリフト領域２２の上に設けられる。ＪＦＥＴ領域２４は、ｎ－型の窒化ガリウムである。ＪＦＥＴ領域２４は、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。
ＪＦＥＴ領域２４のｎ型不純物濃度は、例えば、ドリフト領域２２のｎ型不純物濃度よりも高い。ＪＦＥＴ領域２４は、例えば、ドリフト領域２２よりも比抵抗が低い。ドリフト領域２２のｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である。
第１の電界緩和領域２６ａは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第１の電界緩和領域２６ａは、ｐ＋型の窒化ガリウムである。第１の電界緩和領域２６ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第１の電界緩和領域２６ａのｐ型不純物濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第１の面Ｐ１を基準とする第１の電界緩和領域２６ａの深さ（図２中のｄ１）は、例えば、０．６μｍ以上１．０μｍ以下である。
以下、本明細書中、「深さ」とは、第１の面Ｐ１を基準とする深さを意味する。
第２の電界緩和領域２６ｂは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第２の電界緩和領域２６ｂは、ｐ＋型の窒化ガリウムである。
第２の電界緩和領域２６ｂは、第１の電界緩和領域２６ａと離間する。ＪＦＥＴ領域２４の一部は、第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間に挟まれる。
第２の電界緩和領域２６ｂは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第２の電界緩和領域２６ｂのｐ型不純物濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第１の電界緩和領域２６ａの深さと、第２の電界緩和領域２６ｂの深さとは略同一である。第１の面Ｐ１を基準とする第２の電界緩和領域２６ｂの深さは、例えば、０．６μｍ以上１．０μｍ以下である。
第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂは、ＨＥＭＴ１００のオフ動作時に、ＪＦＥＴ領域２４に空乏層を伸ばすことにより、ゲート絶縁層１６に印加される電界強度を低減する機能を有する。
第１のベース領域２８ａは、第１の電界緩和領域２６ａと第１の面Ｐ１との間に設けられる。第１のベース領域２８ａは、ｐ型の窒化ガリウムである。第１のベース領域２８ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。
第１のベース領域２８ａのｐ型不純物濃度は、第１の電界緩和領域２６ａのｐ型不純物濃度よりも低い。第１のベース領域２８ａのｐ型不純物濃度は、第１の電界緩和領域２６ａのｐ型不純物濃度よりも、例えば、一桁以上低い。第１のベース領域２８ａのｐ型不純物濃度は、例えば、５×１０１５ｃｍ－３以上１×１０２０ｃｍ－３以下である。１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下がより好ましい。
第２のベース領域２８ｂは、第２の電界緩和領域２６ｂと第１の面Ｐ１との間に設けられる。第２のベース領域２８ｂは、第１のベース領域２８ａと離間する。
第２のベース領域２８ｂは、ｐ型の窒化ガリウムである。第２のベース領域２８ｂは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。
第２のベース領域２８ｂのｐ型不純物濃度は、第２の電界緩和領域２６ｂのｐ型不純物濃度よりも低い。第２のベース領域２８ｂのｐ型不純物濃度は、第２の電界緩和領域２６ｂのｐ型不純物濃度よりも、例えば、一桁以上低い。第２のベース領域２８ｂのｐ型不純物濃度は、例えば、５×１０１５ｃｍ－３以上１×１０２０ｃｍ－３以下である。１×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下がより好ましい。
第１のベース領域２８ａ及び第２のベース領域２８ｂは、ＨＥＭＴ１００のオン動作時に、電子が流れるチャネル領域として機能する。
第１のソース領域３０ａは、第１のベース領域２８ａと第１の面Ｐ１との間に設けられる。第１のソース領域３０ａは、ｎ＋型の窒化ガリウムである。
第１のソース領域３０ａは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第１のソース領域３０ａのｎ型不純物濃度は、例えば、ドリフト領域２２のｎ型不純物濃度よりも高い。第１のソース領域３０ａのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第２のソース領域３０ｂは、第２のベース領域２８ｂと第１の面Ｐ１との間に設けられる。第２のソース領域３０ｂは、第１のソース領域３０ａと離間する。第２のソース領域３０ｂは、ｎ＋型の窒化ガリウムである。
第２のソース領域３０ｂは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第２のソース領域３０ｂのｎ型不純物濃度は、例えば、ドリフト領域２２のｎ型不純物濃度よりも高い。第２のソース領域３０ｂのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第１のソース領域３０ａ及び第２のソース領域３０ｂは、ＨＥＭＴ１００のオン動作時に、電子の供給源として機能する。
トレンチ３２は、窒化物半導体層１０の第１の面Ｐ１の側に形成される。トレンチ３２は、窒化物半導体層１０に形成された凹部である。トレンチ３２は、窒化物半導体層１０の一部である。
トレンチ３２は、第１のソース領域３０ａと第２のソース領域３０ｂとの間に挟まれる。トレンチ３２は、第１のベース領域２８ａと第２のベース領域２８ｂとの間に挟まれる。
トレンチ３２の深さ（図２中のｄ２）は、第１の電界緩和領域２６ａの深さ（図２中のｄ１）よりも浅い。トレンチ３２の深さ（図２中のｄ２）は、第２の電界緩和領域２６ｂの深さよりも浅い。トレンチ３２の深さ（図２中のｄ２）は、例えば、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂの深さよりも０．１μｍ以上浅い。
トレンチ３２の深さ（図２中のｄ２）は、例えば、第１のベース領域２８ａの深さ（図２中のｄ３）よりも浅い。トレンチ３２の深さ（図２中のｄ２）は、例えば、第２のベース領域２８ｂの深さよりも浅い。
トレンチ３２の深さ（図２中のｄ２）は、第１のソース領域３０ａの深さ（図２中のｄ４）よりも深い。トレンチ３２の深さ（図２中のｄ２）は、例えば、第２のソース領域３０ｂの深さよりも深い。
トレンチ３２の底面は、ＪＦＥＴ領域２４に位置する。
トレンチ３２の側面は順テーパを有する。トレンチ３２の側面は第１の面Ｐ１に対して傾斜する。トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）は、９０度未満である。トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）は、例えば、２０度以上７０度以下である。
ゲート絶縁層１６は、トレンチ３２の中に設けられる。ゲート絶縁層１６は、窒化物半導体層１０とゲート電極１８との間に設けられる。
ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂを含む。酸化シリコン膜１６ｂは、窒化アルミニウム膜１６ａとゲート電極１８との間に設けられる。酸化シリコン膜１６ｂは、窒化アルミニウム膜１６ａと化学組成の異なる絶縁膜の一例である。酸化シリコン膜１６ｂは、非晶質の膜である。
窒化アルミニウム膜１６ａは、ＪＦＥＴ領域２４、第１のベース領域２８ａ、第２のベース領域２８ｂ、第１のソース領域３０ａ、及び、第２のソース領域３０ｂと接する。窒化アルミニウム膜１６ａは、結晶質の膜である。
窒化アルミニウム膜１６ａと窒化物半導体層１０との間は、ヘテロ接合界面となる。窒化アルミニウムのバンドギャップは、窒化ガリウムより広い。窒化アルミニウム膜１６ａと窒化ガリウムである窒化物半導体層１０との界面には、２次元電子ガス（２ＤＥＧ）が形成される。２次元電子ガス（２ＤＥＧ）は、ＨＥＭＴ１００のキャリアとなる。
窒化アルミニウム膜１６ａの厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。酸化シリコン膜１６ｂの厚さは、例えば、１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１６のＳｉＯ２換算膜厚は、例えば、１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１６のＳｉＯ２換算膜厚は、１０ｎｍ以上５０ｎｍ以下であることが好ましい。
ゲート電極１８は、トレンチ３２の中に設けられる。ゲート電極１８は、窒化物半導体層１０との間にゲート絶縁層１６を挟む。ゲート電極１８は、ゲート絶縁層１６の上に設けられる。
ゲート電極１８は、例えば、金属又は半導体である。ゲート電極１８は、例えば、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、又は多結晶シリコンである。
第１のソース電極１２ａは、窒化物半導体層１０の第１の面Ｐ１の側に設けられる。第１のソース電極１２ａは、第１の電界緩和領域２６ａ、及び、第１のソース領域３０ａに接する。第１のソース電極１２ａは、第１の電界緩和領域２６ａ、及び、第１のソース領域３０ａに電気的に接続される。第１のソース電極１２ａと第１の電界緩和領域２６ａ、及び、第１のソース電極１２ａと第１のソース領域３０ａの間は、オーミック接続である。
第２のソース電極１２ｂは、窒化物半導体層１０の第１の面Ｐ１の側に設けられる。第２のソース電極１２ｂは、第２の電界緩和領域２６ｂ、及び、第２のソース領域３０ｂに接する。第２のソース電極１２ｂは、第２の電界緩和領域２６ｂ、及び、第２のソース領域３０ｂに電気的に接続される。第２のソース電極１２ｂと第２の電界緩和領域２６ｂ、及び、第２のソース電極１２ｂと第２のソース領域３０ｂの間は、オーミック接続である。
第１のソース電極１２ａと第２のソース電極１２ｂは、電気的に接続されている。第１のソース電極１２ａと第２のソース電極１２ｂは、物理的に接続されていても構わない。
第１のソース電極１２ａ及び第２のソース電極１２ｂは、例えば、金属である。第１のソース電極１２ａ及び第２のソース電極１２ｂは、例えば、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ドレイン電極１４は、窒化物半導体層１０の第２の面Ｐ２の側に設けられる。ドレイン電極１４は、ドレイン領域２０に接する。ドレイン電極１４とドレイン領域２０との間は、オーミック接続である。
ドレイン電極１４は例えば、金属である。ドレイン電極１４は、例えば、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。
ＨＥＭＴ１００のオフ動作時には、ｐ型の第１のベース領域２８ａがゲート絶縁層１６と接する部分、及び、ｐ型の第２のベース領域２８ｂがゲート絶縁層１６と接する部分の２次元電子ガスが消滅する。したがって、ノーマリーオフ動作するＨＥＭＴ１００が実現できる。
ＨＥＭＴ１００のオン動作時には、ｐ型の第１のベース領域２８ａがゲート絶縁層１６と接する部分、及び、ｐ型の第２のベース領域２８ｂがゲート絶縁層１６と接する部分にチャネルが形成される。電子が、第１のソース電極１２ａから、第１のソース領域３０ａ、第１のベース領域２８ａ、ＪＦＥＴ領域２４、ドリフト領域２２、及び、ドレイン領域２０を通って、ドレイン電極１４に流れる。同様に、電子が、第２のソース電極１２ｂから、第２のソース領域３０ｂ、第２のベース領域２８ｂ、ＪＦＥＴ領域２４、ドリフト領域２２、及び、ドレイン領域２０を通って、ドレイン電極１４に流れる。
ＨＥＭＴ１００のオン動作時には、ドレイン領域２０から、第１のソース電極１２ａ及び第２のソース電極１２ｂに電流が流れる。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。図３、図４、図５、図６は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
最初に、窒化物半導体層１０を準備する（図３）。窒化物半導体層１０は、第１の面Ｐ１と第２の面Ｐ２とを有する。
窒化物半導体層１０は、ｎ＋型の窒化ガリウム基板５０の上に、ｎ－型の第１の窒化ガリウム膜５１、ｐ＋型の第２の窒化ガリウム膜５２、ｐ型の第３の窒化ガリウム膜５３、及び、ｎ＋型の第４の窒化ガリウム膜５４が形成されている。第１の窒化ガリウム膜５１、第２の窒化ガリウム膜５２、第３の窒化ガリウム膜５３、及び、第４の窒化ガリウム膜５４は、窒化ガリウム基板５０の上に、エピタキシャル成長により形成される。
ｎ＋型の窒化ガリウム基板５０は、最終的に、ＨＥＭＴ１００のドレイン領域２０となる。ｐ＋型の第２の窒化ガリウム膜５２は、最終的に、ＨＥＭＴ１００の第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂとなる。ｐ型の第３の窒化ガリウム膜５３は、最終的に、ＨＥＭＴ１００の第１のベース領域２８ａ及び第２のベース領域２８ｂとなる。また、ｎ＋型の第４の窒化ガリウム膜５４は、最終的に、ＨＥＭＴ１００の第１のソース領域３０ａ及び第２のソース領域３０ｂとなる。
次に、窒化物半導体層１０の第１の面Ｐ１に第１のマスク材６０を形成する。第１のマスク材６０は、例えば、酸化シリコンである。
次に、第１のマスク材６０をマスクにシリコン（Ｓｉ）を、窒化物半導体層１０にイオン注入する（図４）。シリコンは、ｎ型不純物である。
シリコンが、ｐ＋型の第２の窒化ガリウム膜５２を超える位置まで達するように、イオン注入の加速エネルギーを設定する。また、シリコンが導入されたｐ＋型の第２の窒化ガリウム膜５２が、ｎ型に変わるだけのドーズ量を設定する。
シリコンのイオン注入により、ｎ型のＪＦＥＴ領域２４が形成される。ｐ＋型の第２の窒化ガリウム膜５２がＪＦＥＴ領域２４に分断されて、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂが形成される。ｐ型の第３の窒化ガリウム膜５３がＪＦＥＴ領域２４に分断されて、第１のベース領域２８ａ及び第２のベース領域２８ｂが形成される。
第１のマスク材６０を除去した後、窒化物半導体層１０の第１の面Ｐ１に第２のマスク材６２を形成する。第２のマスク材６２は、例えば、酸化シリコンである。
次に、第２のマスク材６２をマスクにトレンチ３２を形成する（図５）。トレンチ３２は、例えば、反応性イオンエッチング法（ＲＩＥ法）により形成する。
トレンチ３２の側面が順テーパとなるように、トレンチ３２を形成する。トレンチ３２の深さが、ｐ＋型の第２の窒化ガリウム膜５２の深さを超えないように、トレンチ３２を形成する。
ｎ＋型の第４の窒化ガリウム膜５４がトレンチ３２により分断されて、第１のソース領域３０ａ及び第２のソース領域３０ｂが形成される。
第２のマスク材６２を除去した後、ゲート絶縁層１６及びゲート電極１８をトレンチ３２の中に形成する（図６）。
まず、ゲート絶縁層１６の窒化アルミニウム膜１６ａを形成する。窒化アルミニウム膜１６ａは、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。次に、窒化アルミニウム膜１６ａの上に、酸化シリコン膜１６ｂを形成する。酸化シリコン膜１６ｂは、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。その後、窒化アルミニウム膜１６ａを結晶化させる熱処理を行う。
結晶化の熱処理は、例えば、６００℃以上１０５０℃以下の水素雰囲気中でのアニールである。このアニールにより、窒化ガリウムと窒化アルミニウム膜１６ａの大きな格子定数差による制限を超えた膜厚の結晶性の窒化アルミニウム膜１６ａの形成が可能となる。つまり、格子定数のミスフィットが起きても、従来よりも厚い結晶性の窒化アルミニウム膜１６ａの形成が可能である。雰囲気中に水素が無いと、窒化アルミニウム膜１６ａの膜厚が１０ｎｍ以上では、大量のミスフィット欠陥が走り、大量の界面欠陥が発生する。しかし、水素雰囲気中のアニールとすることで、格子歪を保った形で、厚い結晶性の窒化アルミニウム膜１６ａが形成される。
水素雰囲気中でのアニールに続き、例えば、６００℃以上９００℃以下の、Ｎ２Ｏアニール、又はＮＯアニールを行う。Ｎ２Ｏアニール、又は、ＮＯアニールでは、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂとの界面で、窒素と酸素が解離して、窒化アルミニウム膜１６ａの膜側の窒素欠損を窒素にて埋め、酸化シリコン膜１６ｂ中の酸素欠損を酸素で埋めるという効果がある。これは、窒化膜／酸化膜界面において起こる、第一原理計算により判明した新しい現象である。その結果、窒化アルミニウム膜１６ａの結晶性が大きく向上し、アモルファス状態の酸化シリコン膜１６ｂが緻密化される。窒化アルミニウム膜１６ａの結晶性の向上は、十分な二次元電子ガスを発現させるために重要である。
次に、ゲート絶縁層１６の上に、ゲート電極１８を形成する。ゲート電極１８は、例えば、ＣＶＤ法又はスパッタ法により形成する。
次に、公知のプロセス技術を用いて、第１のソース電極１２ａ、第２のソース電極１２ｂ、及び、ドレイン電極１４を形成する。ドレイン電極１４を形成する前に、例えば、バックグラインディングにより、ｎ＋型の窒化ガリウム基板５０の厚さを薄くしても構わない。
以上の製造方法により、図１に示すＨＥＭＴ１００が形成される。
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
オン抵抗を低減するために、ゲート電極をトレンチの中に設けた縦型のトレンチゲート構造のトランジスタが検討されている。トレンチゲート構造を採用することにより、半導体チップの単位面積当たりのチャネル領域が増加し、オン抵抗が低減する。
トレンチゲート構造のトランジスタでは、トレンチ底部のゲート絶縁層に電界が集中するため、ゲート絶縁層の信頼性が問題となる。
第１の実施形態のＨＥＭＴ１００は、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂをトレンチ３２の両側に備える。
ＨＥＭＴ１００のオフ動作時に、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂから、ＪＦＥＴ領域２４に空乏層が伸びる。したがって、ゲート絶縁層１６に印加される電界強度が低減する。特に、トレンチ３２の底部の角部に位置するゲート絶縁層１６に印加される電界強度が低減する。よって、ゲート絶縁層１６の信頼性が向上する。
トレンチ３２の深さ（図２中のｄ２）は、第１の電界緩和領域２６ａの深さ（図２中のｄ１）よりも浅い。トレンチ３２の深さ（図２中のｄ２）は、第２の電界緩和領域２６ｂの深さよりも浅い。
ゲート絶縁層１６に印加される電界強度を低減させる観点から、トレンチ３２の深さ（図２中のｄ２）は、例えば、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂの深さよりも０．１μｍ以上浅いことが好ましく、０．２μｍ以上浅いことが更に好ましい。
ゲート絶縁層１６に印加される電界強度を低減させる観点から、トレンチ３２の深さ（図２中のｄ２）は、第１のベース領域２８ａの深さ（図２中のｄ３）よりも浅いことが好ましい。また、トレンチ３２の深さ（図２中のｄ２）は、第２のベース領域２８ｂの深さよりも浅いことが好ましい。
ゲート絶縁層１６に印加される電界強度を低減させる観点から、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂのｐ型不純物濃度は、１×１０２０ｃｍ－３以上であることが好ましく、５×１０２０ｃｍ－３以上であることがより好ましく、１×１０２１ｃｍ－３以上であることが更に好ましい。
トレンチ３２の底部の角部の角度を大きくし、ゲート絶縁層１６に印加される電界強度を低減させる観点から、トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）は、７０度以下であることが好ましく、６０度以下であることがより好ましく、５０度以下であることが更に好ましい。
トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）が大きくなると、ヘテロ接合界面における分極量が低下し、２次元電子ガスの密度が低下する。したがって、オン抵抗が増加する。２次元電子ガスの密度を高くし、オン抵抗を低減する観点から、トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）は、７０度以下であることが好ましく、６０度以下であることがより好ましく、５０度以下であることが更に好ましい。
一方、トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）が小さくなると、半導体チップの単位面積当たりのチャネル領域が低減し、オン抵抗が増加する。単位面積当たりのチャネル領域を増加させ、オン抵抗を低減する観点から、トレンチ３２の側面の第１の面Ｐ１に対する傾斜角度（図２中のθ）は、２０度以上であることが好ましく、３０度以上であることがより好ましく、４０度以上であることが更に好ましい。
ＪＦＥＴ領域２４の抵抗が低くなると、ＨＥＭＴ１００のオン抵抗が低減する。ＨＥＭＴ１００のオン抵抗を低減させる観点から、ＪＦＥＴ領域２４のｎ型不純物濃度は、ドリフト領域２２のｎ型不純物濃度よりも高いことが好ましい。
第１のベース領域２８ａ及び第２のベース領域２８ｂのｐ型不純物濃度が高くなりすぎると、ＨＥＭＴ１００の閾値電圧が高くなりすぎ、オン動作が困難になるおそれがある。閾値電圧を適正化させる観点から、第１のベース領域２８ａのｐ型不純物濃度は、第１の電界緩和領域２６ａのｐ型不純物濃度よりも一桁以上低く、第２のベース領域２８ｂのｐ型不純物濃度は、第２の電界緩和領域２６ｂのｐ型不純物濃度よりも一桁以上低いことが好ましい。
第１の実施形態のＨＥＭＴ１００は、内蔵ダイオードとして、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂと、ドリフト領域２２との間のｐｎ接合を含むｐｎダイオードを備える。このｐｎダイオードを還流ダイオードとして機能させることができる。したがって、ＨＥＭＴ１００により、トランジスタと還流ダイオードがワンチップ化された半導体素子が実現できる。
第１の実施形態のＨＥＭＴ１００は、窒化物半導体層１０の材料が、すべて窒化ガリウムで構成されている。したがって、ＨＥＭＴ１００の製造が容易である。
第１の面Ｐ１を基準とする第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂの深さは、１μｍ以下であることが好ましい。ＨＥＭＴ１００を製造する際に、ｐ＋型の第２の窒化ガリウム膜５２をＪＦＥＴ領域２４で分断して、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂが形成することが容易になる。第１の面Ｐ１を基準とする第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂの深さが深すぎると、シリコンのイオン注入により、第２の窒化ガリウム膜５２を分断することが困難になる。
以上、第１の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、窒化物半導体層は、第１の窒化ガリウム領域と第３の窒化ガリウム領域との間、及び、第１の窒化ガリウム領域と第４の窒化ガリウム領域との間に位置し、第１の窒化ガリウム領域よりもｎ型不純物濃度の高いｎ型の第９の窒化ガリウム領域を含む点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図７は、第２の実施形態の半導体装置の模式断面図である。
第２の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ２００である。ＨＥＭＴ２００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ２００は、ゲート電極がトレンチ内に設けられるトレンチゲート構造を備える。
ＨＥＭＴ２００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。窒化物半導体層１０は、更に、ＣＳＬ領域３４（第９の窒化ガリウム領域）を含む。
ＣＳＬ領域３４は、ドリフト領域２２と第１の電界緩和領域２６ａとの間に設けられる。ＣＳＬ領域３４は、ドリフト領域２２と第２の電界緩和領域２６ｂとの間に設けられる。
ＣＳＬ領域３４は、ｎ型の窒化ガリウムである。ＣＳＬ領域３４は、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。
ＣＳＬ領域３４のｎ型不純物濃度は、ドリフト領域２２のｎ型不純物濃度よりも高い。ＣＳＬ領域３４は、ドリフト領域２２よりも比抵抗が低い。ＣＳＬ領域３４のｎ型不純物濃度は、例えば、５×１０１６ｃｍ－３以上１×１０１９ｃｍ－３以下である。
ＣＳＬ領域３４は、いわゆるＣｈａｒｇｅ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒである。ＨＥＭＴ２００のオン動作時に、ＪＦＥＴ領域２４からドリフト領域２２に向かう電子が、低抵抗のＣＳＬ領域３４で横方向に広がる。したがって、ＨＥＭＴ２００のオン抵抗が低減する。
以上、第２の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。また、オン抵抗が低減する半導体装置が実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、窒化物半導体層は、第３の窒化ガリウム領域と第４の窒化ガリウム領域との間に位置し、第３の窒化ガリウム領域及び第４の窒化ガリウム領域に接するｐ型の第１０の窒化ガリウム領域を含む点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図８は、第３の実施形態の半導体装置の模式断面図である。
第３の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ３００である。ＨＥＭＴ３００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ３００は、ゲート電極がトレンチ内に設けられるトレンチゲート構造を備える。
ＨＥＭＴ３００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。窒化物半導体層１０は、更に、接続領域３６（第１０の窒化ガリウム領域）を含む。
接続領域３６は、第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間の一部に設けられる。接続領域３６は、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂに接する。
例えば、図８の紙面の奥行方向では、第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間に、接続領域３６が存在しない部分がある。言い換えれば、図８の紙面の奥行方向では、ＨＥＭＴ３００は、図１と同様の断面構造を有する部分がある。接続領域３６は、図８の紙面の奥行方向にＪＦＥＴ領域２４を挟んで繰り返し配置される。
ＨＥＭＴ３００は、接続領域３６を設けることで、オフ動作時に、接続領域３６からも、ＪＦＥＴ領域２４に空乏層が伸びる。したがって、ゲート絶縁層１６に印加される電界強度が更に低減する。特に、トレンチ３２の底部の角部に位置するゲート絶縁層１６に印加される電界強度が更に低減する。よって、ゲート絶縁層１６の信頼性が更に向上する。
また、ＨＥＭＴ３００に接続される負荷が短絡したような場合、ドレイン電極１４と、第１のソース電極１２ａ及び第２のソース電極１２ｂとの間に、大きな短絡電流が流れるおそれがある。ＨＥＭＴ３００では、隣り合う接続領域３６で、ＪＦＥＴ領域２４が狭窄されている。したがって、大きな短絡電流が流れることが抑制される。よって、ＨＥＭＴ３００の短絡耐量が向上する。
以上、第３の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。また、短絡耐量が向上する半導体装置が実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第３の窒化ガリウム領域と第４の窒化ガリウム領域との間の第１の距離は、第５の窒化ガリウム領域と第６の窒化ガリウム領域との間の第２の距離よりも短い点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図９は、第４の実施形態の半導体装置の模式断面図である。
第４の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ４００である。ＨＥＭＴ４００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ４００は、ゲート電極がトレンチ内に設けられるトレンチゲート構造を備える。
ＨＥＭＴ４００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。
第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間の第１の距離（図９中のｄｘ）は、第１のベース領域２８ａと第２のベース領域２８ｂとの間の第２の距離（図９中のｄｙ）よりも短い。
ＨＥＭＴ４００は、第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間の第１の距離が短くなることで、オフ動作時に、ＪＦＥＴ領域２４に空乏層が伸びやすくなる。したがって、ゲート絶縁層１６に印加される電界強度が更に低減する。特に、トレンチ３２の底部の角部に位置するゲート絶縁層１６に印加される電界強度が更に低減する。よって、ゲート絶縁層１６の信頼性が更に向上する。
以上、第４の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面とを有し、ｎ型の第１の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置し、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第３の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置し、第３の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟み、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第４の窒化ガリウム領域と、第３の窒化ガリウム領域と第１の面との間に位置し、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第５の窒化ガリウム領域と、第４の窒化ガリウム領域と第１の面との間に位置し、第５の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟み、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第６の窒化ガリウム領域と、第５の窒化ガリウム領域と第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、第６の窒化ガリウム領域と第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、第７の窒化ガリウム領域と第８の窒化ガリウム領域との間に位置し、第１の面を基準とする深さが、第３の窒化ガリウム領域及び第４の窒化ガリウム領域の深さよりも浅く、側面の第１の面に対する傾斜角度が９０度未満であるトレンチと、を含む窒化物半導体層と、トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、トレンチの中に位置し、窒化物半導体層との間にゲート絶縁層を挟むゲート電極と、窒化物半導体層の第１の面の側に位置し、第３の窒化ガリウム領域、第４の窒化ガリウム領域、第７の窒化ガリウム領域、及び、第８の窒化ガリウム領域に接する第１の電極と、窒化物半導体層の第２の面の側に位置する第２の電極と、を備える。
第５の実施形態の半導体装置は、第５の窒化ガリウム領域と第６の窒化ガリウム領域のｐ型不純物濃度が高い点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１０は、第５の実施形態の半導体装置の模式断面図である。
第５の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ５００である。ＨＥＭＴ５００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ５００は、ゲート電極がトレンチ内に設けられるトレンチゲート構造を備える。
ＨＥＭＴ５００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。
第１の電界緩和領域２６ａは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第１の電界緩和領域２６ａは、ｐ＋型の窒化ガリウムである。第１の電界緩和領域２６ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第１の電界緩和領域２６ａのｐ型不純物濃度は、１×１０２０ｃｍ－３以上である。
第２の電界緩和領域２６ｂは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第２の電界緩和領域２６ｂは、ｐ＋型の窒化ガリウムである。第２の電界緩和領域２６ｂは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第２の電界緩和領域２６ｂのｐ型不純物濃度は、１×１０２０ｃｍ－３以上である。
第１のベース領域２８ａは、第１の電界緩和領域２６ａと第１の面Ｐ１との間に設けられる。第１のベース領域２８ａは、ｐ＋型の窒化ガリウムである。第１のベース領域２８ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。
第１のベース領域２８ａのｐ型不純物濃度は、例えば、第１の電界緩和領域２６ａのｐ型不純物濃度と略同一である。第１の電界緩和領域２６ａのｐ型不純物濃度は、１×１０２０ｃｍ－３以上である。
第２のベース領域２８ｂは、第２の電界緩和領域２６ｂと第１の面Ｐ１との間に設けられる。第２のベース領域２８ｂは、第１のベース領域２８ａと離間する。
第２のベース領域２８ｂは、ｐ＋型の窒化ガリウムである。第１のベース領域２８ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。
第２のベース領域２８ｂのｐ型不純物濃度は、例えば、第２の電界緩和領域２６ｂのｐ型不純物濃度と略同一である。第２のベース領域２８ｂのｐ型不純物濃度は、１×１０２０ｃｍ－３以上である。
第１のベース領域２８ａ及び第２のベース領域２８ｂは、例えば、ゲート絶縁層１６と離間する。第１のベース領域２８ａ及び第２のベース領域２８ｂのｐ型不純物濃度を高くすることで、第１のベース領域２８ａ及び第２のベース領域２８ｂがゲート絶縁層１６と離間しても、ＨＥＭＴ５００の閾値電圧を高くすることが可能となる。チャネルにｐ型領域が接触していなくても、２ＤＥＧの感じるポテンシャルを上げることで、ノーマリーオフが実現している。
第１のベース領域２８ａ及び第２のベース領域２８ｂのｐ型不純物濃度を高くすることで、ＨＥＭＴ５００のオフ動作時に、ＪＦＥＴ領域２４に空乏層が伸びやすくなる。したがって、第１の実施形態のＨＥＭＴ１００と比較して、ＪＦＥＴ領域２４のｎ型不純物濃度を高くすることが可能となる。よって、ＨＥＭＴ５００のオン抵抗が低減する。濃度を上げたことで、バルク抵抗が下がるだけでなく、ゲート絶縁層１６との界面に発現する２ＤＥＧ密度も増加するためである。
例えば、第１のベース領域２８ａ及び第２のベース領域２８ｂのｐ型不純物濃度を、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂのｐ型不純物濃度と略同一にすることで、第１のベース領域２８ａ及び第２のベース領域２８ｂと、第１の電界緩和領域２６ａ及び第２の電界緩和領域２６ｂとを同時形成することが可能となる。よって、ＨＥＭＴ５００の製造が容易になる。
以上、第５の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。また、オン抵抗が低減する。
（第６の実施形態）
第６の実施形態の半導体装置は、第１の面と、第１の面に対向する第２の面とを有し、ｎ型の第１の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置し、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第３の窒化ガリウム領域と、第１の窒化ガリウム領域と第１の面との間に位置し、第３の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟み、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第４の窒化ガリウム領域と、第３の窒化ガリウム領域と第１の面との間に位置するｎ型の第５の窒化ガリウム領域と、第４の窒化ガリウム領域と第１の面との間に位置し、第５の窒化ガリウム領域との間に第２の窒化ガリウム領域を挟むｎ型の第６の窒化ガリウム領域と、第５の窒化ガリウム領域と第１の面との間に位置し、第５の窒化ガリウム領域よりもｎ型不純物濃度の高いｎ型の第７の窒化ガリウム領域と、第６の窒化ガリウム領域と第１の面との間に位置し、第６の窒化ガリウム領域よりもｎ型不純物濃度の高いｎ型の第８の窒化ガリウム領域と、第７の窒化ガリウム領域と第８の窒化ガリウム領域との間に位置し、第１の面を基準とする深さが、第３の窒化ガリウム領域及び第４の窒化ガリウム領域よりも浅く、側面の第１の面に対する傾斜角度が９０度未満であるトレンチと、を含む窒化物半導体層と、トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、トレンチの中に位置し、窒化物半導体層との間にゲート絶縁層を挟み、ｐ型の窒化物半導体を含むゲート電極と、窒化物半導体層の第１の面の側に位置し、第３の窒化ガリウム領域、第４の窒化ガリウム領域、第７の窒化ガリウム領域、及び、第８の窒化ガリウム領域に接する第１の電極と、窒化物半導体層の第２の面の側に位置する第２の電極と、を備える。
第６の実施形態の半導体装置は、第５の窒化ガリウム領域と第６の窒化ガリウム領域がｎ型である点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１１は、第６の実施形態の半導体装置の模式断面図である。
第６の実施形態の半導体装置は、ＧａＮ系半導体を用いたＭＩＳ構造のＨＥＭＴ６００である。ＨＥＭＴ６００は、窒化物半導体層の上下に電極を有する縦型トランジスタである。ＨＥＭＴ６００は、ゲート電極がトレンチ内に設けられるトレンチゲート構造を備える。
ＨＥＭＴ６００は、窒化物半導体層１０、第１のソース電極１２ａ（第１の電極）、第２のソース電極１２ｂ（第１の電極）、ドレイン電極１４（第２の電極）、ゲート絶縁層１６、ゲート電極１８を備える。ゲート絶縁層１６は、窒化アルミニウム膜１６ａと酸化シリコン膜１６ｂ（絶縁膜）を含む。
窒化物半導体層１０は、ドレイン領域２０、ドリフト領域２２（第１の窒化ガリウム領域）、ＪＦＥＴ領域２４（第２の窒化ガリウム領域）、第１の電界緩和領域２６ａ（第３の窒化ガリウム領域）、第２の電界緩和領域２６ｂ（第４の窒化ガリウム領域）、第１のベース領域２８ａ（第５の窒化ガリウム領域）、第２のベース領域２８ｂ（第６の窒化ガリウム領域）、第１のソース領域３０ａ（第７の窒化ガリウム領域）、第２のソース領域３０ｂ（第８の窒化ガリウム領域）、トレンチ３２を含む。
第１の電界緩和領域２６ａは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第１の電界緩和領域２６ａは、ｐ＋型の窒化ガリウムである。第１の電界緩和領域２６ａは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第１の電界緩和領域２６ａのｐ型不純物濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第２の電界緩和領域２６ｂは、ドリフト領域２２と第１の面Ｐ１との間に設けられる。第２の電界緩和領域２６ｂは、ｐ＋型の窒化ガリウムである。
第２の電界緩和領域２６ｂは、第１の電界緩和領域２６ａと離間する。ＪＦＥＴ領域２４の一部は、第１の電界緩和領域２６ａと第２の電界緩和領域２６ｂとの間に挟まれる。
第２の電界緩和領域２６ｂは、例えば、マグネシウム（Ｍｇ）をｐ型不純物として含む。第２の電界緩和領域２６ｂのｐ型不純物濃度は、例えば、１×１０２０ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第１のベース領域２８ａは、第１の電界緩和領域２６ａと第１の面Ｐ１との間に設けられる。第１のベース領域２８ａは、ｎ型の窒化ガリウムである。第１のベース領域２８ａは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第１のベース領域２８ａのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第２のベース領域２８ｂは、第２の電界緩和領域２６ｂと第１の面Ｐ１との間に設けられる。第２のベース領域２８ｂは、第１のベース領域２８ａと離間する。
第２のベース領域２８ｂは、ｎ型の窒化ガリウムである。第２のベース領域２８ｂは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第２のベース領域２８ｂのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２０ｃｍ－３以下である。
第１のベース領域２８ａ及び第２のベース領域２８ｂは、ＨＥＭＴ６００のオン動作時に、電子が流れるチャネル領域として機能する。
第１のソース領域３０ａは、第１のベース領域２８ａと第１の面Ｐ１との間に設けられる。第１のソース領域３０ａは、ｎ＋型の窒化ガリウムである。
第１のソース領域３０ａは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第１のソース領域３０ａのｎ型不純物濃度は、第１のベース領域２８ａのｎ型不純物濃度よりも高い。第１のソース領域３０ａのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
第２のソース領域３０ｂは、第２のベース領域２８ｂと第１の面Ｐ１との間に設けられる。第２のソース領域３０ｂは、第１のソース領域３０ａと離間する。第２のソース領域３０ｂは、ｎ＋型の窒化ガリウムである。
第２のソース領域３０ｂは、例えば、シリコン（Ｓｉ）をｎ型不純物として含む。第２のソース領域３０ｂのｎ型不純物濃度は、第２のベース領域２８ｂのｎ型不純物濃度よりも高い。第２のソース領域３０ｂのｎ型不純物濃度は、例えば、１×１０１８ｃｍ－３以上１×１０２２ｃｍ－３以下である。
ゲート電極１８は、トレンチ３２の中に設けられる。ゲート電極１８は、窒化物半導体層１０との間にゲート絶縁層１６を挟む。ゲート電極１８は、ゲート絶縁層１６の上に設けられる。
ゲート電極１８は、ｐ型の窒化ガリウムである。ゲート電極１８をｐ型の窒化ガリウムとすることで、ＨＥＭＴ６００のオフ動作時に、第１のベース領域２８ａ及び第２のベース領域２８ｂのポテンシャルを持ち上げることができる。したがって、第１のベース領域２８ａ及び第２のベース領域２８ｂがｎ型であっても、ノーマリーオフ動作するＨＥＭＴ６００が実現できる。
以上、第６の実施形態によれば、ゲート絶縁層の信頼性が向上する半導体装置が実現できる。
（第７の実施形態）
第７の実施形態の電源回路及びコンピュータは、第１ないし第６の実施形態のＨＥＭＴを有する。
図１２は、第７の実施形態のコンピュータの模式図である。第７の実施形態のコンピュータは、例えば、サーバ７００である。
サーバ７００は筐体１６０内に電源回路１６２を有する。サーバ７００は、サーバソフトウェアを稼働させるコンピュータである。電源回路１６２は、例えば、第１の実施形態のＨＥＭＴ１００を有する。
電源回路１６２は、トランジスタ特性の向上したＨＥＭＴ１００を有することにより、安定した動作が実現される。また、サーバ７００は、電源回路１６２を有することにより、安定した動作が実現される。
第７の実施形態によれば、安定した動作が実現される電源回路及びコンピュータが実現できる。
また、第１ないし第６の実施形態では、ゲート絶縁層１６が、窒化アルミニウム膜１６ａと化学組成の異なる絶縁膜を含む場合を例に説明したが、ゲート絶縁層１６は窒化アルミニウム膜１６ａ単層であっても構わない。
また、第１ないし第６の実施形態では、窒化アルミニウム膜１６ａと化学組成の異なる絶縁膜として酸化シリコン膜１６ｂを例に説明したが、絶縁膜は、その他の化学組成の膜、あるいは、複数の膜の積層膜であっても構わない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 窒化物半導体層
１２ａ 第１のソース電極（第１の電極）
１２ｂ 第２のソース電極（第１の電極）
１４ ドレイン電極（第２の電極）
１６ ゲート絶縁層
１６ａ 窒化アルミニウム膜
１６ｂ 酸化シリコン膜（絶縁膜）
１８ ゲート電極
２２ ドリフト領域２２（第１の窒化ガリウム領域）
２４ ＪＦＥＴ領域（第２の窒化ガリウム領域）
２６ａ 第１の電界緩和領域（第３の窒化ガリウム領域）
２６ｂ 第２の電界緩和領域（第４の窒化ガリウム領域）
２８ａ 第１のベース領域（第５の窒化ガリウム領域）
２８ｂ 第２のベース領域（第６の窒化ガリウム領域）
３０ａ 第１のソース領域（第７の窒化ガリウム領域）
３０ｂ 第２のソース領域（第８の窒化ガリウム領域）
３２ トレンチ
３４ ＣＳＬ領域（第９の窒化ガリウム領域）
３６ 接続領域（第１０の窒化ガリウム領域）
１００ ＨＥＭＴ（半導体装置）
１６２ 電源回路
２００ ＨＥＭＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）
４００ ＨＥＭＴ（半導体装置）
５００ ＨＥＭＴ（半導体装置）
６００ ＨＥＭＴ（半導体装置）
７００ サーバ（コンピュータ）
Ｐ１ 第１の面
Ｐ２ 第２の面
ｄｘ 第１の距離
ｄｙ 第２の距離

Claims (21)

  1. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記トレンチの前記第１の面を基準とする深さが、前記第５の窒化ガリウム領域及び前記第６の窒化ガリウム領域の深さよりも浅い半導体装置。
  2. 前記傾斜角度が２０度以上７０度以下である請求項１記載の半導体装置。
  3. 前記トレンチは、前記第５の窒化ガリウム領域と前記第６の窒化ガリウム領域との間に位置する請求項１又は請求項２記載の半導体装置。
  4. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記窒化アルミニウム膜は、前記第２の窒化ガリウム領域、前記第５の窒化ガリウム領域、前記第６の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する半導体装置。
  5. 前記ゲート絶縁層は、前記窒化アルミニウム膜と前記ゲート電極との間に位置し、前記窒化アルミニウム膜と化学組成の異なる絶縁膜を含む請求項１ないし請求項４いずれか一項記載の半導体装置。
  6. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記窒化物半導体層は、前記第１の窒化ガリウム領域と前記第３の窒化ガリウム領域との間、及び、前記第１の窒化ガリウム領域と前記第４の窒化ガリウム領域との間に位置し、前記第１の窒化ガリウム領域よりもｎ型不純物濃度の高いｎ型の第９の窒化ガリウム領域を含む半導体装置。
  7. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記窒化物半導体層は、前記第３の窒化ガリウム領域と前記第４の窒化ガリウム領域との間に位置し、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域に接するｐ型の第１０の窒化ガリウム領域を含む半導体装置。
  8. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第３の窒化ガリウム領域と前記第４の窒化ガリウム領域との間の第１の距離は、前記第５の窒化ガリウム領域と前記第６の窒化ガリウム領域との間の第２の距離よりも短い半導体装置。
  9. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟むｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、前記第４の窒化ガリウム領域よりもｐ型不純物濃度の低いｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備え、
    前記第２の窒化ガリウム領域のｎ型不純物濃度は、前記第１の窒化ガリウム領域のｎ型不純物濃度よりも高い半導体装置。
  10. 前記第１の面を基準とする前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さは、１μｍ以下である請求項１ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第５の窒化ガリウム領域のｐ型不純物濃度は、前記第３の窒化ガリウム領域のｐ型不純物濃度よりも一桁以上低く、前記第６の窒化ガリウム領域のｐ型不純物濃度は、前記第４の窒化ガリウム領域のｐ型不純物濃度よりも一桁以上低い請求項１ないし請求項１０いずれか一項記載の半導体装置。
  12. 前記第３の窒化ガリウム領域のｐ型不純物濃度、及び、前記第４の窒化ガリウム領域のｐ型不純物濃度は、１×１０２０ｃｍ－３以上である請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 第１の面と、前記第１の面に対向する第２の面とを有し、
    ｎ型の第１の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第２の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第３の窒化ガリウム領域と、
    前記第１の窒化ガリウム領域と前記第１の面との間に位置し、前記第３の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第４の窒化ガリウム領域と、
    前記第３の窒化ガリウム領域と前記第１の面との間に位置し、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第５の窒化ガリウム領域と、
    前記第４の窒化ガリウム領域と前記第１の面との間に位置し、前記第５の窒化ガリウム領域との間に前記第２の窒化ガリウム領域を挟み、ｐ型不純物濃度が１×１０２０ｃｍ－３以上であるｐ型の第６の窒化ガリウム領域と、
    前記第５の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第７の窒化ガリウム領域と、
    前記第６の窒化ガリウム領域と前記第１の面との間に位置するｎ型の第８の窒化ガリウム領域と、
    前記第７の窒化ガリウム領域と前記第８の窒化ガリウム領域との間に位置し、前記第１の面を基準とする深さが、前記第３の窒化ガリウム領域及び前記第４の窒化ガリウム領域の深さよりも浅く、側面の前記第１の面に対する傾斜角度が９０度未満であるトレンチと、
    を含む窒化物半導体層と、
    前記トレンチの中に位置し、窒化アルミニウム膜を含むゲート絶縁層と、
    前記トレンチの中に位置し、前記窒化物半導体層との間に前記ゲート絶縁層を挟むゲート電極と、
    前記窒化物半導体層の前記第１の面の側に位置し、前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第７の窒化ガリウム領域、及び、前記第８の窒化ガリウム領域に接する第１の電極と、
    前記窒化物半導体層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  14. 前記傾斜角度が２０度以上７０度以下である請求項１３記載の半導体装置。
  15. 前記第３の窒化ガリウム領域、前記第４の窒化ガリウム領域、前記第５の窒化ガリウム領域、及び、前記第６の窒化ガリウム領域のｐ型不純物濃度が略同一である請求項１３又は請求項１４記載の半導体装置。
  16. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備える電源回路。
  17. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備えるコンピュータ。
  18. 窒化物半導体層の上に窒化アルミニウム膜を形成し、
    前記窒化アルミニウム膜の上に酸化シリコン膜を形成し、
    水素を含む雰囲気中で第１の熱処理を行い、
    ＮＯ又はＮ２Ｏを含む雰囲気中で第２の熱処理を行い、
    前記第１の熱処理の温度は６００℃以上１０５０℃以下である半導体装置の製造方法。
  19. 窒化物半導体層の上に窒化アルミニウム膜を形成し、
    前記窒化アルミニウム膜の上に酸化シリコン膜を形成し、
    水素を含む雰囲気中で第１の熱処理を行い、
    ＮＯ又はＮ ２ Ｏを含む雰囲気中で第２の熱処理を行い、
    前記第２の熱処理の温度は６００℃以上９００℃以下である半導体装置の製造方法。
  20. 前記窒化物半導体層は窒化ガリウムを含む請求項１８又は請求項１９記載の半導体装置の製造方法。
  21. 前記第２の熱処理の後に、前記酸化シリコン膜の上にゲート電極を形成する請求項１８ないし請求項２０いずれか一項記載の半導体装置の製造方法。
JP2020044568A 2020-03-13 2020-03-13 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ Active JP7354029B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020044568A JP7354029B2 (ja) 2020-03-13 2020-03-13 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
US17/002,828 US11296220B2 (en) 2020-03-13 2020-08-26 Semiconductor device, power supply circuit, and computer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020044568A JP7354029B2 (ja) 2020-03-13 2020-03-13 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

Publications (3)

Publication Number Publication Date
JP2021145113A JP2021145113A (ja) 2021-09-24
JP2021145113A5 JP2021145113A5 (ja) 2022-05-06
JP7354029B2 true JP7354029B2 (ja) 2023-10-02

Family

ID=77665335

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020044568A Active JP7354029B2 (ja) 2020-03-13 2020-03-13 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ

Country Status (2)

Country Link
US (1) US11296220B2 (ja)
JP (1) JP7354029B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7319617B2 (ja) * 2020-05-21 2023-08-02 株式会社東芝 半導体装置
JP7547262B2 (ja) 2021-03-18 2024-09-09 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
CN113990920A (zh) * 2021-10-12 2022-01-28 山东大学 一种具有壳核结构的垂直型ⅲ族氮化物功率半导体器件及其制备方法
US20240021724A1 (en) * 2022-07-14 2024-01-18 Sixpoint Materials, Inc. GaN TRENCH MOSFET AND FABRICATION METHOD

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007059508A (ja) 2005-08-23 2007-03-08 Nec Corp ｎ型窒化物半導体の電極及びｎ型窒化物半導体の電極の形成方法
JP2008227356A (ja) 2007-03-15 2008-09-25 Toyota Central R&D Labs Inc 半導体装置とその製造方法
WO2012049892A1 (ja) 2010-10-13 2012-04-19 住友電気工業株式会社 半導体装置およびその製造方法
JP2012209561A (ja) 2004-08-24 2012-10-25 Toshiba Corp 半導体発光素子
JP2013172108A (ja) 2012-02-22 2013-09-02 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US20140110758A1 (en) 2011-06-08 2014-04-24 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing same
WO2018150467A1 (ja) 2017-02-14 2018-08-23 日産自動車株式会社 半導体装置および半導体装置の製造方法
WO2019097813A1 (ja) 2017-11-16 2019-05-23 パナソニック株式会社 窒化物半導体装置
JP2019153726A (ja) 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP2019216275A (ja) 2019-09-17 2019-12-19 株式会社東芝 半導体装置及び電気装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
JP4282708B2 (ja) 2006-10-20 2009-06-24 株式会社東芝 窒化物系半導体装置
JP2012094688A (ja) 2010-10-27 2012-05-17 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
JP6024579B2 (ja) 2013-04-11 2016-11-16 株式会社デンソー Ｈｅｍｔを備えた半導体装置
JP6651894B2 (ja) * 2016-02-23 2020-02-19 株式会社デンソー 化合物半導体装置およびその製造方法
JP6736513B2 (ja) 2017-04-24 2020-08-05 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6870547B2 (ja) * 2017-09-18 2021-05-12 株式会社デンソー 半導体装置およびその製造方法
JP6957536B2 (ja) * 2019-01-04 2021-11-02 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012209561A (ja) 2004-08-24 2012-10-25 Toshiba Corp 半導体発光素子
JP2007059508A (ja) 2005-08-23 2007-03-08 Nec Corp ｎ型窒化物半導体の電極及びｎ型窒化物半導体の電極の形成方法
JP2008227356A (ja) 2007-03-15 2008-09-25 Toyota Central R&D Labs Inc 半導体装置とその製造方法
WO2012049892A1 (ja) 2010-10-13 2012-04-19 住友電気工業株式会社 半導体装置およびその製造方法
US20140110758A1 (en) 2011-06-08 2014-04-24 Sumitomo Electric Industries, Ltd. Semiconductor device and method for producing same
JP2013172108A (ja) 2012-02-22 2013-09-02 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
WO2018150467A1 (ja) 2017-02-14 2018-08-23 日産自動車株式会社 半導体装置および半導体装置の製造方法
WO2019097813A1 (ja) 2017-11-16 2019-05-23 パナソニック株式会社 窒化物半導体装置
JP2019153726A (ja) 2018-03-06 2019-09-12 株式会社東芝 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
JP2019216275A (ja) 2019-09-17 2019-12-19 株式会社東芝 半導体装置及び電気装置

Also Published As

Publication number Publication date
US11296220B2 (en) 2022-04-05
US20210288175A1 (en) 2021-09-16
JP2021145113A (ja) 2021-09-24

Similar Documents

Publication Publication Date Title
JP7354029B2 (ja) 半導体装置、半導体装置の製造方法、電源回路、及び、コンピュータ
US9837519B2 (en) Semiconductor device
US10084077B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8963207B2 (en) Semiconductor device
CN105190896B (zh) Resurf iii-n高电子迁移率晶体管
US9000485B2 (en) Electrode structures, gallium nitride based semiconductor devices including the same and methods of manufacturing the same
US8766276B2 (en) Semiconductor device and method of manufacturing semiconductor device
US8741707B2 (en) Method and system for fabricating edge termination structures in GaN materials
CN108735811B (zh) 半导体装置、电源电路以及计算机
WO2022176455A1 (ja) 窒化物半導体デバイス
WO2023010560A1 (en) Nitride-based semiconductor ic chip and method for manufacturing thereof
US9865724B1 (en) Nitride semiconductor device
JP7379882B2 (ja) 窒化物半導体装置
KR102518586B1 (ko) 반도체 소자 및 그 제조 방법
US20190115434A1 (en) Semiconductor device and semiconductor wafer
JP7512620B2 (ja) 窒化物半導体装置
JP6728123B2 (ja) 半導体装置、電源回路、及び、コンピュータ
US10777674B2 (en) Semiconductor device
US10158012B1 (en) Semiconductor device
JP7450229B2 (ja) 窒化物半導体装置
US20230387288A1 (en) Nitride semiconductor device
US20240120417A1 (en) Negative charge extraction structure for edge termination
US9054171B2 (en) HEMT semiconductor device
JP2023133798A (ja) 窒化物半導体デバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220224

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220421

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230331

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230404

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230526

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230822

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230920

R151 Written notification of patent or utility model registration

Ref document number: 7354029

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151