KR102518586B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 차례로 위치하는 n- 형 에피층, 상기 n- 형 에피층 위에 위치하는 p형 영역, 상기 p형 영역 위에 위치하는 n+ 형 영역, 상기 n- 형 에피층 위에 위치하는 게이트, 상기 게이트 위에 위치하는 산화막, 상기 산화막 및 상기 n+ 형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 게이트는 PN 접합부를 포함한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
전력용 반도체 소자는 특히 매우 큰 전류를 흐르게 하면서도 도통 상태에서의 전력 손실을 적게 하기 위하여 낮은 온 저항 또는 낮은 포화 전압이 요구된다. 또한 오프 상태 또는 스위치가 오프되는 순간에 전력용 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압특성이 기본적으로 요구된다.
전력용 반도체 소자 중 금속 산화막 반도체 전계 효과 트랜지스터(MOSFET, metal oxide semiconductor field effect transistor)는 디지털 회로와 아날로그 회로에서 가장 일반적으로 사용되는 트랜지스터이다.
한편, 온 저항 감소 및 전류밀도 증가를 위하여 플라나 게이트 MOSFET(Planar gate MOSFET)의 JFET 영역을 제거한 트렌치 게이트 MOSFET(Trench gate MOSFET)가 연구되고 있다.
트렌치 게이트 MOSFET의 경우, 트렌치를 형성한 후, 트렌치의 바닥면과 측면에 게이트 절연막을 형성한다. 이 경우, 트렌치의 코너부에 위치하는 게이트 절연막에 전계가 집중되어 반도체 소자의 동작 시, 게이트 절연막이 파괴될 수도 있다.
본 발명이 해결하고자 하는 과제는 트렌치 게이트 MOSFET 에서, 게이트 절연막에 집중되는 전계를 완화하는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형 에피층, 상기 n- 형 에피층 위에 위치하는 p형 영역, 상기 p형 영역 위에 위치하는 n+ 형 영역, 상기 n- 형 에피층 위에 위치하는 게이트, 상기 게이트 위에 위치하는 산화막, 상기 산화막 및 상기 n+ 형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 게이트는 PN 접합부를 포함한다.
상기 게이트는 제1 게이트 및 상기 제1 게이트 위에 위치하는 제2 게이트를 포함하고, 상기 제1 게이트는 n형 다결정 실리콘을 포함하고, 상기 제2 게이트는 p형 다결정 실리콘을 포함할 수 있다.
상기 제1 게이트와 상기 제2 게이트는 서로 접촉하고, 상기 PN 접합부는 상기 제1 게이트와 상기 제2 게이트가 접촉하는 면에 위치할 수 있다.
상기 제1 게이트와 상기 제2 게이트의 측면 경계는 동일할 수 있다.
상기 제2 게이트는 상기 제1 게이트의 측면을 덮고 있을 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 n- 형층에 위치하는 트렌치, 및 상기 트렌치 내에 위치하는 게이트 절연막을 더 포함하고, 상기 제1 게이트는 상기 트렌치의 하부면에 위치하는 상기 게이트 절연막과 접촉할 수 있다.
상기 제1 게이트의 상부면의 연장선은 상기 p형 영역의 하부면보다 아래에 위치할 수 있다.
상기 제1 게이트는 상기 트렌치의 측면에서 하부면까지 연장되어 위치할 수 있다.
상기 제1 게이트는 상기 트렌치의 하부면 및 측면에 위치하는 상기 게이트 절연막과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 p형 영역 위에 위치하며, 상기 트렌치의 측면과 이격되는 p+ 형 영역을 더 포함할 수 있다.
상기 기판은 n+ 형 탄화 규소 기판일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형 에피층, p형 영역 및 n+ 형 영역을 차례로 형성하는 단계, 상기 n- 형 에피층, 상기 p형 영역 및 상기 n+ 형 영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 내에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트를 형성하는 단계, 상기 게이트 위에 산화막을 형성하는 단계, 상기 산화막 및 상기 n+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 게이트는 PN 접합부를 포함한다.
상기 게이트를 형성하는 단계는 상기 게이트 절연막 위에 게이트 물질층을 형성하는 단계, 상기 게이트 물질층을 식각하여 제1 게이트를 형성하는 단계, 그리고 상기 제1 게이트 위에 제2 게이트를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따르면, 트렌치 내의 위치하는 게이트가 PN 접합부를 포함함에 따라, 게이트 절연막에 집중되는 전계를 완화할 수 있다.
이에 따라, 반도체 소자의 항복 전압이 향상될 수 있다.
또한, 게이트 절연막에 집중되는 전계를 완화됨에 따라, 게이트 절연막의 내구성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 오프(off) 상태를 간략하게 도시한 도면이다.
도 3은 도 1에 따른 반도체 소자의 온(on) 상태를 간략하게 도시한 도면이다.
도 4 내지 도 8은 도 1에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 10은 도 9에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), 트렌치(350), n+ 형 영역(400), 게이트(600), p+ 형 영역(700), 소스 전극(900) 및 드레인 전극(950)을 포함한다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
기판(100)의 제1면에 n- 형층(200)이 위치하고, p형 영역(300)은 n- 형층(200) 위에 위치한다. n+ 형 영역(400) 및 p+ 형 영역(700)은 p형 영역(300) 위에 위치한다. 여기서, p+ 형 영역(700)의 두께는 n+ 형 영역(400)의 두께보다 두꺼울 수 있다.
트렌치(350)는 p형 영역(300) 및 n+ 형 영역을 관통하고, n- 형층(200)에 위치한다. 이에, p형 영역(300) 및 n+ 형 영역은 트렌치(350)의 측면에 위치한다. p+ 형 영역(700)은 트렌치(350)의 측면과 이격되고, p+ 형 영역(700)과 트렌치(350)의 측면 사이에 n+ 형 영역이 위치한다.
트렌치(350) 내에 게이트 절연막(500)이 위치한다. 게이트 절연막(500)은 산화 실리콘(SiO2)를 포함할 수 있다.
게이트(600)는 게이트 절연막(500) 위에 위치한다. 게이트(600)는 트렌치(350)를 채우고, 트렌치(350)의 외부로 일부가 돌출될 수 있다.
게이트(600)는 제1 게이트(610) 및 제2 게이트(620)를 포함한다. 제1 게이트(610)는 트렌치(350)의 하부면에 위치하는 게이트 절연막(500)과 접촉하고, 제2 게이트(620)는 제1 게이트(610) 위에 위치하며, 제1 게이트(610)와 접촉한다. 제2 게이트(620)는 트렌치(350)의 외부로 일부가 돌출될 수 있다. 이 때, p형 영역(300)과 게이트 절연막(500), 제2 게이트(620)에 의해 결정되는 문턱 전압에 영향을 주지 않기 위하여 제1 게이트(610)의 상부면의 연장선은 p형 영역(300)의 하부면보다 아래에 위치할 수 있다.
제1 게이트(610)는 n형 다결정 실리콘(poly-crystalline silicon)을 포함하고, 제2 게이트(620)는 p형 다결정 실리콘을 포함한다. 이에, 게이트(600)는 PN 접합부(J)를 포함한다. PN 접합부(J)는 트렌치(350) 내에 위치하며, 제1 게이트(610)와 제2 게이트(620)가 접촉하는 면에 형성된다.
게이트(600) 위에 산화막(800)이 위치한다. 산화막(800)은 돌출된 게이트(600)의 측면을 덮고 있다. 즉, 산화막(800)은 제2 게이트(620) 위에 위치하며, 제2 게이트(620)의 측면을 덮고 있다. 산화막(800)은 산화 실리콘(SiO2)를 포함할 수 있다.
n+ 형 영역(400), p+ 형 영역(700) 및 산화막(800) 위에 소스 전극(900)이 위치하고, 기판(100)의 제2면에 드레인 전극(950)이 위치한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(900) 및 드레인 전극(950)은 오믹(Ohmic) 금속을 포함할 수 있다.
이와 같이, 트렌치(350) 내에서 게이트(600)가 PN 접합부(J)를 포함함에 따라, 반도체 소자의 오프(off) 상태에서 전계가 게이트 절연막(500)과 게이트(600)의 PN 접합부(J)에 분산된다. 이에 따라, 게이트 절연막(500)에 인가되는 전계가 완화되어 반도체 소자의 항복 전압이 향상될 수 있다. 또한, 게이트 절연막(500)에 인가되는 전계가 완화됨에 따라, 게이트 절연막(500)의 내구성이 향상될 수 있다.
그러면, 도 1에 따른 반도체 소자의 동작에 대해 도 2 및 도 3을 참고하여 설명한다.
도 2 및 도 3은 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 오프(off) 상태를 간략하게 도시한 도면이다. 도 3은 도 1에 따른 반도체 소자의 온(on) 상태를 간략하게 도시한 도면이다.
반도체 소자의 오프 상태는 아래 조건에서 이루어진다.
VGS < VTH, VDS ≥ 0V
반도체 소자의 온 상태는 아래 조건에서 이루어진다.
VGS ≥ VTH, VDS > 0V
여기서, VTH는 MOSFET의 문턱 전압(Threshold Voltage)이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.
도 2를 참고하면, 반도체 소자의 오프(off) 시, n- 형층(200)을 거의 덮도록 공핍층(50)이 형성되어 전류 경로를 차단한다. 공핍층(50)은 트렌치(350)의 하부면 및 코너 부분을 감싸고 있다. 반도체 소자의 오프(off) 시, 드레인 전극(950)에 인가한 전압에 의하여 게이트(600)와 p형 영역(300)에 전계가 생성되고, 게이트(600)에 존재하는 PN 접합부(J)가 전계를 분산하여 게이트 절연막(500)에 낮은 전계가 인가된다.
이와 같이, 게이트 절연막(500)에 인가되는 전계가 완화되어 반도체 소자의 항복 전압이 향상될 수 있다. 또한, 항복 전압보다 낮은 전압에서도 게이트 절연막(500)에 인가되는 전계가 완화됨에 따라, 게이트 절연막(500)의 내구성이 향상될 수 있다.
도 3을 참고하면, 반도체 소자의 온(on) 시, 공핍층(50)은 p형 영역(300)의 하부에 위치하는 n- 형층(200)에 형성된다. 트렌치(350)의 측면에 인접하는 n- 형층(200)에는 공핍층(50)이 형성되지 않고, 트렌치(350)의 측면에 인접하는 p형 영역(300)에 채널(channel)이 형성되어 전류 경로가 형성된다. 즉, 반도체 소자의 온(on) 시, 소스 전극(900)에서 나온 전자(e-)가 n+ 형 영역(400), p형 영역(300) 및 n- 형층(200)을 통해 드레인 전극(950)으로 이동한다.
그러면, 표 1을 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 비교하여 설명한다.
표 1은 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 게이트가 PN 접합부를 포함하지 않는 일반적인 트렌치 게이트 MOSFET 소자이다. 실시예 1은 도 1에 따른 반도체 소자이다.
표 1에서는 실시예 1에 따른 반도체 소자 및 비교예 1에 따른 반도체 소자의 전류 밀도를 거의 동일하게 하여 항복 전압을 비교하였다.

항복전압
(V)
전류밀도
(A/cm2)

비교예 1
858
875

실시예 1
1230
871
표 1을 참고하면, 비교예 1에 따른 반도체 소자의 항복 전압은 858V로 나타났고, 실시예 1에 따른 반도체 소자의 항복 전압은 1230V로 나타났다. 즉, 실시예 1에 따른 반도체 소자의 항복 전압은 비교예 1에 따른 반도체 소자의 항복 전압에 비해 43.4% 증가함을 알 수 있다.
그러면, 도 4 내지 도 8 및 도 1을 참고하여 도 1에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 4 내지 도 8은 도 1에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 4를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. 여기서, 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
도 5를 참고하면, n- 형층(200) 위에 p형 영역(300)을 형성하고, p형 영역(300) 위에 n+ 형 영역(400)을 형성한다. p형 영역(300)은 n- 형층(200)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 이온을 주입하여 형성할 수 있고, n+ 형 영역(400)은 p형 영역(300)에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n 이온을 주입하여 형성할 수 있다.
하지만, 이에 한정하지 않고, n- 형층(200) 위에 에피택셜 성장으로 p형 영역(300)을 형성한 후, p형 영역(300) 위에 에피택셜 성장으로 n+ 형 영역(400)을 형성할 수도 있다.
도 6을 참고하면, n+ 형 영역(400), p형 영역(300) 및 n- 형층(200)을 식각하여 트렌치(350)를 형성한다. 트렌치(350)는 p형 영역(300) 및 n+ 형 영역을 관통하고, n- 형층(200)에 형성된다.
이어서, 트렌치(350) 내에 게이트 절연막(500)을 형성하고, 게이트 절연막(500) 위에 제1 게이트 물질층(610a)을 형성한다. 제1 게이트 물질층(610a)은 트렌치(350)을 채우고, n형 다결정 실리콘을 포함할 수 있다.
도 7을 참고하면, 제1 게이트 물질층(610a)의 일부를 식각하여 제1 게이트(610)를 형성한다. 제1 게이트(610)는 트렌치(350)의 하부면에 위치하는 게이트 절연막(500) 위에 형성된다. 이 때, 제1 게이트 전극(610)의 상부면의 연장선은 p형 영역(300)의 하부면 보다 아래에 위치할 수 있다.
도 8을 참고하면, 제1 게이트(610) 위에 제2 게이트(620)를 형성하여, 게이트(600)를 형성한다. 제2 게이트(620)는 제1 게이트(610)와 접촉하고, p형 다결정 실리콘을 포함한다. 이에 따라, 게이트(600)는 PN 접합부(J)를 포함한다. PN 접합부(J)는 트렌치(350) 내에 위치하며, 제1 게이트(610)와 제2 게이트(620)가 접촉하는 면에 형성된다.
게이트(600)는 트렌치(350)를 채우고, 트렌치(350)의 외부로 일부가 돌출될 수 있다.
이어서, n+ 형 영역(400) 및 p형 영역(300)에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p 이온을 주입하여 p+ 형 영역(700)을 형성한다. p+ 형 영역(700)은 트렌치(350)의 측면과 이격된다. p+ 형 영역(700)에 함유된 p이온의 농도는 p형 영역(300)에 함유된 p이온의 농도보다 높다.
이어서, 게이트(600) 위에 산화막을 형성한다. 산화막(800)은 돌출된 게이트(600)의 측면을 덮고 있을 수 있다.
도 1를 참고하면, n+ 형 영역(400), p+ 형 영역(700) 및 산화막(800) 위에 소스 전극(900)을 형성하고, 기판(100)의 제2면에 드레인 전극(950)을 형성한다.
그러면, 도 9 내지 도 11을 참고하여, 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다.
도 9는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 9를 참고하면, 도 1에 따른 반도체 소자와 비교할 때, 게이트(600)의 구조만 다를 뿐, 나머지 구조는 동일하다. 이에 동일한 구조에 대한 설명은 생략한다.
트렌치(350) 내에 게이트 절연막(500)이 위치하고, 게이트 절연막(500) 위에 게이트(600)가 위치한다. 게이트(600)은 트렌치(350)를 채우고, 트렌치(350)의 외부로 일부가 돌출될 수 있다.
게이트(600)는 제1 게이트(610) 및 제2 게이트(620)를 포함한다. 제1 게이트(610)는 트렌치(350)의 측면에서 하부면까지 연장되어 위치하고, 제2 게이트(620)는 제1 게이트(610) 위에 위치하며, 제1 게이트(610)와 접촉한다. 제2 게이트(620)는 트렌치(350)의 외부로 일부가 돌출될 수 있다. 이 때, 제1 게이트(610)는 트렌치(350)의 하부면 및 측면에 위치하는 게이트 절연막(500)과 접촉한다. 또한, 제1 게이트(610)는 제2 게이트(620)와 함께 트렌치(350)의 외부로 일부가 돌출될 수도 있다.
제1 게이트(610)는 n형 다결정 실리콘(poly-crystalline silicon)을 포함하고, 제2 게이트(620)는 p형 다결정 실리콘을 포함한다. 이에, 게이트(600)는 PN 접합부(J)를 포함한다. PN 접합부(J)는 트렌치(350) 내에 위치하며, 제1 게이트(610)와 제2 게이트(620)가 접촉하는 면에 형성된다.
그러면, 표 2를 참고하여 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 특성을 비교하여 설명한다.
표 2는 본 실시예에 따른 반도체 소자와 일반적인 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.
비교예 1은 게이트가 PN 접합부(J)를 포함하지 않는 일반적인 트렌치 게이트 MOSFET 소자이다. 실시예 2는 도 9에 따른 반도체 소자이다.
표 2에서는 실시예 2에 따른 반도체 소자 및 비교예 1에 따른 반도체 소자의 전류 밀도를 거의 동일하게 하여 항복 전압을 비교하였다.

항복전압
(V)
전류밀도
(A/cm2)

비교예 1
858
875

실시예 2
1098
871
표 2를 참고하면, 비교예 1에 따른 반도체 소자의 항복 전압은 858V로 나타났고, 실시예 2에 따른 반도체 소자의 항복 전압은 1098V로 나타났다. 즉, 실시예 2에 따른 반도체 소자의 항복 전압은 비교예 1에 따른 반도체 소자의 항복 전압에 비해 28.0% 증가함을 알 수 있다.
그러면, 도 10, 도 9 및 도 6을 참고하여, 도 9에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 10은 도 9에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 9에 따른 반도체 소자의 제조 방법은 도 1에 따른 반도체 소자의 제조 방법과 비교할 때, 게이트(600)를 형성하는 방법만 다를 뿐 나머지 방법은 동일하다. 이에, 동일한 방법에 대해서는 설명을 생략한다.
도 6에 도시한 바와 같이, n+ 형 영역(400), p형 영역(300) 및 n- 형층(200)을 식각하여 트렌치(350)를 형성하고, 트렌치(350) 내에 게이트 절연막(500)을 형성한 후, 게이트 절연막(500) 위에 제1 게이트 물질층(610a)을 형성한다. 제1 게이트 물질층(610a)은 트렌치(350)을 채우고, n형 다결정 실리콘을 포함할 수 있다.
도 10을 참고하면, 제1 게이트 물질층(610a)의 일부를 식각하여 제1 게이트(610)를 형성한다. 제1 게이트(610)는 트렌치(350)의 측면에서 하부면 까지 연장되어 위치한다. 이 때, 제1 게이트(610)는 하부면 및 측면에 위치하는 게이트 절연막(500)과 접촉한다.
이 후, 도 9에 도시한 바와 같이, 제1 게이트(610) 위에 제2 게이트(620)를 형성한 후, 나머지 구성 요소의 제조 방법은 도 1에 따른 반도체 소자의 제조 방법과 동일하다.
도 11은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), p형 영역(300), n+ 형 영역(400), 게이트(600), p+ 형 영역(700), 소스 전극(900) 및 드레인 전극(950)을 포함한다. 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
기판(100)의 제1면에 n- 형층(200)이 위치하고, p형 영역(300)은 n- 형층(200) 위에 위치한다. n+ 형 영역(400) 및 p+ 형 영역(700)은 p형 영역(300) 위에 위치한다. 여기서, p+ 형 영역(700)의 두께는 n+ 형 영역(400)의 두께보다 두꺼울 수 있다.
n- 형층(200), p형 영역(300) 및 n+ 형 영역(400) 위에 게이트 절연막(500)이 위치하고, 게이트 절연막(500) 위에 게이트(600)가 위치한다.
게이트(600)는 제1 게이트(610) 및 제2 게이트(620)를 포함한다. 제1 게이트(610)의 하부면은 게이트 절연막(500)과 접촉하고, 제2 게이트(620)는 제1 게이트(610) 위에 위치하며, 제1 게이트(610)와 접촉한다. 제1 게이트(610)와 제2 게이트(620)의 측면 경계는 동일할 수 있다.
제1 게이트(610)는 n형 다결정 실리콘(poly-crystalline silicon)을 포함하고, 제2 게이트(620)는 p형 다결정 실리콘을 포함한다. 이에, 게이트(600)는 PN 접합부(J)를 포함한다. PN 접합부(J)는 제1 게이트(610)와 제2 게이트(620)가 접촉하는 면에 형성된다.
게이트(600) 위에 산화막(800)이 위치한다. 산화막(800)은 게이트(600)의 측면을 덮고 있다. 즉, 산화막(800)은 제2 게이트(620) 위에 위치하며, 제1 게이트(610) 및 제2 게이트(620)의 측면을 덮고 있다. 산화막(800)은 산화 실리콘(SiO2)를 포함할 수 있다.
n+ 형 영역(400), p+ 형 영역(700) 및 산화막(800) 위에 소스 전극(900)이 위치하고, 기판(100)의 제2면에 드레인 전극(950)이 위치한다. 여기서, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다. 소스 전극(900) 및 드레인 전극(950)은 오믹(Ohmic) 금속을 포함할 수 있다.
이와 같이, 게이트(600)가 PN 접합부(J)를 포함함에 따라, 반도체 소자의 오프(off) 상태에서 전계가 게이트 절연막(500)과 게이트(600)의 PN 접합부(J)에 분산된다. 이에 따라, 게이트 절연막(500)에 인가되는 전계가 완화되어 반도체 소자의 항복 전압이 향상될 수 있다. 또한, 게이트 절연막(500)에 인가되는 전계가 완화됨에 따라, 게이트 절연막(500)의 내구성이 향상될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 12를 참고하면, 도 11에 따른 반도체 소자와 비교할 때, 게이트(600)의 구조만 다를 뿐, 나머지 구조는 동일하다. 이에 동일한 구조에 대한 설명은 생략한다.
n- 형층(200), p형 영역(300) 및 n+ 형 영역(400) 위에 게이트 절연막(500)이 위치하고, 게이트 절연막(500) 위에 게이트(600)가 위치한다.
게이트(600)는 제1 게이트(610) 및 제2 게이트(620)를 포함한다. 제1 게이트(610)의 하부면은 게이트 절연막(500)과 접촉하고, 제2 게이트(620)는 제1 게이트(610) 위에 위치하며, 제1 게이트(610)와 접촉한다. 또한, 제2 게이트(620)는 제1 게이트(610)의 측면을 덮고 있으며, 게이트 절연막(500)과 접촉한다.
게이트(600) 위에 산화막(800)이 위치한다. 산화막(800)은 게이트(600)의 측면을 덮고 있다. 즉, 산화막(800)은 제2 게이트(620) 위에 위치하며, 제2 게이트(620)의 측면을 덮고 있다. 산화막(800)은 산화 실리콘(SiO2)를 포함할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 기판 200: n- 형 에피층
300: p형 영역 350: 트렌치
400: n+ 형 영역 500: 게이트 절연막
600: 게이트 610: 제1 게이트
620: 제2 게이트 700: p+ 형 영역
900: 소스 전극 950: 드레인 전극

Claims (20)

  1. 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층 위에 위치하는 p형 영역,
    상기 p형 영역 위에 위치하는 n+ 형 영역,
    상기 n- 형층 위에 위치하는 트렌치,
    상기 트렌치 내에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하여 상기 트렌치를 채우는 게이트,
    상기 게이트 위에 위치하는 산화막,
    상기 산화막 및 상기 n+ 형 영역 위에 위치하는 소스 전극, 그리고
    상기 기판의 제2면에 위치하는 드레인 전극을 포함하고,
    상기 게이트는 PN 접합부를 포함하고,
    상기 게이트는 제1 게이트 및 상기 제1 게이트 위에 위치하는 제2 게이트를 포함하고,
    상기 제1 게이트는 n형 다결정 실리콘을 포함하고,
    상기 제2 게이트는 p형 다결정 실리콘을 포함하고,
    상기 제1 게이트와 상기 제2 게이트는 서로 접촉하고,
    상기 PN 접합부는 상기 트렌치 내에서 상기 제1 게이트와 상기 제2 게이트가 접촉하는 면에 형성되는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제1항에서,
    상기 제1 게이트와 상기 제2 게이트의 측면 경계는 동일한 반도체 소자.
  5. 제1항에서,
    상기 제2 게이트는 상기 제1 게이트의 측면을 덮고 있는 반도체 소자.
  6. 제1항에서,
    상기 제1 게이트는 상기 트렌치의 하부면에 위치하는 상기 게이트 절연막과 접촉하는 반도체 소자.
  7. 제6항에서,
    상기 제1 게이트의 상부면의 연장선은 상기 p형 영역의 하부면보다 아래에 위치하는 반도체 소자.
  8. 제6항에서,
    상기 제1 게이트는 상기 트렌치의 측면에서 하부면까지 연장되어 위치하는 반도체 소자.
  9. 제8항에서,
    상기 제1 게이트는 상기 트렌치의 하부면 및 측면에 위치하는 상기 게이트 절연막과 접촉하는 반도체 소자.
  10. 제1항에서,
    상기 p형 영역 위에 위치하며, 상기 트렌치의 측면과 이격되는 p+ 형 영역을 더 포함하는 반도체 소자.
  11. 제1항에서,
    상기 기판은 n+ 형 탄화 규소 기판인 반도체 소자.
  12. 기판의 제1면에 n- 형층, p형 영역 및 n+ 형 영역을 차례로 형성하는 단계,
    상기 n- 형층, 상기 p형 영역 및 상기 n+ 형 영역을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치 내에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 상기 트렌치를 채우도록 게이트를 형성하는 단계,
    상기 게이트 위에 산화막을 형성하는 단계,
    상기 산화막 및 상기 n+ 형 영역 위에 소스 전극을 형성하는 단계, 그리고
    상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고,
    상기 게이트는 PN 접합부를 포함하고,
    상기 게이트는 제1 게이트 및 상기 제1 게이트 위에 위치하는 제2 게이트를 포함하고,
    상기 제1 게이트는 n형 다결정 실리콘을 포함하고,
    상기 제2 게이트는 p형 다결정 실리콘을 포함하고,
    상기 제1 게이트와 상기 제2 게이트는 서로 접촉하고,
    상기 PN 접합부는 상기 트렌치 내에서 상기 제1 게이트와 상기 제2 게이트가 접촉하는 면에 형성되는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 게이트를 형성하는 단계는
    상기 게이트 절연막 위에 게이트 물질층을 형성하는 단계,
    상기 게이트 물질층을 식각하여 상기 제1 게이트를 형성하는 단계, 그리고
    상기 제1 게이트 위에 상기 제2 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  14. 삭제
  15. 제13항에서,
    상기 제1 게이트는 상기 트렌치의 하부면에 위치하는 상기 게이트 절연막과 접촉하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 제1 게이트의 상부면의 연장선은 상기 p형 영역의 하부면보다 아래에 위치하는 반도체 소자의 제조 방법.
  17. 제13항에서,
    상기 제1 게이트는 상기 트렌치의 측면에서 하부면까지 연장되어 위치하는 반도체 소자의 제조 방법.
  18. 제17항에서,
    상기 제1 게이트는 상기 트렌치의 하부면 및 측면에 위치하는 상기 게이트 절연막과 접촉하는 반도체 소자의 제조 방법.
  19. 제12항에서,
    상기 p형 영역 위에 위치하며, 상기 트렌치의 측면과 이격되는 p+ 형 영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  20. 제12항에서,
    상기 기판은 n+ 형 탄화 규소 기판인 반도체 소자의 제조 방법.
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