DE102018131139A1 - Halbleitervorrichtung und verfahren zum herstellen derselben - Google Patents

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Kia Corp
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Hyundai Motor Co
Kia Motors Corp
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Abstract

Eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung weist auf: eine n-Epitaxieschicht (200), die auf einer ersten Oberfläche eines Substrats (100) ausgebildet ist; einen p-Bereich (300), der auf der n-Epitaxieschicht (200) ausgebildet ist, einen n-Bereich (400), der auf dem p-Bereich (300) ausgebildet ist; ein Gate (600), das auf der n-Epitaxieschicht (200) ausgebildet ist; einen Oxidfilm (800), der auf dem Gate (600) ausgebildet ist; eine Sourceelektrode (900), die auf dem Oxidfilm (800) und dem n+-Bereich (400) ausgebildet ist; und eine Drainelektrode (950), die auf einer zweiten Oberfläche des Substrats (100) ausgebildet ist. Das Gate (600) weist einen pn-Übergang (J) auf.

Description

  • QUERVERWEIS AUF BEZOGENE ANMELDUNG
  • Diese Anmeldung beansprucht die Priorität der koreanischen Patentanmeldung Nummer 10-2018-0118905 , eingereicht beim koreanischen Patentamt am 5. Oktober 2018, welche durch Bezugnahme hierin aufgenommen ist.
  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung und ein Verfahren zum Herstellen derselben.
  • HINTERGRUND
  • Eine Leistungshalbleitervorrichtung benötigt insbesondere einen niedrigen Betriebswiderstand (englisch: on resistance) oder eine niedrige Sättigungsspannung, damit ein sehr großer Strom fließen kann und damit ein Energieverlust in einem elektrisch leitenden Zustand verringert wird. Ferner wird bei der Leistungshalbleitervorrichtung als wesentliche Eigenschaft eine hohe Durchbruchspannung benötigt, durch welche die Leistungshalbleitervorrichtung bezüglich einer rückwärts gerichteten hohen Spannung eines pn-Übergangs widerstandsfähig ist, die an beide Enden der Leistungshalbleitervorrichtung in einem ausgeschalteten Zustand oder in dem Moment des Ausschaltens eines Schalters angelegt wird.
  • Unter den Leistungshalbleitervorrichtungen ist allgemein ein Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) ein am häufigsten verwendeter Transistor in digitalen Schaltkreisen und analogen Schaltkreisen.
  • Gleichzeitig, um den Betriebswiderstand zu verringern und eine Stromdichte zu vergrößern, wird ein Graben-Gate(engl.: trench gate)-MOSFET, bei dem ein JFET-Bereich eines Flach-Gate(engl.: flat gate)-MOSFETs entfernt wird, entwickelt.
  • Im Falle des Graben-Gate-MOSFETs, nachdem ein Graben ausgebildet ist, wird eine Gate-Isolationsschicht auf einer Grundfläche und einer Seitenfläche des Grabens ausgebildet. In diesem Fall ist ein elektrisches Feld an der Gate-Isolationsschicht, die an einer Ecke des Grabens ausgebildet ist, konzentriert, weshalb die Gate-Isolationsschicht während des Betriebs einer Halbleitervorrichtung brechen kann.
  • Die vorstehende Information, die in diesem Hintergrundabschnitt offenbart ist, dient lediglich zum Verbessern des Verständnisses des Hintergrunds der Erfindung und kann daher Informationen enthalten, die nicht zum Stand der Technik gehören, der in diesem Land einem zuständigen Fachmann auf diesem Gebiet bereits bekannt ist.
  • KURZE BESCHREIBUNG
  • Die vorliegende Erfindung wurde gemacht in dem Bemühen, ein elektrisches Feld abzuschwächen, das an einer Gate-Isolationsschicht in einem Graben-Gate-Metall-Oxid-Halbleiter-Feldeffekttransistor (MOSFET) konzentriert ist. Eine beispielhafte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit. Eine n--Epitaxieschicht wird auf einer ersten Oberfläche eines Substrats ausgebildet. Ein p-Bereich wird auf der n--Epitaxieschicht ausgebildet. Ein n+-Bereich wird auf dem p-Bereich ausgebildet. Ein Gate wird auf der n--Epitaxieschicht ausgebildet. Ein Oxidfilm wird auf dem Gate ausgebildet. Eine Sourceelektrode wird auf dem Oxidfilm und dem n+-Bereich ausgebildet. Eine Drainelektrode wird auf einer zweiten Oberfläche des Substrats ausgebildet. Das Gate weist einen Abschnitt mit einem pn-Übergang auf.
  • Das Gate kann ein erstes Gate und ein zweites Gate, das auf dem ersten Gate angeordnet ist, aufweisen, wobei das erste Gate n-polykristallines Silizium aufweisen kann und das zweite Gate p-polykristallines Silizium aufweisen kann.
  • Das erste Gate kann in Kontakt mit dem zweiten Gate sein und der Abschnitt mit dem pn-Übergang kann auf einer Oberfläche angeordnet sein, auf der das erste Gate mit dem zweiten Gate in Kontakt ist.
  • Eine Grenze einer Seitenfläche des ersten Gates kann die gleiche sein wie eine Grenze einer Seitenfläche des zweiten Gates.
  • Das zweite Gate kann eine Seitenfläche des ersten Gates bedecken.
  • Die Halbleitervorrichtung kann ferner aufweisen: einen Graben, der in der n--Schicht ausgebildet ist; und eine Gate-Isolationsschicht, die in dem Graben ausgebildet ist, in dem das erste Gate in Kontakt mit der Gate-Isolationsschicht sein kann, die in einer niedrigeren Schicht des Grabens ausgebildet ist.
  • Eine Verlängerung einer oberen Oberfläche des ersten Gates kann sich unterhalb einer unteren Oberfläche des p-Bereichs erstrecken.
  • Das erste Gate kann so ausgebildet werden, dass es sich von einer Seitenfläche zu einer Grundfläche des Grabens erstreckt.
  • Das erste Gate kann in Kontakt mit der Gate-Isolationsschicht sein, die auf der Grundfläche und der Seitenfläche des Grabens ausgebildet ist.
  • Die Halbleitervorrichtung kann ferner einen p+-Bereich aufweisen, der auf dem p-Bereich ausgebildet ist und der von der Seitenfläche des Grabens beabstandet ist.
  • Das Substrat kann ein n+-Siliziumcarbid-Substrat sein.
  • Eine andere beispielhafte Ausführungsform der vorliegenden Erfindung stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, das Verfahren aufweisend: sequenzielles Ausbilden einer n--Epitaxieschicht, eines p-Bereichs und eines n+-Bereichs auf einer ersten Oberfläche eines Substrats; Ausbilden eines Grabens mittels Ätzens der n--Epitaxieschicht, des p-Bereichs und des n+-Bereichs; Ausbilden einer Gate-Isolationsschicht in dem Graben; Ausbilden eines Gates auf der Gate-Isolationsschicht; Ausbilden eines Oxidfilms auf dem Gate; Ausbilden einer Sourceelektrode, die auf dem Oxidfilm und dem n+-Bereich ausgebildet ist; und Ausbilden einer Drainelektrode, die auf einer zweiten Oberfläche des Substrats ausgebildet ist, wobei das Gate einen Abschnitt mit einem pn-Übergang aufweist.
  • Das Ausbilden des Gates kann aufweisen: Ausbilden einer Gate-Materialschicht auf der Gate-Isolationsschicht; Ausbilden eines ersten Gates mittels Ätzens der Gate-Materialschicht; und Ausbilden eines zweiten Gates auf dem ersten Gate.
  • Gemäß den beispielhaften Ausführungsformen der vorliegenden Erfindung weist das Gate, das in dem Graben ausgebildet ist, den pn-Übergang auf, so dass es möglich ist, ein elektrisches Feld abzuschwächen, das an der Gate-Isolationsschicht konzentriert ist.
  • Dementsprechend kann eine Durchbruchsspannung der Halbleitervorrichtung verbessert werden.
  • Ferner kann eine Haltbarkeit der Gate-Isolationsschicht aufgrund der Abschwächung des elektrischen Feldes, das an der Gate-Isolationsschicht konzentriert ist, verbessert werden.
  • Figurenliste
    • 1 ist ein Diagramm, das schematisch ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
    • 2 ist ein Diagramm, das schematisch einen Aus-Zustand der Halbleitervorrichtung gemäß 1 veranschaulicht.
    • 3 ist ein Diagramm, das schematisch einen An-Zustand der Halbleitervorrichtung gemäß 1 veranschaulicht.
    • 4 bis 8 sind Diagramme, die schematisch ein Beispiel eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß 1 veranschaulichen.
    • 9 ist ein Diagramm, das schematisch ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
    • 10 ist ein Diagramm, das schematisch ein Beispiel eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß 9 veranschaulicht.
    • 11 ist ein Diagramm, das schematisch ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
    • 12 ist ein Diagramm, das schematisch ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • DETAILLIERTE BESCHREIBUNG VON ANSCHAULICHEN AUSFÜHRUNGSFORMEN
  • Bei der folgenden detaillierten Beschreibung werden nur bestimmte beispielhafte Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben, einfach auf Wege der Veranschaulichung. Wie die Fachmänner auf diesem Gebiet realisieren werden, können die beschriebenen Ausführungsformen auf verschiedene unterschiedliche Arten modifiziert werden, ohne vom Geiste oder Umfang der vorliegenden Erfindung abzuweichen.
  • Die Zeichnungen und die Beschreibung sollten in ihrer Natur als veranschaulichend angesehen werden und nicht beschränkend, und gleiche Bezugszeichen kennzeichnen gleiche Elemente über die Beschreibung hinweg.
  • Zusätzlich sind die Größen und Dicken der Konfigurationen, die in den Zeichnungen gezeigt sind, zum Verständnis und der einfachen Beschreibung willkürlich gezeigt, aber die vorliegende Erfindung ist nicht darauf beschränkt. In den Zeichnungen sind die Dicken von Schichten, Filmen, Paneelen, Bereichen etc. aus Gründen der Klarheit übertrieben dargestellt. In den Zeichnungen sind zum Verständnis und zur einfachen Beschreibung die Dicken von einigen Schichten und Bereichen übertrieben dargestellt.
  • Ferner ist es zu verstehen, dass, wenn auf ein Element, wie beispielsweise eine Schicht, einen Film, einen Bereich oder ein Substrat derart Bezug genommen wird, dass es „auf“ einem anderen Element ist, kann es direkt auf dem anderen Element sein oder es können Elemente dazwischen vorhanden sein. Im Unterschied dazu, wenn auf ein Element derart Bezug genommen wird, dass es „direkt auf“ einem anderen Element ist, sind keine Elemente dazwischen vorhanden. Ferner bedeutet das Wort „auf“ oder „über“ einem Abschnitt, der als Bezug dient, dass es auf oder unter dem Abschnitt, der als Referenz dient, angeordnet ist, aber bedeutet nicht unbedingt, dass es „auf“ oder „über“ basierend auf einer Richtung, die der Richtung der Schwerkraft entgegengesetzt ist, ist.
  • Zusätzlich, sofern nicht ausdrücklich anders beschrieben, sind die Wörter „aufweisen“ und Variationen davon, wie beispielsweise „weist auf“ oder „aufweisend“, so zu verstehen, dass sie das Einschließen des genannten Elements implizieren, jedoch nicht das Ausschließen irgendwelcher anderen Elemente.
  • Ferner bezeichnet über die Beschreibung hinweg „auf der Ebene“ den Fall, in dem ein gemeinter Abschnitt von oben betrachtet wird, und „Querschnittsansicht“ bezeichnet den Fall, in dem ein Querschnitt eines gemeinten Abschnitts, der erhalten wird mittels vertikalen Schneidens des gemeinten Abschnitts, von der Seite betrachtet wird.
  • 1 ist ein Diagramm, das schematisch ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • Bezugnehmend auf 1 weist eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung auf: ein Substrat 100, eine n--Schicht 200, einen p-Bereich 300, einen Graben 350, einen n+-Bereich 400, ein Gate 600, einen p+-Bereich 700, eine Sourceelektrode 900 und eine Drainelektrode 950.
  • Das Substrat 100 kann ein n+-Siliziumcarbid-Substrat sein.
  • Die n-Schicht 200 ist auf einer ersten Oberfläche des Substrats 100 ausgebildet und der p--Bereich 300 ist auf der n-Schicht 200 ausgebildet. Der n+-Bereich 400 und der p+-Bereich 700 sind auf dem p-Bereich 300 ausgebildet. Hierbei kann eine Dicke des p+-Bereichs 700 größer sein als eine Dicke des n+-Bereichs 400.
  • Der Graben 350 durchdringt den p-Bereich 300 und den n+-Bereich und ist auf der n--Schicht 200 ausgebildet. Dementsprechend sind der p-Bereich 300 und der n+-Bereich auf einer Seitenfläche des Grabens 350 ausgebildet. Der p+-Bereich 700 ist von der Seitenfläche des Grabens 350 beabstandet und der n+-Bereich ist zwischen dem p+-Bereich 700 und der Seitenfläche des Grabens 350 ausgebildet.
  • Eine Gate-Isolationsschicht 500 ist in dem Graben 350 ausgebildet. Die Gate-Isolationsschicht 500 kann Siliziumdioxid (SiO2) aufweisen.
  • Das Gate 600 ist auf der Gate-Isolationsschicht 500 ausgebildet. Der Graben 350 kann mit dem Gate 600 gefüllt sein und ein Teil des Gates 600 kann von dem Graben 350 nach außen vorstehen.
  • Das Gate 600 weist ein erstes Gate 610 und ein zweites Gate 620 auf. Das erste Gate 610 ist in Kontakt mit der Gate-Isolationsschicht 500, die auf einer Grundfläche des Grabens 350 ausgebildet ist, und das zweite Gate 620 ist auf dem ersten Gate 610 ausgebildet und ist in Kontakt mit dem ersten Gate 610. Ein Teil des zweiten Gates 620 kann von dem Graben 350 nach außen vorstehen. In diesem Fall kann eine Verlängerung einer oberen Oberfläche des ersten Gates 610 unterhalb einer unteren Oberfläche des p-Bereichs 300 verlaufen, um nicht eine Schwellenwertspannung zu beeinflussen, die von dem p-Bereich 300, der Gate-Isolationsschicht 500 und dem zweiten Gate 620 bestimmt wird.
  • Das erste Gate 610 weist n-polykristallines Silizium auf und das zweite Gate 620 weist p-polykristallines Silizium auf. Dementsprechend weist das Gate 600 einen pn-Übergang J auf. Der pn-Übergang J ist in dem Graben 350 ausgebildet und ist an einer Oberfläche ausgebildet, an der das erste Gate 610 mit dem zweiten Gate 620 in Kontakt ist.
  • Ein Oxidfilm 800 ist auf dem Gate 600 ausgebildet. Der Oxidfilm 800 bedeckt eine Seitenfläche des hervorstehenden Gates 600. D.h., dass der Oxidfilm 800 auf dem zweiten Gate 620 ausgebildet ist und eine Seitenfläche des zweiten Gates 620 bedeckt. Der Oxidfilm 800 kann Siliziumdioxid (Si02) aufweisen.
  • Eine Sourceelektrode 900 ist auf dem n+-Bereich 400, dem p+-Bereich 700 und dem Oxidfilm 800 ausgebildet und eine Drainelektrode 950 ist auf einer zweiten Oberfläche des Substrats 100 ausgebildet. Hierbei kennzeichnet die zweite Oberfläche des Substrats 100 eine Oberfläche, die von der ersten Oberfläche des Substrats 100 abgewandt ist. Die Sourceelektrode 900 und die Drainelektrode 950 können ohmsches Metall aufweisen.
  • Wie im Vorhergehenden beschrieben weist das Gate 600 in dem Graben 350 den pn-Übergang J auf, so dass ein elektrisches Feld auf die Gate-Isolationsschicht 500 und den pn-Übergang J des Gates 600 in einem Aus-Zustand der Halbleitervorrichtung verteilt ist. Dementsprechend wird das elektrische Feld, das bei der Gate-Isolationsschicht 500 ist, abgeschwächt, so dass eine Durchbruchspannung der Halbleitervorrichtung verbessert werden kann. Ferner, in Übereinstimmung mit der Abschwächung des elektrischen Feldes, das bei der Gate-Isolationsschicht 500 ist, kann eine Haltbarkeit der Gate-Isolationsschicht 500 verbessert werden.
  • Nun wird eine Funktion der Halbleitervorrichtung gemäß 1 mit Bezug zu den 2 und 3 beschrieben.
  • Die 2 und 3 sind Diagramme, die schematisch eine Funktion der Halbleitervorrichtung gemäß 1 veranschaulichen.
  • 2 ist ein Diagramm, das schematisch einen Aus-Zustand der Halbleitervorrichtung gemäß 1 veranschaulicht. 3 ist ein Diagramm, das schematisch einen An-Zustand der Halbleitervorrichtung gemäß 1 veranschaulicht.
  • Der Aus-Zustand der Halbleitervorrichtung besteht unter einer im Folgenden beschriebenen Bedingung. V GS < V TH , V DS ≥ oV
    Figure DE102018131139A1_0001
  • Der An-Zustand der Halbleitervorrichtung besteht unter einer im Folgenden beschriebenen Bedingung. V GS ≥ V TH , V DS > oV
    Figure DE102018131139A1_0002
  • Hierbei ist VTH eine Schwellenwertspannung des MOSFETs, und VGS ist VG - VS, und VDS ist VD - VS. VG ist eine Spannung, die an einem Gate angelegt wird, VD ist eine Spannung, die an einer Drainelektrode angelegt wird, und VS ist eine Spannung, die an einer Sourceelektrode angelegt wird.
  • Bezugnehmend auf 2 ist in dem Aus-Zustand der Halbleitervorrichtung eine verarmte Schicht 50 so ausgebildet, dass sie die n--Schicht 200 beinahe vollständig bedeckt, sodass ein Strompfad blockiert ist. Die verarmte Schicht 50 umgibt die Grundfläche und die Ecke des Grabens 350. In dem Aus-Zustand der Halbleitervorrichtung wird ein elektrisches Feld in dem Gate 600 und dem p-Bereich 300 mittels einer Spannung, die an die Drainelektrode 950 angelegt wird, erzeugt und der pn-Übergang J, der in dem Gate 600 ist, verteilt das elektrische Feld, so dass ein kleines elektrisches Feld an der Gate-Isolationsschicht 500 angelegt ist.
  • Wie im Vorhergehenden beschrieben ist das elektrische Feld, das an der Gate-Isolationsschicht 500 angelegt ist (beispielsweise das sich bei der Gate-Isolationsschicht 500 befindet), abgeschwächt, so dass eine Durchbruchspannung der Halbleitervorrichtung verbessert sein kann. Ferner, in Übereinstimmung mit der Abschwächung des elektrischen Feldes, das bei einer Spannung, die geringer ist als die Durchbruchspannung, an der Gate-Isolationsschicht 500 angelegt ist, kann die Haltbarkeit der Gate-Isolationsschicht 500 verbessert sein.
  • Bezugnehmend auf 3 ist in dem An-Zustand der Halbleitervorrichtung die verarmte Schicht 50 in der n--Schicht 200 ausgebildet, die unter dem p-Bereich 300 ausgebildet ist. Die verarmte Schicht 50 ist nicht in der n--Schicht 200 benachbart zu der Seitenfläche des Grabens 350 ausgebildet und ein Kanal ist in dem p-Bereich 300 benachbart zu der Seitenfläche des Grabens 350 ausgebildet, so dass ein Strompfad gebildet ist. D.h., in dem An-Zustand der Halbleitervorrichtung bewegen sich Elektronen (e-), die von der Sourceelektrode 900 emittiert werden, zu der Drainelektrode 950 durch den n+-Bereich 400, den p-Bereich 300 und die n--Schicht 200.
  • Nun wird mit Bezug zu Tabelle 1 ein Vergleich zwischen den Eigenschaften der Halbleitervorrichtung gemäß der vorliegenden beispielhaften Ausführungsform und den Eigenschaften einer herkömmlichen Halbleitervorrichtung beschrieben.
  • Tabelle 1 präsentiert Simulationsergebnisse der Halbleitervorrichtung gemäß der vorliegenden beispielhaften Ausführungsform und einer herkömmlichen Halbleitervorrichtung.
  • Das Vergleichsbeispiel 1 ist eine herkömmliche Graben-Gate(engl.: trench gate)-MOSFET-Vorrichtung, bei welcher ein Gate keinen pn-Übergang aufweist. Beispiel 1 ist die Halbleitervorrichtung gemäß 1.
  • In Tabelle 1 werden Durchbruchspannungen der Halbleitervorrichtung gemäß Beispiel 1 und der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1 bei nahezu der gleichen Stromdichte miteinander verglichen. (Tabelle 1)
    Durchbruchspannung Stromdichte
    (V) (A/cm2)
    Vergleichsbeispiel 1 858 875
    Beispiel 1 1230 871
  • Bezugnehmend auf Tabelle 1 ist die Durchbruchspannung der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1858 V und die Durchbruchspannung der Halbleitervorrichtung gemäß dem Beispiel 1 ist 1230 V. D.h., es ist zu sehen, dass die Durchbruchspannung der Halbleitervorrichtung gemäß dem Beispiel 1 um 43,4 % gestiegen ist verglichen mit der Durchbruchspannung der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1.
  • Nun wird ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß 1 mit Bezug zu den 4 und 8, und 1 beschrieben.
  • Die 4 bis 8 sind Diagramme, die ein Beispiel eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß 1 schematisch veranschaulichen.
  • Bezugnehmend auf 4 wird das Substrat 100 vorbereitet und die n-Schicht 200 wird auf der ersten Oberfläche des Substrats 100 ausgebildet. Die n--Schicht 200 wird auf der ersten Oberfläche des Substrats 100 mittels epitaktischen Wachstums ausgebildet. Hierbei kann das Substrat 100 ein n+-Siliziumcarbid-Substrat sein.
  • Bezugnehmend auf 5 wird der p-Bereich 300 auf der n-Schicht 200 ausgebildet und der n+-Bereich 400 wird auf dem p-Bereich 300 ausgebildet. Der p-Bereich 300 kann ausgebildet werden mittels Injizierens von p-Ionen, wie beispielsweise Bohr (B), Aluminium (Al), Gallium (Ga) und/oder Indium (In), in die n--Schicht 200 und der n+-Bereich 400 kann ausgebildet werden mittels Injizierens von n-Ionen, wie beispielsweise Stickstoff (N), Phosphor (P), Arsen (As) und/oder Antimon (Sb), in den p-Bereich 300.
  • Jedoch ist die vorliegende Erfindung nicht darauf beschränkt und der p-Bereich 300 ist auf der n--Schicht 200 mittels epitaktischen Wachstums ausgebildet und der n+-Bereich 400 kann auch auf dem p-Bereich 300 mittels epitaktischen Wachstums ausgebildet sein.
  • Bezugnehmend auf 6 wird der Graben 350 mittels Ätzens des n+-Bereichs 400, des p-Bereichs 300 und der n-Schicht 200 ausgebildet. Der Graben 350 durchdringt den p-Bereich 300 und dem n+-Bereich und ist in der n-Schicht 200 ausgebildet.
  • Als nächstes wird die Gate-Isolationsschicht 500 in dem Graben 350 ausgebildet und eine erste Gate-Materialschicht 610a wird auf der Gate-Isolationsschicht 500 ausgebildet. Der Graben 350 wird mit der ersten Gate-Materialschicht 610a gefüllt und die erste Gate-Materialschicht 610a kann n-polykristallines Silizium aufweisen.
  • Bezugnehmend auf 7 wird das erste Gate 610 mittels Ätzens eines Teils der ersten Gate-Materialschicht 610a gebildet. Das erste Gate 610 wird auf der Gate-Isolationsschicht 500 ausgebildet, die auf der Grundfläche des Grabens 350 ausgebildet ist. In diesem Fall kann eine Verlängerung der oberen Oberfläche der ersten Gateelektrode 610 unterhalb der unteren Oberfläche des p-Bereichs 300 liegen.
  • Bezugnehmend auf 8 wird das Gate 600 mittels Ausbildens des zweiten Gates 620 auf dem ersten Gate 610 ausgebildet. Das zweite Gate 620 ist in Kontakt mit dem ersten Gate 610 und weist p-polykristallines Silizium auf. Dementsprechend weist das Gate 600 den pn-Übergang J auf. Der pn-Übergang J ist in dem Graben 350 ausgebildet und ist an einer Fläche gebildet, an der das erste Gate 610 in Kontakt mit dem zweiten Gate 620 ist.
  • Der Graben 350 kann mit dem Gate 600 gefüllt werden und ein Teil des Gates 600 kann von dem Graben 350 nach außen vorstehen.
  • Als nächstes werden p-Ionen, wie beispielsweise Bohr (B), Aluminium (AL), Gallium (Ga) und Indium (In) in den n+-Bereich 400 und den p-Bereich 300 injiziert, so dass der p+-Bereich 700 gebildet wird. Der p+-Bereich 700 ist von der Seitenfläche des Grabens 300 beabstandet. Eine Konzentration der p-Ionen, die in dem p+-Bereich 700 enthalten sind, ist größer als eine Konzentration der p-Ionen, die in dem p-Bereich 300 enthalten sind.
  • Als nächstes wird ein Oxidfilm auf dem Gate 600 ausgebildet. Der Oxidfilm 800 kann eine Seitenfläche des vorstehenden Gates 600 bedecken.
  • Bezugnehmend auf 1 wird die Sourceelektrode 900 auf dem n+-Bereich 400, dem p+-Bereich 700 und dem Oxidfilm 800 ausgebildet und die Drainelektrode 950 wird auf der zweiten Oberfläche des Substrats 100 ausgebildet.
  • Nun wird eine Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung mit Bezug zu den 9 bis 11 beschrieben.
  • 9 ist ein Diagramm, das ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer anderen beispielhaften Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht.
  • Bezugnehmend auf 9 unterscheidet sich die Halbleitervorrichtung von der Halbleitervorrichtung gemäß 1 lediglich in einer Struktur eines Gates 600, aber die übrigen Strukturen sind die gleichen wie die bei der Halbleitervorrichtung gemäß 1. Dementsprechend wird die Beschreibung der gleichen Strukturen weggelassen.
  • Eine Gate-Isolationsschicht 500 ist in einem Graben 350 ausgebildet und ein Gate 600 ist auf der Gate-Isolationsschicht 500 ausgebildet. Der Graben 350 kann mit dem Gate 600 gefüllt sein und ein Teil des Gates 600 kann von dem Graben 350 nach außen vorstehen.
  • Das Gate 600 weist ein erstes Gate 610 und ein zweites Gate 620 auf. Das erste Gate 610 ist so ausgebildet, dass es sich von einer Seitenfläche zu einer Grundfläche des Grabens 350 erstreckt, und das zweite Gate ist auf dem ersten Gate 610 ausgebildet und ist in Kontakt mit dem ersten Gate 610. Ein Teil des zweiten Gates 620 kann von dem Graben 350 nach außen vorstehen. In diesem Fall ist das erste Gate 610 in Kontakt mit der Gate-Isolationsschicht 500, die auf der Grundfläche und der Seitenfläche des Grabens 350 ausgebildet ist. Ferner kann ein Teil des ersten Gates 610 zusammen mit dem zweiten Gate 620 von dem Graben 350 nach außen vorstehen.
  • Das erste Gate 610 weist n-polykristallines Silizium auf und das zweite Gate 620 weist p-polykristallines Silizium auf. Dementsprechend weist das Gate 600 einen pn-Übergang J auf. Der pn-Übergang J ist in dem Graben 350 ausgebildet und ist an einer Fläche ausgebildet, an der das erste Gate 610 mit dem zweiten Gate 620 in Kontakt ist.
  • Nun wird mit Bezug zu Tabelle 2 ein Vergleich der Eigenschaften der Halbleitervorrichtung gemäß der vorliegenden beispielhaften Ausführungsform mit den Eigenschaften einer herkömmlichen Halbleitervorrichtung beschrieben.
  • Tabelle 2 präsentiert Simulationsergebnisse der Halbleitervorrichtung gemäß der vorliegenden beispielhaften Ausführungsform und einer herkömmlichen Halbleitervorrichtung.
  • Das Vergleichsbeispiel 1 ist eine herkömmliche Graben-Gate-MOSFET-Vorrichtung, bei der ein Gate keinen pn-Übergang J aufweist. Beispiel 2 ist die Halbleitervorrichtung gemäß 9.
  • In Tabelle 2 werden Durchbruchspannungen der Halbleitervorrichtung gemäß Beispiel 2 und der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1 bei nahezu gleiche Stromdichte miteinander verglichen. (Tabelle 2)
    Durchbruchspannung Stromdichte
    (V) (A/cm2)
    Vergleichsbeispiel 1 858 875
    Beispiel 2 1098 871
  • Bezugnehmend auf Tabelle 2 ist die Durchbruchspannung der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1858 V und die Durchbruchspannung der Halbleitervorrichtung gemäß Beispiel 2 ist 1098 V. D.h., es kann gesehen werden, dass die Durchbruchspannung der Halbleitervorrichtung gemäß Beispiel 2 um 28, 0 % ansteigt verglichen mit der Durchbruchspannung der Halbleitervorrichtung gemäß dem Vergleichsbeispiel 1.
  • Nun wird mit Bezug zu den 10, 9 und 6 ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß 9 beschrieben.
  • 10 ist ein Diagramm, das ein Beispiel eines Verfahrens zum Herstellen der Halbleitervorrichtung gemäß 9 schematisch veranschaulicht.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung gemäß 9 unterscheidet sich von dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß 1 lediglich bezüglich des Schritts des Ausbildens des Gates 600, aber die restlichen Schritte sind die gleichen wie bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß 1. Dementsprechend wird die Beschreibung der gleichen Schritte weggelassen.
  • Wie in 6 veranschaulicht wird der Graben 350 mittels Ätzens des n+-Bereichs 400, des p-Bereichs 300 und der n-Schicht 200 ausgebildet, die Gate-Isolationsschicht 500 wird in dem Graben 350 ausgebildet und dann wird die erste Gate-Materialschicht 610a auf der Gate-Isolationsschicht 500 ausgebildet. Der Graben 350 wird mit dem ersten Gate-Material 610a gefüllt und die erste Gate-Materialschicht 610a kann n-polykristallines Silizium aufweisen.
  • Bezugnehmend auf 10 wird das erste Gate 610 mittels Ätzens eines Teils der ersten Gate-Materialschicht 610a ausgebildet. Das erste Gate 610 wird so ausgebildet, dass es sich von der Seitenfläche zu der Grundfläche des Grabens 350 erstreckt. In diesem Fall ist das erste Gate in Kontakt mit der Gate-Isolationsschicht 500, die auf der Grundfläche und der Seitenfläche des Grabens 350 ausgebildet ist.
  • Dann wird wie in 9 veranschaulicht das zweite Gate 620 auf dem ersten Gate 610 ausgebildet und die Schritte zum Herstellen der übrigen Elemente sind die gleichen wie bei dem Verfahren zum Herstellen der Halbleitervorrichtung gemäß 1.
  • 11 ist ein Diagramm, das ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht.
  • Die Halbleitervorrichtung gemäß der vorliegenden beispielhaften Ausführungsform weist ein Substrat 100, eine n-Schicht 200, einen p-Bereich 300, einen n+-Bereich 400, ein Gate 600, einen p+-Bereich 700, eine Sourceelektrode 900 und eine Drainelektrode 950 auf. Das Substrat 100 kann ein n+-Siliziumcarbid-Substrat sein.
  • Dann wird die n-Schicht 200 auf einer ersten Oberfläche des Substrats 100 ausgebildet und der p-Bereich 300 wird auf der n-Schicht 200 ausgebildet. Der n+-Bereich 400 und der p+-Bereich 700 werden auf dem p-Bereich 300 ausgebildet. Hierbei kann der p+-Bereich 700 größer sein als eine Dicke des n+-Bereichs 400.
  • Eine Gate-Isolationsschicht 500 wird auf der n-Schicht 200, dem p-Bereich 300 und dem n+-Bereich 400 ausgebildet und ein Gate 600 wird auf der Gate-Isolationsschicht 500 ausgebildet.
  • Das Gate 600 weist ein erstes Gate 610 und ein zweites Gate 620 auf. Eine untere Oberfläche des ersten Gates 610 ist in Kontakt mit der Gate-Isolationsschicht 500 und das zweite Gate 620 ist auf dem ersten Gate 610 ausgebildet und ist in Kontakt mit dem ersten Gate 610. Eine Grenze einer Seitenfläche des ersten Gates 610 kann die gleiche sein wie eine Grenze einer Seitenfläche des zweiten Gates 620.
  • Das erste Gate 610 weist n-polykristallines Silizium auf und das zweite Gate 620 weist p-polykristallines Silizium auf. Dementsprechend weist das Gate 600 einen pn-Übergang J auf. Der pn-Übergang J ist an einer Fläche gebildet, an der das erste Gate 610 Kontakt mit dem zweiten Gate 620 ist.
  • Ein Oxidfilm 800 wird auf dem Gate 600 ausgebildet. Der Oxidfilm 800 bedeckt eine Seitenfläche des Gates 600. D.h., der Oxidfilm 800 wird auf dem zweiten Gate 620 ausgebildet und bedeckt Seitenflächen des ersten Gates 610 und des zweiten Gates 620. Der Oxidfilm 800 kann ein Siliziumoxid (Si02) aufweisen.
  • Eine Sourceelektrode 900 wird auf dem n+-Bereich 400, dem p+-Bereich 700 und dem Oxidfilm 800 ausgebildet und eine Drainelektrode 950 wird auf einer zweiten Oberfläche des Substrats 100 ausgebildet. Hierbei kennzeichnet die zweite Oberfläche des Substrats 100 eine Oberfläche, die von der ersten Oberfläche des Substrats 100 abgewandt ist. Die Sourceelektrode 900 und die Drainelektrode 950 können ohmsches Metall aufweisen.
  • Wie im Vorhergehenden beschrieben weist das Gate 600 den pn-Übergang J auf, so dass in einem Aus-Zustand der Halbleitervorrichtung ein elektrisches Feld über die Gate-Isolationsschicht 500 und den pn-Übergang J des Gates 600 verteilt wird. Dementsprechend wird das elektrische Feld, das sich an der Gate-Isolationsschicht 500 befindet, abgeschwächt, so dass eine Durchbruchspannung der Halbleitervorrichtung verbessert werden kann. Ferner, in Übereinstimmung mit der Abschwächung des elektrischen Feldes, das an der Gate-Isolationsschicht 500 anliegt, wird eine Haltbarkeit der Gate-Isolationsschicht 500 verbessert.
  • 12 ist ein Diagramm, das ein Beispiel eines Querschnitts einer Halbleitervorrichtung gemäß einer weiteren beispielhaften Ausführungsform der vorliegenden Erfindung veranschaulicht.
  • Bezugnehmend auf 12 unterscheidet sich die Halbleitervorrichtung von der Halbleitervorrichtung gemäß 11 lediglich bezüglich einer Struktur eines Gates 600, jedoch sind die übrigen Strukturen die gleichen wie die der Halbleitervorrichtung gemäß 11. Dementsprechend wird die Beschreibung der gleichen Strukturen weggelassen.
  • Eine Gate-Isolationsschicht 500 ist auf einer n--Schicht 200, einem p-Bereich 300 und einem n+-Bereich 400 ausgebildet und ein Gate 600 ist auf der Gate-Isolationsschicht 500 ausgebildet.
  • Das Gate 600 weist ein erstes Gate 610 und ein zweites Gate 620 auf. Eine untere Oberfläche des ersten Gates 610 ist in Kontakt mit der Gate-Isolationsschicht 500 und das zweite Gate 620 ist auf dem ersten Gate 610 ausgebildet und ist in Kontakt mit dem ersten Gate 610. Ferner bedeckt das zweite Gate 620 eine Seitenfläche des ersten Gates 610 und ist in Kontakt mit der Gate-Isolationsschicht 500.
  • Ein Oxidfilm 800 ist auf dem Gate 600 ausgebildet. Der Oxidfilm 800 bedeckt eine Seitenfläche des Gates 600. D.h., der Oxidfilm 800 ist auf dem zweiten Gate 620 ausgebildet und bedeckt eine Seitenfläche des zweiten Gates 620. Der Oxidfilm 800 kann ein Siliziumoxid (SiO2) aufweisen.
  • Während die Erfindung in Verbindung mit dem beschrieben wurde, was derzeit als praktische beispielhafte Ausführungsformen erachtet wird, ist es zu verstehen, dass die Erfindung nicht auf die offenbarten Ausführungsformen beschränkt ist, sondern im Gegensatz dazu dazu gedacht ist, verschiedene Modifikationen und äquivalente Anordnungen abzudecken, die in den Geist und dem Umfang der angehängten Ansprüche eingeschlossen sind.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • KR 1020180118905 [0001]

Claims (20)

  1. Halbleitervorrichtung, aufweisend: eine n--Epitaxieschicht (200), die auf einer ersten Oberfläche eines Substrats (100) ausgebildet ist; einen p-Bereich (300), der auf der n--Epitaxieschicht (200) ausgebildet ist; einen n+-Bereich (400), der auf dem p-Bereich (300) ausgebildet ist; ein Gate (600), das auf der n--Epitaxieschicht (200) ausgebildet ist, wobei das Gate (600) einen pn-Übergang (J) aufweist; einen Oxidfilm (800), der auf dem Gate (600) ausgebildet ist; eine Sourceelektrode (900), die auf dem Oxidfilm (800) und dem n+-Bereich (400) ausgebildet ist; und eine Drainelektrode (950), die auf einer zweiten Oberfläche des Substrats (100) ausgebildet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei: das Gate (600) ein erstes Gate (610) und ein zweites Gate (620), das auf dem ersten Gate (610) ausgebildet ist, aufweist; das erste Gate (610) n-polykristallines Silizium aufweist; und das zweite Gate (620) p-polykristallines Silizium aufweist.
  3. Halbleitervorrichtung Anspruch 2, wobei das erste Gate (610) in Kontakt mit dem zweiten Gate (620) ist, wobei der pn-Übergang (J) an einer Kontaktfläche zwischen dem ersten Gate (610) und dem zweiten Gate (620) ausgebildet ist.
  4. Halbleitervorrichtung nach Anspruch 3, wobei eine Grenze einer Seitenfläche des ersten Gates (610) die gleiche ist wie eine Grenze einer Seitenfläche des zweiten Gates (620).
  5. Halbleitervorrichtung nach Anspruch 3, wobei das zweite Gate (620) eine Seitenfläche des ersten Gates (610) bedeckt.
  6. Halbleitervorrichtung nach einem der Ansprüche 3 bis 5, ferner aufweisend: einen Graben (350), der in der n--Epitaxieschicht (200) ausgebildet ist; und eine Gate-Isolationsschicht (500), die in dem Graben (350) ausgebildet ist, wobei das erste Gate (610) in Kontakt mit der Gate-Isolationsschicht (500) ist, die auf einer Grundfläche des Grabens (350) ausgebildet ist.
  7. Halbleitervorrichtung nach Anspruch 6, wobei sich eine Verlängerung einer oberen Oberfläche des ersten Gates (610) unterhalb einer unteren Oberfläche des p-Bereichs (300) befindet.
  8. Halbleitervorrichtung nach einem der Ansprüche 6 oder 7, wobei sich das erste Gate (610) von einer Seitenfläche zu einer Grundfläche des Grabens (350) erstreckt.
  9. Halbleitervorrichtung nach Anspruch 8, wobei das erste Gate (610) in Kontakt mit der Gate-Isolationsschicht (500) ist, die auf der Grundfläche und der Seitenfläche des Grabens (350) ausgebildet ist.
  10. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, ferner aufweisend: einen Graben (350), der in der n--Epitaxieschicht (200) ausgebildet ist; und einen p+-Bereich, der auf dem p-Bereich (300) ausgebildet ist und von einer Seitenfläche des Grabens (350) beabstandet ist.
  11. Halbleitervorrichtung nach einem der vorstehenden Ansprüche, wobei das Substrat (100) ein n+-Siliziumcarbid-Substrat ist.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung, das Verfahren aufweisend: sequenzielles Ausbildens einer n--Epitaxieschicht (200), eines p-Bereichs (300) und eines n+-Bereichs (400) auf einer ersten Oberfläche eines Substrats (100); Ausbildens eines Grabens (350) mittels Ätzens der n--Epitaxieschicht (200), des p-Bereichs (300) und des n+-Bereichs (400); Ausbilden einer Gate-Isolationsschicht (500) in dem Graben (350); Ausbilden eines Gates (600) über der Gate-Isolationsschicht (500), wobei das Gate (600) einen pn-Übergang (J) aufweist; Ausbilden eines Oxidfilms (800) über dem Gate (600); Ausbilden einer Sourceelektrode (900) auf dem Oxidfilm (800) und dem n+-Bereich (400); und Ausbilden einer Drainelektrode (950) auf einer zweiten Oberfläche des Substrats (100).
  13. Verfahren nach Anspruch 12, wobei das Ausbilden des Gates (600) aufweist: Ausbilden einer Gate-Materialschicht (610a) auf der Gate-Isolationsschicht (500); Ausbilden eines ersten Gates (610) mittels Ätzens der Gate-Materialschicht (610a), wobei das erste Gate (610) n-polykristallines Silizium aufweist; und Ausbilden eines zweiten Gates (620) auf dem ersten Gate (610), wobei das zweite Gate (620) p-polykristallines Silizium aufweist.
  14. Verfahren nach Anspruch 13, wobei das erste Gate (610) in Kontakt mit dem zweiten Gate (620) ist, wobei der pn-Übergang (J) an einer Kontaktfläche zwischen dem ersten Gate (610) und dem zweiten Gate (620) gebildet ist.
  15. Verfahren nach Anspruch 14, wobei das erste Gate (610) in Kontakt mit der Gate-Isolationsschicht (500) ist, die auf einer Grundfläche des Grabens (350) ausgebildet ist.
  16. Verfahren nach Anspruch 15, wobei eine Verlängerung einer oberen Oberfläche des ersten Gates (610) unterhalb einer unteren Oberfläche des p-Bereichs (300) ist.
  17. Verfahren nach Anspruch 14, wobei sich das erste Gate (610) von einer Seitenfläche zu einer Grundfläche des Grabens (350) erstreckt.
  18. Verfahren nach Anspruch 17, wobei das erste Gate (610) in Kontakt mit der Gate-Isolationsschicht (500) ist, die auf der Grundfläche und der Seitenfläche des Grabens (350) ausgebildet ist.
  19. Verfahren nach einem der Ansprüche 12 bis 18, ferner aufweisend: Ausbilden eines p+-Bereichs (700), der auf dem p-Bereich (300) ausgebildet wird und von einer Seitenfläche des Grabens (350) beabstandet ist.
  20. Verfahren nach einem der Ansprüche 12 bis 19, wobei das Substrat (100) ein n+-Siliziumcarbid-Substrat ist.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220173227A1 (en) * 2020-12-01 2022-06-02 Cree, Inc. Finfet power semiconductor devices
CN118472043A (zh) * 2024-07-10 2024-08-09 深圳天狼芯半导体有限公司 半导体器件及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100275756B1 (ko) * 1998-08-27 2000-12-15 김덕중 트렌치 절연 게이트 바이폴라 트랜지스터
GB0028031D0 (en) * 2000-11-17 2001-01-03 Koninkl Philips Electronics Nv Trench-gate field-effect transistors and their manufacture
KR100741919B1 (ko) * 2006-09-12 2007-07-24 동부일렉트로닉스 주식회사 Ｐｎ 접합 게이트 전극을 포함하는 트렌치형 모스트랜지스터 및 그 제조 방법
JP4046140B1 (ja) * 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5326405B2 (ja) * 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
DE102011079747A1 (de) * 2010-07-27 2012-02-02 Denso Corporation Halbleitervorrichtung mit Schaltelement und Freilaufdiode, sowie Steuerverfahren hierfür
JP5700027B2 (ja) * 2012-12-07 2015-04-15 トヨタ自動車株式会社 半導体装置
WO2014162498A1 (ja) * 2013-04-02 2014-10-09 トヨタ自動車株式会社 トレンチゲート電極を利用するｉｇｂｔ
JP2015156429A (ja) 2014-02-20 2015-08-27 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
CN106449744B (zh) * 2016-12-02 2019-09-24 株洲中车时代电气股份有限公司 一种具有栅极内嵌二极管的沟槽栅igbt及其制备方法
KR102335328B1 (ko) * 2016-12-08 2021-12-03 현대자동차 주식회사 반도체 소자의 제조 방법
KR102335489B1 (ko) * 2016-12-13 2021-12-03 현대자동차 주식회사 반도체 소자 및 그 제조 방법

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