DE112016006374B4 - Siliciumcarbid-halbleitervorrichtung und verfahren zur herstellung derselben - Google Patents

Siliciumcarbid-halbleitervorrichtung und verfahren zur herstellung derselben Download PDF

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Abstract

Siliciumcarbid-Halbleitervorrichtung, die Folgendes aufweist:- eine Siliciumcarbid-Schicht (30);- eine Drift-Schicht (2) eines ersten Leitfähigkeitstyps, die innerhalb der Siliciumcarbid-Schicht (30) angeordnet ist;- eine Mehrzahl von Muldenbereichen (3) eines zweiten Leitfähigkeitstyps, die selektiv in einem oberen Schichtbereich der Siliciumcarbid-Schicht (30) angeordnet sind, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet;- einen Source-Bereich (4) des ersten Leitfähigkeitstyps, der innerhalb von jedem der Mehrzahl von Muldenbereichen (3) angeordnet ist;- einen JFET-Bereich (JR), der als ein Bereich der Drift-Schicht (2) dient, der sandwichartig zwischen der Mehrzahl von Muldenbereichen (3) angeordnet ist und bis zu einer oberen Oberfläche der Siliciumcarbid-Schicht (30) reicht;- einen Kanalbereich, der innerhalb von jedem der Mehrzahl von Muldenbereichen (3) angeordnet ist und sandwichartig zwischen dem Source-Bereich (4) und dem JFET-Bereich (JR) angeordnet ist;- eine isolierende Schicht (6), die auf der Siliciumcarbid-Schicht (30) angeordnet ist und zumindest den JFET-Bereich (JR) bedeckt; und- eine Elektrode (7), die über die isolierende Schicht (6) auf dem JFET-Bereich (JR) angeordnet ist, wobei die isolierende Schicht (6) und die Elektrode (7) einen Bereich (10) aufweisen, der ein anderes Element enthält, das sich von Elementen unterscheidet, welche die isolierende Schicht (6) und die Elektrode (7) bilden, und der Bereich (10), der das andere Element enthält, oberhalb des JFET-Bereichs (JR) angeordnet ist und oberhalb des Kanalbereichs nicht angeordnet ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Siliciumcarbid-Halbleitervorrichtung sowie auf ein Verfahren zur Herstellung derselben.
  • STAND DER TECHNIK
  • In den letzten Jahren hat man eine Leistungs-Halbleitervorrichtung in die Praxis umgesetzt, die eine Siliciumcarbid-Halbleitervorrichtung verwendet, das heißt, eine Halbleitervorrichtung, die eine Siliciumcarbid(SiC)-Schicht aufweist, und es wurde eine Untersuchung in Bezug auf eine Verbesserung ihrer Zuverlässigkeit durchgeführt. Da SiC selbst eine hohe dielektrische Durchschlagfestigkeit aufweist, tritt leicht ein dielektrischer Durchschlag in der Siliciumcarbid-Halbleitervorrichtung nicht in der SiC-Schicht auf, sondern in einer darauf angeordneten isolierenden Schicht.
  • Demzufolge ist es wichtig, eine Verschlechterung der isolierenden Schicht zu verhindern, um die Zuverlässigkeit sicherzustellen. Insbesondere ist es bei einer Siliciumcarbid-Halbleitervorrichtung, die eine Struktur mit einem isolierten Gate aufweist, wie beispielsweise einem MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) und einem IGBT (Bipolartransistor mit einem isolierten Gate), wünschenswert, einen dielektrischen Durchschlag einer Gate-Isolierschicht zu verhindern.
  • Ein SiC-MOSFET oder ein SiC-IGBT, die als praktisch umsetzbare Halbleitervorrichtungen dienen, weisen üblicherweise Muldenbereiche vom p-Typ auf, die einander mit einer dazwischenliegenden Drift-Schicht vom n-Typ gegenüberliegen. Ein Bereich der Drift-Schicht, der sandwichartig zwischen den Muldenbereichen angeordnet ist, wird als ein JFET(Junction-Field-Effect-Transistor, Sperrschicht-Feldeffekttransistor)-Bereich bezeichnet.
  • Wenn sich die Leistungs-Halbleitervorrichtung in einem AUS-Zustand befindet, liegt ein hohes elektrisches Feld an einer Gate-Isolierschicht an, die sich auf dem JFET-Bereich befindet. Aufgrunddessen tritt ein dielektrischer Durchschlag der isolierenden Schicht insbesondere leicht in einer Gate-Elektrode an dem JFET-Bereich auf, und es wurden bereits verschiedene Techniken vorgeschlagen, um dies zu verhindern (siehe zum Beispiel die folgenden Patentdokumente 1 bis 3).
  • Die Patentdokumente 1 bis 3 offenbaren eine Konfiguration, bei der ein p--Bereich in einem oberen Zentrum eines JFET-Bereichs in einem MOSFET ausgebildet ist (ein Bereich, in dem im Patentdokument 3 eine sogenannte Schraubenversetzung existiert). Gemäß dieser Konfiguration wird eine Verarmung eines oberen Bereichs des JFET-Bereichs gefördert, wenn sich der MOSFET in einem AUS-Zustand befindet, so dass eine elektrische Feldstärke niedrig gehalten wird, die an einer Gate-Isolierschicht in dem oberen Bereich des JFET-Bereichs anliegt. Daher kann ein Durchschlag der Gate-Isolierschicht verhindert werden, wenn eine hohe Spannung an einer Halbleitervorrichtung anliegt.
  • Zudem sei auf die Patentdokumente 4 bis 7 hingewiesen.
  • Das Patentdokument 4 beschreibt eine Halbleitervorrichtung, die Folgendes aufweist: eine erste SiC-Epitaxieschicht vom n-Typ; eine zweite SiC-Epitaxieschicht vom p-Typ auf der ersten SiC-Epitaxieschicht, die eine Verunreinigung vom p-Typ und eine Verunreinigung vom n-Typ enthält, wobei die Verunreinigung vom p-Typ ein Element A ist, und die Verunreinigung vom n-Typ ein Element D ist, und das Element A und das Element D eine Kombination von Al, Ga oder In und N und/oder eine Kombination von B und P bilden, wobei das Verhältnis der Konzentration des Elements D zum Element A höher als 0.33, aber niedriger als 1.0 ist. Dabei weist die Halbleitervorrichtung außerdem einen Oberflächenbereich an der Oberfläche der zweiten SiC-Epitaxieschicht auf, der das Element A in einer niedrigeren Konzentration als in der zweiten SiC-Epitaxieschicht enthält, wobei das Verhältnis höher als in der zweiten SiC-Epitaxieschicht ist. Darüber hinaus weist die Halbleitervorrichtung erste und zweite SiC-Bereiche vom n-Typ, eine Gate-Isolierlage, eine Gate-Elektrode, eine erste Elektrode sowie eine zweite Elektrode auf.
  • Das Patentdokument 5 beschreibt eine Halbleitervorrichtung mit einem p-Typ-SiC-Verunreinigungsbereich, der eine p-Typ-Verunreinigung und eine n-Typ-Verunreinigung enthält. Wenn die p-Typ-Verunreinigung dabei einem Element A und die n-Typ-Verunreinigung einem Element D entspricht, bilden das Element A und das Element D eine Kombination aus Al (Aluminium), Ga (Gallium) oder In (Indium) und N (Stickstoff) und/oder eine Kombination aus B (Bor) und P (Phosphor). Das Verhältnis der Konzentration des Elements D zur Konzentration des Elements A in der obigen Kombination ist höher als 0,33, aber niedriger als 0,995, und die Konzentration des Elements A, das Teil der obigen Kombination ist, ist nicht niedriger als 1×1018 cm-3 und nicht höher als 1×1022 cm-3.
  • Das Patentdokument 6 beschreibt ein Verfahren zur Herstellung einer Halbleitervorrichtung auf einem dotierten Bereich eines Halbleitermaterials mit einem ersten Leitfähigkeitstyp, das das Ausbilden eines ersten Bereichs mit einem zweiten Leitfähigkeitstyp innerhalb des dotierten Bereichs umfasst, sowie das Ausbilden eines Rumpfbereichs mit dem ersten Leitfähigkeitstyp, der über dem ersten Bereich liegt, umfasst, und das Ausbilden eines Driftbereichs mit dem zweiten Leitfähigkeitstyp innerhalb des dotierten Bereichs umfasst, wobei zumindest ein Teil des Driftbereichs an zumindest einen Teil des ersten Bereichs angrenzt.
  • Das Patentdokument 7 zeigt eine Halbleitervorrichtung mit einer ersten Elektrode und einem ersten Halbleiterelement aus Siliziumkarbid (SiC). Die erste Elektrode enthält ein leitfähiges Material, und das erste Halbleiterelement aus Siliciumcarbid (SiC) ist mit der ersten Elektrode verbunden, in der mindestens ein Element aus Magnesium (Mg), Kalzium (Ca), Strontium (Sr) und Barium (Ba) in einem Grenzflächenabschnitt mit der ersten Elektrode auf eine Weise enthalten ist, sodass eine Oberflächendichte davon einen Spitzenwert erreicht, und dessen Leitungstyp ein p-Typ ist.
  • DOKUMENTE DES STANDS DER TECHNIK
  • Patentdokumente
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Bei den Techniken gemäß den Patentdokumenten 1 bis 3 kann ein Durchschlag der Gate-Isolierschicht verhindert werden, wenn der MOSFET ausgeschaltet ist, da der p--Bereich (ein Relaxationsbereich für das elektrische Feld) in einem Bereich des JFET-Bereichs existiert. Wenn der MOSFET jedoch eingeschaltet ist, gibt es Bedenken hinsichtlich einer Erhöhung des EIN-Widerstands, da ein Wandern von Ladungsträgerelektronen durch den p--Bereich erschwert wird.
  • Die Erfinder der vorliegenden Erfindung haben indessen festgestellt, dass ein Durchschlag einer Gate-Isolierschicht, wenn ein MOSFET ausgeschaltet ist, durch den folgenden Mechanismus verursacht wird. Wenn der MOSFET ausgeschaltet ist, ist ein elektrisches Potential einer Grenzfläche zwischen einem JFET-Bereich und der Gate-Isolierschicht höher als elektrische Potentiale einer Source-Elektrode und einer Gate-Elektrode.
  • Dementsprechend wird in der Gate-Isolierschicht ein elektrisches Feld erzeugt, so dass geringfügig Ladungsträgerelektronen durch Tunneln aus der Gate-Elektrode zu der Gate-Isolierschicht hin austreten. Die durch Tunneln ausgetretenen Ladungsträgerelektronen werden durch ein hohes elektrisches Feld innerhalb der Gate-Isolierschicht beschleunigt und werden in eine SiC-Schicht implantiert.
  • Dabei verursachen die Ladungsträgerelektronen, die eine hohe Energie erhalten haben, eine Stoßionisation innerhalb der SiC-Schicht. Dabei erzeugte Löcher werden durch das elektrische Feld beschleunigt und kollidieren mit der Gate-Isolierschicht oder werden erneut in die Gate-Isolierschicht implantiert, was im Laufe der Zeit eine Verschlechterung der Gate-Isolierschicht verursacht und zu dem Durchschlag der Gate-Isolierschicht führt.
  • Die vorliegende Erfindung wurde konzipiert, um das vorstehend beschriebene Problem zu lösen, und die Aufgabe derselben besteht darin, eine geeignete Siliciumcarbid-Halbleitervorrichtung sowie ein Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung anzugeben, um eine Verschlechterung einer Gate-Isolierschicht zu unterbinden und einen Durchschlag der Gate-Isolierschicht zu verhindern.
  • Mittel zum Lösen des Problems
  • Gemäß der Erfindung wird die Aufgabe gelöst mit einer Siliciumcarbid-Halbleitervorrichtung gemäß Anspruch 1 sowie mit einem Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung gemäß Anspruch 6. Vorteilhafte Weiterbildungen der erfindungsgemäßen Siliciumcarbid-Halbleitervorrichtung sind in den Ansprüchen 2 bis 5 angegeben. Vorteilhafte Weiterbildungen des erfindungsgemäßen Verfahrens zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung sind in den Ansprüchen 7 bis 9 angegeben.
  • Effekte der Erfindung
  • Da ein Austreten von Ladungsträgerelektronen aus einer Elektrode zu einer isolierenden Schicht hin gemäß der vorliegenden Erfindung unterbunden wird, kann eine Verschlechterung der isolierenden Schicht verhindert werden, die aus dem Austreten der Ladungsträgerelektronen resultiert.
  • Figurenliste
  • In den Figuren sind:
    • 1 eine Teilschnittansicht, die schematisch eine Konfiguration einer Einheitszelle einer Siliciumcarbid-Halbleitervorrichtung gemäß einer exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 2 eine Prozessansicht, die ein Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 3 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 4 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 5 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 6 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 7 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 8 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 9 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 10 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 11 eine Prozessansicht, die das Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung darstellt;
    • 12 ein Energiebänderschema einer MOS-Struktur in einem JFET-Bereich einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung, wenn sich die herkömmliche Siliciumcarbid-Halbleitervorrichtung in einem AUS-Zustand befindet;
    • 13 eine graphische Darstellung, welche die Abhängigkeit eines Energiepotentials von einer Oberflächendichte eines anderen Elements (eines negativen Elements) veranschaulicht, wenn sich die Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung in einem AUS-Zustand befindet;
    • 14 eine graphische Darstellung, welche die Abhängigkeit von dem Energiepotential, das durch das andere Element (das negative Element) erzeugt wird, in einer Relation zwischen einem elektrischen Feld einer Gate-Isolierschicht und einem Gate-Leckstrom veranschaulicht, wenn sich die Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung im AUS-Zustand befindet;
    • 15 ein Energiebänderschema einer MOS-Struktur in einem JFET-Bereich, wenn sich die Siliciumcarbid-Halbleitervorrichtung gemäß der exemplarischen Ausführungsform der vorliegenden Erfindung im AUS-Zustand befindet.
  • BESCHREIBUNG EINER AUSFÜHRUNGSFORM
  • Exemplarische Ausführungsform 1
  • Im Folgenden ist eine exemplarische Ausführungsform der vorliegenden Erfindung basierend auf den Zeichnungen beschrieben. Es ist anzumerken, dass identischen oder entsprechenden Bereichen in den folgenden Zeichnungen identische Bezugszeichen zugewiesen sind, und eine Beschreibung derselben wird nicht wiederholt.
  • 1 ist eine Ansicht, die eine Konfiguration eines MOSFET darstellt, der als eine Siliciumcarbid-Halbleitervorrichtung gemäß der vorliegenden exemplarischen Ausführungsform dient, und ist eine Teilschnittansicht, die einen Teil einer Einheitszelle des MOSFET darstellt. Wie in 1 dargestellt, weist der MOSFET Folgendes auf: ein SiC-Substrat 1 (ein Siliciumcarbid-Substrat), eine SiC-Schicht 30 (eine Siliciumcarbid-Schicht), eine Gate-Isolierschicht 6 (eine isolierende Schicht), eine Gate-Elektrode 7 (eine Elektrode), eine Source-Elektrode 8 sowie eine Drain-Elektrode 9.
  • Bei dem SiC-Substrat 1 handelt es sich um ein Substrat vom n-Typ (einem ersten Leitfähigkeitstyp), das aus SiC hergestellt ist. Die Konzentration von Störstellen des n-Typs des SiC-Substrats 1 ist höher als die Störstellenkonzentration einer nachstehend beschriebenen Drift-Schicht 2. Demzufolge ist der spezifische elektrische Widerstand des SiC-Substrats 1 geringer als der spezifische elektrische Widerstand der Drift-Schicht 2. Ferner weist das SiC-Substrat 1 eine Einkristallstruktur auf und weist die Kristallstruktur eines hexagonalen Systems auf, bevorzugt eines 4H-Polytyps. Bei der Ebenenrichtung einer oberen Oberfläche (einer Oberfläche auf der Seite der SiC-Schicht 30) des SiC-Substrats 1 handelt es sich um eine (0001)- oder eine (000-1)-Ebene.
  • Die SiC-Schicht 30 ist auf der oberen Oberfläche des SiC-Substrats 1 angeordnet. Hier ist eine dem SiC-Substrat 1 gegenüberliegende Oberfläche in der SiC-Schicht 30 als „eine untere Oberfläche S1“ (eine erste Oberfläche) definiert, und eine Oberfläche auf ihrer gegenüberliegenden Seite ist als „eine obere Oberfläche S2“ (eine zweite Oberfläche) definiert. Wie in 1 dargestellt, weist die SiC-Schicht 30 Folgendes auf: die Drift-Schicht 2 vom n-Typ, eine Mehrzahl von Muldenbereichen 3 vom p-Typ (dem zweiten Leitfähigkeitstyp), eine Mehrzahl von Source-Bereichen 4 vom n-Typ sowie eine Mehrzahl von Kontaktbereichen 5 vom p-Typ. Die Dicke der SiC-Schicht 30 ist zum Beispiel gleich 1 bis 100 µm.
  • Die Drift-Schicht 2 reicht in einem Bereich zwischen den Muldenbereichen 3 bis zu der oberen Oberfläche S2 der SiC-Schicht 30. Ferner reicht ein unterer Bereich der Drift-Schicht 2 bis zu der unteren Oberfläche S1 der SiC-Schicht 30. Daher entspricht die maximale Dicke der Drift-Schicht 2 der Dicke der SiC-Schicht 30 und ist zum Beispiel gleich 1 bis 100 µm. Ferner handelt es sich bei einem Bereich, der sandwichartig zwischen den benachbarten Muldenbereichen 3 in der Drift-Schicht 2 angeordnet ist, um einen JFET-Bereich JR. Der JFET-Bereich JR weist an der oberen Oberfläche S2 der SiC-Schicht 30 in einer Richtung, in der die Muldenbereiche 3 benachbart zueinander sind, (in einer lateralen Richtung in 1) eine Breite WJ auf.
  • Der Muldenbereich 3 ist teilweise (selektiv) in einem oberen Schichtbereich der SiC-Schicht 30 ausgebildet und reicht in einem Bereich, in dem der Source-Bereich 4 und der Kontaktbereich 5 nicht ausgebildet sind, (einem Bereich zwischen dem Source-Bereich 4 und dem JFET-Bereich JR) bis zu der oberen Oberfläche S2 der SiC-Schicht 30. Ferner ist eine Tiefe (eine Dicke) des Muldenbereichs 3 geringer als die Dicke der SiC-Schicht 30. Demzufolge ist der Muldenbereich 3 von der unteren Oberfläche S1 der SiC-Schicht 30 beabstandet.
  • Der Source-Bereich 4 ist in einem oberen Schichtbereich des Muldenbereichs 3 von dem JFET-Bereich JR beabstandet ausgebildet. Der Source-Bereich 4 reicht bis zu der oberen Oberfläche S2 der SiC-Schicht 30. Ferner ist eine Tiefe (eine Dicke) des Source-Bereichs 4 geringer als die Dicke des Muldenbereichs 3. Demzufolge ist der Source-Bereich 4 außerdem von der Drift-Schicht 2 unter dem Muldenbereich 3 beabstandet.
  • Der Kontaktbereich 5 ist benachbart zu dem Source-Bereich 4 in dem oberen Schichtbereich des Muldenbereichs 3 ausgebildet. Der Kontakt-Bereich 5 reicht bis zu der oberen Oberfläche S2 des SiC-Schicht 30 und reicht außerdem bis zu dem Muldenbereich 3. Die Tiefe (die Dicke) des Kontaktbereichs 5 ist jedoch geringer als die Dicke des Muldenbereichs 3. Demzufolge ist der Kontaktbereich 5 von der Drift-Schicht 2 unter dem Muldenbereich 3 beabstandet.
  • Wie aus dem Vorstehenden klar ersichtlich ist, sind eine obere Oberfläche des JFET-Bereichs JR, bei dem es sich um einen Bereich der Drift-Schicht 2 handelt, eine obere Oberfläche des Muldenbereichs 3, eine obere Oberfläche des Source-Bereichs 4 und eine obere Oberfläche des Kontaktbereichs 5 teilweise in der oberen Oberfläche S2 der SiC-Schicht 30 mit inbegriffen. Ferner entspricht die untere Oberfläche S1 der SiC-Schicht 30 einer unteren Oberfläche der Drift-Schicht 2.
  • Die Gate-Isolierschicht 6 ist auf der oberen Oberfläche S2 der SiC-Schicht 30 angeordnet und weist einen Öffnungsbereich auf, um einen Teil der oberen Oberfläche des Source-Bereichs 4 und der oberen Oberfläche des Kontaktbereichs 5 freizulegen. Umgekehrt sind die obere Oberfläche des JFET-Bereichs JR, eine obere Oberfläche eines Bereichs zwischen dem JFET-Bereich JR und dem Source-Bereich 4 in dem Muldenbereich 3 sowie eine obere Oberfläche eines restlichen Bereichs des Source-Bereichs 4 (eines Bereichs, der zu dem Öffnungsbereich hin nicht freigelegt ist) mit der Gate-Isolierschicht 6 bedeckt. Die Gate-Isolierschicht 6 ist zum Beispiel aus Siliciumoxid (SiO2) gebildet.
  • Die Gate-Elektrode 7 ist auf der Gate-Isolierschicht 6 angeordnet. Wie in 1 dargestellt, ist die Gate-Elektrode 7 so angeordnet, dass sie dem JFET-Bereich JR und dem Bereich zwischen dem JFET-Bereich JR und dem Source-Bereich 4 in dem Muldenbereich 3 über die Gate-Isolierschicht 6 gegenüberliegt. Bei der vorliegenden exemplarischen Ausführungsform ist die Gate-Elektrode 7 aus Silicium gebildet und weist als Störstellendotierstoff irgendeine der Substanzen von Phosphor (P), Arsen (As), Antimon (Sb), Bor (B) und Gallium (Ga) auf.
  • Die Gate-Isolierschicht 6 und die Gate-Elektrode 7 weisen in der Nähe einer Grenze zwischen der Gate-Isolierschicht 6 und der Gate-Elektrode 7 einen ein anderes Element enthaltenden Bereich 10 auf, zu dem ein Element hinzugefügt ist, das sich von Elementen unterscheidet, welche die Gate-Isolierschicht 6 und die Gate-Elektrode 7 bilden, (auf das im Folgenden als ein „anderes Element“ Bezug genommen wird). Bei der vorliegenden exemplarischen Ausführungsform ist der ein anderes Element enthaltende Bereich 10 lediglich in einem oberen Bereich des JFET-Bereichs JR angeordnet.
  • Mit anderen Worten, eine Grenzfläche zwischen der Gate-Elektrode 7 und der Gate-Isolierschicht 6 in einem Bereich außerhalb eines Bereichs direkt oberhalb des JFET-Bereichs JR enthält das vorstehend beschriebene andere Element nicht. Es ist anzumerken, dass der Störstellendotierstoff, der in die Gate-Elektrode 7 eingebracht wird, auch in „einem Element, das die Gate-Elektrode 7 bildet,“ enthalten ist.
  • Ferner handelt es sich bei dem anderen Element, das den ein anderes Element enthaltenden Bereich 10 bildet, bei der vorliegenden exemplarischen Ausführungsform um ein Element mit einer höheren Elektronegativität (ein negatives Element) als jener irgendeines Elements, das die Gate-Elektrode 7 bildet. Kohlenstoff (C), Stickstoff (N), Fluor (F), Schwefel (S), Chlor (Cl), Selen (Se), Brom (Br), Iod (I) oder dergleichen können als eine negative Elementspezies verwendet werden.
  • Ferner liegt die Oberflächendichte des anderen Elements in dem ein anderes Element enthaltenden Bereich 10 innerhalb eines Bereichs von 1×1013 cm-2 bis 1 ×1015 cm-2 einschließlich, und der Konzentrationspeak des anderen Elements in dem ein anderes Element enthaltenden Bereich 10 liegt zum Beispiel innerhalb eines Bereichs von 1 ×1020 cm-3 bis 1 ×1022 cm-3 einschließlich.
    Die Source-Elektrode 8 ist an der oberen Oberfläche S2 der SiC-Schicht 30 ausgebildet und befindet sich innerhalb des Öffnungsbereichs der Gate-Isolierschicht 6 in Kontakt mit dem Source-Bereich 4 und dem Kontaktbereich 5. Bei der Source-Elektrode 8 handelt es sich um eine Elektrode, die eine ohmsche Verbindung mit dem Source-Bereich 4 und dem Kontaktbereich 5 bildet.
  • Die Drain-Elektrode 9 ist so ausgebildet, dass sie sich in Kontakt mit einer unteren Oberfläche des SiC-Substrats 1 befindet. Mit anderen Worten, die Drain-Elektrode 9 ist so angeordnet, dass sie der unteren Oberfläche S1 der SiC-Schicht 30 über das SiC-Substrat 1 gegenüberliegt. Bei der Drain-Elektrode 9 handelt es sich um eine Elektrode, die über das SiC-Substrat 1 eine ohmsche Verbindung mit der SiC-Schicht 30 bildet.
  • Als nächstes wird unter Bezugnahme auf Prozessansichten in 2 bis 11 ein Verfahren zur Herstellung des in 1 dargestellten MOSFET beschrieben. Es ist anzumerken, dass ein Blickfeld in jeder Prozessansicht einem Blickfeld in 1 entspricht.
  • Zunächst wird das SiC-Substrat 1 hergestellt, dessen Ebenenrichtung der oberen Oberfläche eine (0001)-Ebene oder eine (000-1)-Ebene ist, und die SiC-Schicht 30 wird durch epitaxiales Aufwachsen auf der oberen Oberfläche des SiC-Substrats 1 gebildet. Somit wird die SiC-Schicht 30 erhalten (2), welche die untere Oberfläche S1, die dem SiC-Substrat 1 gegenüberliegt, und die obere Oberfläche S2 auf ihrer entgegengesetzten Seite aufweist. Das epitaxiale Aufwachsen zur Bildung der SiC-Schicht 30 kann zum Beispiel gemäß einem CVD-Verfahren (CVD, Chemical Vapor Deposition, chemische Gasphasenabscheidung) durchgeführt werden.
  • Dabei wird die SiC-Schicht 30 als die Drift-Schicht 2 vom n-Typ gebildet, indem Störstellen vom n-Typ (Donatoren) in die SiC-Schicht 30 eingebracht werden. Eine Konzentration der Störstellen vom n-Typ (eine Konzentration von Donatoren), die in die SiC-Schicht 30 (die Drift-Schicht 2) eingebracht werden, liegt zum Beispiel innerhalb eines Bereichs von 1×1015 cm-3 bis 1×1018 cm-3 einschließlich.
  • Als nächstes wird eine Resist-Maske (nicht dargestellt), bei der Bereiche oberhalb von Bereichen zur Bildung des Muldenbereichs 3 geöffnet sind, auf der oberen Oberfläche S2 der SiC-Schicht 30 gebildet, und Störstellen vom p-Typ (Akzeptoren) werden von einem Ort oberhalb der Resist-Maske mittels Ionenimplantation in die SiC-Schicht 30 eingebracht. Dadurch wird die Mehrzahl von Muldenbereichen 3 selektiv in dem oberen Schichtbereich der SiC-Schicht 30 gebildet (3).
  • Ferner wird der Bereich, der sandwichartig zwischen den benachbarten Muldenbereichen 3 in der Drift-Schicht 2 angeordnet ist, als der JFET-Bereich JR definiert. Der Abstand zwischen den Muldenbereichen 3 entspricht der Breite WJ des JFET-Bereichs JR, und die Breite des Abstands ist durch die Breite der Resist-Maske definiert. Danach wird die Resist-Maske entfernt.
  • Für Störstellen vom p-Typ, die den Muldenbereich 3 bilden, wird zum Beispiel Aluminium (Al), Bor (B) oder Gallium (Ga) verwendet, und deren Konzentration (die Konzentration von Akzeptoren) ist höher als die Konzentration von Donatoren der Drift-Schicht 2 und liegt zum Beispiel innerhalb eines Bereichs von 1×1015 cm-3 bis 1×1019 cm-3 einschließlich. Ferner liegt die Tiefe der Ionenimplantation der Störstellen vom p-Typ in einem Bereich, der kleiner als jener der Dicke der Drift-Schicht 2 ist, und ist zum Beispiel gleich etwa 0,5 bis 3 µm .
  • Nachfolgend wird eine Resist-Maske (nicht dargestellt), in der Bereiche oberhalb von Bereichen zur Bildung des Source-Bereichs 4 geöffnet sind, auf der oberen Oberfläche S2 der SiC-Schicht 30 gebildet, und Störstellen vom n-Typ (Donatoren) werden von einem Ort oberhalb der Resist-Maske durch Ionenimplantation in die SiC-Schicht 30 eingebracht. Dadurch wird der Source-Bereich 4 selektiv in dem oberen Schichtbereich jedes Muldenbereichs 3 gebildet (4). Danach wird die Resist-Maske entfernt.
  • Für die Störstellen vom n-Typ, die den Source-Bereich 4 bilden, wird zum Beispiel Stickstoff, Phosphor oder Arsen verwendet, und deren Konzentration liegt zum Beispiel innerhalb eines Bereichs von 1×1018 cm-3 bis 1×1020 cm-3. Ferner liegt die Tiefe der Ionenimplantation der Störstellen vom n-Typ in einem Bereich, der kleiner als jener der Dicke des Muldenbereichs 3 ist und zum Beispiel gleich etwa 0,1 bis 2 µm ist.
  • Als nächstes wird eine Resist-Maske (nicht dargestellt), in der Bereiche oberhalb von Bereichen zur Bildung des Kontaktbereichs 5 geöffnet sind, auf der oberen Oberfläche S2 der SiC-Schicht 30 gebildet, und Störstellen vom p-Typ werden von einem Ort oberhalb der Resist-Maske durch Ionenimplantation in die SiC-Schicht 30 eingebracht. Dadurch wird der Kontaktbereich 5 in dem oberen Schichtbereich jedes Muldenbereichs 3 selektiv an einer Position benachbart zu dem Source-Bereich 4 gebildet (5). Danach wird die Resist-Maske entfernt.
  • Für die Störstellen vom p-Typ, die den Kontaktbereich 5 bilden, wird zum Beispiel Aluminium, Bor oder Gallium verwendet, und deren Konzentration liegt zum Beispiel innerhalb eines Bereichs von 1×1019 cm-3 bis 1×1021 cm-3. Ferner liegt die Tiefe der Ionenimplantation der Störstellen vom p-Typ in einem Bereich, der kleiner als jener der Dicke des Muldenbereichs 3 ist, und ist etwa gleich 0,1 bis 2,1 µm. Ferner ist es wünschenswert, dass die Tiefe des Kontaktbereichs 5 größer als die Tiefe des Source-Bereichs 4 ist, so dass der Kontaktbereich 5 hinreichend bis zu dem Muldenbereich 3 reicht.
  • Nachdem die SiC-Schicht 30, welche die Drift-Schicht 2, den Muldenbereich 3, den Source-Bereich 4 sowie den Kontaktbereich 5 aufweist, auf diese Weise gebildet worden ist, wird unter Verwendung einer Wärmebehandlungs-Vorrichtung eine Wärmebehandlung (ein Tempervorgang) an dem SiC-Substrat 1 durchgeführt, das mit der SiC-Schicht 30 versehen ist. Diese Wärmebehandlung wird in einer Atmosphäre aus einem inerten Gas, zum Beispiel Argon, innerhalb eines Bereichs von 1300 °C bis 2100 °C durchgeführt. Somit werden die Störstellen elektrisch aktiviert, die in jedem der vorstehend beschriebenen Prozesse durch Ionenimplantation in die SiC-Schicht 30 eingebracht worden sind.
  • Danach wird an der oberen Oberfläche S2 der SiC-Schicht 30 eine Behandlung durch eine thermische Oxidation bei einer Temperatur innerhalb eines Bereichs von 700 °C bis 1400 °C oder eine Behandlung durch eine Beschichtung mittels eines Abscheidungsverfahrens durchgeführt, wie beispielsweise eines CVD-Verfahrens, so dass die Gate-Isolierschicht 6 auf der oberen Oberfläche S2 der SiC-Schicht 30 gebildet wird (6). Eine Schichtdicke der Gate-Isolierschicht 6 liegt innerhalb eines Bereichs von 10 bis 200 nm.
  • Nachfolgend wird zum Beispiel mittels eines CVD-Verfahrens eine Schicht aus polykristallinem Silicium (Polysilicium) auf der Gate-Isolierschicht 6 abgeschieden, und die Schicht aus polykristallinem Silicium wird durch Verwenden einer Photolithographie-Technik und einer Ätztechnik strukturiert, so dass die Gate-Elektrode 7 gebildet wird (7).
  • Die Gate-Elektrode 7 wird so strukturiert, dass sich in einer Schnittansicht beide Enden auf den benachbarten Source-Bereichen 4 befinden. Mit anderen Worten, die Gate-Elektrode 7 ist in der Schnittansicht über die benachbarten Source-Bereiche 4 hinweg so ausgebildet, dass sie die Muldenbereiche 3 und den JFET-Bereich JR dazwischen bedeckt.
  • Als nächstes wird eine Resist-Maske, in der ein Bereich direkt oberhalb des JFET-Bereichs JR geöffnet ist, auf der SiC-Schicht 30 gebildet, die mit der Gate-Isolierschicht 6 und der Gate-Elektrode 7 ausgebildet ist. Als das Element, das sich von den Elementen unterscheidet, welche die Gate-Isolierschicht 6 und die Gate-Elektrode 7 bilden, (das andere Element) wird das Element mit einer höheren Elektronegativität (das negative Element) als irgendein Element, das die Gate-Elektrode 7 bildet, von einem Ort oberhalb der Resist-Maske durch eine Ionenimplantation eingebracht, um so zu der Gate-Elektrode 7 hinzugefügt zu werden.
  • Dadurch wird ein Bereich 11, in den hinein das andere Element implantiert wird, (ein mit einem anderen Element implantierter Bereich) in dem Bereich direkt oberhalb des JFET-Bereichs JR in der Gate-Elektrode 7 gebildet (8). Danach wird die Resist-Maske entfernt. Hierbei wird zum Beispiel Kohlenstoff, Stickstoff, Fluor, Schwefel, Chlor, Selen, Brom, Iod oder dergleichen als eine Spezies des anderen Elements verwendet, und dessen Implantationsdosismenge liegt in einem Bereich von 1×1013 cm-2 bis 1×1015 cm-2 einschließlich.
  • Nachfolgend wird unter Verwendung der Wärmebehandlungs-Vorrichtung eine Wärmebehandlung (ein Tempervorgang) an dem SiC-Substrat 1 durchgeführt, das mit der Gate-Elektrode 7 versehen ist, die den mit einem anderen Element implantierten Bereich 11 aufweist. Diese Wärmebehandlung wird in einer Atmosphäre aus einem inerten Gas, zum Beispiel Stickstoff oder Argon, innerhalb eines Bereichs von 800 °C bis 1100 °C durchgeführt. Somit wird das andere Element in dem mit einem anderen Element implantierten Bereich 11 thermisch diffundiert und wird in Richtung zu der Grenzfläche zwischen der Gate-Elektrode 7 und der Gate-Isolierschicht 6 hin diffundiert (9).
  • Die Gate-Isolierschicht 6 weist einen viel geringeren Störstellendiffusionskoeffizienten auf als die Schicht aus polykristallinem Silicium, welche die Gate-Elektrode 7 bildet. Dementsprechend wird eine Diffusion des anderen Elements an der Grenzfläche zwischen der Gate-Elektrode 7 und der Gate-Isolierschicht 6 gestoppt, und der ein anderes Element enthaltende Bereich 10, der aus dem anderen Element gebildet ist, wird an einer Grenzfläche zwischen der Gate-Isolierschicht 6 und der Gate-Elektrode 7 direkt oberhalb des JFET-Bereichs JR gebildet (10).
  • Im Ergebnis befindet sich ein Konzentrationspeak des anderen Elements in dem ein anderes Element enthaltenden Bereich 10 innerhalb eines Bereichs von 100 nm vertikal von der Grenzfläche zwischen der Gate-Elektrode 7 und der Gate-Isolierschicht 6 aus.
  • Danach wird die Gate-Isolierschicht 6 strukturiert, und es wird ein Öffnungsbereich gebildet, der bis zu dem Source-Bereich 4 und dem Kontaktbereich 5 reicht. Die Source-Elektrode 8 wird in dem Öffnungsbereich so gebildet, dass sie den freigelegten Source-Bereich 4 und den freigelegten Kontaktbereich 5 kreuzt (11). Als ein Material für die Source-Elektrode 8 wird zum Beispiel Nickel, Titan, Aluminium, Molybdän, Chrom, Platin, Wolfram, Tantal, Niob, Silicium oder Titancarbid, ein Nitrid derselben oder eine Legierung derselben verwendet.
  • Dann wird die Drain-Elektrode 9 auf der unteren Oberfläche des SiC-Substrats 1 gebildet. Ein Material für die Drain-Elektrode 9 kann das gleiche wie das Material für die Source-Elektrode 8 sein. Danach wird eine Wärmebehandlung durchgeführt, um jede von der Source-Elektrode 8 und der Drain-Elektrode 9 und das Siliciumcarbid in Kontakt mit diesen zu legieren.
  • Diese Wärmebehandlung kann unter den Bedingungen zum Beispiel einer Temperatur von 950 °C bis 1000 °C, einer Behandlungszeit von 20 bis 60 Sekunden und einer Temperaturerhöhungsgeschwindigkeit von 10 bis 25 °C/Sekunde durchgeführt werden. Wie vorstehend beschrieben, ist der MOSFET gemäß der in 1 dargestellten vorliegenden exemplarischen Ausführungsform fertiggestellt.
  • Nachstehend werden Effekte beschrieben, die mittels des MOSFET gemäß der vorliegenden exemplarischen Ausführungsform erzielt werden. Wenn eine positive Spannung an der Drain-Elektrode 9 anliegt, dehnt sich in der Praxis zum Beispiel eine Verarmungsschicht aufgrund einer Sperrvorspannung eines pn-Übergangs zwischen der Drift-Schicht 2 und dem Muldenbereich 3 bis zu einem gesamten Elementbereich aus, wenn sich der MOSFET im AUS-Zustand befindet (einem Zustand, in dem in dem Muldenbereich 3 zwischen dem Source-Bereich 4 und dem JFET-Bereich JR kein Kanal ausgebildet ist), und die Source-Elektrode 8 und die Drain-Elektrode 9 sind durch die Verarmungsschicht elektrisch isoliert.
  • Dabei liegt eine Spannung, die im Wesentlichen die gleiche wie die vorstehend beschriebene Sperrvorspannung ist, zwischen der Gate-Elektrode 7 und der Drain-Elektrode 9 an. Da sich die Drift-Schicht 2 in dem JFET-Bereich JR in Kontakt mit der Gate-Isolierschicht 6 befindet, liegt ferner auch ein hohes elektrisches Feld an der Gate-Isolierschicht 6 auf dem JFET-Bereich JR an.
  • Mit anderen Worten, wenn sich der MOSFET im AUS-Zustand befindet, befindet sich eine MOS-Struktur vom n-Typ in dem JFET-Bereich JR in einem Verarmungszustand, und an der Gate-Isolierschicht 6 liegt ein elektrisches Feld in Sperrrichtung an.
  • 12 ist ein Energiebänderschema einer MOS-Struktur in einem JFET-Bereich einer herkömmlichen Siliciumcarbid-Halbleitervorrichtung (MOSFET) ohne einen ein anderes Element enthaltenden Bereich 10, wenn sich der herkömmliche MOSFET in einem AUS-Zustand befindet.
  • Bei dem herkömmlichen MOSFET werden aufgrund des vorstehend beschriebenen elektrischen Felds in Sperrrichtung, wie in 12 dargestellt, durch eine FN(Fowler-Nordheim)-Tunnelleckage (durch FN(Fowler-Nordheim)-Tunneln) Ladungsträgerelektronen aus einer Gate-Elektrode 7 (Poly-Si) in Richtung zu einer Gate-Isolierschicht 6 (SiO2) implantiert, so dass ein Gate-Leckstrom verursacht wird. Die in die Gate-Isolierschicht 6 implantierten Ladungsträgerelektronen laufen durch die Gate-Isolierschicht 6 hindurch, wobei sie durch ein hohes elektrisches Feld beschleunigt werden, und strömen in eine Drift-Schicht 2 (4H-SiC) hinein. Da diese Ladungsträgerelektronen eine hohe Energie erhalten, werden durch Stoßionisierung in der Drift-Schicht 2 Löcher angeregt.
  • Die angeregten Löcher werden innerhalb der Drift-Schicht 2 in Richtung zu der Gate-Isolierschicht 6 beschleunigt, und ein Teil der hochenergetischen Löcher wird erneut in die Gate-Isolierschicht 6 implantiert. Es ist anzumerken, dass eine Stromstärke der Ladungsträgerelektronen, die durch die FN-Tunnelleckage (das FN-Tunneln) verursacht wird, durch eine Barrierenenergie ΦB für eine FN-Tunnelleckage (ein FN-Tunneln) bestimmt ist.
  • Hier ist ein Energiepotential ΔΦS beschrieben, das durch das andere Element (das negative Element) innerhalb des ein anderes Element enthaltenden Bereichs 10 des MOSFET gemäß der vorliegenden exemplarischen Ausführungsform erzeugt wird. Das andere Element innerhalb des ein anderes Element enthaltenden Bereichs 10 fängt aufgrund seiner hohen Elektronegativität Elektronen in der Umgebung ein und bildet eine feste negative Ladung.
  • Unter der Annahme, dass jedes andere Element ein Elektron einfängt, wird das Energiepotential ΔΦS, das durch das andere Element innerhalb des ein anderes Element enthaltenden Bereichs 10 erzeugt wird, durch ΔΦS = Ns2/2ε0εSND wiedergegeben, wenn eine Oberflächendichte des anderen Elements gleich Ns ist. Hierbei ist ε0 eine Vakuum-dielektrizitätskonstante, εS ist eine relative Dielektrizitätskonstante der Gate-Elektrode 7, und ND ist eine Dotierdichte des anderen Elements in der Gate-Elektrode 7.
  • 13 stellt die Abhängigkeit des Energiepotentials ΔΦS von der Oberflächendichte Ns des anderen Elements (des elektronegativen Elements) dar. Wie in 13 dargestellt, wird festgestellt, dass das Energiepotential ΔΦS um so höher ist, je größer die Oberflächendichte Ns des anderen Elements ist. Wenn das Energiepotential ΔΦS zunimmt, wird eine Barrierenenergie ΦB für eine FN-Tunnelleckage (ein FN-Tunneln) der Ladungsträgerelektronen aus der Gate-Elektrode 7 zu der Gate-Isolierschicht 6 hin hoch, und der Gate-Leckstrom kann beträchtlich reduziert werden.
  • 14 ist eine graphische Darstellung, welche die Abhängigkeit von dem Energiepotential ΔΦS in einer Relation zwischen einem elektrischen Feld Eox der Gate-Isolierschicht 6 und einem Gate-Leckstrom IG darstellt. Wie in 14 dargestellt, ist der Gate-Leckstrom IG bei dem gleichen elektrischen Feld EOX um so geringer, je höher das Energiepotential ΔΦS ist.
  • Daher ist bei dem MOSFET, der den ein anderes Element enthaltenden Bereich 10 aufweist, eine Menge von Ladungsträgerelektronen, die in die Drift-Schicht 2 hinein fließen, wie in 15 dargestellt, beträchtlich reduziert. Dadurch ist eine Menge von hochenergetischen Löchern, die in der Verarmungsschicht des Siliciumcarbids angeregt werden, beträchtlich reduziert, und eine erneute Implantation der Löcher in die Gate-Isolierschicht 6 wird niedrig gehalten. Folglich wird eine Verschlechterung der Gate-Isolierschicht 6 unterbunden, und ein Durchschlag der Gate-Isolierschicht kann verhindert werden.
  • Ferner nimmt ein EIN-Widerstand, anders als in einem Fall, in dem ein Relaxationsbereich vom p-Typ für das elektrische Feld innerhalb des JFET-Bereichs JR ausgebildet ist, nicht zu. Dementsprechend kann die Zuverlässigkeit verbessert werden, wenn der MOSFET ausgeschaltet ist, während eine Verschlechterung einer EIN-Charakteristik des MOSFET verhindert wird.
  • Bei der vorliegenden exemplarischen Ausführungsform ist der MOSFET als die Siliciumcarbid-Halbleitervorrichtung beschrieben, auf welche die vorliegende Erfindung angewendet wird. Eine Anwendung der vorliegenden Erfindung ist jedoch nicht auf einen MOSFET beschränkt, und sie kann auch auf einen MISFET (Metal Insulator Semiconductor Field Effect Transistor, Metall-Isolator-Halbleiter-Feldeffekttransistor) angewendet werden. Des Weiteren ist die Siliciumcarbid-Halbleitervorrichtung, auf welche die vorliegende Erfindung angewendet wird, möglicherweise kein MISFET, und kann zum Beispiel ein IGBT sein.
  • Wenn die Leitfähigkeitstyp des SiC-Substrats 1 in 1 zum Beispiel ein p-Typ ist, kann ein IGBT erzielt werden, bei dem das SiC-Substrat 1 eine Kollektor-Schicht ist. Die Kollektor-Schicht des IGBT ist jedoch nicht zwangsläufig mit einem „Substrat“ konfiguriert. Das SiC-Substrat 1 kann zum Beispiel entfernt werden, nachdem ein Bereich vom p-Typ, der als die Kollektor-Schicht dient, in der Drift-Schicht 2 auf dem SiC-Substrat 1 gebildet worden ist.
  • Ferner ist bei der vorstehenden Beschreibung beschrieben, dass es sich bei dem ersten Leitfähigkeitstyp um den n-Typ handelt und es sich bei dem zweiten Leitfähigkeitstyp um den p-Typ handelt. Die Leitfähigkeitstypen können jedoch umgekehrt sein (mit anderen Worten, die Leitfähigkeitstypen der Störstellen (der Donatoren und der Akzeptoren), die zu den jeweiligen Bereichen hinzugefügt werden, können vertauscht sein).
  • Wenn zum Beispiel bei dem MOSFET in 1 der erste Leitfähigkeitstyp der p-Typ ist und der zweite Leitfähigkeitstyp der n-Typ ist, wird ein MOSFET vom Typ mit einem p-Kanal erzielt. Ferner ist eine Reihenfolge von Ionenimplantations-Prozessen, die durchgeführt werden, um die jeweiligen Störstellen hinzuzufügen, nicht auf die eine vorstehend beschriebene beschränkt, und es kann sich um eine beliebige geeignete Reihenfolge handeln.
  • Bezugszeichenliste
    • 1
    SiC-Substrat
    30
    SiC-Schicht
    2
    Drift-Schicht
    JR
    JFET-Bereich
    3
    Muldenbereich
    4
    Source-Bereich
    5
    Kontaktbereich
    6
    Gate-Isolierschicht
    7
    Gate-Elektrode
    8
    Source-Elektrode
    9
    Drain-Elektrode
    10
    ein anderes Element enthaltender Bereich
    11
    ein mit einem anderen Element implantierter Bereich

Claims (9)

  1. Siliciumcarbid-Halbleitervorrichtung, die Folgendes aufweist: - eine Siliciumcarbid-Schicht (30); - eine Drift-Schicht (2) eines ersten Leitfähigkeitstyps, die innerhalb der Siliciumcarbid-Schicht (30) angeordnet ist; - eine Mehrzahl von Muldenbereichen (3) eines zweiten Leitfähigkeitstyps, die selektiv in einem oberen Schichtbereich der Siliciumcarbid-Schicht (30) angeordnet sind, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet; - einen Source-Bereich (4) des ersten Leitfähigkeitstyps, der innerhalb von jedem der Mehrzahl von Muldenbereichen (3) angeordnet ist; - einen JFET-Bereich (JR), der als ein Bereich der Drift-Schicht (2) dient, der sandwichartig zwischen der Mehrzahl von Muldenbereichen (3) angeordnet ist und bis zu einer oberen Oberfläche der Siliciumcarbid-Schicht (30) reicht; - einen Kanalbereich, der innerhalb von jedem der Mehrzahl von Muldenbereichen (3) angeordnet ist und sandwichartig zwischen dem Source-Bereich (4) und dem JFET-Bereich (JR) angeordnet ist; - eine isolierende Schicht (6), die auf der Siliciumcarbid-Schicht (30) angeordnet ist und zumindest den JFET-Bereich (JR) bedeckt; und - eine Elektrode (7), die über die isolierende Schicht (6) auf dem JFET-Bereich (JR) angeordnet ist, wobei die isolierende Schicht (6) und die Elektrode (7) einen Bereich (10) aufweisen, der ein anderes Element enthält, das sich von Elementen unterscheidet, welche die isolierende Schicht (6) und die Elektrode (7) bilden, und der Bereich (10), der das andere Element enthält, oberhalb des JFET-Bereichs (JR) angeordnet ist und oberhalb des Kanalbereichs nicht angeordnet ist.
  2. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1, wobei das andere Element eine Elektronegativität aufweist, die höher als irgendeine des Elements ist, das die Elektrode (7) bildet.
  3. Siliciumcarbid-Halbleitervorrichtung nach Anspruch 1 oder 2, wobei - die Elektrode (7) aus Silicium gebildet ist und irgendeine der Substanzen von Phosphor, Arsen, Antimon, Bor und Gallium als Störstellendotierstoff aufweist und - das andere Element irgendeine der Substanzen von Kohlenstoff, Stickstoff, Fluor, Schwefel, Chlor, Selen, Brom und Iod ist.
  4. Siliciumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die Oberflächendichte des anderen Elements in einem Bereich von 1×1013 cm-2 bis 1×1015 cm-2 einschließlich liegt.
  5. Siliciumcarbid-Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei sich ein Konzentrationspeak des anderen Elements innerhalb eines Bereichs von 100 nm vertikal von einer Grenze zwischen der isolierenden Schicht (6) und der Elektrode (7) aus befindet.
  6. Verfahren zum Herstellen einer Siliciumcarbid-Halbleitervorrichtung, das Folgendes aufweist: - einen Schritt, bei dem eine Drift-Schicht (2) eines ersten Leitfähigkeitstyps in einer Siliciumcarbid-Schicht (30) gebildet wird; - einen Schritt, bei dem selektiv eine Mehrzahl von Muldenbereichen (3) eines zweiten Leitfähigkeitstyps in einem oberen Schichtbereich der Siliciumcarbid-Schicht (30) gebildet wird, wobei sich der zweite Leitfähigkeitstyp von dem ersten Leitfähigkeitstyp unterscheidet; - einen Schritt, bei dem ein Source-Bereich (4) des ersten Leitfähigkeitstyps selektiv innerhalb von jedem der Mehrzahl von Muldenbereichen (3) gebildet wird; - einen Schritt, bei dem eine isolierende Schicht (6) auf der Siliciumcarbid-Schicht (30) so gebildet wird, dass ein JFET-Bereich (JR) bedeckt ist, der als ein Bereich der Drift-Schicht (2) dient, der sandwichartig zwischen der Mehrzahl von Muldenbereichen (3) angeordnet ist; - einen Schritt, bei dem eine Elektrode (7) auf der isolierenden Schicht (6) so gebildet wird, dass der JFET-Bereich (JR) bedeckt ist; und - einen Schritt, bei dem ein anderes Element, das sich von Elementen unterscheidet, welche die isolierende Schicht (6) und die Elektrode (7) bilden, durch Ionenimplantation in die Elektrode (7) eingebracht wird, wobei das andere Element durch Ionenimplantation in einen Bereich oberhalb des JFET-Bereichs (JR) in die Elektrode (7) eingebracht wird und nicht in einen Bereich oberhalb eines Kanalbereichs durch Ionenimplantation eingebracht wird.
  7. Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung nach Anspruch 6, das ferner Folgendes aufweist: - einen Schritt, bei dem das andere Element nach dem Schritt der Ionenimplantation des anderen Elements durch eine Wärmebehandlung diffundiert wird.
  8. Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung nach Anspruch 6 oder Anspruch 7, wobei das andere Element irgendeine der Substanzen von Kohlenstoff, Stickstoff, Fluor, Schwefel, Chlor, Selen, Brom und Iod ist.
  9. Verfahren zur Herstellung der Siliciumcarbid-Halbleitervorrichtung nach einem der Ansprüche 6 bis 8, wobei die Dosismenge des anderen Elements bei dem Schritt der Ionenimplantation des anderen Elements, das durch Ionenimplantation in die Elektrode (7) eingebracht wird, in einem Bereich von 1×1013 cm-2 bis 1×1015 cm-2 einschließlich liegt.
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