CN114613849B - 一种改善短路特性的碳化硅mos器件 - Google Patents

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Abstract

本发明属于半导体器件技术领域，具体涉及一种改善短路特性的碳化硅MOS器件，通过掺杂薄层的设置，当栅压大于阈值电压时，掺杂薄层内形成导电沟道，由于沟道远离阱区与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使器件具有更低的导通电阻。同时通过电流引导层的设置，从掺杂薄层内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低导通电阻。通过夹断层的设置，当器件处于短路状态时，在漏极的高电压作用下，夹断层被耗尽，电流通路减小，器件电阻增加，从而有效限制短路电流密度。本发明的碳化硅MOS器件在实现正常工作状态下低导通电阻的同时，有效降低在短路状态下的电流密度，保护器件不被烧毁。

Description

一种改善短路特性的碳化硅MOS器件
技术领域
本发明属于半导体器件技术领域，具体涉及一种改善短路特性的碳化硅MOS器件。
背景技术
碳化硅作为第三代半导体材料，与传统硅材料相比具有更宽的禁带宽度。碳化硅器件具有更优的开关频率、散热能力和损耗，还具有更高的饱和电子迁移速度、更高的热导率和更低的导通阻抗。但是在短路操作期间，由于碳化硅MOS器件的短路电流密度大，功率密度高，容易导致器件烧毁。
现有技术中，通过增加导通电阻实现碳化硅MOS器件的短路电流密度的减小，但是增加导通电阻会导致器件正常工作时的功耗增加。为了兼顾碳化硅MOS器件的功耗和短路能力，本发明提出一种碳化硅MOS器件结构，在实现低导通电阻的能够同时实现较低的短路电流密度。
发明内容
本发明要解决的技术问题在于克服现有技术碳化硅MOS器件短路电流密度大容易烧毁，并且通过增加导通电阻来减小碳化硅MOS器件的短路电流密度会导致器件功耗增加的缺陷，从而提供一种改善短路特性的碳化硅MOS器件。
一种改善短路特性的碳化硅MOS器件，
N型的衬底、N型的外延层、P型的阱区、源区、栅氧化层、N型的掺杂薄层、N型的电流引导层和N型的夹断层；
所述外延层位于所述衬底上方；
所述阱区位于所述外延层左右两侧上方，并且左右两侧的阱区之间的所述外延层形成JFET区；
左侧源区位于左侧阱区的左侧上方，且左侧源区的底部和右侧与左侧阱区接触；右侧源区位于右侧阱区的右侧上方，且右侧源区的底部和左侧与右侧阱区接触；
栅氧化层，所述栅氧化层覆盖所述JFET区和所述阱区上方，并且覆盖所述源区上方的一部分；
所述掺杂薄层位于所述阱区内，连通所述源区与所述JFET区，并且上方与所述栅氧化层间隔一段距离；
所述电流引导层位于所述JFET区内，连通左右两侧的N型掺杂薄层，且上方与所述栅氧化层间隔一段距离；
所述夹断层位于所述电流引导层下方左右两侧，且所述夹断层的顶部与所述电流引导层的底部接触，左侧夹断层的左侧与左侧阱区的右侧接触，右侧夹断层的右侧与右侧阱区左侧接触。
通过掺杂薄层的设置，当栅压大于阈值电压时，在电场作用下，掺杂薄层内形成导电沟道，由于沟道远离阱区与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使得器件具有更低的导通电阻。同时通过电流引导层的设置，从掺杂薄层内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低了导通电阻。
通过夹断层的设置，当器件处于短路状态时，在漏极的高电压作用下，夹断层被耗尽，电流通路减小，器件电阻增加，从而有效限制了短路电流密度。
从而，本发明的碳化硅MOS器件在实现了正常工作状态下低导通电阻的同时，有效降低了器件在短路状态下的电流密度，保护器件不被烧毁。
优选的，所述掺杂薄层与所述栅氧化层的距离为5-10nm。能够避免产生的导电沟道靠近半导体表面受到界面散射的影响从而降低载流子迁移率，同时确保栅极对掺杂薄层的控制作用。
优选的，所述掺杂薄层厚度为2-10nm。
优选的，所述掺杂薄层与所述阱区的P型杂质补偿之后的N型杂质浓度为1010~1011cm-3量级。
掺杂薄层的优选厚度和掺杂浓度，避免了由于厚度太大和掺杂浓度过高导致器件无法关断，漏电过大，同时避免由于厚度太小和掺杂浓度过低，导致沟道电阻过高。
优选的，所述电流引导层厚度为2-10nm。
优选的，所述电流引导层掺杂浓度高于所述外延层一到二个数量级。
电流引导层的优选厚度和高掺杂浓度，确保从掺杂薄层处流出的电流能够被有效引导，实现横向扩展，从而降低导通电阻。
优选的，所述夹断层厚度为10-20nm。
优选的，所述夹断层掺杂浓度低于所述外延层一到二个数量级。
夹断层的优选厚度和低掺杂浓度，能够确保在器件短路状态下夹断层的有效耗尽，减小电流流通路径，同时确保在正常工作状态下耗尽宽度较窄，有足够的载流子数量，不对电流的正常流通路径产生影响。
附图说明
图1为本发明的器件结构示意图；
图2为本发明正常工作状态下电流流通路径示意图；
图3为本发明短路状态下电流流通路径示意图。
附图标记：1、衬底；2、外延层；3、阱区；4、源区；5、栅氧化层；6、掺杂薄层；7、电流引导层；8、夹断层；9、栅极。
具体实施方式
为了使本领域的技术人员更好地理解本申请中的技术方案，下面将结合本申请实施例中的附图对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制；术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性；此外，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1
参照图1所示，一种改善短路特性的碳化硅MOS器件，N型的衬底1、N型的外延层2、P型的阱区3、源区4、栅氧化层5、N型的掺杂薄层6、N型的电流引导层7和N型的夹断层8；所述外延层2位于所述衬底1上方；所述阱区3位于所述外延层2左右两侧上方，并且左右两侧的阱区3之间的所述外延层2形成JFET区；左侧源区4位于左侧阱区3的左侧上方，且左侧源区4的底部和右侧与左侧阱区接触；右侧源区4位于右侧阱区3的右侧上方，且右侧源区4的底部和左侧与右侧阱区3接触；栅氧化层5，所述栅氧化层5覆盖所述JFET区和所述阱区3上方，并且覆盖所述源区4上方的一部分；所述掺杂薄层6位于所述阱区3内，连通所述源区4与所述JFET区，并且上方与所述栅氧化层5间隔一段距离；所述电流引导层7位于所述JFET区内，连通左右两侧的N型掺杂薄层6，且上方与所述栅氧化层5间隔一段距离；所述夹断层8位于所述电流引导层7下方左右两侧，且所述夹断层8的顶部与所述电流引导层7的底部接触，左侧夹断层8的左侧与左侧阱区3的右侧接触，右侧夹断层8的右侧与右侧阱区3左侧接触。
所述源区4上方连接源极，所述栅氧化层5上方连接栅极9，所述衬底1下方连接漏极。
通过掺杂薄层6的设置，当栅压大于阈值电压时，在电场作用下，掺杂薄层6内形成导电沟道，由于沟道远离阱区3与栅氧化层接触面，不受到界面散射，沟道载流子迁移率增加，使得器件具有更低的导通电阻。同时通过电流引导层7的设置，从掺杂薄层6内形成的导电沟道流出的电流实现横向扩展，再进行纵向流动，进一步降低了导通电阻。
通过夹断层8的设置，当器件处于短路状态时，在漏极的高电压作用下，夹断层8被耗尽，电流通路减小，器件电阻增加，从而有效限制了短路电流密度。
从而，本发明的碳化硅MOS器件在实现了正常工作状态下低导通电阻的同时，有效降低了器件在短路状态下的电流密度，保护器件不被烧毁。
所述掺杂薄层6与所述栅氧化层5的距离为5-10nm。能够避免产生的导电沟道靠近半导体表面受到界面散射的影响从而降低载流子迁移率，同时确保栅极9对掺杂薄层6的控制作用。
所述掺杂薄层6厚度为2-10nm，并且与所述阱区3的P型杂质补偿之后的N型杂质浓度为1010～1011cm-3量级。优选的掺杂薄层6的厚度和掺杂浓度，避免了由于厚度太大和掺杂浓度过高导致器件无法关断，漏电过大，同时避免由于厚度太小和掺杂浓度过低导致沟道电阻过高。
所述电流引导层7厚度为2-10nm。所述夹断层8厚度为10-20nm。所述电流引导层7掺杂浓度高于所述外延层2一到二个数量级。所述夹断层8掺杂浓度低于所述外延层2一到二个数量级。电流引导层7的优选厚度和高掺杂浓度，确保从掺杂薄层6处流出的电流能够被有效引导，实现横向扩展，从而降低导通电阻。夹断层8的优选厚度和低掺杂浓度，能够确保在器件短路状态下夹断层的有效耗尽，减小电流流通路径，同时确保在正常工作状态下耗尽宽度较窄，有足够的载流子数量，不对电流的正常流通路径产生影响。
工作原理：
当栅压小于阈值电压时，掺杂薄层6内的载流子被阱区3完全耗尽，没有导电沟道的产生，器件不能导通。
当栅压大于阈值电压时，参照图2所示，在电场作用下，掺杂薄层6内形成导电沟道，电流从源区4通过掺杂薄层6流入JFET区域内，经过高浓度掺杂的电流引导层7实现横向扩展，再纵向流动，通过外延层2和衬底1流入漏极，实现器件的导通。这时，由于漏极电压较小，夹断层8内耗尽宽度很窄，不会对电流的流通路径产生影响，不会影响器件的导通电阻。
当器件处于短路状态时，参照图3所示，漏极电压很高，在强电场的作用下，低掺杂浓度的夹断层8被耗尽，电流不能从夹断层8处流通，电流流通路径减小，器件的导通电阻增大，从而有效限制了短路电流密度，避免器件烧坏。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的技术人员来说，在不脱离本发明构思的前提下，还可以做出若干等同替代或明显变型，而且性能或用途相同，都应当视为属于本发明的保护范围之内。

Claims (8)

1.一种改善短路特性的碳化硅MOS器件，其特征在于，
包括：
N型的衬底（1）、N型的外延层（2）、P型的阱区（3）、源区（4）、栅氧化层（5）、N型的掺杂薄层（6）、N型的电流引导层（7）和N型的夹断层（8）；
所述外延层（2）位于所述衬底（1）上方；
所述阱区（3）位于所述外延层（2）左右两侧上方，并且左右两侧的阱区（3）之间的所述外延层（2）形成JFET区；
左侧源区（4）位于左侧阱区（3）的左侧上方，且左侧源区（4）的底部和右侧与左侧阱区接触；右侧源区（4）位于右侧阱区（3）的右侧上方，且右侧源区（4）的底部和左侧与右侧阱区（3）接触；
栅氧化层（5），所述栅氧化层（5）覆盖所述JFET区和所述阱区（3）上方，并且覆盖所述源区（4）上方的一部分；
所述掺杂薄层（6）位于所述阱区（3）内，连通所述源区（4）与所述JFET区，并且上方与所述栅氧化层（5）间隔一段距离；
所述电流引导层（7）位于所述JFET区内，连通左右两侧的N型掺杂薄层（6），且上方与所述栅氧化层（5）间隔一段距离；
所述夹断层（8）位于所述JFET区中，且位于所述电流引导层（7）下方左右两侧，且所述夹断层（8）的顶部与所述电流引导层（7）的底部接触，左侧夹断层（8）的左侧与左侧阱区（3）的右侧接触，右侧夹断层（8）的右侧与右侧阱区（3）左侧接触。
2.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述掺杂薄层（6）与所述栅氧化层（5）的距离为5-10nm。
3.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述掺杂薄层（6）厚度为2-10nm。
4.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述掺杂薄层（6）与所述阱区（3）的P型杂质补偿之后的N型杂质浓度为1010～1011cm-3量级。
5.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述电流引导层（7）厚度为2-10nm。
6.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述夹断层（8）厚度为10-20nm。
7.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述电流引导层（7）掺杂浓度高于所述外延层（2）一到二个数量级。
8.根据权利要求1所述的一种改善短路特性的碳化硅MOS器件，其特征在于，所述夹断层（8）掺杂浓度低于所述外延层（2）一到二个数量级。
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Address after: 518000 1301, building 3, Chongwen Park, Nanshan Zhiyuan, No. 3370 Liuxian Avenue, Fuguang community, Taoyuan Street, Nanshan District, Shenzhen, Guangdong

Applicant after: Shenzhen Weizhao Semiconductor Co.,Ltd.

Address before: 518000 1301, building 3, Chongwen Park, Nanshan Zhiyuan, No. 3370 Liuxian Avenue, Fuguang community, Taoyuan Street, Nanshan District, Shenzhen, Guangdong

Applicant before: VANGUARD SEMICONDUCTOR CO.,LTD.

GR01 Patent grant
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