KR20150041051A - 반도체 장치 - Google Patents

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Abstract

환류 다이오드로서 쇼트키 배리어 다이오드를 내장한 반도체 장치에 있어서, 환류 상태에서 최대 유니폴라 전류를 증대시키고, 또한 오프 상태에서 리크 전류를 저감한다. 제 1 도전형의 드리프트층(20)의 표층 측에 마련된 서로 인접하는 제 2 도전형의 웰 영역(30) 사이의 표면 중, 적어도 일부에 쇼트키 전극(75)을 구비하며, 쇼트키 전극(75)의 하부에 있고, 또한 서로 인접하는 상기 웰 영역(30) 사이에 있는 제 1 영역내의 제 1 도전형의 불순물 농도를, 드리프트층(20)의 제 1 도전형의 제 1 불순물 농도보다 높고, 또한 웰 영역(30)의 제 2 도전형의 제 2 불순물 농도보다 낮게 한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것이다.
MOSFET(Metal－Oxide－Semiconductor Field－Effect－Transistor) 등의 반도체 장치에서는, 내장 다이오드를 환류 다이오드로서 사용하는 것이 가능하지만, 환류 다이오드로서 쇼트키 배리어 다이오드를 내장하여, 이용하는 방법이 제안되어 있다(예를 들면, 특허 문헌 1 참조).
예를 들면, MOSFET 등의 반도체 장치의 구조상 pn 다이오드가 내장되어 있는 경우, 내장한 쇼트키 배리어 다이오드를 이용할 때에, pn 다이오드가 동작하면 회복(recovery) 손실이 커지는 등의 문제가 생기기 때문에, pn 다이오드가 동작(바이폴라 동작)하지 않는 상태에서, 쇼트키 배리어 다이오드에 의해서 흐르게 하는 유니폴라 전류가 큰 것이 바람직하다. 이 때, 칩 비용을 적게 하기 위해서, 칩 면적을 증대시키지 않고 유니폴라 전류를 크게 한다, 즉, 유니폴라 전류 밀도를 크게 하는 것이 바람직하다. 즉, 환류 전류의 성분이 유니폴라 전류만으로 이루어져, 그 때의 유니폴라 전류 밀도의 최대치가 큰 것이 바람직하다. 그 때문에, 서로 인접하는 웰 영역의 사이로서, 쇼트키 전극 바로 아래의 영역에 있어서, 상기 영역의 제 1 도전형의 불순물 농도를 드리프트층의 제 1 도전형의 불순물 농도보다 높게 하여, 유니폴라 전류 밀도를 증대하는 방법이 제안되어 있다(예를 들면, 특허 문헌 2 참조).
(선행 기술 문헌)
(특허 문헌)
특허 문헌 1 : 일본 특개 제2003－017701호 공보
특허 문헌 2 : 일본 특개 제2007－234925호 공보
그러나, 종래의 내장 쇼트키 배리어 다이오드에서는, 드리프트층의 제 1 도전형의 농도와 동일한 불순물 농도이며, 또한 웰 영역의 제 2 도전형의 불순물 농도와 동일한 불순물 농도인 제 2 도전형의 영역을, 제 1 도전형의 불순물을 주입하는 것에 의해서 제 1 도전형으로 반전시키고(되돌림), 상기 영역의 제 1 도전형의 불순물 농도를 드리프트층의 제 1 도전형의 불순물 농도보다 높게 형성하고, 그 영역상에 쇼트키 전극을 형성하고 있기 때문에, 쇼트키 전극 바로 아래의 영역의 제 1 도전형의 불순물 농도가, 웰 영역의 제 2 도전형의 불순물 농도보다 높다. 이 때문에, MOSFET가 오프 상태인 때, 쇼트키 전극 하부에 공핍층이 충분히 확장되지 않고, 쇼트키 접합에 걸리는 전계 강도가 높아지므로, 쇼트키 접합의 리크 전류가 커져 반도체 장치의 신뢰성이 저하한다고 하는 문제가 있었다.
본 발명은, 상술한 바와 같은 문제를 해결하기 위해서 이루어진 것으로, 환류 다이오드의 유니폴라 전류 밀도를 증대하면서, 소자의 신뢰성을 향상할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는, 내장 쇼트키 배리어 다이오드에 있어서의 쇼트키 전극의 하부에, 제 1 도전형의 드리프트층의 제 1 불순물 농도보다 높고, 또한 제 2 도전형의 웰 영역의 제 2 불순물 농도보다 낮은 불순물 농도를 갖는 제 1 도전형의 제 1 영역을 구비한 것이다.
또한, 본 발명에 따른 반도체 장치에서는, 내장 쇼트키 배리어 다이오드에 있어서의 쇼트키 전극의 하부에 제 1 도전형의 제 1 영역을 구비하며, 제 1 영역의 어느 깊이에 있어서의 불순물 농도가 동일한 깊이에 있어서의 제 2 도전형의 웰 영역의 제 2 불순물 농도보다 낮고, 또한 제 1 도전형의 드리프트층의 제 1 불순물 농도보다 높은 것을 특징으로 한다.
본 발명에 따른 반도체 장치에서는, 서로 인접하는 웰 영역의 사이에서, 또한 쇼트키 전극의 하부에 마련한 제 1 영역의 불순물 농도를 드리프트층의 제 1 불순물 농도보다 높게 했으므로, pn 다이오드가 동작하기 어려워져, 환류 다이오드의 유니폴라 전류 밀도를 증대할 수 있다. 또한, 제 1 영역의 불순물 농도를 웰 영역의 제 2 불순물 농도보다 낮게 했으므로, 오프시에 있어서 쇼트키 전극 하부에 공핍층이 충분히 확장되어, 쇼트키 접합에 걸리는 전계가 완화되어 리크 전류 증대를 억제할 수 있다.
또한, 본 발명에 따른 반도체 장치에서는, 서로 인접하는 웰 영역의 사이에서, 또한 쇼트키 전극의 하부에 마련한 제 1 영역의 불순물 농도를 드리프트층의 제 1 불순물 농도보다 높게 했으므로, pn 다이오드가 동작하기 어려워져, 환류 다이오드의 유니폴라 전류 밀도를 증대할 수 있다. 또한, 제 1 영역내의 임의의 깊이에 있어서의 제 1 도전형의 불순물 농도를, 동일한 깊이에 있어서의 웰 영역내의 제 2 불순물 농도보다 낮게 함으로써, 웰 영역의 제 2 불순물 농도가 깊이 방향 분포를 갖는 경우에도, 오프시에 있어서 쇼트키 전극 하부에 공핍층이 충분히 확장되므로 쇼트키 접합에 걸리는 전계가 완화되어 리크 전류 증대를 억제할 수 있다.
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 단면도이다.
도 2는 본 발명의 실시 형태 1에 따른 반도체 장치의 일부의 상면도이다.
도 3은 본 발명의 실시 형태 1에 따른 반도체 장치의 환류 동작시의 미분 저항과, 오프 상태에 있어서 쇼트키 전극 하부가 완전 공핍화하는 전압의 계산 결과를 나타내는 도면이다.
도 4는 본 발명의 실시 형태 1에 있어서, 환류 상태에 있어서의 소스·드레인 전압과 단위 면적 당 흐르는 환류 전류 밀도의 관계를 디바이스 시뮬레이션으로 구한 결과를 나타낸 도면이다.
도 5는 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제 1 영역내의 불순물 농도 프로파일을 나타내는 도면이다.
도 6은 본 발명의 실시 형태 2에 있어서의 최대 유니폴라 전류 밀도와, 제 1 영역의 두께를 웰 영역의 두께로 나눈 값의 관계를 드리프트층의 제 1 불순물 농도를 3e15cm－3으로 하여 시뮬레이션한 결과를 나타내는 도면이다.
도 7은 본 발명의 실시 형태 2에 있어서의 최대 유니폴라 전류 밀도와, 제 1 영역의 두께를 웰 영역의 두께로 나눈 값의 관계를 드리프트층의 제 1 불순물 농도를 2.5e15cm－3으로 하여 시뮬레이션한 결과를 나타내는 도면이다.
도 8은 본 발명의 실시 형태 2에 있어서의 최대 유니폴라 전류 밀도와, 제 1 영역의 두께를 웰 영역의 두께로 나눈 값의 관계를 드리프트층의 제 1 불순물 농도를 3.5e15cm－3으로 하여 시뮬레이션한 결과를 나타내는 도면이다.
도 9는 본 발명의 실시 형태 2에 있어서의 최대 유니폴라 전류 밀도와, 제 1 영역의 두께를 웰 영역의 두께로 나눈 값의 관계를 제 1 이간 영역의 폭을 변화시켜 시뮬레이션한 결과를 나타내는 도면이다.
도 10은 본 발명의 실시 형태 3에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 실시 형태 3에 따른 반도체 장치의 환류 상태를 설명하기 위한 반도체 장치의 단면도이다.
도 12는 본 발명의 실시 형태 3에 있어서의 반도체 장치의 최대 유니폴라 전류 밀도와 쇼트키 접합에 걸리는 전계 강도의 관계를 시뮬레이션한 결과를 나타내는 도면이다.
도 13은 본 발명의 실시 형태 3에 따른 다른 반도체 장치를 나타내는 단면도이다.
도 14는 본 발명의 실시 형태 4에 따른 반도체 장치를 나타내는 단면도이다.
도 15는 본 발명의 실시 형태 4에 있어서의 최대 유니폴라 전류 밀도와, 제 1 영역의 두께를 웰 영역의 두께로 나눈 값의 관계를 시뮬레이션한 결과를 나타내는 도면이다.
도 16은 본 발명의 실시 형태 5에 따른 반도체 장치를 나타내는 단면도이다.
도 17은 본 발명의 실시 형태 6에 따른 반도체 장치를 나타내는 단면도이다.
도 18은 본 발명의 실시 형태 7에 따른 반도체 장치를 나타내는 단면도이다.
(실시 형태 1)
우선, 본 발명의 실시 형태 1에 있어서의 반도체 장치의 구성을 설명한다. 도 1은, 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 단면도이며, SBD(Schottky Barrier Diode) 내장 MOSFET의 유닛 셀의 단면 모식도이다. 도 2는, 본 실시 형태의 상기 반도체 장치의 일부를 위에서 본 도면이며, 도 1의 전극이나 절연막 등을 투과하여, 반도체 영역만을 표현하고 있다. 본 실시 형태에 있어서는, 반도체 장치의 일례로서, 탄화규소(SiC) 반도체 장치이며, 제 1 도전형을 n형, 제 2 도전형을 p형으로 한 n채널 탄화규소 MOSFET에 대해 설명한다.
도 1 및 도 2에 있어서, 4H의 폴리타입을 갖는, n형(제 1 도전형)이며 저저항의 탄화규소로 이루어지는 기판(10)의 제 1 주면상에, n형(제 1 도전형)의 탄화규소로 이루어지는 드리프트층(20)이 형성되어 있다. 탄화규소로 이루어지는 기판(10)은, 제 1 주면의 면방위가 (0001) 면에서 c축 방향에 대해서 4°경사져 있다. 드리프트층(20)은 n형(제 1 도전형)의 제 1 불순물 농도를 가진다. 드리프트층(20)의 표층 측에는, p형(제 2 도전형)의 불순물인 알루미늄(Al)을 함유하는 p형(제 2 도전형)의 웰 영역(30)이 형성되어 있다. 웰 영역(30)은 p형(제 2 도전형)의 제 2 불순물 농도를 가진다. 이 웰 영역(30)은, 유닛 셀내의 단면에서 보아 2개소 이간되어 있고, 각각을 제 1 이간 영역(22), 제 2 이간 영역(21)이라고 부르는 n형(제 1 도전형)의 영역에 의해 이간되어 있다. 제 1 이간 영역(22) 및 제 2 이간 영역(21)은, 드리프트층(20)의 표층부에 형성되고 또한 서로 인접하는 웰 영역(30) 사이의 영역에서, 깊이 방향으로는 드리프트층(20)의 표면으로부터 웰 영역(30)의 바닥부와 동일한 깊이까지의 영역으로 한다.
단면에서 보아 웰 영역(30)의 내측의 표층 측에는, n형(제 1 도전형)의 불순물인 질소(N)를 함유하는, n형(제 1 도전형)의 소스 영역(40)이, 웰 영역(30)의 깊이보다 얕게 형성되어 있다. 또한, 드리프트층(20)의 표층측에서, 바람직하게는 소스 영역(40)과 제 1 이간 영역(22) 사이에 개재된 영역에, p형(제 2 도전형)의 불순물인 알루미늄(Al)을 함유하는 p형(제 2 도전형)의 웰 컨택트 영역(35)이 형성되어 있다. 제 2 이간 영역(21)의 표면과 웰 영역(30)의 표면과 소스 영역(40)의 일부의 표면에 걸쳐, 산화규소로 구성되는 게이트 절연막(50)이 형성되어 있다. 또한, 게이트 절연막(50)의 표면에, 제 2 이간 영역(21)과 웰 영역(30)과 소스 영역(40)의 단부와 대향하도록, 게이트 전극(60)이 형성되어 있다. 또한, 웰 영역(30) 중 제 2 이간 영역(21)과 소스 영역(40)에 개재되고, 게이트 절연막(50)을 거쳐서 게이트 전극(60)과 대향하여, 온 동작시에 반전층이 형성되는 영역을 채널 영역으로 한다.
게이트 절연막(50)상에는 게이트 전극(60)을 덮도록, 산화규소로 구성되는 층간 절연막(55)이 형성되어 있다. 소스 영역(40) 중 게이트 절연막(50)으로 덮이지 않은 영역의 표면과, 웰 컨택트 영역(35) 중 소스 영역(40)과 접하는 측의 일부의 표면에는, 탄화규소와의 접촉 저항을 저감하기 위한 소스 오믹 전극(70)이 형성되어 있다. 또한, 웰 영역(30)은, 저저항의 웰 컨택트 영역(35)을 거쳐서, 소스 오믹 전극(70)과 전자의 교환을 용이하게 행할 수 있다.
제 1 이간 영역(22)의 표면에는 쇼트키 전극(75)이 형성되고, 쇼트키 전극(75)과 제 1 이간 영역(22)의 탄화규소는 쇼트키 접속되어 있다. 쇼트키 전극(75)은 제 1 이간 영역(22)의 표면을 포함하는 것이 바람직하지만, 포함하고 있지 않아도 좋다. 소스 오믹 전극(70), 쇼트키 전극(75) 및 층간 절연막(55)상에는, 소스 전극(80)이 형성되어 있다. 이 소스 전극(80)은, 소스 오믹 전극(70)과 쇼트키 전극(75)을 전기적으로 단락하고 있다. 즉, 소스 오믹 전극(70)과 쇼트키 전극(75)은 전기적으로 접속되어 있다. 기판(10)의 제 1 주면과 반대측의 제 2 주면, 즉, 이면 측에는, 이면 오믹 전극(71)을 거쳐서 드레인 전극(85)이 형성되어 있다. 또한, 도시하지 않지만, 반도체 장치내의 유닛 셀이 존재하지 않는 영역의 일부에 있어서, 게이트 전극(60)은 층간 절연막(55)에 형성된 게이트 컨택트 홀을 거쳐서 게이트 패드 및 게이트 배선과 전기적으로 단락하고 있다.
또한, 본 실시 형태에서는 상술한 바와 같이, 제 2 이간 영역(21)의 표면에는 게이트 절연막(50)이 형성되고, 제 1 이간 영역(22)의 표면에는 쇼트키 전극(75)이 형성되어 있다.
또한, 제 1 이간 영역(22)내의 n형(제 1 도전형) 불순물 농도는, 드리프트층(20)의 n형(제 1 도전형)의 제 1 불순물 농도보다 높고, 또한 웰 영역(30)의 p형(제 2 도전형)의 제 2 불순물 농도보다 낮게 설정되어 있다. 본 실시 형태에서는, 이 영역을 제 1 영역(도 1 중, 굵은 파선으로 둘러싸인 영역)이라고 불러우고, 실시 형태 1에서는 제 1 이간 영역(22)과 제 1 영역이 동일한 영역으로 되어 있다. 또한, 본 실시 형태에서는, 드리프트층(20) 중 제 2 이간 영역(21)의 n형 불순물 농도는, 드리프트층(20)의 제 1 불순물 농도와 동일하게 설정되어 있다.
또한, 다음에 상세하게 설명하지만, 제 2 이간 영역(21)은 MOSFET 온시에 온 전류가 흐르는 경로이며, 제 1 이간 영역(22)은 쇼트키 배리어 다이오드의 환류 전류인 유니폴라 전류가 흐르는 경로이다.
계속해서, 본 실시 형태의 반도체 장치인 SBD 내장 MOSFET의 제조 방법에 대해 설명한다.
우선, 제 1 주면의 면방위가 (0001) 면이며, 4H의 폴리타입을 갖는, n형이며 저저항의 탄화규소로 이루어지는 기판(10)의 표면상에, 화학 기상 퇴적(Chemical Vapor Deposition： CVD)법에 의해, 1×1015cm-3∼1×1017cm-3의 n형의 불순물 농도로, 5∼50㎛의 두께의 탄화규소로 이루어지는 드리프트층(20)을 에피택셜 성장한다. 이 드리프트층(20)의 n형의 불순물 농도를 제 1 불순물 농도라 부른다.
다음에, 드리프트층(20)의 표면에 포토레지스트 등에 의해 주입 마스크를 형성하여, p형의 불순물인 Al을 이온 주입한다. 이 때, Al의 이온 주입의 깊이는 드리프트층(20)의 두께를 넘지 않는 0.5∼3㎛ 정도로 한다. 또한, 이온 주입된 Al의 불순물 농도는, 1×1017cm-3∼1×1019cm-3의 범위로 드리프트층(20)의 제 1 불순물 농도보다 많은 것으로 한다. 그 후, 주입 마스크를 제거한다. 본 공정에 의해 Al이 이온 주입된 영역이 웰 영역(30)으로 되고, 그 p형의 불순물 농도를 제 2 불순물 농도라 부른다.
다음에, 드리프트층(20)의 표면에 포토레지스트 등에 의해 주입 마스크를 형성하여, n형의 불순물인 N을 이온 주입한다. N의 이온 주입 깊이는 웰 영역(30)의 두께보다 얕은 것으로 한다. 또한, 이온 주입한 N의 불순물 농도는, 1×1018cm-3∼1×1021cm-3의 범위로 웰 영역(30)의 p형의 제 2 불순물 농도를 넘는 것으로 한다. 본 공정에서 N이 주입된 영역 중 n형을 나타내는 영역이 소스 영역(40)으로 된다.
다음에, 드리프트층(20)의 표면에 포토레지스트 등에 의해 주입 마스크를 형성하고, p형의 불순물인 Al을 이온 주입하여, 주입 마스크를 제거한다. 본 공정에 의해서 Al이 주입된 영역이 웰 컨택트 영역(35)으로 된다. 웰 컨택트 영역(35)은, 웰 영역(30)과 소스 오믹 전극(70)의 양호한 전기적 접촉을 얻기 위해서 마련하는 것으로, 웰 컨택트 영역(35)의 p형 불순물 농도는, 웰 영역(30)의 p형의 제 2 불순물 농도보다 고 농도로 설정하는 것이 바람직하다. 본 공정에서 p형 불순물을 이온 주입할 때에는, 웰 컨택트 영역(35)을 저저항화할 목적으로, 기판(10) 혹은 드리프트층(20)을 150℃ 이상으로 가열하여 이온 주입하는 것이 바람직하다.
다음에, 드리프트층(20)의 표면에 포토레지스트 등에 의해 주입 마스크를 형성하여, n형 불순물인 N을 이온 주입한다. 이에 의해, 제 1 이간 영역(22)의 불순물 농도가, 드리프트층(20)의 제 1 불순물 농도에 대해서 높아진다. 이 때의 주입 마스크 및 주입 조건에 의해서 정의되는 주입 영역이 제 1 영역에 상당하고, 적어도 제 1 이간 영역(22)의 평면 영역의 일부를 포함하고, 바람직하게는 제 1 이간 영역(22)의 평면 영역을 포함하고 있다. 즉, 도 1의 단면에서 보아 제 1 이간 영역(22)내에서의 주입 영역이, 이간하고 있는 2 개소의 웰 영역(30) 중 어느 것에도 인접하고(인접하고, 또한 접하고) 있는 것이 바람직하지만, 본 실시 형태의 다른 예에서는 서로 인접할 뿐으로 접하지 않아도 된다. 이 경우에는, 제 1 영역과 웰 영역(30) 사이에 간극이 형성되어 있으므로, 그 만큼, 소스 전극(80)으로부터 드레인 전극(85)을 향해 흐르는 전류에 대한 제 1 이간 영역(22)의 저항의 저감량이 작아지지만, 주입 영역을 마련하지 않는 경우에 비하면 제 1 이간 영역(22)이 저저항으로 된다고 하는 효과를 얻을 수 있는 것은 말할 필요도 없다.
본 실시 형태의 도 1에 나타낸 예에서는, 제 1 영역과 제 1 이간 영역(22)은 동일한 영역인 경우, 즉, 인접하고 있는 경우를 설명하고 있다. 이온 주입되는 N의 불순물 농도는 5×1015cm-3∼1×1018cm-3의 범위가 바람직하다. 특히, 웰 영역(30)의 p형의 제 2 불순물 농도를 넘지 않는 것으로 한다. 이것은, 웰 영역(30)에 대해서 제 1 이간 영역(22)의 농도를 상대적으로 엷게 함으로써, 웰 영역(30)과 제 1 이간 영역(22) 사이에 형성되는 pn 접합에 역바이어스가 인가되었을 때에, 제 1 이간 영역(22) 측에 공핍층이 연장되도록 하기 위함이다. 이 공핍층의 효과에 대해서는 이후에 상세하게 서술한다.
또한, 본 실시 형태의 도 1에 나타낸 예에서는, 제 1 영역의 n형 불순물의 주입 깊이는, 웰 영역(30)의 깊이와 동일하게 하고, 제 1 이간 영역(22) 전체에 주입함으로써, 제 1 영역을 제 1 이간 영역(22)과 동일한 영역으로 하고 있다.
즉, 도 1의 굵은 파선으로 둘러싸인 영역을 제 1 영역으로 하고, 도 1에 나타낸 바와 같이 본 실시 형태의 도 1에 나타낸 예에서는, 제 1 영역을 제 1 이간 영역(22) 전체로 하고 있다.
다음에, 열 처리 장치에 의해서, 아르곤(Ar) 가스 등의 불활성 가스 분위기 내에서 1300∼1900℃, 30초∼1시간의 어닐을 행한다. 이 어닐에 의해, 이온 주입된 N 및 Al을 전기적으로 활성화시킨다.
계속해서, 웰 영역(30), 소스 영역(40), 웰 컨택트 영역(35)이 형성된 드리프트층(20)의 표면을 열 산화하여 소망하는 두께의 게이트 절연막(50)인 산화규소를 형성한다. 다음에, 게이트 절연막(50) 상에, 도전성을 갖는 다결정 규소막을 감압 CVD법에 의해 형성하고, 이것을 패터닝함으로써 게이트 전극(60)을 형성한다. 계속해서, 층간 절연막(55)을 감압 CVD법에 의해 형성한다. 계속해서, 층간 절연막(55)과 게이트 절연막(50)을 관통하여, 웰 컨택트 영역(35)과 소스 영역(40)에 도달하는 컨택트 홀을 형성한다.
다음에, 스퍼터법 등에 의한 Ni를 주성분으로 하는 금속막의 형성 후, 600∼1100℃의 온도의 열 처리를 행하여, Ni를 주성분으로 하는 금속막과, 컨택트 홀내의 탄화규소층을 반응시키고, 탄화규소층과 금속막 사이에 실리사이드를 형성한다. 계속해서, 반응하여 생긴 실리사이드 이외의 층간 절연막(55)상에 잔류한 금속막을, 황산, 초산, 염산 중 어느 하나, 또는 이들과 과산화수소수의 혼합액 등에 의한 습식 에칭에 의해 제거한다. 이에 의해, 소스 오믹 전극(70)이 형성된다.
계속해서, 기판(10)의 이면(제 2 주면)에 Ni를 주성분으로 하는 금속을 형성하여, 열 처리함으로써, 기판(10)의 뒤쪽에 이면 오믹 전극(71)을 형성한다.
다음에, 포토레지스트 등에 의한 패터닝을 이용하여, 제 1 이간 영역(22)상의 층간 산화막(55)과 게이트 절연막(50), 및 게이트 컨택트 홀로 되는 위치의 층간 절연막(55)을 제거한다. 제거하는 방법으로서는 제 1 이간 영역(22)의 표면에 손상을 주지 않는 습식 에칭이 바람직하다.
계속해서, 스퍼터법 등에 의해, 쇼트키 전극(75)을 퇴적한다. 쇼트키 전극(75)으로서는 Ti, Mo, Ni 등을 퇴적하는 것이 바람직하다.
그 후, 여기까지 처리해 온 기판(10)의 표면에 스퍼터법 또는 증착법에 의해 Al 등의 배선 금속을 형성하고, 포트리소그래피 기술에 의해 소정의 형상으로 가공함으로써, 소스 오믹 전극(70)과 쇼트키 전극(75)에 접촉하는 소스 전극(80)과, 게이트 전극(60)에 접촉하는 게이트 패드 및 게이트 배선을 형성한다. 또한, 기판(10)의 이면에 형성된 이면 오믹 전극(71)의 표면상에 금속막인 드레인 전극(85)을 형성하면, 도 1에 그 단면도, 도 2에 일부의 상면도를 나타낸 반도체 장치가 완성된다.
다음에, 본 실시 형태에 있어서의 반도체 장치인 SBD 내장 MOSFET의 동작을, 3개의 상태로 나누어 간단하게 설명한다.
1번째 상태는, 소스 전극(80)에 대해서 드레인 전극(85)에 높은 전압이 인가되고, 또한 게이트 전극(60)에 임계치 이상의 정(正)의 전압이 인가되어 있는 경우로서, 이하 「온 상태」라고 부른다. 이 온 상태에서는, 채널 영역에 반전 채널이 형성되고, n형의 소스 영역(40)과 n형의 제 2 이간 영역(21) 사이에 캐리어인 전자가 흐르는 경로가 형성된다. 한편, 제 1 이간 영역(22)과 쇼트키 전극(75)의 접촉부에 형성되는 쇼트키 접합에는, 쇼트키 접속에 있어 전류가 흐르기 어려운 방향, 즉 역방향의 전계(역바이어스)가 인가되고 있기 때문에, 전류는 흐르지 않는다. 소스 전극(80)으로부터 드리프트 전극(85)에 유입되는 전자는, 드레인 전극(85)에 인가되는 정전압에 의해 형성되는 전계에 따라서, 소스 전극(80)으로부터, 소스 오믹 전극(70), 소스 영역(40), 채널 영역, 제 2 이간 영역(21), 드리프트층(20) 및 기판(10)을 경유하여 드레인 전극(85)에 도달한다. 따라서, 게이트 전극(60)에 정전압을 인가함으로써, 드레인 전극(85)으로부터 소스 전극(80)에 온 전류가 흐른다. 이 때에 소스 전극(80)과 드레인 전극(85) 간에 인가되는 전압을 온 전압이라고 부르고, 온 전압을 온 전류의 밀도로 나눈 값을 온 저항이라고 부르고, 상기 전자가 흐르는 경로의 저항의 합계와 동일하다. 온 저항과 온 전류의 자승의 곱은, MOSFET가 통전 시에 소비하는 통전 손실과 동등하기 때문에, 온 저항은 낮은 것이 바람직하다.
2번째 상태는, 소스 전극(80)에 대해서 드레인 전극(85)에 높은 전압이 인가되고, 또한 게이트 전극(60)에 임계치 이하의 전압이 인가되고 있는 경우로서, 이하 「오프 상태」라고 부른다. 이 상태에서는, 채널 영역에 반전 캐리어가 존재하지 않기 때문에, 온 전류는 흐르지 않고, 온 상태에서는 부하에 걸려 있던 고 전압이 MOSFET의 소스 전극(80)과 드레인 전극(85) 간에 인가된다. 제 1 이간 영역(22)과 쇼트키 전극(75)의 접촉부에 형성되는 쇼트키 접합에는 「온 상태」와 동일한 방향의 전계가 인가되기 때문에, 이상적으로는 전류가 흐르지 않지만, 「온 상태」보다 훨씬 더 높은 전계가 인가되기 때문에, 리크 전류가 발생할 수 있다. 리크 전류가 크면, MOSFET의 발열을 증대시켜, MOSFET 및 MOSFET를 이용한 모듈을 열 파괴시키는 것이 있으므로, 리크 전류를 저감할 수 있도록, 쇼트키 접합에 걸리는 전계는 낮게 억제하는 것이 바람직하다.
3번째 상태는, 소스 전극(80)에 대해서 드레인 전극(85)에 낮은 전압, 즉 MOSFET에 역기전압이 인가된 상태에서, 소스 전극(80)으로부터 드레인 전극(85)을 향해 환류 전류가 흐른다. 이하, 이 상태를 「환류 상태」라고 부른다. 환류 상태에서는, 제 1 이간 영역(22)과 쇼트키 전극(75)의 접촉부에 형성되는 쇼트키 접합에 순방향의 전계(순방향 바이어스)가 인가되어, 쇼트키 전극(75)으로부터 n형의 제 1 이간 영역(22)을 향해 전자 전류로 이루어지는 유니폴라 전류가 흐른다. 이 때, 환류 다이오드의 환류 전류 성분은 이 유니폴라 성분뿐이다. 쇼트키 전극(75)을 통해 흐르는 전자 전류 밀도가 커지면, 제 1 이간 영역(22)에 있어서의 전압 강하가 커지고, 소스 전극(80)에 대한 드리프트층(20)의 전위가 낮아진다. 또한, 소스 전극(80)과 웰 영역(30)은 소스 오믹 전극(70)을 거쳐서 동전위로 되어 있다. 그 결과, p형의 웰 영역(30)과 드리프트층(20) 사이의 pn 접합에 순방향 바이어스가 인가된다. 이 순방향 바이어스가 커져, 이것이 pn 접합의 확산 전위를 넘었을 때에, 웰 영역(30)으로부터 드리프트층(20)을 향해 정공(홀)의 주입이 생긴다. 즉, p형의 웰 영역(30)과 n형의 드리프트층(20)에 의한 pn 다이오드가 동작하여, 소수 캐리어의 주입(바이폴라 동작)이 생겨 버린다. 즉, 환류 다이오드의 전류 성분으로서, 유니폴라 전류에 바이폴라 전류가 가해진다.
소수 캐리어의 주입이 생기면, 다음의 2개의 문제가 생긴다. 1번째의 문제는, 환류 상태로부터 오프 상태 혹은 온 상태로 변경될 때에, 소수 캐리어로서 주입된 정공을 뽑아낼 필요가 있기 때문에 회복 전류가 생겨, 이에 따른 전력 손실, 즉 회복 손실이 발생하는 것이다. 즉, 환류 다이오드의 전류 성분에 바이폴라 전류가 가해지면, 전력 손실이 커진다.
2번째의 문제는, 소수 캐리어로서 주입된 정공의 일부가 전자와 재결합함으로써 발생하는 재결합 에너지에 의해서, 반도체의 결정에 손상이 가해지는 경우가 있는 것이다. 예를 들면, 탄화규소의 경우에서는, 재결합 에너지에 의해서 적층 결함이 발생하는 것이 알려져 있다. 이 적층 결함은 전류를 흘리기 어렵고, 디바이스의 저항을 증대시켜, 디바이스 특성의 시간 경과 열화를 야기하는 것이 문제로 되어 있다.
이들 2개의 문제를 회피하고, 동일한 칩 면적으로 가능한 한 큰 환류 전류를 얻기 위해서는, 바이폴라 동작을 일으키지 않고 유니폴라 전류만으로 흐르게 하는 최대 전류 밀도(최대 유니폴라 전류 밀도), 즉 환류 다이오드 성분이 유니폴라 전류만으로 이루어져, 그 최대 유니폴라 전류 밀도가 큰 SBD 내장 MOSFET를 실현하는 것이 바람직하다.
상기의 설명으로부터 알 수 있는 바와 같이, 최대 유니폴라 전류 밀도를 증대시키는 데에는, 제 1 영역의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도보다 높게 함으로써, 제 1 이간 영역(22)의 저항을 낮추고, 즉, 제 1 이간 영역(22)의 전압 강하를 억제함으로써, 웰 영역(30)과 드리프트층(20) 사이의 pn 접합에 인가되는 순방향 바이어스를 억제하여 바이폴라 동작이 생기지 않도록 하는 것이 효과적이다.
본 실시 형태에서는, 제 1 이간 영역(22)에 있는 제 1 영역의 n형 불순물 농도를 드리프트층(20)의 제 1 불순물 농도보다 높게 하는 것에 의해서, 제 1 이간 영역(22)의 저항을 저감하고 있으므로, pn 접합에 인가되는 순방향 바이어스를 억제할 수 있다. 즉, 소수 캐리어의 주입이 생기지 않는 상태의 환류 다이오드의 전류 밀도, 즉 유니폴라 전류 밀도의 최대치를 높게 하고 있기 때문에, 환류 다이오드의 최대 유니폴라 전류 밀도를 크게 할 수 있다.
또한, 본 실시 형태에서는, 드리프트층(20)인 탄화규소에 소수 캐리어의 주입이 생기지 않는 상태의 환류 다이오드의 유니폴라 전류 밀도, 즉 최대 유니폴라 전류를 높게 할 수 있으므로 환류 전류를 크게 하면서, 적층 결함이 발생하지 않고, 디바이스 특성의 시간 경과 열화를 억제할 수 있다고 하는 효과가 있다.
그러나, 제 1 영역의 n형 불순물 농도를 웰 영역(30)의 제 2 불순물 농도보다 크게 하면, 오프 상태에 있어서 웰 영역(30)으로부터 제 1 이간 영역(22)으로의 공핍층이 충분히 확장되지 않고, 쇼트키 접합에 걸리는 전계가 커져서 리크 전류가 커져 버리므로, 제 1 영역의 n형(제 1 도전형) 불순물 농도는, 웰 영역(30)의 p형(제 2 도전형)의 제 2 불순물 농도보다 낮게 하는 것이 중요하다.
웰 영역(30)내의 제 2 불순물 농도에 깊이 방향의 농도 분포가 있는 경우, 웰 영역(30)으로부터의 공핍층의 확장 방법을 간단하게 하기 위해서, pn 접합면에 직교하는 방향으로 연장을 고려하면 좋고, 즉, 웰 영역(30)의 제 2 불순물 농도가 깊이에 따라서 상이하다고 해도, 제 1 영역내의 불순물 농도는, 웰 영역(30)의 동일한 깊이의 제 2 불순물 농도와 비교하여 낮으면 좋다.
즉, 제 1 영역내의 임의의 깊이에 있어서의 불순물 농도가, 동일한 깊이에 있어서의 웰 영역(30)내의 제 2 불순물 농도보다 낮고, 또한 드리프트층(20)의 제 1 불순물 농도보다 높으면 좋다.
본 실시 형태를 이용하지 않는 경우, 즉 제 1 이간 영역(22) 전체의 n형 불순물 농도가 드리프트층(20)의 제 1 불순물 농도와 동일한 경우에, 최대 유니폴라 전류 밀도를 증대시키는 방법으로서, 제 1 이간 영역(22)의 폭을 확장하는 방법을 생각할 수 있다. 이 경우, 이하의 2개의 문제가 생긴다.
1번째의 문제는, 도 1에 있어서 기판(10)의 횡방향의 길이에 상당하는 셀 피치, 즉 MOSFET를 구성하는 최소 주기(유닛 셀)의 길이가, 제 1 이간 영역(22)의 폭의 증가에 따라 커져 버려, MOSFET의 온 저항이 증대해 버리는 것이다. 셀 피치의 증대에 의해 온 저항이 증대하는 이유는, 온 전류가 흐르는 경로의 밀도가 감소하기 때문이다. 예를 들어, 셀 피치가 커지면, 채널 폭 밀도, 즉 MOSFET의 단위 면적 당 형성되는 채널의 폭이 감소하여, 채널 폭 밀도에 대략 반비례하는 채널 저항이 증대한다. 특히 탄화규소를 반도체 재료에 이용한 MOSFET에서는, 채널 이동도가 낮기 때문에 채널 저항이 온 저항의 큰 비율을 차지하므로, 심각한 문제이다.
2번째의 문제는, 오프 상태에 있어서 쇼트키 접합에 인가되는 전계가 증대해 버려, 리크 전류가 증대해 버리는 것이다. 이 이유는 이하와 같다. 우선, 오프 상태에 있어서, 웰 영역(30)으로부터 제 1 이간 영역(22)을 향해 연장하는 공핍층은, 쇼트키 접합에 걸리는 전계 강도를 저감하는 기능이 있다. 제 1 이간 영역(22)의 폭이 넓어지면, 공핍층에 의해서 완전하게 차폐될 수 없는 고전압이 제 1 이간 영역(22)의 상부까지 흘러나와, 결과적으로 쇼트키 접합에 인가되는 전계 강도가 높아져 버린다.
상기 1번째의 문제에 대해서 본 실시 형태에서는, 제 1 이간 영역(22)인 제 1 영역의 불순물 농도가 드리프트층(20)의 제 1 불순물 농도보다 높은 설계 수법을 이용하고 있기 때문에, 제 1 이간 영역(22)의 저항이 저감되어 최대 유니폴라 전류 밀도가 증대되고, 최대 유니폴라 전류를 높게 할 수 있다. 즉, 본 실시 형태 1에서는, 셀 피치의 증대를 필요로 하지 않고, 온 저항의 증대를 수반하지 않고 최대 유니폴라 전류를 증대할 수 있다.
한편, 제 1 이간 영역(22)의 농도를 높이면, 오프 상태에 있어서, 제 1 이간 영역(22)내로부터 쇼트키 전극(75)을 향하는 전계가 증대하기 때문에, 쇼트키 접합에 걸리는 전계 강도는 높아진다. 그러나, 이 전계 강도의 증대량이, 본 발명을 이용하지 않고 제 1 이간 영역(22)의 폭을 증대하는 것에 의해서 동일한 최대 유니폴라 전류 밀도를 얻는 경우에 비해, 상대적으로 낮게 억제되는 사실을 찾아냈다.
즉, 상기 2번째의 문제에 대해서도, 본 실시 형태 1을 이용했을 경우가, 제 1 이간 영역(22)의 폭을 증대하는 경우에 비해 쇼트키 접합에 인가되는 전계를 낮게 할 수 있는 것을 찾아냈다.
이 메커니즘은, 이하와 같이 반정량적으로 설명할 수 있다.
우선 환류 상태를 생각한다. 제 1 이간 영역(22)에 있어서, 깊이, 즉 쇼트키 접합으로부터의 깊이 방향으로의 거리가 z인 위치에 있어서의 저항은, 제 1 이간 영역(22)의 저항률과, 실효적인 도통 경로의 폭으로 정해진다. 실효적인 도통 경로란, 제 1 이간 영역(22) 중, 웰 영역(30)으로부터 연장하는 공핍층을 제외한 영역이다. 제 1 이간 영역(22)의 저항을 RIS로 한다. 이 RIS는 제 1 이간 영역(22)의 단위 면적 당의 저항에 제 1 이간 영역(22)의 폭 Lw를 곱한 값이다. 제 1 이간 영역(22)의 저항 RIS 중, 깊이 z에 있어서의 미분 저항 dRIS/dz는 (식 1)으로 표현된다.
[수 1]
Figure pct00001
여기서, q는 소(素)전하, μ는 제 1 이간 영역(22) 중의 다수 캐리어인 전자의 이동도, NIS는 제 1 이간 영역(22)의 캐리어 농도, LW는 제 1 이간 영역(22)의 폭이다. Ld는 웰 영역(30)과 제 1 이간 영역(22)의 pn 접합면으로부터 제 1 이간 영역(22)을 향해 연장하는 공핍층 폭을 의미한다. Ld는, 이하의 (식 2)에 의해서 얻을 수 있다.
[수 2]
Figure pct00002
여기서, ε0은 진공의 유전률, εs는 제 1 이간 영역(22)을 구성하는 반도체의 비유전률, φbi는 pn 접합의 확산 전위, Vj(z)는 제 1 이간 영역(22)내의 깊이 z의 위치에 있어서의 소스 전극(80)을 기준으로 한 전위이다.
(식 1) 및 (식 2)로부터 (식 3)가 얻어진다.
[수 3]
Figure pct00003
다음에 오프 상태를 생각한다. 오프 상태에서는 웰 영역(30)으로부터 제 1 이간 영역(22)을 향해 연장하는 공핍층에 의해서, 제 1 이간 영역(22)의 모두가 공핍화된다. 오프 상태에 있어서 쇼트키 접합에 걸리는 전계 강도는, 소스 전극(80)과 동전위인 쇼트키 전극(75)과 공핍화된 제 1 이간 영역(22)의 전위차에 비례한다. 이 때의 제 1 이간 영역(22)의 전위를 정확하게 추정하는 데에는, 이후에 서술하는 이차원 시뮬레이션을 이용한 논의가 필요하지만, 오프 상태에 있어서의 제 1 이간 영역(22)의 전위는, 드레인 전압의 상승에 따라 제 1 이간 영역(22)의 전위가 상승할 때에 제 1 이간 영역(22)이 처음으로 완전하게 공핍화할 때의 전위와 대략 동일한 것으로 근사할 수 있다. 즉, 제 1 이간 영역(22)이 완전하게 공핍화하면, 드레인 전압을 높게 해 가도, 제 1 이간 영역(22)의 전위는 공핍화했을 때의 값을 거의 일정하게 유지한다. 그 때문에, 보다 낮은 드레인 전압에 의해서 완전하게 공핍화하는 제 1 이간 영역(22)의 구조가, 오프 상태에 있어서 쇼트키 접합에 걸리는 전계 강도를 낮게 억제할 수 있다고 할 수 있다. 여기서, 깊이 z에 있어서의 제 1 이간 영역(22)이 완전하게 공핍화하는 전위를 Vjd(z)로 하면, Vjd(z)는 LW=2Ld, 즉 (식 3)의 우변의 분모가 제로로 되는 Vj(z)와 동일하다고 생각할 수 있기 때문에, (식 4)로 주어진다.
[수 4]
Figure pct00004
도 3은, NIS를 1e16 또는 1e17cm－3으로 했을 경우의, (식 3)로부터 얻어지는 제 1 이간 영역(22)의 미분 저항 dRIS/dz와, (식 4)로부터 얻어지는 제 1 이간 영역(22)이 완전 공핍할 때의 제 1 이간 영역(22)의 전위 Vjd(z)의 관계를 도시한 것이다. 또한, LW는 0.5∼8㎛의 범위내로 하고 있고, 도면 중에 각각의 특성에 있어서의 LW의 값을 나타내고 있다. 도 3에서, 환류 상태에 있어서의 dRIS/dz를 구하는 (식 3) 중의 Vj(z)는, 쇼트키 장벽 전위를 근사치로서 이용하고 있다.
도 3으로부터, LW가 2㎛이고 NIS가 1e16 또는 1e17cm－3, LW가 8㎛, NIS를 1e16cm－3으로 했을 때의 Vjd(z) 및 dRIS/dz의 값을 표 1에 나타낸다.
[표 1]
Figure pct00005
표 1로부터, LW가 2㎛이고 NIS가 1e16cm－3인 조건으로부터, NIS가 동일한 채로 LW를 8㎛로 했을 때보다, LW를 2㎛로 유지한 채로 NIS를 1e17cm－3로 증가했을 때가 Vjd(z)를 작게, 또한 dRIS/dz를 작게 할 수 있는 것을 알 수 있다.
즉, 본 실시 형태에서는, 본 실시 형태를 이용하지 않고 제 1 이간 영역(22)의 폭을 증대하는 것보다, 제 1 이간 영역(22)의 전위차 Vjd(z)와, 미분 저항 dRIS/dz를 작게 할 수 있으므로, 쇼트키 접합에 걸리는 전계 강도의 증대를 억제할 수 있고, 또한, 최대 유니폴라 전류 밀도를 증대하는 것이 가능하다.
또한, 도 3으로부터 NIS가 1e17cm－3인 때와 1e16cm－3인 때를 비교하면, NIS가 1e17cm－3인 쪽이 동일한 Vjd(z)인 때의 dRIS/dz가 작은 것보다, 제 1 이간 영역(22)의 불순물 농도를 높일수록, 동일한 Vjd(z)를 얻을 때의 dRIS/dz의 값을 작게 할 수 있는 것을 알 수 있다. 즉, 오프 상태에서 쇼트키 접합에 걸리는 전계 강도를 동일한 것으로 했을 경우, 제 1 이간 영역(22)의 불순물 농도를 높일수록, 환류 상태에 있어서의 제 1 이간 영역(22)의 저항을 작게 할 수 있다. 즉, 제 1 이간 영역(22)의 불순물 농도를 높일수록, 오프 상태에 있어서의 리크 전류를 저감하면서, 최대 유니폴라 전류 밀도를 증가시킬 수 있다. 또한 말할 필요도 없이, 최대 유니폴라 전류 밀도를 일정하게 했을 경우에는, 제 1 이간 영역(22)의 불순물 농도를 높일수록, 쇼트키 접합의 전계 강도를 작게 할 수 있으므로 오프 상태의 리크 전류를 저감할 수 있다.
제 1 이간 영역(22)의 불순물 농도를 높이는 방법으로서, 제 1 이간 영역(22)의 불순물 농도만을 높게 하는 방법과, 제 1 이간 영역(22)의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도와 동일하게 한 채로 양자의 불순물 농도를 높이는 방법의 2가지 방법을 생각할 수 있다. 그러나, 후자의 경우에는, MOSFET의 내압을 저하시켜 버리는 문제가 있다. 내압을 저하시키지 않고 제 1 이간 영역(22)의 불순물 농도를 높이는 방법은, 제 1 이간 영역(22)인 제 1 영역의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도보다 높이는 방법에 의해서만 실현된다. 즉, 동일한 내압으로 최대 유니폴라 전류 밀도를 증대시키는 데에는, 제 1 영역의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도보다 높게 하는 것에 의해서 실현된다.
상기 반정량론의 타당성을 확인하기 위해서, 디바이스 시뮬레이션에 의해서 본 실시 형태의 효과를 검증했다. 본 발명에 따른 실시 형태 1을 이용하지 않는 구조 A와, 본 발명에 따른 실시 형태 1을 이용하는 구조 B를 가정했다. 구조 A에서는 제 1 이간 영역(22)의 불순물 농도는 드리프트층(20)의 제 1 불순물 농도와 동일하게 3e15cm－3으로 하고, 제 1 이간 영역(22)의 폭은 3㎛로 했다. 한편, 구조 B에서는 제 1 이간 영역(22)의 불순물 농도를 5.3e16cm－3으로 하고, 드리프트층(20)의 제 1 불순물 농도인 3e15cm－3에 대해서 높게 하고 있다. 구조 B에 있어서의 제 1 이간 영역(22)의 폭은 1.75㎛로 하고 있다. 구조 B의 제 1 이간 영역(22)의 불순물 농도 및 폭은, 오프 상태의 3300V의 전압이 인가되었을 때에, 쇼트키 접합에 걸리는 전계 강도가, 구조 A와 동일한 1.2MV/cm로 되도록 설정되어 있다. 제 1 이간 영역(22) 이외의 치수는 구조 A와 구조 B에서 동일하다. 즉, 본 실시 형태 1을 이용한 구조 B가 셀 피치는 작다.
도 4는, 디바이스 시뮬레이션으로 구한, 환류 상태에 있어서의 소스·드레인간 전압 Vds와 단위 면적 당 흐르는 환류 전류 밀도 Ird의 관계를 나타낸 것이다. 도면 중, 전류 밀도가 급격하게 상승하고 있는 것은 웰 영역(30)과 드리프트층(20)으로 구성되는 pn 다이오드가 동작하여, 소수 캐리어가 드리프트층(20)에 주입됨으로써 전도도 변조가 생기고 있는 것을 의미한다. 즉, 환류 전류 성분으로서 유니폴라 전류에 바이폴라 전류가 가해진 것을 의미한다. 이 현상이 생기기 직전의 전류 밀도가 최대 유니폴라 전류 밀도에 상당하고, 구조 B인 쪽이 구조 A인 쪽에 비해 22% 향상하고 있는 것을 알 수 있다. 또한, 구조 B인 쪽이 셀 피치가 작기 때문에, 온 저항이 저감되는 것은 자명하다. 즉, 쇼트키 접합에 걸리는 전계 강도를 일정하게 했을 경우, 본 실시 형태 1을 이용한 구조 B인 쪽이 최대 유니폴라 전류 밀도를 증가시켜, 온 저항을 저감할 수 있다. 본 설명에서는, 구조 A와 구조 B에서 쇼트키 접합에 걸리는 전계 강도가 동일하게 되도록 설정했지만, 최대 유니폴라 전류 밀도가 동일한 것으로 설계했을 경우에는, 구조 B인 쪽이 쇼트키 접합에 걸리는 전계 강도가 저감되는 결과를 얻을 수 있는 것은 말할 필요도 없다.
이상과 같이, 본 실시 형태 1을 이용하면, MOSFET의 오프 상태에 있어서 쇼트키 접합에 걸리는 전계를 억제할 수 있고, 리크 전류를 저감할 수 있으므로, 열 폭주를 일으키게 하기 어려워져, 신뢰성이 높은 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
또한, 제 1 이간 영역(22)의 폭을 증대하는 일 없이 유니폴라 전류 밀도를 크게 할 수 있으므로, MOSFET의 셀 피치를 증대할 필요가 없고, 온 저항의 증대를 억제할 수 있으므로, 칩 면적의 축소가 가능해져, 비용의 저감이 가능해진다고 하는 효과가 있다.
또한, 쇼트키 접합 하부에 있고, 웰 영역(30)에 개재된 영역인 제 1 이간 영역(22)의 전압 강하를 작게 할 수 있으므로, 웰 영역(30)과 드리프트층(20)의 pn 접합에 있어서의 소수 캐리어의 주입이 생기지 않는 상태에서, 유니폴라 전류 밀도를 크게 할 수 있다고 하는 효과가 있다. 즉, 동일한 칩 면적의 반도체 장치에 있어서, 환류 전류 성분에 바이폴라 전류가 가해지기 전의 최대 유니폴라 전류를 크게 할 수 있다고 하는 효과가 있다.
또한, 환류 상태에 있어서 pn 접합에 있어서의 소수 캐리어의 주입이 생기지 않기 때문에, 반도체의 결정에 손상을 주지 않고, 디바이스 특성의 시간 경과 열화를 야기하지 않는다고 하는 효과가 있다.
본 실시 형태에서는 n형(제 1 도전형) 불순물로서 질소를 이용했지만, 인이나 비소이더라도 좋다.
또한, 본 실시 형태에서는 p형(제 2 도전형) 불순물로서 알루미늄을 이용했지만, 붕소나 갈륨이더라도 좋다.
제작 방법의 예로서, 제 1 이간 영역(22)의 제 1 영역의 불순물 농도를 높이는 방법으로서 이온 주입을 들었지만, 에피택셜 성장을 이용해도 좋다. 즉, 드리프트층(20)을 성장 후, 드리프트층(20)의 제 1 불순물 농도보다 높은 불순물 농도의 제 1 도전형의 에피텍셜층을 성장하고, 그 이후에는, 상기에서 서술한 제작 방법 중, 제 1 이간 영역(22)으로의 주입을 제외한 공정을 거치면, 제 1 이간 영역(22)의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도에 대해서 높게 하여 제 1 영역으로 할 수 있다.
또한, 결정 구조, 주면의 면방위, 오프각, 각 주입 조건 등, 구체적인 예를 이용하여 설명했지만, 본 실시 형태 1의 적용 범위는 이것으로 한정되지 않는다.
본 실시 형태는 탄화규소를 이용한 반도체 소자로 특히 유효한 것은 발명의 상세한 설명에서 서술했던 바이지만, 다른 와이드 갭 반도체 소자에서도 유효하고, 실리콘을 이용한 반도체 소자에서도 일정한 효과가 있다.
또한, 본 실시 형태에서는 n채널 MOSFET를 이용했을 경우에 대해 설명했지만, 제 1 도전형을 p형으로 하고 제 2 도전형을 n형으로 하는 p채널 MOSFET로 해도 좋다.
또한, 본 실시 형태는 수퍼 정션(super junction) 구조를 갖는 MOSFET에도 이용할 수 있다.
또한, 본 실시 형태에서는 게이트 절연막(50)으로서 산화규소를 이용했지만, 열 산화법에 따라 형성한 열 산화막이더라도, CVD법에 따른 퇴적막이더라도 좋다. 또한, 산화규소 이외의 절연막을 이용해도 좋다.
또한, 본 실시 형태에서는 드레인 전극(85)이 기판(10)의 이면에 형성되는, 이른바 종형 MOSFET에 대해 설명했지만, 드레인 전극(85)이 드리프트층(20)의 표면에 형성되는 RESURF형 MOSFET 등, 이른바 횡형 MOSFET에도 이용할 수 있다.
또한, 본 실시 형태에서는 게이트 절연막(50)을 갖는 MOSFET에 대해 설명했지만, 유니폴라 디바이스이면 본 실시 형태를 이용할 수 있고, 예를 들면, 게이트 절연막(50)을 가지지 않는 JFET(Junction Field Effect Transistor)나 MESFET(Metal Semiconductor Field Effect Transistor)에도 본 실시 형태를 이용할 수 있다.
본 실시 형태에서는 소스 오믹 전극(70)과 쇼트키 전극(75)이 분리하여 제작되어 있지만, 동일 재료로 연속하여 형성되어도 좋고, 별도의 재료로 연속하고 있어도 좋다.
도 2에 상면도를 나타낸 바와 같이, 유닛 구조가 사각형의 셀 형상을 이루는 예를 설명했지만, 육각형이어도 좋고, 또한 도 1의 단면 구조가 깊이 방향으로 연속하는 스트라이프 형상 등이어도 좋다.
또한, 본 실시 형태에서 설명한 반도체 장치는, 전력용이나 전철용, 차량용, 가전용, 태양 전지용, 통신용 등에 사용할 수 있다.
(실시 형태 2)
도 5는, 본 발명의 실시 형태 2에 있어서의 반도체 장치의 제 1 이간 영역(22)내에 있는 제 1 영역의 불순물 농도 프로파일의 일례를 나타내는 도면이다. 실시 형태 2는, 제 1 영역내의 n형 불순물 농도 NNd를, 표면으로부터 얕은 영역보다 깊은 영역에서 높게 한 것을 특징으로 한다. 그 이외에 대해서는, 실시 형태 1과 마찬가지이다.
본 실시 형태에서는, 제 1 영역의 불순물 농도가 드리프트층(20)의 제 1 불순물 농도에 대해서 높고, 또한 도 5에, 일례의 불순물 농도 프로파일을 나타낸 바와 같이, 쇼트키 전극(75)과의 계면을 향해 불순물 농도가 감쇠하는 프로파일로 하고 있다. 도 5에 있어서, 가로축은 쇼트키 접합으로부터 드리프트층(20)내로의 거리 dSB이며, 세로축은 제 1 영역내의 불순물 농도 NNd를 나타낸다.
본 실시 형태에서는, 제 1 이간 영역(22) 중에서, n형의 불순물 농도가 드리프트층(20)의 제 1 불순물 농도에 대해서 높은 영역이 제 1 영역이며, 제 1 영역이 그 불순물 농도가 일정한 고 농도층이더라도 표면보다 깊은 곳에 형성되어 있거나, 제 1 이간 영역(22)과 동일한 영역이지만 도 5와 같은 표면을 향해 불순물 농도가 감쇠하는 불순물 농도 프로파일을 가지고 있으면 좋다. 전자의 경우에는, 제 1 이간 영역(22) 중 쇼트키 전극(75)과 접촉하는 부분은 제 1 영역은 아니기 때문에, 이 부분의 불순물 농도는 제 1 영역의 불순물 농도보다 낮다. 또한, 후자의 경우에는, 제 1 이간 영역(22)은 제 1 영역과 동일한 영역이지만, 제 1 영역은 도 5에 나타나는 불순물 농도 프로파일을 가지고 있으므로, 제 1 이간 영역(22) 중 쇼트키 전극(75)과 접촉하는 부분의 불순물 농도는 제 1 영역의 불순물 농도가 가장 높은 영역에 비해 낮아지고 있다.
제작 방법은, 실시 형태 1과 거의 다르지 않고, 단지 제 1 이간 영역(22)에 대한 N 이온의 주입 시에, 범위가 표면 근방에 오지 않도록, 가속 에너지를 선택하면 좋다.
본 실시 형태가 초래하는 효과는, 실시 형태 1이 초래하는 효과에 부가하여, 쇼트키 전극(75)에 접촉하는 제 1 이간 영역(22)의 농도가 낮으므로, 리크 전류가 저감되어, 보다 신뢰성이 높은 반도체 소자가 얻어지는 것이다. 이것은 반도체의 쇼트키 접합에 있어서, 계면의 불순물 농도가 낮을수록, 금속과 반도체의 일 함수 차이가 커지므로, 밴드 오프셋이 증대하여, 동일한 전계 강도가 인가되었을 때에 발생하는 리크 전류가 저감되기 때문이다.
여기서, 도 6∼도 9는 본 실시 형태의 효과를 디바이스 시뮬레이션에 의해서 검증한 결과를 나타낸다. 또한, 간단하게 하기 위해 제 1 이간 영역(22)을, 불순물 농도가 높은 영역과 낮은 영역을 각각 박스 프로파일로 한 영역으로 하여, 계산하고 있다. 즉, 드리프트층(20)의 제 1 불순물 농도보다 높은 농도로, 상기 농도가 일정한 제 1 영역이, 쇼트키 전극(75)과의 계면으로부터 깊은 영역에 형성되어 있다.
도 6은, 제 1 영역의 불순물 농도를 변수로 하여, 제 1 이간 영역(22)내에서 제 1 영역이 형성되어 있지 않은 얕은 영역의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도와 동일하게 3e15cm－3으로 했을 경우의, 제 1 영역의 두께를 웰 영역(30) 전체의 두께로 나눈 값 x를 가로축으로 하고, 세로축에 최대 유니폴라 전류 밀도 Imax를 나타내고 있다. 평면에서 보아, 제 1 영역은 제 1 이간 영역(22)내에서 웰 영역(30)에 완전하게 접하고 있는 것으로 하고 있다. 또한, 제 1 영역의 깊은 쪽은, 웰 영역(30)의 바닥과 동일한 깊이에 위치하고 있는 것으로 한다. 또한, 드리프트층(20)의 제 1 불순물 농도는 3e15cm－3, 제 1 이간 영역(22)의 폭은 1.6㎛로 하고 있고, 오프 상태를 3300V로 상정하여, 이 전압이 인가되었을 때의 쇼트키 접합에 걸리는 전계 강도가 1.22MV/cm로 되도록 제 1 이간 영역(22)의 농도를 3e15cm－3보다 높은 범위에서 조정하고 있다. 도 6 중, 파선으로 나타내어지는 특성은, 본 실시 형태를 이용하지 않는 경우이며, 제 1 이간 영역(22)의 농도는 드리프트층(20)의 제 1 불순물 농도와 동일한 3e15cm－3으로 하여 계산하고 있다. 또한, 오프 상태에서 쇼트키 접합에 걸리는 전계 강도를, 상기와 동일하게 1.22MV/cm로 하기 위해, 제 1 이간 영역(22)의 폭은 3㎛로 설정되어 있다.
도 6으로부터, 웰 영역(30)의 깊이에 대해서 42%의 두께보다 두꺼운 제 1 이간 영역(22)에 대해서 고 농도화를 실시하여 제 1 영역을 형성하면, 최대 유니폴라 전류 밀도 Imax가 증가하여, 최대 유니폴라 전류와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프의 개선 효과를 얻을 수 있는 것을 알 수 있다.
도 7은, 도 6과 같이 제 1 영역의 불순물 농도를 진하게 하고, 제 1 이간 영역(22)내에서 제 1 영역이 형성되어 있지 않은 얕은 영역의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도와 동일한 농도로 하여 계산하고 있지만, 도 6과는, 드리프트층(20)의 제 1 불순물 농도를 2.5e15cm－3로 하고 있는 점과, 오프 상태의 3300V 인가시에 쇼트키 접합에 인가되는 전계 강도를 1.13MV/cm로 하고 있는 점이 상이하다.
도 7로부터, 웰 영역(30)의 깊이에 대해서 40%의 두께보다 두꺼운 제 1 이간 영역(22)에 대해서 고 농도화를 실시하여 제 1 영역으로 하면, 최대 유니폴라 전류 밀도 Imax가 증가하여, 최대 유니폴라 전류와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프의 개선 효과를 얻을 수 있는 것을 알 수 있다.
도 8은, 도 7과 마찬가지이지만, 드리프트층(20)의 제 1 불순물 농도를 3.5e15cm－3로 하고 있는 점만이 상이하다. 쇼트키 접합에 인가되는 전계 강도는 1.13MV/cm이다.
도 8로부터, 웰 영역(30)의 깊이에 대해서 47%의 두께보다 두꺼운 제 1 이간 영역(22)에 대해서 고 농도화를 실시하여 제 1 영역으로 하면, 최대 유니폴라 전류 밀도 Imax가 증가하여, 최대 유니폴라 전류와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프의 개선 효과를 얻을 수 있는 것을 알 수 있다.
도 9는, 드리프트층(20)의 제 1 불순물 농도를 3.0e15cm－3으로 하여, 제 1 이간 영역(22)의 폭 LW를 변화시켰을 경우를 나타내고 있다. 쇼트키 접합에 걸리는 전계 강도는 1.24MV/cm이다.
도 9로부터, LW가 1.6㎛인 때에는 웰 영역(30)의 깊이에 대해서 42%의 두께보다 두꺼운 영역에 대해서 고 농도화를 실시하여 제 1 영역으로 하면, 최대 유니폴라 전류 밀도 Imax가 증가하여, LW가 2.0㎛인 때에는 제 1 영역이 웰 영역(30)의 깊이에 대해서 20%의 두께보다 얇아도, 최대 유니폴라 전류 밀도 Imax가 증가하여 최대 유니폴라 전류와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프의 개선 효과를 얻을 수 있는 것을 알 수 있다.
이와 같이, 제 1 영역을 제 1 이간 영역(22)내의 깊은 측에 형성하여, 불순물 농도를 드리프트층(20)의 제 1 불순물 농도보다 높고, 웰 영역(30)의 제 2 불순물 농도보다 낮게 하는 경우에 있어서, 제 1 영역의 두께는, 웰 영역(30)의 깊이의 어느 일정한 비율의 두께보다 두껍게 하면, 실시 형태 1과 동일한 효과를 얻을 수 있어, 한층 더 쇼트키 접합에 있어서의 리크 전류를 보다 저감할 수 있다.
또한, 상기 효과를 얻을 수 있는 웰 영역(30)의 깊이에 대한 어느 일정한 비율의 두께는, 도 6∼도 9에서 설명한 바와 같이, 드리프트층(20)의 제 1 불순물 농도나 제 1 이간 영역(22)의 폭 LW에 의존하는 것 이외에, 도 5의 불순물 프로파일이 박스 프로파일이거나 감쇠 프로파일이거나, 오프 상태에서 인가되는 전압 등에도 의존한다.
또한, 본 발명의 실시 형태 2에서는 본 발명의 실시 형태 1과 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
(실시 형태 3)
도 10은, 본 발명의 실시 형태 3에 있어서의 반도체 장치의 단면도이다. 도 10에 있어서, 굵은 파선으로 둘러싸이고 제 1 이간 영역(22)과 동일한 영역이 제 1 영역이다. 본 실시 형태 3에서는, 또한, 제 1 이간 영역(22)의 바로 아래에 있고 굵은 점선으로 둘러싸이는 영역을 제 2 영역이라 부르고, 웰 영역(30)의 바로 아래에 있고 굵은 일점쇄선으로 둘러싸이는 영역을 제 3 영역이라 부른다. 본 실시 형태 3은, 제 1 이간 영역(22)의 제 1 영역의 불순물 농도 뿐만 아니라 제 1 영역의 하부의 제 2 영역 및 웰 영역(30)의 바로 아래의 제 3 영역의 n형(제 1 도전형) 불순물 농도를, 드리프트층(20)의 제 1 불순물 농도에 대해서 높인 것을 특징으로 한다. 그 이외에 대해서는, 실시 형태 1 또는 2와 마찬가지이다.
제작 방법은, 실시 형태 1과 거의 다르지 않고, 단지 제 1 이간 영역(22)에 대한 N 이온의 주입 공정 시에, 제 1 이간 영역(22)과 웰 영역(30)을 합한 영역에 대해, 실시 형태 1에서 필요한 에너지보다, 고 에너지인 주입을 가하면 좋다.
상기와 같이 하여 형성한 제 1 영역의 하부의 드리프트층(20)내에 형성된 고 농도 영역이 제 2 영역, 웰 영역(30)의 바로 아래의 드리프트층(20)내에 형성된 고 농도 영역이 제 3 영역이다.
즉, 제 2 영역은 제 1 영역의 하부에, 웰 영역(30)의 바닥부와 동일한 깊이에 표면이 위치하고, 제 3 영역은 웰 영역(30)의 바로 아래에, 웰 영역(30)의 바닥부에 표면이 접하도록 형성되어 있다.
본 실시 형태 3이 초래하는 효과는, 실시 형태 1의 효과를 보다 현저하게 하는 것이다. 즉, 최대 유니폴라 전류 밀도와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프와, 최대 유니폴라 전류 밀도와 온 저항의 트레이드 오프를 한층 더 개선할 수 있기 때문에, 열 폭주를 일으키게 하기 어려워지므로 신뢰성이 높은 반도체 장치를 얻을 수 있다. 또한, 칩 면적의 축소가 가능해지므로, 비용의 저감이 가능해진다.
이 이유를 이하에 서술한다. 우선 환류 상태를 생각한다. 도 11은 본 실시 형태의 환류 상태를 설명하는 도면이며, 도면 중에 있어서의 화살표는, 환류 상태에 있어서의 환류 전류의 경로를 모식적으로 나타내고 있다.
쇼트키 전극(75)으로부터 흘러들어가, 제 1 이간 영역(22)을 통과한 환류 전류는, 드리프트층(20)으로 들어가면 도통 경로가 확장되므로 경사 방향으로 확산한다. 그 때문에, 웰 영역(30) 중, 제 1 이간 영역(22)으로부터 가장 떨어진 영역에서는, 제 1 이간 영역(22) 근방에 비해, 그 하부의 드리프트층(20)에 흐르는 환류 전류 밀도가 상대적으로 작기 때문에, pn 접합에 있어서의 n측(드리프트층(20)측)의 전위가 상대적으로 낮아진다. 이것은, 즉 pn 접합에 걸리는 전압이 큰 것을 의미하고, pn 다이오드가 동작하기 쉬운 것을 의미한다. 이것을 억제하여, 최대 유니폴라 전류를 크게 하기 위해서는, 웰 영역(30) 중, 제 1 이간 영역(22)으로부터 떨어진 위치의 하부의 드리프트층(20)에, 많은 환류 전류를 흘리는 것이 유효하고, 그를 위해서는, 제 1 이간 영역(22)으로부터 드리프트층(20)으로 들어간 환류 전류가 보다 넓게 확산하는 것이 유효하다.
여기서, 본 실시 형태를 이용한 도 10에 나타낸 바와 같이 제 1 이간 영역(22)의 바로 아래에 제 2 영역, 및 웰 영역(30)의 바로 아래에 제 3 영역이 존재하는 경우, 전류는 도전률이 낮은 고 농도 영역 내에 많이 흐르기 때문에, 경사 방향에 의해 넓게 확산한다. 따라서, pn 다이오드가 동작하기 어려워져, 결과적으로 최대 유니폴라 전류 밀도가 증대한다.
도 12는, 본 실시 형태의 효과를 디바이스 시뮬레이션에 의해서 확인한 결과이다. 웰 영역(30)의 깊이를 0.8㎛로 하고, 제 1 영역인 제 1 이간 영역(22)만을 고 농도화시켰을 경우(구조 C)와, 제 1 영역이 제 1 이간 영역(22) 전체에서, 제 2 영역의 두께가 0.2㎛이고, 제 3 영역의 두께를 0.2㎛로 하여, 제 1 내지 제 3 영역을 고 농도화시켰을 경우(구조 D)에 있어서, 그 불순물 농도를 변경했을 경우의 최대 유니폴라 전류 밀도 Imax와 쇼트키 접합에 걸리는 전계 강도 ESB의 관계를 도시하고 있다. 또한, 도 12에서는 간단하게 하기 위해서, 제 1 내지 제 3 영역의 불순물 농도는 동일한 것으로 하고 있다. 구조 C의 단면은 도 1에서 실시 형태 1을 이용했을 경우에 상당하고, 구조 D의 단면은 도 10에서 본 실시 형태를 이용했을 경우에 상당한다. 도 12로부터, 본 실시 형태를 이용한 구조 D가, 실시 형태 1을 이용한 구조 C보다, 쇼트키 접합에 걸리는 전계 강도가 동일한 경우에 최대 유니폴라 전류 밀도를 보다 증대시키는 효과가 있는 것을 알 수 있다.
즉, 상기의 예에 나타낸 본 실시 형태는, 실시 형태 1에 부가하여, 제 2 영역 및 제 3 영역을 드리프트층(20)의 제 1 불순물 농도보다 고 농도화했을 경우이지만, 실시 형태 1의 효과를 보다 현저하게 얻을 수 있다.
또한, 본 실시 형태는 실시 형태 1에 부가하여, 제 2 영역 및 제 3 영역을 마련했지만, 실시 형태 2에 부가하여, 제 2 영역 및 제 3 영역을 마련해도 좋다.
또한, 본 실시 형태에서는 웰 영역(30)의 바로 아래에 대응되는 모든 영역을 제 3 영역으로서 논의했지만, 도 13에 나타낸 단면도의 굵은 일점쇄선으로 나타낸 바와 같이, 제 3 영역을 웰 영역(30)의 제 1 이간 영역(22)에 접하는 측의 일부의 바로 아래만을 고 농도화시키는 것만으로도, 본 실시 형태 3의 효과의 일부를 얻을 수 있는 것은, 용이하게 상정되는 것이다.
또한, 본 실시 형태에서는 제 2 영역과 제 3 영역의 양쪽을 고 농도화시켰을 경우를 설명했지만, 어느 한쪽에서도, 본 실시 형태 3의 효과의 일부를 얻을 수 있는 것은 말할 필요도 없다.
또한, 본 실시 형태의 제 2 영역과 제 3 영역의 n형(제 1 도전형) 불순물 농도는, 오프 상태에 있어서 웰 영역(30)이 펀치 쓰루(punch through) 파괴가 생기지 않도록, 웰 영역(30)의 p형(제 2 도전형)의 제 2 불순물 농도보다 낮은 것이 바람직하다.
또한, 본 발명의 실시 형태 3에서는 본 발명의 실시 형태 1 또는 2와 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
(실시 형태 4)
도 14는, 본 발명의 실시 형태 4에 있어서의 반도체 장치의 단면도이다. 본 실시 형태는, 제 1 이간 영역(22)의 표면으로부터 웰 영역(30)보다 얕은 일정한 깊이 영역을 제 1 영역으로 하여, 드리프트층(20)의 제 1 불순물 농도에 대해서 높인 것을 특징으로 한다. 그 이외에 대해서는, 실시 형태 1, 2 또는 3과 마찬가지이다.
제작 방법은, 실시 형태 1과 거의 다르지 않고, 단지 제 1 이간 영역(22)에 대한 N 이온의 주입 공정 시에, 웰 영역(30)보다 얕은 제 1 영역을 형성하면 좋다.
최대 유니폴라 전류 밀도와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프를 효과적으로 개선하기 위해서는, 제 1 이간 영역(22)의 모든 영역, 즉 쇼트키 전극(75)에 접하는 계면으로부터, 웰 영역(30)과 동일한 깊이에 이르기까지의 영역의 불순물 농도를 드리프트층(20)에 대해서 높이는 것이 바람직하다. 그러나, 본 실시 형태 4와 같이 모든 영역이 아니어도, 제 1 이간 영역(22) 중, 표면측으로부터 일정한 비율의 두께를 갖는 영역만의 불순물 농도를, 드리프트층(20)의 제 1 불순물 농도에 대해서 높임으로써, 본 기술의 효과를 얻을 수 있다.
도 15는 디바이스 시뮬레이션에 의해서 구한, 제 1 이간 영역(22) 중의 고 농도 영역인 제 1 영역의 깊이를 웰 영역(30)의 깊이로 나눈 비율 x와, 최대 유니폴라 전류 밀도 Imax의 관계이다. 제 1 이간 영역(22)의 표면측의 불순물 농도를 진하게 하여 제 1 영역으로 하고, 그 불순물 농도를 변수로 하여, 제 1 영역의 두께를 웰 영역(30) 전체의 두께로 나눈 값 x를 가로축에 나타내고, 세로축에 최대 유니폴라 전류 밀도 Imax를 나타내고 있다. 또한, 드리프트층(20)의 제 1 불순물 농도는 3e15cm－3, 제 1 이간 영역(22)의 폭은 1.6㎛로 하고 있고, 오프 상태를 3300V로 상정하여, 이 전압이 인가되었을 때의 쇼트키 접합에 걸리는 전계 강도가 1.22MV/cm로 되도록 제 1 영역의 농도를 3e15cm－3보다 높은 범위에서 조정하고 있다. 도 15 중, 파선으로 나타내어지는 특성은, 본 실시 형태를 이용하지 않는 경우이며, 제 1 이간 영역(22) 전체의 농도는 드리프트층(20)의 농도와 동일한 3e15cm－3으로 하여 계산하고 있다. 또한, 오프 상태에 쇼트키 접합에 걸리는 전계 강도를, 상기와 동일하게 1.22MV/cm로 하기 위해, 제 1 이간 영역(22)의 폭은 3㎛로 설정되어 있다.
도 15로부터, 제 1 영역의 깊이가 웰 영역(30)의 깊이보다 얕아도, 최대 유니폴라 전류 밀도가 증가하여, 최대 유니폴라 전류 밀도 Imax와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프의 개선 효과를 얻을 수 있는 것을 알 수 있다.
본 실시 형태의 효과를 얻기 위해서는, 고 농도로 하는 제 1 영역의 깊이를 웰 영역(30)의 깊이의 82% 이상으로 하면 좋은 것을 도 15로부터 알 수 있지만, 드리프트층(20)의 제 1 불순물 농도나 제 1 이간 영역(22)의 폭 LW, 오프 시의 인가 전압에 의해서 고 농도로 해야 할 깊이가 바뀌는 것은, 본 실시 형태 3에서의 설명과 마찬가지이다.
또한, 본 발명의 실시 형태 4에서는 본 발명의 실시 형태 1 또는 3과 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
(실시 형태 5)
도 16은, 본 발명의 실시 형태 5에 있어서의 반도체 장치의 단면도이다. 실시 형태 5는, 제 1 이간 영역(22)의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도에 대해서 높게 하여 제 1 영역으로 하고, 또한 제 2 이간 영역(21)의 불순물 농도를 드리프트층(20)의 제 1 불순물 농도에 대해서 높게 설정하고 있는 것을 특징으로 한다. 그 이외에 대해서는, 실시 형태 1∼4와 마찬가지이다.
제작 방법은 실시 형태 1∼4의 제작 방법과 거의 동일하지만, 특기할 것은 제 1 이간 영역(22)에 대한 N 주입을 행할 때에, 제 2 이간 영역(21)과 제 1 이간 영역(22)을 포함하는 영역을 개구한 포토레지스트 등에 의한 주입 마스크를 형성하여, N 주입을 행할 수 있다. 이에 의해, 제 2 이간 영역(21)에 대한 N 주입과 제 1 이간 영역(22)에 대한 N 주입을 한 번의 공정으로 실현할 수 있어, 결과적으로 공정 수가 삭감되어, 칩 비용이 저감된다.
즉, 본 실시 형태에서는, 제 2 이간 영역(21)과 제 1 이간 영역(22)의 n형(제 1 도전형) 불순물 농도가 동일하고, 드리프트층(20)의 제 1 불순물 농도보다 높고, 웰 영역(30)의 제 2 불순물 농도보다 낮다.
또한, 본 실시 형태를 이용하면, 제 2 이간 영역(21)의 농도를 높게 함으로써, MOSFET가 온 상태인 때의 제 2 이간 영역(21)의 저항을 저감할 수 있기 때문에, 온 저항을 저감할 수 있다. 또한, 제 2 이간 영역(21)의 농도를 높게 함으로써, 제 2 이간 영역(21)의 폭을 작게 할 수 있으므로 셀 피치의 축소에 의한 온 저항의 추가적인 저감과, 칩 면적의 축소에 의한 비용 저감이 실현된다.
본 실시 형태에서는, 제 2 이간 영역(21)과 제 1 이간 영역(22)을 별도의 공정에서 고 농도화해도 좋고, 제 2 이간 영역(21)과 제 1 이간 영역(22)의 농도가 상이해도 좋고, 그 경우에도 온 저항 저감, 및 셀 피치, 칩 면적 축소의 효과를 얻을 수 있다.
또한, 본 발명의 실시 형태에서는 본 발명의 실시 형태 1∼4과 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
(실시 형태 6)
도 17은, 본 발명의 실시 형태 6에 있어서의 반도체 장치의 단면도이다. 실시 형태 6은, 도 17에 단면도를 나타낸 바와 같이, 실시 형태 1에서 존재한 제 1 영역을 포함하는 제 1 이간 영역(22)을 제 2 이간 영역(21)에 포함시키고, 제 2 이간 영역(21)상에 쇼트키 전극(75)을 형성하는 것을 특징으로 한다. 본 실시 형태에서는, 제 1 이간 영역(22)이 제 2 이간 영역(21)에 포함된다. 환언하면, 실시 형태 1∼5에 있어서는, 1개의 유닛 셀내에 있어서, 단면에서 보아 2개의 웰 영역(30)을 제 1 이간 영역(22)이 이간하고 있었지만, 본 실시 형태에 있어서는, 인접하는 유닛 셀에 걸치고, 단면에서 보아 2개의 웰 영역(30)을 제 2 이간 영역(21)에 포함된 제 1 이간 영역(22)이 이간한다. 그 이외에 대해서는, 실시 형태 1∼5와 마찬가지이다.
본 실시 형태에서는, 온 상태에서는 온 전류가, 환류 상태에서는 환류 전류가, 모두 제 2 이간 영역(21)을 통과한다. 실시 형태 1에 비해, 실시 형태 1에 기재된 제 1 이간 영역(22)이 불필요해지므로, 셀 피치의 축소가 실현된다.
본 실시 형태 6에서는, 쇼트키 전극(75) 바로 아래에 있는 제 2 이간 영역(21)의 일정 깊이에 있는 제 1 영역의 농도를 드리프트층(20)의 제 1 불순물 농도에 대해서 높고, 웰 영역(30)의 제 2 불순물 농도보다 낮게 한다.
도 17은 제 2 이간 영역(21)과, 굵은 파선으로 둘러싸인 영역으로 도시하는 제 1 영역이 동일한 경우의 단면도를 나타내고 있다.
본 실시 형태를 이용함으로써, 실시 형태 1∼4와 마찬가지의 효과를 얻을 수 있다. 즉, 최대 유니폴라 전류 밀도와 쇼트키 접합에 걸리는 전계 강도의 트레이드 오프와, 최대 유니폴라 전류 밀도와 온 저항의 트레이드 오프가 개선된다. 즉, 유니폴라 전류를 증대하면서도 열 폭주를 일으키게 하기 어려워지므로 신뢰성이 높은 반도체 장치를 얻을 수 있고, 또한 셀 피치의 축소가 가능해지므로 온 저항을 저감할 수 있다. 또한, 칩 면적 축소에 의해 비용의 저감도 가능해진다.
또한, 본 발명의 실시 형태에서는 본 발명의 실시 형태 1∼4와 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
(실시 형태 7)
도 18은, 본 발명의 실시 형태 7에 있어서의 반도체 장치의 단면도이다. 본 실시 형태 7은, 반도체 장치가 트렌치형 MOSFET인 것을 특징으로 하고, 그 이외에 대해서는 실시 형태 1∼4와 마찬가지이다.
본 실시 형태 7을 이용하면, 실시 형태 1∼4와 마찬가지의 효과를 얻을 수 있을 뿐만 아니라, 트렌치형 MOSFET를 이용한 것에 의한 온 저항 저감 효과를 얻을 수 있다. 트렌치형 MOSFET에서는, 트렌치 측벽내에 게이트 절연막(50)이 형성된다. 즉, 실시 형태 1에서 게이트 절연막(50)이 형성되는 웰 영역(30)의 표면과 소스 영역(40)의 단부의 표면은, 본 실시 형태에 있어서는, 트렌치 측벽면의 웰 영역(30)과 소스 영역(40)에 접하는 부분에 상당한다. 또한, 게이트 전극(60)이 게이트 절연막(50)을 거쳐서 대향하는 웰 영역(30)과 소스 영역(40)의 단부는, 드렌치 측벽면의 웰 영역(30)과 소스 영역(40)이다.
트렌치형 MOSFET에서는, 채널 영역이 트렌치 측벽을 따라 형성되기 때문에, 셀 피치를 축소할 수 있으므로 온 저항이 저감된다.
또한, 탄화규소 MOSFET에서는, 채널이 형성되는 면방위의 차이에 의해, 채널 특성이 향상하여, 온 저항이 저감된다고 하는 효과를 얻을 수 있다.
또한, 본 발명의 실시 형태 7에서는 본 발명의 실시 형태 1∼4와 상이한 부분에 대해 설명하고, 동일 또는 대응하는 부분에 대한 설명은 생략했다.
10 : 기판
20 : 드리프트층
21 : 제 2 이간 영역
22 : 제 1 이간 영역
30 : 웰 영역
35 : 웰 컨택트 영역
40 : 소스 영역
50 : 게이트 절연막
55 : 층간 절연막
60 : 게이트 전극
70 : 오믹 전극
71 : 이면 오믹 전극
75 : 쇼트키 전극
80 : 소스 전극
85 : 드레인 전극

Claims (18)

  1. 제 1 도전형의 제 1 불순물 농도를 갖는 드리프트층과,
    상기 드리프트층의 표층 측에, 서로 이간하도록 마련된 제 2 도전형의 제 2 불순물 농도를 갖는 복수의 웰 영역과,
    상기 드리프트층의 표면상에 마련되어, 소스 오믹 전극과 전기적으로 접속되는 쇼트키 전극과,
    서로 인접하는 상기 웰 영역의 사이에서, 또한 상기 쇼트키 전극의 하부에 마련되고, 상기 제 1 불순물 농도보다 높고, 상기 제 2 불순물 농도보다 낮은 제 1 도전형의 불순물 농도를 갖는 제 1 영역
    을 구비한 반도체 장치.
  2. 제 1 도전형의 제 1 불순물 농도를 갖는 드리프트층과,
    상기 드리프트층의 표층 측에, 서로 이간하도록 마련된 제 2 도전형의 제 2 불순물 농도를 갖는 복수의 웰 영역과,
    상기 드리프트층의 표면상에 마련되어, 소스 오믹 전극과 전기적으로 접속되는 쇼트키 전극과,
    서로 인접하는 상기 웰 영역의 사이에서, 또한 상기 쇼트키 전극의 하부에 제 1 영역
    을 구비하며,
    상기 제 1 영역내의 어느 깊이에 있어서의 제 1 도전형의 불순물 농도가, 동일한 깊이에 있어서의 상기 웰 영역내의 상기 제 2 불순물 농도보다 낮고, 또한 상기 제 1 불순물 농도보다 높은 것
    을 특징으로 하는 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 영역내의 제 1 도전형의 불순물 농도가, 상기 쇼트키 전극과 상기 드리프트층의 접합 계면을 향해 감쇠하는 농도 프로파일인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역이, 표면보다 깊은 영역으로부터, 상기 웰 영역의 바닥부와 동일한 깊이까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역이, 표면으로부터, 상기 웰 영역의 바닥부와 동일한 깊이까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 영역이, 표면으로부터, 상기 웰 영역의 바닥부보다 얕은 깊이까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 영역의 하부에 형성된 제 1 도전형의 제 2 영역을 구비하며,
    상기 제 2 영역의 제 1 도전형의 불순물 농도가, 상기 제 1 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 웰 영역의 적어도 일부의 바로 아래에, 제 1 도전형의 제 3 영역을 구비하며,
    상기 제 3 영역의 제 1 도전형의 불순물 농도가, 상기 제 1 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 영역을 포함하고, 상기 쇼트키 전극이 표면의 적어도 일부에 형성된, 서로 인접하는 상기 웰 영역 간의 제 1 도전형의 제 1 이간 영역과,
    상기 반도체 장치가 온 상태인 때에 온 전류가 흐르는 경로에 있는, 서로 인접하는 상기 웰 영역 간의 제 1 도전형의 제 2 이간 영역을 구비한 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 2 이간 영역의 제 1 도전형의 불순물 농도가, 상기 제 1 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 영역의 제 1 도전형의 불순물 농도와, 상기 제 2 이간 영역의 제 1 도전형의 불순물 농도가 동일한 것을 특징으로 하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 2 이간 영역에, 상기 제 1 이간 영역이 포함되는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체 장치가, 트렌치형 MOSFET인 것을 특징으로 하는 반도체 장치.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 소스 오믹 전극과 상기 쇼트키 전극이 연속하여 형성되어 있는 것을 특징으로 하는 반도체 장치.
  15. 제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
    상기 웰 영역내에 형성된 제 1 도전형의 소스 영역과,
    상기 웰 영역내에 형성되어, 상기 소스 영역과 인접하는 제 2 도전형의 웰 컨택트 영역을 구비하며
    상기 소스 오믹 전극은, 상기 소스 영역의 표면과 상기 웰 컨택트 영역의 표면의 적어도 일부에 형성된 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 웰 영역과 상기 소스 영역의 일부의 표면에 형성된 게이트 절연막과,
    상기 게이트 절연막을 개재하여, 상기 웰 영역과 상기 소스 영역의 단부와 대향하도록 형성된 게이트 전극을 구비한 반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 드리프트층이 표면에 형성되는 반도체 기판과,
    상기 반도체 기판의 이면에 드레인 전극을 구비한 반도체 장치.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 반도체 장치가 n채널 탄화규소 MOSFET인 것을 특징으로 하는 반도체 장치.
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