WO2017169777A1 - 電力変換器 - Google Patents

Abstract

ソース領域（１２）はソースコンタクト領域（１２ａ）とソース抵抗領域（１２ｂ）とを含む。ソース抵抗領域（１２ｂ）は、チャネル領域に隣接しており、ソースコンタクト領域（１２ａ）が有する第１導電型の不純物濃度よりも低い第１導電型の不純物濃度を有する。ソース抵抗領域（１２ｂ）は、ゲート絶縁膜のみを介してゲート電極（３５）に対向している第１部分（１２ｂ２）と、ゲート絶縁膜のみを介してゲート電極（３５）に対向してはいない第２部分（１２ｂ１）とを有する。ソース抵抗領域（１２ｂ）とゲート絶縁膜との界面上での、第１部分（１２ｂ２）および第２部分（１２ｂ１）の境界位置とソースコンタクト領域（１２ａ）および第２部分（１２ｂ１）の境界位置との間の最短経路の長さと、ソース抵抗領域（１２ｂ）の第２部分（１２ｂ１）の室温でのシート抵抗との積は、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下である。

Description

電力変換器

　本発明は、電力変換器に関するものである。

　パワーエレクトロニクス分野で用いられる半導体装置には、金属／絶縁体／半導体接合の電界効果型トランジスタであるＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）およびＩＧＢＴ（Insulated Gate Bipolar Transistor）などが挙げられる。半導体装置には、パワーエレクトロニクス分野への応用の観点から高信頼性化が求められている。例えば、特許文献１によれば、ＭＯＳＦＥＴのゲート酸化膜の信頼性を高めるための技術が開示されている。また、他の重要な信頼性として、半導体装置に意図せず過電流が流れた場合における信頼性がある。例えば、ＭＯＳＦＥＴがインバータ回路などに適用され誘導性負荷または抵抗性負荷が動作されているときに、アーム短絡などの負荷短絡が生じると、オン状態のＭＯＳＦＥＴのドレイン電極に電源電圧である高電圧が印加されるので、ＭＯＳＦＥＴに大電流が流れる。この状態では、ＭＯＳＦＥＴには定格電流の数倍から数十倍のドレイン電流が誘起される。ＭＯＳＦＥＴが適切な保護機能を有していなければ、この大電流によりＭＯＳＦＥＴ素子は破壊に至る。

　この素子破壊を未然に防ぐために、過剰なドレイン電流（過電流）が検知された場合に、ゲート電極へオフ信号を入力することでドレイン電流を遮断する方法がある。この方法が適用される場合であっても、過電流発生から、ゲート電極へのオフ信号の入力までの時間に渡って、過電流が流れる。よってこの時間以上の間は素子の破壊が発生しないロバスト性、言い換えれば短絡耐量、が求められる。短絡耐量は、短絡が生じてから素子破壊に至るまでに要する時間で略定義され、「短絡耐量が優れている」とは、破壊までの時間が長いことを言う。半導体装置の高信頼性の一つとして、短絡耐量が優れていることが強く望まれる。

　特許文献２には、ＭＯＳＦＥＴの短絡耐量を向上させる技術が開示されている。これによれば、ソース領域は、低抵抗な領域（ソースコンタクト領域およびソースエクステンション領域）と、高抵抗な領域（ソース抵抗制御領域）とを含む。この構成によれば、負荷短絡時の電流がソース抵抗制御領域を流れることにより大きな電圧降下が生じるので、飽和電流値が低下する。これによりＭＯＳＦＥＴの短絡耐量が向上する。

特開２００９－０６４９７０号公報 国際公開第２０１３／１７２０７９号

　特許文献２の技術によれば、ソース領域は、低抵抗なソースコンタクト領域と低抵抗なソースエクステンション領域との間に、高抵抗なソース抵抗制御領域を有している。ソース抵抗制御領域の抵抗値は、ソース抵抗制御領域の長さ（ソースコンタクト領域とソースエクステンション領域との間の距離）および不純物濃度を調整することによって調節することができる。ソース抵抗制御領域を高抵抗化することにより、負荷短絡時にソース抵抗制御領域で有意な電圧降下を生じさせることができる。しかしながら、この技術によると、ソース領域全体の長さが大きくなるので、半導体装置のセルピッチが増大してしまう。結果として、ＭＯＳＦＥＴの単位面積当たりのオン抵抗が増大してしまう。

　一方で、特許文献１の技術においては、ソース領域の低濃度領域がゲート電極下まで跨っており、特許文献２の技術におけるソースエクステンション領域は設けられていない。この構造の方がセルピッチは小さくなる。しかしながら、単にソース領域の一部を低濃度化するだけでは、それに応じて単位面積当たりのオン抵抗が増大することから、単位面積当たりのオン抵抗と短絡耐量との間のトレードオフ関係が問題となり得る。

　本発明は以上のような問題を解決するためになされたものであり、単位面積当たりのオン抵抗を低く維持しつつ短絡耐量を向上させることができる炭化珪素半導体装置を有する電力変換器を提供することを目的とする。

　本発明の電力変換器は、少なくとも１つの半導体素子と、ゲート駆動部と、異常信号処理部とを有している。少なくとも１つの半導体素子は、ゲート電圧によってスイッチングされる。ゲート駆動部は、少なくとも１つの半導体素子へゲート電圧を供する。異常信号処理部は、少なくとも１つの半導体素子に関する異常信号を受け付け、異常信号に応じて、ゲート電圧が少なくとも１つの半導体素子をオフにするものとなるようにゲート駆動部を制御する。少なくとも１つの半導体素子は炭化珪素半導体装置を含む。炭化珪素半導体装置は、ドリフト層と、ウェル領域と、ソース領域と、ゲート電極と、ソース電極と、ドレイン電極とを有している。ドリフト層は第１導電型のものである。ウェル領域は、第１導電型と異なる第２導電型のものであり、ドリフト層上に設けられている。ソース領域は、第１導電型のものであり、ウェル領域上に設けられており、ウェル領域によってドリフト層から隔てられている。ゲート電極は、ゲート絶縁膜を介して、ソース領域、ウェル領域およびドリフト層に跨って延在している。ソース電極はソース領域に接続している。ドレイン電極は、ソース電極から少なくともドリフト層によって隔てられており、ドリフト層に電気的に接続されている。ウェル領域は、ドリフト層およびソース領域に挟まれ、かつゲート絶縁膜を介してゲート電極に対向するチャネル領域を有している。ソース領域はソースコンタクト領域とソース抵抗領域とを含む。ソースコンタクト領域は、ウェル領域内の表層部に形成されており、ソース電極に接続している。ソース抵抗領域は、チャネル領域に隣接しており、ソースコンタクト領域が有する第１導電型の不純物濃度よりも低い第１導電型の不純物濃度を有している。ソース抵抗領域は、ゲート絶縁膜のみを介してゲート電極に対向している第１部分と、ゲート絶縁膜のみを介してゲート電極に対向してはいない第２部分とを有している。ソース抵抗領域とゲート絶縁膜との界面上での、第１部分および第２部分の境界位置とソースコンタクト領域および第２部分の境界位置との間の最短経路の長さと、ソース抵抗領域の第２部分の室温でのシート抵抗との積は、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下である。

　本発明によれば、炭化珪素半導体装置が短絡された場合に、ソース抵抗領域を流れる短絡電流によって生じる電位差により、実効的なゲート電圧が減少する。これにより飽和電流が抑制される。よって短絡耐量を向上させることができる。また、ソース抵抗領域がチャネル領域に隣接していることにより、ソース抵抗領域とチャネル領域との間にソース領域に含まれる他の領域がさらに設けられている場合に比して、セルピッチの増大が抑えられる。これにより、ソース抵抗領域を設けつつ、単位面積当たりのチャネル密度の低下を抑えることができる。よって炭化珪素半導体装置の単位面積当たりのオン抵抗を低く維持することができる。ソース抵抗領域とゲート絶縁膜との界面上での、第１部分および第２部分の境界位置とソースコンタクト領域および第２部分の境界位置との間の最短経路の長さと、ソース抵抗領域の第２部分の室温でのシート抵抗との積が、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下とされることにより、上述した効果の両方が得られる。すなわち、単位面積当たりのオン抵抗を低く維持しつつ、短絡耐量を向上させることができる。

　この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。

本発明の各実施の形態における電力変換器の構成を示す模式図である。 本発明の実施の形態１において電力変換器が有する炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２の炭化珪素半導体装置のユニットセルのレイアウトを概略的に示す平面図である。 図２の炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第４工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第５工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置の製造方法の第６工程を概略的に示す部分断面図である。 図２の炭化珪素半導体装置が有するエピタキシャル基板の、ソース抵抗領域からウェル領域への深さ方向における不純物濃度分布の数値計算結果を例示するグラフである。 図２の炭化珪素半導体装置が有するエピタキシャル基板の、ソース抵抗領域からウェル領域への深さ方向における実効的な不純物濃度分布の数値計算結果を例示するグラフである。 実施の形態１の実施例および比較例における、炭化珪素半導体装置のオン抵抗の差分と、短絡耐量との関係を示すグラフ図である。 実施の形態１の実施例および比較例における、炭化珪素半導体装置のオン抵抗の差分と、実効抵抗部分の領域長さと室温におけるシート抵抗との積と、の関係を示すグラフ図である。 図３の変形例としてのユニットセルのレイアウトを概略的に示す平面図である。 図２の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態２における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態３における炭化珪素半導体装置の製造方法の第３工程を概略的に示す部分断面図である。 図１９の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２３ＡのＸＸＩＩＩＢ部の拡大図である。 図２３Ａの炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図１９の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図１９の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図２６ＡのＸＸＶＩＢ部の拡大図である。 本発明の実施の形態４における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態４における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図２７の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態５における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 図３１の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態６における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。 図３５の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図３７ＡのＸＸＸＶＩＩＢ部の拡大図である。 図３５の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図３５の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図３５の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図４０ＡのＸＬＢ部の拡大図である。 図３５の変形例としての炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態７における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 本発明の実施の形態７における炭化珪素半導体装置の製造方法の第１工程を概略的に示す部分断面図である。 本発明の実施の形態７における炭化珪素半導体装置の製造方法の第２工程を概略的に示す部分断面図である。 本発明の実施の形態８における炭化珪素半導体装置の構成を概略的に示す部分断面図である。 図４５の炭化珪素半導体装置のユニットセルのレイアウトを概略的に示す平面図である。 本発明の実施の形態８における炭化珪素半導体装置の製造方法の一工程を概略的に示す部分断面図である。

　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

　＜実施の形態１＞
　（構成）
　図１は、本実施の形態における電力変換器３００の構成を示す模式図である。電力変換器３００は、少なくとも１つの半導体素子３０１と、ゲート駆動部３０２と、異常信号処理部３０３とを有している。半導体素子３０１は、ゲート電圧によってスイッチングされる素子である。ゲート駆動部３０２は、半導体素子３０１へゲート電圧を供する回路である。異常信号処理部３０３は、半導体素子３０１に関する異常信号を受け付ける。異常信号は、典型的には、半導体素子３０１に異常電流が流れたことを表す。異常電流は、例えば、電力変換器３００に接続された負荷における短絡の発生によって生じ得る。異常信号に応じて、異常信号処理部３０３は、ゲート電圧が半導体素子３０１をオフにするものとなるようにゲート駆動部３０２を制御する。具体的には、異常信号処理部３０３は、異常信号に応じた制御信号をゲート駆動部３０２へ出力する。典型的には、異常信号処理部３０３は、半導体素子３０１に異常電流が流れたことを表す異常信号を受け付けたときに、ゲート電圧が半導体素子３０１をオフにするものとなるようにゲート駆動部３０２を制御するための制御信号を、ゲート駆動部３０２へ出力する。

　半導体素子３０１がオフされることによって、半導体素子３０１を流れる電流が遮断される。これにより、電力変換器３００は、異常信号に応じて動作する電流遮断機能を有する。この機能によって、半導体素子３０１の破壊を防ぐことができる。少なくとも１つの半導体素子３０１は、半導体材料として炭化珪素を用いた半導体装置、すなわち炭化珪素半導体装置、を含む。

　図２は、本実施の形態におけるＭＯＳＦＥＴ７１Ａ（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７１Ａはプレーナ型のものである。図３は、図２のＭＯＳＦＥＴ７１Ａのユニットセル１０のレイアウトを概略的に示す平面図である。ＭＯＳＦＥＴ７１Ａは、複数のユニットセル１０を有する能動領域と、その外側に配置された終端領域とを有している。図３におけるユニットセル１０の右半分が、図２の視野に対応している。なおユニットセル１０の詳細な構成は後述する。

　ＭＯＳＦＥＴ７１Ａは、エピタキシャル基板６１と、ゲート絶縁膜３０と、層間絶縁膜３２と、ゲート電極３５と、ソース電極４１と、ドレイン電極４３とを有している。エピタキシャル基板６１は炭化珪素から作られている。エピタキシャル基板６１は、半導体基板１ａと、その上面上に形成されたドリフト層２とを有している。ドリフト層２には、ウェル領域２０と、ソース領域１２と、ウェルコンタクト領域２５とが形成されている。言い換えれば、エピタキシャル基板６１は、半導体基板１ａ上に、ドリフト層２と、ウェル領域２０と、ソース領域１２と、ウェルコンタクト領域２５とを有するエピタキシャル層を有している。

　半導体基板１ａはｎ型（第１導電型）のものである。ドリフト層２はｎ型のものである。ウェル領域２０は、ｐ型（第１導電型と異なる第２導電型）のものである。ウェル領域２０は、ドリフト層２上に設けられており、具体的には、ドリフト層２の表層部に選択的に形成されている。ドリフト層２の表層部におけるウェル領域２０に隣接する部分は、ＪＦＥＴ領域１１である。

　ソース領域１２は、ｎ型のものである。ソース領域１２は、ウェル領域２０上に設けられており、具体的には、ウェル領域２０内の表層部に選択的に形成されている。ウェル領域２０におけるソース領域１２とＪＦＥＴ領域１１とに挟まれた部分は、オン状態時にＭＯＳＦＥＴ７１Ａにチャネルが形成される領域であり、「チャネル領域」と呼ばれる。ソース領域１２は、ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂを有している。ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂの各々は、ウェル領域２０内の表層部に形成されている。ソース抵抗領域１２ｂはチャネル領域に隣接している。ソース抵抗領域１２ｂは、ソースコンタクト領域１２ａの外側を囲むように形成されている。ソース抵抗領域１２ｂは、ソースコンタクト領域１２ａが有するｎ型の不純物濃度（ドナー濃度）よりも低いｎ型の不純物濃度を有している。好ましくは、ソース抵抗領域１２ｂは、ソースコンタクト領域１２ａが有するｎ型の不純物濃度よりも１桁以上低いｎ型の不純物濃度を有している。

　ソース抵抗領域１２ｂは、０．１μｍ以上３．０μｍ以下の厚みを有することが好ましい。ソース抵抗領域１２ｂが薄すぎると、ウェル領域２０から延びる空乏層によって電流経路が遮断され、ＭＯＳＦＥＴ７１Ａのオン抵抗が急増する。逆に、ソース抵抗領域１２ｂが厚すぎると、ソース抵抗領域１２ｂの深部のウェル領域２０の厚みが薄くなり、パンチスルーが生じやすくなる。結果、耐圧が低下する。そのため、ソース抵抗領域１２ｂは、０．１μｍ以上３．０μｍ以下の厚みを有することが望ましい。

　ウェルコンタクト領域２５は、ｐ型のものであり、ソースコンタクト領域１２ａの内側に設けられている。ウェルコンタクト領域２５の深さ（エピタキシャル基板６１表面に垂直な方向の長さ）は、ソースコンタクト領域１２ａの深さよりも大きい。つまり、ウェルコンタクト領域２５は、ソースコンタクト領域１２ａを貫通してウェル領域２０に達するように形成されている。ウェルコンタクト領域２５のｐ型の不純物濃度は、ウェル領域２０と、ソース電極４１のオーミック電極４０との間の良好な電気的接続を得るために、ウェル領域２０のｐ型の不純物濃度よりも高く設定されている。

　ゲート絶縁膜３０はドリフト層２（エピタキシャル層）の表面上に設けられている。ゲート電極３５はゲート絶縁膜３０上に設けられている。言い換えれば、ゲート電極３５は、ドリフト層２上にゲート絶縁膜３０を介して設けられている。具体的には、ゲート電極３５は、ゲート絶縁膜３０を介して、ソース領域１２、ウェル領域２０およびドリフト層２に跨って延在している。より具体的には、ゲート電極３５は、ゲート絶縁膜３０を介して、ソース領域１２、チャネル領域およびＪＦＥＴ領域１１に跨って延在している。この構造により、ウェル領域２０は、ドリフト層２およびソース領域１２に挟まれ、かつゲート絶縁膜３０を介してゲート電極３５に対向するチャネル領域を有している。具体的には、ウェル領域２０は、ＪＦＥＴ領域１１およびソース領域１２に挟まれ、かつゲート絶縁膜３０を介してゲート電極３５に対向するチャネル領域を有している。

　層間絶縁膜３２はゲート電極３５上に設けられている。ソース電極４１は層間絶縁膜３２上に設けられている。層間絶縁膜３２およびゲート絶縁膜３０には、ソース電極４１をソース領域１２のソースコンタクト領域１２ａとウェルコンタクト領域２５とに接続させるためのコンタクトホールが形成されている。ソース電極４１にはオーミック電極４０が設けられている。オーミック電極４０は、上記コンタクトホールにおいて、ソースコンタクト領域１２ａおよびウェルコンタクト領域２５の各々にオーミック接続されている。

　ドレイン電極４３には、半導体基板１ａにオーミック接続されたオーミック電極４２が設けられている。言い換えれば、オーミック電極４２が設けられたドレイン電極４３が、半導体基板１ａの裏面上に設けられている。ドレイン電極４３は半導体基板１ａを介してドリフト層２に電気的に接続されている。ドレイン電極４３は、ソース電極４１からドリフト層２によって隔てられており、本実施の形態においてはさらに半導体基板１ａによって隔てられている。

　次に、ソース抵抗領域１２ｂの構成の詳細について、以下に説明する。

　ソース抵抗領域１２ｂは、重ね合わせ部分１２ｂ２（第１部分）と、実効抵抗部分１２ｂ１（第２部分）とを有している。重ね合わせ部分１２ｂ２はゲート絶縁膜３０を介してゲート電極３５と重ね合わされている。言い換えれば、重ね合わせ部分１２ｂ２は、ゲート絶縁膜３０のみを介してゲート電極３５に厚み方向において対向している。一方、実効抵抗部分１２ｂ１は、ゲート絶縁膜３０のみを介してゲート電極３５に厚み方向において対向してはいない。重ね合わせ部分１２ｂ２は、図３に示されるようにソース領域１２の最外周部であり、チャネル領域に隣接している。

　ソース抵抗領域１２ｂとゲート絶縁膜３０との界面上での、実効抵抗部分１２ｂ１および重ね合わせ部分１２ｂ２の境界位置とソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１の境界位置との間の最短経路の長さ（以下、「長さＬ_Ｎ０」または「実効抵抗部分１２ｂ１の領域長さ」とも称する）は、本実施の形態においては、実効抵抗部分１２ｂ１の水平方向における長さに対応している。ここで水平方向とは、エピタキシャル基板６１の表面と水平な方向である。

　ソース抵抗領域１２ｂの実効抵抗部分１２ｂ１は、室温でシート抵抗（面抵抗率）Ｓを有するものとする。長さＬ_Ｎ０とシート抵抗Ｓとの積は、後述する理由により、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下とされている。長さＬ_Ｎ０は、０．１μｍ以上５．０μｍ以下であることが好ましい。シート抵抗Ｓは、１．０×１０³Ω以上１．０×１０⁶Ω以下であることが好ましい。ソース抵抗領域１２ｂの重ね合わせ部分１２ｂ２の室温でのシート抵抗は、シート抵抗Ｓと同じであることが好ましい。言い換えれば、ソース抵抗領域１２ｂは、水平方向において均一なシート抵抗を有していることが好ましい。このような構成は、実効抵抗部分１２ｂ１と重ね合わせ部分１２ｂ２との間で、ｎ型の不純物濃度および深さが共通とされていれば容易に得られる。

　次に、ユニットセル１０（図３）の構成の詳細について説明する。ユニットセル１０の最表面部の平面構造において、ウェル領域２０の中心部にウェルコンタクト領域２５が形成されている。ウェルコンタクト領域２５の外側にソースコンタクト領域１２ａが形成されている。ソースコンタクト領域１２ａの外側にソース抵抗領域１２ｂが形成されている。ソース抵抗領域１２ｂにおいては、実効抵抗部分１２ｂ１の外側に重ね合わせ部分１２ｂ２が形成されている。重ね合わせ部分１２ｂ２の外側に、ウェル領域２０のチャネル領域が位置している。オーミック電極４０（図３）は、ソース領域１２を構成するソースコンタクト領域１２ａおよびソース抵抗領域１２ｂのうち、ソースコンタクト領域１２ａのみに接触している。よって、ソースコンタクト領域１２ａと実効抵抗部分１２ｂ１と重ね合わせ部分１２ｂ２とは、オーミック電極４０とチャネル領域との間で直列接続されている。なお、ソースコンタクト領域１２ａは、高い不純物濃度を有しており、オーミック電極４０との間でコンタクト抵抗の低いオーミック接触を実現している。

　なお、図示は省略するが、ＭＯＳＦＥＴ７１Ａ（図２）に、その上部を覆うシリコン窒化膜またはポリイミドなどの保護膜が設けられてもよい。この保護膜には、ソース電極４１およびゲート配線に外部の制御回路を接続させるための開口が設けられる。つまり、ソース電極４１のうち保護膜の開口で露出された部分はソースパッドとして用いられ、ゲート配線のうち保護膜の開口で露出された部分はゲートパッドとして用いられる。ソースパッドおよびゲートパッドのそれぞれは、外部からソース電位およびゲート電位を印加するために用いられる。

　（製造方法）
　ＭＯＳＦＥＴ７１Ａの製造方法について、図４～図９を参照しつつ、以下に説明する。なお図４～図９の各々の視野は図２の視野に対応している。

　図４を参照して、まず、ｎ型の炭化珪素からなる半導体基板１ａが用意される。半導体基板１ａの面方位は任意でよく、例えば、その表面垂直方向がｃ軸方向に対して８°以下に傾斜されていてもよいし、あるいは傾斜していなくてもよい。半導体基板１ａの厚みも任意でよく、例えば３５０μｍ程度でもよいし、１００μｍ程度でもよい。

　続いて、半導体基板１ａ上に、エピタキシャル結晶成長により、ｎ型のドリフト層２が形成される。ドリフト層２のｎ型の不純物濃度は、１×１０¹³ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下程度とされ、その厚みは３μｍ以上２００μｍ以下とされる。

　ドリフト層２の不純物濃度分布は厚み方向に一定であることが望ましいが、一定でなくてもよく、意図的に、例えば表面近傍で不純物濃度が高くされてもよいし、逆に低くされてもよい。ドリフト層２の表面近傍の不純物濃度が高くされた場合、後に形成されるＪＦＥＴ領域１１の抵抗を低減する効果、および、チャネル移動度を向上させる効果が得られる。さらに、素子のしきい値電圧を低く設定することができる。逆に、ドリフト層２の表面近傍の不純物濃度が低くされた場合、素子に逆バイアスが印加されたときにゲート絶縁膜３０に生じる電界が低減されることで、素子の信頼性が向上する。さらに、素子のしきい値電圧を高く設定することができる。

　その後、写真製版処理により加工された注入マスク１００ａ（例えばレジストまたはシリコン酸化膜）が形成される。注入マスク１００ａを用いた選択的なイオン注入（図中、矢印参照）により、ｐ型のウェル領域２０が形成される。イオン注入時には、半導体基板１ａは１００℃以上８００℃以下で加熱されることが好ましいが、加熱されていなくてもよい。また、ここでイオン注入される不純物（ドーパント）は、ｐ型の不純物（アクセプタ）であり、アルミニュームまたは硼素が好適である。

　ウェル領域２０の底の深さは、ドリフト層２の底を超えないように設定する必要があり、例えば０．２μｍ以上２．０μｍ以下程度とされる。また、ウェル領域２０の最大不純物濃度は、ドリフト層２の表面近傍の不純物濃度を超えるように設定され、例えば１×１０¹⁵ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下の範囲内に設定される。但し、ドリフト層２の最表面近傍に限っては、チャネル領域の導電性を高めるために、ウェル領域２０のｐ型の不純物濃度がドリフト層２のｎ型の不純物濃度を下回るように設定されてもよい。

　図５を参照して、次に、写真製版処理により加工された注入マスク１００ｂ（レジストまたはシリコン酸化膜）を用いた選択的なイオン注入（図中、矢印参照）により、ｎ型のソースコンタクト領域１２ａが形成される。ここでイオン注入される不純物（ドーパント）は、ｎ型の不純物（ドナー）であり、窒素またはリンが好適である。

　ソースコンタクト領域１２ａの底の深さは、ウェル領域２０の底を超えないように設定される。ソースコンタクト領域１２ａの任意の位置において、ソースコンタクト領域１２ａの不純物濃度は、ウェル領域２０の不純物濃度を超えている。ソースコンタクト領域１２ａの最大不純物濃度は、１×１０¹⁸ｃｍ^-3以上１×１０²¹ｃｍ^-3以下程度に設定される。

　図６を参照して、次に、写真製版処理により加工された注入マスク１００ｃ（例えばレジスト膜）を用いた選択的なイオン注入により、ｎ型のソース抵抗領域１２ｂが形成される。イオン注入種、注入エネルギー、注入ドーズ量などのイオン注入条件は、前述したシート抵抗Ｓの値が好適なものとなるように選択される。ソース抵抗領域１２ｂの厚み（ドリフト層２の深さ方向の長さ）は、先に述べた理由から０．１μｍ以上３．０μｍ以下程度あればよい。

　なおｎ型を有するソース抵抗領域１２ｂの表層部（図中、上面部分）に、ウェル領域２０形成のためにイオン注入されたｐ型の不純物に起因して、ｐ型の領域が存在してもよい。またソース抵抗領域１２ｂは、１段のイオン注入によって一度に形成されてもよいし、多段注入により形成されてもよい。また、ソース抵抗領域１２ｂの深さ方向の不純物濃度分布は、レトログレードプロファイルとなってもよいし、２段以上の階段状のプロファイルとなってもよい。

　なお図６では、ソース抵抗領域１２ｂの形成のためにイオン注入が行われる領域が、ソースコンタクト領域１２ａとオーバーラップしている様子が示されている。これらはいずれも同じ導電型（ｎ型）の領域であるので、図７以降の工程図では、オーバーラップした領域は特に示さない。

　図７を参照して、次に、写真製版処理により加工された注入マスク１００ｄを用いた選択的なイオン注入により、ｐ型のウェルコンタクト領域２５が形成される。ウェルコンタクト領域２５は、その底がｐ型のウェル領域２０に達するように形成される。このイオン注入は、１５０℃以上の基板温度で実行されることが望ましい。そうすることで、シート抵抗の低いウェルコンタクト領域２５を形成することができる。

　図８を参照して、その後、ドリフト層２に注入された不純物を電気的に活性化させるための熱処理が行われる。この熱処理は、アルゴンもしくは窒素などの不活性ガス雰囲気中、または、真空中で、１５００℃以上２２００℃以下の温度で、０．５分以上６０分以下の時間で行われることが好ましい。この熱処理は、ドリフト層２の表面を炭素からなる膜で覆った状態、または、ドリフト層２の表面、半導体基板１ａの裏面、並びに半導体基板１ａおよびドリフト層２の各端面を炭素からなる膜で覆った状態で行われてもよい。それにより、熱処理時における装置内の残留水分および残留酸素との反応によるエッチングに起因してドリフト層２の表面が荒れることが抑止される。

　続いて、熱酸化によりドリフト層２の表面にシリコン酸化膜（犠牲酸化膜、図示せず）が形成される。フッ酸により当該酸化膜を除去することにより、表面の加工ダメージ層が除去される。これにより清浄な面が得られる。そして、ＣＶＤ（Chemical Vapor Deposition）法などによりドリフト層２上にシリコン酸化膜が形成され、当該シリコン酸化膜に対して能動領域上を開口するパターニングを行うことにより、能動領域の外側の領域にフィールド酸化膜（図示せず）が形成される。フィールド酸化膜の厚みは、０．５μｍ以上２μｍ以下程度あればよい。

　図９を参照して、次に、ドリフト層２の表面上にシリコン酸化膜のゲート絶縁膜３０が形成される。ゲート絶縁膜３０の形成手法としては、例えば、熱酸化法または堆積法が挙げられる。また、熱酸化法や堆積法によりシリコン酸化膜を形成した後に、窒化酸化ガス（ＮＯまたはＮ₂Ｏなど）雰囲気もしくはアンモニア雰囲気での熱処理、または不活性ガス（アルゴンなど）雰囲気での熱処理が行われてもよい。

　そして、ゲート絶縁膜３０上に多結晶シリコンまたは多結晶炭化珪素がＣＶＤ法により堆積され、写真製版処理およびエッチングによるパターニングが行われることにより、ゲート電極３５が形成される。ゲート電極３５に用いられる多結晶シリコンまたは多結晶炭化珪素は、リン、硼素またはアルミニュームなどの不純物を含むことによりｎ型またはｐ型を有する。不純物濃度が十分に高くされることで、ゲート電極３５のシート抵抗が十分に低くされることが好ましい。リンや硼素やアルミニュームは、多結晶シリコンまたは多結晶炭化珪素の成膜中に取り込まれてもよいし、成膜後にイオン注入により添加されてもよい。イオン注入の場合は活性化熱処理を要する。ゲート電極３５の材料は、金属もしくは金属間化合物またはそれらの多層膜であってもよい。

　なお図９には、ソース領域１２とドリフト層２とに挟まれたチャネル領域の領域長さであるチャネル長Ｌ_ＣＨが示されている。チャネル長Ｌ_ＣＨは、チャネルの方向に沿って定義される長さである。よってチャネル長Ｌ_ＣＨは、チャネルが縦方向に沿っている場合（典型的にはトレンチ型の場合）は縦方向に沿った長さであり、チャネルが水平方向に沿っている場合（典型的にはプレーナ型の場合）は水平方向に沿った長さである。本実施の形態においては、チャネルは水平方向（図９における横方向）に沿っているので、チャネル長Ｌ_ＣＨは水平方向に沿った長さである。具体的には、本実施の形態においては、チャネル長Ｌ_ＣＨは、ソース領域１２とＪＦＥＴ領域１１とに挟まれたウェル領域２０表面における水平方向の長さである。

　再び図２を参照して、次に、ドリフト層２上にＣＶＤ法などによって層間絶縁膜３２が形成される。そして、例えばドライエッチング法により、ソース電極４１をソースコンタクト領域１２ａおよびウェルコンタクト領域２５に接続させるためのコンタクトホール（ソースコンタクトホール）が層間絶縁膜３２に形成される。また、不図示の領域において、ゲート配線をゲート電極３５に接続させるためのコンタクトホール（ゲートコンタクトホール）が層間絶縁膜３２に形成される。ソースコンタクトホールおよびゲートコンタクトホールは、同じエッチング工程で同時に形成されてもよい。それにより、プロセス工程が簡略化されるので、製造コストが削減される。

　続いて、エピタキシャル基板６１のエピタキシャル層の表面の、ソースコンタクトホールの底に露出された箇所に、オーミック電極４０が形成される。オーミック電極４０は、ソースコンタクト領域１２ａおよびウェルコンタクト領域２５の各々とのオーミック接触を実現する。エピタキシャル層（ドリフト層２）が炭化珪素である場合のオーミック電極４０の形成方法としては、ソースコンタクト内を含むドリフト層２の全面にＮｉを主成分とする金属膜を成膜し、６００℃以上１１００℃以下の熱処理により金属膜を炭化珪素と反応させてオーミック電極４０となるシリサイド膜を形成し、その後、層間絶縁膜３２上に残留した未反応の金属膜を、硝酸、硫酸または塩酸あるいはそれらの過酸化水素水との混合液などを用いたウェットエッチングにより除去する、という方法が挙げられる。層間絶縁膜３２上に残留した金属膜が除去された後に、より高い温度での追加の熱処理が行われてもよい。これにより、コンタクト抵抗のより低いオーミック接触が形成される。

　オーミック電極４０は、その全体が同一の金属間化合物からなっていてもよいし、ｐ型領域に接続する部分とｎ型領域に接続する部分とが、それぞれに適した別々の金属間化合物からなっていてもよい。オーミック電極４０がｎ型のソースコンタクト領域１２ａに対して十分低いオーミックコンタクト抵抗を有することが、ＭＯＳＦＥＴ７１Ａのオン抵抗の低減のためには重要である。一方、オーミック電極４０がｐ型のウェルコンタクト領域２５に対して十分低いオーミックコンタクト抵抗を有することは、ウェル領域２０のアース電位への固定、または、ＭＯＳＦＥＴ７１Ａに内蔵されるボディダイオードの順方向特性改善の観点から好ましい。オーミック電極４０においてｐ型領域に接続する部分とｎ型領域に接続する部分とを作り分けることにより、この両方を実現することができる。これは、写真製版処理を用いて、シリサイド膜を形成するための金属膜のパターニングをそれぞれで行うことで実現可能である。

　また、ドリフト層２上にオーミック電極４０を形成する過程で、半導体基板１ａの裏面にも、同様の手法でオーミック電極４２となるシリサイド膜が形成される。オーミック電極４２は半導体基板１ａにオーミック接触し、この後形成されるドレイン電極４３と半導体基板１ａとの間での良好な接続を実現する。

　続いて、スパッタ法または蒸着法により所定の金属膜を形成し、それをパターニングすることによって、層間絶縁膜３２上にソース電極４１が形成される。ゲート電極３５に接続される不図示のゲート配線も、ソース電極４１と同じ金属膜を用いて形成される。上記金属膜としては、Ａｌ、Ａｇ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａ、それらの窒化物、それらの積層膜、それらの合金膜などが考えられる。さらに、半導体基板１ａの裏面のオーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属が堆積されることでドレイン電極４３が形成される。以上によりＭＯＳＦＥＴ７１Ａが得られる。

　なお、半導体基板１ａの上面側の構造が形成された後、裏面側からの研削により半導体基板１ａが１００μｍ程度の厚みまで薄くされてもよい。この場合は、研削面の清浄化を行い、そして裏面全面にＮｉを主とした金属膜を成膜し、そしてレーザーアニールなどの局所加熱法によって半導体基板１ａの裏面にシリサイド膜を形成することで、オーミック電極４２が形成される。そして上記の工程と同様に、オーミック電極４２上に、Ｔｉ、Ｎｉ、ＡｇまたはＡｕなどの金属膜からなるドレイン電極４３が形成される。

　（不純物濃度分布の例）
　図１０は、ＭＯＳＦＥＴ７１Ａのウェル領域２０およびソース抵抗領域１２ｂがイオン注入法で形成された場合における、ウェル領域２０および実効抵抗部分１２ｂ１の不純物濃度分布の数値計算結果を示すグラフである。グラフの横軸は、エピタキシャル基板６１の表面（図２における上面）からの深さである。ここでは、ｎ型不純物として窒素（Ｎ）が用いられ、ｐ型不純物としてアルミニューム（Ａｌ）が用いられた例を示している。実線は、ウェル領域２０に注入されたｐ型不純物（Ａｌ）の濃度分布（アクセプタ濃度Ｎ_A）を示している。破線は、ソース抵抗領域１２ｂにおけるｎ型不純物（Ｎ）の濃度分布（ドナー濃度Ｎ_D）を示している。ドナー濃度Ｎ_Dがアクセプタ濃度Ｎ_Aよりも高い領域が、ソース抵抗領域１２ｂに相当する。図１１は、ドナー濃度Ｎ_Dとアクセプタ濃度Ｎ_Aとの差分の絶対値の分布（｜Ｎｄ－Ｎａ｜分布）を示している。

　（動作および効果）
　本実施の形態によれば、ＭＯＳＦＥＴ７１Ａ（図２）のオン動作時または負荷短絡時において、ドレイン電極４３からドリフト層２に流れ込むドレイン電流（オン電流）は、ＪＦＥＴ領域１１、ウェル領域２０の表面部（チャネル領域）、ソース抵抗領域１２ｂ、およびソースコンタクト領域１２ａを順に通って、ソース電極４１のオーミック電極４０へと流れ抜ける。電流経路の一部をなすソース抵抗領域１２ｂのうち、ソース抵抗として、電流経路の抵抗により大きな影響を及ぼすのは、重ね合わせ部分１２ｂ２ではなく実効抵抗部分１２ｂ１である。なぜならばゲート電極３５にオン動作のための電位が印加されているときには、ゲート絶縁膜３０と重ね合わせ部分１２ｂ２との界面にキャリアが蓄積される一方で、ゲート絶縁膜３０と実効抵抗部分１２ｂ１との界面にはこのような蓄積が生じないためである。よって、負荷短絡時のドレイン飽和電流の低減を目的として、ソース抵抗領域１２ｂ全体のシート抵抗が高くなるように、ソース抵抗領域１２ｂの形成工程（図６）の条件が選択される。これにより、電流経路のうち実効抵抗部分１２ｂ１（図２）を通る部分が、負荷短絡時のドレインの飽和電流の大きさを調整するソース抵抗として機能する。ソース抵抗を高くすることで、ドレイン飽和電流を抑制することができる。

　ソース抵抗は意図的に制御された形で増加させられ、特にＭＯＳＦＥＴ７１Ａのオン抵抗程度からそれ以上の変調効果が得られる。ソース抵抗領域１２ｂが有するｎ型の不純物濃度が、ソースコンタクト領域１２ａが有するｎ型の不純物濃度よりも十分に低くされることにより、ソース抵抗が十分に高められる。

　一方で、ソースコンタクト領域１２ａのシート抵抗がソース抵抗領域１２ｂのシート抵抗に比して低くなるように、ソースコンタクト領域１２ａの形成工程（図５）の条件が選択される。例えば、ソースコンタクト領域１２ａのｎ型の不純物濃度の方が、ソース抵抗領域１２ｂのｎ型の不純物濃度よりも高くされる。これにより、ＭＯＳＦＥＴ７１Ａの寄生抵抗の低減、さらにはソースコンタクト領域１２ａとオーミック電極４０とのコンタクト抵抗の低減、が図られる。このように、ソース抵抗領域１２ｂのシート抵抗と、ソースコンタクト領域１２ａのシート抵抗とは互いに相違させられる。よって、両者は互いに異なる工程条件で形成される。

　ソース抵抗領域１２ｂ、特にその実効抵抗部分１２ｂ１、におけるｎ型の不純物濃度分布は、チャネル領域からソースコンタクト領域１２ａに向かう方向に均一であることが好ましい。その場合、実効抵抗部分１２ｂ１で実現されるソース抵抗の設計値に対する制御性が増すので、製造上のロバスト性が向上する。

　短絡耐量の大きさに影響を及ぼすドレイン飽和電流は、チャネルに印加されるゲート／ソース間電圧の２乗に比例する。本実施の形態のように有意なソース抵抗が存在する場合、実効的なゲート／ソース間電圧は、ソース抵抗とドレイン電流との積の分だけ減じたものとなる。そのため、ソース抵抗を大きくすれば、この積が小さくなることで短絡耐量が高められる。

　なおソース抵抗領域１２ｂの、ゲート電極３５とオーバーラップしていない部分の長さＬ_Ｎ０は、ソース抵抗領域１２ｂとゲート電極３５との位置合わせ精度に依存する。このため、ソース抵抗の抵抗値のばらつきを抑えるためには、不純物濃度および長さＬ_Ｎ０は、ある程度大きいことが好ましい。

　さらに、本実施の形態によれば、ソース抵抗領域１２ｂ自体がチャネルに隣接している。言い換えれば、ソース抵抗領域１２ｂには、前述した特許文献２の技術とは異なり、チャネルに隣接しかつ高い不純物濃度を有するソースエクステンション領域が設けられていない。これにより、より小さなセルピッチを採用することができ、それによりチャネル密度を高めることができる。よってＭＯＳＦＥＴ７１Ａのオン抵抗を低減することができる。

　図１２は、実施例および比較例における、ＭＯＳＦＥＴのオン抵抗の差分と、短絡耐量との関係を、実験結果からプロットしたグラフである。ここで「ＭＯＳＦＥＴのオン抵抗の差分」とは、可能な限り短いチャネル長Ｌ_ＣＨを有しかつソース抵抗領域１２ｂを有さないＭＯＳＦＥＴのオン抵抗を基準として、チャネル長Ｌ_ＣＨをより延ばしたり、本実施の形態のようにソース抵抗領域１２ｂを設けたりなどすることによって上記基準からオン抵抗がどの程度増加したかを指す。具体的には、２つの比較例（図中、「×」のプロット）のＭＯＳＦＥＴは、ソース抵抗領域１２ｂを形成せず、かつチャネル長Ｌ_ＣＨをより延ばすことによって製造されたものである。実施例（図中、丸、三角および四角のプロット）のＭＯＳＦＥＴは、チャネル長Ｌ_ＣＨを可能な限り短くしつつ、ソース抵抗領域１２ｂを形成することによって製造されたものである。ソース抵抗領域１２ｂのうち重ね合わせ部分１２ｂ２の長さは可能な限り短くされ、実効抵抗部分１２ｂ１の領域長さ（すなわち長さＬ_Ｎ０）は種々の値とされた。またソース抵抗領域１２ｂの不純物濃度（言い換えればシート抵抗）は３種類（図中、シート抵抗大が丸のプロット、シート抵抗中が三角のプロット、シート抵抗小が四角のプロット）の値とされた。

　このグラフにおいて、短絡耐量とＭＯＳＦＥＴのオン抵抗の差分との間の、実施例におけるトレードオフライン（図１２における破線）は、ソース抵抗領域１２ｂのシート抵抗に依存せず、ＭＯＳＦＥＴのオン抵抗の差分に線形依存している。よって、短絡耐量の観点でのソース抵抗領域１２ｂの性能は、単純な抵抗値、すなわちシート抵抗と長さＬ_Ｎ０との積で決まることがわかる。

　またこのグラフから、わずかでもソース抵抗領域１２ｂが形成されれば、ソース抵抗領域１２ｂが形成されない（すなわち、チャネル長Ｌ_ＣＨが延伸される）ことによって製造された比較例に比べて、短絡耐量とオン抵抗とのトレードオフを改善できることがわかる。このことから、ＭＯＳＦＥＴのチャネル長Ｌ_ＣＨを可能な限り短くすることによって確保された領域を用いて、チャネル長Ｌ_ＣＨよりも大きな長さＬ_Ｎ０を有する実効抵抗部分１２ｂ１を設けることが、望ましいと言える。

　なお、量産化を見据えて寸法ばらつきを考慮すると、実効抵抗部分１２ｂ１の領域長さＬ_Ｎ０のばらつきに起因してのオン抵抗および短絡耐量のばらつきが過度に大きくならないように、実効抵抗部分１２ｂ１の領域長さＬ_Ｎ０を十分に大きくすることが望ましい。この観点でも、上述したように、チャネル長Ｌ_ＣＨよりも大きな長さＬ_Ｎ０を有する実効抵抗部分１２ｂ１を設けることが望ましい。

　図１３は、上述した実施例について、ＭＯＳＦＥＴのオン抵抗の差分と、実効抵抗部分１２ｂ１の室温でのシート抵抗と領域長さＬ_Ｎ０との積と、の関係を、実験結果からプロットしたグラフである。この積の値（図１３における縦軸）は実効抵抗部分１２ｂ１の抵抗値に対応する。この抵抗値を増加させるほど、あるチャネル幅密度あたりのＭＯＳＦＥＴのオン抵抗（図１３における横軸）は線形的に増大する。

　ここで、ＭＯＳＦＥＴのオン抵抗の差分（図１３のグラフの横軸）を２００ｍΩｃｍ^２以上に設定すると、すなわち、実効抵抗部分１２ｂ１の室温でのシート抵抗と領域長さＬ_Ｎ０との積（図１３のグラフの縦軸）を１．０×１０^６Ωμｍ以上に設定すると、ＭＯＳＦＥＴに例えば１００Ａ／ｃｍ^２のオン電流が流れたときに、電流と電圧との積からおよそ２０Ｖの電位差がソース領域１２に生じる。そのため、ソース－ゲート間に例えば２０Ｖの電圧が印加された場合に、ＭＯＳＦＥＴがオン動作しなくなる。よって、実効抵抗部分１２ｂ１の室温でのシート抵抗と領域長さＬ_Ｎ０との積は、１．０×１０^６Ωμｍ以下に設定しなければならない。また、炭化珪素にとっての典型的なドナーである窒素を用いたイオン注入によって実効抵抗部分１２ｂ１が形成される場合、室温でのシート抵抗の下限値は１．０×１０^３Ω程度であることが知られている。写真製版工程等により寸法を定める場合には、どんなに精度が良くても０．１μｍ程度が制御性よく加工する限界となるため、シート抵抗と長さとの積から、実効抵抗部分１２ｂ１の室温でのシート抵抗と領域長さＬ_Ｎ０との積は１．０×１０^２Ωμｍ以上となる。

　以上のように、実効抵抗部分１２ｂ１の寸法ばらつきに起因してのＭＯＳＦＥＴの性能ばらつきを十分に抑制し、かつ、典型的なＭＯＳＦＥＴのオン動作が阻害されることを避けるためには、シート抵抗と長さＬ_Ｎ０との積が１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下とされる必要がある。これが満たされるように実効抵抗部分１２ｂ１が形成されれば、実効抵抗部分１２ｂ１が形成されない場合と比べて、ある短絡耐量を実現する半導体装置のオン抵抗を低減することができ、かつ、セルピッチを縮小することで素子の大きさを小さくすることができる。

　なお、実効抵抗部分１２ｂ１に有効な抵抗値を保有させるために、実効抵抗部分１２ｂ１のシート抵抗はソースコンタクト領域１２ａの倍以上に設定することが好ましい。この場合、実効抵抗部分１２ｂ１のシート抵抗と長さＬ_Ｎ０との積は２．０×１０^２Ωμｍ以上となる。

　さらに、実効抵抗部分１２ｂ１が写真製版工程で作製される場合、寸法ばらつきに対するロバスト性を向上させる目的で、長さＬ_Ｎ０を０．５μｍ以上に設定することが好ましい。実効抵抗部分１２ｂ１のシート抵抗がソースコンタクト領域１２ａと同程度にされる場合は、上述したシート抵抗の下限値１．０×１０^３Ωに鑑みて、実効抵抗部分１２ｂ１のシート抵抗と長さＬ_Ｎ０との積は５．０×１０^２Ωμｍ以上となる。また実効抵抗部分１２ｂ１のシート抵抗をソースコンタクト領域１２ａのシート抵抗の倍以上とする場合は、この積は１．０×１０^３Ωμｍ以上となる。

　ここで実効抵抗部分１２ｂ１の長さＬ_Ｎ０は、負荷短絡時に有意なソース抵抗を設けつつ、寸法ばらつきに対するロバスト性を確保し、かつ、ユニットセル１０（図３）のセルピッチを過剰に大きくしないために、０．１μｍ以上５μｍ以下の範囲に設定することが望ましい。

　また、実効抵抗部分１２ｂ１のシート抵抗が小さすぎる場合、ソース抵抗としての十分な機能を得るために必要な長さＬ_Ｎ０が大きくなりすぎる。これにより、セルピッチの増大によるオン抵抗の増加が引き起こされる。結果として、短絡耐量対オン抵抗のトレードオフを改善することができない。反対に、実効抵抗部分１２ｂ１のシート抵抗が大きすぎる場合、ソース抵抗としての十分な機能を得るために必要な長さＬ_Ｎ０が小さくなりすぎる。これにより、実効抵抗部分１２ｂ１の寸法ばらつきに対するロバスト性が低下してしまう。またこの場合は、ソース抵抗領域１２ｂとそれに隣接するウェル領域２０との間に生じる空乏層がソース抵抗領域１２ｂの内部に大きく拡がる。このことは、通常のオン状態において導通損失を増大させる。

　このように、実効抵抗部分１２ｂ１は、そのシート抵抗が大きすぎても小さすぎても、ソース抵抗として有意に機能するに至らない。このためシート抵抗は、例えば、１．０×１０³Ω以上１．０×１０⁶Ω以下の範囲に設定することが望ましい。

　なお、ソースコンタクト領域１２ａのシート抵抗を高めて実効抵抗部分１２ｂ１のシート抵抗と同程度にすることは、オーミック電極４０とソースコンタクト領域１２ａとの間のコンタクト抵抗を増加させることでオン抵抗の増大を引き起こしかねず、好ましくない。通常のオン動作時の抵抗を抑えつつ、負荷短絡時の過電流を抑制するためには、オーミックコンタクトを実現するソースコンタクト領域１２ａと、ソース抵抗領域１２ｂとの２領域がソース領域１２に設けられる必要がある。

　以上のように本実施の形態によれば、ＭＯＳＦＥＴ７１Ａが短絡された場合に、ソース抵抗領域１２ｂを流れる短絡電流によって生じる電位差により、実効的なゲート電圧が減少する。これにより飽和電流が抑制される。よって短絡耐量を向上させることができる。また、ソース抵抗領域１２ｂがチャネル領域に隣接していることにより、ソース抵抗領域１２ｂとチャネル領域との間にソース領域１２に含まれる他の領域がさらに設けられている場合に比して、セルピッチの増大が抑えられる。これにより、ソース抵抗領域を設けつつ、単位面積当たりのチャネル密度の低下を抑えることができる。よってＭＯＳＦＥＴ７１Ａの単位面積当たりのオン抵抗を低く維持することができる。長さＬ_Ｎ０と、実効抵抗部分１２ｂ１の室温でのシート抵抗との積が、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下とされることにより、上述した効果の両方が得られる。すなわち、単位面積当たりのオン抵抗を低く維持しつつ、短絡耐量を向上させることができる。

　（変形例）
　はじめに、ＭＯＳＦＥＴの平面レイアウトの変形例について説明する。ユニットセル１０（図３）は四角形の平面構造を有するが、ユニットセルの形状は任意でよい。例えば六角形や八角形、円形などでもよい。またＭＯＳＦＥＴは、複数のユニットセル１０からなるセル構造を有していなくてもよく、代わりに、図１４に示すような櫛形構造１０Ｍを有していてもよい。一般的に、櫛形構造はセル構造に比べて形成が容易である利点がある。一方、セル構造は櫛形構造に比べて、チャネル幅密度を高めることで素子のオン抵抗を低くしやすい利点がある。

　次に、ソース領域１２の構成の変形例について説明する。本変形例のＭＯＳＦＥＴ７１Ｂ（図１５：炭化珪素半導体装置）においては、ソース領域１２は高濃度領域１２ｃを含む。高濃度領域１２ｃは、ソース抵抗領域１２ｂとウェル領域２０との間に設けられている。高濃度領域１２ｃは、ソース抵抗領域１２ｂが有するｎ型の不純物濃度よりも１桁以上高いｎ型の不純物濃度を有している。ＭＯＳＦＥＴ７１Ａ（図２）においては、ソース抵抗領域１２ｂの不純物濃度が小さい場合、ソース抵抗領域１２ｂとウェル領域２０との間に生じる空乏層がソース抵抗領域１２ｂの内部まで拡がることで、ドレイン電流の経路が狭窄されやすい。その結果、オン抵抗が過度に増大する場合がある。これに対してＭＯＳＦＥＴ７１Ｂ（図１５）においては、ソース抵抗領域１２ｂの深部に高濃度領域１２ｃが設けられることで、ソース抵抗領域１２ｂの内部への空乏層の拡がりが抑制される。このため、上述したような電流経路の狭窄が生じにくい。結果として、オン抵抗が過度に増大することが抑制される。なお、高濃度領域１２ｃの一部または全部は、ウェル領域２０から延びる空乏層によって空乏化されている。よって、高濃度領域１２ｃがチャネル電流を大きく妨げることは避けられる。

　次に、半導体装置の種類の変形例について説明する。本実施の形態ではＭＯＳＦＥＴ７１Ａ（図２）について詳しく説明したが、半導体装置はＭＯＳＦＥＴに限定されるものではなく、例えばＩＧＢＴ９１（図１６：炭化珪素半導体装置）であってもよい。ＩＧＢＴ９１は、ＭＯＳＦＥＴ７１Ａの構造に類似した構造を有しつつ、相違点として、ｎ型の半導体基板１ａ（図２）に代えて、ｐ型の半導体基板１ｂを有している。言い換えれば、ＩＧＢＴ９１は、ｎ型の半導体基板１ａとその上のｎ型のドリフト層２とを有するエピタキシャル基板６１（図２）に代わり、ｐ型の半導体基板１ｂとその上のｎ型のドリフト層２とを有するエピタキシャル基板６２を含む。本変形例のように炭化珪素半導体装置がＩＧＢＴの場合、ソース領域１２はエミッタ領域として、ウェル領域２０はベース領域として、半導体基板１ｂはコレクタ領域として機能する。エミッタ領域（ソース領域１２）内に高抵抗な抵抗制御領域（ソース抵抗領域１２ｂ）を設けることにより、エミッタ抵抗を高くすることができる。このため、エミッタ領域（ソース領域１２）、ベース領域（ウェル領域２０）およびドリフト層２からなる寄生トランジスタにおける電流利得を小さくすることができる。その結果、ＩＧＢＴの寄生サイリスタが動作することによるラッチアップを防止できるという効果が得られる。なお、コレクタ領域は、必ずしも半導体基板１ｂによって構成される必要はなく、ｐ型不純物領域であればよく、エピタキシャル層、イオン注入層または不純物拡散層によって構成されてもよい。

　なお、これらの変形例は、実施の形態１だけでなく、後述する他の実施の形態に対しても適用可能である。

　＜実施の形態２＞
　（構成）
　図１７は、本実施の形態におけるＭＯＳＦＥＴ７２（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７２は、ソース抵抗領域１２ｂ（図２：実施の形態１）に代わり、ソース抵抗領域１２ｂＥを有している。ソース抵抗領域１２ｂ（図２）はドリフト層２の内部にイオン注入によって形成された領域であるが、ソース抵抗領域１２ｂＥは、ドリフト層２の表面（言い換えればエピタキシャル基板６１の表面）上に形成されたエピタキシャル成長層により構成されている。ソース抵抗領域１２ｂＥは、実効抵抗部分１２ｂ１および重ね合わせ部分１２ｂ２（図２）のそれぞれに対応するものとして、実効抵抗部分１２ｂ１Ｅ（第２部分）および重ね合わせ部分１２ｂ２Ｅ（第１部分）を有している。

　実施の形態１と異なり本実施の形態においては、長さＬ_Ｎ０、すなわち、重ね合わせ部分１２ｂ２Ｅとソースコンタクト領域１２ａとの間での実効抵抗部分１２ｂ１Ｅを通る最短経路の長さ、は、実効抵抗部分１２ｂ１Ｅ全体の水平方向における長さではなく、実効抵抗部分１２ｂ１Ｅのうち厚み方向においてソースコンタクト領域１２ａに接していない部分（ウェル領域２０に接している部分）の水平方向における長さに対応している。なお長さＬ_Ｎ０と、室温での実効抵抗部分１２ｂ１Ｅのシート抵抗との積の好適な範囲は、実施の形態１と同様である。

　ソース抵抗領域１２ｂＥは、ソースコンタクト領域１２ａとウェル領域２０（チャネル領域）との間に直列に接続するように、ソースコンタクト領域１２ａとウェル領域２０（チャネル領域）とＪＦＥＴ領域１１とを跨ぐように配設されている。つまり、ソース抵抗領域１２ｂＥは、ソースコンタクト領域１２ａと、ウェル領域２０（チャネル領域）と、ＪＦＥＴ領域１１との各々にオーバーラップして接しており、ソース領域１２の一部として電流経路を形成している。ソース抵抗領域１２ｂＥの厚みは、０．０５μｍ以上１．０μｍ以下であり、好ましくは０．０５μｍ以上０．５μｍ以下である。

　（製造方法）
　ＭＯＳＦＥＴ７２の製造方法について、以下に説明する。

　まず、実施の形態１の図５までと同様の工程により、ドリフト層２上にウェル領域２０およびソースコンタクト領域１２ａが形成される。また、図７と同様の工程により、ウェルコンタクト領域２５が形成される。その後、ドリフト層２に注入された不純物を電気的に活性化させるための熱処理が行われる。この熱処理は、アルゴンもしくは窒素などの不活性ガス雰囲気中、または、真空中で、１５００℃以上２２００℃以下の温度で、０．５分以上６０分以下の時間で行うことが好ましい。

　続いて、ｎ型の炭化珪素をドリフト層２（エピタキシャル基板６１）上でエピタキシャル成長させることで、ソース抵抗領域１２ｂＥの材料としてのエピタキシャル成長層が形成される。このエピタキシャル成長層のｎ型の不純物濃度は、ソースコンタクト領域１２ａの不純物濃度よりも１桁以上小さくなるように設定され、例えば、１×１０¹³ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下程度に設定される。

　そして、写真製版処理により加工されたレジストマスクを用いたエッチングにより、上記エピタキシャル成長層がパターニングされる。これによりドリフト層２（エピタキシャル基板６１）上にソース抵抗領域１２ｂＥ（図１８）が形成される。

　その後は、実施の形態１と同様の手法で、ゲート絶縁膜３０およびゲート電極３５が形成され、さらに層間絶縁膜３２、オーミック電極４０，４２、ソース電極４１およびドレイン電極４３が形成される。これよりＭＯＳＦＥＴ７２が得られる。

　なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

　（作用効果）
　室温以上では、実効抵抗部分１２ｂ１（図２：実施の形態１）および実効抵抗部分１２ｂ１Ｅ（図１７）のいずれにおいても、伝導キャリアの移動度は格子散乱の影響を大きく受ける。具体的には、高温になるほど伝導キャリアの移動度が小さくなる。

　前者、すなわち実効抵抗部分１２ｂ１（図２：実施の形態１）、は、イオン注入を受けた領域であり、その結果生成された結晶欠陥を有している。このように製造プロセスの影響で実効抵抗部分１２ｂ１内には結晶欠陥が存在し、ある程度のエネルギー準位に形成されたトラップが伝導キャリアを捕獲する。これにより実効的な移動度が低下する。捕獲されたキャリアは、ある温度まで高くなるとトラップから熱放出される。このため、高温になるほど、トラップの存在に起因した移動度の低下が抑制される。よって、温度が高くなる際に、格子散乱の増大に起因しての移動度の低下と、トラップの影響の低下に起因しての移動度の増大とが相殺し合う。よって、実効抵抗部分１２ｂ１の抵抗の温度依存性は緩慢となる。すなわち、実効抵抗部分１２ｂ１の抵抗の温度感度が低くなる。

　後者、すなわち実効抵抗部分１２ｂ１Ｅ（図１７）、は、エピタキシャル成長層により構成されていることから、イオン注入を受けていない領域である。このため、実効抵抗部分１２ｂ１Ｅは、より少ない結晶欠陥を有している。上述した理由で、結晶欠陥が少ないほど、室温付近での移動度と高温下での移動度との差が大きくなる。このため、実効抵抗部分１２ｂ１Ｅは、室温下では低い抵抗値を有し、高温下では高い抵抗値を有し、これらの値の差は大きくなる。よって、実効抵抗部分１２ｂ１Ｅは、室温下ではオン抵抗へ大きく影響しない一方で、短絡に起因した高温下では大きな抵抗を示す。すなわち、実効抵抗部分１２ｂ１Ｅは、温度感度の高い抵抗である。

　以上のように、本実施の形態によれば、注入欠陥が存在しないことにより低い欠陥密度を有する高品質なエピタキシャル成長層が、ソース抵抗領域１２ｂＥの材料に用いられる。これにより、温度感度の高い実効抵抗部分１２ｂ１Ｅを得ることができる。よって、単位面積当たりのオン抵抗と、短絡耐量との間のトレードオフを、より改善することができる。

　＜実施の形態３＞
　（構成）
　図１９は、本実施の形態におけるＭＯＳＦＥＴ７３Ａ（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７３Ａはトレンチ型のものである。なお以下の説明において、上述したプレーナ型のＭＯＳＦＥＴ７１Ａ（図２：実施の形態１）のものと同一または対応する要素については、同一の符号を付し、その要素についての共通の特徴についてはその説明を繰り返さない。

　本実施の形態においては、ＭＯＳＦＥＴ７３Ａには、ウェル領域２０を貫通してドリフト層２に達するように形成されたトレンチ１１０が設けられている。トレンチ１１０は、ウェル領域２０の底よりも深く形成されている。ソース領域１２はトレンチの側壁に達している。チャネル領域は、ソース領域１２とドリフト層２とに挟まれトレンチに隣接した、ウェル領域２０の部分である。ゲート電極３５は、トレンチ１１０内に設けられており、ゲート絶縁膜３０を介してソース領域１２とチャネル領域とドリフト層２とに跨って延在している。よってチャネル領域は、ゲート絶縁膜３０を介してゲート電極３５に対向している。

　（製造方法）
　次に、ＭＯＳＦＥＴ７３Ａの製造方法について、以下に説明する。

　図２０を参照して、まず、実施の形態１の図８までとほぼ同様の工程により、ドリフト層２に、ウェル領域２０と、ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂからなるソース領域１２と、ウェルコンタクト領域２５とが形成される。本実施の形態においては、ウェル領域２０およびソース抵抗領域１２ｂが、隣接するユニットセル間で繋がっていてもよい。つまり、ＪＦＥＴ領域１１（図８：実施の形態１）が設けられていなくてもよい。

　図２１を参照して、次に、選択的なエッチングにより、ユニットセルの間の領域に、トレンチ１１０が形成される。トレンチ１１０は、ウェル領域２０およびソース抵抗領域１２ｂに接するように形成される。トレンチ１１０の側壁には、ソース抵抗領域１２ｂおよびウェル領域２０が、縦方向（ドリフト層２（エピタキシャル基板６１）の表面に垂直な方向、すなわちトレンチ１１０の深さ方向）に並んで露出される。トレンチ１１０のコーナー部の形状は、ＭＯＳＦＥＴ７３Ａの動作時における電界集中を低減するために、テーパー形状もしくはラウンド形状となっていることが望ましい。また、トレンチ１１０の側壁は、ドリフト層２の表面に対して垂直に近いことが望ましい。続いて、犠牲酸化法またはＣＤＥ（Chemical Dry Etching）などによって、トレンチ１１０の側壁面が清浄化される。

　図２２を参照して、実施の形態１と同様の手法により、ゲート絶縁膜３０およびゲート電極３５が形成される。ゲート絶縁膜３０は、トレンチ１１０の内部を含むドリフト層２の表面に形成される。ゲート電極３５は、少なくとも一部がトレンチ１１０内に埋め込まれており、トレンチ１１０の側壁に露出したソース抵抗領域１２ｂ、ウェル領域２０およびドリフト層２に、ゲート絶縁膜３０を介して隣接するように配設される。つまり、ゲート電極３５は、トレンチ１１０の側壁に露出したソース抵抗領域１２ｂ、ウェル領域２０およびドリフト層２に跨がって延在する。ウェル領域２０の下のドリフト層２とソース抵抗領域１２ｂとに挟まれており、かつ、トレンチ１１０に隣接している、ウェル領域２０の部分が、ＭＯＳＦＥＴのチャネル領域となる。

　本実施の形態においては、ゲート電極３５のパターニングの際に、ゲート電極３５の横方向（水平方向）の端部が、トレンチ１１０の外側に位置させられる。これにより、図示されているように、ゲート電極３５の一部がトレンチ１１０に埋め込まれた構成が得られる。実施の形態１または実施の形態２と同様に、ソース抵抗領域１２ｂのうち、その上部にゲート電極３５が存在しない領域が実効抵抗部分１２ｂ１となり、その上部にゲート電極が存在する領域が重ね合わせ部分１２ｂ２となる。

　再び図１９を参照して、ゲート電極３５を形成した後、実施の形態１と同様の手順により、層間絶縁膜３２、オーミック電極４０、ソース電極４１、オーミック電極４２およびドレイン電極４３が形成される。これにより、ＭＯＳＦＥＴ７３Ａが得られる。

　本実施の形態によれば、トレンチゲート構造を有するＭＯＳＦＥＴ７３Ａにおいて、実施の形態１とほぼ同様の効果が得られる。トレンチ型のＭＯＳＦＥＴは、ＪＦＥＴ領域１１（図２）を有しておらず、よってＪＦＥＴ効果により飽和電流を制御することができない。このため、飽和電流を適切に制御することが一般に難しい。本実施の形態によれば、ソース抵抗の制御により、飽和電流の適切な制御が可能となる。

　ゲート電極３５の横方向の端部がトレンチ１１０の外側に位置させられることで、ゲート電極３５（図１９）の幅がトレンチ１１０の幅よりも広くされる。これにより、ゲート電極３５の抵抗値を低くすることができる。

　（変形例）
　ＭＯＳＦＥＴ７３Ａ（図１９）においては、上述したようにゲート電極３５の幅が広く、この場合、トレンチ１１０のエッジ部、またはトレンチ１１０底のＭＯＳ構造の部分に、高電界が生じやすくなる。一方、ＭＯＳＦＥＴ７３Ｂ（図２３Ａおよび図２３Ｂ）のようにゲート電極３５がトレンチ１１０の側壁のみに形成されていれば、上記の高電界の問題を回避できる。この場合は、ソース抵抗領域１２ｂのうち、ゲート電極３５に最も近い領域近傍が重ね合わせ部分１２ｂ２となり、それ以外の領域が実効抵抗部分１２ｂ１となる。重ね合わせ部分１２ｂ２は、ゲート電極３５に印加された電圧によってキャリアが誘起されることでシート抵抗が減少する、微小な領域である。重ね合わせ部分１２ｂ２は、ゲート絶縁膜３０のみを介してゲート電極３５に水平方向（厚み方向に垂直な方向）において対向している。ＭＯＳＦＥＴ７３Ｂの製造方法においては、図２４に示すように、ゲート電極３５がトレンチ１１０の内部（側壁部）のみに残存させられ、ゲート電極３５の全体がトレンチ１１０内に埋め込まれる。この場合、ゲート電極３５をセルフアラインプロセス（枠付けエッチング）で形成することができる。これによりマスク枚数を削減することができる。よって製造コストを低減することができる。

　なおＭＯＳＦＥＴ７３Ｂにおいては、ソース抵抗領域１２ｂとゲート絶縁膜３０との界面上での、実効抵抗部分１２ｂ１および重ね合わせ部分１２ｂ２の境界位置とソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１の境界位置との間の最短経路の長さは、厳密にいえば、長さＬ_Ｎ０ａ（図２３Ａ）および長さＬ_Ｎ０ｂ（図２３Ｂ）の和である。本例においては、長さＬ_Ｎ０ａは、水平方向（図中、横方向）に沿った電流経路の長さであり、長さＬ_Ｎ０ｂは、おおよそ深さ方向（図中、縦方向）に沿った電流経路の長さである。本例の場合、量産性を考慮すると、実効抵抗部分１２ｂ１によって設けられる抵抗値は、水平方向の電流経路（図２３Ａにおける長さＬ_ＮＯａ）によって実質的に確保されることが好ましい。すなわち、長さＬ_ＮＯｂよりも長さＬ_ＮＯａを十分に大きくすることが好ましい。そのような寸法関係を得るために、ソース抵抗領域１２ｂの深さ寸法は、半導体基板１ａの表面に水平な方向におけるソース抵抗領域１２ｂの長さよりも小さいほうが好ましい。長さＬ_Ｎ０ａが長さＬ_ＮＯｂよりも十分に大きい場合は、上述した和は長さＬ_Ｎ０ａによって近似することができ、実効抵抗部分１２ｂ１による抵抗は、実質的に、シート抵抗と長さＬ_Ｎ０ａとの積によって決定される。

　ＭＯＳＦＥＴ７３Ｃ（図２５）およびＭＯＳＦＥＴ７３Ｄ（図２６Ａおよび図２６Ｂ）の各々のソース領域１２は、ＭＯＳＦＥＴ７１Ｂ（図１５：実施の形態１の変形例）と同様、高濃度領域１２ｃを有している。高濃度領域１２ｃは、ソース抵抗領域１２ｂの深部に隣接している。これ以外の構成については、ＭＯＳＦＥＴ７３Ｃ（図２５）およびＭＯＳＦＥＴ７３Ｄ（図２６Ａおよび図２６Ｂ）のそれぞれは、ＭＯＳＦＥＴ７３Ａ（図１９）およびＭＯＳＦＥＴ７３Ｂ（図２３Ａおよび図２３Ｂ）と同様である。本変形例によれば、ＭＯＳＦＥＴ７１Ｂと同様の効果も得られる。

　＜実施の形態４＞
　（構成）
　図２７は、本実施の形態におけるＭＯＳＦＥＴ７４Ａ（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。なお以下の説明において、上述したＭＯＳＦＥＴ７３Ａ（図１９：実施の形態３）のものと同一または対応する要素については、同一の符号を付し、その要素についての共通の特徴についてはその説明を繰り返さない。

　ＭＯＳＦＥＴ７４Ａにおいては、ソース領域１２は、ソースコンタクト領域１２ａとソース抵抗領域１２ｂとが縦方向（ドリフト層２（エピタキシャル基板６１）の表面に対して垂直な方向）に並ぶ積層構造を有している。このように本実施の形態においてはソース抵抗領域１２ｂの上側にソースコンタクト領域１２ａが形成されるため、ソース抵抗領域１２ｂは横方向でウェル領域２０と接することになる。したがって、本実施の形態においては、横方向がソース抵抗領域１２ｂの深さ方向として定義され、ソースコンタクト領域１２ａとソース抵抗領域１２ｂとの間の縦方向の距離が、ソース抵抗領域１２ｂの長さとして定義される。

　このため本実施の形態においては、重ね合わせ部分１２ｂ２は、ソース抵抗領域１２ｂのうち、ゲート絶縁膜３０のみを介してゲート電極３５に水平方向において対向している部分である。言い換えれば、重ね合わせ部分１２ｂ２は、ソース抵抗領域１２ｂのうち、ゲート電極３５が縦方向にオーバーラップしている部分である。また、実効抵抗部分１２ｂ１は、ソース抵抗領域１２ｂのうち、ゲート絶縁膜３０を介してゲート電極３５に横方向において対向していない部分である。言い換えれば、実効抵抗部分１２ｂ１は、ソース抵抗領域１２ｂのうち、ゲート電極３５が縦方向にオーバーラップしていない部分である。長さＬ_Ｎ０、すなわち、重ね合わせ部分１２ｂ２とソースコンタクト領域１２ａとの間での実効抵抗部分１２ｂ１を通る最短経路の長さ、も、本実施の形態においては、縦方向の距離として定義される。

　（製造方法）
　ＭＯＳＦＥＴ７４Ａの製造方法について、以下に説明する。

　図２８を参照して、まず、半導体基板１ａ上にドリフト層２が形成される。その後、ドリフト層２にｐ型のウェル領域２０が形成される。ウェル領域２０は、ドリフト層２の上層部にｐ型の不純物をイオン注入することによって形成されてもよいし、ドリフト層２の上にｐ型の半導体をエピタキシャル成長させることによって形成されてもよい。そして、ｎ型の不純物をイオン注入することによって、ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂが所望の深さに形成される。さらに、ｐ型の不純物をイオン注入することによって、ウェルコンタクト領域２５が形成される。ソース抵抗領域１２ｂは、ソースコンタクト領域１２ａとウェル領域２０との間に形成される。ソースコンタクト領域１２ａとソース抵抗領域１２ｂとは積層構造を形成する。

　ソース抵抗領域１２ｂ、特に実効抵抗部分１２ｂ１、の形成工程においては、トレンチ１１０の形成によって露出されることになる面上でのシート抵抗が１×１０³以上１×１０⁶Ω以下となるように、ドーズ量などのイオン注入条件が調整される。また、最終的な構造における長さＬ_Ｎ０（図２７）などの寸法は、注入エネルギーを変えることで調整される。

　図２９を参照して、次に、実施の形態３と同様の手法によりトレンチ１１０が形成される。このとき、トレンチ１１０は、ソース領域１２およびウェル領域２０を貫通してウェル領域２０の下のドリフト層２に達するように形成される。ソース領域１２は縦方向にソースコンタクト領域１２ａおよびソース抵抗領域１２ｂが積層された構造を有するので、それらのいずれもがトレンチ１１０の側壁に達する。

　再び図２７を参照して、さらに、実施の形態３と同様の手法により、ゲート絶縁膜３０が形成される。次に、実施の形態３の変形例のＭＯＳＦＥＴ７３Ｂ（図２３Ａおよび図２３Ｂ）の工程（図２４）と同様の手法により、ゲート電極３５が形成される。ゲート電極３５は、ソース領域１２を構成するソースコンタクト領域１２ａおよびソース抵抗領域１２ｂのうち、ソース抵抗領域１２ｂの重ね合わせ部分１２ｂ２にはオーバーラップさせられるが、ソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１にはオーバーラップさせられない。つまり、ゲート電極３５は、重ね合わせ部分１２ｂ２、ウェル領域２０およびドリフト層２に跨がるように延在させられる。

　その後、実施の形態１と同様の手法で、ゲート絶縁膜３０およびゲート電極３５が形成され、さらに層間絶縁膜３２、オーミック電極４０、オーミック電極４２、ソース電極４１およびドレイン電極４３が形成される。これよりＭＯＳＦＥＴ７４Ａが得られる。

　（効果）
　本実施の形態によっても、実施の形態３とほぼ同様の効果が得られる。さらに本実施の形態によれば、ソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１が縦方向に並ぶ。このため、ユニットセルの横方向のセルピッチを縮小することにより、チャネル密度を高めることができる。よって単位面積当たりのオン抵抗をより低減することができる。

　（変形例）
　図３０を参照して、変形例のＭＯＳＦＥＴ７４Ｂにおいては、ＭＯＳＦＥＴ７３Ｄ（図２６Ａおよび図２６Ｂ：実施の形態３の変形例）と同様に、ソース領域１２は高濃度領域１２ｃを有している。本変形例においては、ソース抵抗領域１２ｂと高濃度領域１２ｃとは、互いに横方向に隣接している。本変形例によれば、ＭＯＳＦＥＴ７３Ｄと同様の効果も得られる。

　＜実施の形態５＞
　（構成）
　図３１は、本実施の形態におけるＳＢＤ(Schottky-Barrier Diode)内蔵ＭＯＳＦＥＴ９５Ａ（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。なお以下の説明において、上述したＭＯＳＦＥＴ７１Ａ（図２：実施の形態１）のものと同一または対応する要素については、同一の符号を付し、その要素についての共通の特徴についてはその説明を繰り返さない。

　ＳＢＤ内蔵ＭＯＳＦＥＴ９５Ａは、ショットキー電極５２を有している。ショットキー電極５２は、ドリフト層２（エピタキシャル基板６１）の表面上に設けられている。ショットキー電極５２は、エピタキシャル基板６１のＳＢＤ領域５１上で、エピタキシャル基板６１のｎ型の表層部、具体的にはドリフト層２の表層部、とショットキー接続されている。ＳＢＤ領域５１は、ドリフト層２の表層部に位置するｎ型の領域であり、かつ隣り合うウェル領域２０（図３１においては一方のみ図示）の間の領域であり、かつ深さ方向においてドリフト層２の表面からウェル領域２０の深さと同じ深さまでの領域とする。ショットキー電極５２はソース電極４１と電気的に接続されている。

　（製造方法）
　ＭＯＳＦＥＴ９５Ａの製造方法について、以下に説明する。

　図３２を参照して、まず、実施の形態１の図８までとほぼ同様の工程により、ドリフト層２に、ウェル領域２０と、ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂからなるソース領域１２と、ウェルコンタクト領域２５とが形成される。本実施の形態においては、ウェルコンタクト領域２５を中央として基板水平方向において、一方の領域にはソース領域１２が形成され、他方の領域にはソース領域１２が形成されない。この他方の領域はＳＢＤ領域５１を含む。

　図３３を参照して、次に、実施の形態１と同様の手法で、ゲート絶縁膜３０およびゲート電極３５が形成される。このとき、ウェルコンタクト領域２５を中央として基板水平方向においてゲート電極３５が、一方の領域には形成され、他方の領域には形成されない。これにより、ＳＢＤを内蔵したＭＯＳＦＥＴを形成することができる。

　再び図３１を参照して、次に、実施の形態１と同様の手法で、層間絶縁膜３２、オーミック電極４０および４２が形成される。その後、ショットキー電極５２が形成される。続いて、ソース電極４１およびドレイン電極４３が形成される。これより、ＳＢＤ内蔵ＭＯＳＦＥＴ９５Ｂが得られる。

　実施の形態によれば、ＳＢＤが内蔵されたＭＯＳＦＥＴにおいて、実施の形態１とほぼ同様の効果が得られる。また、ＭＯＳＦＥＴの寄生ダイオード（ボディダイオード）が動作する前に内蔵ＳＢＤがオン状態となるので、結晶欠陥の拡張に起因したＭＯＳＦＥＴのオン抵抗増大および耐圧劣化を抑制することができる。また、ＳＢＤが内蔵されることにより、外付けのダイオードチップが不要となる。よって、外付けのダイオードが用いられる場合に比して、低コスト化を図ることができる。

　（変形例）
　図３４を参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９５Ｂにおいては、ソース領域１２は、ＭＯＳＦＥＴ７１Ｂ（図１５：実施の形態１の変形例）と同様の高濃度領域１２ｃを含む。本変形例によれば、ＭＯＳＦＥＴ７１Ｂと同様の効果も得られる。

　＜実施の形態６＞
　（構成）
　図３５は、本実施の形態におけるＳＢＤ内蔵ＭＯＳＦＥＴ９６Ａ（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＳＢＤ内蔵ＭＯＳＦＥＴ９６Ａはトレンチ型のものである。なお以下の説明において、上述したプレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴ９５Ａ（図３１：実施の形態１）のものと同一または対応する要素については、同一の符号を付し、その要素についての共通の特徴についてはその説明を繰り返さない。

　（製造方法）
　次に、ＳＢＤ内蔵ＭＯＳＦＥＴ９６Ａの製造方法について、以下に説明する。

　図３６を参照して、まず、図２０（実施の形態３）とほぼ同様の工程により、ドリフト層２に、ウェル領域２０と、ソースコンタクト領域１２ａおよびソース抵抗領域１２ｂからなるソース領域１２と、ウェルコンタクト領域２５とが形成される。本実施の形態においては、エピタキシャル基板６１の表層部に、上述したｎ型のＳＢＤ領域５１が設けられる。

　再び図３５を参照して、次に、図２１および図２２（実施の形態３）と同様の工程により、トレンチ１１０、ゲート絶縁膜３０およびゲート電極３５が形成される。次に、実施の形態５と同様に、層間絶縁膜３２、オーミック電極４０、オーミック電極４２、ショットキー電極５２、ソース電極４１およびドレイン電極４３が形成される。これより、ＳＢＤ内蔵ＭＯＳＦＥＴ９６Ａが得られる。

　本実施の形態によれば、ＳＢＤが内蔵されたＭＯＳＦＥＴにおいて、実施の形態３とほぼ同様の効果が得られる。また、実施の形態５と同様、ＭＯＳＦＥＴの寄生ダイオード（ボディダイオード）が動作する前に内蔵ＳＢＤがオン状態となるので、結晶欠陥の拡張に起因したＭＯＳＦＥＴのオン抵抗増大および耐圧劣化を抑制することができる。また、ＳＢＤが内蔵されることにより、外付けのダイオードチップが不要となる。よって、外付けのダイオードが用いられる場合に比して、低コスト化を図ることができる。

　（変形例）
　図３７Ａおよび図３７Ｂを参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９６Ｂにおいては、ＭＯＳＦＥＴ７３Ｂ（図２３Ａおよび図２３Ｂ：実施の形態３の変形例）と同様に、ゲート電極３５が、トレンチ１１０の内部（側壁部）のみに残存させられており、ゲート電極３５の全体がトレンチ１１０内に埋め込まれている。本変形例によれば、ＭＯＳＦＥＴ７３Ｂと同様の効果も得られる。

　図３８を参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９６Ｃにおいては、ＭＯＳＦＥＴ７４Ａ（図２７：実施の形態４）と同様に、ソースコンタクト領域１２ａとソース抵抗領域１２ｂとが基板深さ方向に積層されている。本変形例によれば、ＭＯＳＦＥＴ７４Ａと同様の効果も得られる。

　図３９を参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９６Ｄにおいては、ＭＯＳＦＥＴ７３Ｃ（図２５：実施の形態３の変形例）と同様に、ソース領域１２は高濃度領域１２ｃを有している。本変形例によれば、ＭＯＳＦＥＴ７３Ｃと同様の効果も得られる。

　図４０Ａおよび図４０Ｂを参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９６Ｅにおいては、ＭＯＳＦＥＴ７３Ｄ（図２６Ａおよび図２６Ｂ：実施の形態３の変形例）と同様に、ソース領域１２が高濃度領域１２ｃを有しており、かつゲート電極３５全体がトレンチ１１０内に埋め込まれている。本変形例によれば、ＭＯＳＦＥＴ７３Ｄと同様の効果も得られる。

　図４１を参照して、変形例のＳＢＤ内蔵ＭＯＳＦＥＴ９６Ｆにおいては、ＭＯＳＦＥＴ７４Ｂ（図３０：実施の形態４の変形例）と同様に、ソースコンタクト領域１２ａとソース抵抗領域１２ｂとが基板深さ方向に積層されており、かつソース領域１２が高濃度領域１２ｃを有している。本変形例によれば、ＭＯＳＦＥＴ７４Ｂと同様の効果も得られる。

　＜実施の形態７＞
　（構成）
　図４２は、本実施の形態におけるＭＯＳＦＥＴ７５（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ７１Ａ（図２：実施の形態１）と異なり、ＭＯＳＦＥＴ７５においては、ソース電極４１のオーミック電極４０の下方において、エピタキシャル基板６１の表面（図中、上面）にリセス１６が設けられている。その結果、ソースコンタクト領域１２ａの表面深さ（ソースコンタクト領域１２ａの上面の深さ位置）は、ソース抵抗領域１２ｂの重ね合わせ部分１２ｂ２の表面深さ（重ね合わせ部分１２ｂ２の上面の深さ位置）よりも深い。

　本実施の形態においては、ソース抵抗領域１２ｂとゲート絶縁膜３０との界面上での、実効抵抗部分１２ｂ１および重ね合わせ部分１２ｂ２の境界位置とソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１の境界位置との間の最短経路の長さは、図中、長さＬ_Ｎ０ａおよび長さＬ_Ｎ０ｂの和である。本実施の形態においては、長さＬ_Ｎ０ａは、おおよそ深さ方向（図中、おおよそ縦方向）に沿った電流経路の長さであり、長さＬ_Ｎ０ｂは、水平方向（図中、横方向）に沿った電流経路の長さである。量産性を考慮すると、実効抵抗部分１２ｂ１によって設けられる抵抗値は、深さ方向の電流経路（長さＬ_ＮＯａ）によって実質的に確保されることが好ましい。すなわち、長さＬ_ＮＯｂよりも長さＬ_ＮＯａを十分に大きくすることが好ましい。そのような寸法関係を得るために、リセス１６の深さ寸法は、半導体基板１ａの表面に水平な方向におけるソース抵抗領域１２ｂの長さよりも大きいほうが好ましい。長さＬ_Ｎ０ａが長さＬ_ＮＯｂよりも十分に大きい場合は、上述した和は長さＬ_Ｎ０ａによって近似することができ、実効抵抗部分１２ｂ１による抵抗は、実質的に、シート抵抗と長さＬ_Ｎ０ａとの積によって決定される。

　なお、上記以外の構成については、上述したＭＯＳＦＥＴ７１Ａ（図２：実施の形態１）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

　（製造方法）
　ＭＯＳＦＥＴ７５の製造方法について、以下に説明する。

　まず、実施の形態１の図４と同様の工程が行われる。その後、注入マスク１００ａが除去される。

　図４３を参照して、注入マスク１００ｃが写真製版工程等を用いたパターニングによって形成される。注入マスク１００ｃを用いて、ウェル領域２０上にｎ型の不純物がイオン注入によって添加される。これにより、ソース抵抗領域１２ｂが所望の深さに形成される。その後、注入マスク１００ｃが除去される。

　図４４を参照して、注入マスク１００ｄが写真製版工程等を用いたパターニングによって形成される。注入マスク１００ｄを用いて、エピタキシャル基板６１上にｎ型の不純物がイオン注入によって添加される。これにより、ソースコンタクト領域１２ａが形成される。次に、この注入マスク１００ｄをエッチングマスクとして用いて、ＲＩＥ（Reactive Ion Etching）などによって、ソースコンタクト領域１２ａが部分的に除去される。これによりリセス１６が形成される。その後、注入マスク１００ｄが除去される。

　再び図４２を参照して、さらに、実施の形態１と同様の手法により、ウェルコンタクト領域２５、ゲート絶縁膜３０、およびゲート電極３５が形成される。ゲート電極３５は、ソース領域１２を構成するソースコンタクト領域１２ａおよびソース抵抗領域１２ｂのうち、ソース抵抗領域１２ｂの重ね合わせ部分１２ｂ２にはオーバーラップさせられるが、ソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１にはオーバーラップさせられない。つまり、ゲート電極３５は、重ね合わせ部分１２ｂ２、ウェル領域２０およびドリフト層２に跨がるように延在させられる。

　その後、実施の形態１と同様の手法で、層間絶縁膜３２、オーミック電極４０、オーミック電極４２、ソース電極４１およびドレイン電極４３が形成される。これよりＭＯＳＦＥＴ７５が得られる。

　（効果）
　本実施の形態によれば、実効抵抗領域１２ｂ１における電流経路は、半導体基板１ａの水平方向（図４２における横方向）とは異なる方向に沿った部分を含む。具体的には、実効抵抗領域１２ｂ１における電流経路は、主に、半導体基板１ａのおおよそ深さ方向（図４２におけるおおよそ縦方向）に沿った部分からなる。これにより、実効抵抗領域１２ｂ１を設けたことに起因しての、ＭＯＳＦＥＴのチップ面積の増大を、抑制することができる。よって、ＭＯＳＦＥＴのピッチ長増大を抑えつつ、実効抵抗領域１２ｂ１の電流経路長を十分に確保することができる。

　＜実施の形態８＞
　（構成）
　図４５は、本実施の形態におけるＭＯＳＦＥＴ７６（炭化珪素半導体装置）の構成を概略的に示す部分断面図である。図４６は、図４５のＭＯＳＦＥＴ７６のユニットセル１０のレイアウトを概略的に示す平面図である。ＭＯＳＦＥＴ７６においては、実効抵抗領域１２ｂ１の領域長さＬ_Ｎ０が０．１μｍ以上１．０μｍ以下程度の非常に微小な寸法である。また、ソース抵抗領域１２ｂは平面視において、第１の方向（図４６における縦方向）に沿った第１の電流経路と、第１の方向と異なる第２の方向（図４６における横方向）に沿った第２の電流経路とを含む。第１の電流経路の長さＬ１と第２の電流経路の長さＬ２とは互いに等しい。ここで「等しい」とは、誤差がフォトリソグラフィの重ね合わせ精度未満であるほどに寸法が同等であることを意味する。図４６の例においては、ユニットセル１０の全体において（言い換えればＭＯＳＦＥＴ７６の全体において）、電流経路としてのソース抵抗領域１２ｂの寸法が、実質的に等しくされている。

　なお、上記以外の構成については、上述したＭＯＳＦＥＴ７１Ａ（図２：実施の形態１）とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

　（製造方法）
　ＭＯＳＦＥＴ７６の製造方法について、以下に説明する。

　まず、実施の形態１の図５までと同様の工程が行われる。図４７を参照して、次に、注入マスク１００ｂの開口がエッチングによって拡張される。そのためには、例えば、レジストからなる注入マスクが酸素プラズマ雰囲気にさらされる。次に、拡張された開口を有する注入マスクを用いて、エピタキシャル基板６１上にｎ型の不純物がイオン注入によって添加される。これにより、ソース抵抗領域１２ｂが形成される。その後、注入マスク１００ｂが除去される。

　再び図４５を参照して、さらに、実施の形態１と同様の手法により、ウェルコンタクト領域２５、ゲート絶縁膜３０、およびゲート電極３５が形成される。ウェルコンタクト領域２５の一部または全部は、ソース抵抗領域１２ｂとオーバーラップされイオン注入の打ち返しにより形成されてもよいし、ソース抵抗領域１２ｂとオーバーラップされずに独立して形成されてもよい。ゲート電極３５は、ソース領域１２を構成するソースコンタクト領域１２ａおよびソース抵抗領域１２ｂのうち、ソース抵抗領域１２ｂの重ね合わせ部分１２ｂ２にはオーバーラップさせられるが、ソースコンタクト領域１２ａおよび実効抵抗部分１２ｂ１にはオーバーラップさせられない。つまり、ゲート電極３５は、重ね合わせ部分１２ｂ２、ウェル領域２０およびドリフト層２に跨がるように延在させられる。

　その後、実施の形態１と同様の手法で、層間絶縁膜３２、オーミック電極４０、オーミック電極４２、ソース電極４１およびドレイン電極４３が形成される。これよりＭＯＳＦＥＴ７６が得られる。

　（効果）
　本実施の形態によれば、ソース抵抗領域１２ｂを形成するための注入マスクとして、ソースコンタクト領域１２ａを形成するための注入マスク１００ｂが、その開口が拡張されつつ利用される。これにより、ソース抵抗領域１２ｂを形成するために新たな注入マスクが形成される場合に比して、工程が簡素化される。よって製造コストを低減することができる。

　また、ソース抵抗領域１２ｂを形成するための注入マスクが、ソースコンタクト領域１２ａを形成するための注入マスクに対して自己整合的に形成される。これにより、ソース抵抗領域１２ｂのパターンとソースコンタクト領域１２ａのパターンとの重ね合わせずれを極めて小さく抑えることができる。これにより、長さＬ１および長さＬ２（図４６）を互いに等しくすることができる。その結果、ＭＯＳＦＥＴのチップ全域において実効抵抗部分１２ｂ１の抵抗値のばらつきを抑制することができる。よって短絡事故時の電流をＭＯＳＦＥＴ内で均一に流すことができる。よって電力変換器３００（図１）の信頼性がより向上する。

　また、ソースコンタクト領域１２ａの端から延びるソース抵抗領域１２ｂの長さを、注入マスク１００ｂの開口をどの程度拡張するかによって制御することができる。これにより、当該開口のパターンが写真製版工程によって定められる場合に比して、ソース抵抗領域１２ｂをより微小な寸法で作製することができる。例えば、０．１μｍ以上１．０μｍ以下程度の微小寸法での作製が安定的に実施可能である。これにより、ソース抵抗領域１２ｂの実効抵抗部分１２ｂ１の寸法も容易に小さくすることができる。以上から、ユニットセル１０のセルピッチを縮小することができる。よって、ＭＯＳＦＥＴに流すことができる電流量を増大させたり、ＭＯＳＦＥＴのオン抵抗を低減させたりすることができる。また、チップ面積を小さくすることができる。

　なお、上記実施の形態１～８においては、第１導電型がｎ型とされかつ第２導電型がｐ型とされる場合について説明されている。しかしながら、第１導電型がｐ型とされかつ第２導電型がｎ型とされてもよい。また半導体材料として炭化珪素が用いられる場合について説明されているが、炭化珪素以外の半導体材料が用いられてもよい。半導体材料としては、最も一般的な珪素が用いられてもよいが、珪素のバンドギャップに比してより大きなバンドギャップを有するワイドバンドギャップ半導体が用いられることが好ましく、炭化珪素が用いられることがより好ましい。なお炭化珪素以外のワイドバンドギャップ半導体としては、例えば、窒化ガリウム、窒化アルミニューム、ダイヤモンドなどがある。また半導体装置は、ＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Metal-Insulator Semiconductor Field Effect Transistor）であってもよい。言い換えれば、ゲート絶縁膜は酸化膜に限定されるものではなく、これはＩＧＢＴの場合も同様である。また上記各実施の形態においては、狭義の半導体装置、言い換えれば半導体素子、について説明されている。しかしながら、半導体装置は、半導体素子に加えて他の構成を有する半導体モジュールであってもよい。半導体モジュールは、たとえば、半導体素子のチップと、当該半導体素子に逆並列に接続されたフリーホイールダイオードと、当該半導体素子のゲート電極に電圧を印加する制御回路と、これらを支持するリードフレームと、これらを一体的に封止する封止部材とを有する。半導体モジュールとしては、たとえば、インバータモジュールなどのパワーモジュールがある。

　上記の実施の形態１～８に示した半導体装置の構造から得られる効果は、その構造を有する限り、他の製造方法で形成されたとしても同様に得られる。また、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

　１ａ，１ｂ　半導体基板、２　ドリフト層、１０　ユニットセル、１１　ＪＦＥＴ領域、１２　ソース領域、１２ｂ，１２ｂＥ　ソース抵抗領域、１２ａ　ソースコンタクト領域、１２ｂ１，１２ｂ１Ｅ　実効抵抗部分（第２部分）、１２ｂ２，１２ｂ２Ｅ　重ね合わせ部分（第１部分）、１２ｃ　高濃度領域、１６　リセス、２０　ウェル領域、２５　ウェルコンタクト領域、３０　ゲート絶縁膜、３２　層間絶縁膜、３５　ゲート電極、４０，４２　オーミック電極、４１　ソース電極、４３　ドレイン電極、５１　ＳＢＤ領域、５２　ショットキー電極、６１，６２　エピタキシャル基板、７１Ａ，７１Ｂ，７２，７３Ａ～７３Ｄ，７４Ａ，７４Ｂ，７５，７６　ＭＯＳＦＥＴ（炭化珪素半導体装置）、９１　ＩＧＢＴ（炭化珪素半導体装置）、９５Ａ，９５Ｂ，９６Ａ～９６Ｆ　ＳＢＤ内蔵ＭＯＳＦＥＴ（炭化珪素半導体装置）、１００ａ～１００ｄ　注入マスク、１１０　トレンチ、３００　電力変換器、３０１　半導体素子、３０２　ゲート駆動部、３０３　信号処理部。

Claims (11)

1. 　ゲート電圧によってスイッチングされる少なくとも１つの半導体素子（３０１）と、
   　前記少なくとも１つの半導体素子（３０１）へ前記ゲート電圧を供するゲート駆動部（３０２）と、
   　前記少なくとも１つの半導体素子（３０１）に関する異常信号を受け付け、前記異常信号に応じて、前記ゲート電圧が前記少なくとも１つの半導体素子（３０１）をオフにするものとなるように前記ゲート駆動部（３０２）を制御する異常信号処理部（３０３）と、
   を備え、
   　前記少なくとも１つの半導体素子（３０１）は炭化珪素半導体装置（７１Ａ、７１Ｂ、７２、７３Ａ～７３Ｄ、７４Ａ、７４Ｂ、７５、７６、９１、９５Ａ、９５Ｂ、９６Ａ～９６Ｆ）を含み、前記炭化珪素半導体装置（７１Ａ、７１Ｂ、７２、７３Ａ～７３Ｄ、７４Ａ、７４Ｂ、７５、７６、９１、９５Ａ、９５Ｂ、９６Ａ～９６Ｆ）は、
   　　第１導電型のドリフト層（２）と、
   　　前記ドリフト層（２）上に設けられた、前記第１導電型と異なる第２導電型のウェル領域（２０）と、
   　　前記ウェル領域（２０）上に設けられ、前記ウェル領域（２０）によって前記ドリフト層（２）から隔てられた前記第１導電型のソース領域（１２）と、
   　　ゲート絶縁膜（３０）を介して、前記ソース領域（１２）、前記ウェル領域（２０）および前記ドリフト層（２）に跨って延在するゲート電極（３５）と、
   　　前記ソース領域（１２）に接続するソース電極（４１）と、
   　　前記ソース電極（４１）から少なくとも前記ドリフト層（２）によって隔てられ、前記ドリフト層（２）に電気的に接続されたドレイン電極（４３）と、
   を含み、
   　前記ウェル領域（２０）は、前記ドリフト層（２）および前記ソース領域（１２）に挟まれ、かつ前記ゲート絶縁膜（３０）を介して前記ゲート電極（３５）に対向するチャネル領域を有し、
   　前記ソース領域（１２）は、
   　　前記ウェル領域（２０）内の表層部に形成され、前記ソース電極（４１）に接続するソースコンタクト領域（１２ａ）と、
   　　前記チャネル領域に隣接し、前記ソースコンタクト領域（１２ａ）が有する前記第１導電型の不純物濃度よりも低い前記第１導電型の不純物濃度を有するソース抵抗領域（１２ｂ，１２ｂＥ）と、
   を含み、
   　前記ソース抵抗領域（１２ｂ，１２ｂＥ）は、前記ゲート絶縁膜（３０）のみを介して前記ゲート電極（３５）に対向している第１部分（１２ｂ２，１２ｂ２Ｅ）と、前記ゲート絶縁膜（３０）のみを介して前記ゲート電極（３５）に対向してはいない第２部分（１２ｂ１，１２ｂ１Ｅ）とを有し、
   　前記ソース抵抗領域（１２ｂ，１２ｂＥ）と前記ゲート絶縁膜（３０）との界面上での、前記第１部分（１２ｂ２，１２ｂ２Ｅ）および前記第２部分（１２ｂ１，１２ｂ１Ｅ）の境界位置と前記ソースコンタクト領域（１２ａ）および前記第２部分（１２ｂ１，１２ｂ１Ｅ）の境界位置との間の最短経路の長さ（Ｌ_Ｎ０）と、前記ソース抵抗領域（１２ｂ，１２ｂＥ）の前記第２部分（１２ｂ１，１２ｂ１Ｅ）の室温でのシート抵抗との積は、１．０×１０^２Ωμｍ以上１．０×１０^６Ωμｍ以下である、
   電力変換器（３００）。
2. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）の前記第２部分（１２ｂ１，１２ｂ１Ｅ）の領域長さ（Ｌ_Ｎ０）は、前記チャネル領域の領域長さ（Ｌ_ＣＨ）よりも大きい、請求項１に記載の電力変換器（３００）。
3. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）は、前記ドリフト層（２）の表面上に形成されたエピタキシャル成長層により構成されている、請求項１または請求項２に記載の電力変換器（３００）。
4. 　前記ドリフト層（２）の表面上に設けられ、前記ソース電極（４１）と電気的に接続されるショットキー電極（５２）をさらに備える、請求項１から請求項３のいずれか１項に記載の電力変換器（３００）。
5. 　前記ソース領域（１２）は、前記ソース抵抗領域（１２ｂ，１２ｂＥ）と前記ウェル領域（２０）との間に設けられ、前記ソース抵抗領域（１２ｂ，１２ｂＥ）が有する前記第１導電型の不純物濃度よりも１桁以上高い前記第１導電型の不純物濃度を有する高濃度領域を含む、請求項１から請求項４のいずれか１項に記載の電力変換器（３００）。
6. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）の前記第２部分（１２ｂ１，１２ｂ１Ｅ）の領域長さ（Ｌ_Ｎ０）は、０．１μｍ以上５．０μｍ以下である、請求項１から請求項５のいずれか１項に記載の電力変換器（３００）。
7. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）は、０．１μｍ以上３．０μｍ以下の厚みを有する、請求項１から請求項６のいずれか１項に記載の電力変換器（３００）。
8. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）は、前記ソースコンタクト領域（１２ａ）が有する前記第１導電型の不純物濃度よりも１桁以上低い前記第１導電型の不純物濃度を有する、請求項１から請求項７のいずれか１項に記載の電力変換器（３００）。
9. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）の室温でのシート抵抗は、１．０×１０³Ω以上１．０×１０⁶Ω以下である、請求項１から請求項８のいずれか１項に記載の電力変換器（３００）。
10. 　前記ソースコンタクト領域（１２ａ）の表面深さは、前記ソース抵抗領域（１２ｂ，１２ｂＥ）の前記第１部分（１２ｂ２，１２ｂ２Ｅ）の表面深さよりも深い、請求項１から請求項９のいずれか１項に記載の電力変換器（３００）。
11. 　前記ソース抵抗領域（１２ｂ，１２ｂＥ）は平面視において、第１の方向に沿った第１の電流経路と、前記第１の方向と異なる第２の方向に沿った第２の電流経路とを含み、前記第１の電流経路の長さ（Ｌ１）と前記第２の電流経路の長さ（Ｌ２）とが互いに等しい、請求項１から請求項１０のいずれか１項に記載の電力変換器（３００）。

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