JP6072432B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図1は、実施の形態1に係る半導体装置である炭化珪素MOSFETの上面構成を模式的に示す図である。また図2は、当該半導体装置の半導体層の最表面の構成を示す図である。つまり、当該半導体装置は、図2に示す半導体層の上に、図1に示す各要素が形成されて構成されている。
図19は、実施の形態2に係る半導体装置である炭化珪素MOSFETの構成を示す縦断面図である。なお、当該半導体装置のチップ5の全体構造は、図1及び図2に示したものと同様であり、図19は図1のA1−A2線に沿った断面に対応している。ここで、図19において、図3に示したものと同様の機能を有する要素には同一符号を付してあるので、ここではそれらの説明は省略する。
Claims (16)
- 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に選択的に形成された第2導電型のウェル領域と、
前記ウェル領域内の表層部に少なくとも一部が形成された第1導電型のソース領域と、
前記ウェル領域に隣接する前記ドリフト層の部分であるJFET領域と、
前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記JFET領域に跨って延在するゲート電極と、
前記ソース領域に接続するソース電極と、
前記半導体基板の裏面に形成されたドレイン電極とを備え、
前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続する第1導電型のソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接する第1導電型のソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に接続し、第2導電型の不純物が導入されていない第1導電型のソース抵抗制御領域とを含む
ことを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成された第1導電型のドリフト層と、
前記ドリフト層の表層部に選択的に形成された第2導電型のウェル領域と、
前記ウェル領域内の表層部に少なくとも一部が形成された第1導電型のソース領域と、
前記ウェル領域に隣接する前記ドリフト層の部分であるJFET領域と、
前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域と、
前記ドリフト層上にゲート絶縁膜を介して配設され、前記ソース領域、前記チャネル領域および前記JFET領域に跨って延在するゲート電極と、
前記ソース領域に接続するソース電極と、
前記半導体基板の裏面に形成されたドレイン電極とを備え、
前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続する第1導電型のソース
コンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接する第1導電型のソー
スエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に接続し、第2導
電型の不純物が導入されていない第1導電型のソース抵抗制御領域とを含み、
前記ウェル領域は、前記ソース領域の下方全体に形成されている
ことを特徴とする半導体装置。 - 前記半導体基板は、炭化珪素を含む請求項1または請求項2に記載の半導体装置。
- 前記ソース抵抗制御領域は、前記ウェル領域内の表層部における前記ソースエクステンション領域と前記ソースコンタクト領域との間の領域に形成されている
請求項1から請求項3のいずれか一項に記載の半導体装置。 - 前記ソース抵抗制御領域の第1導電型の不純物濃度は、前記ドリフト層の表層部の第1導電型の不純物濃度と同等である
請求項4に記載の半導体装置。 - 前記ソース抵抗制御領域は、前記ドリフト層上に、前記ソースエクステンション領域と前記ソースコンタクト領域との間を跨ぐように形成されている
請求項1から請求項3のいずれか一項に記載の半導体装置。 - 前記ソース抵抗制御領域は、前記チャネル領域および前記JFET領域上にまで延在し、
前記ゲート絶縁膜及び前記ゲート電極は、前記ソース抵抗制御領域上に形成されている
請求項6に記載の半導体装置。 - 前記ソース抵抗制御領域は、前記第1ウェル領域とのpn接合による空乏層で当該ソース抵抗制御領域が分断されない程度の第1導電型の不純物濃度を有する
請求項6または請求項7に記載の半導体装置。 - 前記ゲート電極の端は、前記ソースエクステンション領域の上方の領域にある
請求項1から請求項8のいずれか一項に記載の半導体装置。 - 前記ドリフト層の表層部の第1導電型の不純物濃度は、当該ドリフト層の他の部分の第1導電型の不純物濃度よりも低い
請求項1から請求項9のいずれか一項に記載の半導体装置。 - 前記JFET領域に形成され、前記ドリフト層よりも第1導電型の不純物濃度が高い電流制御領域をさらに備える
請求項1から請求項10のいずれか一項に記載の半導体装置。 - 前記ソース抵抗制御領域の第1導電型の不純物濃度は、前記ソースエクステンション領域またはソースコンタクト領域の第1導電型の最大不純物濃度の1/1000以下であることを特徴とする
請求項1から請求項11のいずれか一項に記載の半導体装置。 - 前記ソース抵抗制御領域における前記ソースエクステンション領域から前記ソースコンタクト領域までの長さは、0.1〜1.0μmの範囲である
請求項6から請求項8のいずれか一項に記載の半導体装置。 - (a)第1導電型の半導体層の表層部に、第2導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
(b)前記ウェル領域内の表層部に第1導電型の不純物をイオン注入することよりソース領域を形成する工程と、
(c)前記ウェル領域に隣接する前記半導体層の部分であるJFET領域、前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域および前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
(d)前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程(b)で形成される前記ソース領域は、
前記ソース電極に接続する第1導電型のソースコンタクト領域と、
前記チャネル領域に隣接する第1導電型のソースエクステンション領域と、
前記ソースエクステンション領域と前記ソースコンタクト領域との間に形成され、イオン注入が施されていない第1導電型のソース抵抗制御領域とを含み、
前記工程(a)及び(b)は、前記ソース抵抗制御領域の形成領域を覆う要素マスクを含むマスクを用いて行われ、
前記工程(a)では、イオン注入した不純物の横方向の散乱により、前記要素マスクの下方の深い位置で接続した形状のウェル領域が形成され、
前記工程(b)では、前記要素マスクの下で分離した前記ソースコンタクト領域及びソースエクステンション領域が形成されると共に、前記要素マスクの下にソース抵抗制御領域が形成される
ことを特徴とする半導体装置の製造方法。 - 前記工程(a)は、
前記工程(b)と同じマスクを用いる第1のイオン注入工程と、
前記チャネル領域となる部分を形成する第2のイオン注入工程とを含む
請求項14に記載の半導体装置の製造方法。 - (a)第1導電型の半導体層の表層部に、第2導電型の不純物をイオン注入することによりウェル領域を形成する工程と、
(b)前記ウェル領域内の表層部及び表面上に第1導電型のソース領域を形成する工程と、
(c)前記ウェル領域に隣接する前記半導体層の部分であるJFET領域、前記ソース領域と前記JFET領域とに挟まれた前記ウェル領域の部分であるチャネル領域および前記ソース領域に跨がるように、前記半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
(d)前記ソース領域に接続するソース電極を形成する工程とを備え、
前記工程(b)で形成される前記ソース領域は、
前記ウェル領域内の表層部に形成され、前記ソース電極に接続するソースコンタクト領域と、
前記ウェル領域内の表層部に形成され、前記チャネル領域に隣接するソースエクステンション領域と、
前記半導体層の表面上に前記ソースエクステンション領域と前記ソースコンタクト領域との間を跨ぐように形成されたソース抵抗制御領域とを含み、
前記工程(b)は、
前記ウェル領域の表層部への選択的なイオン注入により、前記ソースコンタクト領域及び前記ソースエクステンション領域を形成する工程と、
前記半導体層の表面上にエピタキシャル成長層を形成してパターニングすることにより、前記ソース抵抗制御領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
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