JPH02106073A - 伝導度変調型mosfetの製造方法 - Google Patents
伝導度変調型mosfetの製造方法Info
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- JPH02106073A JPH02106073A JP25999388A JP25999388A JPH02106073A JP H02106073 A JPH02106073 A JP H02106073A JP 25999388 A JP25999388 A JP 25999388A JP 25999388 A JP25999388 A JP 25999388A JP H02106073 A JPH02106073 A JP H02106073A
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- Japan
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 1
- 239000012535 impurity Substances 0.000 description 13
- 238000010438 heat treatment Methods 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、伝導度変調型MO5FET (以下、1 G
BTと呼ぶ)の製造方法に関し、特に、セルファライン
手法を用いてソース領域とエミッタ・ソース短絡領域の
位置合わせ精度を向上させる伝導度変調型MO5FET
の製造方法に関する。
BTと呼ぶ)の製造方法に関し、特に、セルファライン
手法を用いてソース領域とエミッタ・ソース短絡領域の
位置合わせ精度を向上させる伝導度変調型MO5FET
の製造方法に関する。
IGBTは従来のパワーMOSFETと同様な構造であ
りながら、バイポーラ部を内部に含むので、いわゆる伝
導度変調を利用することによりオン電圧を小さくできる
という利点がある。しかしながら、NPN トランジス
タ(例えば、Nソース、Pベース及びN−ベース)とP
NP )ランジスタ(例えば、Pコレクタ、N−ベース
及びPベース)を併有するため、一種のサイリスタを構
成している。したがってチャネル電流を制限できず、素
子をオフ状態に戻すことができないという事態が生じ得
る。このため、熱暴走が惹起されて破壊を招く。これは
一般にラッチアップと呼ばれる。
りながら、バイポーラ部を内部に含むので、いわゆる伝
導度変調を利用することによりオン電圧を小さくできる
という利点がある。しかしながら、NPN トランジス
タ(例えば、Nソース、Pベース及びN−ベース)とP
NP )ランジスタ(例えば、Pコレクタ、N−ベース
及びPベース)を併有するため、一種のサイリスタを構
成している。したがってチャネル電流を制限できず、素
子をオフ状態に戻すことができないという事態が生じ得
る。このため、熱暴走が惹起されて破壊を招く。これは
一般にラッチアップと呼ばれる。
このラフチアツブ防止を図るIGBTとして第3図に示
すものがある。このIGBTは p 03972層1
.Nバッファ層2. N−ベース層3゜Pベース領域
4. N+ソース領域5.ゲート層6゜絶縁膜7.エ
ミッタ領域8.チャネル9及びP゛のエミッタ・ソース
短絡領域10から構成され、このエミッタ・ソース短絡
領域10は、寄生のNPNトランジスタ(N+ソース領
域5.Pベース領域4゜N−ベースFj13)のベース
をエミッタショートシて上記ラフチアツブを抑制する。
すものがある。このIGBTは p 03972層1
.Nバッファ層2. N−ベース層3゜Pベース領域
4. N+ソース領域5.ゲート層6゜絶縁膜7.エ
ミッタ領域8.チャネル9及びP゛のエミッタ・ソース
短絡領域10から構成され、このエミッタ・ソース短絡
領域10は、寄生のNPNトランジスタ(N+ソース領
域5.Pベース領域4゜N−ベースFj13)のベース
をエミッタショートシて上記ラフチアツブを抑制する。
第4図は、特開昭60−196974号公報に開示の上
記エミッタ・ソース短絡領域の製造プロセスを示すもの
で、フォトレジスト11をマスクとしてP型不純物イオ
ン12を入射させて絶縁膜7下にP型不純物13を注入
し、エミッタ・ベース短絡領域10を形成する。なお、
マスクとしてフォトレジスト以外に酸化膜等も使用でき
る。また、上記のIGBTはNチャネルのものを示しで
あるが、すべての導電型を逆にすることによってPチャ
ネルのIGBTが構成される。
記エミッタ・ソース短絡領域の製造プロセスを示すもの
で、フォトレジスト11をマスクとしてP型不純物イオ
ン12を入射させて絶縁膜7下にP型不純物13を注入
し、エミッタ・ベース短絡領域10を形成する。なお、
マスクとしてフォトレジスト以外に酸化膜等も使用でき
る。また、上記のIGBTはNチャネルのものを示しで
あるが、すべての導電型を逆にすることによってPチャ
ネルのIGBTが構成される。
しかしながら、上記の製造方法にあっては次の問題点が
ある。すなわち、Pベース領域4を形成する際マスクと
して使用されるものは、ゲート層6のポリSiであるが
、このゲート層6をエツチング形成するために用いられ
るフォトマスクと、エミッタ・ソース短絡領域10を形
成する際使用される第4図示のマスク (フォトレジス
ト11)とが異なるので、必ずエミッタ・ソース短絡領
域10の製造においてはマスクずれが発生してしまう。
ある。すなわち、Pベース領域4を形成する際マスクと
して使用されるものは、ゲート層6のポリSiであるが
、このゲート層6をエツチング形成するために用いられ
るフォトマスクと、エミッタ・ソース短絡領域10を形
成する際使用される第4図示のマスク (フォトレジス
ト11)とが異なるので、必ずエミッタ・ソース短絡領
域10の製造においてはマスクずれが発生してしまう。
このマスクずれが大きい場合は1μm程度まで達する。
第5図に示すal+a2はゲート層6のエツジとエミッ
タ・ソース短絡領域10のエツジ間の距離で、本来的に
は、3.−a、とすべきである。しかし現実はフォトマ
スク合わせの精度上、a1≠82となる。図示a2のよ
うに値の小さな方ではラッチアップに強く、a、のよう
に値の大きな方ではラフチアツブに弱くなり、アンバラ
ンスが発生する。
タ・ソース短絡領域10のエツジ間の距離で、本来的に
は、3.−a、とすべきである。しかし現実はフォトマ
スク合わせの精度上、a1≠82となる。図示a2のよ
うに値の小さな方ではラッチアップに強く、a、のよう
に値の大きな方ではラフチアツブに弱くなり、アンバラ
ンスが発生する。
全体として弱い方で決定されるのでラッチアップに弱く
なってしまう。ラッチアップ防止のため、al+82を
限りなく小さくしたいが、7オトマス゛りずれがあるた
め、位置合わせ精度に限界がある。
なってしまう。ラッチアップ防止のため、al+82を
限りなく小さくしたいが、7オトマス゛りずれがあるた
め、位置合わせ精度に限界がある。
仮に、al+82が負の値をとるときには、チャネルし
きい値が大きくなり、素子不良を起こす。
きい値が大きくなり、素子不良を起こす。
本発明の目的は、上記問題点を解決するものであり、リ
ソグラフィの位置合わせ精度に左右されず、セルファラ
イン手法によりベース領域及びエミッタ・ソース短絡領
域を高精度に作成し得る伝導度変調型MO5FETの製
造方法を提供することにある。
ソグラフィの位置合わせ精度に左右されず、セルファラ
イン手法によりベース領域及びエミッタ・ソース短絡領
域を高精度に作成し得る伝導度変調型MO5FETの製
造方法を提供することにある。
上記目的を達成するため、本発明の構成は、第1の導電
型の半導体基板上に形成された第2の導電型のベース層
上に、絶縁膜を介してゲート電極となるべきポリSi膜
を形成し、該ポリSi膜の一定領域を除去して開口部を
形成した後、該開口部を介して第1の導電型のチャネル
領域とその内側にエミッタ・ソース短絡領域を形成し、
該開口部の一部に第2の導電型のソース領域とエミッタ
を形成してなる方法であって、上記開口部形成工程にお
いて、単にその開口部のみを形成するものでなく、形成
されるべき開口部の端縁(エツジ)に沿って複数の島状
ポリSi部を残し、これを後工程のエミッタ・ソース短
絡領域形成時にそのエツジを限定すべきマスクとして利
用するものである。
型の半導体基板上に形成された第2の導電型のベース層
上に、絶縁膜を介してゲート電極となるべきポリSi膜
を形成し、該ポリSi膜の一定領域を除去して開口部を
形成した後、該開口部を介して第1の導電型のチャネル
領域とその内側にエミッタ・ソース短絡領域を形成し、
該開口部の一部に第2の導電型のソース領域とエミッタ
を形成してなる方法であって、上記開口部形成工程にお
いて、単にその開口部のみを形成するものでなく、形成
されるべき開口部の端縁(エツジ)に沿って複数の島状
ポリSi部を残し、これを後工程のエミッタ・ソース短
絡領域形成時にそのエツジを限定すべきマスクとして利
用するものである。
第1図は、本発明の製造方法により製造されるIGBT
を示す斜視図である。このIGBTにおいては、ポリS
i領@20を一部除去した開口部21内には、ゲート電
極となるべきポリSi領域20の端縁〈開口部21の端
縁)に沿って複数の島状ポリSi部20aが形成されて
いる。この島状ポIJSi部20aは第1のN″“ソー
ス領域22と第2のN”ソース領域23の間に介在し、
これらは互いに島状ポリSi部20a間にて導通接続さ
れている。なお、第1図では、ソース電極、ポリSi領
域とそのソース電極を絶縁すべきPSGなどを図示して
いない。
を示す斜視図である。このIGBTにおいては、ポリS
i領@20を一部除去した開口部21内には、ゲート電
極となるべきポリSi領域20の端縁〈開口部21の端
縁)に沿って複数の島状ポリSi部20aが形成されて
いる。この島状ポIJSi部20aは第1のN″“ソー
ス領域22と第2のN”ソース領域23の間に介在し、
これらは互いに島状ポリSi部20a間にて導通接続さ
れている。なお、第1図では、ソース電極、ポリSi領
域とそのソース電極を絶縁すべきPSGなどを図示して
いない。
上記IGBTは次の各工程によって製造される。
まず、第2図(A)に示す如く、N−ベース層3上に絶
縁膜(酸化膜) 7を介してゲート電極となるべきポリ
Si層20を一面に形成した基板を公知の工程により準
備する。次に、第2図(B)に示す如く、開口部21の
形成工程において、開口部21の端縁に沿って複数の島
状ポリSi部20aを残す。この島状ポUSi部20a
と実質的にゲート電極となるべきポリSi層20との間
には溝部20bが画成されている。
縁膜(酸化膜) 7を介してゲート電極となるべきポリ
Si層20を一面に形成した基板を公知の工程により準
備する。次に、第2図(B)に示す如く、開口部21の
形成工程において、開口部21の端縁に沿って複数の島
状ポリSi部20aを残す。この島状ポUSi部20a
と実質的にゲート電極となるべきポリSi層20との間
には溝部20bが画成されている。
次に、第2図(C)に示す如く、ポリSi層20の全面
上からPベース形成のだめのP型不純物イオンSiを照
射し、絶縁物7下にP型不純物32を注入する。
上からPベース形成のだめのP型不純物イオンSiを照
射し、絶縁物7下にP型不純物32を注入する。
ここで、その不純物注入領域は開口部21及び溝部2O
b下に形成され、島状ポリSi部20aはマスクとして
機能するため、その下の不純物領域の形成は阻止される
が、第2図(D)に示す拡散工程によって連続一体化さ
れたPベース領域27が形成される。
b下に形成され、島状ポリSi部20aはマスクとして
機能するため、その下の不純物領域の形成は阻止される
が、第2図(D)に示す拡散工程によって連続一体化さ
れたPベース領域27が形成される。
次に、第2図(E)に示す如く、溝部20bを含めて島
状ポリ81部2Oa上までレジストマスク30で覆い、
エミッタ・ソース短絡領域を形成すべくP型不純物イオ
ン12を照射し、P型不純物13を注入する。
状ポリ81部2Oa上までレジストマスク30で覆い、
エミッタ・ソース短絡領域を形成すべくP型不純物イオ
ン12を照射し、P型不純物13を注入する。
ここで、溝部2Ob内のレジストマスク30は勿論のこ
と、島状ポリSi部20aが不純物注入時の実質的なマ
スクとして機能し、セルファラインが実現されている。
と、島状ポリSi部20aが不純物注入時の実質的なマ
スクとして機能し、セルファラインが実現されている。
次に、第2図(F)に示す如く、レジストマスク30を
除去した後、熱処理を行いP型不純物13を活性化して
拡散し、エミッタ・ソース短絡領域40を形成する。し
かる後、ソース不純物導入を行い、これを熱処理により
拡散して、島状ポリSi部2Oa間において連結領域を
有する第1のソース領域25と第2のソース領域26を
同時形成する。
除去した後、熱処理を行いP型不純物13を活性化して
拡散し、エミッタ・ソース短絡領域40を形成する。し
かる後、ソース不純物導入を行い、これを熱処理により
拡散して、島状ポリSi部2Oa間において連結領域を
有する第1のソース領域25と第2のソース領域26を
同時形成する。
なお、エミッタ・ソース短絡領域形成時の熱処理とソー
ス領域形成時の熱処理は同時に行うことが可能である。
ス領域形成時の熱処理は同時に行うことが可能である。
このような製造方法によれば、Pベース領域27のエツ
ジは開口部21のエツジ(ポリSi層20のエツジ)で
決定され、エミッタ・ソース短絡領域40のエツジは島
状ポリSi部20aのエツジで決定され、共に同一マス
クにより決定されるため、もともとマスクずれの影響が
なく、セルファライン工程が実現される。このため、エ
ミッタ・ソース短絡抵抗40のエツジをチャネルに極く
接近させるまで拡散形成することが可能となり、ラッチ
アップが殆どない素子を実現できる。また、素子間のラ
ッチアップのバラツキを抑制でき、歩留りの向上を図れ
る。なお、島状ポリSi部2Oa下のソース領域が一部
欠除した部分が存在するが、島状ポリSi部20a間に
おいてソース領域25.26は互いに連結されており、
しかもソース領域は低抵抗であることから、素子のオン
電圧等の特性上、殆ど支障をきたさない。また、上記実
施例はNチャネルIGBTの製造方法であるが、電導型
をすべて逆にすることによってPチャネルI GBTを
製造し得ることは言う迄もない。
ジは開口部21のエツジ(ポリSi層20のエツジ)で
決定され、エミッタ・ソース短絡領域40のエツジは島
状ポリSi部20aのエツジで決定され、共に同一マス
クにより決定されるため、もともとマスクずれの影響が
なく、セルファライン工程が実現される。このため、エ
ミッタ・ソース短絡抵抗40のエツジをチャネルに極く
接近させるまで拡散形成することが可能となり、ラッチ
アップが殆どない素子を実現できる。また、素子間のラ
ッチアップのバラツキを抑制でき、歩留りの向上を図れ
る。なお、島状ポリSi部2Oa下のソース領域が一部
欠除した部分が存在するが、島状ポリSi部20a間に
おいてソース領域25.26は互いに連結されており、
しかもソース領域は低抵抗であることから、素子のオン
電圧等の特性上、殆ど支障をきたさない。また、上記実
施例はNチャネルIGBTの製造方法であるが、電導型
をすべて逆にすることによってPチャネルI GBTを
製造し得ることは言う迄もない。
以上説明したように、本発明に係る伝導度変調型MOS
FETの製造方法は、開口部形成工程において形成され
るべき開口部の端縁に沿う複数の島状ポIJSi部を残
した点に特徴を有するものであるから、通常の工程に対
し全く新たな工程を増加させることなく、セルファライ
ン手法によりエミッタ・ソース短絡領域のエツジをチャ
ネルに限りなく接近させるべく拡散させることが可能と
なり、合わせ精度の向上は勿論のこと、ラッチアップ耐
量が高く、バラツキを抑制した素子を実現できる。
FETの製造方法は、開口部形成工程において形成され
るべき開口部の端縁に沿う複数の島状ポIJSi部を残
した点に特徴を有するものであるから、通常の工程に対
し全く新たな工程を増加させることなく、セルファライ
ン手法によりエミッタ・ソース短絡領域のエツジをチャ
ネルに限りなく接近させるべく拡散させることが可能と
なり、合わせ精度の向上は勿論のこと、ラッチアップ耐
量が高く、バラツキを抑制した素子を実現できる。
第1図は、本発明に係る伝導度変調型MOSFETの製
造方法の一実施例により作成された伝導度変調型MOS
FETを示す斜視図である。 第2図(A>乃至CF)は、本発明に係る伝導度変調型
MOSFETの製造方法の一実施例における各工程を示
す縦断面図である。 第3図は、従来の伝導度変調型MOSFETの一例を示
す縦断面図である。 第4図(Δ)、 (B)、 (C)は、同従来例におけ
るエミッタ・ソース短絡領域の形成工程を示す縦断面図
である。 第5図は、同従来例におけるマスクずれによるラッチア
ップの発生を説明する縦断面図である。 I P+コレクタ層、2 Nバッファ層、3N−ベー
ス層、4 、27、、− Pベース領域、5N+ソース
領域、6 ゲート層、7 絶縁膜、8 エミッタ領域、
9 チャネル、10.40 エミッタ・ソース短絡領
域、11 ホトレジスト、12SiP型不純物イオン
、13.32.、、、、、P型不純物、20 ポリS
i領域、2Oa 島状ボ1Jsi部、20b 溝部
、21開口部、25 第1のN”ソース領域、26
第2のN”ソース領域、27 Pベース領域、30 レジス トマスク。 第 図 第 図 第 図
造方法の一実施例により作成された伝導度変調型MOS
FETを示す斜視図である。 第2図(A>乃至CF)は、本発明に係る伝導度変調型
MOSFETの製造方法の一実施例における各工程を示
す縦断面図である。 第3図は、従来の伝導度変調型MOSFETの一例を示
す縦断面図である。 第4図(Δ)、 (B)、 (C)は、同従来例におけ
るエミッタ・ソース短絡領域の形成工程を示す縦断面図
である。 第5図は、同従来例におけるマスクずれによるラッチア
ップの発生を説明する縦断面図である。 I P+コレクタ層、2 Nバッファ層、3N−ベー
ス層、4 、27、、− Pベース領域、5N+ソース
領域、6 ゲート層、7 絶縁膜、8 エミッタ領域、
9 チャネル、10.40 エミッタ・ソース短絡領
域、11 ホトレジスト、12SiP型不純物イオン
、13.32.、、、、、P型不純物、20 ポリS
i領域、2Oa 島状ボ1Jsi部、20b 溝部
、21開口部、25 第1のN”ソース領域、26
第2のN”ソース領域、27 Pベース領域、30 レジス トマスク。 第 図 第 図 第 図
Claims (1)
- 1)第1の導電型半導体基板上に形成された第2の導電
型のベース層上に、絶縁膜を介してゲート電極となるべ
きポリSi膜を形成し、該ポリSi膜の一定領域を除去
して開口部を形成した後、該開口部を介して第1の導電
型のチャネル領域とその内側にエミッタ・ソース短絡領
域を形成し、該開口部の一部に第2の導電型のソース領
域とエミッタを形成してなる伝導度変調型MOSFET
の製造方法であって、上記開口部形成工程において形成
されるべき開口部の端縁に沿う複数の島状ポリSi部を
上記エミッタ・ソース短絡領域形成時のマスクとして残
すことを特徴とする伝導度変調型MOSFETの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25999388A JPH02106073A (ja) | 1988-10-15 | 1988-10-15 | 伝導度変調型mosfetの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25999388A JPH02106073A (ja) | 1988-10-15 | 1988-10-15 | 伝導度変調型mosfetの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02106073A true JPH02106073A (ja) | 1990-04-18 |
Family
ID=17341800
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25999388A Pending JPH02106073A (ja) | 1988-10-15 | 1988-10-15 | 伝導度変調型mosfetの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02106073A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5321281A (en) * | 1992-03-18 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device and method of fabricating same |
EP0810671A2 (en) * | 1996-05-30 | 1997-12-03 | Fuji Electric Co. Ltd. | Insulated gate bipolar transistor type semiconductor device |
EP1570527A1 (en) * | 2002-12-10 | 2005-09-07 | ABB Schweiz AG | Insulated gate semiconductor device and method of making the same |
JP2013239554A (ja) * | 2012-05-15 | 2013-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
1988
- 1988-10-15 JP JP25999388A patent/JPH02106073A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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EP1570527A1 (en) * | 2002-12-10 | 2005-09-07 | ABB Schweiz AG | Insulated gate semiconductor device and method of making the same |
JP2006509355A (ja) * | 2002-12-10 | 2006-03-16 | アーベーベー・シュバイツ・アーゲー | 絶縁されたゲート半導体装置及びその製造方法 |
JP2013239554A (ja) * | 2012-05-15 | 2013-11-28 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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