JPH0837299A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPH0837299A JPH0837299A JP16947694A JP16947694A JPH0837299A JP H0837299 A JPH0837299 A JP H0837299A JP 16947694 A JP16947694 A JP 16947694A JP 16947694 A JP16947694 A JP 16947694A JP H0837299 A JPH0837299 A JP H0837299A
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- diffusion layer
- semiconductor integrated
- integrated circuit
- protection circuit
- mosfet
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】LDD構造やポケット構造のMOSFETを使
用したとしても、プロセス工程数やコストを増加させず
にSD構造のMOSFETを使用した保護素子なみのE
SD耐圧を保持し得る半導体集積回路の保護回路を実現
する。 【構成】素子分離領域1とp型のアクティブ領域2とを
基板表面に複数有し、アクティブ領域2に形成されたM
OSFETを備えた半導体集積回路の保護回路におい
て、一のアクティブ領域2に形成されたn型の拡散層3
a,3bを有し、拡散層3aを配線層5aを介して入出
力端子に接続し、拡散層3bを配線層5bを介して接地
ラインに接続し、バイポーラトランジスタと等価な保護
素子を構成する。
用したとしても、プロセス工程数やコストを増加させず
にSD構造のMOSFETを使用した保護素子なみのE
SD耐圧を保持し得る半導体集積回路の保護回路を実現
する。 【構成】素子分離領域1とp型のアクティブ領域2とを
基板表面に複数有し、アクティブ領域2に形成されたM
OSFETを備えた半導体集積回路の保護回路におい
て、一のアクティブ領域2に形成されたn型の拡散層3
a,3bを有し、拡散層3aを配線層5aを介して入出
力端子に接続し、拡散層3bを配線層5bを介して接地
ラインに接続し、バイポーラトランジスタと等価な保護
素子を構成する。
Description
【0001】
【産業上の利用分野】本発明は、MOSFETを備えた
半導体集積回路の保護回路に関するものである。
半導体集積回路の保護回路に関するものである。
【0002】
【従来の技術】厚い酸化膜からなる素子分離領域と厚い
酸化膜のないアクティブ領域とを基板表面に有する半導
体集積回路において用いられる入、出力端子のESD
(Electro-Static-Dischage)の保護回路としては、たと
えば図7に示すように、MOSFET(特に、NMOS
FET)のドレイン(D)を入出力端子T側に接続し、
ソース(S)およびゲート(G)を基準電源ラインであ
る接地ラインに接続したものが有効である。
酸化膜のないアクティブ領域とを基板表面に有する半導
体集積回路において用いられる入、出力端子のESD
(Electro-Static-Dischage)の保護回路としては、たと
えば図7に示すように、MOSFET(特に、NMOS
FET)のドレイン(D)を入出力端子T側に接続し、
ソース(S)およびゲート(G)を基準電源ラインであ
る接地ラインに接続したものが有効である。
【0003】
【発明が解決しようとする課題】しかし、素子の微細化
に伴ってMOSFETがLDD(Lightly Doped Drain)
構造やポケット構造となると、シングルドレイン(S
D)構造のものに対してESD耐圧が著しく低下するこ
とが一般に知られており、これを改善する方法が求めら
れている。
に伴ってMOSFETがLDD(Lightly Doped Drain)
構造やポケット構造となると、シングルドレイン(S
D)構造のものに対してESD耐圧が著しく低下するこ
とが一般に知られており、これを改善する方法が求めら
れている。
【0004】保護素子はゲート長が長くても良く、これ
のみSD構造とし内部回路にはLDD構造等のMOSF
ETを用いることも行われるが、この場合トランジスタ
を同一基板上で作り分けるためにプロセス工程数やコス
トの増加を招いていた。以上のように、プロセス工程数
やコストを増加させることのなく優れたESD耐圧を有
する保護素子が、特にLDD構造等のMOSFETとの
共存において必要とされている。
のみSD構造とし内部回路にはLDD構造等のMOSF
ETを用いることも行われるが、この場合トランジスタ
を同一基板上で作り分けるためにプロセス工程数やコス
トの増加を招いていた。以上のように、プロセス工程数
やコストを増加させることのなく優れたESD耐圧を有
する保護素子が、特にLDD構造等のMOSFETとの
共存において必要とされている。
【0005】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、LDD構造やポケット構造のM
OSFETを使用したとしても、プロセス工程数やコス
トを増加させずにSD構造のMOSFETを使用した保
護素子なみのESD耐圧を保持し得る半導体集積回路の
保護回路を提供することにある。
のであり、その目的は、LDD構造やポケット構造のM
OSFETを使用したとしても、プロセス工程数やコス
トを増加させずにSD構造のMOSFETを使用した保
護素子なみのESD耐圧を保持し得る半導体集積回路の
保護回路を提供することにある。
【0006】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第1の導電型のアクティブ領域を基板表面
に複数有し、アクティブ領域に形成されたMOSFET
を備えた半導体集積回路の保護回路は、上記アクティブ
領域に形成された第2の導電型の第1の拡散層および第
2の拡散層を有し、第1の拡散層が上記MOSFETと
外部との接続部に接続され、第2の拡散層が電源電位に
接続された保護素子からなる。
め、本発明の第1の導電型のアクティブ領域を基板表面
に複数有し、アクティブ領域に形成されたMOSFET
を備えた半導体集積回路の保護回路は、上記アクティブ
領域に形成された第2の導電型の第1の拡散層および第
2の拡散層を有し、第1の拡散層が上記MOSFETと
外部との接続部に接続され、第2の拡散層が電源電位に
接続された保護素子からなる。
【0007】また、本発明の保護回路では、上記第1の
拡散層および第2の拡散層に対する上層の配線層との間
の2つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターンに形成される。
この場合、真円でなく、多角形の図形によって円を近似
したレイアウトパターンであってもよい。
拡散層および第2の拡散層に対する上層の配線層との間
の2つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターンに形成される。
この場合、真円でなく、多角形の図形によって円を近似
したレイアウトパターンであってもよい。
【0008】また、本発明の保護回路では、端子側拡散
層と電源側拡散層とで挟まれたアクティブ領域上に、端
子側拡散層と同電位の配線層が形成された寄生MOSF
ET構造を有する。
層と電源側拡散層とで挟まれたアクティブ領域上に、端
子側拡散層と同電位の配線層が形成された寄生MOSF
ET構造を有する。
【0009】
【作用】本発明の保護回路によれば、保護素子として一
のアクティブ領域に、寄生ラテラル・バイポーラトラン
ジスタが形成されていることと等価となる。これによ
り、LDD構造やポケット構造のMOSFETにおいて
も、SD構造のMOSFETを使用した場合と同等のE
SD耐圧が実現される。また、これはMOSFETの寄
生素子としてではなく、たとえば上層の配線層とのコン
タクトホールを通した拡散層の形成により実現される。
のアクティブ領域に、寄生ラテラル・バイポーラトラン
ジスタが形成されていることと等価となる。これによ
り、LDD構造やポケット構造のMOSFETにおいて
も、SD構造のMOSFETを使用した場合と同等のE
SD耐圧が実現される。また、これはMOSFETの寄
生素子としてではなく、たとえば上層の配線層とのコン
タクトホールを通した拡散層の形成により実現される。
【0010】また、本発明の保護回路によれば、第1の
拡散層および第2の拡散層に対する上層の配線層との間
の2つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターン等に形成される
ことから、電流の一部分への集中が緩和される。
拡散層および第2の拡散層に対する上層の配線層との間
の2つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターン等に形成される
ことから、電流の一部分への集中が緩和される。
【0011】また、本発明の保護回路によれば、寄生M
OSFET構造を有する回路では、保護素子の寄生バイ
ポーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ESD耐圧が向上
する。
OSFET構造を有する回路では、保護素子の寄生バイ
ポーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ESD耐圧が向上
する。
【0012】
【実施例】図1は、本発明に係る半導体集積回路の保護
回路の第1の実施例を示す図であって、同図(A)その
平面図、(B)は断面図である。図2において、1は素
子分離領域、2はアクティブ領域、3a,3bは拡散
層、4は酸化膜等からなる層間絶縁膜、5a,5bは上
層の配線層、6a,6bは上層の配線層5a,5bとの
コンタクトをそれぞれ示している。
回路の第1の実施例を示す図であって、同図(A)その
平面図、(B)は断面図である。図2において、1は素
子分離領域、2はアクティブ領域、3a,3bは拡散
層、4は酸化膜等からなる層間絶縁膜、5a,5bは上
層の配線層、6a,6bは上層の配線層5a,5bとの
コンタクトをそれぞれ示している。
【0013】素子分離領域1は、厚い酸化膜(フィール
ド酸化膜)により構成され、保護素子が形成されるアク
ティブ領域2、および他のMOSFETが形成される図
示しないアクティブ領域等とを分離している。
ド酸化膜)により構成され、保護素子が形成されるアク
ティブ領域2、および他のMOSFETが形成される図
示しないアクティブ領域等とを分離している。
【0014】保護素子が形成されるアクティブ領域2
は、その導電型はたとえばp型であり、このp型のアク
ティブ領域2内に、アクティブ領域2とは導電型が異な
るn型の拡散層3a,3bが所定間隔をおいて形成され
ている。これら拡散層3a,3bの形成は、たとえば、
層間絶縁膜4にコンタクトホールを開口後これを通して
不純物イオン注入等により不純物を半導体基板に導入し
て行われる。
は、その導電型はたとえばp型であり、このp型のアク
ティブ領域2内に、アクティブ領域2とは導電型が異な
るn型の拡散層3a,3bが所定間隔をおいて形成され
ている。これら拡散層3a,3bの形成は、たとえば、
層間絶縁膜4にコンタクトホールを開口後これを通して
不純物イオン注入等により不純物を半導体基板に導入し
て行われる。
【0015】このように、コンタクト部の拡散層3a,
3bは、コンタクトの補償インプラによって形成できる
ことから、これによる工程数やコストの増加はない。ま
た、通常のソース/ドレイン(S/D)インプラと同等
以上のエネルギーおよび注入量で注入するため、S/D
拡散層と同等以上の深い接合および不純物濃度の拡散層
が得られ、ESD耐圧はSD構造のものと同等のものと
なる。また、同時に保護素子としてMOSFETを使用
した場合の薄いゲート酸化膜の絶縁破壊による故障もな
くなる。
3bは、コンタクトの補償インプラによって形成できる
ことから、これによる工程数やコストの増加はない。ま
た、通常のソース/ドレイン(S/D)インプラと同等
以上のエネルギーおよび注入量で注入するため、S/D
拡散層と同等以上の深い接合および不純物濃度の拡散層
が得られ、ESD耐圧はSD構造のものと同等のものと
なる。また、同時に保護素子としてMOSFETを使用
した場合の薄いゲート酸化膜の絶縁破壊による故障もな
くなる。
【0016】配線層5aは、コンタクト6aを介して拡
散層3aと接続されているとともに、図示しない入出力
端子と接続されている。配線層5bは、コンタクト6b
を介して拡散層3bと接続されているとともに、図示し
ない基準電源ラインである接地ラインに接続されてい
る。
散層3aと接続されているとともに、図示しない入出力
端子と接続されている。配線層5bは、コンタクト6b
を介して拡散層3bと接続されているとともに、図示し
ない基準電源ラインである接地ラインに接続されてい
る。
【0017】以上の構成を有する保護回路は、図2に示
すように、保護素子としてアクティブ領域に寄生ラテラ
ル・バイポーラトランジスタQ1が形成されていること
と等価な回路である。ただし、これは上述したようにM
OSFETの寄生素子としてではなく、上層の配線層と
のコンタクトホールを通した拡散層の形成により実現し
たものである。このバイポーラトランジスタQ1のコレ
クタ(拡散層3aに相当)が配線層5aを介して入出力
端子Tと接続され、これら接続点がMOSFETと接続
され、そして、エミッタ(拡散層3bに相当)およびベ
ース(基板に相当)が配線層5bを介して接地ラインに
接続された構成となっている。
すように、保護素子としてアクティブ領域に寄生ラテラ
ル・バイポーラトランジスタQ1が形成されていること
と等価な回路である。ただし、これは上述したようにM
OSFETの寄生素子としてではなく、上層の配線層と
のコンタクトホールを通した拡散層の形成により実現し
たものである。このバイポーラトランジスタQ1のコレ
クタ(拡散層3aに相当)が配線層5aを介して入出力
端子Tと接続され、これら接続点がMOSFETと接続
され、そして、エミッタ(拡散層3bに相当)およびベ
ース(基板に相当)が配線層5bを介して接地ラインに
接続された構成となっている。
【0018】以上説明したように、本実施例によれば、
素子分離領域1とp型のアクティブ領域2とを基板表面
に複数有し、アクティブ領域2に形成されたMOSFE
Tを備えた半導体集積回路の保護回路において、一のア
クティブ領域2に形成されたn型の拡散層3a、3bを
有し、拡散層3aを配線層5aを介して入出力端子に接
続し、拡散層3bを配線層5bを介してを接地ライン
(電源電位ライン)に接続して保護素子を構成したの
で、SD構造のMOSFETを使用した場合と同等のE
SD耐圧を有する保護素子が、LDD構造やポケット構
造のMOSFETあるいは他のバイポーラトランジスタ
等と同一基板上にかつプロセス工程数やコストの増加を
伴うことなく実現できる。また、MOSFETを保護素
子に用いた場合の薄いゲート酸化膜の絶縁膜破壊による
故障がなくなる等の利点がある。
素子分離領域1とp型のアクティブ領域2とを基板表面
に複数有し、アクティブ領域2に形成されたMOSFE
Tを備えた半導体集積回路の保護回路において、一のア
クティブ領域2に形成されたn型の拡散層3a、3bを
有し、拡散層3aを配線層5aを介して入出力端子に接
続し、拡散層3bを配線層5bを介してを接地ライン
(電源電位ライン)に接続して保護素子を構成したの
で、SD構造のMOSFETを使用した場合と同等のE
SD耐圧を有する保護素子が、LDD構造やポケット構
造のMOSFETあるいは他のバイポーラトランジスタ
等と同一基板上にかつプロセス工程数やコストの増加を
伴うことなく実現できる。また、MOSFETを保護素
子に用いた場合の薄いゲート酸化膜の絶縁膜破壊による
故障がなくなる等の利点がある。
【0019】図3は、本発明に係る半導体集積回路の保
護回路の第2の実施例を示す平面図である。本実施例が
上述した第1の実施例と異なる点は、コンタクト6a,
6bおよび拡散層3a,3bを直線に延びかつ平行に位
置するようなパターンにレイアウトしたことにある。こ
のような構成にすることにより、平行なパターン間で均
一な電流が流れ、電流の集中を防止できる。その結果、
ESD耐圧が向上するという利点がある。
護回路の第2の実施例を示す平面図である。本実施例が
上述した第1の実施例と異なる点は、コンタクト6a,
6bおよび拡散層3a,3bを直線に延びかつ平行に位
置するようなパターンにレイアウトしたことにある。こ
のような構成にすることにより、平行なパターン間で均
一な電流が流れ、電流の集中を防止できる。その結果、
ESD耐圧が向上するという利点がある。
【0020】図4は、本発明に係る半導体集積回路の保
護回路の第3の実施例を示す平面図である。本実施例で
は、保護素子を形成するアクティブ領域2に対する上層
の配線層との間のコンタクト、すなわち拡散層3a,3
bとのコンタクト6a,6bを円またはその中央を抜い
た同心円状のレイアウトパターンとしている。
護回路の第3の実施例を示す平面図である。本実施例で
は、保護素子を形成するアクティブ領域2に対する上層
の配線層との間のコンタクト、すなわち拡散層3a,3
bとのコンタクト6a,6bを円またはその中央を抜い
た同心円状のレイアウトパターンとしている。
【0021】このような構成にすることにより、電流を
放射状に流すことができることから、電流の一部分での
集中を防止でき、ESD耐圧を向上できる。またこの場
合、内側の拡散層(図4の場合、3a)を配線層5aを
介して入出力端子側に接続することにより、入出力端子
における静電容量を低減することができる。
放射状に流すことができることから、電流の一部分での
集中を防止でき、ESD耐圧を向上できる。またこの場
合、内側の拡散層(図4の場合、3a)を配線層5aを
介して入出力端子側に接続することにより、入出力端子
における静電容量を低減することができる。
【0022】なお、レイアウトパターンとしては、円状
のものの他に、多角形の図形によって円を近似したレイ
アウトパターンであってもよく、この場合も上述した効
果と同様の効果を得ることができる。
のものの他に、多角形の図形によって円を近似したレイ
アウトパターンであってもよく、この場合も上述した効
果と同様の効果を得ることができる。
【0023】図5(A)は、本発明に係る半導体集積回
路の保護回路の第4の実施例を示す平面図、図5(B)
は図5(A)の断面図である。本実施例では、入出力端
子側の配線層5aを電源側の配線層5bよりも下層と
し、かつこれをそれぞれの拡散層で挟まれたアクティブ
領域2上に延長して寄生MOSFETの構造としてい
る。
路の保護回路の第4の実施例を示す平面図、図5(B)
は図5(A)の断面図である。本実施例では、入出力端
子側の配線層5aを電源側の配線層5bよりも下層と
し、かつこれをそれぞれの拡散層で挟まれたアクティブ
領域2上に延長して寄生MOSFETの構造としてい
る。
【0024】本実施例によれば、保護素子の寄生バイポ
ーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ESD耐圧の向上
を図ることができる。
ーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ESD耐圧の向上
を図ることができる。
【0025】図6は、本発明に係る半導体集積回路の保
護回路の第5の実施例を示す平面図である。本実施例
は、構成上は図3に示す第2の実施例の構成と同様であ
るが、端子側の拡散層3aと電源側拡散層3bとが接続
しないようにするための、拡散層の形成方法が第2の実
施例とは異なる。すなわち、たとえば図示しないMOS
FETのS/D拡散層の形成時と同時に、保護素子を形
成するアクティブ領域2の一部に拡散層7a,7bを形
成しておくものである。
護回路の第5の実施例を示す平面図である。本実施例
は、構成上は図3に示す第2の実施例の構成と同様であ
るが、端子側の拡散層3aと電源側拡散層3bとが接続
しないようにするための、拡散層の形成方法が第2の実
施例とは異なる。すなわち、たとえば図示しないMOS
FETのS/D拡散層の形成時と同時に、保護素子を形
成するアクティブ領域2の一部に拡散層7a,7bを形
成しておくものである。
【0026】本実施例においても、上述した第2の実施
例の効果と同様の効果を得ることができる。なお、ここ
では第2の実施例の場合を例に説明したが、上述した他
の実施例に対しても本第5の実施例が適用できることは
いうまでもない。
例の効果と同様の効果を得ることができる。なお、ここ
では第2の実施例の場合を例に説明したが、上述した他
の実施例に対しても本第5の実施例が適用できることは
いうまでもない。
【0027】
【発明の効果】以上説明したように、本発明の保護回路
によれば、SD構造のMOSFETを使用した場合と同
等のESD耐圧を有する保護素子が、LDD構造やポケ
ット構造のMOSFET等と同一基板上にかつプロセス
工程数やコストの増加を伴うことなく実現できる。すな
わち、LDD構造やポケット構造のMOSFETを使用
したとしても、プロセス工程数やコストを増加させずに
SD構造のMOSFETを使用した保護素子なみのES
D耐圧を保持するとができる。また、MOSFETを保
護素子に用いた場合の薄いゲート酸化膜の絶縁膜破壊に
よる故障がなくなる。
によれば、SD構造のMOSFETを使用した場合と同
等のESD耐圧を有する保護素子が、LDD構造やポケ
ット構造のMOSFET等と同一基板上にかつプロセス
工程数やコストの増加を伴うことなく実現できる。すな
わち、LDD構造やポケット構造のMOSFETを使用
したとしても、プロセス工程数やコストを増加させずに
SD構造のMOSFETを使用した保護素子なみのES
D耐圧を保持するとができる。また、MOSFETを保
護素子に用いた場合の薄いゲート酸化膜の絶縁膜破壊に
よる故障がなくなる。
【図面の簡単な説明】
【図1】本発明に係る半導体集積回路の保護回路の第1
の実施例を示す図で、(A)は平面図、(B)は断面図
である。
の実施例を示す図で、(A)は平面図、(B)は断面図
である。
【図2】図1の保護回路の等価回路を示す図である。
【図3】本発明に係る半導体集積回路の保護回路の第2
の実施例を示す断面図である。
の実施例を示す断面図である。
【図4】本発明に係る半導体集積回路の保護回路の第3
の実施例を示す平面図である。
の実施例を示す平面図である。
【図5】本発明に係る半導体集積回路の保護回路の第4
の実施例を示す図で、(A)は平面図、(B)は断面図
である。
の実施例を示す図で、(A)は平面図、(B)は断面図
である。
【図6】本発明に係る半導体集積回路の保護回路の第5
の実施例を示す平面図である。
の実施例を示す平面図である。
【図7】従来の保護回路の等価回路を示す図である。
1…素子分離領域 2…アクティブ領域 3a,3b、7a,7b…拡散層 4…層間絶縁膜 5a,5b…配線層 6a,6b…コンタクト Q1…バイポーラトランジスタ T…入出力端子
Claims (5)
- 【請求項1】 第1の導電型のアクティブ領域を基板表
面に複数有し、アクティブ領域に形成されたMOSFE
Tを備えた半導体集積回路の保護回路であって、 上記アクティブ領域に形成された第2の導電型の第1の
拡散層および第2の拡散層を有し、第1の拡散層が上記
MOSFETと外部との接続部に接続され、第2の拡散
層が電源電位に接続された保護素子からなる半導体集積
回路の保護回路。 - 【請求項2】 上記第1の拡散層および第2の拡散層に
対する上層の配線層との間の2つのコンタクトが同一方
向に延在する形状のレイアウトパターンである請求項1
記載の半導体集積回路の保護回路。 - 【請求項3】 上記第1の拡散層および第2の拡散層に
対する上層の配線層との間の2つのコンタクトが円また
はその中央部を抜いた同心円状のレイアウトパターンで
ある請求項1記載の半導体集積回路の保護回路。 - 【請求項4】 多角形の図形によって円を近似したレイ
アウトパターンである請求項3記載の半導体集積回路の
保護回路。 - 【請求項5】 端子側拡散層と電源側拡散層とで挟まれ
たアクティブ領域上に、端子側拡散層と同電位の配線層
が形成された寄生MOSFET構造を有する請求項1、
2、3または4記載の半導体集積回路の保護回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16947694A JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16947694A JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0837299A true JPH0837299A (ja) | 1996-02-06 |
Family
ID=15887265
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16947694A Pending JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0837299A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR19990057367A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 정전기 방지소자를 구비하는 반도체소자 |
KR100329613B1 (ko) * | 1998-06-29 | 2002-09-04 | 주식회사 하이닉스반도체 | 정전기보호소자를구비하는반도체소자 |
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JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
-
1994
- 1994-07-21 JP JP16947694A patent/JPH0837299A/ja active Pending
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