JPH0837299A - 半導体集積回路の保護回路 - Google Patents
半導体集積回路の保護回路Info
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- JPH0837299A JPH0837299A JP16947694A JP16947694A JPH0837299A JP H0837299 A JPH0837299 A JP H0837299A JP 16947694 A JP16947694 A JP 16947694A JP 16947694 A JP16947694 A JP 16947694A JP H0837299 A JPH0837299 A JP H0837299A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ＬＤＤ構造やポケット構造のＭＯＳＦＥＴを使
用したとしても、プロセス工程数やコストを増加させず
にＳＤ構造のＭＯＳＦＥＴを使用した保護素子なみのＥ
ＳＤ耐圧を保持し得る半導体集積回路の保護回路を実現
する。 【構成】素子分離領域１とｐ型のアクティブ領域２とを
基板表面に複数有し、アクティブ領域２に形成されたＭ
ＯＳＦＥＴを備えた半導体集積回路の保護回路におい
て、一のアクティブ領域２に形成されたｎ型の拡散層３
ａ，３ｂを有し、拡散層３ａを配線層５ａを介して入出
力端子に接続し、拡散層３ｂを配線層５ｂを介して接地
ラインに接続し、バイポーラトランジスタと等価な保護
素子を構成する。
用したとしても、プロセス工程数やコストを増加させず
にＳＤ構造のＭＯＳＦＥＴを使用した保護素子なみのＥ
ＳＤ耐圧を保持し得る半導体集積回路の保護回路を実現
する。 【構成】素子分離領域１とｐ型のアクティブ領域２とを
基板表面に複数有し、アクティブ領域２に形成されたＭ
ＯＳＦＥＴを備えた半導体集積回路の保護回路におい
て、一のアクティブ領域２に形成されたｎ型の拡散層３
ａ，３ｂを有し、拡散層３ａを配線層５ａを介して入出
力端子に接続し、拡散層３ｂを配線層５ｂを介して接地
ラインに接続し、バイポーラトランジスタと等価な保護
素子を構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴを備えた
半導体集積回路の保護回路に関するものである。
半導体集積回路の保護回路に関するものである。
【０００２】
【従来の技術】厚い酸化膜からなる素子分離領域と厚い
酸化膜のないアクティブ領域とを基板表面に有する半導
体集積回路において用いられる入、出力端子のＥＳＤ
（Electro-Static-Dischage)の保護回路としては、たと
えば図７に示すように、ＭＯＳＦＥＴ（特に、ＮＭＯＳ
ＦＥＴ）のドレイン（Ｄ）を入出力端子Ｔ側に接続し、
ソース（Ｓ）およびゲート（Ｇ）を基準電源ラインであ
る接地ラインに接続したものが有効である。
酸化膜のないアクティブ領域とを基板表面に有する半導
体集積回路において用いられる入、出力端子のＥＳＤ
（Electro-Static-Dischage)の保護回路としては、たと
えば図７に示すように、ＭＯＳＦＥＴ（特に、ＮＭＯＳ
ＦＥＴ）のドレイン（Ｄ）を入出力端子Ｔ側に接続し、
ソース（Ｓ）およびゲート（Ｇ）を基準電源ラインであ
る接地ラインに接続したものが有効である。
【０００３】
【発明が解決しようとする課題】しかし、素子の微細化
に伴ってＭＯＳＦＥＴがＬＤＤ(Lightly Doped Drain)
構造やポケット構造となると、シングルドレイン（Ｓ
Ｄ）構造のものに対してＥＳＤ耐圧が著しく低下するこ
とが一般に知られており、これを改善する方法が求めら
れている。
に伴ってＭＯＳＦＥＴがＬＤＤ(Lightly Doped Drain)
構造やポケット構造となると、シングルドレイン（Ｓ
Ｄ）構造のものに対してＥＳＤ耐圧が著しく低下するこ
とが一般に知られており、これを改善する方法が求めら
れている。
【０００４】保護素子はゲート長が長くても良く、これ
のみＳＤ構造とし内部回路にはＬＤＤ構造等のＭＯＳＦ
ＥＴを用いることも行われるが、この場合トランジスタ
を同一基板上で作り分けるためにプロセス工程数やコス
トの増加を招いていた。以上のように、プロセス工程数
やコストを増加させることのなく優れたＥＳＤ耐圧を有
する保護素子が、特にＬＤＤ構造等のＭＯＳＦＥＴとの
共存において必要とされている。
のみＳＤ構造とし内部回路にはＬＤＤ構造等のＭＯＳＦ
ＥＴを用いることも行われるが、この場合トランジスタ
を同一基板上で作り分けるためにプロセス工程数やコス
トの増加を招いていた。以上のように、プロセス工程数
やコストを増加させることのなく優れたＥＳＤ耐圧を有
する保護素子が、特にＬＤＤ構造等のＭＯＳＦＥＴとの
共存において必要とされている。
【０００５】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、ＬＤＤ構造やポケット構造のＭ
ＯＳＦＥＴを使用したとしても、プロセス工程数やコス
トを増加させずにＳＤ構造のＭＯＳＦＥＴを使用した保
護素子なみのＥＳＤ耐圧を保持し得る半導体集積回路の
保護回路を提供することにある。
のであり、その目的は、ＬＤＤ構造やポケット構造のＭ
ＯＳＦＥＴを使用したとしても、プロセス工程数やコス
トを増加させずにＳＤ構造のＭＯＳＦＥＴを使用した保
護素子なみのＥＳＤ耐圧を保持し得る半導体集積回路の
保護回路を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、本発明の第１の導電型のアクティブ領域を基板表面
に複数有し、アクティブ領域に形成されたＭＯＳＦＥＴ
を備えた半導体集積回路の保護回路は、上記アクティブ
領域に形成された第２の導電型の第１の拡散層および第
２の拡散層を有し、第１の拡散層が上記ＭＯＳＦＥＴと
外部との接続部に接続され、第２の拡散層が電源電位に
接続された保護素子からなる。
め、本発明の第１の導電型のアクティブ領域を基板表面
に複数有し、アクティブ領域に形成されたＭＯＳＦＥＴ
を備えた半導体集積回路の保護回路は、上記アクティブ
領域に形成された第２の導電型の第１の拡散層および第
２の拡散層を有し、第１の拡散層が上記ＭＯＳＦＥＴと
外部との接続部に接続され、第２の拡散層が電源電位に
接続された保護素子からなる。
【０００７】また、本発明の保護回路では、上記第１の
拡散層および第２の拡散層に対する上層の配線層との間
の２つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターンに形成される。
この場合、真円でなく、多角形の図形によって円を近似
したレイアウトパターンであってもよい。
拡散層および第２の拡散層に対する上層の配線層との間
の２つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターンに形成される。
この場合、真円でなく、多角形の図形によって円を近似
したレイアウトパターンであってもよい。
【０００８】また、本発明の保護回路では、端子側拡散
層と電源側拡散層とで挟まれたアクティブ領域上に、端
子側拡散層と同電位の配線層が形成された寄生ＭＯＳＦ
ＥＴ構造を有する。
層と電源側拡散層とで挟まれたアクティブ領域上に、端
子側拡散層と同電位の配線層が形成された寄生ＭＯＳＦ
ＥＴ構造を有する。
【０００９】
【作用】本発明の保護回路によれば、保護素子として一
のアクティブ領域に、寄生ラテラル・バイポーラトラン
ジスタが形成されていることと等価となる。これによ
り、ＬＤＤ構造やポケット構造のＭＯＳＦＥＴにおいて
も、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同等のＥ
ＳＤ耐圧が実現される。また、これはＭＯＳＦＥＴの寄
生素子としてではなく、たとえば上層の配線層とのコン
タクトホールを通した拡散層の形成により実現される。
のアクティブ領域に、寄生ラテラル・バイポーラトラン
ジスタが形成されていることと等価となる。これによ
り、ＬＤＤ構造やポケット構造のＭＯＳＦＥＴにおいて
も、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同等のＥ
ＳＤ耐圧が実現される。また、これはＭＯＳＦＥＴの寄
生素子としてではなく、たとえば上層の配線層とのコン
タクトホールを通した拡散層の形成により実現される。
【００１０】また、本発明の保護回路によれば、第１の
拡散層および第２の拡散層に対する上層の配線層との間
の２つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターン等に形成される
ことから、電流の一部分への集中が緩和される。
拡散層および第２の拡散層に対する上層の配線層との間
の２つのコンタクトが同一方向に延在する形状のレイア
ウトパターンに形成され、あるいは円またはその中央部
を抜いた同心円状のレイアウトパターン等に形成される
ことから、電流の一部分への集中が緩和される。
【００１１】また、本発明の保護回路によれば、寄生Ｍ
ＯＳＦＥＴ構造を有する回路では、保護素子の寄生バイ
ポーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ＥＳＤ耐圧が向上
する。
ＯＳＦＥＴ構造を有する回路では、保護素子の寄生バイ
ポーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ＥＳＤ耐圧が向上
する。
【００１２】
【実施例】図１は、本発明に係る半導体集積回路の保護
回路の第１の実施例を示す図であって、同図（Ａ）その
平面図、（Ｂ）は断面図である。図２において、１は素
子分離領域、２はアクティブ領域、３ａ，３ｂは拡散
層、４は酸化膜等からなる層間絶縁膜、５ａ，５ｂは上
層の配線層、６ａ，６ｂは上層の配線層５ａ，５ｂとの
コンタクトをそれぞれ示している。
回路の第１の実施例を示す図であって、同図（Ａ）その
平面図、（Ｂ）は断面図である。図２において、１は素
子分離領域、２はアクティブ領域、３ａ，３ｂは拡散
層、４は酸化膜等からなる層間絶縁膜、５ａ，５ｂは上
層の配線層、６ａ，６ｂは上層の配線層５ａ，５ｂとの
コンタクトをそれぞれ示している。
【００１３】素子分離領域１は、厚い酸化膜（フィール
ド酸化膜）により構成され、保護素子が形成されるアク
ティブ領域２、および他のＭＯＳＦＥＴが形成される図
示しないアクティブ領域等とを分離している。
ド酸化膜）により構成され、保護素子が形成されるアク
ティブ領域２、および他のＭＯＳＦＥＴが形成される図
示しないアクティブ領域等とを分離している。
【００１４】保護素子が形成されるアクティブ領域２
は、その導電型はたとえばｐ型であり、このｐ型のアク
ティブ領域２内に、アクティブ領域２とは導電型が異な
るｎ型の拡散層３ａ，３ｂが所定間隔をおいて形成され
ている。これら拡散層３ａ，３ｂの形成は、たとえば、
層間絶縁膜４にコンタクトホールを開口後これを通して
不純物イオン注入等により不純物を半導体基板に導入し
て行われる。
は、その導電型はたとえばｐ型であり、このｐ型のアク
ティブ領域２内に、アクティブ領域２とは導電型が異な
るｎ型の拡散層３ａ，３ｂが所定間隔をおいて形成され
ている。これら拡散層３ａ，３ｂの形成は、たとえば、
層間絶縁膜４にコンタクトホールを開口後これを通して
不純物イオン注入等により不純物を半導体基板に導入し
て行われる。
【００１５】このように、コンタクト部の拡散層３ａ，
３ｂは、コンタクトの補償インプラによって形成できる
ことから、これによる工程数やコストの増加はない。ま
た、通常のソース／ドレイン（Ｓ／Ｄ）インプラと同等
以上のエネルギーおよび注入量で注入するため、Ｓ／Ｄ
拡散層と同等以上の深い接合および不純物濃度の拡散層
が得られ、ＥＳＤ耐圧はＳＤ構造のものと同等のものと
なる。また、同時に保護素子としてＭＯＳＦＥＴを使用
した場合の薄いゲート酸化膜の絶縁破壊による故障もな
くなる。
３ｂは、コンタクトの補償インプラによって形成できる
ことから、これによる工程数やコストの増加はない。ま
た、通常のソース／ドレイン（Ｓ／Ｄ）インプラと同等
以上のエネルギーおよび注入量で注入するため、Ｓ／Ｄ
拡散層と同等以上の深い接合および不純物濃度の拡散層
が得られ、ＥＳＤ耐圧はＳＤ構造のものと同等のものと
なる。また、同時に保護素子としてＭＯＳＦＥＴを使用
した場合の薄いゲート酸化膜の絶縁破壊による故障もな
くなる。
【００１６】配線層５ａは、コンタクト６ａを介して拡
散層３ａと接続されているとともに、図示しない入出力
端子と接続されている。配線層５ｂは、コンタクト６ｂ
を介して拡散層３ｂと接続されているとともに、図示し
ない基準電源ラインである接地ラインに接続されてい
る。
散層３ａと接続されているとともに、図示しない入出力
端子と接続されている。配線層５ｂは、コンタクト６ｂ
を介して拡散層３ｂと接続されているとともに、図示し
ない基準電源ラインである接地ラインに接続されてい
る。
【００１７】以上の構成を有する保護回路は、図２に示
すように、保護素子としてアクティブ領域に寄生ラテラ
ル・バイポーラトランジスタＱ１が形成されていること
と等価な回路である。ただし、これは上述したようにＭ
ＯＳＦＥＴの寄生素子としてではなく、上層の配線層と
のコンタクトホールを通した拡散層の形成により実現し
たものである。このバイポーラトランジスタＱ１のコレ
クタ（拡散層３ａに相当）が配線層５ａを介して入出力
端子Ｔと接続され、これら接続点がＭＯＳＦＥＴと接続
され、そして、エミッタ（拡散層３ｂに相当）およびベ
ース（基板に相当）が配線層５ｂを介して接地ラインに
接続された構成となっている。
すように、保護素子としてアクティブ領域に寄生ラテラ
ル・バイポーラトランジスタＱ１が形成されていること
と等価な回路である。ただし、これは上述したようにＭ
ＯＳＦＥＴの寄生素子としてではなく、上層の配線層と
のコンタクトホールを通した拡散層の形成により実現し
たものである。このバイポーラトランジスタＱ１のコレ
クタ（拡散層３ａに相当）が配線層５ａを介して入出力
端子Ｔと接続され、これら接続点がＭＯＳＦＥＴと接続
され、そして、エミッタ（拡散層３ｂに相当）およびベ
ース（基板に相当）が配線層５ｂを介して接地ラインに
接続された構成となっている。
【００１８】以上説明したように、本実施例によれば、
素子分離領域１とｐ型のアクティブ領域２とを基板表面
に複数有し、アクティブ領域２に形成されたＭＯＳＦＥ
Ｔを備えた半導体集積回路の保護回路において、一のア
クティブ領域２に形成されたｎ型の拡散層３ａ、３ｂを
有し、拡散層３ａを配線層５ａを介して入出力端子に接
続し、拡散層３ｂを配線層５ｂを介してを接地ライン
（電源電位ライン）に接続して保護素子を構成したの
で、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同等のＥ
ＳＤ耐圧を有する保護素子が、ＬＤＤ構造やポケット構
造のＭＯＳＦＥＴあるいは他のバイポーラトランジスタ
等と同一基板上にかつプロセス工程数やコストの増加を
伴うことなく実現できる。また、ＭＯＳＦＥＴを保護素
子に用いた場合の薄いゲート酸化膜の絶縁膜破壊による
故障がなくなる等の利点がある。
素子分離領域１とｐ型のアクティブ領域２とを基板表面
に複数有し、アクティブ領域２に形成されたＭＯＳＦＥ
Ｔを備えた半導体集積回路の保護回路において、一のア
クティブ領域２に形成されたｎ型の拡散層３ａ、３ｂを
有し、拡散層３ａを配線層５ａを介して入出力端子に接
続し、拡散層３ｂを配線層５ｂを介してを接地ライン
（電源電位ライン）に接続して保護素子を構成したの
で、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同等のＥ
ＳＤ耐圧を有する保護素子が、ＬＤＤ構造やポケット構
造のＭＯＳＦＥＴあるいは他のバイポーラトランジスタ
等と同一基板上にかつプロセス工程数やコストの増加を
伴うことなく実現できる。また、ＭＯＳＦＥＴを保護素
子に用いた場合の薄いゲート酸化膜の絶縁膜破壊による
故障がなくなる等の利点がある。
【００１９】図３は、本発明に係る半導体集積回路の保
護回路の第２の実施例を示す平面図である。本実施例が
上述した第１の実施例と異なる点は、コンタクト６ａ，
６ｂおよび拡散層３ａ，３ｂを直線に延びかつ平行に位
置するようなパターンにレイアウトしたことにある。こ
のような構成にすることにより、平行なパターン間で均
一な電流が流れ、電流の集中を防止できる。その結果、
ＥＳＤ耐圧が向上するという利点がある。
護回路の第２の実施例を示す平面図である。本実施例が
上述した第１の実施例と異なる点は、コンタクト６ａ，
６ｂおよび拡散層３ａ，３ｂを直線に延びかつ平行に位
置するようなパターンにレイアウトしたことにある。こ
のような構成にすることにより、平行なパターン間で均
一な電流が流れ、電流の集中を防止できる。その結果、
ＥＳＤ耐圧が向上するという利点がある。
【００２０】図４は、本発明に係る半導体集積回路の保
護回路の第３の実施例を示す平面図である。本実施例で
は、保護素子を形成するアクティブ領域２に対する上層
の配線層との間のコンタクト、すなわち拡散層３ａ，３
ｂとのコンタクト６ａ，６ｂを円またはその中央を抜い
た同心円状のレイアウトパターンとしている。
護回路の第３の実施例を示す平面図である。本実施例で
は、保護素子を形成するアクティブ領域２に対する上層
の配線層との間のコンタクト、すなわち拡散層３ａ，３
ｂとのコンタクト６ａ，６ｂを円またはその中央を抜い
た同心円状のレイアウトパターンとしている。
【００２１】このような構成にすることにより、電流を
放射状に流すことができることから、電流の一部分での
集中を防止でき、ＥＳＤ耐圧を向上できる。またこの場
合、内側の拡散層（図４の場合、３ａ）を配線層５ａを
介して入出力端子側に接続することにより、入出力端子
における静電容量を低減することができる。
放射状に流すことができることから、電流の一部分での
集中を防止でき、ＥＳＤ耐圧を向上できる。またこの場
合、内側の拡散層（図４の場合、３ａ）を配線層５ａを
介して入出力端子側に接続することにより、入出力端子
における静電容量を低減することができる。
【００２２】なお、レイアウトパターンとしては、円状
のものの他に、多角形の図形によって円を近似したレイ
アウトパターンであってもよく、この場合も上述した効
果と同様の効果を得ることができる。
のものの他に、多角形の図形によって円を近似したレイ
アウトパターンであってもよく、この場合も上述した効
果と同様の効果を得ることができる。
【００２３】図５（Ａ）は、本発明に係る半導体集積回
路の保護回路の第４の実施例を示す平面図、図５（Ｂ）
は図５（Ａ）の断面図である。本実施例では、入出力端
子側の配線層５ａを電源側の配線層５ｂよりも下層と
し、かつこれをそれぞれの拡散層で挟まれたアクティブ
領域２上に延長して寄生ＭＯＳＦＥＴの構造としてい
る。
路の保護回路の第４の実施例を示す平面図、図５（Ｂ）
は図５（Ａ）の断面図である。本実施例では、入出力端
子側の配線層５ａを電源側の配線層５ｂよりも下層と
し、かつこれをそれぞれの拡散層で挟まれたアクティブ
領域２上に延長して寄生ＭＯＳＦＥＴの構造としてい
る。
【００２４】本実施例によれば、保護素子の寄生バイポ
ーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ＥＳＤ耐圧の向上
を図ることができる。
ーラトランジスタが、より低い印加電圧でオンするた
め、内部回路に加わる電圧が下がり、ＥＳＤ耐圧の向上
を図ることができる。
【００２５】図６は、本発明に係る半導体集積回路の保
護回路の第５の実施例を示す平面図である。本実施例
は、構成上は図３に示す第２の実施例の構成と同様であ
るが、端子側の拡散層３ａと電源側拡散層３ｂとが接続
しないようにするための、拡散層の形成方法が第２の実
施例とは異なる。すなわち、たとえば図示しないＭＯＳ
ＦＥＴのＳ／Ｄ拡散層の形成時と同時に、保護素子を形
成するアクティブ領域２の一部に拡散層７ａ，７ｂを形
成しておくものである。
護回路の第５の実施例を示す平面図である。本実施例
は、構成上は図３に示す第２の実施例の構成と同様であ
るが、端子側の拡散層３ａと電源側拡散層３ｂとが接続
しないようにするための、拡散層の形成方法が第２の実
施例とは異なる。すなわち、たとえば図示しないＭＯＳ
ＦＥＴのＳ／Ｄ拡散層の形成時と同時に、保護素子を形
成するアクティブ領域２の一部に拡散層７ａ，７ｂを形
成しておくものである。
【００２６】本実施例においても、上述した第２の実施
例の効果と同様の効果を得ることができる。なお、ここ
では第２の実施例の場合を例に説明したが、上述した他
の実施例に対しても本第５の実施例が適用できることは
いうまでもない。
例の効果と同様の効果を得ることができる。なお、ここ
では第２の実施例の場合を例に説明したが、上述した他
の実施例に対しても本第５の実施例が適用できることは
いうまでもない。
【００２７】
【発明の効果】以上説明したように、本発明の保護回路
によれば、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同
等のＥＳＤ耐圧を有する保護素子が、ＬＤＤ構造やポケ
ット構造のＭＯＳＦＥＴ等と同一基板上にかつプロセス
工程数やコストの増加を伴うことなく実現できる。すな
わち、ＬＤＤ構造やポケット構造のＭＯＳＦＥＴを使用
したとしても、プロセス工程数やコストを増加させずに
ＳＤ構造のＭＯＳＦＥＴを使用した保護素子なみのＥＳ
Ｄ耐圧を保持するとができる。また、ＭＯＳＦＥＴを保
護素子に用いた場合の薄いゲート酸化膜の絶縁膜破壊に
よる故障がなくなる。
によれば、ＳＤ構造のＭＯＳＦＥＴを使用した場合と同
等のＥＳＤ耐圧を有する保護素子が、ＬＤＤ構造やポケ
ット構造のＭＯＳＦＥＴ等と同一基板上にかつプロセス
工程数やコストの増加を伴うことなく実現できる。すな
わち、ＬＤＤ構造やポケット構造のＭＯＳＦＥＴを使用
したとしても、プロセス工程数やコストを増加させずに
ＳＤ構造のＭＯＳＦＥＴを使用した保護素子なみのＥＳ
Ｄ耐圧を保持するとができる。また、ＭＯＳＦＥＴを保
護素子に用いた場合の薄いゲート酸化膜の絶縁膜破壊に
よる故障がなくなる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路の保護回路の第１
の実施例を示す図で、（Ａ）は平面図、（Ｂ）は断面図
である。
の実施例を示す図で、（Ａ）は平面図、（Ｂ）は断面図
である。
【図２】図１の保護回路の等価回路を示す図である。
【図３】本発明に係る半導体集積回路の保護回路の第２
の実施例を示す断面図である。
の実施例を示す断面図である。
【図４】本発明に係る半導体集積回路の保護回路の第３
の実施例を示す平面図である。
の実施例を示す平面図である。
【図５】本発明に係る半導体集積回路の保護回路の第４
の実施例を示す図で、（Ａ）は平面図、（Ｂ）は断面図
である。
の実施例を示す図で、（Ａ）は平面図、（Ｂ）は断面図
である。
【図６】本発明に係る半導体集積回路の保護回路の第５
の実施例を示す平面図である。
の実施例を示す平面図である。
【図７】従来の保護回路の等価回路を示す図である。
１…素子分離領域 ２…アクティブ領域 ３ａ，３ｂ、７ａ，７ｂ…拡散層 ４…層間絶縁膜 ５ａ，５ｂ…配線層 ６ａ，６ｂ…コンタクト Ｑ１…バイポーラトランジスタ Ｔ…入出力端子
Claims (5)
- 【請求項１】 第１の導電型のアクティブ領域を基板表
面に複数有し、アクティブ領域に形成されたＭＯＳＦＥ
Ｔを備えた半導体集積回路の保護回路であって、 上記アクティブ領域に形成された第２の導電型の第１の
拡散層および第２の拡散層を有し、第１の拡散層が上記
ＭＯＳＦＥＴと外部との接続部に接続され、第２の拡散
層が電源電位に接続された保護素子からなる半導体集積
回路の保護回路。 - 【請求項２】 上記第１の拡散層および第２の拡散層に
対する上層の配線層との間の２つのコンタクトが同一方
向に延在する形状のレイアウトパターンである請求項１
記載の半導体集積回路の保護回路。 - 【請求項３】 上記第１の拡散層および第２の拡散層に
対する上層の配線層との間の２つのコンタクトが円また
はその中央部を抜いた同心円状のレイアウトパターンで
ある請求項１記載の半導体集積回路の保護回路。 - 【請求項４】 多角形の図形によって円を近似したレイ
アウトパターンである請求項３記載の半導体集積回路の
保護回路。 - 【請求項５】 端子側拡散層と電源側拡散層とで挟まれ
たアクティブ領域上に、端子側拡散層と同電位の配線層
が形成された寄生ＭＯＳＦＥＴ構造を有する請求項１、
２、３または４記載の半導体集積回路の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16947694A JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16947694A JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0837299A true JPH0837299A (ja) | 1996-02-06 |
Family
ID=15887265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16947694A Pending JPH0837299A (ja) | 1994-07-21 | 1994-07-21 | 半導体集積回路の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0837299A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057367A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 정전기 방지소자를 구비하는 반도체소자 |
| KR100329613B1 (ko) * | 1998-06-29 | 2002-09-04 | 주식회사 하이닉스반도체 | 정전기보호소자를구비하는반도체소자 |
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
-
1994
- 1994-07-21 JP JP16947694A patent/JPH0837299A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990057367A (ko) * | 1997-12-29 | 1999-07-15 | 김영환 | 정전기 방지소자를 구비하는 반도체소자 |
| KR100329613B1 (ko) * | 1998-06-29 | 2002-09-04 | 주식회사 하이닉스반도체 | 정전기보호소자를구비하는반도체소자 |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| US6744100B2 (en) | 2001-07-13 | 2004-06-01 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US6946708B2 (en) | 2001-07-13 | 2005-09-20 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7242062B2 (en) | 2001-07-13 | 2007-07-10 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
| US7638848B2 (en) | 2001-07-13 | 2009-12-29 | Ricoh Company, Ltd. | Semiconductor apparatus with improved ESD withstanding voltage |
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