JPS6237822B2 - - Google Patents
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- JPS6237822B2 JPS6237822B2 JP53160597A JP16059778A JPS6237822B2 JP S6237822 B2 JPS6237822 B2 JP S6237822B2 JP 53160597 A JP53160597 A JP 53160597A JP 16059778 A JP16059778 A JP 16059778A JP S6237822 B2 JPS6237822 B2 JP S6237822B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Amplifiers (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Protection Of Static Devices (AREA)
Description
【発明の詳細な説明】
本発明は、MOS型半導体装置の保護回路詳し
くは該保護回路の保護手段に関する。
くは該保護回路の保護手段に関する。
MOS型、一般的に言えばMIS型半導体素子を
搭載した集積回路では、入出力部分に保護回路を
設けて静電気による内部回路の破壊特にゲート酸
化膜の破壊、ジヤンクシヨン破壊を回避するよう
にしている。ところがこの保護回路が一番最初に
外部から静電気等による異常電圧を受けてジヤン
クシヨン破壊し、信号回路を短絡してしまうよう
な事故がしばしば発生する。本発明はこの保護回
路の保護を行なおうとするものであり、特徴とす
る所は外部信号入力パツドを持つ第１の配線、一
端が該配線と接続し、他端が半導体装置の内部回
路素子のゲートに接続される信号線用の第１の拡
散層と、接地された第２の配線に接続され、該拡
散層の信号入力端附近の一部と対向して該部分お
よびゲート電極となる前記第１の配線の端部分と
共に電界効果トランジスタを構成する第２の拡散
層とからなる保護回路において、該第１の配線と
接続する部分の第１の拡散層の周囲に、該拡散層
と同じ導電型でありかつ不純物濃度の低い第３の
拡散層を形成してなる点にある。以下図面を参照
しながらこれを詳細に説明する。
搭載した集積回路では、入出力部分に保護回路を
設けて静電気による内部回路の破壊特にゲート酸
化膜の破壊、ジヤンクシヨン破壊を回避するよう
にしている。ところがこの保護回路が一番最初に
外部から静電気等による異常電圧を受けてジヤン
クシヨン破壊し、信号回路を短絡してしまうよう
な事故がしばしば発生する。本発明はこの保護回
路の保護を行なおうとするものであり、特徴とす
る所は外部信号入力パツドを持つ第１の配線、一
端が該配線と接続し、他端が半導体装置の内部回
路素子のゲートに接続される信号線用の第１の拡
散層と、接地された第２の配線に接続され、該拡
散層の信号入力端附近の一部と対向して該部分お
よびゲート電極となる前記第１の配線の端部分と
共に電界効果トランジスタを構成する第２の拡散
層とからなる保護回路において、該第１の配線と
接続する部分の第１の拡散層の周囲に、該拡散層
と同じ導電型でありかつ不純物濃度の低い第３の
拡散層を形成してなる点にある。以下図面を参照
しながらこれを詳細に説明する。
第１図はMOS型集積回路によく使用される保
護回路を示し、１はアルミニウム配線で、そのパ
ツド１ａ部に外部リード線が接続されて信号電圧
を受ける。２は配線１とコンタクト窓１ｂ部分で
接続されたn+層であり、これは信号線となつて
内部回路素子のゲートなどの入力端子に接続され
る。３はアルミニウム配線であり、電圧Vssを印
加されるアースラインである。４はn+型層であ
つてコンタクト窓３ａ部分で配線３に接続され
る。配線１は、n+層４とそれに対向するn+層２
の広幅部分２ａの該対向部を覆うように延びてお
り、これらの部分２ａ，４、および配線１の延長
部１ｃはｎチヤンネル電界効果トランジスタを構
成する。第２図ａはこのトランジスタＱの部分の
回路図、同図ｂは断面図を示す。R1，R2はコン
タクト部１ｂからドレイン領域となる広幅部分２
ａまでのn+層２の抵抗、R2は広幅部分２ａから
回路素子のゲートＧまでの抵抗であり、５はｐ型
シリコン基板、６は二酸化シリコンなどの絶縁層
である。このトランジスタＱは前述の保護回路を
構成し、外部から過電圧がパツド１ａに入ると該
過電圧はn+層２を通つて内部回路素子へ加わる
前にトランジスタＱを通つてアースライン３へ落
される。
護回路を示し、１はアルミニウム配線で、そのパ
ツド１ａ部に外部リード線が接続されて信号電圧
を受ける。２は配線１とコンタクト窓１ｂ部分で
接続されたn+層であり、これは信号線となつて
内部回路素子のゲートなどの入力端子に接続され
る。３はアルミニウム配線であり、電圧Vssを印
加されるアースラインである。４はn+型層であ
つてコンタクト窓３ａ部分で配線３に接続され
る。配線１は、n+層４とそれに対向するn+層２
の広幅部分２ａの該対向部を覆うように延びてお
り、これらの部分２ａ，４、および配線１の延長
部１ｃはｎチヤンネル電界効果トランジスタを構
成する。第２図ａはこのトランジスタＱの部分の
回路図、同図ｂは断面図を示す。R1，R2はコン
タクト部１ｂからドレイン領域となる広幅部分２
ａまでのn+層２の抵抗、R2は広幅部分２ａから
回路素子のゲートＧまでの抵抗であり、５はｐ型
シリコン基板、６は二酸化シリコンなどの絶縁層
である。このトランジスタＱは前述の保護回路を
構成し、外部から過電圧がパツド１ａに入ると該
過電圧はn+層２を通つて内部回路素子へ加わる
前にトランジスタＱを通つてアースライン３へ落
される。
なおこのトランジスタＱはFETではあるが
FETとしての動作は余り著しくない。例えばそ
のゲート１ｃを端子１ａに接続する代りに配線３
に接続しても効果は同じである。配線３はアース
ラインであるからゲート１ｃを配線３に接続した
のではトランジスタＱはオンしないはずであるか
ら過電圧をアースへ落すのはFETによるもので
はないと言える。このFETは第２図ｂから明ら
かなようにn+pn+ラテラルバイポーラトランジス
タを形成しており、領域４または２ａがエミツタ
またはコレクタ、領域５がベースと考えられる。
そして過電圧が領域２ａに加わると、このトラン
ジスタはpn接合ダイオードの２個逆直列回路で
表わされるからその一方の逆バイアスされるダイ
オードがブレークダウンし（他方のダイオードは
当然順バイアスとなる）、領域２ａ，４間に電流
が流れる。即ち該過電圧はアースへ落される。こ
の保護回路の過電圧吸収メカニズムは、このバイ
ポーラトランジスタの働きによる所が大きい。
FETとしての動作は余り著しくない。例えばそ
のゲート１ｃを端子１ａに接続する代りに配線３
に接続しても効果は同じである。配線３はアース
ラインであるからゲート１ｃを配線３に接続した
のではトランジスタＱはオンしないはずであるか
ら過電圧をアースへ落すのはFETによるもので
はないと言える。このFETは第２図ｂから明ら
かなようにn+pn+ラテラルバイポーラトランジス
タを形成しており、領域４または２ａがエミツタ
またはコレクタ、領域５がベースと考えられる。
そして過電圧が領域２ａに加わると、このトラン
ジスタはpn接合ダイオードの２個逆直列回路で
表わされるからその一方の逆バイアスされるダイ
オードがブレークダウンし（他方のダイオードは
当然順バイアスとなる）、領域２ａ，４間に電流
が流れる。即ち該過電圧はアースへ落される。こ
の保護回路の過電圧吸収メカニズムは、このバイ
ポーラトランジスタの働きによる所が大きい。
いずれにしてもトランジスタＱで異常電圧をア
ースへ落すことができれば内部回路は保護され、
本集積回路に不都合は生じない。しかしながらこ
の保護回路では過電圧が入ると、信号線となる
n+層２とアルミニウム配線１との接続部即ちコ
ンタクト窓１ｂ附近のpn接合（基板ｐとn+層２
との接合）がブレークダウンし、そのとき流れる
電流による発熱でジヤンクシヨンが破壊され（ア
ルミニウムがシリコン中に溶込んだりして）て短
絡状態となつてしまう事故がしばしば発生する。
本発明はこれを改善しようとするものである。
ースへ落すことができれば内部回路は保護され、
本集積回路に不都合は生じない。しかしながらこ
の保護回路では過電圧が入ると、信号線となる
n+層２とアルミニウム配線１との接続部即ちコ
ンタクト窓１ｂ附近のpn接合（基板ｐとn+層２
との接合）がブレークダウンし、そのとき流れる
電流による発熱でジヤンクシヨンが破壊され（ア
ルミニウムがシリコン中に溶込んだりして）て短
絡状態となつてしまう事故がしばしば発生する。
本発明はこれを改善しようとするものである。
コンタクト窓１ｂ附近のジヤンクシヨン破壊を
防止するには、該部分の耐圧を高めてやればよ
い。これには第３図のようにするのが有効であ
る。即ちn+層２の配線１との接続部分の周囲に
n-層８を設けてやる。このようにすれば、接合
部に生じる強電界は緩和され、ブレークダウンを
回避できる。７はPSG（リンシリケートガラス）
層である。このようなコンタクト部分を作る工程
の一例を第４図に示す。この図の左側部分Ａはコ
ンタクト窓１ｂ附近を、右側部分Ｂは内部回路素
子の１つであるMOS FET部分を示す。同図ａに
示すように基板５にフイールド酸化膜６を形成
し、ソース、ドレイン窓開きを行なつてその窓部
にゲート酸化膜６ａを作り、次いでポリシリコン
を成長させかつパターニングしてトランジスタ部
Ｂのゲート酸化膜上にゲート電極１１を作る。こ
の状態でリン（Ｐ）などのｎ型不純物をイオン注
入しn-型層８，１２を作る。数値例を挙げると
フイールド酸化膜６の厚みは約１μｍ，ゲート酸
化膜６ａの厚みは500〜1000Å，n-型層８，１２
の不純物濃度は１×1012〜１×1013個／cm2であ
る。次に同図ｂに示すようにレジストを塗布し、
これをパターニングしてレジスト膜１３を作り、
これをマスクとして軽くエツチングしてゲート酸
化膜に図示の如く窓開きし、その後レジスト膜を
除去し、同図ｃに示すようにPSGを被着しかつ熱
処理してn-型層８の中央部およびn-型層１２を
n+型層にする。n-型層８の中央部のn+型層は前
述のn+層２に相当し、この後はPSG膜１４に電極
窓開きを行ないアルミニウム配線を行なう。
防止するには、該部分の耐圧を高めてやればよ
い。これには第３図のようにするのが有効であ
る。即ちn+層２の配線１との接続部分の周囲に
n-層８を設けてやる。このようにすれば、接合
部に生じる強電界は緩和され、ブレークダウンを
回避できる。７はPSG（リンシリケートガラス）
層である。このようなコンタクト部分を作る工程
の一例を第４図に示す。この図の左側部分Ａはコ
ンタクト窓１ｂ附近を、右側部分Ｂは内部回路素
子の１つであるMOS FET部分を示す。同図ａに
示すように基板５にフイールド酸化膜６を形成
し、ソース、ドレイン窓開きを行なつてその窓部
にゲート酸化膜６ａを作り、次いでポリシリコン
を成長させかつパターニングしてトランジスタ部
Ｂのゲート酸化膜上にゲート電極１１を作る。こ
の状態でリン（Ｐ）などのｎ型不純物をイオン注
入しn-型層８，１２を作る。数値例を挙げると
フイールド酸化膜６の厚みは約１μｍ，ゲート酸
化膜６ａの厚みは500〜1000Å，n-型層８，１２
の不純物濃度は１×1012〜１×1013個／cm2であ
る。次に同図ｂに示すようにレジストを塗布し、
これをパターニングしてレジスト膜１３を作り、
これをマスクとして軽くエツチングしてゲート酸
化膜に図示の如く窓開きし、その後レジスト膜を
除去し、同図ｃに示すようにPSGを被着しかつ熱
処理してn-型層８の中央部およびn-型層１２を
n+型層にする。n-型層８の中央部のn+型層は前
述のn+層２に相当し、この後はPSG膜１４に電極
窓開きを行ないアルミニウム配線を行なう。
この第４図の方法では通常のトランジスタの製
造工程に比べてリンイオン注入とマスク１３の製
作工程が余分に加わる。工程を増加せずに作るこ
とも可能であり、その例を第５図に示す。本例で
は先ずａに示すようにｐ型シリコン半導体基板５
上にフイールド酸化膜６を作り、ソース、ドレイ
ン窓開きを行ない、その窓部にゲート酸化膜６ａ
を作り、次いでフオトレジストを塗布しかつパタ
ーニングしてエンハンスメント型FETQ2を作る
予定の部分をレジスト膜１６で覆う。かゝる状態
でｎ型不純物のイオン打込みを行ないn-層８，
１５を作る。次いで同図ｂに示すように、レジス
ト膜１６を除去したのちポリシリコンを成長
（CVD法）させ、かつパターニングしてポリシリ
コンのゲート電極１１，１１ａおよびマスク１１
ｂを作り、これらをマスクとして軽くエツチング
してゲート酸化膜を選択エツチングする。かゝる
状態で同図ｃに示すようにPSGを被着し、熱処理
してn+層２，１２を作り、かつn-層１５の両端
部をn+層１５ａ，１５ｂにする。このPSG層１４
に窓開きを行ないアルミニウムを蒸着しパターニ
ングして保護回路部Ａには第３図の如き高耐圧構
造を得、また回路素子形成部Ｂにはデイプリーシ
ヨン型MOS FET Q1およびエンハンスメント型
MOS FET Q2を得る。この工程によればポリシ
リコンのマスク１１ｂがフオトレジスト膜１３の
代りをなすので、レジスト塗布工程およびそのパ
ターニング従つてそのマスクは不要であり、通常
のデイプリーシヨンFETの製造工程と変わるこ
とがない工程で本発明保護回路の製作が可能であ
る。なお第４図および第５図では集積回路素子で
あるトランジスタは１つまたは２つしか示してい
ないが、勿論これは当該集積回路に必要な数だけ
作る。
造工程に比べてリンイオン注入とマスク１３の製
作工程が余分に加わる。工程を増加せずに作るこ
とも可能であり、その例を第５図に示す。本例で
は先ずａに示すようにｐ型シリコン半導体基板５
上にフイールド酸化膜６を作り、ソース、ドレイ
ン窓開きを行ない、その窓部にゲート酸化膜６ａ
を作り、次いでフオトレジストを塗布しかつパタ
ーニングしてエンハンスメント型FETQ2を作る
予定の部分をレジスト膜１６で覆う。かゝる状態
でｎ型不純物のイオン打込みを行ないn-層８，
１５を作る。次いで同図ｂに示すように、レジス
ト膜１６を除去したのちポリシリコンを成長
（CVD法）させ、かつパターニングしてポリシリ
コンのゲート電極１１，１１ａおよびマスク１１
ｂを作り、これらをマスクとして軽くエツチング
してゲート酸化膜を選択エツチングする。かゝる
状態で同図ｃに示すようにPSGを被着し、熱処理
してn+層２，１２を作り、かつn-層１５の両端
部をn+層１５ａ，１５ｂにする。このPSG層１４
に窓開きを行ないアルミニウムを蒸着しパターニ
ングして保護回路部Ａには第３図の如き高耐圧構
造を得、また回路素子形成部Ｂにはデイプリーシ
ヨン型MOS FET Q1およびエンハンスメント型
MOS FET Q2を得る。この工程によればポリシ
リコンのマスク１１ｂがフオトレジスト膜１３の
代りをなすので、レジスト塗布工程およびそのパ
ターニング従つてそのマスクは不要であり、通常
のデイプリーシヨンFETの製造工程と変わるこ
とがない工程で本発明保護回路の製作が可能であ
る。なお第４図および第５図では集積回路素子で
あるトランジスタは１つまたは２つしか示してい
ないが、勿論これは当該集積回路に必要な数だけ
作る。
第６図は第５図の工程により作られた本発明保
護回路部の平面パターンを示す。本例ではアルミ
ニウム配線１の信号線用n+層２との接続部は一
部突出した形状とし、こゝにコンタクト用窓１
ｂ，１ｄを設け、前者で配線１とn+層２との接
続を、後者で配線１とポリシリコン層１１ｂとの
接続を行なう。なおポリシリコン層は第５図ｂの
工程でレジスト膜の代わりのマスクとして用いた
もので本来不要であるが、電界緩和従つて耐圧向
上に寄与するのでゲート酸化膜の選択エツチング
後も残し、かつ配線１と電気的に接続しておく。
更にこのポリシリコン層は図示の如く保護回路ト
ランジスタ部までのn+層２の両縁のpn接合部上
に形成しておくと該トランジスタ部までのn+層
２のジヤンクシヨン破壊防止に有効である。
護回路部の平面パターンを示す。本例ではアルミ
ニウム配線１の信号線用n+層２との接続部は一
部突出した形状とし、こゝにコンタクト用窓１
ｂ，１ｄを設け、前者で配線１とn+層２との接
続を、後者で配線１とポリシリコン層１１ｂとの
接続を行なう。なおポリシリコン層は第５図ｂの
工程でレジスト膜の代わりのマスクとして用いた
もので本来不要であるが、電界緩和従つて耐圧向
上に寄与するのでゲート酸化膜の選択エツチング
後も残し、かつ配線１と電気的に接続しておく。
更にこのポリシリコン層は図示の如く保護回路ト
ランジスタ部までのn+層２の両縁のpn接合部上
に形成しておくと該トランジスタ部までのn+層
２のジヤンクシヨン破壊防止に有効である。
以上詳細に説明したように本発明によれば半導
体装置の保護回路の保護に有効であり、集積回路
などに適用してその信頼性を高めることができ
る。
体装置の保護回路の保護に有効であり、集積回路
などに適用してその信頼性を高めることができ
る。
第１図は保護回路の例を示す平面図、第２図ａ
およびｂはその回路図および要部断面図、第３図
は本発明の要部を示す断面図、第４図ａ〜ｃおよ
び第５図ａ〜ｃはその製造工程を示す断面図、第
６図は第５図の工程により製作した保護回路部の
平面図である。 図面で１ａはパツド、１は第１の配線、２は第
１の拡散層、３は第２の配線、４は第２の拡散
層、Ｑは電界効果トランジスタ、８は第３の拡散
層である。
およびｂはその回路図および要部断面図、第３図
は本発明の要部を示す断面図、第４図ａ〜ｃおよ
び第５図ａ〜ｃはその製造工程を示す断面図、第
６図は第５図の工程により製作した保護回路部の
平面図である。 図面で１ａはパツド、１は第１の配線、２は第
１の拡散層、３は第２の配線、４は第２の拡散
層、Ｑは電界効果トランジスタ、８は第３の拡散
層である。
Claims (1)
- １ 外部信号入力パツドを持つ第１の配線、一端
が該配線と接続し、他端が半導体装置の内部回路
素子のゲートに接続される信号線用の第１の拡散
層と、接地された第２の配線に接続され、該拡散
層の信号入力端附近の一部と対向して該部分およ
びゲート電極となる前記第１の配線の端部分と共
に電界効果トランジスタを構成する第２の拡散層
とからなる保護回路において、該第１の配線と接
続する部分の第１の拡散層の周囲に、該拡散層と
同じ導電型でありかつ不純物濃度の低い第３の拡
散層を形成してなることを特徴とするMOS型半
導体装置の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16059778A JPS5586159A (en) | 1978-12-22 | 1978-12-22 | Protective circuit for mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16059778A JPS5586159A (en) | 1978-12-22 | 1978-12-22 | Protective circuit for mos semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5586159A JPS5586159A (en) | 1980-06-28 |
| JPS6237822B2 true JPS6237822B2 (ja) | 1987-08-14 |
Family
ID=15718380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16059778A Granted JPS5586159A (en) | 1978-12-22 | 1978-12-22 | Protective circuit for mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5586159A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
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| JPS52123182A (en) * | 1976-04-09 | 1977-10-17 | Fujitsu Ltd | Input and output end protection system |
| JPS52135685A (en) * | 1976-05-10 | 1977-11-12 | Nec Corp | Semiconductor device |
| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
-
1978
- 1978-12-22 JP JP16059778A patent/JPS5586159A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS52143778A (en) * | 1976-05-25 | 1977-11-30 | Toshiba Corp | Input protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5586159A (en) | 1980-06-28 |
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