JPH0982814A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH0982814A
JPH0982814A JP8039953A JP3995396A JPH0982814A JP H0982814 A JPH0982814 A JP H0982814A JP 8039953 A JP8039953 A JP 8039953A JP 3995396 A JP3995396 A JP 3995396A JP H0982814 A JPH0982814 A JP H0982814A
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diffusion layer
circuit device
semiconductor substrate
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Shoki Asai
昭喜 浅井
Jun Sakakibara
純 榊原
Yoshimi Suzuki
愛美 鈴木
Seiji Fujino
誠二 藤野
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Denso Corp
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Abstract

(57)【要約】 【課題】 ＳＯＩ（絶縁膜上半導体）構造を有する半導
体集積回路装置にあって半導体基板内にｐｎ接合を有す
る半導体素子が併せ形成される場合であれ、その拡散層
からのリーク電流の発生を好適に防止する。 【解決手段】 こうしたＳＯＩ構造を有する半導体集積
回路装置は、例えばｐ型からなる半導体基板１上に埋め
込み絶縁膜２を介して半導体層すなわちＳＯＩ層３が形
成され、この形成されたＳＯＩ層３に対して、機能素子
である半導体回路素子９Ａ、９Ｂが更に形成されて構成
される。また、これら素子９Ａ、９Ｂの例えば保護トラ
ンジスタとして、半導体基板１内にｎ型拡散層１５、１
６が形成されるＭＯＳＦＥＴ１４が併せ形成されること
がある。ここでは、この併せ形成されるＭＯＳＦＥＴ１
４の上記ｎ型拡散層１５、１６を、半導体基板１よりも
高濃度のｐ型拡散層２０、２１によってそれぞれ囲む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置及びその製造方法に関し、特にＳＯＩ構造を有する
半導体集積回路装置にあって、半導体基板内にｐｎ接合
を有する半導体素子が併せ形成される構造を電気的に安
定に実現するための同半導体集積回路装置構造及びその
製造方法の具現に関する。
【０００２】
【従来の技術】周知のように、半導体基板上に絶縁膜を
介して配設されたシリコン層すなわちＳＯＩ層に半導体
素子を形成してなる半導体集積回路装置によれば、同Ｓ
ＯＩ層に形成される素子の寄生容量が低減され、高速且
つ低消費電力動作が可能になる等の性能向上が図られる
ようになる。
【０００３】一方、こうしたＳＯＩ構造を有する半導体
集積回路装置にあっては、その半導体基板内にｐｎ接合
を有する半導体素子の形成が必要とされる場合もある。
例えば特開平４−３４５０６４号公報には、半導体集積
回路装置の外部から静電気等により高電圧が印加された
際に同集積回路装置を保護するための保護回路素子をそ
の半導体基板に形成した例が示されている。
【０００４】図７に、こうしたＳＯＩ構造を有する半導
体集積回路装置にあって、その半導体基板内に上記ｐｎ
接合を有する半導体素子が形成される場合の要部断面構
造を、また図８に、この図７に例示した半導体集積回路
装置の等価回路を参考までに示す。
【０００５】すなわち、この図７に示す半導体集積回路
装置において、その半導体基板１は例えばｐ型のシリコ
ン単結晶基板からなっており、その上に例えばＳｉＯ2
からなる埋め込み絶縁膜２が形成されている。そして、
この埋め込み絶縁膜２の上に島状に分離された単結晶シ
リコン層すなわちＳＯＩ層３（３Ａ及び３Ｂ）が形成さ
れて同半導体集積回路装置としてのＳＯＩ構造が実現さ
れている。なお、これらＳＯＩ層３Ａ及び３Ｂの周囲に
は、必要に応じて例えばＳｉＯ2 からなる素子分離絶縁
膜４が形成されるようになる。
【０００６】また、同半導体集積回路装置において、上
記ＳＯＩ層３Ａには、そこに形成されたソース領域５Ａ
及びドレイン領域６Ａと、同ＳＯＩ層３Ａの上に形成さ
れたゲート絶縁膜７Ａと、更にこのゲート絶縁膜７Ａの
上に形成された例えばポリシリコンからなるゲート電極
８Ａとによって、ｎチャネルＭＯＳＦＥＴ９Ａが構成さ
れている。同様に、上記ＳＯＩ層３Ｂには、そのソース
領域５Ｂ及びドレイン領域６Ｂと、同ＳＯＩ層３Ｂ上の
ゲート絶縁膜７Ｂと、該ゲート絶縁膜７Ｂ上のゲート電
極８Ｂとによって、ｐチャネルＭＯＳＦＥＴ９Ｂが構成
されている。
【０００７】また、これらＳＯＩ層３Ａ、３Ｂ及び上記
素子分離絶縁膜４の上には層間絶縁膜１０が形成され、
該層間絶縁膜１０に開孔されたコンタクトホール１１を
通して、例えばＡｌ（アルミニウム）合金からなる配線
１２が上記ＭＯＳＦＥＴ９Ａ及び９Ｂのそれぞれソース
領域５、ドレイン領域６、及びゲート電極８（接続部は
図示せず）に接続されている。
【０００８】ここで、この配線１２によって、上記ｎチ
ャネルＭＯＳＦＥＴ９Ａのソース領域５Ａは接地ライン
ＶSSに、また上記ｐチャネルＭＯＳＦＥＴ９Ｂのソース
領域５Ｂは電源ラインＶDDにそれぞれ接続されており、
これらｎチャネル及びｐチャネルのＭＯＳＦＥＴ９Ａ及
び９Ｂによって、図８に示されるＣＭＯＳインバータ回
路１０１が構成されている。
【０００９】因みにこの半導体集積回路装置では、同図
８に示されるように、その入力回路として上記ＣＭＯＳ
インバータ回路１０１を用いている。そして、外部装置
との接続端子であるボンディングパッド１０２と該ＣＭ
ＯＳインバータ回路１０１との間に、同インバータ回路
１０１を保護するための入力保護回路１０３が配設され
る構成となっている。この入力保護回路１０３は、これ
らボンディングパッド１０２とＣＭＯＳインバータ回路
１０１との間に直列に挿入された保護抵抗１３と、ＣＭ
ＯＳインバータ回路１０１の入力部と接地ラインＶSSと
の間に直列に接続された保護トランジスタ１４とを有し
て構成されている。該保護トランジスタ１４としては、
例えばｎチャネルＭＯＳＦＥＴが用いられる。引き続
き、図７を参照して、このｎチャネルＭＯＳＦＥＴとし
て構成される保護トランジスタ１４の構造について説明
する。
【００１０】図７に示される半導体集積回路装置におい
て、この保護トランジスタ１４は、上記ｐ型の半導体基
板１内に形成されたｎ型拡散層からなるソース領域１５
及びドレイン領域１６と、同半導体基板１上に形成され
たゲート絶縁膜１７と、このゲート絶縁膜１７の上に形
成されたゲート電極１８とによって構成されている。な
お、ゲート絶縁膜１７は上記埋め込み絶縁膜２の一部で
あり、またゲート電極１８は上記ＳＯＩ層３の一部であ
る。
【００１１】こうして構成される保護トランジスタ１４
において、上記ソース領域１５及びドレイン領域１６に
は、コンタクトホール１１Ｃを通してこれも例えばＡｌ
合金からなる配線１２が接続されている。このコンタク
トホール１１Ｃは、埋め込み絶縁膜２（ゲート絶縁膜１
７）及びＳＯＩ層３（ゲート電極１８）に開孔された基
板コンタクトホール１１Ｂを埋めるよう堆積された層間
絶縁膜１０に対して開孔されている。また、上記ゲート
電極１８にも、該層間絶縁膜１０に開孔されたコンタク
トホール１１Ｃを通して配線１２が接続されている（図
示せず）。
【００１２】一方、同図７に示される半導体集積回路装
置において、上記ｐ型の半導体基板１内には、高濃度の
ｐ型拡散層１９が設けられている。このｐ型拡散層１９
は、半導体基板１を配線１２Ｄに電気的に接続するため
の拡散層であり、半導体基板１は、このｐ型拡散層１９
及び配線１２Ｄを介して例えば接地ラインＶSSに接続さ
れる。
【００１３】図７及び図８に例示した半導体集積回路装
置ではこのように、ＳＯＩ構造を有して構成されるＣＭ
ＯＳインバータ回路１０１の半導体基板１内にｐｎ接合
を有する保護トランジスタ１４が併せ形成されている。
このため、静電気等に起因して発生する大電流はこの保
護トランジスタ１４を介して半導体基板１に逃がされる
ようになり、同電流がＣＭＯＳインバータ回路１０１内
に直接流れ込むことはなくなる。すなわち、ＣＭＯＳイ
ンバータ回路１０１の劣化や破壊等は、該保護トランジ
スタ１４によって好適に抑制されるようになる。
【００１４】
【発明が解決しようとする課題】ＳＯＩ構造を有する半
導体集積回路装置にあっては上述のように、例えばそれ
ら集積回路素子の保護等を目的として、その半導体基板
内に上記ｐｎ接合を有する半導体素子を併せ形成するこ
とがある。
【００１５】ところが、同半導体基板内にｐｎ接合を有
する半導体素子を併せ形成するこのような構造において
は、例えばｐ型基板内に形成したｎ+ 拡散層とｐ+ 拡散
層ないしはｎ+ 拡散層との間にリーク電流が発生するこ
とが発明者等によって新たに確認されている。
【００１６】すなわち、図７に例示した半導体集積回路
装置にあっては、上記保護トランジスタ１４を構成する
ｎチャネルＭＯＳＦＥＴのドレイン領域１６に半導体基
板１に対して正の電位となる電圧が印加された場合、同
基板１の前記埋め込み絶縁膜２（ゲート絶縁膜１７）と
の界面近傍に、図中矢印で示すようなリーク電流Ｌ１或
いはＬ２が発生するようになる。
【００１７】因みに、ドレイン領域１６からソース領域
１５に流れるリーク電流Ｌ１は、該保護トランジスタ１
４の閾値電圧が低い（ディプレッション型トランジスタ
になっている）ことに起因して発生する電流である。し
たがって、ゲート電極１８に印加される電圧が例えば０
Ｖであっても、それらドレイン領域１６とソース領域１
５との間の上記基板１表面部分にはチャネルが形成され
て同電流Ｌ１が流れるようになる。他方、ドレイン領域
１６から前記ｐ型拡散層１９に流れるリーク電流Ｌ２
は、同半導体基板１の表面近傍に空乏層が形成されるこ
とに起因して発生する電流である。
【００１８】何れにしろ、このようにリーク電流Ｌ１或
いはＬ２が発生した場合、当該保護トランジスタ１４を
構成するｎチャネルＭＯＳＦＥＴとしても、そのオフ特
性は著しく悪化することとなる。また、外部からの信号
電圧がそれら素子を介して接地端子等の他端子に漏れて
しまうことにより、正常な信号が内部の集積回路素子に
伝達されない、或いは当該半導体集積回路装置としての
消費電流が増大する等の不都合を招くことともなる。
【００１９】なお、ｐ型不純物であるホウ素は、熱処理
によって、半導体基板１であるシリコン層から埋め込み
絶縁膜２であるＳｉＯ2 層へ吸収され易い性質がある。
このため、半導体基板１としてｐ型基板が用いられる場
合には特に、同基板１の前記埋め込み絶縁膜２との界面
近傍における不純物濃度が低下し易く、こうした問題が
顕著となる。
【００２０】この発明は、こうした実情に鑑みてなされ
たものであり、ＳＯＩ構造を有する半導体集積回路装置
にあって、半導体基板内にｐｎ接合を有する半導体素子
が併せ形成される場合であれ、その拡散層からのリーク
電流の発生を好適に防止することのできる同半導体集積
回路装置の構造、並びにその製造方法を提供することを
目的とする。
【００２１】併せてこの発明は、半導体基板の前記埋め
込み絶縁膜との界面近傍における不純物濃度の低下も好
適に防止することのできる同半導体集積回路装置構造を
提供することを目的とする。
【００２２】
【課題を解決するための手段】こうした目的を達成する
ため、この発明では、その半導体集積回路装置として請
求項１或いは２記載の発明によるように、 （ａ）第１の導電型からなる半導体基板。 （ｂ）この半導体基板上に絶縁体層を介して形成された
半導体層。 （ｃ）この半導体層に形成された第１の半導体回路素
子。 （ｄ）前記半導体基板内に拡散層を有して形成される第
２の半導体回路素子。をそれぞれ具える装置にあって、
前記第２の半導体回路素子を、（ｄ１）少なくとも前記
半導体基板の表面においてその第２の導電型からなる拡
散層が前記半導体基板よりも高濃度の第１の導電型から
なる拡散層によって囲まれてなる構造。或いは、（ｄ
２）その第２の導電型からなる拡散層が前記半導体基板
よりも高濃度の第１の導電型からなる拡散層によって囲
まれてなる構造。のものとして形成する。
【００２３】同半導体集積回路装置としてのこうした構
成によれば、上記半導体基板よりも高濃度の第１の導電
型からなる拡散層が、上記第２の半導体回路素子の第２
の導電型からなる拡散層と第１の導電型からなる半導体
基板との間（図７Ｌ２部分）、ないしは他の第２の導電
型からなる拡散層との間（図７Ｌ１部分）に介在するこ
ととなり、前述した半導体基板表面部分への空乏層の形
成やチャネルの形成も好適に抑制されるようになる。
【００２４】すなわち同構成によれば、ＳＯＩ構造を有
する半導体集積回路装置にあってその半導体基板内にｐ
ｎ接合を有する半導体素子が併せ形成される場合であ
れ、同基板の前記絶縁体層との界面近傍に発生するリー
ク電流の経路は遮断され、電気的に極めて安定したかた
ちで、半導体集積回路装置としてのこうした構造が実現
されるようになる。
【００２５】なお、請求項１または２記載の発明の同構
成は、上記第１の導電型がｐ型であり、上記第２の導電
型がｎ型である場合に特に有効である。また、こうした
第２の半導体回路素子、すなわち上記半導体基板内にｐ
ｎ接合を有して形成される半導体回路素子としては、例
えば請求項３記載の発明によるように、・前記第２の導
電型からなる拡散層をソース領域若しくはドレイン領域
とするＭＯＳＦＥＴ。或いは、請求項４記載の発明によ
るように、・前記第１の導電型からなる拡散層と前記第
２の導電型からなる拡散層とがｐｎ接合されたダイオー
ド。などがある。
【００２６】同第２の半導体回路素子としてここで前提
とする構造によれば上述のように、半導体基板よりも高
濃度の第１の導電型からなる拡散層にはチャネルが形成
されない（これがトランジスタであればエンハンスメン
ト型トランジスタとなる）。このため、これが上記ＭＯ
ＳＦＥＴとして形成される場合であれ、それらソース領
域とドレイン領域との間に前記リーク電流等が発生する
ことはない。
【００２７】また上述のように、半導体基板よりも高濃
度の第１の導電型からなる拡散層によって、該基板表面
部分への空乏層の形成も好適に抑制されるようになる。
このため、同第２の半導体回路素子が上記ダイオードで
あり、しかもその近傍に第１の導電型からなる他の拡散
層が形成される場合であれ、それら拡散層間にリーク電
流が発生することもない。
【００２８】一方、請求項５記載の発明によるように、 （ａ）第１の導電型からなる半導体基板。 （ｂ）この半導体基板上に絶縁体層を介して形成された
半導体層。 （ｃ）この半導体層に形成された第１の半導体回路素
子。 （ｄ）前記半導体基板内に拡散層を有して形成される第
２の半導体回路素子。をそれぞれ具える装置にあって、
前記第２の半導体回路素子を、（ｄ２’）その第１の導
電型からなる拡散層が第２の導電型からなる拡散層によ
って囲まれてなる構造。のものとして形成することもで
きる。
【００２９】半導体集積回路装置としてのこうした構成
によれば、上記第１の導電型からなる半導体基板と第２
の半導体回路素子の上記第１の導電型からなる拡散層と
は、上記第２の導電型からなる拡散層を介して電気的に
接触されるようになる。そして、この第２の導電型から
なる拡散層がこれら半導体基板と第２の半導体回路素子
の第１の導電型からなる拡散層との間に介在することに
より、この場合も上記請求項１或いは２記載の発明と同
様、前述した半導体基板表面部分へのチャネルの形成や
空乏層の形成は好適に抑制されるようになる。
【００３０】したがって、この請求項５記載の発明の構
成によっても、ＳＯＩ構造を有する半導体集積回路装置
にあってその半導体基板内にｐｎ接合を有する半導体素
子が併せ形成される場合であれ、同基板の前記絶縁体層
との界面近傍に発生するリーク電流の経路は遮断される
ようになる。
【００３１】なお、請求項５記載の発明の同構成は、上
記第１の導電型がｎ型であり、上記第２の導電型がｐ型
である場合に特に有効である。そしてこの場合も、こう
した第２の半導体回路素子、すなわち上記半導体基板内
にｐｎ接合を有して形成される半導体回路素子として
は、例えば請求項６記載の発明によるように、・前記第
１の導電型からなる拡散層をソース領域若しくはドレイ
ン領域とするＭＯＳＦＥＴ。或いは、請求項７記載の発
明によるように、・前記第２の導電型からなる拡散層と
前記第１の導電型からなる拡散層とがｐｎ接合されたダ
イオード。などがある。
【００３２】同第２の半導体回路素子がこれらＭＯＳＦ
ＥＴとして形成される場合であれ、或いはダイオードと
して形成される場合であれ、前述したリーク電流等の発
生が好適に防止されるようになることは、請求項３或い
は４記載の発明の場合と同様である。
【００３３】また、これら請求項１乃至７のいずれかに
記載の発明の構成において、さらに請求項８記載の発明
によるように、 ・前記第２の半導体回路素子は、前記第１の半導体回路
素子に電気的に接続されて同第１の半導体回路素子を保
護する保護回路素子である。といった構成によれば、同
第２の半導体回路素子の上記電気的に安定した構造を通
じて、当該半導体集積回路装置の主回路となる上記第１
の半導体回路素子の劣化や破壊等を有効に保護すること
ができるようになる。
【００３４】また一方、上記請求項１或いは２記載の発
明にかかる半導体集積回路装置の製造方法として、請求
項９記載の発明によるように、 ・前記半導体層及び前記絶縁体層に前記半導体基板に達
する基板露出孔を開孔する工程と、前記第２の半導体回
路素子の前記第１の導電型からなる拡散層を形成する不
純物を導入する工程とを、同一マスクパターンにて自己
整合的に行う。といった方法を採用することにより、半
導体基板表面部分へのチャネルの形成や空乏層の形成を
防ぐ上記第１の導電型からなる拡散層を上記開孔された
基板露出孔に対して極めて安定に、しかも効率よく形成
することができるようになる。
【００３５】すなわちこの第１の導電型からなる拡散層
は、前記第２の導電型からなる拡散層を囲むよう形成す
る上で、その寸法精度が極めて重要となるが、こうした
方法の採用により、同部分へのマスク合わせ等は不要に
なり、しかもその要求される精度は好適に確保されるよ
うになる。
【００３６】なお、こうした不純物の導入は、請求項１
０記載の発明によるように、イオン注入にて行うことが
できる。該イオン注入によれば、上記第１の導電型から
なる拡散層の形成はもとより、その後、この拡散層によ
って囲まれるよう形成される前記第２の導電型からなる
拡散層の形成も容易となる。
【００３７】また、このイオン注入に際しては更に、請
求項１１記載の発明によるように、前記半導体基板の鉛
直方向に対して１０°以上の傾斜をなして行う方法が有
効である。このような方法でイオン注入を行うことによ
り、半導体基板の表面に平行な面における面密度で換算
した注入イオン量が同一であっても、上記第２の半導体
回路素子の閾値電圧を高くすることができるようにな
る。
【００３８】他方、上記請求項５記載の発明にかかる半
導体集積回路装置の製造方法としては、請求項１２記載
の発明によるように、 ・前記半導体層及び前記絶縁体層に前記半導体基板に達
する基板露出孔を開孔する工程と、前記第２の半導体回
路素子の前記第２の導電型からなる拡散層を形成する不
純物を導入する工程とを、同一マスクパターンにて自己
整合的に行う。といった方法が有効である。この場合も
上述同様、半導体基板表面部分へのチャネルの形成や空
乏層の形成を防ぐ上記第２の導電型からなる拡散層を上
記開孔された基板露出孔に対して極めて安定に、しかも
効率よく形成することができるようになる。
【００３９】そして、こうした不純物の導入も、請求項
１３記載の発明によるようにイオン注入にて行うことに
よって、上記第２の導電型からなる拡散層の形成はもと
より、その後、この拡散層によって囲まれるよう形成さ
れる前記第１の導電型からなる拡散層の形成も容易とな
る。
【００４０】さらにこの場合、請求項１４記載の発明に
よるように、前記半導体基板の鉛直方向に対して１０°
以上の傾斜をなして同イオン注入を行うようにすること
で上記第２の半導体回路素子の閾値電圧を高くすること
ができるようになることも上記請求項１１記載の発明の
場合と同様である。
【００４１】
【発明の実施の形態】
（第１実施形態）図１に、この発明にかかる半導体集積
回路装置の第１の実施形態を示す。
【００４２】この第１の実施形態の半導体集積回路装置
は、ＳＯＩ構造を有する半導体集積回路装置にあって、
半導体基板内にｐｎ接合を有する半導体素子が併せ形成
される場合であれ、その拡散層からのリーク電流の発生
を好適に防止することのできる装置として構成されてい
る。なお、同実施形態の半導体集積回路装置にあって
も、図７に例示したものと同様、ＳＯＩ層に形成された
ＣＭＯＳインバータ回路を、半導体基板内にｐｎ接合を
有して形成される保護トランジスタによって保護する構
成を例にとっている。
【００４３】以下、図７に例示した半導体集積回路装置
の説明と一部重複するも、同図１の参照のもとに、この
第１の実施形態の半導体集積回路装置の要部構造につい
て説明する。
【００４４】図１に示されるように、同実施形態の半導
体集積回路装置においてもその半導体基板１はｐ型のシ
リコン単結晶基板からなっており、その上に例えばＳｉ
Ｏ2からなる埋め込み絶縁膜２が形成されている。そし
て、この埋め込み絶縁膜２の上に島状に分離された単結
晶シリコン層すなわちＳＯＩ層３（３Ａ及び３Ｂ）が形
成されて同半導体集積回路装置としてのＳＯＩ構造が実
現されている。これらＳＯＩ層３Ａ及び３Ｂの周囲に
は、必要に応じて、例えばＳｉＯ2 からなる素子分離絶
縁膜４が形成される。
【００４５】また同半導体集積回路装置において、ＳＯ
Ｉ層３Ａには、ソース領域５Ａ及びドレイン領域６Ａ
と、同ＳＯＩ層３Ａの上に形成されたゲート絶縁膜７Ａ
と、該ゲート絶縁膜７Ａの上に形成された例えばポリシ
リコンからなるゲート電極８ＡとによってｎチャネルＭ
ＯＳＦＥＴ９Ａが構成されている。同様にＳＯＩ層３Ｂ
には、ソース領域５Ｂ及びドレイン領域６Ｂと、同ＳＯ
Ｉ層３Ｂ上のゲート絶縁膜７Ｂと、該ゲート絶縁膜７Ｂ
上のゲート電極８ＢとによってｐチャネルＭＯＳＦＥＴ
９Ｂが構成されている。
【００４６】なお、これらＳＯＩ層３Ａ、３Ｂ及び上記
素子分離絶縁膜４の上には層間絶縁膜１０が形成され、
該層間絶縁膜１０に開孔されたコンタクトホール１１を
通して、例えばＡｌ（アルミニウム）合金からなる配線
１２が上記ＭＯＳＦＥＴ９Ａ及び９Ｂのそれぞれソース
領域５、ドレイン領域６、及びゲート電極８（接続部は
図示せず）に接続されている。この配線１２により、ｎ
チャネルＭＯＳＦＥＴ９Ａのソース領域５Ａは接地ライ
ンＶSSに、またｐチャネルＭＯＳＦＥＴ９Ｂのソース領
域５Ｂは電源ラインＶDDにそれぞれ接続されて、先の図
８に示されるＣＭＯＳインバータ回路１０１が構成され
ることも図７に例示した半導体集積回路装置の場合と同
様である。
【００４７】一方、同半導体集積回路装置には、このＣ
ＭＯＳインバータ回路１０１を保護すべく、上記半導体
基板１内に拡散層を有してｎチャネルＭＯＳＦＥＴから
なる保護トランジスタ１４が併せ形成されている。
【００４８】この保護トランジスタ１４も、基本的には
図７に例示した半導体集積回路装置と同様、上記ｐ型の
半導体基板１内に形成されたｎ型拡散層からなるソース
領域１５及びドレイン領域１６と、同半導体基板１上に
形成されたゲート絶縁膜１７と、このゲート絶縁膜１７
の上に形成されたゲート電極１８とによって構成されて
いる。なお前述のように、ゲート絶縁膜１７は上記埋め
込み絶縁膜２の一部であり、またゲート電極１８は上記
ＳＯＩ層３の一部である。
【００４９】こうして構成される保護トランジスタ１４
に対し、同実施形態にかかる半導体集積回路装置では、
半導体基板１と同一の導電型のｐ型からなる拡散層２０
及び２１を新たに形成し、これらｐ型拡散層２０及び２
１によって、上記ｎ型拡散層からなるソース領域１５及
びドレイン領域１６をそれぞれ囲むようにしている。す
なわち、上記ｐ型の半導体基板１と上記ｎ型拡散層から
なるソース領域１５及びドレイン領域１６とはそれぞ
れ、該ｐ型拡散層２０及び２１を介して電気的に接触さ
れるようになる。
【００５０】ここで、上記ｎ型拡散層からなるソース領
域１５及びドレイン領域１６には、そのｎ型不純物とし
て例えば１×１０^(19) 〜１×１０^(22) ｃｍ^(-3) の
濃度（「^() 」はべき乗を表す）の砒素が導入されてい
る。他方、半導体基板１にはそのｐ型不純物として例え
ば１×１０^(14) 〜１×１０^(17) ｃｍ^(-3) の濃度の
ホウ素が導入されており、上記ｐ型拡散層２０及び２１
には、そのｐ型不純物として、例えば１×１０^(15) 〜
１×１０^(18) ｃｍ^(-3) 等、より高い濃度のホウ素が
導入されている。
【００５１】そして同保護トランジスタ１４において
も、上記ソース領域１５及びドレイン領域１６には、コ
ンタクトホール１１Ｃを通して、例えばＡｌ合金からな
る配線１２が接続されている。このコンタクトホール１
１Ｃは、上記埋め込み絶縁膜２（ゲート絶縁膜１７）及
びＳＯＩ層３（ゲート電極１８）に開孔された基板コン
タクトホール１１Ｂを埋めるよう堆積された層間絶縁膜
１０に対して開孔されている。また、上記ゲート電極１
８にも、該層間絶縁膜１０に開孔されたコンタクトホー
ル１１Ｃを通して配線１２が接続されている（図示せ
ず）。
【００５２】また一方、該半導体集積回路装置において
も、同図１に示されるように、上記ｐ型の半導体基板１
内には、同基板１配線１２Ｄに電気的に接続するための
高濃度のｐ型拡散層１９が設けられている。そして、同
実施形態にかかる半導体集積回路装置では、このｐ型拡
散層に対しても、これを囲むように、同じくｐ型からな
る拡散層２２を新たに設けている。因みに、ｐ型拡散層
１９には、そのｐ型不純物として例えば１×１０^(20)
〜１×１０^(22) ｃｍ^(-3) の濃度のホウ素が導入され
ており、ｐ型拡散層２２には、そのｐ型不純物として例
えば１×１０^(15) 〜１×１０^(18) ｃｍ^(-3) の濃度
のホウ素が導入されている。半導体基板１は、これらｐ
型拡散層２２、１９及び配線１２Ｄを介して例えば接地
ラインＶSSに接続されるようになる。
【００５３】以上説明したように、同実施形態にかかる
装置構造によれば、 （イ）ｐ型半導体基板１と保護トランジスタ（ｎチャネ
ルＭＯＳＦＥＴ）１４を構成する上記ｎ型拡散層ソース
領域１５及びドレイン領域１６とは、同基板１よりも高
濃度のｐ型拡散層２０及び２１を介して電気的に接触さ
れるようになる。すなわち、半導体基板１の前記埋め込
み絶縁膜２（ゲート絶縁膜１７）との界面近傍に沿った
リーク電流経路は、チャネルの形成されない、更には空
乏層の形成をも抑止する上記ｐ型拡散層２０ないしは２
１によって的確に遮断されるようになる。 （ロ）このため、たとえ上記ｎ型拡散層からなるドレイ
ン領域１６に半導体基板１に対して正の電位となる電圧
が印加されたとしても、このドレイン領域１６とソース
領域１５ないしはｐ型拡散層１９との間での前述したリ
ーク電流の発生は好適に抑止されるようになる。など、
半導体基板内にｐｎ接合を有する半導体素子が併せ形成
される半導体集積回路装置として、極めて優れた効果が
奏せられるようになる。
【００５４】なお、半導体集積回路装置としての同構造
によれば、保護トランジスタ１４のソース領域１５は接
地ラインＶSSに接続されて接地電位となっており、前記
ボンディングパッド１０２（図８参照）に入力される電
圧に応じて実際に電圧が印加されるのは、同保護トラン
ジスタ１４のドレイン領域１６と半導体基板１との間の
ｐｎ接合部分となる。すなわち同構造において、リーク
電流の発生を抑止する必要があるのは、このドレイン領
域１６のみであり、少なくとも該ドレイン領域１６を形
成するｎ型拡散層を囲むかたちで上記ｐ型拡散層２１が
形成される構造であればよい。
【００５５】また、こうしたリーク電流の経路を遮断す
るためには、少なくとも半導体基板１の埋め込み絶縁膜
２（ゲート絶縁膜１７）との界面近傍の位置に同基板１
よりも高濃度のｐ型拡散層２１が形成されていればよ
い。図２に、同部分のみを拡大して、その変形態様を例
示する。
【００５６】すなわち、図２（ａ）に示すように、ドレ
イン領域１６を形成するｎ型拡散層を一様に囲むかたち
でｐ型拡散層２１ａを形成するようにしても勿論よい
が、他に例えば図２（ｃ）に示すように、ｐ型領域が上
述の界面近傍のみに形成されるように、すなわち半導体
基板１の表面のみに形成されるようにｐ型拡散層２１ｃ
を形成するようにしてもよい。また或いは、これら両者
の中間的な構造として、図２（ｂ）に示すように、ｐ型
領域が横方向に広がるかたちでｐ型拡散層２１ｂを形成
することもできる。これら何れの構造であれ、上記リー
ク電流の経路についてはこれを的確に遮断することがで
きるようになる。
【００５７】次に、図３を併せ参照して、同実施形態に
かかる半導体集積回路装置の製造方法の一例について説
明する。同半導体集積回路装置の製造に際してはまず、
例えばＳＩＭＯＸ法等、周知の方法によって形成された
ｐ型シリコン単結晶からなる半導体基板１上にＳｉＯ2
からなる埋め込み絶縁膜２及び単結晶シリコン層からな
るＳＯＩ層３が堆積形成されたＳＯＩ基板を用意する。
そして、この用意したＳＯＩ基板に、通常のＬＯＣＯＳ
分離法を用いて、図３（ａ）に示されるように素子分離
絶縁膜４によって島状に分離されたＳＯＩ層３Ａ、３
Ｂ、３Ｃ、及び３Ｄを形成する。
【００５８】次いで、図３（ｂ）に示されるように、こ
れら形成したＳＯＩ層３Ａ、３Ｂ、３Ｃ、及び３Ｄの表
面に熱酸化法によってゲート酸化膜７Ａ、７Ｂ、７Ｃ、
及び７Ｄを形成する。そしてその後、ＣＶＤ法によりそ
の全面にポリシリコン膜（図示せず）を堆積してフォト
リソグラフィ法によるパターンニングを行い、同図３
（ｂ）に示される態様で、ＳＯＩ層３Ａ及び３Ｂ上にゲ
ート電極８Ａ及び８Ｂを形成する。
【００５９】なおその後、必要であれば、 （１）前記ｎチャネルＭＯＳＦＥＴ９Ａ及びｐチャネル
ＭＯＳＦＥＴ９Ｂとなる部分それぞれに、電界緩和層と
しての低濃度拡散層（図示せず）形成のための不純物を
イオン注入する。 （２）その後、ＣＶＤ法により全面にＳｉＯ2 膜を堆積
して異方性エッチングを行うことにより、ゲート電極の
側壁に側壁絶縁膜（図示せず）を形成する。 といった工程を追加するようにしてもよい。
【００６０】次に、図３（ｃ）に示されるように、適宜
に塗布形成したフォトレジスト３１をフォトリソグラフ
ィ法によってパターンニングし、これをマスクにして、
上記ＳＯＩ層３Ｃ、３Ｄ、及び埋め込み絶縁膜２をドラ
イエッチングする。そして、このドライエッチングによ
って半導体基板１に達する基板コンタクトホール１１Ｂ
を開孔し、半導体基板１の表面を露出させる。
【００６１】こうして半導体基板１の表面を露出させた
後は引き続き、同一フォトレジスト３１をマスクとして
いわば自己整合的にｐ型不純物であるホウ素（Ｂ）をイ
オン注入する。これにより、同図３（ｃ）に示される態
様で、前記ｐ型拡散層２０、２１、及び２２となる部分
が形成されるようになる。
【００６２】ここで、イオン注入は通常、半導体基板１
内での結晶格子のチャネリングを抑制するために、同基
板１に鉛直な方向から７°程度傾斜した方向からそのイ
オン入射が行われるが、同製造方法にあっては、この注
入イオンの入射を、基板１に鉛直な方向から１０°以
上、望ましくは４５°程度傾斜した方向から行うように
している。
【００６３】因みに、この注入角度は大きい方が望まし
く、同角度を大きくするに従って、半導体基板１の表面
に平行な面における面密度で換算した注入イオンの量が
同一であっても、保護トランジスタ１４の閾値電圧を高
くすることができるようになる。これは、同注入角度を
大きくするに従って埋め込み絶縁膜２の側壁から斜めに
半導体基板１内に注入される不純物の量が増加し、保護
トランジスタ１４の閾値電圧を決定するゲート絶縁膜１
７直下の領域のｐ型拡散層２０、２１の不純物濃度が高
くなることに起因する。そしてこのことは、より少ない
イオン注入量でより効果的に保護トランジスタ１４の閾
値電圧を高くすることができるようになることを意味す
る。
【００６４】一方、こうしてイオン注入角度を大きくす
ることは、ソース領域１５及びドレイン領域１６の底面
部分直下におけるｐ型拡散層２０、２１のｐ型不純物濃
度を低く抑えつつ保護トランジスタ１４の閾値電圧を高
くすることともなる。このため、ドレイン領域１６と半
導体基板１との間に逆バイアスが印加される際に形成さ
れる空乏層幅が広くなり、この間の寄生容量を低減させ
ることができるようになる。そしてこの結果、保護トラ
ンジスタ１４のサブスレッショルド領域におけるＳ値が
低減され、保護トランジスタ１４の閾値電圧が同じであ
っても、同トランジスタ１４のオフ電流（ゲート電圧が
０Ｖのときのドレイン電流）を低減することができるよ
うになる。
【００６５】なお、先の図２（ａ）〜（ｃ）に例示した
構造は、こうしたイオン注入時の注入角度をはじめ、そ
の他のイオン注入条件、さらにはその後の熱処理条件を
調整することによって、それら所望とされる構造が実現
される。
【００６６】また、同イオン注入角度の上限は、イオン
注入領域の開孔部のアスペクト比、すなわち基板コンタ
クトホール１１Ｂの幅と主にフォトレジスト３１の膜厚
によって決まる開孔部の深さとの比に依存する入射イオ
ンのシャドウイング効果を考慮してその影響の出ない範
囲で決定されることとなる。
【００６７】また、上記半導体基板１にそのｐ型不純物
として例えば１×１０^(14) 〜１×１０^(17) ｃｍ^(-
3) の濃度のホウ素が導入されているとき、これよりも
高濃度の、例えば１×１０^(15) 〜１×１０^(18) ｃｍ
^(-3) といった濃度のホウ素がこのイン注入を通じて導
入されるようになることは前述した通りである。
【００６８】さて同製造方法において次に、必要であれ
ば、露出したシリコン表面に熱酸化によって２０ｎｍ程
度の酸化膜（図示せず）を形成した後、図３（ｄ）に示
される態様でフォトレジスト３２をパターンニングす
る。そして、該パターンニングしたフォトレジスト３２
をマスクとして、前記ｎチャネルＭＯＳＦＥＴ９Ａのソ
ース領域５Ａ、ドレイン領域６Ａ、及び前記保護トラン
ジスタ１４のソース領域１５、ドレイン領域１６形成の
ために、ｎ型不純物である砒素（Ａｓ）をイオン注入す
る。
【００６９】こうして砒素のイオン注入を終えると上記
フォトレジスト３２を除去し、次に図３（ｅ）に示され
る態様でフォトレジスト３３をパターンニングする。そ
して、該パターンニングしたフォトレジスト３３をマス
クとして、前記ｐチャネルＭＯＳＦＥＴ９Ｂのソース領
域５Ｂ、ドレイン領域６Ｂ、及び前記基板接続用拡散層
としてのｐ型拡散層１９形成のために、ｐ型不純物であ
るホウ素（Ｂ）をイオン注入する。
【００７０】これらイオン注入工程が終了すれば、図３
（ｆ）に示されるように、ＣＶＤ法によって前記層間絶
縁膜１０としてのＢＰＳＧ膜を全面に堆積した後、リフ
ロー熱処理によりそれら各イオン注入した不純物を活性
化して拡散層を形成する。
【００７１】そしてその後、フォトリソグラフィ法によ
り、同図３（ｆ）に示される態様で前記コンタクトホー
ル１１及び１１Ｃを開孔する。なお、こうしてコンタク
トホール１１及び１１Ｃを開孔した後は、スパッタリン
グ法によってＡｌ（アルミニウム）合金膜を全面に堆積
した後、これをフォトリソグラフィ法によってパターン
ニングして前記配線１２及び１２Ｄを形成し、図１に示
した構造を実現する。
【００７２】同実施形態にかかる半導体集積回路装置の
こうした製造方法によれば、 （ハ）リーク電流の発生を好適に抑止することのできる
上記構造を極めて安定に、しかも効率よく得ることがで
きるようになる。 （ニ）特に、上記ｐ型拡散層２０及び２１は、保護トラ
ンジスタ１４のｎ型拡散層として形成されるソース領域
１５及びドレイン領域１６を囲むよう形成する上で、そ
の寸法精度が極めて重要となるが、上記図３（ｃ）の工
程として説明したように、 ・半導体基板１に達する基板コンタクトホール１１Ｂを
開孔した後、同一マスクパターンにて自己整合的に、ｐ
型拡散層２０、２１、２２形成のためのホウ素（Ｂ）を
イオン注入する。といった手法を採用したことで、同部
分へのマスク合わせ等は不要になり、その要求される精
度も好適に確保されるようになる。等々、上記優れた構
造を有する半導体集積回路装置を安定に、しかも効率よ
く形成することができるようになる。
【００７３】なお、同製造方法にあっては、上記（１）
の低濃度拡散層形成のためのイオン注入工程、及び上記
（２）の側壁絶縁膜形成工程を、図３（ｂ）の工程後、
すなわちＳＯＩ層３Ａ及び３Ｂ上にゲート電極８Ａ及び
８Ｂを形成した後に、必要に応じて追加するとした。し
かし、これら（１）及び（２）の工程は、図３（ｃ）に
示される基板コンタクトホール１１Ｂの開孔後に行うよ
うにすることもできる。因みにその場合には、半導体基
板１内にも低濃度拡散層が形成され、更に該基板コンタ
クトホール１１Ｂの側壁にも側壁絶縁膜が形成されるよ
うになる。
【００７４】また、同製造方法にあっては上述のよう
に、図３（ｃ）の工程において、同一フォトレジスト３
１をマスクとして、ｐ型拡散層２０、２１、２２形成の
ためのイオン注入を行った。しかし、これらイオン注入
も、上記（１）の工程においてｐチャネルＭＯＳＦＥＴ
９Ｂの電界緩和層としての低濃度ｐ型拡散層形成のため
のイオン注入を行う際に同時に、それら該当する領域に
対して行うこととしてもよい。
【００７５】またさらに、図３（ｃ）に示した工程自
体、図４（ａ）及び（ｂ）として示す手順にて実現する
こともできる。すなわち、図３（ｂ）に示される態様で
ＳＯＩ層３Ａ及び３Ｂ上にゲート電極８Ａ及び８Ｂを形
成した後、図４（ａ）に示すように、まずフォトレジス
ト３１をパターンニングし、これをマスクにして上記Ｓ
ＯＩ層３Ｃ、３Ｄをエッチング除去する。そして、同一
のフォトレジスト３１をマスクとしてｐ型不純物である
ホウ素（Ｂ）をイオン注入した後、図４（ｂ）に示す態
様で、ここでも同一のフォトレジスト３１をマスクとし
て自己整合的に埋め込み絶縁膜２をドライエッチング
し、半導体基板１に達する基板コンタクトホール１１Ｂ
を開孔して、半導体基板１の表面を露出させる。
【００７６】このような手順を採用することにより、 （ホ）半導体基板１の表面が埋め込み絶縁膜２によって
覆われている状態でホウ素（Ｂ）のイオン注入が行われ
ることとなり、該イオン注入時の不純物の混入によるｐ
ｎ接合リークを抑制することができる。といった効果が
併せ奏せられるようになる。
【００７７】なお、同工程としては他に、フォトレジス
ト３１をパターンニングした後まずホウ素（Ｂ）をイオ
ン注入し、その後に自己整合的にＳＯＩ層３Ｃ、３Ｄ、
及び埋め込み絶縁膜２を連続してエッチング除去すると
いった手順を採用することもできる。そして、このよう
な手順の採用によっても、同イオン注入時の不純物の混
入によるｐｎ接合リークを抑制することができるように
なる。
【００７８】また、上述の製造方法では、上記ｐ型拡散
層をはじめとする各拡散層の形成をイオン注入に基づい
て行うこととしたが、それら拡散層の形成を的確に行う
ことができさえすれば、例えば熱拡散やレーザ、プラズ
マによるドーピング等々、他の如何なる方法によっても
よいことは勿論である。もっとも、イオン注入によれ
ば、上記拡散層の形成をより容易且つ的確に行うことが
できるようになる。
【００７９】（第２実施形態）図５に、この発明にかか
る半導体集積回路装置の第２の実施形態を示す。この第
２の実施形態の半導体集積回路装置も、ＳＯＩ構造を有
する半導体集積回路装置にあって、半導体基板内にｐｎ
接合を有する半導体素子が併せ形成される場合であれ、
その拡散層からのリーク電流の発生を好適に防止するこ
とのできる装置として構成されている。
【００８０】また、同実施形態の半導体集積回路装置
も、基本的には、上記第１の実施形態の半導体集積回路
装置と同様、ＳＯＩ層に形成されたＣＭＯＳインバータ
回路を半導体基板内にｐｎ接合を有して形成される保護
トランジスタによって保護するものであるが、ここでは
その半導体基板や同基板内に形成する各拡散層の導電型
が上記第１の実施形態とは異なるものとして構成されて
いる。
【００８１】以下、図５の参照のもとに、この第２の実
施形態の半導体集積回路装置の要部構造について説明す
る。同図５に示されるように、この半導体集積回路装置
にあって、その半導体基板１’は、ｎ型のシリコン単結
晶基板からなっており、その上に例えばＳｉＯ2 からな
る埋め込み絶縁膜２が形成されている。そして、この埋
め込み絶縁膜２の上に島状に分離されたＳＯＩ層が形成
されて同半導体集積回路装置としてのＳＯＩ構造が実現
されている。なお、このＳＯＩ層にｎチャネルＭＯＳＦ
ＥＴ９Ａ及びｐチャネルＭＯＳＦＥＴ９ＢからなるＣＭ
ＯＳインバータ回路１０１が構成されることは先の第１
の実施形態の半導体集積回路装置と同様である。
【００８２】一方、このＣＭＯＳインバータ回路１０１
を保護すべく、上記半導体基板１’内に拡散層を有して
併せ形成される保護トランジスタ１４’は、この半導体
基板１’と同一の導電型で且つ高濃度のｎ型拡散層から
なるソース領域１５’及びドレイン領域１６’を有して
構成されている。そして、同保護トランジスタ１４’の
これらソース領域１５’及びドレイン領域１６’は、半
導体基板１’とは反対の導電型であるｐ型拡散層２３及
び２４によってそれぞれ囲まれている。
【００８３】なお、同保護トランジスタ１４’において
も、上記ソース領域１５’及びドレイン領域１６’、そ
してゲート電極１８には、コンタクトホール１１Ｃを通
して例えばＡｌ合金からなる配線１２が接続されている
（ゲート電極１８への配線については図示せず）。
【００８４】また同半導体集積回路装置にあって、半導
体基板１’を配線１２Ｄに接続するための基板接続用拡
散層１９’は、半導体基板１’と同一の導電型で且つ高
濃度のｎ型拡散層によって形成されている。
【００８５】同第２の実施形態にかかる半導体集積回路
装置としてのこうした構成によれば、半導体基板１’と
同一の導電型の上記ｎ型拡散層からなるソース領域１
５’、ドレイン領域１６’、及び基板接続用拡散層１
９’の各間に反対の導電型からなるｐ型拡散層２３及び
２４が挿入されるかたちとなる。すなわち、これらソー
ス領域１５’、ドレイン領域１６’、及び基板接続用拡
散層１９’のそれぞれがこのｐ型拡散層２３及び２４に
よって電気的に分離されることとなり、各ｎ型拡散層１
５’、１６’、及び１９’間でのリーク電流の発生は、
この場合も好適に抑止されるようになる。
【００８６】なお、この第２の実施形態にかかる半導体
集積回路装置にあっても、その製造方法は、図３、ない
しは図４をもとに説明した先の第１の実施形態の半導体
集積回路装置の製造方法に準ずるものであり、ここでの
改めての説明は割愛する。
【００８７】（第３実施形態）上記第１及び第２の実施
形態では、ＳＯＩ構造を有する半導体集積回路装置にあ
ってその半導体基板内にｐｎ接合を有して併せ形成され
る半導体素子がＭＯＳＦＥＴであるとした。しかし、半
導体基板内にｐｎ接合を有して併せ形成される半導体素
子は、これらＭＯＳＦＥＴに限られることなく任意であ
る。
【００８８】図６に、この発明にかかる半導体集積回路
装置の第３の実施形態として、上記半導体基板内にｐｎ
接合を有して併せ形成される半導体素子としてダイオー
ドが採用される場合の構成を示す。
【００８９】以下、図６の参照のもとに、この第２の実
施形態の半導体集積回路装置の要部構造について説明す
る。同図６に示されるように、この半導体集積回路装置
にあって、その半導体基板１は、ｐ型のシリコン単結晶
基板からなっており、その上に例えばＳｉＯ2 からなる
埋め込み絶縁膜２が形成されている。そして、この埋め
込み絶縁膜２の上に島状に分離されたＳＯＩ層が形成さ
れて同半導体集積回路装置としてのＳＯＩ構造が実現さ
れている。なお、このＳＯＩ層にｎチャネルＭＯＳＦＥ
Ｔ９Ａ及びｐチャネルＭＯＳＦＥＴ９ＢからなるＣＭＯ
Ｓインバータ回路１０１が構成されることは先の第１或
いは第２の実施形態の半導体集積回路装置と同様であ
る。
【００９０】一方、上記ｐ型の半導体基板１内に拡散層
を有して併せ形成されるダイオード２５は、同半導体基
板１とは反対の導電型からなるｎ型拡散層２６を有して
構成されている。そして、このダイオード２５のｎ型拡
散層２６は、半導体基板１と同一の導電型からなるｐ型
拡散層２７によって囲まれている。すなわち、ｐ型の半
導体基板１とダイオード２５の上記ｎ型拡散層２６と
は、このｐ型拡散層２７を介して電気的に接触されるよ
うになる。なお、このｐ型拡散層２７内の不純物濃度
は、半導体基板１の不純物濃度よりも高い濃度に設定さ
れている。
【００９１】因みに、上記ｎ型拡散層２６には、ｎ型不
純物として例えば１×１０^(19) 〜１×１０^(22) ｃｍ
^(-3) の濃度の砒素が導入されている。他方、半導体基
板１にはそのｐ型不純物として例えば１×１０^(14) 〜
１×１０^(17) ｃｍ^(-3) の濃度のホウ素が導入されて
おり、上記ｐ型拡散層２７には、ｐ型不純物として、例
えば１×１０^(15) 〜１×１０^(18) ｃｍ^(-3) 等、よ
り高い濃度のホウ素が導入されている。
【００９２】なお同ダイオード２５において、上記ｎ型
拡散層２６には、コンタクトホール１１Ｃを通して、例
えばＡｌ合金からなる配線１２が接続されている。ま
た、同半導体集積回路装置にあっても、半導体基板１を
配線１２Ｄに接続するための基板接続用拡散層として
は、先の第１の実施形態の半導体集積回路装置と同様、
高濃度のｐ型拡散層１９が設けられ、更にこのｐ型拡散
層１９を囲むように、同一の導電型からなるｐ型拡散層
２２が設けられている。
【００９３】因みに、ｐ型拡散層１９には、そのｐ型不
純物として例えば１×１０^(20) 〜１×１０^(22) ｃｍ
^(-3) の濃度のホウ素が導入されており、ｐ型拡散層２
２には、そのｐ型不純物として例えば１×１０^(15) 〜
１×１０^(18) ｃｍ^(-3) の濃度のホウ素が導入されて
いる。
【００９４】同第３の実施形態にかかる半導体集積回路
装置としてのこうした構成によっても、そのリーク電流
経路は上記ｐ型拡散層２７により好適に遮断され、ひい
てはリーク電流の発生も抑止されるようになる。
【００９５】なお、この第３の実施形態にかかる半導体
集積回路装置にあっても、その半導体基板や同基板内に
形成される各拡散層の導電型が異なるものとして構成さ
れる場合には、先の第２の実施形態にかかる半導体集積
回路装置に準じたかたちで構成されることとなる。
【００９６】また、同第３の実施形態にかかる半導体集
積回路装置も、図３、ないしは図４をもとに説明した先
の第１の実施形態の半導体集積回路装置の製造方法に準
じて製造することができる。
【００９７】ところで、上記第１〜第３の実施形態にお
いては何れも、半導体基板内にｐｎ接合を有して併せ形
成される半導体素子が、ＳＯＩ構造を有する半導体集積
回路素子を保護するための回路素子であるとした。しか
し、この半導体基板内にｐｎ接合を有して形成される半
導体素子が、該保護回路素子に限られない他の如何なる
回路素子であってもよいことは云うまでもない。
【００９８】また、この半導体基板内にｐｎ接合を有し
て形成される半導体素子は、ＳＯＩ構造を有する半導体
集積回路に入力されるサージ電圧を半導体基板へ放電す
るものであってもよい。
【図面の簡単な説明】
【図１】この発明の半導体集積回路装置の第１実施形態
を示す断面図。
【図２】同実施形態の変形例を示す断面図。
【図３】同実施形態の半導体集積回路装置の製造プロセ
ス例を示す断面図。
【図４】同製造プロセスの変形例を示す断面図。
【図５】この発明の半導体集積回路装置の第２実施形態
を示す断面図。
【図６】この発明の半導体集積回路装置の第３実施形態
を示す断面図。
【図７】ＳＯＩ構造半導体集積回路装置の従来の構造例
を示す断面図。
【図８】図７に示される半導体集積回路装置の等価回路
を示す回路図。
【符号の説明】
１…ｐ型半導体基板、１’…ｎ型半導体基板、２…埋め
込み絶縁膜、３（３Ａ〜３Ｄ）…ＳＯＩ層、４…素子分
離絶縁膜、５（５Ａ、５Ｂ）…ＳＯＩ層ソース領域、６
（６Ａ、６Ｂ）…ＳＯＩ層ドレイン領域、７（７Ａ、７
Ｂ）…ゲート絶縁膜、８（８Ａ、８Ｂ）…ゲート電極、
９（９Ａ、９Ｂ）…ＭＯＳＦＥＴ、１０…層間絶縁膜、
１１、１１Ｂ、１１Ｃ…コンタクトホール、１２、１２
Ｄ…配線、１３…保護抵抗、１４、１４’…保護トラン
ジスタ（ＭＯＳＦＥＴ）、１５、１５’…ｎ型拡散層ソ
ース領域、１６、１６’…ｎ型拡散層ドレイン領域、１
７…ゲート絶縁膜（埋め込み絶縁膜）、１８…ゲート電
極（ＳＯＩ層）、１９、２０（２０ａ〜２０ｃ）、２１
（２１ａ〜２１ｃ）、２２、２３、２４、２７…ｐ型拡
散層、１９’、２６…ｎ型拡散層、２５…ダイオード、
１０１…ＣＭＯＳインバータ回路、１０２…ボンディン
グパッド、１０３…入力保護回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ｈ０１Ｌ 29/78 ６１３Ｚ 29/786 (72)発明者 藤野 誠二 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】第１の導電型からなる半導体基板と、 この半導体基板上に絶縁体層を介して形成された半導体
    層と、 この半導体層に形成された第１の半導体回路素子と、 前記半導体基板内に拡散層を有して形成される第２の半
    導体回路素子と、を具え、前記第２の半導体回路素子
    は、少なくとも前記半導体基板の表面においてその第２
    の導電型からなる拡散層が前記半導体基板よりも高濃度
    の第１の導電型からなる拡散層によって囲まれてなるこ
    とを特徴とする半導体集積回路装置。
  2. 【請求項２】第１の導電型からなる半導体基板と、 この半導体基板上に絶縁体層を介して形成された半導体
    層と、 この半導体層に形成された第１の半導体回路素子と、 前記半導体基板内に拡散層を有して形成される第２の半
    導体回路素子と、を具え、前記第２の半導体回路素子
    は、その第２の導電型からなる拡散層が前記半導体基板
    よりも高濃度の第１の導電型からなる拡散層によって囲
    まれてなることを特徴とする半導体集積回路装置。
  3. 【請求項３】前記第２の半導体回路素子は、前記第２の
    導電型からなる拡散層をソース領域若しくはドレイン領
    域とするＭＯＳＦＥＴである請求項１または２記載の半
    導体集積回路装置。
  4. 【請求項４】前記第２の半導体回路素子は、前記第１の
    導電型からなる拡散層と前記第２の導電型からなる拡散
    層とがｐｎ接合されたダイオードである請求項１または
    ２記載の半導体集積回路装置。
  5. 【請求項５】第１の導電型からなる半導体基板と、 この半導体基板上に絶縁体層を介して形成された半導体
    層と、 この半導体層に形成された第１の半導体回路素子と、 前記半導体基板内に拡散層を有して形成される第２の半
    導体回路素子と、を具え、前記第２の半導体回路素子
    は、その第１の導電型からなる拡散層が第２の導電型か
    らなる拡散層によって囲まれてなることを特徴とする半
    導体集積回路装置。
  6. 【請求項６】前記第２の半導体回路素子は、前記第１の
    導電型からなる拡散層をソース領域若しくはドレイン領
    域とするＭＯＳＦＥＴである請求項５記載の半導体集積
    回路装置。
  7. 【請求項７】前記第２の半導体回路素子は、前記第２の
    導電型からなる拡散層と前記第１の導電型からなる拡散
    層とがｐｎ接合されたダイオードである請求項５記載の
    半導体集積回路装置。
  8. 【請求項８】前記第２の半導体回路素子は、前記第１の
    半導体回路素子に電気的に接続されて同第１の半導体回
    路素子を保護する保護回路素子である請求項１乃至７の
    いずれかに記載の半導体集積回路装置。
  9. 【請求項９】第１の導電型からなる半導体基板と、この
    半導体基板上に絶縁体層を介して形成された半導体層
    と、この半導体層に形成された第１の半導体回路素子
    と、前記半導体基板内に拡散層を有して形成される第２
    の半導体回路素子とを具え、前記第２の半導体回路素子
    は、その第２の導電型からなる拡散層の一部若しくは全
    部が前記半導体基板よりも高濃度の第１の導電型からな
    る拡散層によって囲まれてなる半導体集積回路装置の製
    造方法であって、 前記半導体層及び前記絶縁体層に前記半導体基板に達す
    る基板露出孔を開孔する工程と、前記第２の半導体回路
    素子の前記第１の導電型からなる拡散層を形成する不純
    物を導入する工程とを、同一マスクパターンにて自己整
    合的に行うことを特徴とする半導体集積回路装置の製造
    方法。
  10. 【請求項１０】前記第２の半導体回路素子の前記第１の
    導電型からなる拡散層を形成する不純物の導入をイオン
    注入にて行うことを特徴とする請求項９記載の半導体集
    積回路装置の製造方法。
  11. 【請求項１１】前記イオン注入は、前記半導体基板の鉛
    直方向に対して１０°以上の傾斜をなして行われること
    を特徴とする請求項１０記載の半導体集積回路装置の製
    造方法。
  12. 【請求項１２】第１の導電型からなる半導体基板と、こ
    の半導体基板上に絶縁体層を介して形成された半導体層
    と、この半導体層に形成された第１の半導体回路素子
    と、前記半導体基板内に拡散層を有して形成される第２
    の半導体回路素子とを具え、前記第２の半導体回路素子
    は、その第１の導電型からなる拡散層が第２の導電型か
    らなる拡散層によって囲まれてなる半導体集積回路装置
    の製造方法であって、 前記半導体層及び前記絶縁体層に前記半導体基板に達す
    る基板露出孔を開孔する工程と、前記第２の半導体回路
    素子の前記第２の導電型からなる拡散層を形成する不純
    物を導入する工程とを、同一マスクパターンにて自己整
    合的に行うことを特徴とする半導体集積回路装置の製造
    方法。
  13. 【請求項１３】前記第２の半導体回路素子の前記第２の
    導電型からなる拡散層を形成する不純物の導入をイオン
    注入にて行うことを特徴とする請求項１２記載の半導体
    集積回路装置の製造方法。
  14. 【請求項１４】前記イオン注入は、前記半導体基板の鉛
    直方向に対して１０°以上の傾斜をなして行われること
    を特徴とする請求項１３記載の半導体集積回路装置の製
    造方法。
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